JPS63168053A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、不揮発性半導体装置のメモリセル構造に係り
、特に微細化に適した構造を有する不揮発性＋導体記憶
装置に関する。

（従来の技術） 従来の電気的に書き換え＝１能な不揮発性半導体装置（
ＥＥＦＲＯＭ）のメモリセル回路図を第６図に示す。

メモリセルは、不揮発性トランジスタ部７０とこのトラ
ンジスタ部に情報を書き込みあるいは読み出しするため
の選択トランジスタ８０とから構成されており、不揮発
性トランジスタ部７０は通常フローティングゲートトラ
ンジスタで構成される。

不ｒＩ＋ｅ発性トランジスタ部７０のゲート７０Ｇと選
択トランジスタ８０のゲート８０Ｇとは共通接続され、
制御ゲート７７として情報の書き込みや読み出しを制御
する。選択トランジスタ８０に接続するビット線７３か
ら選択トランジスタ８０を介してフローティングゲート
トランジスタ７０に書きこまれる情報はフローティング
ゲート７６に蓄積される。

第７図は第６図に示したメモリセルの断面構造を示す断
面図である。同図に示すように従来の不揮発性トランジ
スタ部７０は制御ゲート７７とフローティングゲート７
６を構成する多結晶シリコンの２層構造からなり、下層
のフローティングゲート７６を構成する多結晶シリコン
をフローティング状態とし、上層の制御ゲート７７を構
成する多結晶シリコンと基板７１に形成された拡散層部
例えばビット線７３を構成する拡散層との間に高電圧を
印加することにより、薄いトンネル酸化膜７５を通して
電子をフローティングゲート７６申に注入させる。トン
ネル酸化膜７５は、選択トランジスタ８０のゲート酸化
Ｗｋ７８に比して薄く形成されているので、トンネル効
果によって基板２４内に形成された拡散層７３から電子
がフローティングゲート７６に注入される。

第８図は制御ゲートと基板内の拡散層間に電圧を印加し
た時の電気的等価回路を示したものである。トンネル酸
化膜間の電圧（■Ｌｕ。）は（１）式に示すごとく、多
結晶シリコン間の容Ｅｕ（Ｃ）ｐ ゲート酸化膜の容１ｕ（Ｃ）、トンネル酸化膜ｇＯχ の容ＥＪ、　（ＣＬｕ、、　）間の容は分割で与えられ
、このトンネル酸化膜間の電圧Ｖ　　が書き込み電圧を
ｕｎ 決定する。

・・・・・・（１） （発明が解決しようとする問題点） このように従来の不揮発性半導体装置はシリコン基板−
にに２層の多結晶シリコンゲートを積み上げていること
から、ゲート部とその他の面との間の段差が激しく、微
細化に当って種々の問題が発生している。例えば拡散層
１．のＰＳＧ等の保護膜にコンタクト孔を形成する際に
深さと開口幅の比であるコンタクト孔アスペクト比の増
加によりその開孔が困難になったり、配線のステップカ
バレージの低下による断線が生じたり、または隣りのゲ
ート部との間の距離を縮めることが難しくなる現宋が生
じている。

さらにメモリセル用に１層ないし２層の配線を形成する
際には、下の段差のため微細パターンの形成が難しくな
ったりした。

そこで本発明はこのような素子表面の凹凸を無くし、微
細化に最適の構造を持った不揮発性半導体記憶装置を提
供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明によればシリコン基板中に穿設された深い溝の中
に、絶縁膜を介してスタック状に積層されキャリア供給
層、フローティングゲートおよび制御ゲートのうち少な
くともフローテイングゲートを埋設したことを特徴とし
ている。

また本発明にかかる不揮発性半導体記憶装置の製造方法
によれば、半導体基板に溝を形成し、その溝の底面に制
御ゲートあるいはキャリア供給部となる不純物領域を形
成し、溝内面に第１の酸化膜を形成し、この溝全体が埋
まるように第１の多結晶シリコンを堆積させた後フロー
ティングゲートとして必要な厚さまでこれをエッチバッ
クし、このエッチバックされた？４１の多結晶シリコン
層上面に第２の酸化膜を形成し、その上に第２の多結晶
シリコンを堆積させてこれをキャリア供給部あるいは制
御ゲートとして用いるようにしている。

（作　用） 本発明にかかる不揮発性半導体記憶装置によればスタッ
ク状に形成されたフローティングゲートと制御ゲートの
うち、少なくともフローティングゲートが基板内に埋設
された構造となるため、基板表面の突出高さが減少して
素子表面の凹凸が減少する。この結果、開孔が容易にな
ると共に配線段差が減少するため、これらに起因する微
細化のＩｌｌｌ要害が除去出来る。

また本発明にかかる不揮発性半導体記憶装置の製造方法
によれば多結晶シリコンのエッチバックと酸化膜の形成
により上記のスタック構造がきわめて精度良く実現でき
る。

（実施例） 以ド図面を参照して本発明の実施例のいくつかを詳細に
説明する。

第１図は本発明にかかる不揮発性半導体記憶装置の一実
施例を示す断面図である。ｐ型シリコン基板１１−に選
択的に垂直な深い溝２が形成され、その底面に書き込み
・読み出し用のビット線となるｎ　不純物層３′が形成
されている。この溝２の底面、側面はそれぞれ薄い酸化
膜６ａ、６ｂで覆われ、フローティングゲート８と制御
ゲート１１とが酸化膜９を介してスタック状に満２内に
埋め込まれている。

シリコン基板１の表面にはこのメモリセルに近接してｎ
型不純物高濃度拡散領域であるソース・ドレイン１３が
形成されている。なお第１図の構造においては溝２内に
形成された薄い酸化膜６ａ。

６ｂのうち溝の底面部に形成された酸化膜６ａはトンネ
ル酸化膜として不純物層３′からの電子をフローティン
グゲート８に注入するために用いられ、側壁面部に形成
された酸化膜６ｂはゲート酸化膜として動作する。

第２図は、第１図の構造を実現するための製造工程を示
す工程別素子断面図である。

まず第２図（ａ）に示すようにシリコン基板１上に選択
的に垂直な深い溝２を形成する。このような深い孔を作
る技術はＤＲＡＭトレンチセル、トレンチキャパシタ等
ですでに用いられているものを用いればよい。例えばバ
ターニングしたレジスト４を用いて反応性イオンエツチ
ング等の異方性エツチングを用いて容品に実現すること
ができる。そしてこの溝２の底部に書き込み、読み出し
用のビット線となる不純物層３をリン等のイオン注入に
より形成し、拡散を行なって不純物拡散層３′　とする
。

なお、シリコン基板１の表面には素子間分離用のフィー
ルド酸化膜５を選択酸化法等により形成しておく必要が
ある。

ついで第２図（ｂ）に示すように、レジスト４を除去し
て満２の底部および側壁部を含む基板表面全面に薄い酸
化膜６を熱酸化により成長させ、引き続いて多結晶シリ
コン７を溝２が十分埋まるまで堆積させる。

ついで図中に点線Ａで示す位置まで表面からエツチング
してこの堆積させた多結晶シリコン７を除去し、溝２の
深部にフローティングゲート８となる多結晶シリコンを
残す。

ついで第１図（Ｃ）に示すように、この残存させた多結
晶シリコン８の表面に第２の酸化膜９を成長させ、つい
で第２の多結晶シリコン１０を十分な厚さに堆積する。

そして再び図中に点線で示す位置Ｂまで表面からエッチ
バックしていき、フローティングゲート８の上部にスタ
ック状に制御ゲート１１を形成する。

この第２の多結晶シリコン１０はメモリセル部以外のＭ
ＯＳ）ランジスタ部分についてはゲート電極１２として
も使用される。

次に第２図（ｄ）に示すように、イオン注入技術を用い
てシリコン基板１の表面にこの溝２に隣接するようにソ
ース・ドレイン領域となる不純物領域１３を形成し通常
のシリコンゲートＭＯＳ製造方法にしたかって素子を形
成する。

このようにして不揮発性メモリセル部が完全に塙板内に
埋め込まれ、表面に段差を有しない構造の不揮発性半導
体装置か得られる。なお従来の不揮発性半導体装置では
トンネル酸化膜とゲート酸化膜との膜厚が異なっている
構造を使用していたが、本発明による構造では高電圧印
加用の不純物層と自己整合的にフローティングゲートが
形成されるので必ずしも膜厚を異ならせる必要はない。

なお第１図に示す実施例においては、制御ゲート１１も
溝２内に完全に埋め込まれた構造となっているが、少な
くともフローティングゲート８が溝内に埋め込まれてい
れば素子表面平坦化に対しては十分に有効となり得る。

また実施例ではフローティングゲート８ヘキヤリアを注
入するためのキャリアの供給層を満２の底部に設けてい
るか、埋込層等を形成することにより溝の側壁面部にキ
ャリア供給層を白°するような構造としてもよい。

第３図は本発明にかかる不揮発性半導体記憶装置の他の
実施例を示す素子断面図である。ｐ型シリコン基板５１
」二のフィールド酸化膜５２て分離された領域内に選択
的に垂直な深い溝が形成され、その底面に制御ゲートと
なるｎ型高濃度不純物拡散層５５′が形成されている。

この上には酸化膜を介してフローティングゲート５８が
積層され、さらにその上にはトンネル酸化膜５９を介し
てキャリアＯ（給用のｐ種領域６１が形成され、このｐ
種領域６１までが溝内に埋め込まれている。

シリコン基板１の表面にはこのメモリセルに近接してｎ
型不純物高濃度拡散領域６５が設けられており、その一
方はビット線に接続され、他方は接地されている。

第４図（ｅ）は本発明にかかる不揮発性半導体記憶装置
のさらに他の実施例を示す素子断面図であって、第３図
との違いはｐ種領域６１の１−にゲート酸化膜６２を介
して多結晶シリコンでなるゲート電極６４が形成される
と共にｎ　領域６５がソース・ドレイン領域となって通
常のｎチャネルＭＯＳトランジスタが形成されている点
である。

なお、これらにおいて、溝の底部に設けられた制御ゲー
ト５５′　は紙面垂直方向に延在して適当位置でコンタ
クトがとられている。

第４図は、第４図の構造を実現するための製造１−程を
示す工程別素子断面図である。

まず第２図（ａ）に示すようにシリコン基板１の表面に
素子間分離用のフィールド酸化膜５２を選択酸化法によ
り形成しておき、このフィールド酸化膜５２で囲まれた
素子領域内に選択的に垂直な深い溝５４をパターニング
したレジスト５３を用いた反応性イオンエツチング等の
異方性エツチングにより形成する。そしてこの溝５４の
底部に制御ゲートとなる不純物層５５をイオン注入によ
り形成する。

ついで第２図（ｂ）に示すように、レジス！・５３を除
去して溝５４の底部および側壁部を含む基板表面全面に
薄い酸化膜５６を成長させ、引き続いて多結晶シリコン
５７を溝５４が十分埋まるまで堆積させる。

ついで図中に点線で示す位置Ｃまで表面からエッチバッ
クしてこの堆積させた多結晶シリコン５７を除去し、溝
５４の中間部にフローティングゲート５８となる多結晶
シリコンを残す。

ついで第１図（Ｃ）に示すように、この残存させた多結
晶シリコンの表面に第２の酸化膜５９を成長させ、つい
で第２の多結晶シリコン６０を溝５４が埋まるように十
分な厚さに堆積する。そしてホウ素等のｐ型不純物をド
ープした後１１１び図中に点線で示す基板５１表面と同
一面をなす位置りまで表面からエッチバックしていき、
フローティングゲート５８の」二部に正孔キャリアの洪
給部としてのｐ型不純物拡散層６１を形成する（第４図
（ｄ））。

次に第４図（ｄ）に示すように基板表面全体に熱酸化に
よるゲート酸化膜６２を形成後その上に多結晶シリコン
６３をＣＶＤ法により堆積させる。

そして第４図（ｅ）に示すようにこの多結晶シリコン膜
６３およびゲート酸化膜６２を通常のＰＥＰ技術により
エツチングし、不純物拡散層６１領域およびその外側の
領域にゲート電極となる所定パターンの多結晶シリコン
膜６４が存在するようになる。そしてこのパターニング
された多結晶シリコン膜６４をイオン注入マスクとして
リン等を基板５１中に注入し、熱処理により拡散させて
ｎ＋領域６５を形成する。このｎ　領域はＭＯＳトラン
ジスタのソース・ドレインとなる。

このようにして不揮発性メモリセル部が完全に基板内に
埋め込まれ、表面に段差を宵しない構造の不揮発性半導
体装置が得られる。

なお第３図および第４図に示す実施例においては、キャ
リア供給部６１が満５４内に完全に埋め込まれた構造と
なっているが、少なくともフローティングゲート８が埋
め込まれていれば素子表面平坦化に対しては十分にａ効
となり得る。

第５図はそのような実施例を示す断面図であって、この
場合には溝内にフローティングゲート５８を形成した後
、基板表面上に多結晶シリコン膜６６を溝部５４を中心
として選択的に堆積し、これにホウ素をドープしてｐ型
シリコン層とし、その後ゲート酸化膜６２、ポリシリコ
ンのゲート電極６４を形成するようにしたものである。

次に本発明の半導体記憶装置における書込み、消去法に
ついて簡ｌｉｔに述べる。第３図における書込みは制御
ゲー１−（Ｖ、）にＩＥの高′市圧（〜２０ｖ）を印加
し、フローティングゲート５８の１１こあるトランジス
タのソース・ドレイン部６５から電子をフローティング
ゲート５８に注入する。この結果フローティングゲート
５８中に注入された電子によってその上のトランジスタ
のしきい値電圧は大きく正方向にシフトする。これに対
し消去は選択Ｔ　を通してビット線から正の高電圧（〜
２０ｖ）を印加（ｖ２）すると共に制御ゲート５５の電
圧（Ｖｌ）をＯＶにする。その結果電子はフローティン
グゲートからソース・ドレイン６５に引き抜かれ、トラ
ンジスタのしきい値電圧は負方向にシフトする。このよ
うな状態において制御ゲートに電圧（〜５Ｖ）を印加し
た時のセルトランジスタのしきい値差を利用して“１”
、“０”の読出しが行なわれる。

一方第４図（ｅ）に示したようにセルトランジスタの上
部にゲート部がある場合には第３図における書込み、消
去、読出しとは別に、セルゲート６４に〜５ｖを印加し
て、フローティングゲート５８への電子注入と電位」−
昇によるセルトランジスタの基板電位変化、その結果発
生するトランジスタのしきい硝安化を読出しに利用する
こともできる。すなわちセルトランジスタの浮遊基板濃
度を１−げ、基板電位変化によるしきい硝安動（いわゆ
るバックゲートバイアス効果）を大きくとると“１“、
“０”のしきい値差を大きくとることができる。

〔発明の効果〕

以上実施例に基づいて詳細に説明したように、本発明で
は少なくとも７０−ティングゲート部がシリコン基板内
に埋め込まれているので基板表面での突出高さが減少し
、素子の平坦化が実現でき、従来不揮発メモリの欠点で
あった表面の凹凸による微細パターン形成への障害が取
り除かれる。

また（１）式で示した−）き込み電圧に関して、本発明
の場合にはフローティングゲートと基板間の容ｉ１：Ｌ
（Ｃ）が溝の側壁面にわたって形成さｏｘ れているため大きくなり書き込み電圧を下げることが可
能となる。

またトンネル酸化膜とゲート酸化膜との厚さを）シくす
ることが各容量比の最適化、注入効率の低減度合によっ
ては可能であり、プロセスの簡略化を図ることができる
。

さらにトンネル注入効率の面では、深い溝底部やエッヂ
部では一般に酸化膜中を電子が流れ易いことから従来よ
り低い電圧で書き込みや消去が一１１能になる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す断面構成図、第２図は
第１図の構造を得るための方法を示す工程別素子断面図
、第３図は本発明の不揮発性半導体記憶装置の他の実施
例を示す素子断面図、第４図はその製造方法を示す工程
別素子断面図、第５図はさらに他の実施例の構造を示す
素子断面図、第６図は不揮発性記憶装置の回路図、第７
図は第６図の断面構造を示す図、第８図は書き込み時に
おける容量分割を示す等価回路図である。 ］、５］・・・シリコン基板、２，５４・・・溝、３゜
６］・・・ビット線部の拡散層、６．　９．　５６・・
・酸化膜、６ａ、５Ｑ・・・トンネル酸化膜、６ｂ・・
・ゲート酸化膜、７，１０，５７．６０・・・多結晶シ
リコン、８．５８・・・フローティングゲート、１１．
５５’・・・制御ゲート。 出願人代理人　　（左　　藤　　−雄 ごツ）６オへ 島５　口 汽４　図 馬７　口 ａ 耗８　Ｎ

Claims (1)

1. 【特許請求の範囲】 １、キャリアの供給層を有し、このキャリア供給層に絶
   縁膜を介して近接したフローティングゲートおよび制御
   ゲートが絶縁膜を介して積層され、前記制御ゲートに印
   加された電圧により前記キャリアを前記フローティング
   ゲートに注入するようにしてなる不揮発性半導体記憶装
   置において、少なくとも前記フローティングゲートが半
   導体基板に穿設された溝部内に埋設されたものであるこ
   とを特徴とする不揮発性半導体記憶装置。 ２、溝部の底面に形成されたキャリア供給層と、その上
   に絶縁膜で前記キャリア供給層および溝部壁面から絶縁
   されたフローティングゲートとを備えたことを特徴とす
   る特許請求の範囲第１項記載の不揮発性半導体記憶装置
   。 ３、フローティングゲートの上に絶縁膜を介して制御ゲ
   ートが形成され、この制御ゲートが絶縁膜で溝部壁面か
   ら絶縁されて溝部内に埋設されたことを特徴とする特許
   請求の範囲第２項記載の不揮発性半導体記憶装置。 ４、フローティングゲートの上に絶縁膜を介して制御ゲ
   ートが基板表面よりも上に位置するように形成されたこ
   とを特徴とする特許請求の範囲第２項記載の不揮発性半
   導体記憶装置。 ５、フローティングゲートが不純物のドープされた多結
   晶シリコンで形成されたものである特許請求の範囲第１
   項記載の不揮発性半導体記憶装置。 ６、溝部の底面に形成された制御ゲートとなる高濃度不
   純物層と、その上に絶縁膜で前記制御ゲートおよび溝部
   壁面から絶縁されて形成されたフローティングゲートと
   を備えたことを特徴とする特許請求の範囲第１項記載の
   不揮発性半導体記憶装置。 ７、フローティングゲートの上に絶縁膜を介してキャリ
   ア供給層となるチャネル部を有するＭＯＳトランジスタ
   が形成されたことを特徴とする特許請求の範囲第６項記
   載の不揮発性半導体記憶装置。 ８、ＭＯＳトランジスタのチャネル領域が溝部内に形成
   されたものである特許請求の範囲第７項記載の不揮発性
   半導体記憶装置。 ９、ＭＯＳトランジスタのチャネル領域が基板表面より
   上に形成されたものである特許請求の範囲第７項記載の
   不揮発性半導体記憶装置。 １０、一導電型半導体基板の所定領域に溝を形成する工
   程と、 この溝の底面にイオン注入・拡散を行なってキャリア供
   給部となる逆導電型不純物領域を形成する工程と、 前記溝の内面全体に第１の酸化膜を形成後、この溝全体
   が埋まるように基板全面に第１の多結晶シリコンを堆積
   させる工程と、 前記溝内の前記第１の多結晶シリコン層の厚さがフロー
   ティングゲートとして必要とされる所定の厚さになるま
   で前記第１の多結晶シリコン層をエッチバックする工程
   と、 エッチバックされた第１の多結晶シリコン層の上面に第
   ２の酸化膜を形成し、その上に第２の多結晶シリコンを
   堆積させる工程と、 この第２の多結晶シリコンをエッチングした後不純物を
   ドープして制御ゲートを形成する工程と、前記溝周囲の
   半導体基板表面に逆導電型不純物拡散領域を形成する工
   程とを備えた不揮発性半導体記憶装置の製造方法。 １１、第２の多結晶シリコンでなる制御ゲートの表面が
   半導体基板表面とほぼ一致するように第２の多結晶シリ
   コン層のエッチングが行なわれる特許請求の範囲第１０
   項記載の不揮発性半導体記憶装置の製造方法。 １２、第１および第２の多結晶シリコンのエッチングが
   異方性エッチングで行なわれる特許請求の範囲第１０項
   記載の不揮発性半導体記憶装置の製造方法。 １３、異方性エッチングが反応性イオンエッチングであ
   る特許請求の範囲第１２項記載の不揮発性半導体記憶装
   置の製造方法。 １４、一導電型半導体基板の所定領域に溝を形成する工
   程と、 この溝の底面にイオン注入・拡散を行なって制御ゲート
   となる逆導電型不純物領域を形成する工程と、 前記溝の内面全体に第１の酸化膜を形成後、この溝全体
   が埋まるように基板全面に第１の多結晶シリコンを堆積
   させる工程と、 前記溝内の前記第１の多結晶シリコン層の厚さがフロー
   ティングゲートとして必要とされる所定の厚さになるま
   で前記第１の多結晶シリコン層をエッチングする工程と
   、 エッチバックされた第１の多結晶シリコン層の上面に第
   ２の酸化膜を形成し、その上に第２の多結晶シリコンを
   堆積させる工程と、 この第２層の多結晶シリコンをエッチングした後一導電
   型不純物をドープしてキャリア供給部となる一導電型不
   純物拡散層を形成する工程と、この一導電型不純物拡散
   層の周囲に逆導電型不純物拡散領域を形成する工程とを
   備えた不揮発性半導体記憶装置の製造方法。１５、一導
   電型不純物拡散層の上にゲート電極を形成する工程とを
   含む特許請求の範囲第１４項記載の不揮発性半導体記憶
   装置の製造方法。 １６、第２の多結晶シリコンでなるキャリア供給部の表
   面が半導体基板表面とほぼ一致するように第２の多結晶
   シリコン層のエッチングが行なわれる特許請求の範囲第
   １５項記載の不揮発性半導体記憶装置の製造方法。 １７、第２の多結晶シリコンでなるキャリア供給部が半
   導体基板表面よりも上に形成されたことを特徴とする特
   許請求の範囲第１５項記載の不揮発性半導体記憶装置の
   製造方法。１８、第１および第２の多結晶シリコンのエ
   ッチングが異方性エッチングで行なわれる特許請求の範
   囲第１５項記載の不揮発性半導体記憶装置の製造方法。 １９、異方性エッチングが反応性イオンエッチングであ
   る特許請求の範囲第１８項記載の不揮発性半導体記憶装
   置の製造方法。