KR20000011189A - 불휘발성반도체기억장치및그제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 239000002356 single layer Substances 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 69
- 238000005530 etching Methods 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 16
- 230000001681 protective effect Effects 0.000 claims description 11
- 238000002161 passivation Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 22
- 229910052710 silicon Inorganic materials 0.000 abstract description 22
- 239000010703 silicon Substances 0.000 abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 32
- 229920005591 polysilicon Polymers 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
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Abstract
고속동작이 가능하고 또한 플로팅 게이트 전극에 축적된 전하의 누설을 방지할 수 있는 불휘발성 반도체 기억장치를 제공하는 것을 목적으로 한다. 불휘발성의 메모리셀 트랜지스터(90)는, 실리콘 기판(1)과, 실리콘 기판(1) 상에 터널산화막(6a)을 개재시켜 형성된 플로팅 게이트 전극(2)과, 플로팅 게이트 전극(2) 위에 ONO 막(7)을 개재시켜 형성된 콘트롤 게이트 전극(3)을 구비한다. 플로팅 게이트 전극(2)은 단일 층으로 이루어진다. 플로팅 게이트 전극(2)은 하면(2b)과 상면(2a)을 갖는다. 하면(2b)은 상면(2b)보다도 작은 면적을 갖는다.
Description
본 발명은, 불휘발성 반도체 기억장치 및 그 제조방법에 관한 것으로, 특히, 전기적으로 소거 및 기록 가능한 EEPROM(Electrically Erasable and Programmable Read Only Memory)의 구조 및 그 제조방법에 관한 것이다.
종래에, 불휘발성 반도체 기억장치의 한가지로서, 데이터를 자유롭게 프로그램할 수 있고, 더구나 전기적으로 정보의 기록 및 소거가 가능한 EEPROM이 알려져 있다. 이러한 종래의 EEPROM을 구성하는 메모리셀 트랜지스터의 구조에 대해 설명한다.
도 10을 참조하면, p형의 실리콘 기판(101)의 주표면에 드레인 영역(113)과 소스 영역(112)이 소정의 간격을 두고 형성되어 있다. 소스 영역(112)과 드레인 영역(113) 사이의 실리콘 기판(101)의 표면에는 터널산화막(103)을 개재시켜 플로팅 게이트 전극(104)이 형성되어 있다. 플로팅 게이트 전극(104) 상에 층간절연막(105)을 개재시켜 콘트롤 게이트 전극(106)이 형성되어 있다.
다음에, 이 메모리셀 트랜지스터의 기록동작에 관해 설명한다. 드레인 영역(113)에 4∼6V 정도의 전압이 인가되고, 콘트롤 게이트 전극(106)에 10∼15V 정도의 전압이 인가된다. 이들 전압에 의해, 드레인 영역(113)과 터널산화막(103)의 근방에서 많은 고에너지 전자가 발생한다. 이 전자의 일부는 플로팅 게이트 전극(104)으로 주입된다.
이와 같이 하여 플로팅 게이트 전극(104)에 전자가 축적되면 메모리셀 트랜지스터의 임계치 전압 VTH가 높아진다. 이 임계치 전압 VTH가 소정의 값보다 높아진 상태가 기록된 상태로서, "0"의 상태로 불린다.
다음에, 도 11을 참조하면, F-N(Fowler-Nordheim) 터널현상을 이용한 소거동작에 관해 설명한다. 소스 영역(112)에 10∼12V 정도의 전압이 인가되고, 콘트롤 게이트 전극(106)은 접지전위가 되어, 드레인 영역(113)은 플로팅 상태로 유지된다. 소스 영역(112)에 인가된 전압에 의한 전계에 의해 플로팅 게이트 전극(104) 내부의 전자는 얇은 터널산화막(103)을 F-N 터널현상에 의해 통과한다.
이와 같이 하여 플로팅 게이트 전극(104) 내부의 전자가 방출되는 것에 의해, 메모리셀 트랜지스터의 임계치 전압 VTH가 낮아진다. 이 임계치 전압이 소정의 값보다도 낮아진 상태가 소거된 상태로서 "1"의 상태로 불린다.
더구나, 판독동작에 있어서는, 콘트롤 게이트 전극(106)에 5V 정도의 전압을 인가하고, 드레인 영역(113)에 1∼2V 정도의 전압이 인가된다. 이때, 메모리셀 트랜지스터의 채널영역으로 전류가 흐르는지 어떤지, 즉 메모리셀 트랜지스터가 ON 상태인지 OFF 상태인지에 의해 전술한 "1", "0"의 판정이 행해진다. 이에 따라 정보의 판독이 행해진다.
최근에, EEPROM에 있어서도 더욱 고속동작이 요구되고 있다. 특히, 플로팅 게이트(104)에 전자를 주입할 때의 시간의 단축이 요구되고 있다. 도 10에 나타낸 공정에 있어서, 실리콘 기판(101)으로부터 플로팅 게이트 전극(104)으로 터널산화막(103)을 통해 전자를 주입하기 위해서는, 터널산화막(103)에 걸리는 전계를 크게 할 필요가 있다. 이 전계를 크게 하는 방법에 관해 이하 설명한다.
도 12에 나타낸 것 같이, 콘트롤 게이트 전극(106)과 플로팅 게이트 전극(104)의 사이에는 용량 C2의 커패시터가 형성되어, 커패시터의 한쪽의 전극에는 +Q2의 전하가 축적되고, 다른 쪽의 전극에는 -Q2의 전하가 축적되어 있다.
플로팅 게이트 전극(104)과 실리콘 기판(101) 사이에는 용량이 C1인 커패시터가 형성되어, 커패시터의 한쪽의 전극에는 +Q1의 전하가 축적되고, 다른 쪽의 전극에는 -Q1의 전하가 축적되어 있다. 이 커패시터의 전극 사이의 거리를 t1으로 한다.
이러한 회로에 있어서, 실리콘 기판(101)의 전위를 VS, 플로팅 게이트 전극(104)의 전위를 VF, 콘트롤 게이트 전극(106)의 전위를 VC, 실리콘 기판(101)과 플로팅 게이트(104) 사이의 전계를 E1으로 하면, 이들 사이에는 이하의 관계가 성립한다.
Q1-Q2 = Q로 놓으면, Q는, 플로팅 게이트 전극(104)에 축적되는 전하를 나타내어, 상기 수학식 1a 및 수학식 1b는 아래와 같이 변형할 수 있다.
실리콘 기판(101)으로부터 플로팅 게이트 전극(104)으로의 전자의 주입효율을 향상시키기 위해서는, 플로팅 게이트 전극(104)과 실리콘 기판(101) 사이의 전계 E1을 크게 할 필요가 있지만, 상기 수학식 2로부터, E1을 크게 하기 위해서는 C2/(C1+C2)를 크게 할 필요가 있다. C2/(C1+C2)를 크게 하는 방법으로서 용량 C1을 용량 C2보다도 작게 하는 것이 효과적으로, 이를 위해서는, 실리콘 기판(101)과 플로팅 게이트 전극(104)의 대향면적을 작게 할 필요가 있다.
플로팅 게이트 전극과 실리콘 기판의 대향면적이 콘트롤 게이트 전극과 플로팅 게이트 전극의 대향면적보다도 작은 불휘발성 반도체 기억장치가 일본국 특개평 8-107158호 공보에 기재되어 있다. 도 13을 참조하면, Si 기판(211)에 소자분리 영역의 패턴의 SiO2막(214)이 형성되어 있다. Si 기판(211)의 표면에는 SiO2막(217)이 형성되어 있다. SiO2막(217) 위에 다결정 Si막(221a)이 형성되어 있다. 다결정 Si막(221a) 위에 실리사이드막(226)이 형성되어 있다.
다결정 Si막(221a)의 측벽에 SiO2막(225)이 형성되어 있다. Si 기판(211) 위에 층간절연막(227)이 형성되어 있다. 층간절연막(227) 위에 다결정 Si막(221b)이 형성되어 있다. 다결정 Si막(221b) 위에 ONO 막(222) 및 다결정 Si막(223)이 형성되어 있다.
이와 같이 구성된 불휘발성 반도체 기억장치에 있어서는, 다결정 실리콘막(221a, 221b)과 실리사이드막(226)이 플로팅 게이트 전극이 역할을 맡는다. 이 플로팅 게이트 전극이 Si 기판(211)과 대향하는 면적은 플로팅 게이트 전극이 콘트롤 게이트 전극으로서의 다결정 Si막(223)과 대향하는 면적보다도 작다. 이 때문에 고속동작이 가능하게 된다.
다음에, 도 13에 나타낸 불휘발성 반도체 기억장치의 제조방법에 대해 설명한다.
도 14를 참조하면, Si 기판(211) 상에 SiO2막(214, 217)을 형성한다. SiO2막(217) 위에 다결정 Si막(221a)을 형성한다.
도 15를 참조하면, 다결정 Si막(221a) 및 SiO2막(214)을 마스크로 하여 불순물을 Si 기판(211)에 주입한다. 그후, 다결정 Si막(211a)의 측벽에 SiO2막(225)을 형성한다. 다결정 Si막(221a)과 SiO2막(214, 225)을 마스크로 하여 Si 기판(211)에 불순물 이온을 주입하고 또한 어닐링을 행하여 소스/드레인으로서의 n형의 확산층(215)을 형성한다.
도 16을 참조하면, 다결정 Si막(221a)의 상면에 실리사이드막(226)을 형성한다.
도 17을 참조하면, 층간절연막(227)을 형성하고, 이 층간절연막(227) 위에 실리사이드막(226)과 접촉하도록 다결정 Si막(221b)을 형성한다. 다결정 Si막(221b) 위에 ONO 막(222)과 다결정 Si막(223)을 퇴적함으로써 도 13에 나타낸 불휘발성 반도체 기억장치가 완성된다.
이러한 불휘발성 반도체 기억장치에 있어서는, 플로팅 게이트 전극이 다결정 Si막(221a)과 실리사이드막(226)과 다결정 Si막(221b)을 적층한 것이기 때문에, 이 적층된 계면에 있어서 전하가 누설될 염려가 있다. 그 때문에, 플로팅 게이트 전극을 단일 층으로 형성한 불휘발성 반도체 기억장치에 비해 전하의 유지특성이 저하된다고 하는 문제가 있었다.
더구나, 전술한 것과 같은 제조방법에 따르면, 종래의 불휘발성 반도체 기억장치보다도 제조공정이 많아진다고 하는 문제가 있었다.
따라서, 본 발명은, 전술한 것과 같은 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은, 고속동작이 가능하고 또한 전하의 누설이 적은 불휘발성 반도체 기억장치를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은, 고속동작이 가능한 불휘발성 반도체 기억장치를, 공정을 늘리지 않고 제조할 수 있는 불휘발성 반도체 기억장치의 제조방법을 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 불휘발성 반도체 기억장치의 평면도,
도 2는 도 1 중의 II-II 선에 따른 단면을 나타낸 도면,
도 3∼도 6은 도 2에 나타낸 불휘발성 반도체 기억장치의 제조방법의 제 1∼제 4 공정을 나타낸 단면도,
도 7은 본 발명의 실시예 2에 따른 불휘발성 반도체 기억장치의 단면도,
도 8은 본 발명의 실시예 3에 따른 불휘발성 반도체 기억장치의 단면도,
도 9는 본 발명의 실시예 4에 따른 불휘발성 반도체 기억장치의 단면도,
도 10은 종래의 불휘발성 반도체 기억장치의 기록동작을 나타낸 도면,
도 11은 종래의 불휘발성 반도체 기억장치의 소거동작을 나타낸 단면도,
도 12는 종래의 불휘발성 반도체 기억장치의 회로도,
도 13은 플로팅 게이트 전극의 하면의 면적이 작은 종래의 불휘발성 반도체 기억장치의 단면도,
도 14∼도 17은 도 13에 나타낸 불휘발성 반도체 기억장치의 제조방법의 제 1∼제 4 공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 플로팅 게이트 전극
2a : 상면 2b : 하면
3 : 콘트롤 게이트 전극 6a : 터널산화막
7 : ONO 막 9 : 보호막
본 발명에 따른 불휘발성 반도체 기억장치는, 반도체 기판과, 그 반도체 기판 상에 제 1 유전체층을 개재시켜 형성된 플로팅 게이트 전극과, 플로팅 게이트 전극 위에 제 2 유전체층을 개재시켜 형성된 콘트롤 게이트 전극을 구비한다. 플로팅 게이트 전극은 단일 층으로 이루어진다. 플로팅 게이트 전극은, 제 1 유전체층을 개재시켜 반도체 기판에 마주보는 제 1 면과, 제 2 유전체층을 개재시켜 콘트롤 게이트 전극과 마주보는 제 2 면을 갖는다. 제 1 면은 제 2 면보다도 작은 면적을 갖는다.
이와 같이 구성된 불휘발성 반도체 기억장치에 있어서는, 먼저, 반도체 기판과 마주보는 제 1 면은 콘트롤 게이트 전극과 마주보는 제 2 면보다도 작은 면적을 갖기 때문에, 콘트롤 게이트 전극에 전압이 인가된 경우에는 플로팅 게이트와 반도체 기판 사이에 큰 전계가 걸린다. 그 때문에, 단시간에 플로팅 게이트 전극에 전자를 주입할 수 있어, 고속동작이 가능한 불휘발성 반도체 기억장치를 제공할 수 있다. 또한, 플로팅 게이트 전극은 단일 층으로 이루어지기 때문에, 플로팅 게이트 전극이 2층 이상의 구조의 불휘발성 반도체 기억장치에 비해 플로팅 게이트 전극으로부터의 전하의 누설이 적어진다.
또한, 플로팅 게이트 전극은 사다리꼴의 단면 형상을 갖고 있는 것이 바람직하다.
또한, 제 2 면에는 요철이 형성되어 있는 것이 바람직하다.
또한, 불휘발성 반도체 기억장치는, 제 1 유전체층에 이르는 구멍을 갖는 절연막을 더 구비하고, 플로팅 게이트 전극은 구멍을 충전하도록 형성되며, 제 1 면은 구멍 내부에 형성되고, 제 2 면은 구멍의 위에 형성되는 것이 바람직하다. 이 경우에, 플로팅 게이트 전극이 구멍을 충전하도록 형성되기 때문에, 제 1 면의 면적을 작게 하더라도 플로팅 게이트 전극이 쓰러지는 일이 없다. 이 때문에, 불휘발성 반도체 기억장치의 수율을 더욱 향상시킬 수 있다.
본 발명에 따른 불휘발성 반도체 기억장치의 제조방법은 이하의 공정을 구비한다.
(1) 반도체 기판 상에 띠 형상의 제 1 유전체층을 개재시켜 플로팅 게이트 전극 형성용의 띠 형상의 제 1 도전층을 형성하는 공정.
(2) 제 1 도전층 위에 제 2 유전체층을 형성하는 공정.
(3) 제 2 유전체층 위에 콘트롤 게이트 전극 형성용의 제 2 도전층을 형성하는 공정.
(4) 소정의 패턴을 갖는 마스크에 따라 콘트롤 게이트 전극 형성용의 제 2 도전층과, 제 2 유전체층과, 플로팅 게이트 전극 형성용의 제 1 도전층의 상부를 이방성 에칭함으로써, 반도체 기판 상에 위치하며 측벽을 갖는 플로팅 게이트 전극의 상부와, 그 플로팅 게이트 전극의 상부 위에 위치하는 패터닝된 측벽을 갖는 제 2 유전체층과, 그 제 2 유전체층 위에 위치하며 측벽을 갖는 콘트롤 게이트 전극을 형성하는 공정.
(5) 플로팅 게이트 전극의 상부의 측벽과 제 2 유전체층의 측벽과 콘트롤 게이트 전극의 측벽에 플로팅 게이트 전극의 상부와 제 2 유전체층과 콘트롤 게이트 전극이 등방성 에칭되는 것을 방지하기 위한 보호막을 형성하는 공정.
(6) 플로팅 게이트 전극 형성용의 제 1 도전층의 하부와, 제 1 유전체층을 등방성 에칭함으로써, 반도체 기판 상에 위치하는 패터닝된 제 1 유전체층과, 그 제 1 유전체층 위에 위치하는 플로팅 게이트 전극의 하부를 형성하는 공정.
플로팅 게이트 전극의 하부가 제 1 유전체층을 개재시켜 반도체 기판과 마주보는 면적은, 플로팅 게이트 전극의 상부가 제 2 유전체층을 개재시켜 콘트롤 게이트 전극과 마주보는 면적보다도 작다.
이러한 제조방법에 따르면, 플로팅 게이트 전극의 하부를 등방성 에칭하기 때문에, 플로팅 게이트 전극의 하부1 폭이 플로팅 게이트 전극의 상부 폭보다도 작아진다. 즉, 플로팅 게이트 전극의 하부가 반도체 기판과 마주보는 면적이 플로팅 게이트 전극의 상부가 콘트롤 게이트 전극과 마주보는 면적보다도 작아진다. 그 결과, 고속동작이 가능한 불휘발성 반도체 기억장치를 제공할 수 있다.
또한, 이 방법에 따르면, 플로팅 게이트 전극을 형성하는 에칭공정을 이방성 에칭으로부터 등방성 에칭으로 변화시키는 것 만으로 전술한 것과 같은 구조의 불휘발성 반도체 기억장치를 제조할 수 있다. 그 때문에, 종래의 공정에 비해 제조공정을 줄일 수 있다.
또한, 보호막은, 제 1 도전층의 상부를 이방성 에칭할 때에 형성되는 것이 바람직하다.
더구나, 보호막은, 제 1 도전층의 상부를 이방성 에칭할 때에 발생하는 에칭 잔류물에 의해 구성되는 것이 바람직하다. 이 경우, 제 1 도전층의 상부를 에칭하는 것과 동시에 보호막을 형성할 수 있기 때문에, 제조공정을 더욱 줄일 수 있다.
[실시예]
이하, 본 발명의 실시예에 관해 도면에 근거하여 설명한다.
(실시예 1)
도 1을 참조하면, 실리콘 기판 상에 복수의 분리산화막(25)이 일방향으로 연장되도록 형성되어 있다. 분리산화막(25)의 사이가 활성영역으로, 이 활성영역의 위에 복수개의 플로팅 게이트 전극(2)이 형성되어 있다. 또한, 도 1 중의 사선으로 둘러싸인 부분이 플로팅 게이트 전극(2)을 나타낸다.
플로팅 게이트 전극(2)은 터널산화막(도 1에는 도시되어 있지 않음)을 개재시켜 실리콘 기판 상에 형성되어 있다. 플로팅 게이트 전극(2) 상에 ONO 막(도 1에는 도시되어 있지 않음)을 개재시켜 분리산화막(25)이 연장되는 방향과 직교하는 방향으로 복수개의 콘트롤 게이트 전극(워드선)(3)이 서로 거리를 두고 형성되어 있다. 플로팅 게이트 전극(2)과 콘트롤 게이트 전극(3)은 접촉하지 않는다.
도 2를 참조하면, 실리콘 기판(1) 상에 형성된 불휘발성의 메모리셀 트랜지스터(90)는, 소스 영역(4)과, 드레인 영역(5)과, 터널산화막(6a)을 개재시켜 실리콘 기판(1) 상에 형성된 플로팅 게이트 전극(2)과, 플로팅 게이트 전극(2) 상에 ONO 막(7)을 개재시켜 형성된 콘트롤 게이트 전극(3)을 구비한다.
p형의 실리콘 기판(1)에는, n형의 불순물인 인이나 비소 등이 주입되어 형성된 n형의 소스 영역(4)과 드레인 영역(5)이 서로 거리를 두고 형성되어 있다. 실리콘 기판(1)의 표면에는, 터널산화막(6a)과 표면산화막(6b)이 서로 연속하고 형성되어 있다. 터널산화막(6a)과 표면산화막(6b)은 함께 실리콘 산화막에 의해 형성된다. 제 1 유전체층으로서의 터널산화막(6a)의 두께는 약 10nm이다.
터널산화막(6a) 위에 T자 형상의 도프된 폴리실리콘으로 이루어진 플로팅 게이트 전극(2)이 형성되어 있다. 단일 층으로 이루어진 플로팅 게이트 전극(2)의 상부(2e)에는 제 2 면으로서의 상면(2a)이 형성되어 있다. 플로팅 게이트 전극(2)의 하부(2f)에는, 제 1 면으로서의 하면(2b)이 형성되어 있다. 하면(2b)은 상면(2a)보다도 작은 면적을 갖는다. 또한, 상면(2a)과 하면(2b)은 측면(2c, 2d)에 의해 서로 떨어져 있다. 그 때문에, 상면(2a)과 하면(2b)이 접촉하는 일은 없다. 플로팅 게이트 전극(2)의 두께는 약 100nm이다.
플로팅 게이트 전극(2) 위에 실리콘 산화막과 실리콘 질화막과 실리콘 산화막의 3층을 적층한 구조의 ONO 막(7)이 형성되어 있다. ONO 막(7)의 두께는 약 20nm이다.
ONO 막 위에, 도프된 폴리실리콘 상에 텅스텐 실리사이드가 형성된 구조의 콘트롤 게이트 전극(3)이 형성되어 있다. 콘트롤 게이트 전극(3)의 두께는 약 200∼300nm이다. 콘트롤 게이트 전극(3) 위에는, 두께가 약 200∼300nm인 실리콘 산화막(8)이 형성되어 있다. 또한, 이 실리콘 산화막은 콘트롤 게이트(3)를 에칭할 때의 마스크가 되는 것으로, 다른 것으로 대체하는 것도 가능하다.
이와 같이 구성된 불휘발성의 메모리셀 트랜지스터(90)에 있어서는, 먼저, 플로팅 게이트 전극(2)의 하면(2b)의 면적이 상면(2a)의 면적에 비해 작기 때문에, 플로팅 게이트 전극(2)으로 전자를 주입하는 속도를 빠르게 할 수 있다.
또한, 플로팅 게이트 전극(2)은 단일의 도프된 폴리실리콘 층으로부터 형성되어 있기 때문에, 이 플로팅 게이트 전극(2)이 복수의 층으로부터 형성된 경우에 비해 플로팅 게이트 전극에 축적된 전하가 누설될 확률이 작아진다.
다음에, 도 1 및 도 2에 나타낸 메모리셀 트랜지스터의 제조방법에 관해 설명한다. 도 3을 참조하면, 실리콘 기판(1) 상에 열산화법에 의해 두께 약 10nm의 열산화막을 형성한다. 열산화막 위에 CVD(Chemical Vapor Deposition)에 의해 두께 약 100nm의 도프된 폴리실리콘층을 형성한다. 도프된 폴리실리콘층과 열산화막을 패터닝함으로써, 열산화막으로 이루어지며 제 1 유전체층으로서의 띠 형상의 열산화막(60)과, 플로팅 게이트 전극 형성용의 제 1 도전층으로서의 띠 형상의 도프된 폴리실리콘층(20)을 형성한다.
도 4를 참조하면, 도프된 폴리실리콘층(20) 위에 CVD법에 의해 실리콘 산화막과 실리콘 질화막과 실리콘 산화막의 3층체를 형성한다. 실리콘 산화막 위에 CVD법에 의해 도프된 폴리실리콘을 형성하고, 이 도프된 폴리실리콘 위에 스퍼터링법에 의해 텅스텐 실리사이드를 형성한다. 텅스텐 실리사이드 위에 실리콘 산화막을 형성한다. 실리콘 산화막 위에 레지스트 패턴을 형성하고, 이 레지스트 패턴에 따라, 실리콘 산화막과, 텅스텐 실리사이드와, 도프된 폴리실리콘과, 3층체를 염소 가스와 산소 가스의 혼합가스에 의해 이방성 에칭한다. 이에 따라, 실리콘 산화막(8)과 콘트롤 게이트 전극(3)과 ONO 막(7)을 형성한다. 이때, 콘트롤 게이트 전극(3)의 측벽(3a)과 ONO 막(7)의 측벽(7a)에는, 에칭 잔류물이 퇴적하기 때문에, 이 에칭 잔류물을 암모니아를 함유하는 과산화 수소수로 웨트에칭하여 제거한다.
도 5를 참조하면, 염소 가스와 산소 가스의 혼합가스로 도프된 폴리실리콘층(20)을 화살표(10)로 나타낸 방향으로 이방성 에칭한다. 이에 따라, 플로팅 게이트 전극의 상부(2e)를 형성한다. 이때, 도프된 폴리실리콘층(20)의 에칭 잔류물이 콘트롤 게이트 전극(3)의 측벽(3a)과 ONO 막(7)의 측벽(7a)과 플로팅 게이트 전극의 상부(2e)의 측벽에 퇴적하여 절연성의 보호막(9)으로 된다.
도 6을 참조하면, 불산과 초산의 혼합용액을 사용하여 화살표(11)로 나타낸 방향으로 도프된 폴리실리콘층(20)을 등방성 에칭함으로써 플로팅 게이트 전극(2)을 형성한다. 또한, 열산화막(60)을 에칭함으로써 터널산화막(6a)과 표면산화막(6b)을 형성한다. 이에 따라, 플로팅 게이트 전극(2)의 저면(2b)이 형성된다. 그후, 암모니아를 함유하는 과산화 수소수로 보호막(9)을 제거함으로써, 도 2에 나타낸 메모리셀 트랜지스터(90)가 완성된다.
이와 같은 제조공정에 따르면, 도 4∼도 6에 나타낸 것과 같이, 에칭을 이방성 에칭으로부터 등방성 에칭으로 변화시키는 것에 의해, 도 2에 나타낸 것과 같은 형상의 플로팅 게이트 전극(2)을 용이하게 제조할 수 있다. 그 때문에, 종래의 제조방법에 비해 적은 공정으로 고속동작이 가능한 메모리셀 트랜지스터를 제조할 수 있다.
또한, 플로팅게이트 전극(2)을 등방성 에칭에 의해 제조할 때에는, 콘트롤 게이트 전극(3)의 측벽(3a)과 ONO 막(7)의 측벽(7a)과 플로팅 게이트 전극의 상부(2e)의 측벽에는 보호막(9)이 형성되어 있기 때문에, 이것들은 등방성 에칭되는 일이 없다.
또한, 이 제조방법에서는 도프된 폴리실리콘층(20)을 에칭할 때에 발생하는 에칭 잔류물이 보호막(9)을 구성하도록 하였지만, 보호막(9) 만을 별도의 공정으로 설치하여도 좋다.
(실시예 2)
도 7을 참조하면, 본 발명의 실시예 2에 따른 불휘발성의 메모리셀 트랜지스터(91)에 있어서는, 플로팅 게이트 전극(12)의 단면형상이 사다리꼴인 점에서 실시예 1에 따른 메모리셀 트랜지스터(90)와 다르다.
플로팅 게이트 전극(12)은, 터널산화막(6a)을 개재시켜 실리콘 기판(1)과 대면하는 제 1 면으로서의 하면(12b)과, ONO 막(7)을 개재시켜 콘트롤 게이트 전극(3)과 마주보는 제 2 면으로서의 상면(12a)을 갖는다. 하면(12b)은 상면(12a)보다도 작은 면적을 갖는다. 하면(12b)과 상면(12a)은, 측면(12c, 12d)에 의해 서로 떨어져 있다.
이와 같이 구성된 메모리셀 트랜지스터(91)에 있어서도, 실시예 1에 나타낸 메모리셀 트랜지스터(90)와 마찬가지로 고속동작이 가능하게 된다.
(실시예 3)
도 8을 참조하면, 본 발명의 실시예 3에 따른 불휘발성의 메모리셀 트랜지스터(92)에 있어서는, 플로팅 게이트 전극(13)의 상면(13a)의 표면에 오목부(95a)와 볼록부(95b)가 형성되어 있는 점에서 도 2에 나타낸 메모리셀 트랜지스터(90)와 다르다.
플로팅 게이트 전극(13)은, 제 1 면으로서의 하면(13b)과 제 2 면으로서의 상면(13a)을 갖는다. 하면(13b)의 면적은 상면(13a)의 면적보다도 작다. 상면(13a)과 하면(13b)은 측면(13c, 13d)에 의해 서로 떨어져 형성된다.
이와 같이 구성된 메모리셀 트랜지스터(92)에 있어서는, 실시예 1에 따른 도 2에 나타낸 메모리셀 트랜지스터와 마찬가지로 고속동작이 가능하게 된다.
(실시예 4)
도 9를 참조하면, 본 발명의 실시예 4에 따른 불휘발성의 메모리셀 트랜지스터(93)에 있어서는, 실리콘 기판(1) 상에 층간절연막(16)이 형성되고, 층간절연막(16)에는 콘택홀(16a)이 형성되어 있다. 이 콘택홀(16a)을 충전하도록 플로팅 게이트 전극(14)이 형성되어 있는 점에서 실시예 1에 따른 도 2에 나타낸 메모리셀 트랜지스터와 다르다. 플로팅 게이트 전극(14)은 제 1 면으로서의 하면(14b)과 제 2 면으로서의 상면(14a)을 갖는다. 하면(14b)은 상면(14a)보다도 작은 면적을 갖는다. 상면(14a)과 하면(14b)은 측면(14c, 14d)에 의해 떨어져 있다.
이와 같이 구성된 메모리셀 트랜지스터(93)에 있어서는, 먼저, 실시예 1에 따른 도 2에 나타낸 메모리셀 트랜지스터(90)와 동일한 효과가 있다. 또한, 콘택홀(16) 내부에 플로팅 게이트 전극(14)이 형성되기 때문에, 하면(14b)의 면적이 작아져도 플로팅 게이트 전극(14)이 쓰러지는 일이 없다.
이상에서, 본 발명의 실시예에 관해 설명하였지만, 여기에서 나타낸 메모리셀 트랜지스터는 NOR형이나 DINOR(Divided-Bit Line NOR)형 등의 다양한 불휘발성 메모리셀 트랜지스터로서 사용할 수 있다. 특히, 플로팅 게이트 전극에 전자를 주입하는 동작이 기록동작이 되는 NOR형의 트랜지스터로서 사용된 경우에는 기록동작이 빨라지기 때문에 특히 고속동작이 가능하게 된다.
또한, 전술한 실시예에서 나타낸 막두께나 재질 등은 적절히 변경할 수 있다.
본 명세서에 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명이 아니고 특허청구범위에 의해 표시되며, 특허청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 일면에 있어서는, 고속동작이 가능하고 또한 전하의 누설이 적은 불휘발성 반도체 기억장치를 제공할 수 있다.
본 발명의 또 다른 일면에 따르면, 고속동작이 가능하고 전하의 누설이 적은 불휘발성 반도체 기억장치를 간단한 공정으로 제조할 수 있다.
Claims (3)
- 반도체 기판과,상기 반도체 기판 상에 제 1 유전체층을 개재시켜 형성된 플로팅 게이트 전극과,상기 플로팅 게이트 전극 위에 제 2 유전체층을 개재시켜 형성된 콘트롤 게이트 전극을 구비하고,상기 플로팅 게이트 전극은 단일 층으로 이루어지며,상기 플로팅 게이트 전극은, 상기 제 1 유전체층을 개재시켜 상기 반도체 기판에 마주보는 제 1 면과, 상기 제 2 유전체층을 개재시켜 상기 콘트롤 게이트 전극에 마주보는 제 2 면을 갖고,상기 제 1 면은 상기 제 2 면보다도 작은 면적을 가진 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 반도체 기판 상에 띠 형상의 제 1 유전체층을 개재시켜 플로팅 게이트 전극 형성용의 띠 형상의 제 1 도전층을 형성하는 공정과,상기 제 1 도전층 위에 제 2 유전체층을 형성하는 공정과,상기 제 2 유전체층 위에 콘트롤 게이트 전극 형성용의 제 2 도전층을 형성하는 공정과,소정의 패턴을 갖는 마스크에 따라, 콘트롤 게이트 전극 형성용의 상기 제 2 도전층과, 상기 제 2 유전체층과, 플로팅 게이트 전극 형성용의 상기 제 1 도전층의 상부를 이방성 에칭함으로써, 상기 반도체 기판 상에 위치하며 측벽을 갖는 플로팅 게이트 전극의 상부와, 그 플로팅 게이트 전극의 상부 위에 위치하는 패터닝된 측벽을 갖는 제 2 유전체층과, 그 제 2 유전체층 위에 위치하며 측벽을 갖는 콘트롤 게이트 전극을 형성하는 공정과,상기 플로팅 게이트 전극의 상부의 측벽과 상기 제 2 유전체층의 측벽과 상기 콘트롤 게이트 전극의 측벽에 상기 플로팅 게이트 전극의 상부와 상기 제 2 유전체층과 상기 콘트롤 게이트 전극이 등방성 에칭되는 것을 방지하기 위한 보호막을 형성하는 공정과,플로팅 게이트 전극 형성용의 상기 제 1 도전층의 하부와, 상기 제 1 유전체층을 등방성 에칭함으로써, 상기 반도체 기판 상에 위치하는 패터닝된 상기 제 1 유전체층과, 그 제 1 유전체층 위에 위치하는 플로팅 게이트 전극의 하부를 형성하는 공정을 구비하고,상기 플로팅 게이트 전극의 하부가 상기 제 1 유전체층을 개재시켜 상기 반도체 기판과 마주보는 면적은, 상기 플로팅 게이트 전극의 상부가 상기 제 2 유전체층을 개재시켜 상기 콘트롤 게이트 전극과 마주보는 면적보다도 작은 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 2 항에 있어서,상기 보호막은, 상기 제 1 도전층의 상부를 이방성 에칭할 때에 형성된 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18614898A JP2000022008A (ja) | 1998-07-01 | 1998-07-01 | 不揮発性半導体記憶装置およびその製造方法 |
| JP186148 | 1998-07-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000011189A true KR20000011189A (ko) | 2000-02-25 |
Family
ID=16183231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990007267A KR20000011189A (ko) | 1998-07-01 | 1999-03-05 | 불휘발성반도체기억장치및그제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000022008A (ko) |
| KR (1) | KR20000011189A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100391984B1 (ko) * | 2001-08-08 | 2003-07-22 | 삼성전자주식회사 | 다층 터널접합층 패턴을 갖는 반도체 기억소자 및 그제조방법 |
| KR100805868B1 (ko) * | 2000-09-29 | 2008-02-20 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| KR101116341B1 (ko) * | 2006-06-29 | 2012-03-16 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019579A (ja) | 2004-07-02 | 2006-01-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7446371B2 (en) | 2004-10-21 | 2008-11-04 | Samsung Electronics Co., Ltd. | Non-volatile memory cell structure with charge trapping layers and method of fabricating the same |
| US7829929B2 (en) | 2008-02-19 | 2010-11-09 | Samsung Electronics Co., Ltd. | Non-volatile memory device and non-volatile semiconductor integrated circuit device, including the same |
-
1998
- 1998-07-01 JP JP18614898A patent/JP2000022008A/ja not_active Withdrawn
-
1999
- 1999-03-05 KR KR1019990007267A patent/KR20000011189A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100805868B1 (ko) * | 2000-09-29 | 2008-02-20 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
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| KR101116341B1 (ko) * | 2006-06-29 | 2012-03-16 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000022008A (ja) | 2000-01-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |