JP2001185631A - 半導体装置、その製造方法 - Google Patents
半導体装置、その製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 両側に凸部が存在するトランジスタのＦＧを
二層としてＣＧとの対向面積を拡大した構造で、トラン
ジスタを前後方向に分断するときにＦＧが残存して短絡
する不良を防止する。 【解決手段】 少なくとも上部ＦＧ２１６の上方には上
下方向に略連通する部分がない形状にゲート絶縁層２１
７が形成されているので、ＣＧ２１８とゲート絶縁層２
１７と上部ＦＧ２１６と下部ＦＧ２１５との前後方向に
連通する層膜を上方から部分的にエッチングして前後方
向に分断するとき、ゲート絶縁層２１７が残存しないの
でＦＧ２１６，２１５が残存することもない。
二層としてＣＧとの対向面積を拡大した構造で、トラン
ジスタを前後方向に分断するときにＦＧが残存して短絡
する不良を防止する。 【解決手段】 少なくとも上部ＦＧ２１６の上方には上
下方向に略連通する部分がない形状にゲート絶縁層２１
７が形成されているので、ＣＧ２１８とゲート絶縁層２
１７と上部ＦＧ２１６と下部ＦＧ２１５との前後方向に
連通する層膜を上方から部分的にエッチングして前後方
向に分断するとき、ゲート絶縁層２１７が残存しないの
でＦＧ２１６，２１５が残存することもない。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極に急峻
な構造があるトランジスタ素子が少なくとも前後方向に
配列されている不揮発性メモリなどの半導体装置、その
製造方法に関する。
な構造があるトランジスタ素子が少なくとも前後方向に
配列されている不揮発性メモリなどの半導体装置、その
製造方法に関する。
【０００２】
【従来の技術】現在、各種構造の半導体装置が実用化さ
れており、例えば、フラッシュメモリ、ＥＰＲＯＭ(Era
sable Programmable Read Only Memory)、ＥＥＰＲＯＭ
(Electrically EPROM)、などの不揮発性メモリでは、メ
モリセルとしてＦＧを有するトランジスタ素子が二次元
状に配列されている。その場合、トランジスタ素子のＦ
Ｇが注入される電子を保持するので、これで二値データ
や多値データが不揮発にデータ記憶される。
れており、例えば、フラッシュメモリ、ＥＰＲＯＭ(Era
sable Programmable Read Only Memory)、ＥＥＰＲＯＭ
(Electrically EPROM)、などの不揮発性メモリでは、メ
モリセルとしてＦＧを有するトランジスタ素子が二次元
状に配列されている。その場合、トランジスタ素子のＦ
Ｇが注入される電子を保持するので、これで二値データ
や多値データが不揮発にデータ記憶される。
【０００３】このような不揮発性メモリにも各種方式が
存在し、その書込消去方式としては、ＦＮ(Fowler-Nord
heim)トンネリング方式やＣＨＥ(Channel Hot Electro
n)方式がある。例えば、ＦＮトンネリング方式のＡＮＤ
型のフラッシュメモリでは、記憶データを消去するとき
はメモリセルであるトランジスタ素子のＦＧから電子を
抽出するので、基板を“０(Ｖ)”としてＦＧに対向する
ＣＧに“−２０(Ｖ)”程度の電圧が印加される。このた
め、ＦＧとチャネルとの対向面積に比較して、ＦＧとＣ
Ｇとの対向面積を増加させて容量を増大させれば、ＦＧ
に所定の電子を注入するために必要なＣＧの印加電圧を
低減することができる。
存在し、その書込消去方式としては、ＦＮ(Fowler-Nord
heim)トンネリング方式やＣＨＥ(Channel Hot Electro
n)方式がある。例えば、ＦＮトンネリング方式のＡＮＤ
型のフラッシュメモリでは、記憶データを消去するとき
はメモリセルであるトランジスタ素子のＦＧから電子を
抽出するので、基板を“０(Ｖ)”としてＦＧに対向する
ＣＧに“−２０(Ｖ)”程度の電圧が印加される。このた
め、ＦＧとチャネルとの対向面積に比較して、ＦＧとＣ
Ｇとの対向面積を増加させて容量を増大させれば、ＦＧ
に所定の電子を注入するために必要なＣＧの印加電圧を
低減することができる。
【０００４】このようにトランジスタ素子のＦＧとＣＧ
との対向面積を増加させた半導体装置は“IEEE Tech. D
ig. IEDM (1997) pp.275”の“A 0.24-um2 Cell Proces
s with 0.18-um Width Isolation and 3-D Interpoly D
ielectric Films for 1-Gb Flash Memories”に開示さ
れている。
との対向面積を増加させた半導体装置は“IEEE Tech. D
ig. IEDM (1997) pp.275”の“A 0.24-um2 Cell Proces
s with 0.18-um Width Isolation and 3-D Interpoly D
ielectric Films for 1-Gb Flash Memories”に開示さ
れている。
【０００５】そこで、上記文献に記載されている半導体
装置を一従来例として図７を参照して以下に簡単に説明
する。なお、図７(ａ)は半導体装置をトランジスタ素子
の位置で切断した縦断正面図、同図(ｂ)は半導体装置を
トランジスタ素子の間隙の位置で切断した縦断正面図、
である。
装置を一従来例として図７を参照して以下に簡単に説明
する。なお、図７(ａ)は半導体装置をトランジスタ素子
の位置で切断した縦断正面図、同図(ｂ)は半導体装置を
トランジスタ素子の間隙の位置で切断した縦断正面図、
である。
【０００６】ここでは説明を簡略化するため、図面に対
応して前後上下左右の方向を便宜的に規定する。ここで
半導体装置の一従来例として例示する不揮発性メモリ１
００は、表面が前後左右と平行な半導体基板１０１を具
備しており、そこに多数のトランジスタ素子１１０がメ
モリセルとして前後左右に配列されている。
応して前後上下左右の方向を便宜的に規定する。ここで
半導体装置の一従来例として例示する不揮発性メモリ１
００は、表面が前後左右と平行な半導体基板１０１を具
備しており、そこに多数のトランジスタ素子１１０がメ
モリセルとして前後左右に配列されている。
【０００７】これらのトランジスタ素子１１０は素子分
離部１０２により左右方向で分離されており、この素子
分離部１０２は下部が半導体基板１０１の表面に埋め込
まれるとともに上部が凸部として表面から突出してい
る。この素子分離部１０２により分離されたトランジス
タ素子１１０の位置では、半導体基板１０１の表面下に
ソース領域１１１とドレイン領域１１２とが形成されて
おり、半導体基板１０１の表面にはゲート絶縁膜１１３
が形成されている。
離部１０２により左右方向で分離されており、この素子
分離部１０２は下部が半導体基板１０１の表面に埋め込
まれるとともに上部が凸部として表面から突出してい
る。この素子分離部１０２により分離されたトランジス
タ素子１１０の位置では、半導体基板１０１の表面下に
ソース領域１１１とドレイン領域１１２とが形成されて
おり、半導体基板１０１の表面にはゲート絶縁膜１１３
が形成されている。
【０００８】このゲート絶縁膜１１３の表面上でソース
領域１１１とドレイン領域１１２との間隙上の位置には
下部ＦＧ１１４が形成されており、この下部ＦＧ１１４
の表面には上部ＦＧ１１５が一体に形成されている。た
だし、各領域１１１，１１２は前後方向に連通する形状
に形成されているが、下部上部ＦＧ１１４，１１５は前
後方向で複数に分断されているので、これでトランジス
タ素子１１０も前後方向に分断されている。
領域１１１とドレイン領域１１２との間隙上の位置には
下部ＦＧ１１４が形成されており、この下部ＦＧ１１４
の表面には上部ＦＧ１１５が一体に形成されている。た
だし、各領域１１１，１１２は前後方向に連通する形状
に形成されているが、下部上部ＦＧ１１４，１１５は前
後方向で複数に分断されているので、これでトランジス
タ素子１１０も前後方向に分断されている。
【０００９】また、各ＦＧ１１４，１１５と素子分離部
１０２との間隙は層間絶縁膜１０３で充填されている
が、上部ＦＧ１１５は層間絶縁膜１０３上まで左右両側
に延長されているので、その表面の面積は下部ＦＧ１１
４より大幅に増加している。このような上部ＦＧ１１５
の表面にはゲート間絶縁膜としてＯＮＯ(Oxide-Nitride
-Oxide)膜１１６が形成されており、このＯＮＯ膜１１
６の表面には左右方向に連通するＣＧ１１７が形成され
ている。
１０２との間隙は層間絶縁膜１０３で充填されている
が、上部ＦＧ１１５は層間絶縁膜１０３上まで左右両側
に延長されているので、その表面の面積は下部ＦＧ１１
４より大幅に増加している。このような上部ＦＧ１１５
の表面にはゲート間絶縁膜としてＯＮＯ(Oxide-Nitride
-Oxide)膜１１６が形成されており、このＯＮＯ膜１１
６の表面には左右方向に連通するＣＧ１１７が形成され
ている。
【００１０】なお、このＣＧ１１７の上部やトランジス
タ素子１１０の前後方向に分断された部分などは、アイ
ソレーション１０４により保護されている。この不揮発
性メモリ１００では、ＣＧ１１７がワード線として機能
し、ドレイン領域１１２がビット線として機能する。
タ素子１１０の前後方向に分断された部分などは、アイ
ソレーション１０４により保護されている。この不揮発
性メモリ１００では、ＣＧ１１７がワード線として機能
し、ドレイン領域１１２がビット線として機能する。
【００１１】上述のような構造の不揮発性メモリ１００
は、前後左右に配列されている多数のトランジスタ素子
１１０の各々がメモリセルとしてデータを個々に記憶す
ることができ、この記憶データを所定単位の複数のトラ
ンジスタ素子１１０ごとにデータ消去することもでき
る。
は、前後左右に配列されている多数のトランジスタ素子
１１０の各々がメモリセルとしてデータを個々に記憶す
ることができ、この記憶データを所定単位の複数のトラ
ンジスタ素子１１０ごとにデータ消去することもでき
る。
【００１２】例えば、あるトランジスタ素子１１０に二
値データの一方をデータ書込する場合、そのソース領域
１１１に“０(Ｖ)”、ドレイン領域１１２に“０
(Ｖ)”、ＣＧ１１７に“１８(Ｖ)”が印加されることに
より、ＦＧ１１４，１１５に電子が注入される。
値データの一方をデータ書込する場合、そのソース領域
１１１に“０(Ｖ)”、ドレイン領域１１２に“０
(Ｖ)”、ＣＧ１１７に“１８(Ｖ)”が印加されることに
より、ＦＧ１１４，１１５に電子が注入される。
【００１３】このとき、データ書込しないトランジスタ
素子１１０では、ＣＧ１１７に“０(Ｖ)”を印加する
か、または、ドレイン領域１１２に“５(Ｖ)”を印加す
るとともにソース領域１１１をオープンとしてゲート絶
縁膜１１３に作用する電界を弱くし、ＦＧ１１４，１１
５に電子が注入されないようにする(図示せず)。
素子１１０では、ＣＧ１１７に“０(Ｖ)”を印加する
か、または、ドレイン領域１１２に“５(Ｖ)”を印加す
るとともにソース領域１１１をオープンとしてゲート絶
縁膜１１３に作用する電界を弱くし、ＦＧ１１４，１１
５に電子が注入されないようにする(図示せず)。
【００１４】このＦＧ１１４，１１５に電子が注入され
ないトランジスタ素子１１０では、そのセル閾値が所定
の消去レベルに維持されるので、例えば、その記憶デー
タはデフォルト値の“０”に維持される。一方、ＦＧ１
１４，１１５に電子が注入されたトランジスタ素子１１
０では、そのセル閾値が所定の書込レベルとなるので、
例えば、“１”の二値データがデータ記憶される。
ないトランジスタ素子１１０では、そのセル閾値が所定
の消去レベルに維持されるので、例えば、その記憶デー
タはデフォルト値の“０”に維持される。一方、ＦＧ１
１４，１１５に電子が注入されたトランジスタ素子１１
０では、そのセル閾値が所定の書込レベルとなるので、
例えば、“１”の二値データがデータ記憶される。
【００１５】上述した不揮発性メモリ１００では、ＦＧ
１１４，１１５が二層で形成されており、ＣＧ１１７は
下部ＦＧ１１４と対向することなく上部ＦＧ１１５と対
向されている。そして、この上部ＦＧ１１５の上面は左
右に延長されるとともに中央が凹状に形成されているた
め、ＣＧ１１７は大面積で上部ＦＧ１１５と対向してい
る。このため、ＣＧ１１７と上部ＦＧ１１５との間の容
量が増大しており、ＦＧ１１４，１１５の電子を操作す
るために必要なＣＧ１１７の印加電圧が低減されてい
る。
１１４，１１５が二層で形成されており、ＣＧ１１７は
下部ＦＧ１１４と対向することなく上部ＦＧ１１５と対
向されている。そして、この上部ＦＧ１１５の上面は左
右に延長されるとともに中央が凹状に形成されているた
め、ＣＧ１１７は大面積で上部ＦＧ１１５と対向してい
る。このため、ＣＧ１１７と上部ＦＧ１１５との間の容
量が増大しており、ＦＧ１１４，１１５の電子を操作す
るために必要なＣＧ１１７の印加電圧が低減されてい
る。
【００１６】ここで、上述のような構造の不揮発性メモ
リ１００の製造方法の一例を以下に説明する。まず、半
導体基板１０１の表面にゲート絶縁膜と下部ポリシリコ
ン膜とを順番に成膜し、この下部ポリシリコン膜を左右
方向では離反して前後方向では連通する形状にパターニ
ングすることにより、ゲート酸化膜１１３と下部ＦＧ１
１４とを形成する。
リ１００の製造方法の一例を以下に説明する。まず、半
導体基板１０１の表面にゲート絶縁膜と下部ポリシリコ
ン膜とを順番に成膜し、この下部ポリシリコン膜を左右
方向では離反して前後方向では連通する形状にパターニ
ングすることにより、ゲート酸化膜１１３と下部ＦＧ１
１４とを形成する。
【００１７】つぎに、半導体基板１０１に不純物をイオ
ン注入してソース領域１１１とドレイン領域１１２とを
形成し、この半導体基板１０１と下部ＦＧ１１４との表
面に層間絶縁膜１０３を成膜する。この層間絶縁膜１０
３の素子分離部１０２となる位置に凹溝を形成して絶縁
物を埋め込み、その上面をＣＭＰ(Chemical Mechanical
Polishing)などにより平坦とする。
ン注入してソース領域１１１とドレイン領域１１２とを
形成し、この半導体基板１０１と下部ＦＧ１１４との表
面に層間絶縁膜１０３を成膜する。この層間絶縁膜１０
３の素子分離部１０２となる位置に凹溝を形成して絶縁
物を埋め込み、その上面をＣＭＰ(Chemical Mechanical
Polishing)などにより平坦とする。
【００１８】つぎに、下部ＦＧ１１４の表面に凹溝を形
成してから上部ポリシリコン膜を成膜し、この上部ポリ
シリコン膜を左右方向では離反して前後方向では連通す
る形状にパターニングすることにより、上部ＦＧ１１５
を形成する。その後、この上部ＦＧ１１５の表面にＯＮ
Ｏ膜１１６を形成し、その表面にポリシリコン膜やタン
グステンシリサイドにより上部導電膜を成膜する。
成してから上部ポリシリコン膜を成膜し、この上部ポリ
シリコン膜を左右方向では離反して前後方向では連通す
る形状にパターニングすることにより、上部ＦＧ１１５
を形成する。その後、この上部ＦＧ１１５の表面にＯＮ
Ｏ膜１１６を形成し、その表面にポリシリコン膜やタン
グステンシリサイドにより上部導電膜を成膜する。
【００１９】つぎに、トランジスタ素子１１０を前後方
向に分離するため、上部導電膜の表面にフォトレジスト
を塗布してから左右方向では連通して前後方向では離反
する形状にパターニングしてレジストマスクを形成し、
図７(ａ)に示すように、このレジストマスクで上部導電
膜をエッチングすることによりＣＧ１１７を形成する。
向に分離するため、上部導電膜の表面にフォトレジスト
を塗布してから左右方向では連通して前後方向では離反
する形状にパターニングしてレジストマスクを形成し、
図７(ａ)に示すように、このレジストマスクで上部導電
膜をエッチングすることによりＣＧ１１７を形成する。
【００２０】同図(ｂ)に示すように、レジストマスクを
残存させたままエッチングガスを変更してＯＮＯ膜１１
６を異方性エッチングし、さらにエッチングガスを変更
して上部ＦＧ１１５と下部ＦＧ１１４とをエッチングす
ることにより、トランジスタ素子１１０を前後方向に分
離する。
残存させたままエッチングガスを変更してＯＮＯ膜１１
６を異方性エッチングし、さらにエッチングガスを変更
して上部ＦＧ１１５と下部ＦＧ１１４とをエッチングす
ることにより、トランジスタ素子１１０を前後方向に分
離する。
【００２１】
【発明が解決しようとする課題】上述の不揮発性メモリ
１００では、上部ＦＧ１１５とＣＧ１１７との対向面積
が増加されているので、ＣＧ１１７と上部ＦＧ１１５と
の容量が増大してデータ書込の印加電圧が低減されてい
る。しかし、上述のような構造の不揮発性メモリ１００
の製造は困難と予想される。
１００では、上部ＦＧ１１５とＣＧ１１７との対向面積
が増加されているので、ＣＧ１１７と上部ＦＧ１１５と
の容量が増大してデータ書込の印加電圧が低減されてい
る。しかし、上述のような構造の不揮発性メモリ１００
の製造は困難と予想される。
【００２２】つまり、実際の不揮発性メモリ１００で
は、前後方向に複数のトランジスタ素子１１０を配列す
るため、前述のように下部上部ＦＧ１１４，１１５とＯ
ＮＯ膜１１６とＣＧ１１７とを前後方向に分断する必要
がある。これは上方からの異方性のプラズマエッチング
により実行されるが、前述のように上部ＦＧ１１５の表
面が凹状に形成されていると、図８(ａ)に示すように、
そこにはＯＮＯ膜１１６が上下方向に連通する形状で存
在することになる。
は、前後方向に複数のトランジスタ素子１１０を配列す
るため、前述のように下部上部ＦＧ１１４，１１５とＯ
ＮＯ膜１１６とＣＧ１１７とを前後方向に分断する必要
がある。これは上方からの異方性のプラズマエッチング
により実行されるが、前述のように上部ＦＧ１１５の表
面が凹状に形成されていると、図８(ａ)に示すように、
そこにはＯＮＯ膜１１６が上下方向に連通する形状で存
在することになる。
【００２３】このようにＯＮＯ膜１１６の上下方向に連
通する部分を上方からの異方性のプラズマエッチングで
完全に除去すると、ＯＮＯ膜１１６の水平方向に連通す
る部分のプラズマエッチングが過剰となって上部ＦＧ１
１５までプラズマエッチングされることになる。
通する部分を上方からの異方性のプラズマエッチングで
完全に除去すると、ＯＮＯ膜１１６の水平方向に連通す
る部分のプラズマエッチングが過剰となって上部ＦＧ１
１５までプラズマエッチングされることになる。
【００２４】このため、ＯＮＯ膜１１６の上下方向に連
通する部分が完全に除去されるまでオーバーエッチング
することはできず、ＯＮＯ膜１１６はアンダーエッチン
グとなるため、同図(ｂ)および図９に示すように、その
下方にＦＧ１１４，１１５の層膜の一部が残存して前後
方向に隣接するトランジスタ素子１１０が短絡した製造
不良が発生することになる。
通する部分が完全に除去されるまでオーバーエッチング
することはできず、ＯＮＯ膜１１６はアンダーエッチン
グとなるため、同図(ｂ)および図９に示すように、その
下方にＦＧ１１４，１１５の層膜の一部が残存して前後
方向に隣接するトランジスタ素子１１０が短絡した製造
不良が発生することになる。
【００２５】この場合、あるトランジスタ素子１１０へ
の書込電圧や消去電圧が隣接するトランジスタ素子１１
０にも影響するため、予想しないトランジスタ素子１１
０に無用なデータ書込やデータ消去が実行される誤動作
が不揮発性メモリ１００に発生することになる。
の書込電圧や消去電圧が隣接するトランジスタ素子１１
０にも影響するため、予想しないトランジスタ素子１１
０に無用なデータ書込やデータ消去が実行される誤動作
が不揮発性メモリ１００に発生することになる。
【００２６】このような課題を解決するため、例えば、
ＯＮＯ膜１１６の上下方向に連通する部分が完全に除去
されるまでプラズマエッチングを実行することは可能で
あるが、その場合はエッチングが過剰となって必要な部
分まで損傷されることになる。
ＯＮＯ膜１１６の上下方向に連通する部分が完全に除去
されるまでプラズマエッチングを実行することは可能で
あるが、その場合はエッチングが過剰となって必要な部
分まで損傷されることになる。
【００２７】本発明は上述のような課題に鑑みてなされ
たものであり、前後方向に配列されているトランジスタ
素子のＦＧを二層としてＣＧとの対向面積を増加させな
がら容易に製造できる半導体装置、その製造方法、の少
なくとも一方を提供することを目的とする。
たものであり、前後方向に配列されているトランジスタ
素子のＦＧを二層としてＣＧとの対向面積を増加させな
がら容易に製造できる半導体装置、その製造方法、の少
なくとも一方を提供することを目的とする。
【００２８】
【課題を解決するための手段】本発明の半導体装置は、
表面が前後左右と平行な半導体基板と、この半導体基板
の表面下に形成されて前後方向に連通するトランジスタ
素子のソース領域と、このソース領域と平行に前記半導
体基板の表面下に形成されて前後方向に連通するドレイ
ン領域と、前記半導体基板の表面に形成されているゲー
ト絶縁膜と、前記ソース領域と前記ドレイン領域との間
隙上で前記ゲート絶縁膜の表面に位置して前後方向で複
数に分断されている小面積の下部ＦＧと、これら複数の
下部ＦＧの各々の左右両側に位置して前後方向に連通す
る凸部と、複数の前記下部ＦＧの左右両側から前記凸部
の表面上まで形成されている層間絶縁膜と、複数の前記
下部ＦＧの各々の表面上から前記層間絶縁膜の表面上ま
で左右両側に突出している大面積の複数の上部ＦＧと、
これら複数の上部ＦＧの各々の表面に形成されている複
数のゲート間絶縁膜と、これら複数のゲート間絶縁膜の
各々の表面に形成されていて左右方向に連通する複数の
ＣＧと、を具備しており、前記ゲート間絶縁膜は、少な
くとも前記上部ＦＧの上方には上下方向に略連通する部
分がない形状に形成されている。
表面が前後左右と平行な半導体基板と、この半導体基板
の表面下に形成されて前後方向に連通するトランジスタ
素子のソース領域と、このソース領域と平行に前記半導
体基板の表面下に形成されて前後方向に連通するドレイ
ン領域と、前記半導体基板の表面に形成されているゲー
ト絶縁膜と、前記ソース領域と前記ドレイン領域との間
隙上で前記ゲート絶縁膜の表面に位置して前後方向で複
数に分断されている小面積の下部ＦＧと、これら複数の
下部ＦＧの各々の左右両側に位置して前後方向に連通す
る凸部と、複数の前記下部ＦＧの左右両側から前記凸部
の表面上まで形成されている層間絶縁膜と、複数の前記
下部ＦＧの各々の表面上から前記層間絶縁膜の表面上ま
で左右両側に突出している大面積の複数の上部ＦＧと、
これら複数の上部ＦＧの各々の表面に形成されている複
数のゲート間絶縁膜と、これら複数のゲート間絶縁膜の
各々の表面に形成されていて左右方向に連通する複数の
ＣＧと、を具備しており、前記ゲート間絶縁膜は、少な
くとも前記上部ＦＧの上方には上下方向に略連通する部
分がない形状に形成されている。
【００２９】従って、本発明の半導体装置では、トラン
ジスタ素子のＣＧと対向する上部ＦＧは、複数の下部Ｆ
Ｇの各々の表面上から層間絶縁膜の表面上まで左右両側
に突出しているので、ＣＧと対向する上部ＦＧの表面の
面積は下部ＦＧより増大している。このため、ＣＧと上
部ＦＧとの間の容量が増加しており、ＦＧの電子を操作
するためにＣＧに印加する電圧を低減することができ
る。ソース領域とドレイン領域とは前後方向に連通して
おり、ＣＧは左右方向に連通しているが、これらの交点
に位置するように下部ＦＧと上部ＦＧとが前後方向で分
断されているので、トランジスタ素子は少なくとも前後
方向に複数が配列されている。このような構造を形成す
るときは、ＣＧとゲート間絶縁膜と上部ＦＧと下部ＦＧ
との前後方向に連通する層膜を上方から部分的にエッチ
ングして前後方向に分断することになる。このとき、少
なくとも上部ＦＧの上方には上下方向に略連通する部分
がない形状にゲート間絶縁膜が形成されているので、上
方からのエッチングによりゲート間絶縁膜が残存するこ
とがない。
ジスタ素子のＣＧと対向する上部ＦＧは、複数の下部Ｆ
Ｇの各々の表面上から層間絶縁膜の表面上まで左右両側
に突出しているので、ＣＧと対向する上部ＦＧの表面の
面積は下部ＦＧより増大している。このため、ＣＧと上
部ＦＧとの間の容量が増加しており、ＦＧの電子を操作
するためにＣＧに印加する電圧を低減することができ
る。ソース領域とドレイン領域とは前後方向に連通して
おり、ＣＧは左右方向に連通しているが、これらの交点
に位置するように下部ＦＧと上部ＦＧとが前後方向で分
断されているので、トランジスタ素子は少なくとも前後
方向に複数が配列されている。このような構造を形成す
るときは、ＣＧとゲート間絶縁膜と上部ＦＧと下部ＦＧ
との前後方向に連通する層膜を上方から部分的にエッチ
ングして前後方向に分断することになる。このとき、少
なくとも上部ＦＧの上方には上下方向に略連通する部分
がない形状にゲート間絶縁膜が形成されているので、上
方からのエッチングによりゲート間絶縁膜が残存するこ
とがない。
【００３０】本発明の半導体装置の他形態としては、前
記上部ＦＧは、上下方向に略連通する部分がない形状に
形成されていることも可能である。この場合、上部ＦＧ
の表面に上下方向に略連通する部分がないので、ゲート
間絶縁膜の上部ＦＧの表面に形成されている部分にも上
下方向に略連通する部分がない。
記上部ＦＧは、上下方向に略連通する部分がない形状に
形成されていることも可能である。この場合、上部ＦＧ
の表面に上下方向に略連通する部分がないので、ゲート
間絶縁膜の上部ＦＧの表面に形成されている部分にも上
下方向に略連通する部分がない。
【００３１】本発明の半導体装置の他形態としては、前
記層間絶縁膜は、上下方向と略平行な部分がない形状に
表面が形成されていることも可能である。この場合、層
間絶縁膜の表面に上下方向と略平行な部分がないので、
上部ＦＧの層間絶縁膜の表面に形成されている部分にも
上下方向に略連通する部分がない。
記層間絶縁膜は、上下方向と略平行な部分がない形状に
表面が形成されていることも可能である。この場合、層
間絶縁膜の表面に上下方向と略平行な部分がないので、
上部ＦＧの層間絶縁膜の表面に形成されている部分にも
上下方向に略連通する部分がない。
【００３２】本発明の半導体装置の他形態としては、前
記ソース領域と前記ドレイン領域と前記下部ＦＧと前記
上部ＦＧと前記ＣＧとを具備している前記トランジスタ
素子が前後方向とともに左右方向にも配列されており、
左右方向に隣接する前記トランジスタ素子を絶縁する素
子分離電極が前記凸部として形成されていることも可能
である。この場合、多数のトランジスタ素子が前後方向
とともに左右方向にも配列されているが、左右方向に隣
接するトランジスタ素子は凸部である素子分離電極によ
り絶縁されている。
記ソース領域と前記ドレイン領域と前記下部ＦＧと前記
上部ＦＧと前記ＣＧとを具備している前記トランジスタ
素子が前後方向とともに左右方向にも配列されており、
左右方向に隣接する前記トランジスタ素子を絶縁する素
子分離電極が前記凸部として形成されていることも可能
である。この場合、多数のトランジスタ素子が前後方向
とともに左右方向にも配列されているが、左右方向に隣
接するトランジスタ素子は凸部である素子分離電極によ
り絶縁されている。
【００３３】本発明の半導体装置の他形態としては、前
記素子分離電極は、左右方向に隣接する前記トランジス
タ素子の前記ドレイン領域と前記ソース領域との間隙上
で前記ゲート絶縁膜の表面上に前記下部ＦＧと同一の層
膜で形成されていることも可能である。
記素子分離電極は、左右方向に隣接する前記トランジス
タ素子の前記ドレイン領域と前記ソース領域との間隙上
で前記ゲート絶縁膜の表面上に前記下部ＦＧと同一の層
膜で形成されていることも可能である。
【００３４】この場合、左右方向に隣接するトランジス
タ素子のドレイン領域とソース領域との間隙上でゲート
絶縁膜の表面上に素子分離電極が位置しており、この素
子分離電極が下部ＦＧと同一の層膜からなるので、この
素子分離電極とドレイン領域とソース領域とで素子分離
トランジスタが形成される。
タ素子のドレイン領域とソース領域との間隙上でゲート
絶縁膜の表面上に素子分離電極が位置しており、この素
子分離電極が下部ＦＧと同一の層膜からなるので、この
素子分離電極とドレイン領域とソース領域とで素子分離
トランジスタが形成される。
【００３５】本発明の半導体装置の他形態としては、前
記素子分離電極と前記半導体基板とが接地されているこ
とも可能である。この場合、素子分離電極とドレイン領
域とソース領域とで形成される素子分離トランジスタが
オフ状態に維持されるので、左右方向に隣接するトラン
ジスタ素子が絶縁される。
記素子分離電極と前記半導体基板とが接地されているこ
とも可能である。この場合、素子分離電極とドレイン領
域とソース領域とで形成される素子分離トランジスタが
オフ状態に維持されるので、左右方向に隣接するトラン
ジスタ素子が絶縁される。
【００３６】本発明の一の半導体装置の製造方法は、表
面が前後左右と平行な半導体基板と、この半導体基板の
表面下に形成されて前後方向に連通するトランジスタ素
子のソース領域と、このソース領域と平行に前記半導体
基板の表面下に形成されて前後方向に連通するドレイン
領域と、前記半導体基板の表面に形成されているゲート
絶縁膜と、前記ソース領域と前記ドレイン領域との間隙
上で前記ゲート絶縁膜の表面に位置して前後方向で複数
に分断されている小面積の下部ＦＧと、これら複数の下
部ＦＧの各々の左右両側に位置する凸部と、複数の前記
下部ＦＧの左右両側から前記凸部の表面上まで形成され
ている層間絶縁膜と、複数の前記下部ＦＧの各々の表面
上から前記層間絶縁膜の表面上まで左右両側に突出して
いる大面積の複数の上部ＦＧと、これら複数の上部ＦＧ
の各々の表面に形成されている複数のゲート間絶縁膜
と、これら複数のゲート間絶縁膜の各々の表面に形成さ
れていて左右方向に連通する複数のＣＧと、を具備して
いる半導体装置において、前記ゲート間絶縁膜を、少な
くとも前記上部ＦＧの上方には上下方向に略連通する部
分がない形状に形成するようにした。
面が前後左右と平行な半導体基板と、この半導体基板の
表面下に形成されて前後方向に連通するトランジスタ素
子のソース領域と、このソース領域と平行に前記半導体
基板の表面下に形成されて前後方向に連通するドレイン
領域と、前記半導体基板の表面に形成されているゲート
絶縁膜と、前記ソース領域と前記ドレイン領域との間隙
上で前記ゲート絶縁膜の表面に位置して前後方向で複数
に分断されている小面積の下部ＦＧと、これら複数の下
部ＦＧの各々の左右両側に位置する凸部と、複数の前記
下部ＦＧの左右両側から前記凸部の表面上まで形成され
ている層間絶縁膜と、複数の前記下部ＦＧの各々の表面
上から前記層間絶縁膜の表面上まで左右両側に突出して
いる大面積の複数の上部ＦＧと、これら複数の上部ＦＧ
の各々の表面に形成されている複数のゲート間絶縁膜
と、これら複数のゲート間絶縁膜の各々の表面に形成さ
れていて左右方向に連通する複数のＣＧと、を具備して
いる半導体装置において、前記ゲート間絶縁膜を、少な
くとも前記上部ＦＧの上方には上下方向に略連通する部
分がない形状に形成するようにした。
【００３７】従って、本発明の製造方法では、少なくと
も上部ＦＧの上方には上下方向に略連通する部分がない
形状にゲート間絶縁膜が形成されているので、ＣＧとゲ
ート間絶縁膜と上部ＦＧと下部ＦＧとの前後方向に連通
する層膜を上方から部分的にエッチングして前後方向に
分断するとき、上方からのエッチングによりゲート間絶
縁膜が残存することがない。
も上部ＦＧの上方には上下方向に略連通する部分がない
形状にゲート間絶縁膜が形成されているので、ＣＧとゲ
ート間絶縁膜と上部ＦＧと下部ＦＧとの前後方向に連通
する層膜を上方から部分的にエッチングして前後方向に
分断するとき、上方からのエッチングによりゲート間絶
縁膜が残存することがない。
【００３８】本発明の製造方法の他形態としては、前記
上部ＦＧを、上下方向に略連通する部分がない形状に形
成することも可能である。この場合、上部ＦＧは表面に
上下方向に略連通する部分がない形状に形成されるの
で、この上部ＦＧの表面に形成するゲート間絶縁膜にも
上下方向に略連通する部分が発生しない。
上部ＦＧを、上下方向に略連通する部分がない形状に形
成することも可能である。この場合、上部ＦＧは表面に
上下方向に略連通する部分がない形状に形成されるの
で、この上部ＦＧの表面に形成するゲート間絶縁膜にも
上下方向に略連通する部分が発生しない。
【００３９】本発明の製造方法の他形態としては、前記
層間絶縁膜を、表面に上下方向と略平行な部分がない形
状に形成することも可能である。この場合、層間絶縁膜
は表面に上下方向と略平行な部分がない形状に形成され
るので、この層間絶縁膜の表面に形成する上部ＦＧにも
上下方向に略連通する部分が発生しない。
層間絶縁膜を、表面に上下方向と略平行な部分がない形
状に形成することも可能である。この場合、層間絶縁膜
は表面に上下方向と略平行な部分がない形状に形成され
るので、この層間絶縁膜の表面に形成する上部ＦＧにも
上下方向に略連通する部分が発生しない。
【００４０】本発明の他の半導体装置の製造方法は、前
後左右と平行な半導体基板の表面にゲート絶縁膜を形成
し、このゲート絶縁膜の表面に前後方向に連通する下部
導電層を形成するとともに前後方向に連通する凸部を左
右両側に形成し、この凸部と前記下部導電層とをマスク
として前記半導体基板の表面下に前後方向に各々連通す
るソース領域とドレイン領域とを形成し、前記凸部と前
記下部導電層との間隙から上面まで層間絶縁膜を形成
し、この層間絶縁膜を上方から部分的にエッチングして
前記下部導電層の上面を露出させ、この露出した下部導
電層と前記層間絶縁膜との表面に追加の層間絶縁膜を一
様に形成し、この層間絶縁膜をエッチバックして前記下
部導電層の両側に位置する部分の上面を上下方向と略平
行な部分がない形状に成形し、前記下部導電層の表面上
から前記層間絶縁膜の表面上まで左右両側に突出した形
状に上部導電層を形成し、この上部導電層と前記層間絶
縁膜との表面にゲート間絶縁膜を形成し、このゲート間
絶縁膜の表面にコントロール導電層を形成し、前記コン
トロール導電層と前記ゲート間絶縁膜と前記上部導電層
と前記下部導電層とを上方から部分的にエッチングして
前後方向に分断することで複数のトランジスタ素子のＣ
Ｇと前記ゲート間絶縁膜と上部ＦＧと下部ＦＧとを形成
するようにした。
後左右と平行な半導体基板の表面にゲート絶縁膜を形成
し、このゲート絶縁膜の表面に前後方向に連通する下部
導電層を形成するとともに前後方向に連通する凸部を左
右両側に形成し、この凸部と前記下部導電層とをマスク
として前記半導体基板の表面下に前後方向に各々連通す
るソース領域とドレイン領域とを形成し、前記凸部と前
記下部導電層との間隙から上面まで層間絶縁膜を形成
し、この層間絶縁膜を上方から部分的にエッチングして
前記下部導電層の上面を露出させ、この露出した下部導
電層と前記層間絶縁膜との表面に追加の層間絶縁膜を一
様に形成し、この層間絶縁膜をエッチバックして前記下
部導電層の両側に位置する部分の上面を上下方向と略平
行な部分がない形状に成形し、前記下部導電層の表面上
から前記層間絶縁膜の表面上まで左右両側に突出した形
状に上部導電層を形成し、この上部導電層と前記層間絶
縁膜との表面にゲート間絶縁膜を形成し、このゲート間
絶縁膜の表面にコントロール導電層を形成し、前記コン
トロール導電層と前記ゲート間絶縁膜と前記上部導電層
と前記下部導電層とを上方から部分的にエッチングして
前後方向に分断することで複数のトランジスタ素子のＣ
Ｇと前記ゲート間絶縁膜と上部ＦＧと下部ＦＧとを形成
するようにした。
【００４１】従って、本発明の方法により製造される半
導体装置では、トランジスタ素子のＣＧと対向する上部
ＦＧは、複数の下部ＦＧの各々の表面上から層間絶縁膜
の表面上まで左右両側に突出するので、ＣＧと対向する
上部ＦＧの表面の面積は下部ＦＧより増大する。このた
め、ＣＧと上部ＦＧとの間の容量が増加し、ＦＧの電子
を操作するためにＣＧに印加する電圧を低減することが
できる。複数のトランジスタ素子を前後方向に配列する
ため、コントロール導電層とゲート間絶縁膜と上部導電
層と下部導電層とを上方から部分的にエッチングして前
後方向に分断するが、少なくとも上部導電層の上方には
上下方向に略連通する部分がない形状にゲート間絶縁膜
が形成されているので、上方からのエッチングによりゲ
ート間絶縁膜が残存することがない。
導体装置では、トランジスタ素子のＣＧと対向する上部
ＦＧは、複数の下部ＦＧの各々の表面上から層間絶縁膜
の表面上まで左右両側に突出するので、ＣＧと対向する
上部ＦＧの表面の面積は下部ＦＧより増大する。このた
め、ＣＧと上部ＦＧとの間の容量が増加し、ＦＧの電子
を操作するためにＣＧに印加する電圧を低減することが
できる。複数のトランジスタ素子を前後方向に配列する
ため、コントロール導電層とゲート間絶縁膜と上部導電
層と下部導電層とを上方から部分的にエッチングして前
後方向に分断するが、少なくとも上部導電層の上方には
上下方向に略連通する部分がない形状にゲート間絶縁膜
が形成されているので、上方からのエッチングによりゲ
ート間絶縁膜が残存することがない。
【００４２】本発明の製造方法の他形態としては、前記
ゲート絶縁膜の表面に第一導電層を形成し、この第一導
電層をパターニングして前記下部導電層と前記凸部とを
同時に形成することも可能である。この場合、一個の第
一導電層をパターニングすることで下部導電層と凸部と
が同時に形成され、ソース領域とドレイン領域との間隙
に対向する下部導電層と凸部とが同一の層膜で形成され
る。
ゲート絶縁膜の表面に第一導電層を形成し、この第一導
電層をパターニングして前記下部導電層と前記凸部とを
同時に形成することも可能である。この場合、一個の第
一導電層をパターニングすることで下部導電層と凸部と
が同時に形成され、ソース領域とドレイン領域との間隙
に対向する下部導電層と凸部とが同一の層膜で形成され
る。
【００４３】本発明の製造方法の他形態としては、前記
エッチバックされた層間絶縁膜が前記下部導電層の上面
に重複せず、前記エッチバックにより上下方向と略平行
な部分がない形状に前記層間絶縁膜の上面が成形される
範囲に、前記下部導電層の上面を露出させるときの前記
層間絶縁膜のエッチングの開口幅と前記エッチバックさ
れた層間絶縁膜の膜厚とを設定することも可能である。
エッチバックされた層間絶縁膜が前記下部導電層の上面
に重複せず、前記エッチバックにより上下方向と略平行
な部分がない形状に前記層間絶縁膜の上面が成形される
範囲に、前記下部導電層の上面を露出させるときの前記
層間絶縁膜のエッチングの開口幅と前記エッチバックさ
れた層間絶縁膜の膜厚とを設定することも可能である。
【００４４】この場合、下部導電層の上面を露出させる
ときの層間絶縁膜のエッチングの開口幅とエッチバック
された層間絶縁膜の膜厚とが適切に設定されているの
で、層間絶縁膜はエッチバックされても下部導電層の上
面に重複せず、層間絶縁膜の上面はエッチバックにより
上下方向と略平行な部分がない形状に成形される。
ときの層間絶縁膜のエッチングの開口幅とエッチバック
された層間絶縁膜の膜厚とが適切に設定されているの
で、層間絶縁膜はエッチバックされても下部導電層の上
面に重複せず、層間絶縁膜の上面はエッチバックにより
上下方向と略平行な部分がない形状に成形される。
【００４５】本発明の製造方法の他形態としては、前記
エッチングの開口幅ａ、前記下部導電層の上面の横幅
ｂ、前記エッチバックされた層間絶縁膜の膜厚ｃ、前記
エッチングの左右方向での最大の位置誤差ｄ、隣接する
前記凸部の間隔ｅが、 ａ≧ｂ＋２ｃ＋ｄ ａ≦ｅ−ｄ を満足していることも可能である。
エッチングの開口幅ａ、前記下部導電層の上面の横幅
ｂ、前記エッチバックされた層間絶縁膜の膜厚ｃ、前記
エッチングの左右方向での最大の位置誤差ｄ、隣接する
前記凸部の間隔ｅが、 ａ≧ｂ＋２ｃ＋ｄ ａ≦ｅ−ｄ を満足していることも可能である。
【００４６】この場合、下部導電層を露出させるエッチ
ングの開口幅が適切となるので、エッチング位置が左右
方向で最大誤差まで変動しても、エッチバックされた層
間絶縁膜が下部導電層の上面に位置することがなく、エ
ッチングにより凸部が損傷することもない。
ングの開口幅が適切となるので、エッチング位置が左右
方向で最大誤差まで変動しても、エッチバックされた層
間絶縁膜が下部導電層の上面に位置することがなく、エ
ッチングにより凸部が損傷することもない。
【００４７】本発明の製造方法の他形態としては、前記
コントロール導電層と前記ゲート間絶縁膜と前記上部導
電層と前記下部導電層とを前後方向に分断するときのエ
ッチングにより前記凸部が損傷しない範囲に、前記層間
絶縁膜と前記上部導電層と前記下部導電層との膜厚を設
定することも可能である。
コントロール導電層と前記ゲート間絶縁膜と前記上部導
電層と前記下部導電層とを前後方向に分断するときのエ
ッチングにより前記凸部が損傷しない範囲に、前記層間
絶縁膜と前記上部導電層と前記下部導電層との膜厚を設
定することも可能である。
【００４８】この場合、層間絶縁膜と上部導電層と下部
導電層との膜厚が適切に設定されているので、コントロ
ール導電層とゲート間絶縁膜と上部導電層と下部導電層
とをエッチングにより前後方向に分断するときに凸部が
損傷されることがない。なお、本発明では前後上下左右
の方向を規定して構造を説明しているが、これは説明を
簡略化するために便宜的に規定するものであり、実際の
装置の製造時や使用時の方向を限定するものではない。
導電層との膜厚が適切に設定されているので、コントロ
ール導電層とゲート間絶縁膜と上部導電層と下部導電層
とをエッチングにより前後方向に分断するときに凸部が
損傷されることがない。なお、本発明では前後上下左右
の方向を規定して構造を説明しているが、これは説明を
簡略化するために便宜的に規定するものであり、実際の
装置の製造時や使用時の方向を限定するものではない。
【００４９】
【発明の実施の形態】本発明の実施の一形態を図１ない
し図６を参照して以下に説明する。ただし、本実施の形
態に関して前述した一従来例と同一の部分は、同一の名
称を使用して詳細な説明は省略する。また、本実施の形
態でも説明を簡略化するため、図１等に対応して前後上
下左右の方向を便宜的に規定するが、これは実際の装置
の製造時や使用時の方向を限定するものではない。
し図６を参照して以下に説明する。ただし、本実施の形
態に関して前述した一従来例と同一の部分は、同一の名
称を使用して詳細な説明は省略する。また、本実施の形
態でも説明を簡略化するため、図１等に対応して前後上
下左右の方向を便宜的に規定するが、これは実際の装置
の製造時や使用時の方向を限定するものではない。
【００５０】図１は本発明の半導体装置の実施の一形態
である不揮発性メモリの内部構造を示し、(ａ)は半導体
装置を図２のＡ−Ａの位置で切断した状態に相当する縦
断正面図、(ｂ)はＢ−Ｂの位置で切断した状態に相当す
る縦断正面図、図２は半導体装置の斜視図、図３ないし
図６は半導体装置の製造方法を示す工程図、である。
である不揮発性メモリの内部構造を示し、(ａ)は半導体
装置を図２のＡ−Ａの位置で切断した状態に相当する縦
断正面図、(ｂ)はＢ−Ｂの位置で切断した状態に相当す
る縦断正面図、図２は半導体装置の斜視図、図３ないし
図６は半導体装置の製造方法を示す工程図、である。
【００５１】本実施の形態の半導体装置である不揮発性
メモリ２００も、図１ないし図２に示すように、表面が
前後左右と平行な半導体基板２０１を具備しており、そ
こに多数のトランジスタ素子２１０がメモリセルとして
前後左右に配列されている。
メモリ２００も、図１ないし図２に示すように、表面が
前後左右と平行な半導体基板２０１を具備しており、そ
こに多数のトランジスタ素子２１０がメモリセルとして
前後左右に配列されている。
【００５２】半導体基板２０１の表面下には、砒素やリ
ンなどのｎ型不純物がディープドープされたＮ＋領域に
より、前後方向に各々連通するソース領域２１１とドレ
イン領域２１２とが形成されており、その各々の両側に
はｎ型不純物がライトドープされたＮ−(マイナス)領域
２１３，２１４も形成されている。
ンなどのｎ型不純物がディープドープされたＮ＋領域に
より、前後方向に各々連通するソース領域２１１とドレ
イン領域２１２とが形成されており、その各々の両側に
はｎ型不純物がライトドープされたＮ−(マイナス)領域
２１３，２１４も形成されている。
【００５３】半導体基板２０１の表面にはゲート絶縁膜
２０２が形成されており、ソース領域２１１とドレイン
領域２１２との間隙上でゲート絶縁膜２０２の表面には
ポリシリコンからなる下部ＦＧ２１５が形成されてい
る。前述した領域２１１，２１２は前後方向に隣接する
トランジスタ素子２１０で共有されているが、下部ＦＧ
２１５は前後方向に配列されているトランジスタ素子２
１０ごとに分断されている。
２０２が形成されており、ソース領域２１１とドレイン
領域２１２との間隙上でゲート絶縁膜２０２の表面には
ポリシリコンからなる下部ＦＧ２１５が形成されてい
る。前述した領域２１１，２１２は前後方向に隣接する
トランジスタ素子２１０で共有されているが、下部ＦＧ
２１５は前後方向に配列されているトランジスタ素子２
１０ごとに分断されている。
【００５４】複数の下部ＦＧ２１５の各々の左右両側に
は、前後方向に連通する凸部として素子分離電極２０３
がゲート絶縁膜２０２の表面に形成されており、この素
子分離電極２０３により左右方向に隣接するトランジス
タ素子２１０が電気的に分離されている。
は、前後方向に連通する凸部として素子分離電極２０３
がゲート絶縁膜２０２の表面に形成されており、この素
子分離電極２０３により左右方向に隣接するトランジス
タ素子２１０が電気的に分離されている。
【００５５】より詳細には、素子分離電極２０３は、左
右方向に隣接するトランジスタ素子２１０のドレイン領
域２１２とソース領域２１１との間隙上でゲート絶縁膜
２０２の表面上に下部ＦＧ２１５と同一のポリシリコン
等の層膜で形成されており、半導体基板２０１とともに
接地されている。
右方向に隣接するトランジスタ素子２１０のドレイン領
域２１２とソース領域２１１との間隙上でゲート絶縁膜
２０２の表面上に下部ＦＧ２１５と同一のポリシリコン
等の層膜で形成されており、半導体基板２０１とともに
接地されている。
【００５６】複数の下部ＦＧ２１５の左右両側には、素
子分離電極２０３の表面上まで層間絶縁膜として酸化絶
縁膜２０４が形成されており、複数の下部ＦＧ２１５の
各々の表面上には上部ＦＧ２１６が個々に形成されてい
る。この上部ＦＧ２１６は、下部ＦＧ２１５の表面上か
ら酸化絶縁膜２０４の表面上まで左右両側に突出されて
いるので、その表面の面積は下部ＦＧ２１５より増大し
ている。
子分離電極２０３の表面上まで層間絶縁膜として酸化絶
縁膜２０４が形成されており、複数の下部ＦＧ２１５の
各々の表面上には上部ＦＧ２１６が個々に形成されてい
る。この上部ＦＧ２１６は、下部ＦＧ２１５の表面上か
ら酸化絶縁膜２０４の表面上まで左右両側に突出されて
いるので、その表面の面積は下部ＦＧ２１５より増大し
ている。
【００５７】上部ＦＧ２１６と酸化絶縁膜２０４との表
面には、前後方向に分断されて左右方向に連通するゲー
ト間絶縁膜としてＯＮＯ膜２１７が形成されており、こ
のＯＮＯ膜２１７の各々の表面には、やはり前後方向に
分断されて左右方向に連通するＣＧ２１８が形成されて
いる。なお、本実施の形態の不揮発性メモリ２００で
も、ＣＧ２１８がワード線として機能し、ドレイン領域
２１２がビット線として機能する。
面には、前後方向に分断されて左右方向に連通するゲー
ト間絶縁膜としてＯＮＯ膜２１７が形成されており、こ
のＯＮＯ膜２１７の各々の表面には、やはり前後方向に
分断されて左右方向に連通するＣＧ２１８が形成されて
いる。なお、本実施の形態の不揮発性メモリ２００で
も、ＣＧ２１８がワード線として機能し、ドレイン領域
２１２がビット線として機能する。
【００５８】本実施の形態の不揮発性メモリ２００は、
上述のような積層構造で形成されており、酸化絶縁膜２
０４が下部ＦＧ２１５の左右両側から素子分離電極２０
３の表面上まで形成されているが、その表面は上下方向
と略平行な急峻な部分がない形状に形成されている。
上述のような積層構造で形成されており、酸化絶縁膜２
０４が下部ＦＧ２１５の左右両側から素子分離電極２０
３の表面上まで形成されているが、その表面は上下方向
と略平行な急峻な部分がない形状に形成されている。
【００５９】このため、下部ＦＧ２１５と酸化絶縁膜２
０４との表面上に形成されている上部ＦＧ２１６も、上
下方向に略連通する急峻な部分がない形状に形成されて
おり、この上部ＦＧ２１６と酸化絶縁膜２０４との表面
上に形成されているＯＮＯ膜２１７は、上部ＦＧ２１６
の上方には上下方向に略連通する急峻な部分がない形状
に形成されている。
０４との表面上に形成されている上部ＦＧ２１６も、上
下方向に略連通する急峻な部分がない形状に形成されて
おり、この上部ＦＧ２１６と酸化絶縁膜２０４との表面
上に形成されているＯＮＯ膜２１７は、上部ＦＧ２１６
の上方には上下方向に略連通する急峻な部分がない形状
に形成されている。
【００６０】ここで、本実施の形態の不揮発性メモリ２
００の製造方法の一具体例を以下に順次説明する。ま
ず、ｐ型の半導体基板２０１の表面に、膜厚9.0(nm)の
シリコンの熱酸化膜からなるゲート絶縁膜２０２、第一
導電層である膜厚100(nm)のポリシリコン層(図示せ
ず)、ＣＶＤ(Chemical Vapor Deposition)法により滞積
させた膜厚100(nm)の酸化膜２２１、を順番に成膜す
る。
００の製造方法の一具体例を以下に順次説明する。ま
ず、ｐ型の半導体基板２０１の表面に、膜厚9.0(nm)の
シリコンの熱酸化膜からなるゲート絶縁膜２０２、第一
導電層である膜厚100(nm)のポリシリコン層(図示せ
ず)、ＣＶＤ(Chemical Vapor Deposition)法により滞積
させた膜厚100(nm)の酸化膜２２１、を順番に成膜す
る。
【００６１】つぎに、フォトリソグラフィとプラズマエ
ッチングにより、上述の酸化膜２２１とポリシリコン層
とを前後方向に連通する複数の短冊状に上方から一様に
パターニングし、図３(ａ)に示すように、横幅220(nm)
の複数の下部導電層２２３と横幅220(nm)の複数の素子
分離電極２０３とを220(nm)の間隔で同時に形成する。
ッチングにより、上述の酸化膜２２１とポリシリコン層
とを前後方向に連通する複数の短冊状に上方から一様に
パターニングし、図３(ａ)に示すように、横幅220(nm)
の複数の下部導電層２２３と横幅220(nm)の複数の素子
分離電極２０３とを220(nm)の間隔で同時に形成する。
【００６２】下部導電層２２３と素子分離電極２０３と
の各々の露出している側面を熱酸化させて膜厚11(nm)の
側面酸化膜(図示せず)を形成してから、同図(ｂ)に示す
ように、下部導電層２２３と素子分離電極２０３との間
隙から半導体基板２０１に砒素やリンなどのｎ型不純物
をライトドープさせてＮ−領域２１３，２１４を形成す
る。
の各々の露出している側面を熱酸化させて膜厚11(nm)の
側面酸化膜(図示せず)を形成してから、同図(ｂ)に示す
ように、下部導電層２２３と素子分離電極２０３との間
隙から半導体基板２０１に砒素やリンなどのｎ型不純物
をライトドープさせてＮ−領域２１３，２１４を形成す
る。
【００６３】ＨＴＯを含むＣＶＤ法により膜厚70(nm)の
シリコン酸化膜を半導体基板２０１の表面に一様に形成
し、同図(ｃ)に示すように、このシリコン酸化膜をエッ
チバックして下部導電層２２３と素子分離電極２０３と
の左右両側に酸化膜スペーサ２２４を形成し、その間隙
から半導体基板２０１にｎ型不純物をディープドープさ
せ、前後方向に各々連通する横幅220(nm)程度のＮ＋の
ソース領域２１１とドレイン領域２１２とを形成する。
シリコン酸化膜を半導体基板２０１の表面に一様に形成
し、同図(ｃ)に示すように、このシリコン酸化膜をエッ
チバックして下部導電層２２３と素子分離電極２０３と
の左右両側に酸化膜スペーサ２２４を形成し、その間隙
から半導体基板２０１にｎ型不純物をディープドープさ
せ、前後方向に各々連通する横幅220(nm)程度のＮ＋の
ソース領域２１１とドレイン領域２１２とを形成する。
【００６４】図４(ａ)に示すように、素子分離電極２０
３と下部導電層２２３との間隙から上面まで、ＨＴＯを
含むＣＶＤ法により膜厚100(nm)の酸化絶縁膜２０４ａ
を一様に形成し、同図(ｂ)に示すように、この酸化絶縁
膜２０４ａの表面にレジストマスク２２５を形成する。
このレジストマスク２２５は、下部導電層２２３の上方
が前後方向に開口した形状に形成されており、その開口
の横幅ａは460(nm)である。
３と下部導電層２２３との間隙から上面まで、ＨＴＯを
含むＣＶＤ法により膜厚100(nm)の酸化絶縁膜２０４ａ
を一様に形成し、同図(ｂ)に示すように、この酸化絶縁
膜２０４ａの表面にレジストマスク２２５を形成する。
このレジストマスク２２５は、下部導電層２２３の上方
が前後方向に開口した形状に形成されており、その開口
の横幅ａは460(nm)である。
【００６５】同図(ｃ)に示すように、このレジストマス
ク２２５を利用して下部導電層２２３の上面が露出する
まで酸化絶縁膜２０４ａを部分的に上方からプラズマエ
ッチングし、このエッチングが完了したらレジストマス
ク２２５を除去する。図５(ａ)に示すように、その表面
にＣＶＤ法により追加の酸化絶縁膜２０４ｂを膜厚70(n
m)まで一様に形成し、これを全面エッチバックして所定
形状に成形する。
ク２２５を利用して下部導電層２２３の上面が露出する
まで酸化絶縁膜２０４ａを部分的に上方からプラズマエ
ッチングし、このエッチングが完了したらレジストマス
ク２２５を除去する。図５(ａ)に示すように、その表面
にＣＶＤ法により追加の酸化絶縁膜２０４ｂを膜厚70(n
m)まで一様に形成し、これを全面エッチバックして所定
形状に成形する。
【００６６】このとき、本実施の形態の製造方法では、
下部導電層２２３の上面を露出させるときの酸化絶縁膜
２０４のエッチングの開口幅ａと、エッチバックされた
酸化絶縁膜２０４の膜厚ｃとを適切に設定することによ
り、同図(ｂ)に示すように、酸化絶縁膜２０４の上面を
エッチバックにより上下方向と略平行な急峻な部分がな
い形状に成形しながら、エッチバックした酸化絶縁膜２
０４を下部導電層２２３の上面に重複させない。
下部導電層２２３の上面を露出させるときの酸化絶縁膜
２０４のエッチングの開口幅ａと、エッチバックされた
酸化絶縁膜２０４の膜厚ｃとを適切に設定することによ
り、同図(ｂ)に示すように、酸化絶縁膜２０４の上面を
エッチバックにより上下方向と略平行な急峻な部分がな
い形状に成形しながら、エッチバックした酸化絶縁膜２
０４を下部導電層２２３の上面に重複させない。
【００６７】より具体的には、エッチングの開口幅ａ、
下部導電層２２３の上面の横幅ｂ、エッチバックされた
酸化絶縁膜２０４の膜厚ｃ、エッチングの左右方向での
最大の位置誤差ｄ、隣接する素子分離電極２０３の間隔
ｅに、 ａ≧ｂ＋２ｃ＋ｄ ａ≦ｅ−ｄ を満足させる。
下部導電層２２３の上面の横幅ｂ、エッチバックされた
酸化絶縁膜２０４の膜厚ｃ、エッチングの左右方向での
最大の位置誤差ｄ、隣接する素子分離電極２０３の間隔
ｅに、 ａ≧ｂ＋２ｃ＋ｄ ａ≦ｅ−ｄ を満足させる。
【００６８】本実施の形態では、下部導電層２２３の横
幅ｂが220(nm)で、隣接する素子分離電極２０３の間隔
ｅが680(nm)なので、エッチングの左右方向での最大の
位置誤差ｄが60(nm)とすると、例えば、エッチバックさ
れた酸化絶縁膜２０４の膜厚ｃは30〜100(nm)、これに
対応したエッチングの開口幅ａの下限は340〜480(nm)、
上限は660(nm)、などとなる。
幅ｂが220(nm)で、隣接する素子分離電極２０３の間隔
ｅが680(nm)なので、エッチングの左右方向での最大の
位置誤差ｄが60(nm)とすると、例えば、エッチバックさ
れた酸化絶縁膜２０４の膜厚ｃは30〜100(nm)、これに
対応したエッチングの開口幅ａの下限は340〜480(nm)、
上限は660(nm)、などとなる。
【００６９】上述のように酸化絶縁膜２０４の上面が上
下方向と略平行な急峻な部分がない形状に成形できた
ら、同図(ｃ)に示すように、下部導電層２２３の表面上
から酸化絶縁膜２０４の表面上まで左右両側に突出し、
前後方向には連通した形状の膜厚80(nm)の上部導電層２
２６を形成する。
下方向と略平行な急峻な部分がない形状に成形できた
ら、同図(ｃ)に示すように、下部導電層２２３の表面上
から酸化絶縁膜２０４の表面上まで左右両側に突出し、
前後方向には連通した形状の膜厚80(nm)の上部導電層２
２６を形成する。
【００７０】図６(ａ)に示すように、この上部導電層２
２６と酸化絶縁膜２０４との表面に膜厚12.5(nm)のＯＮ
Ｏ膜２１７と膜厚200(nm)のタングステンシリサイドか
らなるコントロール導電層２２７とを順番に成長させて
から、同図(ｂ)に示すように、このコントロール導電層
２２７とＯＮＯ膜２１７と上部導電層２２６と下部導電
層２２３とをレジストマスクを利用した上方からのエッ
チングにより前後方向に分断する。
２６と酸化絶縁膜２０４との表面に膜厚12.5(nm)のＯＮ
Ｏ膜２１７と膜厚200(nm)のタングステンシリサイドか
らなるコントロール導電層２２７とを順番に成長させて
から、同図(ｂ)に示すように、このコントロール導電層
２２７とＯＮＯ膜２１７と上部導電層２２６と下部導電
層２２３とをレジストマスクを利用した上方からのエッ
チングにより前後方向に分断する。
【００７１】これでコントロール導電層２２７から左右
方向に連通するＣＧ２１８が形成されるとともに、上部
／下部導電層２２６，２２３から前後左右に分断された
上部／下部ＦＧ２１６，２１５が形成されるので、多数
のトランジスタ素子２１０が前後左右に配列された不揮
発性メモリ２００が完成する。
方向に連通するＣＧ２１８が形成されるとともに、上部
／下部導電層２２６，２２３から前後左右に分断された
上部／下部ＦＧ２１６，２１５が形成されるので、多数
のトランジスタ素子２１０が前後左右に配列された不揮
発性メモリ２００が完成する。
【００７２】なお、本実施の形態の不揮発性メモリ２０
０の製造方法では、酸化絶縁膜２０４と上部導電層２２
６と下部導電層２２３との膜厚も適切に設定することに
より、上述のようにコントロール導電層２２７とＯＮＯ
膜２１７と上部導電層２２６と下部導電層２２３とをエ
ッチングにより前後方向に分断するときに素子分離電極
２０３を損傷させない。
０の製造方法では、酸化絶縁膜２０４と上部導電層２２
６と下部導電層２２３との膜厚も適切に設定することに
より、上述のようにコントロール導電層２２７とＯＮＯ
膜２１７と上部導電層２２６と下部導電層２２３とをエ
ッチングにより前後方向に分断するときに素子分離電極
２０３を損傷させない。
【００７３】上述のような構成において、本実施の形態
の不揮発性メモリ２００は、一従来例の不揮発性メモリ
１００と同様に、ＣＧ２１８とソース領域２１１とドレ
イン領域２１２とに所定電圧を印加してＦＧ２１５，２
１６に電子を注入／抽出することにより、多数のトラン
ジスタ素子２１０の各々でデータを個々に記憶すること
ができ、所定単位の複数のトランジスタ素子２１０ごと
に記憶データをデータ消去することもできる。
の不揮発性メモリ２００は、一従来例の不揮発性メモリ
１００と同様に、ＣＧ２１８とソース領域２１１とドレ
イン領域２１２とに所定電圧を印加してＦＧ２１５，２
１６に電子を注入／抽出することにより、多数のトラン
ジスタ素子２１０の各々でデータを個々に記憶すること
ができ、所定単位の複数のトランジスタ素子２１０ごと
に記憶データをデータ消去することもできる。
【００７４】本実施の形態の不揮発性メモリ２００は、
例えば、携帯用の電子機器などに利用されるが、近年で
は携帯用の電子機器などの電源電圧が“２(Ｖ)”程度ま
で低下される傾向にある。しかし、不揮発性メモリ２０
０のデータ書込やデータ消去には“20(Ｖ)”程度の高電
圧が必要なので、現在の不揮発性メモリでは昇圧回路を
内蔵して高電圧を獲得しているが、電圧を10倍にも昇圧
するためには昇圧回路を多段に形成する必要があり消費
電力も増加する。
例えば、携帯用の電子機器などに利用されるが、近年で
は携帯用の電子機器などの電源電圧が“２(Ｖ)”程度ま
で低下される傾向にある。しかし、不揮発性メモリ２０
０のデータ書込やデータ消去には“20(Ｖ)”程度の高電
圧が必要なので、現在の不揮発性メモリでは昇圧回路を
内蔵して高電圧を獲得しているが、電圧を10倍にも昇圧
するためには昇圧回路を多段に形成する必要があり消費
電力も増加する。
【００７５】しかし、本実施の形態の不揮発性メモリ２
００は、一従来例の不揮発性メモリ１００と同様に、ト
ランジスタ素子２１０のＣＧ２１８と対向する上部ＦＧ
２１６は、複数の下部ＦＧ２１５の各々の表面上から酸
化絶縁膜２０４の表面上まで左右両側に突出しているの
で、ＣＧ２１８と対向する上部ＦＧ２１６の表面の面積
は下部ＦＧ２１５より増大している。このため、ＣＧ２
１８と上部ＦＧ２１６との間の容量が増加しており、Ｆ
Ｇの電子を操作するためにＣＧ２１８に印加する電圧が
低減されている。
００は、一従来例の不揮発性メモリ１００と同様に、ト
ランジスタ素子２１０のＣＧ２１８と対向する上部ＦＧ
２１６は、複数の下部ＦＧ２１５の各々の表面上から酸
化絶縁膜２０４の表面上まで左右両側に突出しているの
で、ＣＧ２１８と対向する上部ＦＧ２１６の表面の面積
は下部ＦＧ２１５より増大している。このため、ＣＧ２
１８と上部ＦＧ２１６との間の容量が増加しており、Ｆ
Ｇの電子を操作するためにＣＧ２１８に印加する電圧が
低減されている。
【００７６】本実施の形態の不揮発性メモリ２００で
は、一従来例の不揮発性メモリ１００とは相違して、素
子分離電極２０３とドレイン領域２１２とソース領域２
１１とで素子分離トランジスタが形成されており、その
素子分離電極２０３と半導体基板２０１とが接地されて
いる。このため、素子分離トランジスタはオフ状態に常
時維持されており、左右方向に隣接するトランジスタ素
子２１０が確実に絶縁されている。
は、一従来例の不揮発性メモリ１００とは相違して、素
子分離電極２０３とドレイン領域２１２とソース領域２
１１とで素子分離トランジスタが形成されており、その
素子分離電極２０３と半導体基板２０１とが接地されて
いる。このため、素子分離トランジスタはオフ状態に常
時維持されており、左右方向に隣接するトランジスタ素
子２１０が確実に絶縁されている。
【００７７】なお、この素子分離トランジスタの素子分
離電極２０３は酸化絶縁膜２０４とＯＮＯ膜２１７とを
介してＣＧ２１８と対向しているが、前述のように酸化
絶縁膜２０４は充分な膜厚に形成されているので、ＣＧ
２１８から素子分離電極２０３に電流がリークすること
はなく絶縁破壊も発生しない。
離電極２０３は酸化絶縁膜２０４とＯＮＯ膜２１７とを
介してＣＧ２１８と対向しているが、前述のように酸化
絶縁膜２０４は充分な膜厚に形成されているので、ＣＧ
２１８から素子分離電極２０３に電流がリークすること
はなく絶縁破壊も発生しない。
【００７８】例えば、ＣＧ２１８に“20(Ｖ)”を印加し
た場合のＣＧ２１８と上部ＦＧ２１６との電位差は、Ｃ
Ｇ２１８−上部ＦＧ２１６間の容量と下部ＦＧ２１５−
半導体基板２０１間の容量とで分割されるので半分の
“10(Ｖ)”程度となる。しかし、ＣＧ２１８と素子分離
電極２０３との電位差は、素子分離電極２０３が固定的
に接地されているので“20(Ｖ)”となる。
た場合のＣＧ２１８と上部ＦＧ２１６との電位差は、Ｃ
Ｇ２１８−上部ＦＧ２１６間の容量と下部ＦＧ２１５−
半導体基板２０１間の容量とで分割されるので半分の
“10(Ｖ)”程度となる。しかし、ＣＧ２１８と素子分離
電極２０３との電位差は、素子分離電極２０３が固定的
に接地されているので“20(Ｖ)”となる。
【００７９】ＣＧ２１８−上部ＦＧ２１６間の容量は大
きい必要があるので、その間に位置するＯＮＯ膜２１７
は極力薄いことが望ましいが、ＣＧ２１８と素子分離電
極２０３との間に位置する絶縁層は、絶縁破壊を防止す
るために充分に厚いことが望ましい。
きい必要があるので、その間に位置するＯＮＯ膜２１７
は極力薄いことが望ましいが、ＣＧ２１８と素子分離電
極２０３との間に位置する絶縁層は、絶縁破壊を防止す
るために充分に厚いことが望ましい。
【００８０】上述の素子分離電極２０３はトランジスタ
素子２１０の下部ＦＧ２１５と同一の導電層から同時に
形成されるので、本実施の形態の不揮発性メモリ２００
は生産性が良好である。それでいて、素子分離領域２０
３によるトランジスタ素子２１０の絶縁は、従来のＬＯ
ＣＯＳ(Local Oxidization of Silicon)などによる素子
分離ほど横幅も必要ないので、本実施の形態の不揮発性
メモリ２００は高集積化が可能である。
素子２１０の下部ＦＧ２１５と同一の導電層から同時に
形成されるので、本実施の形態の不揮発性メモリ２００
は生産性が良好である。それでいて、素子分離領域２０
３によるトランジスタ素子２１０の絶縁は、従来のＬＯ
ＣＯＳ(Local Oxidization of Silicon)などによる素子
分離ほど横幅も必要ないので、本実施の形態の不揮発性
メモリ２００は高集積化が可能である。
【００８１】さらに、下部ＦＧ２１５と素子分離領域２
０３とを同一マスクにより同一工程で形成できるので、
その形成が容易で生産性を向上させることができ、ＬＯ
ＣＯＳなどによる素子分離に比較してソース領域２１１
やドレイン領域２１２を均一な横幅に形成することがで
きる。
０３とを同一マスクにより同一工程で形成できるので、
その形成が容易で生産性を向上させることができ、ＬＯ
ＣＯＳなどによる素子分離に比較してソース領域２１１
やドレイン領域２１２を均一な横幅に形成することがで
きる。
【００８２】ただし、このように高集積度のトランジス
タ素子２１０を簡単な構造で有効に素子分離するため、
下部ＦＧ２１５の左右両側に素子分離領域２０３からな
る凸部を位置させると、左右方向に拡大した上部ＦＧ２
１６は左右両端が上方に変位した凹状となる。
タ素子２１０を簡単な構造で有効に素子分離するため、
下部ＦＧ２１５の左右両側に素子分離領域２０３からな
る凸部を位置させると、左右方向に拡大した上部ＦＧ２
１６は左右両端が上方に変位した凹状となる。
【００８３】しかし、本実施の形態の不揮発性メモリ２
００は、一従来例の不揮発性メモリ１００とは相違し
て、下部ＦＧ２１５の左右両側に位置する酸化絶縁膜２
０４の表面に上下方向と略平行な急峻な部分がないの
で、上部ＦＧ２１６の酸化絶縁膜２０４の表面に形成さ
れている部分と、ＯＮＯ膜２１７の上部ＦＧ２１６の表
面に形成されている部分にも、上下方向に略連通する急
峻な部分がない。
００は、一従来例の不揮発性メモリ１００とは相違し
て、下部ＦＧ２１５の左右両側に位置する酸化絶縁膜２
０４の表面に上下方向と略平行な急峻な部分がないの
で、上部ＦＧ２１６の酸化絶縁膜２０４の表面に形成さ
れている部分と、ＯＮＯ膜２１７の上部ＦＧ２１６の表
面に形成されている部分にも、上下方向に略連通する急
峻な部分がない。
【００８４】このため、本実施の形態の不揮発性メモリ
２００では、前後方向に配列された複数のトランジスタ
素子２１０を形成するために、コントロール導電層２２
７とＯＮＯ膜２１７と上部導電層２２６と下部導電層２
２３とを上方から部分的にエッチングして前後方向に分
断するとき、これらの層膜が残存することがないので前
後方向に隣接するトランジスタ素子２１０が短絡した製
造不良が発生しない。
２００では、前後方向に配列された複数のトランジスタ
素子２１０を形成するために、コントロール導電層２２
７とＯＮＯ膜２１７と上部導電層２２６と下部導電層２
２３とを上方から部分的にエッチングして前後方向に分
断するとき、これらの層膜が残存することがないので前
後方向に隣接するトランジスタ素子２１０が短絡した製
造不良が発生しない。
【００８５】なお、上部導電層２２６の左右両端の位置
にはＯＮＯ膜２１７に上下方向に略連通する急峻な部分
が存在するが、この部分の上下方向の層厚は上部導電層
２２６の膜厚に対応するために過大ではなく、通常のプ
ラズマエッチングで充分に除去される。
にはＯＮＯ膜２１７に上下方向に略連通する急峻な部分
が存在するが、この部分の上下方向の層厚は上部導電層
２２６の膜厚に対応するために過大ではなく、通常のプ
ラズマエッチングで充分に除去される。
【００８６】また、この位置の下方にはＦＧ２１６，２
１５は存在しないため、図１(ｂ)および図６に示すよう
に、この位置にＯＮＯ膜２１７が残存しても問題は発生
しない。なお、ＯＮＯ膜２１７の傾斜は通常のプラズマ
エッチングの時間で所定の膜厚のＯＮＯ膜２１７を除去
できる程度であれば良い。ここで云う通常のプラズマエ
ッチングの時間とは、オーバーエッチングしても上部導
電層などがダメージを受けない時間である。
１５は存在しないため、図１(ｂ)および図６に示すよう
に、この位置にＯＮＯ膜２１７が残存しても問題は発生
しない。なお、ＯＮＯ膜２１７の傾斜は通常のプラズマ
エッチングの時間で所定の膜厚のＯＮＯ膜２１７を除去
できる程度であれば良い。ここで云う通常のプラズマエ
ッチングの時間とは、オーバーエッチングしても上部導
電層などがダメージを受けない時間である。
【００８７】本実施の形態の不揮発性メモリ２００で
は、上述のように酸化絶縁膜２０４の表面を上下方向と
略平行な急峻な部分がない形状に成形するため、酸化絶
縁膜２０４を下部導電層２２３が露出するまでエッチン
グし、その全面に酸化絶縁膜２０４を一様に追加してか
らエッチバックする。
は、上述のように酸化絶縁膜２０４の表面を上下方向と
略平行な急峻な部分がない形状に成形するため、酸化絶
縁膜２０４を下部導電層２２３が露出するまでエッチン
グし、その全面に酸化絶縁膜２０４を一様に追加してか
らエッチバックする。
【００８８】このため、そのエッチングの開口幅やエッ
チバックされた酸化絶縁膜２０４の膜厚が過剰である
と、エッチバックされた酸化絶縁膜２０４が下部導電層
２２３の上面に重複することになり、エッチングの開口
幅やエッチバックされた酸化絶縁膜２０４の膜厚が不足
すると、酸化絶縁膜２０４の上面に急峻な部分が残存す
ることになる。
チバックされた酸化絶縁膜２０４の膜厚が過剰である
と、エッチバックされた酸化絶縁膜２０４が下部導電層
２２３の上面に重複することになり、エッチングの開口
幅やエッチバックされた酸化絶縁膜２０４の膜厚が不足
すると、酸化絶縁膜２０４の上面に急峻な部分が残存す
ることになる。
【００８９】しかし、本実施の形態の不揮発性メモリ２
００の製造方法では、エッチングの開口幅ａ、下部導電
層２２３の上面の横幅ｂ、エッチバックされた酸化絶縁
膜２０４の膜厚ｃ、エッチングの左右方向での最大の位
置誤差ｄ、隣接する素子分離電極２０３の間隔ｅが、
“ａ≧ｂ＋２ｃ＋ｄ”と“ａ≦ｅ−ｄ”とを満足する。
００の製造方法では、エッチングの開口幅ａ、下部導電
層２２３の上面の横幅ｂ、エッチバックされた酸化絶縁
膜２０４の膜厚ｃ、エッチングの左右方向での最大の位
置誤差ｄ、隣接する素子分離電極２０３の間隔ｅが、
“ａ≧ｂ＋２ｃ＋ｄ”と“ａ≦ｅ−ｄ”とを満足する。
【００９０】このため、エッチングの開口幅やエッチバ
ックされた酸化絶縁膜２０４の膜厚が適切なので、エッ
チング位置が左右方向で最大誤差まで変動しても素子分
離電極２０３が損傷することがない。さらに、エッチバ
ックされた酸化絶縁膜２０４が下部導電層２２３の上面
に位置することもないので、コントロール導電層２２７
とＯＮＯ膜２１７と上部導電層２２６と下部導電層２２
３とを上方から部分的にエッチングして前後方向に分断
するとき、酸化絶縁膜２０４の下方に下部導電層２２３
が残存して前後方向に隣接するトランジスタ素子２１０
が短絡した製造不良が発生しない。
ックされた酸化絶縁膜２０４の膜厚が適切なので、エッ
チング位置が左右方向で最大誤差まで変動しても素子分
離電極２０３が損傷することがない。さらに、エッチバ
ックされた酸化絶縁膜２０４が下部導電層２２３の上面
に位置することもないので、コントロール導電層２２７
とＯＮＯ膜２１７と上部導電層２２６と下部導電層２２
３とを上方から部分的にエッチングして前後方向に分断
するとき、酸化絶縁膜２０４の下方に下部導電層２２３
が残存して前後方向に隣接するトランジスタ素子２１０
が短絡した製造不良が発生しない。
【００９１】しかも、本実施の形態の不揮発性メモリ２
００製造方法では、酸化絶縁膜２０４と上部導電層２２
６と下部導電層２２３との膜厚が適切に設定されている
ので、コントロール導電層２２７とＯＮＯ膜２１７と上
部導電層２２６と下部導電層２２３とをエッチングによ
り前後方向に分断するときに素子分離電極２０３が損傷
されることもない。
００製造方法では、酸化絶縁膜２０４と上部導電層２２
６と下部導電層２２３との膜厚が適切に設定されている
ので、コントロール導電層２２７とＯＮＯ膜２１７と上
部導電層２２６と下部導電層２２３とをエッチングによ
り前後方向に分断するときに素子分離電極２０３が損傷
されることもない。
【００９２】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では各種の層膜の材料や寸法
の具体例を例示したが、これは要求性能や設計仕様など
により各種に変形できることは当然である。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では各種の層膜の材料や寸法
の具体例を例示したが、これは要求性能や設計仕様など
により各種に変形できることは当然である。
【００９３】例えば、ゲート絶縁膜２０２の膜厚として
9.0(nm)を例示したが、これは4〜11(nm)程度で良い。同
様に、第一導電層の膜厚は50〜200(nm)、酸化膜２２１
の膜厚は50〜200(nm)、側面酸化膜の膜厚は4〜11(nm)、
酸化膜スペーサ２２４の膜厚は30〜150(nm)、酸化絶縁
膜２０４の膜厚は50〜200(nm)、そのエッチバックする
酸化絶縁膜２０４の膜厚は30〜100(nm)、上部ＦＧ２１
６の膜厚は50〜150(nm)、ＯＮＯ膜２１７の膜厚は12〜2
0(nm)、コントロール導電層２２７の膜厚は100〜200(n
m)、程度であれば良い。
9.0(nm)を例示したが、これは4〜11(nm)程度で良い。同
様に、第一導電層の膜厚は50〜200(nm)、酸化膜２２１
の膜厚は50〜200(nm)、側面酸化膜の膜厚は4〜11(nm)、
酸化膜スペーサ２２４の膜厚は30〜150(nm)、酸化絶縁
膜２０４の膜厚は50〜200(nm)、そのエッチバックする
酸化絶縁膜２０４の膜厚は30〜100(nm)、上部ＦＧ２１
６の膜厚は50〜150(nm)、ＯＮＯ膜２１７の膜厚は12〜2
0(nm)、コントロール導電層２２７の膜厚は100〜200(n
m)、程度であれば良い。
【００９４】また、上記形態では素子分離トランジスタ
をｎ型に形成して下部ＦＧ２１５を接地することを例示
したが、素子分離トランジスタをｐ型に形成して下部Ｆ
Ｇ２１５を電源電位に接続することも可能である。な
お、この下部ＦＧ２１５の電位は接地電圧や電源電圧で
ある必要もなく、隣接する拡散層２１１，２１２間の通
電をオフできる電圧であれば良い。
をｎ型に形成して下部ＦＧ２１５を接地することを例示
したが、素子分離トランジスタをｐ型に形成して下部Ｆ
Ｇ２１５を電源電位に接続することも可能である。な
お、この下部ＦＧ２１５の電位は接地電圧や電源電圧で
ある必要もなく、隣接する拡散層２１１，２１２間の通
電をオフできる電圧であれば良い。
【００９５】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００９６】本発明の半導体装置および本発明の製造方
法により製造された半導体装置では、少なくとも前後方
向に複数が配列されているトランジスタ素子のＣＧと対
向する上部ＦＧは、複数の下部ＦＧの各々の表面上から
層間絶縁膜の表面上まで左右両側に突出し、ＣＧと対向
する上部ＦＧの表面の面積は下部ＦＧより増大し、ＣＧ
と上部ＦＧとの間の容量が増加しているので、ＦＧの電
子を操作するためにＣＧに印加する電圧を低減すること
ができるが、少なくとも上部ＦＧの上方には上下方向に
略連通する部分がない形状にゲート間絶縁膜が形成され
ていることにより、前後方向に配列された複数のトラン
ジスタ素子を形成するため、ＣＧとゲート間絶縁膜と上
部ＦＧと下部ＦＧとの前後方向に連通する層膜を上方か
ら部分的にエッチングして前後方向に分断するとき、ゲ
ート間絶縁膜と上部ＦＧと下部ＦＧとが残存することが
ないので、前後方向に隣接するトランジスタ素子が短絡
した製造不良を防止することができる。
法により製造された半導体装置では、少なくとも前後方
向に複数が配列されているトランジスタ素子のＣＧと対
向する上部ＦＧは、複数の下部ＦＧの各々の表面上から
層間絶縁膜の表面上まで左右両側に突出し、ＣＧと対向
する上部ＦＧの表面の面積は下部ＦＧより増大し、ＣＧ
と上部ＦＧとの間の容量が増加しているので、ＦＧの電
子を操作するためにＣＧに印加する電圧を低減すること
ができるが、少なくとも上部ＦＧの上方には上下方向に
略連通する部分がない形状にゲート間絶縁膜が形成され
ていることにより、前後方向に配列された複数のトラン
ジスタ素子を形成するため、ＣＧとゲート間絶縁膜と上
部ＦＧと下部ＦＧとの前後方向に連通する層膜を上方か
ら部分的にエッチングして前後方向に分断するとき、ゲ
ート間絶縁膜と上部ＦＧと下部ＦＧとが残存することが
ないので、前後方向に隣接するトランジスタ素子が短絡
した製造不良を防止することができる。
【００９７】また、本発明の半導体装置の他形態として
は、上部ＦＧの表面に上下方向に略連通する部分がない
ことにより、ゲート間絶縁膜の上部ＦＧの表面に形成さ
れている部分にも上下方向に略連通する部分がないの
で、残存することなく良好にエッチングされる形状にゲ
ート間絶縁膜と上部ＦＧとを形成することができる。
は、上部ＦＧの表面に上下方向に略連通する部分がない
ことにより、ゲート間絶縁膜の上部ＦＧの表面に形成さ
れている部分にも上下方向に略連通する部分がないの
で、残存することなく良好にエッチングされる形状にゲ
ート間絶縁膜と上部ＦＧとを形成することができる。
【００９８】また、層間絶縁膜の表面に上下方向と略平
行な部分がないことにより、上部ＦＧの層間絶縁膜の表
面に形成されている部分にも上下方向に略連通する部分
がないので、残存することなく良好にエッチングされる
形状にゲート間絶縁膜と上部ＦＧと下部ＦＧとを形成す
ることができる。
行な部分がないことにより、上部ＦＧの層間絶縁膜の表
面に形成されている部分にも上下方向に略連通する部分
がないので、残存することなく良好にエッチングされる
形状にゲート間絶縁膜と上部ＦＧと下部ＦＧとを形成す
ることができる。
【００９９】また、多数のトランジスタ素子を前後方向
とともに左右方向にも配列し、左右方向に隣接するトラ
ンジスタ素子を凸部である素子分離電極により絶縁する
ことにより、多数のトランジスタ素子を左右方向でも確
実に絶縁しながら高密度に配列することができる。
とともに左右方向にも配列し、左右方向に隣接するトラ
ンジスタ素子を凸部である素子分離電極により絶縁する
ことにより、多数のトランジスタ素子を左右方向でも確
実に絶縁しながら高密度に配列することができる。
【０１００】また、左右方向に隣接するトランジスタ素
子のドレイン領域とソース領域との間隙上でゲート絶縁
膜の表面上に素子分離電極が位置しており、この素子分
離電極が下部ＦＧと同一の層膜からなることにより、こ
の素子分離電極とドレイン領域とソース領域とで素子分
離トランジスタを形成できるので、左右方向に隣接する
トランジスタ素子を簡単な構造で確実に絶縁することが
できる。
子のドレイン領域とソース領域との間隙上でゲート絶縁
膜の表面上に素子分離電極が位置しており、この素子分
離電極が下部ＦＧと同一の層膜からなることにより、こ
の素子分離電極とドレイン領域とソース領域とで素子分
離トランジスタを形成できるので、左右方向に隣接する
トランジスタ素子を簡単な構造で確実に絶縁することが
できる。
【０１０１】また、素子分離電極とドレイン領域とソー
ス領域とで形成される素子分離トランジスタをオフ状態
に維持することにより、左右方向に隣接するトランジス
タ素子を簡単な構造で確実に絶縁することができる。
ス領域とで形成される素子分離トランジスタをオフ状態
に維持することにより、左右方向に隣接するトランジス
タ素子を簡単な構造で確実に絶縁することができる。
【０１０２】また、本発明の製造方法の他形態として
は、一個の第一導電層をパターニングすることで下部導
電層と凸部とを同時に形成することにより、ソース領域
とドレイン領域との間隙に対向する下部導電層と凸部と
を同一の層膜で形成することができ、半導体装置の生産
性を向上させることができる。
は、一個の第一導電層をパターニングすることで下部導
電層と凸部とを同時に形成することにより、ソース領域
とドレイン領域との間隙に対向する下部導電層と凸部と
を同一の層膜で形成することができ、半導体装置の生産
性を向上させることができる。
【０１０３】また、下部導電層の上面を露出させるとき
の層間絶縁膜のエッチングの開口幅とエッチバックされ
た層間絶縁膜の膜厚とを適切に設定することにより、エ
ッチバックされる層間絶縁膜が下部導電層の上面に重複
することを防止でき、層間絶縁膜の上面をエッチバック
により上下方向と略平行な部分がない形状に成形するこ
とができる。
の層間絶縁膜のエッチングの開口幅とエッチバックされ
た層間絶縁膜の膜厚とを適切に設定することにより、エ
ッチバックされる層間絶縁膜が下部導電層の上面に重複
することを防止でき、層間絶縁膜の上面をエッチバック
により上下方向と略平行な部分がない形状に成形するこ
とができる。
【０１０４】また、エッチングの開口幅ａ、下部導電層
の上面の横幅ｂ、エッチバックされた層間絶縁膜の膜厚
ｃ、エッチングの左右方向での最大の位置誤差ｄ、隣接
する凸部の間隔ｅが、 ａ≧ｂ＋２ｃ＋ｄ ａ≦ｅ−ｄ を満足していることにより、エッチバックされた層間絶
縁膜が下部導電層の上面に位置することを確実に防止で
き、エッチングにより凸部が損傷することも確実に防止
できる。
の上面の横幅ｂ、エッチバックされた層間絶縁膜の膜厚
ｃ、エッチングの左右方向での最大の位置誤差ｄ、隣接
する凸部の間隔ｅが、 ａ≧ｂ＋２ｃ＋ｄ ａ≦ｅ−ｄ を満足していることにより、エッチバックされた層間絶
縁膜が下部導電層の上面に位置することを確実に防止で
き、エッチングにより凸部が損傷することも確実に防止
できる。
【０１０５】また、層間絶縁膜と上部導電層と下部導電
層との膜厚を適切に設定することにより、コントロール
導電層とゲート間絶縁膜と上部導電層と下部導電層とを
エッチングにより前後方向に分断するときに凸部が損傷
されることを防止できる。
層との膜厚を適切に設定することにより、コントロール
導電層とゲート間絶縁膜と上部導電層と下部導電層とを
エッチングにより前後方向に分断するときに凸部が損傷
されることを防止できる。
【図１】本発明の半導体装置の実施の一形態である不揮
発性メモリの内部構造を示し、(ａ)はトランジスタ素子
の位置で切断した状態に相当する縦断正面図、(ｂ)はト
ランジスタ素子の間隙の位置で切断した状態に相当する
縦断正面図である。
発性メモリの内部構造を示し、(ａ)はトランジスタ素子
の位置で切断した状態に相当する縦断正面図、(ｂ)はト
ランジスタ素子の間隙の位置で切断した状態に相当する
縦断正面図である。
【図２】不揮発性メモリの斜視図である。
【図３】不揮発性メモリの製造方法を示す工程図であ
る。
る。
【図４】不揮発性メモリの製造方法を示す工程図であ
る。
る。
【図５】不揮発性メモリの製造方法を示す工程図であ
る。
る。
【図６】不揮発性メモリの製造方法を示す工程図であ
る。
る。
【図７】一従来例の半導体装置である不揮発性メモリの
内部構造を示し、(ａ)はトランジスタ素子の位置で切断
した状態に相当する縦断正面図、(ｂ)はトランジスタ素
子の間隙の位置で切断した状態に相当する縦断正面図で
ある。
内部構造を示し、(ａ)はトランジスタ素子の位置で切断
した状態に相当する縦断正面図、(ｂ)はトランジスタ素
子の間隙の位置で切断した状態に相当する縦断正面図で
ある。
【図８】一従来例の半導体装置に不良が発生した状態を
示す縦断正面図である。
示す縦断正面図である。
【図９】一従来例の半導体装置に不良が発生した状態を
示す平面図である。
示す平面図である。
２００ 半導体装置である不揮発性メモリ ２０１ 半導体基板 ２０２ ゲート絶縁膜 ２０３ 凸部である素子分離電極 ２０４ 層間絶縁膜である酸化絶縁膜 ２１０ トランジスタ素子 ２１１ ソース領域 ２１２ ドレイン領域 ２１５ 下部ＦＧ ２１６ 上部ＦＧ ２１７ ゲート間絶縁膜であるＯＮＯ膜 ２１８ ＣＧ ２２３ 下部導電層 ２２６ 上部導電層
フロントページの続き Ｆターム(参考） 5F001 AA03 AA25 AA30 AA43 AA63 AB09 AC02 AD17 AD60 AG10 5F083 EP04 EP27 EP55 EP63 EP68 ER03 ER09 GA09 GA22 GA30 JA04 JA35 JA39 NA05 PR03 PR07 5F101 BA07 BA12 BA17 BA28 BA36 BB17 BC02 BD07 BD35 BH14
Claims (14)
- 【請求項１】 表面が前後左右と平行な半導体基板と、 この半導体基板の表面下に形成されて前後方向に連通す
るトランジスタ素子のソース領域と、 このソース領域と平行に前記半導体基板の表面下に形成
されて前後方向に連通するドレイン領域と、 前記半導体基板の表面に形成されているゲート絶縁膜
と、 前記ソース領域と前記ドレイン領域との間隙上で前記ゲ
ート絶縁膜の表面に位置して前後方向で複数に分断され
ている小面積の下部ＦＧ(Floating Gate)と、 これら複数の下部ＦＧの各々の左右両側に位置して前後
方向に連通する凸部と、 複数の前記下部ＦＧの左右両側から前記凸部の表面上ま
で形成されている層間絶縁膜と、 複数の前記下部ＦＧの各々の表面上から前記層間絶縁膜
の表面上まで左右両側に突出している大面積の複数の上
部ＦＧと、 これら複数の上部ＦＧの各々の表面に形成されている複
数のゲート間絶縁膜と、 これら複数のゲート間絶縁膜の各々の表面に形成されて
いて左右方向に連通する複数のＣＧ(Control Gate)と、
を具備しており、 前記ゲート間絶縁膜は、少なくとも前記上部ＦＧの上方
には上下方向に略連通する部分がない形状に形成されて
いる半導体装置。 - 【請求項２】 前記上部ＦＧは、上下方向に略連通する
部分がない形状に形成されている請求項１に記載の半導
体装置。 - 【請求項３】 前記層間絶縁膜は、上下方向と略平行な
部分がない形状に表面が形成されている請求項２に記載
の半導体装置。 - 【請求項４】 前記ソース領域と前記ドレイン領域と前
記下部ＦＧと前記上部ＦＧと前記ＣＧとを具備している
前記トランジスタ素子が前後方向とともに左右方向にも
配列されており、 左右方向に隣接する前記トランジスタ素子を絶縁する素
子分離電極が前記凸部として形成されている請求項１な
いし３の何れか一項に記載の半導体装置。 - 【請求項５】 前記素子分離電極は、左右方向に隣接す
る前記トランジスタ素子の前記ドレイン領域と前記ソー
ス領域との間隙上で前記ゲート絶縁膜の表面上に前記下
部ＦＧと同一の層膜で形成されている請求項４に記載の
半導体装置。 - 【請求項６】 前記素子分離電極と前記半導体基板とが
接地されている請求項５に記載の半導体装置。 - 【請求項７】 表面が前後左右と平行な半導体基板と、
この半導体基板の表面下に形成されて前後方向に連通す
るトランジスタ素子のソース領域と、このソース領域と
平行に前記半導体基板の表面下に形成されて前後方向に
連通するドレイン領域と、前記半導体基板の表面に形成
されているゲート絶縁膜と、前記ソース領域と前記ドレ
イン領域との間隙上で前記ゲート絶縁膜の表面に位置し
て前後方向で複数に分断されている小面積の下部ＦＧ
と、これら複数の下部ＦＧの各々の左右両側に位置する
凸部と、複数の前記下部ＦＧの左右両側から前記凸部の
表面上まで形成されている層間絶縁膜と、複数の前記下
部ＦＧの各々の表面上から前記層間絶縁膜の表面上まで
左右両側に突出している大面積の複数の上部ＦＧと、こ
れら複数の上部ＦＧの各々の表面に形成されている複数
のゲート間絶縁膜と、これら複数のゲート間絶縁膜の各
々の表面に形成されていて左右方向に連通する複数のＣ
Ｇと、を具備している半導体装置において、 前記ゲート間絶縁膜を、少なくとも前記上部ＦＧの上方
には上下方向に略連通する部分がない形状に形成するよ
うにした製造方法。 - 【請求項８】 前記上部ＦＧを、上下方向に略連通する
部分がない形状に形成するようにした請求項７に記載の
半導体装置。 - 【請求項９】 前記層間絶縁膜を、表面に上下方向と略
平行な部分がない形状に形成するようにした請求項８に
記載の半導体装置。 - 【請求項１０】 前後左右と平行な半導体基板の表面に
ゲート絶縁膜を形成し、 このゲート絶縁膜の表面に前後方向に連通する下部導電
層を形成するとともに前後方向に連通する凸部を左右両
側に形成し、 この凸部と前記下部導電層とをマスクとして前記半導体
基板の表面下に前後方向に各々連通するソース領域とド
レイン領域とを形成し、 前記凸部と前記下部導電層との間隙から上面まで層間絶
縁膜を形成し、 この層間絶縁膜を上方から部分的にエッチングして前記
下部導電層の上面を露出させ、 この露出した下部導電層と前記層間絶縁膜との表面に追
加の層間絶縁膜を一様に形成し、 この層間絶縁膜をエッチバックして前記下部導電層の両
側に位置する部分の上面を上下方向と略平行な部分がな
い形状に成形し、 前記下部導電層の表面上から前記層間絶縁膜の表面上ま
で左右両側に突出した形状に上部導電層を形成し、 この上部導電層と前記層間絶縁膜との表面にゲート間絶
縁膜を形成し、 このゲート間絶縁膜の表面にコントロール導電層を形成
し、 前記コントロール導電層と前記ゲート間絶縁膜と前記上
部導電層と前記下部導電層とを上方から部分的にエッチ
ングして前後方向に分断することで複数のトランジスタ
素子のＣＧと前記ゲート間絶縁膜と上部ＦＧと下部ＦＧ
とを形成するようにした半導体装置の製造方法。 - 【請求項１１】 前記ゲート絶縁膜の表面に第一導電層
を形成し、 この第一導電層をパターニングして前記下部導電層と前
記凸部とを同時に形成するようにした請求項１１に記載
の半導体装置の製造方法。 - 【請求項１２】 前記エッチバックされた層間絶縁膜が
前記下部導電層の上面に重複せず、前記エッチバックに
より上下方向と略平行な部分がない形状に前記層間絶縁
膜の上面が成形される範囲に、 前記下部導電層の上面を露出させるときの前記層間絶縁
膜のエッチングの開口幅と前記エッチバックされた層間
絶縁膜の膜厚とを設定するようにした請求項１０または
１１に記載の製造方法。 - 【請求項１３】 前記エッチングの開口幅ａ、前記下部
導電層の上面の横幅ｂ、前記エッチバックされた層間絶
縁膜の膜厚ｃ、前記エッチングの左右方向での最大の位
置誤差ｄ、隣接する前記凸部の間隔ｅが、 ａ≧ｂ＋２ｃ＋ｄ ａ≦ｅ−ｄ を満足している請求項１２に記載の製造方法。 - 【請求項１４】 前記コントロール導電層と前記ゲート
間絶縁膜と前記上部導電層と前記下部導電層とを前後方
向に分断するときのエッチングにより前記凸部が損傷し
ない範囲に、 前記層間絶縁膜と前記上部導電層と前記下部導電層との
膜厚を設定するようにした請求項１０ないし１３の何れ
か一項に記載の製造方法。
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- 2000-12-22 KR KR1020000080380A patent/KR20010062632A/ko active IP Right Grant
Cited By (1)
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|---|---|---|---|---|
| KR100943482B1 (ko) | 2002-12-30 | 2010-02-22 | 동부일렉트로닉스 주식회사 | 플래시메모리 셀을 갖는 반도체소자의 제조방법 |
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