JP2004327937A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】不揮発性半導体記憶装置において、書き込み電圧の低減でき、かつ大容量で高速化を図ることが困難であった。
【解決手段】半導体基板１１上にゲート絶縁膜１４を介して形成され、半導体基板の同一平面上の第１の方向に周期的に配置され、上記第１の方向に平行かつ半導体基板に対して垂直な方向を含んだ平面で切断した断面形状が、ゲート絶縁膜１４に接しかつ半導体基板に平行な底面及びこの底面の両端部から上方に延びる互いに対向する二つの斜面を有した略三角形状の浮遊ゲート１５と、浮遊ゲート１５の二つの斜面に対してゲート間絶縁膜１６を介してそれぞれ主に接して設けられた二つの制御ゲート１７とからなるメモリセルを有し、二つの制御ゲート１７との容量結合により浮遊ゲート１５が駆動されることを特徴とする。
【選択図】 図２
【解決手段】半導体基板１１上にゲート絶縁膜１４を介して形成され、半導体基板の同一平面上の第１の方向に周期的に配置され、上記第１の方向に平行かつ半導体基板に対して垂直な方向を含んだ平面で切断した断面形状が、ゲート絶縁膜１４に接しかつ半導体基板に平行な底面及びこの底面の両端部から上方に延びる互いに対向する二つの斜面を有した略三角形状の浮遊ゲート１５と、浮遊ゲート１５の二つの斜面に対してゲート間絶縁膜１６を介してそれぞれ主に接して設けられた二つの制御ゲート１７とからなるメモリセルを有し、二つの制御ゲート１７との容量結合により浮遊ゲート１５が駆動されることを特徴とする。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば浮遊ゲートを有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図２２乃至図２４は、従来のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いたＮＡＮＤ型ＥＥＰＲＯＭを示している、図２２は平面図であり、図２３は図２２の２３−２３線に沿った断面図であり、図２４は図２２の２４−２４線に沿った断面図である。図２３に示すように、シリコン基板（Ｓｉ−ｓｕｂ）上にトンネル絶縁膜としてのゲート絶縁膜ＧＩが形成され、その上に浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧは隣接するセル間で切断され、電気的に絶縁されている。この浮遊ゲートＦＧを切断する構造を、スリットと呼ぶ。スリット内の浮遊ゲートＦＧの側壁及び浮遊ゲートＦＧ上部はゲート間絶縁膜ＩＧＩで覆われている。トンネル絶縁膜及びゲート間絶縁膜で浮遊ゲートＦＧを覆うことにより、浮遊ゲートＦＧに長期間電荷を保持することが可能となる。
【０００３】
ゲート間絶縁膜の上に制御ゲートＣＧが形成されている。制御ゲートＣＧは、通常多数のセルトランジスタで共有され、同時に多数のセルトランジスタを駆動する機能を有し、ワード線ＷＬと表記する。
【０００４】
一方、図２４に示す断面方向は、通常ビット線ＢＬ方向と表記される。ビット線ＢＬ方向では、図２４に示すように、図２３で示したスタックゲート構造が基板上に並んだ構造となる。各セルトランジスタは、レジストあるいは加工マスク層を用いて自己整合的に加工される。選択ゲートを介して複数のセルが直列接続されるＮＡＮＤ型メモリでは、隣接するセル間でそれぞれのソースとドレインが共有され、セル面積の縮小が図られている。また、各ワード線ＷＬの相互間は微細加工の最小寸法で加工されている。
【０００５】
浮遊ゲートＦＧへの電子の注入は、制御ゲートＣＧに高い書き込み電位を与え、基板をグランドに接地することにより行われる。セルトランジスタの微細化に伴い隣接セル間及び浮遊ゲートＦＧと周辺構造との寄生容量が増大している。このため、セルトランジスタの書き込み電圧は、書き込み速度の高速化を図るために高電圧化する傾向にある。書き込み電圧の高電圧化のためには、制御ゲートＣＧ間の絶縁耐圧の確保及び、ワード線駆動回路の高耐圧化が必要である。このため、メモリ素子の高密度化／高速化にとって大きな問題となる。
【０００６】
図２２及び図２４の構造から書き込み時の電位を概算する。制御ゲートＣＧと浮遊ゲートＦＧ間、及び浮遊ゲートＦＧと基板間は、それぞれゲート絶縁膜、トンネル絶縁膜を挟んだキャパシタとみなすことができる。このため、制御ゲートＣＧからみたメモリセルは２つのキャパシタが直列に接続された構造と等価である。
【０００７】
図２５は、制御ゲートＣＧと浮遊ゲートＦＧ間のキャパシタ容量をＣｉｐ、浮遊ゲートＦＧと基板間のキャパシタ容量をＣｔｏｘとした場合のセル１個分の等価回路を示している。制御ゲートＣＧに書き込み用高電位（Ｖｐｇｍ＝Ｖｃｇ）を与えたときの浮遊ゲートＦＧの電位Ｖｆｇは、ＣｉｐとＣｔｏｘとの容量結合により決定され、次の式で概算される。
【０００８】
Ｖｆｇ＝Ｃｒ×（Ｖｃｇ−Ｖｔ＋Ｖｔ０）
Ｃｒ＝Ｃｉｐ／（Ｃｉｐ＋Ｃｔｏｘ）
上式において、Ｖｔはセルトランジスタの閾値電圧、Ｖｔ０は浮遊ゲートＦＧに電荷が全く入っていない場合の閾値電圧（中性閾値電圧）を表している。
【０００９】
浮遊ゲートＦＧの電位Ｖｆｇが大きいほどトンネル絶縁膜には高電界がかかり、浮遊ゲートＦＧへの電子の注入が起こり易くなる。上式より、Ｖｃｇを一定とした場合において、Ｖｆｇを大きくするためには、容量比（Ｃｒ）を大きくすれば良いことが分かる。すなわち、書き込み電位を低減するためには、ＣｉｐをＣｔｏｘに対して大きくすることが必要である。
【００１０】
キャパシタの容量は、電極間に設けられた薄膜の誘電率及び対向電極の面積に比例し、対向電極間の距離に反比例する。書き込み／消去のため電荷を通過させるトンネル絶縁膜にリーク電流が流れると書き込み／消去を阻害する。このため、Ｃｉｐを増大させるためには通常ゲート絶縁膜と浮遊ゲートＦＧ、制御ゲートＣＧとの接触面積を増大させる手法が用いられている。例えば、スリット幅を抑制して浮遊ゲートＦＧ上面の幅（図２３中の寸法Ａ）を大きくする。あるいは、浮遊ゲートＦＧの膜厚を厚くして浮遊ゲートＦＧの側壁の長さ（図２３中の寸法Ｂ）を伸ばすといった技術が開発されている。
【００１１】
しかし、その結果、ゲートや配線材と比較してスリット加工寸法を極端に微細化する必要があり、且つ、浮遊ゲートＦＧの厚膜化によりゲートの加工難易度が増大している。さらに、微細化に伴い、ワード線ＷＬの相互間で対向するＦＧ−ＦＧ間の寄生容量が増大する。このように、容量比を維持することはセルトランジスタの微細化に対して大きな阻害要因となってきている。
【００１２】
そこで、浮遊ゲートＦＧや制御ゲートＣＧの構成を変えることにより、書き込み電圧を低電圧化する技術が考えられている。
【００１３】
例えば、ブースタプレートと浮遊ゲート間の容量を増大させ、低電圧で書き込み／消去／読み出し動作が可能なＮＡＮＤ型ＥＥＰＲＯＭが開発されている（例えば、特許文献１）。
【００１４】
また、浮遊ゲートと制御ゲートとのカップリング比を大きくし、書き込み電圧を低減させ、素子の微細化を図った不揮発性記憶素子が開発されている（例えば、特許文献２）。
【００１５】
さらに、制御ゲートの両側壁に浮遊ゲートを形成し、書き込み、消去、読出し特性を向上させたＭＯＳＦＥＴを記憶素子とする不揮発性半導体記憶装置が開発されている（例えば、特許文献３）。
【００１６】
また、浮遊ゲートに隣接してアシストゲートを配置したＡＧ−ＡＮＤメモリセルが開発されている（例えば、非特許文献１）。
【００１７】
【特許文献１】
特開平１１−１４５４２９号公報
【００１８】
【特許文献２】
特開２００２−２１７３１８号公報
【００１９】
【特許文献３】
特開２００２−５０７０３号公報
【００２０】
【非特許文献１】
２００２ ＩＥＥＥ， ９５２−ＩＥＤＭ， ２１．６．１， １０−ＭＢ／ｓ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｐｒｏｇｒａｍｍｉｎｇ ｏｆ Ｇｂ−Ｓｃａｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｅｎａｂｌｅｄ ｂｙ Ｎｅｗ ＡＧ−ＡＮＤ Ｃｅｌｌ Ｔｅｃｈｎｏｌｏｇｙ
【００２１】
【発明が解決しようとする課題】
しかし、上記した従来の技術によっても、制御ゲートと浮遊ゲート間の容量を増大することが困難であり、書き込み電圧を低減し、高集積化、高速化を図ることが困難であった。
【００２２】
この発明は上記のような事情を考慮してなされたものであり、その目的は、書き込み電圧の低減でき、かつ大容量で高速化が実現できる不揮発性半導体記憶装置を提供することである。
【００２３】
【課題を解決するための手段】
この発明の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成され、上記半導体基板の同一平面上の第１の方向に周期的に配置され、上記第１の方向に平行かつ上記半導体基板に対して垂直な方向を含んだ平面で切断した断面形状が、上記ゲート絶縁膜に接しかつ上記半導体基板に平行な底面及びこの底面の両端部から上方に延びる互いに対向する二つの斜面を有した略三角形状の浮遊ゲートと、上記浮遊ゲートの上記二つの斜面に対してゲート間絶縁膜を介してそれぞれ主に接して設けられた二つの制御ゲートとからなるメモリセルを有し、上記二つの制御ゲートとの容量結合により上記浮遊ゲートが駆動されることを特徴とする。
【００２４】
この発明の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成され、上記半導体基板の同一平面上の第１の方向に周期的に配置され、上記第１の方向に平行かつ上記半導体基板に対して垂直な方向を含んだ平面で切断した断面形状が、上記ゲート絶縁膜に接しかつ上記半導体基板に平行な底面及びこの底面に平行しかつ対向する上面並びに上記底面と上面とを繋ぐ二つの斜面を有した略台形状の浮遊ゲートと、上記浮遊ゲートの上記二つの斜面に対してゲート間絶縁膜を介してそれぞれ主に接して設けられた二つの制御ゲートとからなるメモリセルを有し、上記二つの制御ゲートとの容量結合により上記浮遊ゲートが駆動されることを特徴とする。
【００２５】
この発明の不揮発性半導体記憶装置は、浮遊ゲートと制御ゲートとを有し、電気的にデータの書き換えが可能な互いに直列接続された複数個のメモリセルと、上記メモリセル列の一端に接続された第１の選択トランジスタと、上記第１の選択トランジスタの他端に接続されたビット線と、上記ビット線に接続されたラッチ機能を有するセンスアンプ回路と、上記メモリセル列の他端に接続された第２の選択トランジスタと、上記第２の選択トランジスタの他端に接続されたソース線と、上記ソース線を駆動するソース線駆動回路と、上記複数個のメモリセルの制御ゲートを駆動する制御ゲート駆動回路とを具備し、上記浮遊ゲートは、半導体基板に垂直な平面で切断した断面形状が、上記半導体基板に平行な底面及びこの底面の両端部から上方に延びる互いに対向する二つの斜面を有した略三角形状をなし、かつ上記制御ゲートは主に上記浮遊ゲートの上記二つの斜面に対してゲート間絶縁膜を介して接していることを特徴とする。
【００２６】
この発明の不揮発性半導体記憶装置は、浮遊ゲートと制御ゲートとを有し、電気的にデータの書き換えが可能な直列接続された複数個のメモリセルと、上記メモリセルの一端に接続された第１の選択トランジスタと、上記第１の選択トランジスタの他端に接続されたビット線と、上記ビット線に接続されたラッチ機能を有するセンスアンプ回路と、上記メモリセル列の他端に接続された第２の選択トランジスタと、上記第２の選択トランジスタの他端に接続されたソース線と、上記ソース線を駆動するソース線駆動回路と、上記複数個のメモリセルの制御ゲートを駆動する制御ゲート駆動回路とを具備し、上記浮遊ゲートは、半導体基板に垂直な平面で切断した断面形状が、上記半導体基板に平行な底面及びこの底面に平行しかつ対向する上面並びに上記底面と上面とを繋ぐ二つの斜面を有した略台形状をなし、かつ上記制御ゲートは主に上記浮遊ゲートの上記二つの斜面に対してゲート間絶縁膜を介して接していることを特徴とする。
【００２７】
この発明の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成され、上記半導体基板の同一平面上の第１の方向に周期的に配置され、上記第１の方向に平行かつ上記半導体基板に対して垂直な方向を含んだ平面で切断した断面形状が、上記ゲート絶縁膜に接しかつ上記半導体基板に平行な底面及び及びこの底面の両端部から上方に延びる互いに対向する二つの斜面を有した略三角形状の２個の浮遊ゲートと、上記２個の浮遊ゲートに対し自己整合するように上記２個の浮遊ゲート間にゲート間絶縁膜を介して埋め込み形成された制御ゲートを具備したことを特徴とする。
【００２８】
この発明の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成され、上記半導体基板の同一平面上の第１の方向に周期的に配置され、上記第１の方向に平行にかつ上記半導体基板に対して垂直な方向を含んだ平面で切断した断面形状が、上記ゲート絶縁膜に接しかつ前記半導体基板に平行な底面及びこの底面に平行しかつ対向する上面並びに上記底面と上面とを繋ぐ二つの斜面を有した略台形状の２個の浮遊ゲートと、上記２個の浮遊ゲートに対し自己整合するように上記２個の浮遊ゲート間にゲート間絶縁膜を介して埋め込み形成された制御ゲートを具備したことを特徴とする。
【００２９】
【発明の実施の形態】
以下、この発明を実施の形態により説明する。
【００３０】
（第１の実施形態）
図１乃至図３は、第１の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの一部の構成を示している。図１はセルアレイの平面図であり、図２は図１のＩＩ−ＩＩ線に沿った断面図であり、図３は図１のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００３１】
Ｐ型のシリコン半導体基板（Ｐ−ｓｕｂ）１１上にはＮ型のウエル（Ｎ−ｗｅｌｌ）１２が形成され、さらにＮ型のウエル１２内にはＰ型のウエル（Ｐ−ｗｅｌｌ）１３が形成されている。
【００３２】
また、Ｐ型のウエル１３にはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）用の溝が掘られ、この溝内に絶縁膜が埋め込まれてＳＴＩ１８が形成されている。
【００３３】
ＳＴＩ１８で電気的に絶縁されたＰ型ウエル１３のそれぞれの表面上には、例えばシリコン酸化膜からなるゲート絶縁膜１４を介して、複数の浮遊ゲート１５が一定のピッチで配列形成されている。ゲート絶縁膜１４は、シリコン窒化物単層あるいはシリコン窒化物を含む積層構造膜からなる。上記複数の浮遊ゲート１５は、図１に示すように、ＳＴＩ１８と平行な方向（第１の方向）に周期的に形成されており、第２図に示すように、第１の方向を含みかつＰ型ウェル表面と垂直な方向で切断した断面形状が、ゲート絶縁膜１４に接しかつ半導体基板に平行な底面及びこの底面の両端部から上方に延びる互いに対向する二つの斜面を有した略三角形状にされている。
【００３４】
また、上記浮遊ゲート１５上には、例えばシリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜、ハフニウム酸化物、ジルコニア酸化物のいずれか１つの単層膜あるいは複数の積層膜（一例としてシリコン酸化膜とシリコン窒化膜との積層膜（ＯＮＯ膜））からなるゲート間絶縁膜１６が形成されている。このゲート間絶縁膜１６は、ゲート絶縁膜１４より厚膜が厚くされている。
【００３５】
さらに、互いに隣り合う２つの浮遊ゲート１５相互間にはワード線ＷＬとなる制御ゲート１７がそれぞれ埋め込み形成されている。これら複数の制御ゲート１７は、一定のピッチで配列形成され、かつ、図１に示すようにＳＴＩ１８に対して垂直な方向に延在するように形成されている。
【００３６】
また、図３の断面図に示すように、浮遊ゲート１３間は、半導体基板に掘られた溝に埋め込まれた絶縁体であるＳＴＩ１８により電気的に絶縁されている。
【００３７】
すなわち、１つの浮遊ゲート１５に着目すると、この１つの浮遊ゲート１５の２つの斜面上に、これらの斜面と主に接するように、上記ゲート間絶縁膜１６を介して２個の制御ゲート１７、１７が形成されている。これら複数の制御ゲート１７は、第２図に示すように、Ｐ型ウェル表面と垂直な第１の方向で切断した断面形状が、Ｐウェル表面と平行な上面及びこの上面の両端部から下方に延びる互いに対向する２つの斜面を持ち下に凸となるような略逆三角形状にされている。
【００３８】
ここで、上記浮遊ゲート１５及び制御ゲート１７はそれぞれ、例えば不純物が導入されて低抵抗化されたポリシリコン膜によって構成されている。
【００３９】
上記浮遊ゲート１５のピッチあるいは制御ゲート１７のピッチを２Ｆとし、各浮遊ゲート１５がゲート絶縁膜１４と接している部分、つまり浮遊ゲート１５の底辺に相当するゲート長をＬｆｇとする。
【００４０】
上記浮遊ゲート１５と制御ゲート１７との間はゲート間絶縁膜１６を介しており、上記浮遊ゲート１５間同士あるいは上記制御ゲート１７間同士もそれぞれのゲート間にかかる耐圧破壊を回避するために、ゲート間絶縁膜１６の膜厚（Ｔｉｇｉ）以上離す必要がある。そのため、Ｌｆｇは次の式で表される範囲で形成される。
【００４１】
Ｆ＜Ｌｆｇ＜２Ｆ−Ｔｉｇｉ
上記式に示されるように、本実施の形態では浮遊ゲート１５のゲート長Ｌｆｇを可能な限り長くすることができる。その結果、上記各浮遊ゲート１５下部のＰ型ウエル１３の表面領域に形成されるチャネルの両端、つまり図２において、制御ゲート１７の下部に位置し、浮遊ゲート１５が設けられておらず、ゲート間絶縁膜１６がゲート絶縁膜１４と接している部分に対応したＰ型ウエル１３の位置にソース／ドレイン領域となる拡散層を形成せず、同一の導電型の半導体領域のみでセルを構成することも可能である。すなわち、第１の実施の形態では、制御ゲート１７の下部及び浮遊ゲート１５の下部に位置するＰ型ウエル１３は全て同一導電型の半導体領域で形成されている。
【００４２】
Ｐ型ウエル１３に異なる導電型の拡散層を形成しないため、トランジスタの微細化にとって大きな問題となるショートチャネル効果の影響は完全に回避することができる。
【００４３】
従来のセルは、１つの制御ゲートにより１つの浮遊ゲートを駆動していた。これに対して、第１の実施形態のセルでは、１つの浮遊ゲート１５はその両側に位置する２つの制御ゲート１７により駆動される。このため、図４の等価回路に示すように、制御ゲートＣＧと浮遊ゲートＦＧとの間の実効的な容量がＣｉｐとＣｉｐとの和となり、従来のセルに比べて大きくなり、書き込み電圧の低減を図ることができる。なお、図４において、Ｃｔｏｘは浮遊ゲートＦＧと基板との間の容量である。
【００４４】
以上のことから、第１の実施形態のセルは、十分な容量比を確保することができる。その結果、セルトランジスタのゲート長や、チャネル幅などを微細化しても容量比を増大させることができ、書き込み電圧を低減化することができる。
【００４５】
例えば、デザインルールで５５ｎｍの世代においてもゲート長を９０ｎｍ程度に長くすることができる。
【００４６】
また、２つの浮遊ゲート１５の間のスペースは、制御ゲート１７により埋め込まれている。このため、ワード線方向に隣接する浮遊ゲート１５相互間の結合容量が遮蔽されている。
【００４７】
図５は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示している。
【００４８】
まず、図５（ａ）に示すように、Ｐ型のシリコン半導体基板１１上にＮ型ウエル１２が形成され、Ｎ型ウエル１２内にＰ型ウエル１３が形成され、続いてＰ型ウエル１３の表面上にゲート絶縁膜１４が形成される。この後、浮遊ゲート１５を形成するためのポリシリコン膜１５ａが堆積され、さらにその上にエッチング用のマスク層１９が形成される。このマスク層１９はライン／スペースの繰り返しパターンを有し、ライン／スペースのピッチＦは例えばデザインルールの最小寸法にされる。
【００４９】
次に異方性エッチング技術により、上記ポリシリコン膜１５ａが選択エッチングされることで、図５（ｂ）に示すように、断面の形状が略三角形状の複数の浮遊ゲート１５が形成される。
【００５０】
続いて、図５（ｃ）に示すように、全面に一様の膜厚のゲート間絶縁膜１６が堆積される。この後は、全面に制御ゲートを形成するためのポリシリコン膜が堆積され、このポリシリコン膜がＣＭＰ（（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程により平坦化されることで、図１及び図２に示すように複数の制御ゲート１７が形成される。
【００５１】
ここで、図５（ａ）に示すマスク層１９の形状や、図５（ｂ）の異方性エッチング工程の際に使用されるエッチングガスの種類やエッチング条件などの設定により、図６及び図７の変形例に示すように、浮遊ゲート１５の断面形状を種々の形状にすることができる。例えば図６の変形例では、浮遊ゲート１５の全体の断面形状は略三角形状を呈しているが、三角形状の頂部は丸みを帯びた形状にされている。
【００５２】
あるいは図７の変形例では、浮遊ゲート１５の頂部の丸みが平坦に近い状態にされ、略台形状にされている。つまり、浮遊ゲート１５の断面形状は、ゲート絶縁膜１４に接しかつ半導体基板に平行な底面及びこの底面に平行しかつ対向する上面並びに上記底面と上面とを繋ぐ二つの斜面を有した形状にされる。
【００５３】
また、浮遊ゲート１５の二つの斜面は直線であっても曲線であってもよく、図８の変形例に示すように曲線である場合に、半導体基板表面からのある高さ位置における斜面の接線と半導体基板表面とのなす角度を高さ位置における斜面の傾斜角とし、ある変数の変化に対し対応する関数の値が増加するのみで減少しない、すなわち変極点を持たない状態を単純増加と定義すると、二つの斜面は半導体基板からの高さが低くなるに従って傾斜角が単純増加する曲面で形成されており、これらの傾斜角は９０度以下である。
【００５４】
図８のような変形は、図７に示すように浮遊ゲート１５の断面形状が略台形状のものにも実施することができる。
【００５５】
（第２の実施形態）
図１乃至図３に示す第１の実施形態のセルアレイは、実際の回路では選択ゲートトランジスタを介してビット線及びソース線に接続される。
【００５６】
図９は、第２の実施形態に係る不揮発性半導体記憶装置のセルアレイの断面を示している。このセルアレイは、複数のメモリセルと２個の選択ゲートとから構成されている。なお、図２と対応する箇所には同じ符号を付してその説明は省略する。
【００５７】
図９に示すセルアレイにおいて、ビット線ＢＬ側に配置された選択ゲートトランジスタＳＧＴ１は、ソース／ドレイン領域となる一対のＮ型の拡散層Ｓ／Ｄと選択ゲートＳＧＳとから構成されている。ビット線ＢＬは上記一対の拡散層Ｓ／Ｄの一方にコンタクトしている。ソース線ＳＬ側に配置された選択ゲートトランジスタＳＧＴ２は、ソース／ドレイン領域となる一対の拡散層Ｓ／Ｄと選択ゲートＳＧＤとから構成されている。ソースＳＬは上記一対の拡散層Ｓ／Ｄの一方にコンタクトしている。なお、前述したように、各セルではソース／ドレイン領域となる拡散層Ｓ／Ｄは形成されていない。
【００５８】
また、図９に示すように、選択ゲートトランジスタＳＧＴ１、ＳＧＴ２の選択ゲートＳＧＳ、ＳＧＤ下部のゲート絶縁膜は、メモリセルの浮遊ゲート１５と制御ゲート１７との間に形成されているゲート間絶縁膜１６と同じ絶縁膜が使用される。
【００５９】
図９に示すセルアレイは、選択ゲートＳＧＳ、ＳＧＤと、ビット線側及びソース線側の各セルＭＣの制御ゲート１７とが分離独立された場合を示している。なお、前述したように、各セルではソース／ドレイン領域となる拡散層Ｓ／Ｄは形成されていない。
【００６０】
上記選択ゲートＳＧＳ、ＳＧＤは、隣接するメモリセルの制御ゲートＣＧ（１７）との間の容量結合によって過度な電界がゲート絶縁膜（図２中の１４）に印加されないようにするため、適切なゲート寸法あるいは構造に設定されることが望ましい。
【００６１】
図１０は、図９に示すセルアレイの等価回路を示している。図１０中、ＣＧはメモリセルの制御ゲートを、ＦＧはメモリセルの浮遊ゲートをそれぞれ表している。
【００６２】
（第３の実施形態）
図１１は、第３の実施形態に係る不揮発性半導体記憶装置のセルアレイの断面を示している。このセルアレイは、複数のメモリセルと２個の選択ゲートとから構成されている。なお、図９と対応する箇所には同じ符号を付してその説明は省略する。
【００６３】
図９に示すセルアレイでは、メモリセルＭＣの各浮遊ゲート１５下部の基板の両側にソース／ドレイン領域となる拡散層が形成されていない場合について説明した。これに対し、図１１のものでは各浮遊ゲート１５下部の基板の両側にソース／ドレイン領域となるＮ型の拡散層Ｓ／Ｄを形成するようにしたものである。
【００６４】
図１２は、図１１に示すセルアレイの等価回路を示している。
【００６５】
（第４の実施形態）
図１３は、第４の実施形態に係る不揮発性半導体記憶装置のセルアレイの断面を示している。このセルアレイは、複数のメモリセルと２個の選択ゲートとから構成されている。なお、図９と対応する箇所には同じ符号を付してその説明は省略する。
【００６６】
図１３に示すセルアレイでは、図９のものに対し、メモリセルＭＣの各制御ゲート１７上及び選択ゲートＳＧＳ、ＳＧＤ上にチタン、コバルト、ニッケル等の金属膜が形成され、その後、熱工程を経ることでシリサイド化され、これらの上にシリサイド膜２０を形成することで、制御ゲート１７及び選択ゲートＳＧＳ、ＳＧＤをサリサイド構造としたものである。
【００６７】
この実施形態のものでは、各メモリセルＭＣの各制御ゲート１７及び選択ゲートＳＧＳ、ＳＧＤの低抵抗化を図ることができる。
【００６８】
次に、第２乃至第４の実施形態の不揮発性半導体記憶装置の動作を説明する。
【００６９】
先ず、図１４、図１５を参照して従来のＮＡＮＤ型ＥＥＰＲＯＭについて説明する。図１４はＮＡＮＤ型ＥＥＰＲＯＭの回路構成を示し、図１５はこのＮＡＮＤ型ＥＥＰＲＯＭにおいて、メモリセルにデータを書き込む場合の電位の一例を示している。図１４と図１５において同一部分には同一符号を付している。
【００７０】
ＮＡＮＤ型ＥＥＰＲＯＭは、隣接する複数のメモリセルＭＣとしてのセルトランジスタ及び選択ゲートＳＧＴ１、ＳＧＴ２のソース・ドレイン間を直列接続して構成されている。選択ゲートＳＧＴ１はビット線ＢＬに接続され、選択ゲートＳＧＴ２はソース線ＳＬに接続されている。
【００７１】
データの書き込み時、ビット線ＢＬ側の選択ゲート線ＳＧＤに所定のゲート電位Ｖｓｇが印加される。次に、ビット線ＢＬに十分低い電位Ｖｂｌが供給される。ゲート電位Ｖｓｇは、Ｖｂｌに対して選択ゲートＳＧＴ１を十分オンできる電位に設定する。ビット線にＶｂｌが供給されると、選択ゲートＳＧＴ１がオンしてＶｂｌがセルトランジスタに伝えられる。このため、セルトランジスタのチャネル電位が十分低下して書き込みが行われる。
【００７２】
従来のＥＥＰＲＯＭは、データの書き込み時に、選択ワード線ＷＬ（図１５中のＣＧ５）に書き込み電位Ｖｐｇｍを与えてセルに書き込みを行う動作、及び非選択ワード線ＷＬ（図１５中のＣＧ５以外）に転送電位Ｖｐａｓｓを与えてチャネルを形成する動作のいずれも制御ゲートと浮遊ゲートの容量結合を利用している。
【００７３】
図１６は、上記第２の実施形態に係る不揮発性半導体記憶装置の断面を示しており、データ書き込みを行う場合に各部に印加される電位の一例を示している。
【００７４】
前述したように１つの浮遊ゲートＦＧは２つの制御ゲートＣＧを共有しており、２つの制御ゲートＣＧにより１つの浮遊ゲートＦＧが選択される。つまり、二つの制御ゲートＣＧとの容量結合により浮遊ゲートＦＧが駆動される。
【００７５】
書き込み時に、書き込みが行われる書き込みセルの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧに、例えば同一の書き込み電圧Ｖｐｇｍが印加され、基板（Ｐ型ウエル１３）が例えば０Ｖに設定される。この書き込みセルの等価回路を図１７に示す。この状態において、基板から浮遊ゲートＦＧに電荷が注入される。
【００７６】
第１の実施形態で説明したように、この発明を用いると微細化に関わらず容量比を増大することができ、従来と比べＶｐｇｍを低減することができる。
【００７７】
なお、上記各制御ゲートＣＧ及び選択ゲートＳＧＤ、ＳＧＳに印加される電位は、制御ゲート駆動回路としてのロウデコーダ回路で生成される。
【００７８】
上記の書き込み動作では、２つの制御ゲートＣＧに同一の電圧を供給して１つの浮遊ゲートＦＧを駆動する場合について説明した。しかし、これは２つの制御ゲートＣＧに互いに異なる電位を供給することもできる。
【００７９】
図１８は、一方の制御ゲートＣＧにＶｐｇｍ、他方の制御ゲートＣＧに０Ｖを供給する場合の書き込みセルの等価回路を示している。図１８において、ＣｉｐとＣｔｏｘの容量比を１．５：１と仮定し、浮遊ゲートＦＧに電荷が全く注入されていない中性の閾値電圧、及び現在の閾値電圧は０Ｖとする。図１７に示す場合、浮遊ゲートＦＧの電位Ｖｆｇは次のようになる。
【００８０】
これに対して、図１８に示す場合、浮遊ゲートＦＧの電位Ｖｆｇは、次のようになる。
【００８１】
このように、２つの制御ゲートＣＧのうち、一方の電位を変化させることにより、容量比を大幅に制御することが可能である。
【００８２】
図１９は、上記特性を利用したデータ書き込みの例を示している。図１９において、書き込みセルの両側の制御ゲートＣＧにはそれぞれＶｐｇｍが印加されている。上記仮定を用いると、書き込みセルの浮遊ゲートＦＧには０．７５×Ｖｐｇｍの電位が印加される。また、書き込みセルの左側に隣接しているセルの２つの制御ゲートＣＧの一方には０Ｖが、他方にはＶｐｇｍが印加されている。このため、書き込みセルの左側に隣接したセルの浮遊ゲートＦＧには０．３７５×Ｖｐｇｍの電位が印加される。したがって、この隣接セルへの電界ストレスは、選択セルの浮遊ゲートＦＧに比べて１／２となり、誤書き込みを抑制することが可能である。上記セルからさらに離れた制御ゲートＣＧ２には、電位の転送、あるいはチャネル電位を昇圧するための所定の電位Ｖｐａｓｓが印加される。実際のデバイス動作時には、書き込み特性、チャネル昇圧特性、電位転送特性などを考慮し、制御ゲートＣＧの電位が適切に組み合わされる。
【００８３】
図２０は、上記第２の実施形態に係る不揮発性半導体記憶装置の断面を示しており、データ消去を行う場合に各部に印加される電位の一例を示している。
【００８４】
データ消去を行う場合、メモリセルが配置されている基板（Ｐ型ウエル１３）を消去電位Ｖｅｒａに昇圧する。これと同時に、ビット線ＢＬ及びソース線ＳＬが接続されている拡散層Ｓ／Ｄ及び選択ゲートＳＧＳ、ＳＧＤは、破壊を防ぐため基板と同電位Ｖｅｒａに昇圧する。さらに、消去するセルに隣接する制御ゲートＣＧに十分低い電位、例えば０Ｖを供給する。すると、浮遊ゲートＦＧから昇圧された基板へ電荷が引き抜かれ、データが消去される。
【００８５】
なお、消去しないセルは、制御ゲートＣＧをフローティングとする。このようにすると、基板との容量結合により制御ゲートＣＧの電位が基板電位まで昇圧され、データの消去が抑制される。
【００８６】
このように、浮遊ゲートＦＧの両側に制御ゲートＣＧを配置したセル構造のメモリにおいても、確実にデータを消去できる。
【００８７】
図２１は、上記第２の実施形態に係る不揮発性半導体記憶装置の断面を示しており、データ読み出しを行う場合に各部に印加される電位の一例を示している。
【００８８】
図２１において、読み出しセルの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧには、読み出し電圧Ｖｗｌが供給される。読み出し電圧Ｖｗｌは、書き込み特性、データ保持特性、セルトランジスタ閾値電圧の動作範囲などを考慮して適切な電位に設定されていることが望ましい。仮に読み出し電圧Ｖｗｌ＝０Ｖと設定すると、読み出しセルの浮遊ゲートＦＧには０Ｖの電位が与えられる。
【００８９】
一方、読み出しセルに隣接する２つの制御ゲートＣＧのさらに隣の制御ゲートＣＧには、セル電流を流すための電位Ｖｒｅａｄが印加されている。Ｖｒｅａｄは、読み出しセルに接続されている非選択セルの影響を除き、読み出しセルの閾値電圧を判定するために適切な電位に設定されていることが望ましい。
【００９０】
ビット線ＢＬにはラッチ機能を有するセンスアンプ回路が接続され、読み出し時に、読み出しセルの閾値電圧がセンスアンプ回路で判定されてデータがセンスされる。ここで、読み出し時に、セルの両側に配置された２つの制御ゲートＣＧの両方が読み出し電圧Ｖｗｌになったセルのみ閾値電圧が判定され、２つの制御ゲートＣＧの電位が上記と異なる組み合わせとなったセルは、記憶されたデータに拘わらずオン状態となるように設定されている。
【００９１】
なお、この発明は上記各実施形態に限定されるものではなく、この発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００９２】
例えば、図９に示すように、複数個のメモリセルを直列接続して、複数個のメモリセルをＮＡＮＤ型に接続する場合を説明したが、これは複数個のメモリセルトランジスタをＡＮＤ型に接続するようにしてもよい。
【００９３】
【発明の効果】
以上、説明したようにこの発明によれば、書き込み電圧の低減でき、かつ大容量で高速化が実現できる不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの一部の構成を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿った断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿った断面図。
【図４】第１の実施形態のセルの等価回路図。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の変形例を示す断面図。
【図７】第１の実施形態に係る不揮発性半導体記憶装置の図６とは異なる変形例を示す断面図。
【図８】第１の実施形態に係る不揮発性半導体記憶装置の図６、図７とは異なる変形例を示す断面図。
【図９】第２の実施形態に係る不揮発性半導体記憶装置のセルアレイの断面図。
【図１０】図９のセルアレイの等価回路図。
【図１１】第３の実施形態に係る不揮発性半導体記憶装置のセルアレイの断面図。
【図１２】図１１のセルアレイの等価回路図。
【図１３】第４の実施形態に係る不揮発性半導体記憶装置のセルアレイの断面図。
【図１４】従来のＮＡＮＤ型ＥＥＰＲＯＭを示す回路図。
【図１５】図１４に示すメモリセルにデータを書き込む場合の電位の一例を示す図。
【図１６】第２の実施形態に係る不揮発性半導体記憶装置でデータ書き込みを行う場合に各部に印加される電位の一例を示す図。
【図１７】図１６に示すセルにデータを書き込む場合の電位設定の一例を示す等価回路図。
【図１８】図１６に示すセルにデータを書き込む場合の電位設定の他の例を示す等価回路図。
【図１９】図１８に示す電位設定を用いたデータの書き込みの例を示す図。
【図２０】第２の実施形態に係る不揮発性半導体記憶装置でデータ消去を行う場合に各部に印加される電位の一例を示す図。
【図２１】第２の実施形態に係る不揮発性半導体記憶装置でデータ読み出し時に各部に印加される電位の一例を示す図。
【図２２】従来の不揮発性半導体記憶装置の一例を示す平面図。
【図２３】図２２の２３−２３線に沿った断面図。
【図２４】図２２の２４−２４線に沿った断面図。
【図２５】図２２の等価回路図。
【符号の説明】
１１…Ｐ型のシリコン半導体基板（Ｐ−ｓｕｂ）、１２…Ｎ型ウエル（Ｎ−ｗｅｌｌ）、１３…Ｐ型ウエル（Ｐ−ｗｅｌｌ）、１４…ゲート絶縁膜、１５…浮遊ゲート、１６…ゲート間絶縁膜、１７…制御ゲート、１８…ＳＴＩ、１９…マスク層、ＭＣ…メモリセル、ＦＧ…浮遊ゲート、ＣＧ…制御ゲート、ＢＬ…ビット線、ＳＬ…ソース線、Ｓ／Ｄ…拡散層、ＳＧＴ１，ＳＧＴ２…選択ゲートトランジス、ＳＧＳ，ＳＧＤ…選択ゲート。
【発明の属する技術分野】
本発明は、例えば浮遊ゲートを有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図２２乃至図２４は、従来のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いたＮＡＮＤ型ＥＥＰＲＯＭを示している、図２２は平面図であり、図２３は図２２の２３−２３線に沿った断面図であり、図２４は図２２の２４−２４線に沿った断面図である。図２３に示すように、シリコン基板（Ｓｉ−ｓｕｂ）上にトンネル絶縁膜としてのゲート絶縁膜ＧＩが形成され、その上に浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧは隣接するセル間で切断され、電気的に絶縁されている。この浮遊ゲートＦＧを切断する構造を、スリットと呼ぶ。スリット内の浮遊ゲートＦＧの側壁及び浮遊ゲートＦＧ上部はゲート間絶縁膜ＩＧＩで覆われている。トンネル絶縁膜及びゲート間絶縁膜で浮遊ゲートＦＧを覆うことにより、浮遊ゲートＦＧに長期間電荷を保持することが可能となる。
【０００３】
ゲート間絶縁膜の上に制御ゲートＣＧが形成されている。制御ゲートＣＧは、通常多数のセルトランジスタで共有され、同時に多数のセルトランジスタを駆動する機能を有し、ワード線ＷＬと表記する。
【０００４】
一方、図２４に示す断面方向は、通常ビット線ＢＬ方向と表記される。ビット線ＢＬ方向では、図２４に示すように、図２３で示したスタックゲート構造が基板上に並んだ構造となる。各セルトランジスタは、レジストあるいは加工マスク層を用いて自己整合的に加工される。選択ゲートを介して複数のセルが直列接続されるＮＡＮＤ型メモリでは、隣接するセル間でそれぞれのソースとドレインが共有され、セル面積の縮小が図られている。また、各ワード線ＷＬの相互間は微細加工の最小寸法で加工されている。
【０００５】
浮遊ゲートＦＧへの電子の注入は、制御ゲートＣＧに高い書き込み電位を与え、基板をグランドに接地することにより行われる。セルトランジスタの微細化に伴い隣接セル間及び浮遊ゲートＦＧと周辺構造との寄生容量が増大している。このため、セルトランジスタの書き込み電圧は、書き込み速度の高速化を図るために高電圧化する傾向にある。書き込み電圧の高電圧化のためには、制御ゲートＣＧ間の絶縁耐圧の確保及び、ワード線駆動回路の高耐圧化が必要である。このため、メモリ素子の高密度化／高速化にとって大きな問題となる。
【０００６】
図２２及び図２４の構造から書き込み時の電位を概算する。制御ゲートＣＧと浮遊ゲートＦＧ間、及び浮遊ゲートＦＧと基板間は、それぞれゲート絶縁膜、トンネル絶縁膜を挟んだキャパシタとみなすことができる。このため、制御ゲートＣＧからみたメモリセルは２つのキャパシタが直列に接続された構造と等価である。
【０００７】
図２５は、制御ゲートＣＧと浮遊ゲートＦＧ間のキャパシタ容量をＣｉｐ、浮遊ゲートＦＧと基板間のキャパシタ容量をＣｔｏｘとした場合のセル１個分の等価回路を示している。制御ゲートＣＧに書き込み用高電位（Ｖｐｇｍ＝Ｖｃｇ）を与えたときの浮遊ゲートＦＧの電位Ｖｆｇは、ＣｉｐとＣｔｏｘとの容量結合により決定され、次の式で概算される。
【０００８】
Ｖｆｇ＝Ｃｒ×（Ｖｃｇ−Ｖｔ＋Ｖｔ０）
Ｃｒ＝Ｃｉｐ／（Ｃｉｐ＋Ｃｔｏｘ）
上式において、Ｖｔはセルトランジスタの閾値電圧、Ｖｔ０は浮遊ゲートＦＧに電荷が全く入っていない場合の閾値電圧（中性閾値電圧）を表している。
【０００９】
浮遊ゲートＦＧの電位Ｖｆｇが大きいほどトンネル絶縁膜には高電界がかかり、浮遊ゲートＦＧへの電子の注入が起こり易くなる。上式より、Ｖｃｇを一定とした場合において、Ｖｆｇを大きくするためには、容量比（Ｃｒ）を大きくすれば良いことが分かる。すなわち、書き込み電位を低減するためには、ＣｉｐをＣｔｏｘに対して大きくすることが必要である。
【００１０】
キャパシタの容量は、電極間に設けられた薄膜の誘電率及び対向電極の面積に比例し、対向電極間の距離に反比例する。書き込み／消去のため電荷を通過させるトンネル絶縁膜にリーク電流が流れると書き込み／消去を阻害する。このため、Ｃｉｐを増大させるためには通常ゲート絶縁膜と浮遊ゲートＦＧ、制御ゲートＣＧとの接触面積を増大させる手法が用いられている。例えば、スリット幅を抑制して浮遊ゲートＦＧ上面の幅（図２３中の寸法Ａ）を大きくする。あるいは、浮遊ゲートＦＧの膜厚を厚くして浮遊ゲートＦＧの側壁の長さ（図２３中の寸法Ｂ）を伸ばすといった技術が開発されている。
【００１１】
しかし、その結果、ゲートや配線材と比較してスリット加工寸法を極端に微細化する必要があり、且つ、浮遊ゲートＦＧの厚膜化によりゲートの加工難易度が増大している。さらに、微細化に伴い、ワード線ＷＬの相互間で対向するＦＧ−ＦＧ間の寄生容量が増大する。このように、容量比を維持することはセルトランジスタの微細化に対して大きな阻害要因となってきている。
【００１２】
そこで、浮遊ゲートＦＧや制御ゲートＣＧの構成を変えることにより、書き込み電圧を低電圧化する技術が考えられている。
【００１３】
例えば、ブースタプレートと浮遊ゲート間の容量を増大させ、低電圧で書き込み／消去／読み出し動作が可能なＮＡＮＤ型ＥＥＰＲＯＭが開発されている（例えば、特許文献１）。
【００１４】
また、浮遊ゲートと制御ゲートとのカップリング比を大きくし、書き込み電圧を低減させ、素子の微細化を図った不揮発性記憶素子が開発されている（例えば、特許文献２）。
【００１５】
さらに、制御ゲートの両側壁に浮遊ゲートを形成し、書き込み、消去、読出し特性を向上させたＭＯＳＦＥＴを記憶素子とする不揮発性半導体記憶装置が開発されている（例えば、特許文献３）。
【００１６】
また、浮遊ゲートに隣接してアシストゲートを配置したＡＧ−ＡＮＤメモリセルが開発されている（例えば、非特許文献１）。
【００１７】
【特許文献１】
特開平１１−１４５４２９号公報
【００１８】
【特許文献２】
特開２００２−２１７３１８号公報
【００１９】
【特許文献３】
特開２００２−５０７０３号公報
【００２０】
【非特許文献１】
２００２ ＩＥＥＥ， ９５２−ＩＥＤＭ， ２１．６．１， １０−ＭＢ／ｓ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｐｒｏｇｒａｍｍｉｎｇ ｏｆ Ｇｂ−Ｓｃａｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｅｎａｂｌｅｄ ｂｙ Ｎｅｗ ＡＧ−ＡＮＤ Ｃｅｌｌ Ｔｅｃｈｎｏｌｏｇｙ
【００２１】
【発明が解決しようとする課題】
しかし、上記した従来の技術によっても、制御ゲートと浮遊ゲート間の容量を増大することが困難であり、書き込み電圧を低減し、高集積化、高速化を図ることが困難であった。
【００２２】
この発明は上記のような事情を考慮してなされたものであり、その目的は、書き込み電圧の低減でき、かつ大容量で高速化が実現できる不揮発性半導体記憶装置を提供することである。
【００２３】
【課題を解決するための手段】
この発明の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成され、上記半導体基板の同一平面上の第１の方向に周期的に配置され、上記第１の方向に平行かつ上記半導体基板に対して垂直な方向を含んだ平面で切断した断面形状が、上記ゲート絶縁膜に接しかつ上記半導体基板に平行な底面及びこの底面の両端部から上方に延びる互いに対向する二つの斜面を有した略三角形状の浮遊ゲートと、上記浮遊ゲートの上記二つの斜面に対してゲート間絶縁膜を介してそれぞれ主に接して設けられた二つの制御ゲートとからなるメモリセルを有し、上記二つの制御ゲートとの容量結合により上記浮遊ゲートが駆動されることを特徴とする。
【００２４】
この発明の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成され、上記半導体基板の同一平面上の第１の方向に周期的に配置され、上記第１の方向に平行かつ上記半導体基板に対して垂直な方向を含んだ平面で切断した断面形状が、上記ゲート絶縁膜に接しかつ上記半導体基板に平行な底面及びこの底面に平行しかつ対向する上面並びに上記底面と上面とを繋ぐ二つの斜面を有した略台形状の浮遊ゲートと、上記浮遊ゲートの上記二つの斜面に対してゲート間絶縁膜を介してそれぞれ主に接して設けられた二つの制御ゲートとからなるメモリセルを有し、上記二つの制御ゲートとの容量結合により上記浮遊ゲートが駆動されることを特徴とする。
【００２５】
この発明の不揮発性半導体記憶装置は、浮遊ゲートと制御ゲートとを有し、電気的にデータの書き換えが可能な互いに直列接続された複数個のメモリセルと、上記メモリセル列の一端に接続された第１の選択トランジスタと、上記第１の選択トランジスタの他端に接続されたビット線と、上記ビット線に接続されたラッチ機能を有するセンスアンプ回路と、上記メモリセル列の他端に接続された第２の選択トランジスタと、上記第２の選択トランジスタの他端に接続されたソース線と、上記ソース線を駆動するソース線駆動回路と、上記複数個のメモリセルの制御ゲートを駆動する制御ゲート駆動回路とを具備し、上記浮遊ゲートは、半導体基板に垂直な平面で切断した断面形状が、上記半導体基板に平行な底面及びこの底面の両端部から上方に延びる互いに対向する二つの斜面を有した略三角形状をなし、かつ上記制御ゲートは主に上記浮遊ゲートの上記二つの斜面に対してゲート間絶縁膜を介して接していることを特徴とする。
【００２６】
この発明の不揮発性半導体記憶装置は、浮遊ゲートと制御ゲートとを有し、電気的にデータの書き換えが可能な直列接続された複数個のメモリセルと、上記メモリセルの一端に接続された第１の選択トランジスタと、上記第１の選択トランジスタの他端に接続されたビット線と、上記ビット線に接続されたラッチ機能を有するセンスアンプ回路と、上記メモリセル列の他端に接続された第２の選択トランジスタと、上記第２の選択トランジスタの他端に接続されたソース線と、上記ソース線を駆動するソース線駆動回路と、上記複数個のメモリセルの制御ゲートを駆動する制御ゲート駆動回路とを具備し、上記浮遊ゲートは、半導体基板に垂直な平面で切断した断面形状が、上記半導体基板に平行な底面及びこの底面に平行しかつ対向する上面並びに上記底面と上面とを繋ぐ二つの斜面を有した略台形状をなし、かつ上記制御ゲートは主に上記浮遊ゲートの上記二つの斜面に対してゲート間絶縁膜を介して接していることを特徴とする。
【００２７】
この発明の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成され、上記半導体基板の同一平面上の第１の方向に周期的に配置され、上記第１の方向に平行かつ上記半導体基板に対して垂直な方向を含んだ平面で切断した断面形状が、上記ゲート絶縁膜に接しかつ上記半導体基板に平行な底面及び及びこの底面の両端部から上方に延びる互いに対向する二つの斜面を有した略三角形状の２個の浮遊ゲートと、上記２個の浮遊ゲートに対し自己整合するように上記２個の浮遊ゲート間にゲート間絶縁膜を介して埋め込み形成された制御ゲートを具備したことを特徴とする。
【００２８】
この発明の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成され、上記半導体基板の同一平面上の第１の方向に周期的に配置され、上記第１の方向に平行にかつ上記半導体基板に対して垂直な方向を含んだ平面で切断した断面形状が、上記ゲート絶縁膜に接しかつ前記半導体基板に平行な底面及びこの底面に平行しかつ対向する上面並びに上記底面と上面とを繋ぐ二つの斜面を有した略台形状の２個の浮遊ゲートと、上記２個の浮遊ゲートに対し自己整合するように上記２個の浮遊ゲート間にゲート間絶縁膜を介して埋め込み形成された制御ゲートを具備したことを特徴とする。
【００２９】
【発明の実施の形態】
以下、この発明を実施の形態により説明する。
【００３０】
（第１の実施形態）
図１乃至図３は、第１の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの一部の構成を示している。図１はセルアレイの平面図であり、図２は図１のＩＩ−ＩＩ線に沿った断面図であり、図３は図１のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００３１】
Ｐ型のシリコン半導体基板（Ｐ−ｓｕｂ）１１上にはＮ型のウエル（Ｎ−ｗｅｌｌ）１２が形成され、さらにＮ型のウエル１２内にはＰ型のウエル（Ｐ−ｗｅｌｌ）１３が形成されている。
【００３２】
また、Ｐ型のウエル１３にはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）用の溝が掘られ、この溝内に絶縁膜が埋め込まれてＳＴＩ１８が形成されている。
【００３３】
ＳＴＩ１８で電気的に絶縁されたＰ型ウエル１３のそれぞれの表面上には、例えばシリコン酸化膜からなるゲート絶縁膜１４を介して、複数の浮遊ゲート１５が一定のピッチで配列形成されている。ゲート絶縁膜１４は、シリコン窒化物単層あるいはシリコン窒化物を含む積層構造膜からなる。上記複数の浮遊ゲート１５は、図１に示すように、ＳＴＩ１８と平行な方向（第１の方向）に周期的に形成されており、第２図に示すように、第１の方向を含みかつＰ型ウェル表面と垂直な方向で切断した断面形状が、ゲート絶縁膜１４に接しかつ半導体基板に平行な底面及びこの底面の両端部から上方に延びる互いに対向する二つの斜面を有した略三角形状にされている。
【００３４】
また、上記浮遊ゲート１５上には、例えばシリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜、ハフニウム酸化物、ジルコニア酸化物のいずれか１つの単層膜あるいは複数の積層膜（一例としてシリコン酸化膜とシリコン窒化膜との積層膜（ＯＮＯ膜））からなるゲート間絶縁膜１６が形成されている。このゲート間絶縁膜１６は、ゲート絶縁膜１４より厚膜が厚くされている。
【００３５】
さらに、互いに隣り合う２つの浮遊ゲート１５相互間にはワード線ＷＬとなる制御ゲート１７がそれぞれ埋め込み形成されている。これら複数の制御ゲート１７は、一定のピッチで配列形成され、かつ、図１に示すようにＳＴＩ１８に対して垂直な方向に延在するように形成されている。
【００３６】
また、図３の断面図に示すように、浮遊ゲート１３間は、半導体基板に掘られた溝に埋め込まれた絶縁体であるＳＴＩ１８により電気的に絶縁されている。
【００３７】
すなわち、１つの浮遊ゲート１５に着目すると、この１つの浮遊ゲート１５の２つの斜面上に、これらの斜面と主に接するように、上記ゲート間絶縁膜１６を介して２個の制御ゲート１７、１７が形成されている。これら複数の制御ゲート１７は、第２図に示すように、Ｐ型ウェル表面と垂直な第１の方向で切断した断面形状が、Ｐウェル表面と平行な上面及びこの上面の両端部から下方に延びる互いに対向する２つの斜面を持ち下に凸となるような略逆三角形状にされている。
【００３８】
ここで、上記浮遊ゲート１５及び制御ゲート１７はそれぞれ、例えば不純物が導入されて低抵抗化されたポリシリコン膜によって構成されている。
【００３９】
上記浮遊ゲート１５のピッチあるいは制御ゲート１７のピッチを２Ｆとし、各浮遊ゲート１５がゲート絶縁膜１４と接している部分、つまり浮遊ゲート１５の底辺に相当するゲート長をＬｆｇとする。
【００４０】
上記浮遊ゲート１５と制御ゲート１７との間はゲート間絶縁膜１６を介しており、上記浮遊ゲート１５間同士あるいは上記制御ゲート１７間同士もそれぞれのゲート間にかかる耐圧破壊を回避するために、ゲート間絶縁膜１６の膜厚（Ｔｉｇｉ）以上離す必要がある。そのため、Ｌｆｇは次の式で表される範囲で形成される。
【００４１】
Ｆ＜Ｌｆｇ＜２Ｆ−Ｔｉｇｉ
上記式に示されるように、本実施の形態では浮遊ゲート１５のゲート長Ｌｆｇを可能な限り長くすることができる。その結果、上記各浮遊ゲート１５下部のＰ型ウエル１３の表面領域に形成されるチャネルの両端、つまり図２において、制御ゲート１７の下部に位置し、浮遊ゲート１５が設けられておらず、ゲート間絶縁膜１６がゲート絶縁膜１４と接している部分に対応したＰ型ウエル１３の位置にソース／ドレイン領域となる拡散層を形成せず、同一の導電型の半導体領域のみでセルを構成することも可能である。すなわち、第１の実施の形態では、制御ゲート１７の下部及び浮遊ゲート１５の下部に位置するＰ型ウエル１３は全て同一導電型の半導体領域で形成されている。
【００４２】
Ｐ型ウエル１３に異なる導電型の拡散層を形成しないため、トランジスタの微細化にとって大きな問題となるショートチャネル効果の影響は完全に回避することができる。
【００４３】
従来のセルは、１つの制御ゲートにより１つの浮遊ゲートを駆動していた。これに対して、第１の実施形態のセルでは、１つの浮遊ゲート１５はその両側に位置する２つの制御ゲート１７により駆動される。このため、図４の等価回路に示すように、制御ゲートＣＧと浮遊ゲートＦＧとの間の実効的な容量がＣｉｐとＣｉｐとの和となり、従来のセルに比べて大きくなり、書き込み電圧の低減を図ることができる。なお、図４において、Ｃｔｏｘは浮遊ゲートＦＧと基板との間の容量である。
【００４４】
以上のことから、第１の実施形態のセルは、十分な容量比を確保することができる。その結果、セルトランジスタのゲート長や、チャネル幅などを微細化しても容量比を増大させることができ、書き込み電圧を低減化することができる。
【００４５】
例えば、デザインルールで５５ｎｍの世代においてもゲート長を９０ｎｍ程度に長くすることができる。
【００４６】
また、２つの浮遊ゲート１５の間のスペースは、制御ゲート１７により埋め込まれている。このため、ワード線方向に隣接する浮遊ゲート１５相互間の結合容量が遮蔽されている。
【００４７】
図５は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示している。
【００４８】
まず、図５（ａ）に示すように、Ｐ型のシリコン半導体基板１１上にＮ型ウエル１２が形成され、Ｎ型ウエル１２内にＰ型ウエル１３が形成され、続いてＰ型ウエル１３の表面上にゲート絶縁膜１４が形成される。この後、浮遊ゲート１５を形成するためのポリシリコン膜１５ａが堆積され、さらにその上にエッチング用のマスク層１９が形成される。このマスク層１９はライン／スペースの繰り返しパターンを有し、ライン／スペースのピッチＦは例えばデザインルールの最小寸法にされる。
【００４９】
次に異方性エッチング技術により、上記ポリシリコン膜１５ａが選択エッチングされることで、図５（ｂ）に示すように、断面の形状が略三角形状の複数の浮遊ゲート１５が形成される。
【００５０】
続いて、図５（ｃ）に示すように、全面に一様の膜厚のゲート間絶縁膜１６が堆積される。この後は、全面に制御ゲートを形成するためのポリシリコン膜が堆積され、このポリシリコン膜がＣＭＰ（（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程により平坦化されることで、図１及び図２に示すように複数の制御ゲート１７が形成される。
【００５１】
ここで、図５（ａ）に示すマスク層１９の形状や、図５（ｂ）の異方性エッチング工程の際に使用されるエッチングガスの種類やエッチング条件などの設定により、図６及び図７の変形例に示すように、浮遊ゲート１５の断面形状を種々の形状にすることができる。例えば図６の変形例では、浮遊ゲート１５の全体の断面形状は略三角形状を呈しているが、三角形状の頂部は丸みを帯びた形状にされている。
【００５２】
あるいは図７の変形例では、浮遊ゲート１５の頂部の丸みが平坦に近い状態にされ、略台形状にされている。つまり、浮遊ゲート１５の断面形状は、ゲート絶縁膜１４に接しかつ半導体基板に平行な底面及びこの底面に平行しかつ対向する上面並びに上記底面と上面とを繋ぐ二つの斜面を有した形状にされる。
【００５３】
また、浮遊ゲート１５の二つの斜面は直線であっても曲線であってもよく、図８の変形例に示すように曲線である場合に、半導体基板表面からのある高さ位置における斜面の接線と半導体基板表面とのなす角度を高さ位置における斜面の傾斜角とし、ある変数の変化に対し対応する関数の値が増加するのみで減少しない、すなわち変極点を持たない状態を単純増加と定義すると、二つの斜面は半導体基板からの高さが低くなるに従って傾斜角が単純増加する曲面で形成されており、これらの傾斜角は９０度以下である。
【００５４】
図８のような変形は、図７に示すように浮遊ゲート１５の断面形状が略台形状のものにも実施することができる。
【００５５】
（第２の実施形態）
図１乃至図３に示す第１の実施形態のセルアレイは、実際の回路では選択ゲートトランジスタを介してビット線及びソース線に接続される。
【００５６】
図９は、第２の実施形態に係る不揮発性半導体記憶装置のセルアレイの断面を示している。このセルアレイは、複数のメモリセルと２個の選択ゲートとから構成されている。なお、図２と対応する箇所には同じ符号を付してその説明は省略する。
【００５７】
図９に示すセルアレイにおいて、ビット線ＢＬ側に配置された選択ゲートトランジスタＳＧＴ１は、ソース／ドレイン領域となる一対のＮ型の拡散層Ｓ／Ｄと選択ゲートＳＧＳとから構成されている。ビット線ＢＬは上記一対の拡散層Ｓ／Ｄの一方にコンタクトしている。ソース線ＳＬ側に配置された選択ゲートトランジスタＳＧＴ２は、ソース／ドレイン領域となる一対の拡散層Ｓ／Ｄと選択ゲートＳＧＤとから構成されている。ソースＳＬは上記一対の拡散層Ｓ／Ｄの一方にコンタクトしている。なお、前述したように、各セルではソース／ドレイン領域となる拡散層Ｓ／Ｄは形成されていない。
【００５８】
また、図９に示すように、選択ゲートトランジスタＳＧＴ１、ＳＧＴ２の選択ゲートＳＧＳ、ＳＧＤ下部のゲート絶縁膜は、メモリセルの浮遊ゲート１５と制御ゲート１７との間に形成されているゲート間絶縁膜１６と同じ絶縁膜が使用される。
【００５９】
図９に示すセルアレイは、選択ゲートＳＧＳ、ＳＧＤと、ビット線側及びソース線側の各セルＭＣの制御ゲート１７とが分離独立された場合を示している。なお、前述したように、各セルではソース／ドレイン領域となる拡散層Ｓ／Ｄは形成されていない。
【００６０】
上記選択ゲートＳＧＳ、ＳＧＤは、隣接するメモリセルの制御ゲートＣＧ（１７）との間の容量結合によって過度な電界がゲート絶縁膜（図２中の１４）に印加されないようにするため、適切なゲート寸法あるいは構造に設定されることが望ましい。
【００６１】
図１０は、図９に示すセルアレイの等価回路を示している。図１０中、ＣＧはメモリセルの制御ゲートを、ＦＧはメモリセルの浮遊ゲートをそれぞれ表している。
【００６２】
（第３の実施形態）
図１１は、第３の実施形態に係る不揮発性半導体記憶装置のセルアレイの断面を示している。このセルアレイは、複数のメモリセルと２個の選択ゲートとから構成されている。なお、図９と対応する箇所には同じ符号を付してその説明は省略する。
【００６３】
図９に示すセルアレイでは、メモリセルＭＣの各浮遊ゲート１５下部の基板の両側にソース／ドレイン領域となる拡散層が形成されていない場合について説明した。これに対し、図１１のものでは各浮遊ゲート１５下部の基板の両側にソース／ドレイン領域となるＮ型の拡散層Ｓ／Ｄを形成するようにしたものである。
【００６４】
図１２は、図１１に示すセルアレイの等価回路を示している。
【００６５】
（第４の実施形態）
図１３は、第４の実施形態に係る不揮発性半導体記憶装置のセルアレイの断面を示している。このセルアレイは、複数のメモリセルと２個の選択ゲートとから構成されている。なお、図９と対応する箇所には同じ符号を付してその説明は省略する。
【００６６】
図１３に示すセルアレイでは、図９のものに対し、メモリセルＭＣの各制御ゲート１７上及び選択ゲートＳＧＳ、ＳＧＤ上にチタン、コバルト、ニッケル等の金属膜が形成され、その後、熱工程を経ることでシリサイド化され、これらの上にシリサイド膜２０を形成することで、制御ゲート１７及び選択ゲートＳＧＳ、ＳＧＤをサリサイド構造としたものである。
【００６７】
この実施形態のものでは、各メモリセルＭＣの各制御ゲート１７及び選択ゲートＳＧＳ、ＳＧＤの低抵抗化を図ることができる。
【００６８】
次に、第２乃至第４の実施形態の不揮発性半導体記憶装置の動作を説明する。
【００６９】
先ず、図１４、図１５を参照して従来のＮＡＮＤ型ＥＥＰＲＯＭについて説明する。図１４はＮＡＮＤ型ＥＥＰＲＯＭの回路構成を示し、図１５はこのＮＡＮＤ型ＥＥＰＲＯＭにおいて、メモリセルにデータを書き込む場合の電位の一例を示している。図１４と図１５において同一部分には同一符号を付している。
【００７０】
ＮＡＮＤ型ＥＥＰＲＯＭは、隣接する複数のメモリセルＭＣとしてのセルトランジスタ及び選択ゲートＳＧＴ１、ＳＧＴ２のソース・ドレイン間を直列接続して構成されている。選択ゲートＳＧＴ１はビット線ＢＬに接続され、選択ゲートＳＧＴ２はソース線ＳＬに接続されている。
【００７１】
データの書き込み時、ビット線ＢＬ側の選択ゲート線ＳＧＤに所定のゲート電位Ｖｓｇが印加される。次に、ビット線ＢＬに十分低い電位Ｖｂｌが供給される。ゲート電位Ｖｓｇは、Ｖｂｌに対して選択ゲートＳＧＴ１を十分オンできる電位に設定する。ビット線にＶｂｌが供給されると、選択ゲートＳＧＴ１がオンしてＶｂｌがセルトランジスタに伝えられる。このため、セルトランジスタのチャネル電位が十分低下して書き込みが行われる。
【００７２】
従来のＥＥＰＲＯＭは、データの書き込み時に、選択ワード線ＷＬ（図１５中のＣＧ５）に書き込み電位Ｖｐｇｍを与えてセルに書き込みを行う動作、及び非選択ワード線ＷＬ（図１５中のＣＧ５以外）に転送電位Ｖｐａｓｓを与えてチャネルを形成する動作のいずれも制御ゲートと浮遊ゲートの容量結合を利用している。
【００７３】
図１６は、上記第２の実施形態に係る不揮発性半導体記憶装置の断面を示しており、データ書き込みを行う場合に各部に印加される電位の一例を示している。
【００７４】
前述したように１つの浮遊ゲートＦＧは２つの制御ゲートＣＧを共有しており、２つの制御ゲートＣＧにより１つの浮遊ゲートＦＧが選択される。つまり、二つの制御ゲートＣＧとの容量結合により浮遊ゲートＦＧが駆動される。
【００７５】
書き込み時に、書き込みが行われる書き込みセルの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧに、例えば同一の書き込み電圧Ｖｐｇｍが印加され、基板（Ｐ型ウエル１３）が例えば０Ｖに設定される。この書き込みセルの等価回路を図１７に示す。この状態において、基板から浮遊ゲートＦＧに電荷が注入される。
【００７６】
第１の実施形態で説明したように、この発明を用いると微細化に関わらず容量比を増大することができ、従来と比べＶｐｇｍを低減することができる。
【００７７】
なお、上記各制御ゲートＣＧ及び選択ゲートＳＧＤ、ＳＧＳに印加される電位は、制御ゲート駆動回路としてのロウデコーダ回路で生成される。
【００７８】
上記の書き込み動作では、２つの制御ゲートＣＧに同一の電圧を供給して１つの浮遊ゲートＦＧを駆動する場合について説明した。しかし、これは２つの制御ゲートＣＧに互いに異なる電位を供給することもできる。
【００７９】
図１８は、一方の制御ゲートＣＧにＶｐｇｍ、他方の制御ゲートＣＧに０Ｖを供給する場合の書き込みセルの等価回路を示している。図１８において、ＣｉｐとＣｔｏｘの容量比を１．５：１と仮定し、浮遊ゲートＦＧに電荷が全く注入されていない中性の閾値電圧、及び現在の閾値電圧は０Ｖとする。図１７に示す場合、浮遊ゲートＦＧの電位Ｖｆｇは次のようになる。
【００８０】
【００８１】
【００８２】
図１９は、上記特性を利用したデータ書き込みの例を示している。図１９において、書き込みセルの両側の制御ゲートＣＧにはそれぞれＶｐｇｍが印加されている。上記仮定を用いると、書き込みセルの浮遊ゲートＦＧには０．７５×Ｖｐｇｍの電位が印加される。また、書き込みセルの左側に隣接しているセルの２つの制御ゲートＣＧの一方には０Ｖが、他方にはＶｐｇｍが印加されている。このため、書き込みセルの左側に隣接したセルの浮遊ゲートＦＧには０．３７５×Ｖｐｇｍの電位が印加される。したがって、この隣接セルへの電界ストレスは、選択セルの浮遊ゲートＦＧに比べて１／２となり、誤書き込みを抑制することが可能である。上記セルからさらに離れた制御ゲートＣＧ２には、電位の転送、あるいはチャネル電位を昇圧するための所定の電位Ｖｐａｓｓが印加される。実際のデバイス動作時には、書き込み特性、チャネル昇圧特性、電位転送特性などを考慮し、制御ゲートＣＧの電位が適切に組み合わされる。
【００８３】
図２０は、上記第２の実施形態に係る不揮発性半導体記憶装置の断面を示しており、データ消去を行う場合に各部に印加される電位の一例を示している。
【００８４】
データ消去を行う場合、メモリセルが配置されている基板（Ｐ型ウエル１３）を消去電位Ｖｅｒａに昇圧する。これと同時に、ビット線ＢＬ及びソース線ＳＬが接続されている拡散層Ｓ／Ｄ及び選択ゲートＳＧＳ、ＳＧＤは、破壊を防ぐため基板と同電位Ｖｅｒａに昇圧する。さらに、消去するセルに隣接する制御ゲートＣＧに十分低い電位、例えば０Ｖを供給する。すると、浮遊ゲートＦＧから昇圧された基板へ電荷が引き抜かれ、データが消去される。
【００８５】
なお、消去しないセルは、制御ゲートＣＧをフローティングとする。このようにすると、基板との容量結合により制御ゲートＣＧの電位が基板電位まで昇圧され、データの消去が抑制される。
【００８６】
このように、浮遊ゲートＦＧの両側に制御ゲートＣＧを配置したセル構造のメモリにおいても、確実にデータを消去できる。
【００８７】
図２１は、上記第２の実施形態に係る不揮発性半導体記憶装置の断面を示しており、データ読み出しを行う場合に各部に印加される電位の一例を示している。
【００８８】
図２１において、読み出しセルの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧには、読み出し電圧Ｖｗｌが供給される。読み出し電圧Ｖｗｌは、書き込み特性、データ保持特性、セルトランジスタ閾値電圧の動作範囲などを考慮して適切な電位に設定されていることが望ましい。仮に読み出し電圧Ｖｗｌ＝０Ｖと設定すると、読み出しセルの浮遊ゲートＦＧには０Ｖの電位が与えられる。
【００８９】
一方、読み出しセルに隣接する２つの制御ゲートＣＧのさらに隣の制御ゲートＣＧには、セル電流を流すための電位Ｖｒｅａｄが印加されている。Ｖｒｅａｄは、読み出しセルに接続されている非選択セルの影響を除き、読み出しセルの閾値電圧を判定するために適切な電位に設定されていることが望ましい。
【００９０】
ビット線ＢＬにはラッチ機能を有するセンスアンプ回路が接続され、読み出し時に、読み出しセルの閾値電圧がセンスアンプ回路で判定されてデータがセンスされる。ここで、読み出し時に、セルの両側に配置された２つの制御ゲートＣＧの両方が読み出し電圧Ｖｗｌになったセルのみ閾値電圧が判定され、２つの制御ゲートＣＧの電位が上記と異なる組み合わせとなったセルは、記憶されたデータに拘わらずオン状態となるように設定されている。
【００９１】
なお、この発明は上記各実施形態に限定されるものではなく、この発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００９２】
例えば、図９に示すように、複数個のメモリセルを直列接続して、複数個のメモリセルをＮＡＮＤ型に接続する場合を説明したが、これは複数個のメモリセルトランジスタをＡＮＤ型に接続するようにしてもよい。
【００９３】
【発明の効果】
以上、説明したようにこの発明によれば、書き込み電圧の低減でき、かつ大容量で高速化が実現できる不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの一部の構成を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿った断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿った断面図。
【図４】第１の実施形態のセルの等価回路図。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の変形例を示す断面図。
【図７】第１の実施形態に係る不揮発性半導体記憶装置の図６とは異なる変形例を示す断面図。
【図８】第１の実施形態に係る不揮発性半導体記憶装置の図６、図７とは異なる変形例を示す断面図。
【図９】第２の実施形態に係る不揮発性半導体記憶装置のセルアレイの断面図。
【図１０】図９のセルアレイの等価回路図。
【図１１】第３の実施形態に係る不揮発性半導体記憶装置のセルアレイの断面図。
【図１２】図１１のセルアレイの等価回路図。
【図１３】第４の実施形態に係る不揮発性半導体記憶装置のセルアレイの断面図。
【図１４】従来のＮＡＮＤ型ＥＥＰＲＯＭを示す回路図。
【図１５】図１４に示すメモリセルにデータを書き込む場合の電位の一例を示す図。
【図１６】第２の実施形態に係る不揮発性半導体記憶装置でデータ書き込みを行う場合に各部に印加される電位の一例を示す図。
【図１７】図１６に示すセルにデータを書き込む場合の電位設定の一例を示す等価回路図。
【図１８】図１６に示すセルにデータを書き込む場合の電位設定の他の例を示す等価回路図。
【図１９】図１８に示す電位設定を用いたデータの書き込みの例を示す図。
【図２０】第２の実施形態に係る不揮発性半導体記憶装置でデータ消去を行う場合に各部に印加される電位の一例を示す図。
【図２１】第２の実施形態に係る不揮発性半導体記憶装置でデータ読み出し時に各部に印加される電位の一例を示す図。
【図２２】従来の不揮発性半導体記憶装置の一例を示す平面図。
【図２３】図２２の２３−２３線に沿った断面図。
【図２４】図２２の２４−２４線に沿った断面図。
【図２５】図２２の等価回路図。
【符号の説明】
１１…Ｐ型のシリコン半導体基板（Ｐ−ｓｕｂ）、１２…Ｎ型ウエル（Ｎ−ｗｅｌｌ）、１３…Ｐ型ウエル（Ｐ−ｗｅｌｌ）、１４…ゲート絶縁膜、１５…浮遊ゲート、１６…ゲート間絶縁膜、１７…制御ゲート、１８…ＳＴＩ、１９…マスク層、ＭＣ…メモリセル、ＦＧ…浮遊ゲート、ＣＧ…制御ゲート、ＢＬ…ビット線、ＳＬ…ソース線、Ｓ／Ｄ…拡散層、ＳＧＴ１，ＳＧＴ２…選択ゲートトランジス、ＳＧＳ，ＳＧＤ…選択ゲート。
Claims (22)
- 半導体基板上にゲート絶縁膜を介して形成され、上記半導体基板の同一平面上の第１の方向に周期的に配置され、上記第１の方向に平行かつ上記半導体基板に対して垂直な方向を含んだ平面で切断した断面形状が、上記ゲート絶縁膜に接しかつ上記半導体基板に平行な底面及びこの底面の両端部から上方に延びる互いに対向する二つの斜面を有した略三角形状の浮遊ゲートと、上記浮遊ゲートの上記二つの斜面に対してゲート間絶縁膜を介してそれぞれ主に接して設けられた二つの制御ゲートとからなるメモリセルを有し、
上記二つの制御ゲートとの容量結合により上記浮遊ゲートが駆動されることを特徴とする不揮発性半導体記憶装置。 - 半導体基板上にゲート絶縁膜を介して形成され、上記半導体基板の同一平面上の第１の方向に周期的に配置され、上記第１の方向に平行かつ上記半導体基板に対して垂直な方向を含んだ平面で切断した断面形状が、上記ゲート絶縁膜に接しかつ上記半導体基板に平行な底面及びこの底面に平行しかつ対向する上面並びに上記底面と上面とを繋ぐ二つの斜面を有した略台形状の浮遊ゲートと、上記浮遊ゲートの上記二つの斜面に対してゲート間絶縁膜を介してそれぞれ主に接して設けられた二つの制御ゲートとからなるメモリセルを有し、
上記二つの制御ゲートとの容量結合により上記浮遊ゲートが駆動されることを特徴とする不揮発性半導体記憶装置。 - 浮遊ゲートと制御ゲートとを有し、電気的にデータの書き換えが可能な互いに直列接続された複数個のメモリセルと、
上記メモリセル列の一端に接続された第１の選択トランジスタと、
上記第１の選択トランジスタの他端に接続されたビット線と、
上記ビット線に接続されたラッチ機能を有するセンスアンプ回路と、
上記メモリセル列の他端に接続された第２の選択トランジスタと、
上記第２の選択トランジスタの他端に接続されたソース線と、
上記ソース線を駆動するソース線駆動回路と、
上記複数個のメモリセルの制御ゲートを駆動する制御ゲート駆動回路とを具備し、
上記浮遊ゲートは、半導体基板に垂直な平面で切断した断面形状が、上記半導体基板に平行な底面及びこの底面の両端部から上方に延びる互いに対向する二つの斜面を有した略三角形状をなし、かつ上記制御ゲートは主に上記浮遊ゲートの上記二つの斜面に対してゲート間絶縁膜を介して接していることを特徴とする不揮発性半導体記憶装置。 - 浮遊ゲートと制御ゲートとを有し、電気的にデータの書き換えが可能な直列接続された複数個のメモリセルと、
上記メモリセルの一端に接続された第１の選択トランジスタと、
上記第１の選択トランジスタの他端に接続されたビット線と、
上記ビット線に接続されたラッチ機能を有するセンスアンプ回路と、
上記メモリセル列の他端に接続された第２の選択トランジスタと、
上記第２の選択トランジスタの他端に接続されたソース線と、
上記ソース線を駆動するソース線駆動回路と、
上記複数個のメモリセルの制御ゲートを駆動する制御ゲート駆動回路とを具備し、
上記浮遊ゲートは、半導体基板に垂直な平面で切断した断面形状が、上記半導体基板に平行な底面及びこの底面に平行しかつ対向する上面並びに上記底面と上面とを繋ぐ二つの斜面を有した略台形状をなし、かつ上記制御ゲートは主に上記浮遊ゲートの上記二つの斜面に対してゲート間絶縁膜を介して接していることを特徴とする不揮発性半導体記憶装置。 - 半導体基板上にゲート絶縁膜を介して形成され、上記半導体基板の同一平面上の第１の方向に周期的に配置され、上記第１の方向に平行かつ上記半導体基板に対して垂直な方向を含んだ平面で切断した断面形状が、上記ゲート絶縁膜に接しかつ上記半導体基板に平行な底面及び及びこの底面の両端部から上方に延びる互いに対向する二つの斜面を有した略三角形状の２個の浮遊ゲートと、
上記２個の浮遊ゲートに対し自己整合するように上記２個の浮遊ゲート間にゲート間絶縁膜を介して埋め込み形成された制御ゲート
を具備したことを特徴とする不揮発性半導体記憶装置。 - 半導体基板上にゲート絶縁膜を介して形成され、上記半導体基板の同一平面上の第１の方向に周期的に配置され、上記第１の方向に平行かつ上記半導体基板に対して垂直な方向を含んだ平面で切断した断面形状が、上記ゲート絶縁膜に接しかつ前記半導体基板に平行な底面及びこの底面に平行しかつ対向する上面並びに上記底面と上面とを繋ぐ二つの斜面を有した略台形状の２個の浮遊ゲートと、
上記２個の浮遊ゲートに対し自己整合するように上記２個の浮遊ゲート間にゲート間絶縁膜を介して埋め込み形成された制御ゲート
を具備したことを特徴とする不揮発性半導体記憶装置。 - 前記二つの斜面がほぼ直線であることを特徴とする請求項１ないし６のいずれか１項記載の不揮発性半導体記憶装置。
- 前記二つの斜面は曲線をなし、前記半導体基板表面からのある高さ位置における前記斜面の接線と前記半導体基板表面とのなす角度を前記高さ位置における斜面の傾斜角とすると、前記二つの斜面は前記半導体基板からの高さが低くなるに従って前記傾斜角が単純増加する曲面で形成されていることを特徴とする請求項１ないし６のいずれか１項記載の不揮発性半導体記憶装置。
- 前記傾斜角は９０度以下であることを特徴とする請求項８記載の不揮発性半導体記憶装置。
- 前記浮遊ゲート相互間は、前記半導体基板に掘られた溝に埋め込まれた絶縁体により、電気的に絶縁されていることを特徴とする請求項１ないし６のいずれか１項記載の不揮発性半導体記憶装置。
- 前記浮遊ゲートのピッチあるいは前記制御ゲートのピッチを２Ｆとし、前記浮遊ゲートのゲート長をＬｆｇ、前記ゲート間絶縁膜の膜厚をＴｉｇｉとすると、Ｌｆｇは
Ｆ＜Ｌｆｇ＜２Ｆ−Ｔｉｇｉ
の範囲に設定されていることを特徴とする請求項１ないし６のいずれか１項記載の不揮発性半導体記憶装置。 - 前記制御ゲートの下部に位置しかつ前記浮遊ゲートの下部に位置していない前記半導体基板の表面領域には、前記半導体基板とは異なる導電型の拡散層が形成されていることを特徴とする請求項１ないし６のいずれか１項記載の不揮発性半導体記憶装置。
- 前記制御ゲートの下部及び前記浮遊ゲートの下部に位置する前記半導体基板は全て同一導電型の半導体領域で形成されていることを特徴とする請求項１ないし６のいずれか１項記載の不揮発性半導体記憶装置。
- 前記メモリセル列にはＮ個のメモリセルが直列に接続されており、前記制御ゲートは（Ｎ＋１）個設けられていることを特徴とする請求項３または４記載の不揮発性半導体記憶装置。
- 前記ゲート間絶縁膜は、シリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜、ハフニウム酸化物、ジルコニア酸化物のいずれか１つの単層膜あるいは複数の積層膜であることを特徴とする請求項１ないし６のいずれか１項記載の不揮発性半導体記憶装置。
- 前記ゲート間絶縁膜は、前記ゲート絶縁膜より厚膜が厚いことを特徴とする請求項１ないし６のいずれか１項記載の不揮発性半導体記憶装置。
- 前記ゲート絶縁膜は、シリコン窒化物単層あるいはシリコン窒化物を含む積層構造膜であることを特徴とする請求項１ないし６のいずれか１項記載の不揮発性半導体記憶装置。
- 前記浮遊ゲート及び前記制御ゲートがそれぞれポリシリコンで形成されていることを特徴とする請求項１ないし６のいずれか１項記載の不揮発性半導体記憶装置。
- 前記制御ゲートが、チタン、コバルトあるいはニッケル金属のサリサイド構造であることを特徴とする請求項１ないし６のいずれか１項記載の不揮発性半導体記憶装置。
- 前記制御ゲートが、タングステン、アルミニウム、あるいは銅金属からなる配線に接続されていることを特徴とする請求項１ないし６のいずれか１項記載の不揮発性半導体記憶装置。
- 前記複数個のメモリセルがＮＡＮＤ型に接続されていることを特徴とする請求項３または４記載の不揮発性半導体記憶装置。
- 前記複数個のメモリセルトランジスタがＡＮＤ型に接続されていることを特徴とする請求項３または４記載の不揮発性半導体記憶装置。
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