CN1300852C - 非易失半导体存储器 - Google Patents
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Abstract
在半导体基底上形成栅极绝缘膜(14)。在栅极绝缘膜(14)上形成浮动栅极(15)。浮动栅极(15)具有基本为三角形的、沿着一个平面得到的截面，该平面以平行于半导体基底上的第一方向并且垂直于半导体基底的方式延伸，并且具有与栅极绝缘膜接触的底部和从底部的端部向上延伸的两个倾斜侧。一对控制栅极(17，17)与浮动栅极(15)的两个倾斜侧上形成的栅极间绝缘膜(16)接触。浮动栅极(15)适于由与该对控制栅极(17，17)的电容性耦合驱动。
Description
技术领域
本发明涉及具有包含浮动栅极和控制栅极的多层栅极结构的非易失半导体存储器。
背景技术
图1至3图解了通过使用浅沟槽隔离(STI)实现的已知NAND型EEPROM。图1是示意顶视图，图2和3是图1的两个不同的剖视图。
如图2所示，在硅质基底(Si-sub)上形成作为隧道绝缘膜的栅极绝缘膜GI，并且在其上形成浮动栅极FG。相邻单元的浮动栅极FG分立并且彼此电气隔离。彼此分离位置邻近的浮动栅极FG的结构被称作缝隙(slit)。一对缝隙之间的浮动栅极FG被栅极间绝缘膜IGI覆盖在顶部和相对横向侧。因为其被隧道绝缘膜和栅极间绝缘膜覆盖，可以使每个浮动栅极FG长时间拥有电荷。
在栅极间绝缘膜上形成控制栅极CG。通常，控制栅极CG被大量单元晶体管共享，并且适于同时驱动该数目的单元晶体管。控制栅极CG还被称作字线WL。
另一方面，沿着位线BL得到图3的剖视图。从图3观察，图2图解的堆叠栅极结构沿着位线BL的方向在基底上按行排列。通过抗蚀剂或加工掩模层，以自对准方式加工每个单元晶体管。在若干单元通过选择栅极串联的NAND型存储器中，相邻单元共享源极和漏极以减少每个单元占据的面积。以微制程的最小特征尺寸形成每个字线WL和分隔相邻字线WL的间隙。
通过向相应控制栅极CG提供高写电位并且使基底接地，电子被注入浮动栅极FG。由于单元晶体管被微型化(micronized)，在相邻单元之间，以及浮动栅极FG和外围结构之间出现更高的寄生电容。因此，为了提高数据写入速率，往往提高单元晶体管的写电压。当高电压被用于写电压时，控制栅极CG需要可靠地彼此绝缘，并且字线驱动电路需要承受高电压。当高密度地排列存储器元件并且驱动它们高速操作时，会带来问题。
通过观察图1和3示出的结构，可以粗略估计写操作所需的电位。控制栅极CG和浮动栅极FG，以及浮动栅极FG和基底可以被看作电容器，其中栅极绝缘膜和隧道绝缘膜分别被夹在中间。换言之，从控制栅极CG观察，存储器单元相当于其中串联两个电容器的结构。
图4是当控制栅极CG和浮动栅极FG之间的电容器的电容为Cip，并且浮动栅极FG和基底之间的电容器的电容为Ctox时所获得的单元的等价电路图。通过Cip和Ctox定义当高写电位(Vpgm＝Vcg)提供给控制栅极CG时浮动栅极FG的电位Vfg，并且使用下面的公式可以粗略估计电位Vfg：
Vfg＝Cr×(Vcg-Vt+Vt0)，
其中Cr＝Cip/(Cip+Ctox)，并且Vt表示单元晶体管的阈值电压，而Vto表示当浮动栅极FG全部释放电荷时的阈值电压(中性(neutral)阈值电压)。
浮动栅极FG的电位Vfg越高，则提供给隧道绝缘膜的电场就越强，因此可以容易地向浮动栅极FG注入电子。根据上述公式应当理解，通过提高电容比(Cr)可以提高Vfg的数值，假定Vcg保持到固定水平。换言之，有必要使Cip相对于Ctox具有较大数值，以减少写电压。
电容器的电容与电极之间排列的薄膜的介电常数和相对电极的面积成比例，并且与相对电极之间的距离成反比。当为进行写入/擦除操作而使泄漏电流流过隧道绝缘膜以允许电荷通过时，写入/擦除操作遇到阻碍。因此，提高栅极绝缘膜和浮动栅极FG的接触面积，以及栅极绝缘膜和控制栅极CG的接触面积的技术通常被用来提高Cip的数值。目前已经开发出各种技术，例如通过减少缝隙的宽度来增加浮动栅极FG的顶端表面(图2的尺寸A)的技术，和通过提高浮动栅极FG的薄膜厚度来提高浮动栅极FG的横向壁长度(图2中的尺寸B)的技术。
然而，当使用这种技术时，需要相对于栅极和线材的尺寸使得缝隙极其微型化，并且随着浮动栅极FG的变厚，形成栅极的难度相应增加。另外，由于微型化，FG-FG之间的寄生电容增加。概括地说，它阻碍单元晶体管的微型化保持电容比。
期望通过修改浮动栅极FG和控制栅极CG的结构来降低写电压。
事实上，日本公开专利(Kokai)No.11-145429描述了一种NAND型EEPROM，其被设计成允许通过提高增流板(booster plates)之间的电容，以低电压执行写/擦除/读操作。
日本公开专利(Kokai)No.2002-217318描述了一种非易失存储器器件，其包含通过提高浮动栅极和控制栅极的耦合比并且从而降低写电压来实现的微型化元件。
日本公开专利(Kokai)No.2002-50703描述了一种包含MOSFET的非易失半导体存储器器件，该MOSFET具有通过在每个控制栅极的相对横向侧形成浮动栅极来实现的改进写/擦除/读特性和面积。
此外，Y.Sasago等人，″10-MB/s Multi-Level Programming ofGb-Scale Flash Memory Enabled by New AG-AND Cell Technology″，2002IEEE IEDM，pp.952-954描述了一种AG-AND存储器单元，其中辅助栅极排列在浮动栅极附近。
然而仍然难以通过上述现有技术提高控制栅极和浮动栅极之间的电容。换言之，难以通过现有技术降低写电压和实现高速操作的高度集成的存储器。因此，能够降低写电压的非易失半导体存储器具有高容量，并且实现了高速操作。
发明内容
根据本发明的一个方面，提供了一种非易失半导体存储器，包括：具有浮动栅极和一对控制栅极的存储器单元，浮动栅极形成在栅极绝缘膜上，而栅极绝缘膜形成在半导体基底上，浮动栅极具有沿着一个平面得到的截面，该平面以平行于半导体基底上的第一方向并且垂直于半导体基底的方式延伸，浮动栅极还具有与栅极绝缘膜接触的底部，和两个从底部的端部向上延伸的倾斜侧，而该对控制栅极与浮动栅极的两个倾斜侧上形成的栅极间绝缘膜接触，浮动栅极适于由与该对控制栅极的电容性耦合来驱动。
根据本发明的另一个方面，提供了一种非易失半导体存储器，包括：具有多个存储器单元的存储器单元列，每个存储器单元具有浮动栅极和控制栅极，并且适于进行电数据改写，连接到存储器单元列的一端的第一选择晶体管，连接到第一选择晶体管的另一端的位线，连接到位线并且具有锁存特性的检测放大器电路，连接到存储器单元列另一端的第二选择晶体管，连接到第二选择晶体管另一端的源极线，驱动源极线的源极线驱动电路，和驱动多个存储器单元的控制栅极的控制栅极驱动电路，多个存储器单元的浮动栅极在半导体基底的表面的第一方向上循环排列，每个浮动栅极具有沿着一个平面得到的截面，所述平面以平行于第一方向并且垂直于半导体基底的方式延伸，所述浮动栅极还具有底部和从底部的端部向上延伸的两个倾斜侧，并且一对控制栅极与每个浮动栅极的两个倾斜侧上形成的栅极间绝缘膜接触。
附图说明
图1是已知非易失半导体存储器的示意顶视图；
图2是图1的示意剖视图；
图3是图1的不同于图2的示意剖视图；
图4是图1的等价电路的电路图；
图5是非易失半导体存储器的第一实施例的部分单元阵列的示意顶视图；
图6是图5的单元阵列的示意剖视图；
图7是图5的单元阵列的不同于图6的示意剖视图；
图8是第一实施例的单元的等价电路的电路图；
图9是非易失半导体存储器的第一实施例的一部分的示意剖视图，其图解了制造方法的第一步骤；
图10是图解图9的步骤之后的下一步骤的示意剖视图；
图11是图解图10的步骤之后的下一步骤的示意剖视图；
图12是所获得的非易失半导体存储器部分的示意剖视图，其是第一实施例的第一修改实施例；
图13是所获得的非易失半导体存储器部分的示意剖视图，其是第一实施例的第二修改实施例；
图14是所获得的非易失半导体存储器部分的示意剖视图，其是第一实施例的第三修改实施例；
图15是非易失半导体存储器的第二实施例的单元阵列的示意剖视图；
图16是图15的单元阵列的等价电路的电路图；
图17是非易失半导体存储器的第三实施例的单元阵列的示意剖视图；
图18是图17的单元阵列的等价电路的电路图；
图19是非易失半导体存储器的第四实施例的单元阵列的示意剖视图；
图20是已知NAND型EEPROM的电路图；
图21是在向图20所示的NAND型EEPROM写入数据时可以使用的示例性电位组合的示意图；
图22是在向非易失半导体存储器的第二实施例写入数据时分别提供给相关部分的示例性电位组合的示意图；
图23是图22中示出的单元的等价电路的电路图，用于图解当向单元写入数据时可以使用的第一示例性选择电位组合；
图24是图22中示出的单元的等价电路的电路图，用于图解当向单元写入数据时可以使用的第二示例性选择电位组合；
图25是使用图24示出的电位组合的数据写入操作例子的示意图；
图26是在从非易失半导体存储器的第二实施例擦除数据时分别提供给相关部分的示例性电位组合的示意图；
图27是在从非易失半导体存储器的第二实施例读取数据时分别提供给相关部分的示例性电位组合的示意图；而
图28是非易失半导体存储器的第五实施例的存储器单元阵列的电路图。
具体实施方式
现在更详细地描述本发明的实施例。
(第1实施例)
图5至7图解了非易失半导体存储器的第一实施例的部分单元阵列。图5是该部分单元阵列的示意顶视图。图6和7是沿着图5中的不同剖面线得到的示意剖视图。
在P型硅半导体基底(P-sub)11上形成N型井(N-well)12。在N型井12上形成P型井(P-well)13。在P型井13中形成浅沟槽隔离(STI)的多个沟道。在沟道中埋植绝缘膜以形成STI层18。
在被STI层18彼此电气隔离的P型井13的表面中的每个上以预定间距形成和排列多个浮动栅极15，其中作为例如氧化硅薄膜的栅极绝缘膜14介入其间。栅极绝缘膜14或者是单氮化硅层，或者是具有多层结构并且包含氮化硅的层。如图5所示，多个浮动栅极15在与相应STI层18平行延伸的方向(第一方向)上循环排列。如沿着在第一方向延伸的线相对于P型井13的表面垂直得到的图6的横截面视图所示，每个浮动栅极15显示出基本为三角形的横截面，该横截面具有与栅极绝缘膜14保持接触并且与半导体基底平行延伸的底线，和一对相对配置、分别从底线的相对端向上延伸的斜边。
此外，在浮动栅极15上形成栅极间绝缘膜16。栅极间绝缘膜16或者是单层薄膜(可以是例如氧化硅薄膜，氮化硅薄膜，氧化铝(Al)薄膜，氧化铪薄膜或氧化锆薄膜)，或者是多层薄膜(可以是例如通过排列氧化硅薄膜和氮化硅薄膜(ONO薄膜)而形成的多层薄膜)。栅极间绝缘膜16的厚度大于栅极绝缘膜14。
另外，充当字线WL的控制栅极17被埋植在任何两个位置邻近的浮动栅极15的对之间。控制栅极17以预定间距排列，并且在垂直于图5所示的STI层18的方向上延伸。
如图7所示，任何两个位置邻近的浮动栅极15被STI层18电气隔离，STI层18是埋植在半导体基底中形成的沟道内的绝缘体。
更具体地，得到单个浮动栅极15。在浮动栅极15的两个斜边上形成一对控制栅极17，17，栅极间绝缘膜16介入其间并且与栅极15的斜边保持接触。如沿着在第一方向延伸的线相对于P型井的表面垂直得到的图6的剖视图所示，每个控制栅极17具有向下突出的反置三角轮廓，该轮廓具有与P型井的表面平行延伸的顶端表面，和一对相对配置、从顶端表面的相对边缘向下延伸的斜边。
通过例如其中注入杂质以降低电阻的多晶硅薄膜形成浮动栅极15和控制栅极17。
这里假定浮动栅极15或控制栅极17的排列间距为2F，并且每个浮动栅极15的与栅极绝缘膜14保持接触的表面的长度，或者对应于浮动栅极15的底部长度的栅极长度为Lfg。
排列浮动栅极15和控制栅极17，其中栅极间绝缘膜16介入其间。任何两个位置邻近的浮动栅极15或控制栅极17之间需要彼此分离一个大于栅极间绝缘膜16的厚度(Tigi)的距离，以避免每个栅极的任何击穿。于是，选择Lfg以满足以下关系。
F＜Lfg＜2F-Tigi
应当理解，这个实施例的每个浮动栅极15的栅极长度Lfg可以得到尽可能大的数值。结果，不必形成扩散层，该扩散层在位于浮动栅极15下面的P型井13的表面上形成的沟道的相对边缘上，即在位于控制栅极17下面的P型井13的每个部分上变成源极/漏极区，并且对应于一个区域，其中没有排列浮动栅极15并且栅极间绝缘膜16与图6示出的栅极绝缘膜14接触。换言之，可以只在显示相同导电类型的半导体区中形成每个单元。概括地说，在第一实施例中，位于控制栅极17和浮动栅极15下面的P型井13的每个部分完全是显示相同导电类型的半导体区。
由于没有在P型井13中形成导电类型与P型井13相反的扩散层，可以完全避免会给晶体管微型化造成严重问题的短沟道效应的影响。
在常规单元中，由控制栅极驱动每个浮动栅极。相反，在第一实施例的单元中，由位于浮动栅极15相对侧的一对控制栅极17驱动浮动栅极15。于是，从图8的等价电路观察，控制栅极CG和浮动栅极FG之间的有效电容是Cip和Cip的和数，该和数大于常规单元，使得可以降低写电压。注意，在图8中，Ctox表示浮动栅极FG和基底之间的电容。
根据上述应当理解，第一实施例的每个单元可以保证足够大的电容比。结果，如果降低单元晶体管的栅极长度和沟道宽度，则可以提高电容比，使得能够降低写电压。
例如，根据设计规则，可以在55nm的生成中使用大约90nm的栅极长度。
控制栅极17被埋植在两个位置邻近的浮动栅极15之间的空间中。因此，防止发生在字线方向位置附近的任何两个浮动栅极15的电容性耦合。
图9至11图解了制造第一实施例的非易失半导体存储器的方法的不同步骤。
如图9所示，在P型硅半导体基底11上形成N型井12，并且在N型井12上形成P型井13。接着，在P型井13上形成栅极绝缘膜14。随后多晶硅薄膜15a被沉积在栅极绝缘膜14以便形成浮动栅极15，并且在其上形成蚀刻掩模层19。蚀刻掩模层19具有线条/空白的重复图案，并且符合设计规则的最小间距F被用于线条/空间的排列。
接着，随着通过各向异性蚀刻技术有选择地蚀刻多晶硅薄膜15a，按行形成具有图10所示的基本为三角形的截面的若干浮动栅极15。
此后，栅极间绝缘膜16被沉积在图11所示的整个表面上，并且接着还在整个表面上沉积多晶硅薄膜以形成控制栅极。随着通过化学机械抛光(CMP)步骤使多晶硅薄膜变平，产生图5和6所示的若干控制栅极17。
通过适当选择图9示出的步骤中使用的掩模层19的轮廓，图10示出的各向异性蚀刻步骤中使用的蚀刻气体类型，蚀刻条件等等，可以使浮动栅极15显示不同的截面，以产生诸如图12所示的第一修改实施例或图13所示的第二修改实施例的修改实施例。
例如，在图12所示的非易失半导体存储器的第一修改实施例的情况下，浮动栅极15显示出具有圆形顶点的基本为三角形的截面。
另一方面，在图13所示的非易失半导体存储器的第二修改实施例的情况下，浮动栅极15显示出梯形截面，并且没有顶点。换言之，每个浮动栅极15的截面具有与半导体基底的表面平行延伸的底线，相对布置并且与底线平行延伸的顶线，和连接顶线与底线的拖曳斜线。
浮动栅极15的两个斜线可以是直线或曲线。
图14示出了非易失半导体存储器的第三修改实施例的部分的示意剖视图，其中两个斜线是曲线，其倾斜角根据相距半导体基底的高度的函数而线性增加，假定每个曲线的倾斜角被定义成通过相距半导体基底表面的指定高度和半导体基底表面的正切形成的角度，并且根据相对一个变量的，其值只会增加并且不会减小，因此不显示任何拐点的函数来定义线性增加。倾斜角始终不大于90度。
图14的修改实施例可以被称作图13的实施例(其中浮动栅极15显示出基本为梯形的截面)的变型。
(第2实施例)
图5至7示出的第一实施例的单元阵列通过实际电路排列中的选择栅极晶体管连接到位线和源极线。
图15是非易失半导体存储器的第二实施例的单元阵列的示意剖视图。所说明的单元阵列包括多个串联存储器单元和一对选择栅极。在图15中，对应于图6的部件的部件分别用相同的参考符号表示，并且不会进一步地描述。
在图15的单元阵列中，布置在位线BL一侧的选择栅极晶体管SGT1包括充当源极/漏极区的一对N型扩散层S/D，和选择栅极SGS。位线BL与该对扩散层S/D中的一个接触。布置在源极线SL一侧的选择栅极晶体管SGT2包括充当源极/漏极区的一对扩散层S/D和选择栅极SGD。源极线SL与该对扩散层S/D中的一个接触。如上所述，每个单元中没有形成充当源极/漏极区的扩散层S/D。
与邻近布置的浮动栅极15和控制栅极17的每个组合之间形成的栅极间绝缘膜16的绝缘膜相同的绝缘膜还被用于分别布置在选择栅极晶体管SGT1，SGT2的选择栅极SGS，SGD下面的栅极绝缘膜。
在图15的单元阵列中，选择栅极SGS，SGD分别与单元MC的位线一侧的控制栅极17和源极线一侧的控制栅极17分离。如上所述，每个单元中没有形成充当源极/漏极区的扩散层S/D。
图16是图15的单元阵列的等价电路的电路图。在图16中，CG表示控制栅极，FG表示存储器单元的浮动栅极。
具有锁存特性的检测放大器电路(S/A)31连接到位线BL。源极线驱动电路(SLD)32连接到源极线SL，以便通过向其提供各种电压中的任何电压来驱动源极线SL。选择栅极驱动电路(SGDR)33分别连接到选择栅极晶体管SGT1，SGT2的选择栅极SGS，SGD，以便驱动相应的选择栅极SGS，SGD。行解码器34通过由钨，铝或铜组成的相应导线35连接到存储器单元的控制栅极CG，以便充当驱动控制栅极CG的控制栅极驱动电路。
(第3实施例)
图17是非易失半导体存储器的第三实施例的单元阵列的示意剖视图。所说明的单元阵列包括多个存储器单元和一对选择栅极。在图17中，对应于图15的部件的部件分别用相同的参考符号表示，并且不会进一步地描述。
如前所述，在图15的实例中，在每个单元阵列中存储器单元MC的每个浮动栅极15的相对侧的基底上没有形成充当源极/漏极区的扩散层。相反，在图17的实例中，在每个浮动栅极15的相对侧的基底中形成充当源极/漏极区的N型扩散层S/D。图18是图17的单元阵列的等价电路的电路图。
(第4实施例)
图19是非易失半导体存储器的第四实施例的单元阵列的示意剖视图。所说明的单元阵列包括多个存储器单元和一对选择栅极。在图19中，对应于图15的部件的部件分别用相同的参考符号表示，并且不会进一步地描述。
在图19的单元阵列中，存储器单元MC的每个控制栅极17具有自对准硅化物(saliside)结构。通常可以按照如下所述的方式形成自对准硅化物(saliside)结构。参照图19，在控制栅极17和选择栅极SGS，SGD上形成钛，钴，镍等等的金属薄膜。随后，随着对金属薄膜进行热处理步骤以产生金属硅化物(siliside)或硅化物薄膜20，使控制栅极17和选择栅极SGS，SGD具有硅化物结构。
在这个实施例中，可以降低存储器单元MC的每个控制栅极17和选择栅极SGS，SGD的电阻。
现在描述非易失半导体存储器的第二至第四实施例的操作。
首先参照图20和21讨论已知NAND型EEPROM的操作。
图20是已知NAND型EEPROM的电路图，用于说明电路结构。图21是当向图20示出的NAND型EEPROM写入数据时可以使用的示例性电位组合的示意图。在图20和21中，分别通过相同参考符号表示相同的部件。
通过连接并排布置的多个单元晶体管的源极/漏极以使许多存储器单元和选择栅极SGT1，SGT2串联，形成NAND型EEPROM。选择栅极SGT1连接到位线BL，而选择栅极SGT2连接到源极线SL。
当写入数据时，预定栅极电位Vsg被提供给位线BL一侧的选择栅极SGS。足够低的电位Vbl被提供给位线BL。为栅极电位Vsg选择相对于Vbl足够高，以使选择栅极SGT1导通(ON)的电位水平。当Vbl被提供给位线时，选择栅极SGT1变成导通(ON)，并且Vbl被传递到选定单元晶体管，使得选定单元晶体管的沟道电位充分下降以允许在那里执行写操作。
在所图解的已知EEPROM中，通过向选定字线WL提供写电位Vpgm(图21中的CG8)以向单元写入数据的操作，和向非选定字线WL提供传递电位Vpass(不同于图21中的CG8)以形成沟道的操作均使用控制栅极和浮动栅极的电容性耦合。
图22是当向非易失半导体存储器的第二实施例写入数据时分别向相关部分提供的示例性电位组合的示意图。
如上所述，浮动栅极FG具有一对控制栅极CG，并且通过一对控制栅极CG选择浮动栅极FG。换言之，通过与一对控制栅极CG的电容性耦合驱动浮动栅极FG。
对于写操作，相同写入电压Vpgm被提供给排列在对其写入数据的浮动栅极FG附近的两个控制栅极CG，并且通常将基底(P型井13)保持到0V。图23是其中进行这种写操作的单元的等价电路的电路图。在图解的状态中，电荷从基底注入浮动栅极FG。
如前面参照第一实施例所述，即使元件微型化，也可以提高电容比，因此与现有技术的Vpgm相比，这里的Vpgm可以得到降低。
分别由选择栅极驱动电路33和行解码器34产生提供给选择栅极SGD，SGS的电位和提供给每个控制栅极CG的电位。由源极线驱动电路32产生提供给源极线SL的电位。检测放大器电路31连接到位线BL。检测放大器电路31向位线BL提供预定电压以进行数据读操作，并且锁存所读取的数据。
前面描述了向一对控制栅极CG提供相同电压以驱动单个浮动栅极FG进行写操作的例子。然而也可以分别向一对控制栅极CG提供不同的电压。
图24是其中进行这种写操作的单元的等价电路的电路图。在这种情况下，Vpgm被提供给该对控制栅极CG中的一个，而0V被提供给另一个控制栅极CG。在图24中，假定Cip和Ctox的电容比为1.5∶1，并且假定没有电荷注入浮动栅极FG的条件下的中性阈值电压和当前阈值电压为0V。在图23的情况下，通过下面的公式得到浮动栅极FG的电位Vfg。
Vfg＝Vpgm×2×Cip/(2×Cip+Ctox)
＝0.75×Vpgm
另一方面，在图24的情况下，通过下面的公式得到浮动栅极FG的电位Vfg。
Vfg＝Vpgm×Cip/(2×Cip+Ctox)
＝0.375×Vpgm
于是，通过改变该对控制栅极CG中的一个的电位，可以明显降低电容比。
图25是使用上述特性的数据写入操作的例子。参照图25，Vpgm被提供给其中进行写操作的单元(目标单元)的相对侧上的控制栅极CG。使用上述假定，0.75×Vpgm被提供给写入目标单元的浮动栅极FG。另一方面，0V被提供给位于写入目标单元左边附近的单元的控制栅极CG对中的一个，而Vpgm被提供给另一个控制栅极CG。于是，0.375×Vpgm的电位被提供给位于写入目标单元左边附近的单元的浮动栅极FG。因此，相邻单元的场应力是选定单元的浮动栅极FG的1/2，这足够抑制任何写入差错。为电位传递或提高沟道电位而预定的电位Vpass被提供给远离该单元的控制栅极CG。对于实际器件的操作，通过考虑器件的写入特性，沟道电压上升特性，电位传递特性等等，为控制栅极CG准备适当的电位组合。
图26是当从非易失半导体存储器的第二实施例擦除数据时分别提供给相关部分的示例性电位组合的示意图。
当擦除单元的数据时，其中形成存储器单元的基底(P型井13)的电位提高到擦除电位Vera。同时，扩散层S/D和分别连接到位线BL和源极线SL的选择栅极SGS，SGD的电位被提高到基底的电位Vera，以防止击穿。另外，足够低的电位，例如0V电位被提供给与其中执行擦除操作的单元邻近的单元的控制栅极CG。接着，浮动栅极FG的电荷被提取到其电位被提高以擦除数据的基底。
通过使没有执行擦除操作的单元的控制栅极CG的电位保持浮动，防止擦除那些单元的数据，因为通过控制栅极CG和基底的电容性耦合将控制栅极CG的电位提高到基底的电位。
通过这种方式，能够可靠地从具有以下单元结构的存储器中擦除数据，在该单元结构中，两个控制栅极CG分别排列在每个浮动栅极FG的相对侧。
图27是当从非易失半导体存储器的第二实施例读取数据时分别向相关部分提供的示例性电位组合的示意图。
参照图27，对于读操作，读电压Vwl被提供给其中执行读操作的单元的浮动栅极FG的该对控制栅极CG。期望通过考虑单元晶体管的写入特性，数据保持特性和阈值电压的工作范围等等，为读电压Vwl选择适当的电位水平。如果假定读电压为Vwl＝0V，则0V的电位被提供给针对其读取数据的单元(目标单元)的浮动栅极FG。
另一方面，电位Vread被提供给位于读取目标单元的控制栅极CG附近的控制栅极CG。期望为Vread选择适当的电位水平，以便能够确定读取目标单元的阈值电压，从而消除连接到读取目标单元的非选定单元的影响。
注意，上述具有锁存特性的检测放大器电路31连接到位线BL，使得确定读取目标单元的阈值电压，并且由检测放大器电路31检测读取目标单元的数据。注意，其被安排成使得在写操作中，只有其布置在单元的相对侧的控制栅极CG对被定为具有读电压Vwl的单元的阈值电压得到确定，并且其控制栅极CG对显示不同于上述组合的组合的所有单元被保持到导通状态，而不管其中存储的数据如何。
应当理解，本发明不限于上述实施例，在不偏离本发明范围的前提下可以通过各种不同的方式修改上述实施例。例如，多个存储器单元被串联以实现前面参照图15或17描述的NAND型存储器，可选地，以图28所示的方式连接多个存储器单元以实现AND型存储器。
在图28图解的非易失半导体存储器中，每个AND型存储器单元具有子位线SBBL和子源极线SBSL，并且在子位线SBBL和子源极线SBSL之间并联多个存储器单元MC。
子位线SBBL通过选择栅极晶体管SGT1连接到主位线MBL。子源极线SBSL通过选择栅极晶体管SGT2连接到主源极线MSL。
本领域的技术人员会很容易地想到其它优点和修改。因此，本发明的范围不仅限于图中示出和这里描述的具体细节和典型实施例。因此，在不偏离如所附权利要求书及其等同描述定义的一般发明概念的构思或范围的前提下，可以进行各种修改。
Claims (47)
1.一种非易失半导体存储器，其特征在于包括：
具有浮动栅极和一对控制栅极的存储器单元，浮动栅极形成在栅极绝缘膜上，而栅极绝缘膜形成在半导体基底上，浮动栅极具有沿着一个平面得到的截面，该平面以平行于半导体基底上的第一方向并且垂直于半导体基底的方式延伸，浮动栅极还具有与栅极绝缘膜接触的底部，和两个从底部的端部向上延伸的倾斜侧，而该对控制栅极与浮动栅极的两个倾斜侧上形成的栅极间绝缘膜接触，
其中浮动栅极适于通过与该对控制栅极的电容性耦合来驱动。
2.如权利要求1所述的非易失半导体存储器，其特征在于浮动栅极具有为三角形的截面。
3.如权利要求1所述的非易失半导体存储器，其特征在于浮动栅极具有为梯形的截面。
4.如权利要求1所述的非易失半导体存储器，其特征在于两个倾斜侧为直线。
5.如权利要求1所述的非易失半导体存储器，其特征在于两个倾斜侧分别由曲线形成，所述曲线的倾斜角根据相距半导体基底的高度的函数而线性增加，其中假定每个曲线的倾斜角被定义成通过相距半导体基底表面的指定高度和半导体基底表面的正切形成的角度。
6.如权利要求5所述的非易失半导体存储器，其特征在于倾斜角不大于90度。
7.如权利要求1所述的非易失半导体存储器，其特征在于还包括具有与半导体基底相反的导电类型的扩散层，其中在位于控制栅极下面但不位于浮动栅极下面的表面区域中形成扩散层。
8.如权利要求1所述的非易失半导体存储器，其特征在于半导体基底的位于控制栅极下面的所有区域和位于浮动栅极下面的区域是具有相同导电类型的半导体区。
9.如权利要求1所述的非易失半导体存储器，其特征在于栅极间绝缘膜是单层薄膜或多层薄膜，所述单层薄膜是氧化硅薄膜，氮化硅薄膜，氧化铝薄膜，氧化铪薄膜或氧化锆薄膜。
10.如权利要求1所述的非易失半导体存储器，其特征在于栅极间绝缘膜的薄膜厚度大于栅极绝缘膜。
11.如权利要求1所述的非易失半导体存储器，其特征在于栅极绝缘膜或者是单个氮化硅层，或者是具有多层结构并且包含氮化硅的层。
12.如权利要求1所述的非易失半导体存储器，其特征在于通过多晶硅薄膜形成浮动栅极和控制栅极中的每个。
13.如权利要求1所述的非易失半导体存储器，其特征在于控制栅极具有由钛，钴或镍组成的自对准硅化物结构。
14.如权利要求1所述的非易失半导体存储器，其特征在于控制栅极连接到由钨，铝或铜组成的导线。
15.一种非易失半导体存储器，其特征在于包括：
具有多个存储器单元的存储器单元列，每个存储器单元具有浮动栅极和控制栅极，并且适于进行电数据改写；
连接到存储器单元列的一端的第一选择晶体管；
连接到第一选择晶体管的另一端的位线；
连接到位线并且具有锁存特性的检测放大器电路；
连接到存储器单元列另一端的第二选择晶体管；
连接到第二选择晶体管另一端的源极线；
驱动源极线的源极线驱动电路；和
驱动多个存储器单元的控制栅极的控制栅极驱动电路；
其中多个存储器单元的浮动栅极在半导体基底的表面的第一方向上循环排列，每个浮动栅极具有沿着一个平面得到的截面，所述平面以平行于第一方向并且垂直于半导体基底的方式延伸，所述浮动栅极还具有底部和从底部的端部向上延伸的两个倾斜侧，并且一对控制栅极与每个浮动栅极的两个倾斜侧上形成的栅极间绝缘膜接触。
16.如权利要求15所述的非易失半导体存储器，其特征在于浮动栅极具有为三角形的截面。
17.如权利要求15所述的非易失半导体存储器，其特征在于浮动栅极具有为梯形的截面。
18.如权利要求15所述的非易失半导体存储器，其特征在于两个倾斜侧为直线。
19.如权利要求15所述的非易失半导体存储器，其特征在于两个倾斜侧分别由曲线形成，所述曲线的倾斜角根据相距半导体基底的高度的函数而线性增加，其中假定每个曲线的倾斜角被定义成通过相距半导体基底表面的指定高度和半导体基底表面的正切形成的角度。
20.如权利要求19所述的非易失半导体存储器，其特征在于倾斜角不大于90度。
21.如权利要求15所述的非易失半导体存储器，其特征在于浮动栅极被埋植在半导体基底中形成的沟道内的绝缘体电气隔离。
22.如权利要求15所述的非易失半导体存储器，其特征在于浮动栅极的排列被定义如下：
F＜Lfg＜2F-Tigi，
其中F是浮动栅极或控制栅极的排列的间距的一半，Lfg是浮动栅极的栅极长度，Tigi是栅极间绝缘膜的薄膜厚度。
23.如权利要求15所述的非易失半导体存储器，其特征在于还包括具有与半导体基底相反的导电类型的扩散层，其中在位于控制栅极下面但不位于浮动栅极下面的表面区域中形成扩散层。
24.如权利要求15所述的非易失半导体存储器，其特征在于半导体基底的位于控制栅极下面的所有区域和位于浮动栅极下面的区域是具有相同导电类型的半导体区。
25.如权利要求15所述的非易失半导体存储器，其特征在于栅极间绝缘膜是单层薄膜或多层薄膜，所述单层薄膜是氧化硅薄膜，氮化硅薄膜，氧化铝薄膜，氧化铪薄膜或氧化锆薄膜。
26.如权利要求15所述的非易失半导体存储器，其特征在于栅极间绝缘膜的薄膜厚度大于栅极绝缘膜。
27.如权利要求15所述的非易失半导体存储器，其特征在于栅极绝缘膜或者是单个氮化硅层，或者是具有多层结构并且包含氮化硅的层。
28.如权利要求15所述的非易失半导体存储器，其特征在于通过多晶硅薄膜形成浮动栅极和控制栅极中的每个。
29.如权利要求15所述的非易失半导体存储器，其特征在于控制栅极具有由钛，钴或镍组成的自对准硅化物结构。
30.如权利要求15所述的非易失半导体存储器，其特征在于控制栅极连接到由钨，铝或铜组成的导线。
31.如权利要求15所述的非易失半导体存储器，其特征在于在存储器单元列中提供多个存储器单元，所述多个存储器单元具有N个串联的存储器单元和(N+1)个控制栅极。
32.如权利要求15所述的非易失半导体存储器，其特征在于排列多个存储器单元以形成AND类型。
33.一种非易失半导体存储器，其特征在于包括：
一对浮动栅极，在栅极绝缘膜上形成并且在半导体基底的相同平面的第一方向上排列，所述栅极绝缘膜在半导体基底上形成，每个浮动栅极具有沿着一个平面得到的截面，所述平面以平行于第一方向并且垂直于半导体基底的方式延伸，所述浮动栅极还具有底部和从底部的端部向上延伸的两个倾斜侧；和
控制栅极，以自对准方式被形成为埋植在该对浮动栅极之间，其中栅极间绝缘膜介入其间。
34.如权利要求33所述的非易失半导体存储器，其特征在于浮动栅极具有为三角形的截面。
35.如权利要求33所述的非易失半导体存储器，其特征在于浮动栅极具有为梯形的截面。
36.如权利要求33所述的非易失半导体存储器，其特征在于两个倾斜侧为直线。
37.如权利要求33所述的非易失半导体存储器，其特征在于两个倾斜侧分别由曲线形成，所述曲线的倾斜角根据相距半导体基底的高度的函数而线性增加，其中假定每个曲线的倾斜角被定义成通过相距半导体基底表面的指定高度和半导体基底表面的正切形成的角度。
38.如权利要求37所述的非易失半导体存储器，其特征在于倾斜角不大于90度。
39.如权利要求33所述的非易失半导体存储器，其特征在于浮动栅极被埋植在半导体基底中形成的沟道内的绝缘体电气隔离。
40.如权利要求33所述的非易失半导体存储器，其特征在于还包括具有与半导体基底相反的导电类型的扩散层，其中在位于控制栅极下面但不位于浮动栅极下面的表面区域中形成扩散层。
41.如权利要求33所述的非易失半导体存储器，其特征在于半导体基底的位于控制栅极下面的所有区域和位于浮动栅极下面的区域是具有相同导电类型的半导体区。
42.如权利要求33所述的非易失半导体存储器，其特征在于栅极间绝缘膜是单层薄膜或多层薄膜，所述单层薄膜是氧化硅薄膜，氮化硅薄膜，氧化铝薄膜，氧化铪薄膜或氧化锆薄膜。
43.如权利要求33所述的非易失半导体存储器，其特征在于栅极间绝缘膜的薄膜厚度大于栅极绝缘膜。
44.如权利要求33所述的非易失半导体存储器，其特征在于栅极绝缘膜或者是单个氮化硅层，或者是具有多层结构并且包含氮化硅的层。
45.如权利要求33所述的非易失半导体存储器，其特征在于通过多晶硅薄膜形成浮动栅极和控制栅极中的每个。
46.如权利要求33所述的非易失半导体存储器，其特征在于控制栅极具有由钛，钴或镍组成的自对准硅化物结构。
47.如权利要求33所述的非易失半导体存储器，其特征在于控制栅极连接到由钨，铝或铜组成的导线。
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Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7319236B2 (en) * | 2004-05-21 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| US7208379B2 (en) * | 2004-11-29 | 2007-04-24 | Texas Instruments Incorporated | Pitch multiplication process |
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| TWI271827B (en) * | 2005-11-11 | 2007-01-21 | Powerchip Semiconductor Corp | Non-volatile memory and manufacturing method and operating method thereof |
| JP5676075B2 (ja) * | 2008-11-17 | 2015-02-25 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
| US8446779B2 (en) * | 2009-08-21 | 2013-05-21 | Globalfoundries Singapore Pte. Ltd. | Non-volatile memory using pyramidal nanocrystals as electron storage elements |
| US20110133266A1 (en) * | 2009-12-03 | 2011-06-09 | Sanh Tang | Flash Memory Having a Floating Gate in the Shape of a Curved Section |
| JP2013030525A (ja) * | 2011-07-27 | 2013-02-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US20160260815A1 (en) * | 2015-03-06 | 2016-09-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093945A (en) * | 1998-07-09 | 2000-07-25 | Windbond Electronics Corp. | Split gate flash memory with minimum over-erase problem |
| TW411590B (en) * | 1999-08-06 | 2000-11-11 | Taiwan Semiconductor Mfg | Split-gate Flash memory |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
| US5739569A (en) * | 1991-05-15 | 1998-04-14 | Texas Instruments Incorporated | Non-volatile memory cell with oxide and nitride tunneling layers |
| EP0961290B1 (en) * | 1991-12-09 | 2001-11-14 | Fujitsu Limited | Flash memory with improved erasability and its circuitry |
| US6214655B1 (en) * | 1999-03-26 | 2001-04-10 | Advanced Micro Devices, Inc. | Amorphous silicon disposable spacer to reduce mask count in CMOS transistor formation |
| US6133098A (en) * | 1999-05-17 | 2000-10-17 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic flash memory |
| JP3679970B2 (ja) * | 2000-03-28 | 2005-08-03 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| KR100389918B1 (ko) * | 2000-11-14 | 2003-07-04 | 삼성전자주식회사 | 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이 |
| JP2002190534A (ja) * | 2000-12-20 | 2002-07-05 | Nec Corp | 半導体記憶装置およびその製造方法 |
| TW480680B (en) * | 2001-04-03 | 2002-03-21 | Nanya Technology Corp | Method for producing self-aligned separated gate-type flash memory cell |
| JP4065671B2 (ja) | 2001-08-31 | 2008-03-26 | シャープ株式会社 | 不揮発性半導体記憶装置、その製造方法及びその動作方法 |
| US20030155605A1 (en) * | 2002-02-15 | 2003-08-21 | Macronix International Co., Ltd. | EEPROM memory cell with high radiation resistance |
| US6885586B2 (en) * | 2002-09-19 | 2005-04-26 | Actrans System Inc. | Self-aligned split-gate NAND flash memory and fabrication process |
-
2003
- 2003-04-28 JP JP2003124317A patent/JP3762385B2/ja not_active Expired - Fee Related
-
2004
- 2004-04-15 TW TW093110451A patent/TWI241016B/zh not_active IP Right Cessation
- 2004-04-27 US US10/832,381 patent/US20040264246A1/en not_active Abandoned
- 2004-04-27 KR KR1020040029054A patent/KR100638767B1/ko not_active IP Right Cessation
- 2004-04-28 CN CNB2004100366917A patent/CN1300852C/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093945A (en) * | 1998-07-09 | 2000-07-25 | Windbond Electronics Corp. | Split gate flash memory with minimum over-erase problem |
| TW411590B (en) * | 1999-08-06 | 2000-11-11 | Taiwan Semiconductor Mfg | Split-gate Flash memory |
Also Published As
| Publication number | Publication date |
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