KR101026588B1 - 메모리 셀이 공유하는 측면 전극을 구비한 ｎａｎｄ 타입 비휘발성 반도체 메모리 디바이스 - Google Patents

메모리 셀이 공유하는 측면 전극을 구비한 ｎａｎｄ 타입 비휘발성 반도체 메모리 디바이스 Download PDF

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Abstract

트랜지스터 채널 영역의 대향하는 측면에 보조 전극으로서 측면 전극을 구비하여 동작 마진을 향상시키는 NAND 타입의 EEPROM(electrically erasable programmable read-only memory) 디바이스를 개시한다. NAND 플래시 메모리로서 알려진 NAND EEPROM은 메모리 셀 트랜지스터의 직렬 연결을 포함한 메모리 셀의 어레이를 반도체 기판상에 포함한다. 복수의 메모리 셀 트랜지스터 각각은, 한 쌍의 소스 및 드레인 영역과, 채널 영역과, 터널 절연막과, 전하 저장층과, 제어 유전체막과, 제어 전극과, 채널 영역의 측면상의 측면 유전체막과, 채널 영역이 그 사이에 횡으로 삽입되고, 채널 영역의 측면에 형성되는 측면 전극들을 포함한다. 그 측면 전극들은 직렬로 연결된 복수의 메모리 셀 트랜지스터 중 인접한 트랜지스터들이 공통화 또는 "공유"한다.
NAND 플래시 메모리, 메모리 셀 트랜지스터, 측면 전극, 보조 전극, 동작 마진

Description

메모리 셀이 공유하는 측면 전극을 구비한 ＮＡＮＤ 타입 비휘발성 반도체 메모리 디바이스{NAND TYPE NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING SIDEFACE ELECTRODE SHARED BY MEMORY CELLS}
관련 출원의 상호 참조
본 출원은 2007년 8월 31일에 출원한 일본특허 출원번호 2007-226400에 기초하여 우선권을 주장하고, 그 전반적인 내용은 본 명세서에 참조로서 포함한다.
본 발명은 NAND 타입의 전기적으로 재기록가능한 비휘발성 반도체 메모리 디바이스에 관한 것이다.
현재 이용가능한 비휘발성 반도체 메모리 디바이스는 AND 타입, NOR 타입 및 NAND 타입의 "플래시" 메모리의 예인 EEPROM(electrically erasable and programmable read-only memory)를 포함한다. 이러한 타입의 플래시 메모리 중 NAND 타입 플래시 메모리는 소스 및 드레인 확산층을 구비한 메모리 셀 트랜지스터의 직렬 결합의 어레이를 포함하기 때문에 증가한 집적도를 제공하는데, 각각의 소스 및 드레인 확산층은 메모리 셀 트랜지스터 중 인접한 트랜지스터가 공동으로 사용하거나 "공유"한다. 따라서, NAND 플래시 메모리는 USB(universal serial bus) 메모리와 같은 대용량 파일 메모리의 제조에 더욱 중요해지고 있다. 또 다른 공지된 아키텍처는 다중-레벨(또는 다치) 셀 기법으로 부르는 아키텍처인데, 이는 메모리 셀에 저장된 전하량을 더욱 세밀하고 정확하게 제어 및 제한하고, 이로 인해 단일 셀에 2비트보다 많은 논리 값 데이터를 저장할 수 있다.
쉽게 이해할 수 있게 설명하면, 디바이스 소형화 및 저 전압 설계가 진보함에 따라, 비휘발성 반도체 메모리 디바이스의 메모리 셀은 기록 또는 "프로그래밍" 그리고 소거를 위한 동작 마진이 더욱 작아진다. 비휘발성 반도체 메모리 디바이스의 동작 마진을 향상시키는 제안된 한 접근법은 일본공개특허 2006-66750에서 공개하는 바와 같이 AND 플래시 메모리에 보조 전극을 제공하는 것이다.
본 발명의 목적은 채널 영역의 측면에 보조 전극으로서 측면 전극을 설치함으로써, 동작 마진을 향상시키는 NAND 타입 비휘발성 반도체 메모리 디바이스를 제공하는 데 있다.
본 발명의 한 양상에 따르면, 비휘발성 반도체 메모리 디바이스는 반도체 기판과, 반도체 기판상의 복수의 메모리 셀 - 상기 복수의 메모리 셀 각각은 메모리 셀 트랜지스터를 포함함 - 을 포함한다. 복수의 메모리 셀은 복수의 메모리 셀 트랜지스터의 직렬 연결을 포함한 어레이를 형성한다. 복수의 메모리 셀 트랜지스터 각각은, 반도체 기판에 형성되는 한 쌍의 소스 및 드레인 영역과, 소스 및 드레인 영역에 사이에 횡으로 끼워지는 상면 및 측면이 있는 채널 영역과, 채널 영역의 상면상의 터널 절연막과, 터널 절연막상의 전하 저장층과, 전하 저장층상의 제어 유전체막과, 제어 유전체막상의 제어 전극과, 채널 영역의 측면상의 측면 유전체막과, 측면 유전체막상에 제공되어 채널 영역을 사이에 두고 각각 대향하는 제1 및 제2 측면 전극을 포함한다. 제1 측면 전극은 서로 직렬로 연결되는 복수의 메모리 셀 트랜지스터 중 인접한 트랜지스터가 각각 공유한다. 제2 측면 전극은 서로 직렬로 연결되는 복수의 메모리 셀 트랜지스터 중 인접한 트랜지스터가 각각 공유한다. 제1 측면 전극과 제2 측면 전극의 상면은 반도체 기판의 표면 아래에 있다.
이하의 설명에서 용어 "채널 영역"은 적어도 그 일부의 영역에 메모리 셀 트랜지스터의 채널이 형성되어 전하가 흐르는 반도체 영역을 의미한다. 기술한 용어 "NAND 스트링"은 사전지정된 수의 직렬로 접속된 메모리 셀 트랜지스터의 그룹을 의미하는데, 그룹은 메모리 셀 어레이의 한 구성요소로서 사용한다. 본 발명을 구현하는 비휘발성 반도체 메모리 디바이스는 반도체 기판과, 이 반도체 기판상에 설치된 메모리 셀 어레이를 구비한다. 이 메모리 셀 어레이는 직렬로 접속되는 복수의 메모리 셀 트랜지스터로 구성되어 있다. 이러한 복수의 메모리 셀 트랜지스터 각각은, 반도체 기판의 표면 부분에 형성되는 한 쌍의 소스 및 드레인 영역과, 소스 및 드레인 영역 사이에 끼워지는 채널 영역과, 채널 영역의 상면에 설치되는 터널 절연막과, 터널 절연막상의 전하 저장층과, 전하 저장층상의 제어 유전체막과, 제어 절연막상의 제어 전극과, 채널 영역의 측면에 설치되는 측면 유전체막과, 측 면 유전체막상에 설치되고, 채널 영역을 사이에 두고 대향하는 두 개의 측면 전극을 구비한다. 이러한 구성요소 중 적어도 측면 전극은 직렬로 접속되는 복수의 메모리 셀 트랜지스터 중 인접한 트랜지스터가 각각 공통화 및 "공유"한다.
이 실시예의 디바이스에 따르면, 판독 동작 동안 측면 전극에 마이너스 전압을 인가함으로써, 메모리 셀 트랜지스터의 컷오프 특성의 향상을 실현할 수 있다. 따라서, 논리 "1"의 데이터인 경우에 흐르는 채널 전류와 논리 "0"의 데이터인 경우에 흐르는 채널 전류 간의 차이를 크게 하여 데이터 판독 동작의 마진을 향상시키는 것이 가능해진다. 또한, 기록 동작 동안 측면 전극에 플러스 전압을 인가함으로써, 채널 저항 및 확산층 저항 둘 다를 감소시킬 수 있다. 이는, 데이터 기록 동작의 마진을 향상시키는 것이 가능해진다. 또한, 소거 동작 동안 측면 전극에 소거 전압을 인가함으로써, 측면 전극으로의 전자 주입을 효과적으로 할 수 있다. 대안으로, 소거 동작 동안 측면 전극에 소거 전압을 인가함으로써, 채널 영역에서의 소거 전압이 잠재적으로 안정된다. 따라서, 의도한 소거 동작을 확실하게 수행하는 것이 가능해진다.
도 1은 NAND 플래시 메모리로서 또한 알려진 본 발명의 한 실시예에 따른 NAND 타입의 EEPROM(electrically erasable programmable read-only memory) 디바이스(10)의 메인 부분의 상면도이다. 도 2는 도 1의 NAND 플래시 메모리(10)를 열 방향에 따른 라인 A-A에서 얻은 단면도이다. 도 3은 NAND 플래시 메모리(10)를 행 방향에 따른 라인 B-B에서 얻은 단면도이다.
도 1에 도시한 바와 같이, NAND 플래시 메모리(10)는 반도체 기판상에 행렬 로 배치된 메모리 셀 트랜지스터의 매트릭스 어레이를 포함한다. 이러한 메모리 셀은 평행한 워드 라인(WL1∼WLn)과 평행한 비트 라인(BL1∼BLm)의 교차 지점 또는 교차점에 위치하고, "n" 및 "m"은 양의 정수이다. 매트릭스는 메모리 셀 트랜지스터(MT)의 직렬 결합을 포함하는데, 이는 각각 열(column) 방향으로 연장되는 복수의 NAND 스트링을 형성한다.
도 2에 도시한 바와 같이, NAND 스트링의 메모리 셀 트랜지스터(MT11∼MT1n)는, 예를 들어 p형 실리콘 기판(100)인 기판의 표면에 형성되는 소스 및 드레인 영역(221∼22(n+1))으로서 사용하기 위한 많이 도핑된 n(n+)형 확산층과, 소스 및 드레인 영역(221∼22(n+1)) 중 인접한 두 영역 사이에 각각 횡으로 삽입되는 적게 도핑된 p(p-)형 채널 영역(211∼21n)을 구비하도록 배열된다. NAND 플래시 메모리(10)의 메모리 셀 트랜지스터(MT)는 전자를 캐리어로서 이용하는 n형 트랜지스터이다.
또한, 메모리 셀 트랜지스터(MT11∼MT1n) 각각은 채널 영역(211∼21n)의 대응 영역에 제공되는 터널 절연막(102)과, 이 터널 절연막(102) 위의 전하 저장 또는 "축적"층(104)을 포함한다. 각 메모리 셀 트랜지스터는 전하 저장층(104) 위의 제어 유전체막(106)과, 제어 유전체막(106) 위의 제어 전극(108)을 또한 포함한다. 이러한 방식으로, 메모리 셀 트랜지스터(MT11∼MT1n)는 스택 게이트 MIS 트랜지스터이다.
바람직하게도, 터널 절연막(102)은 높은 유전율 k(high-k), 높은 전압 내구 성 및 높은 신뢰성을 갖는 선택된 절연 재료로 구성한다. 그러한 재료의 예로는 산화실리콘(SiO2), 질화실리콘(Si3N4), 산화탄탈(Ta2O5), 산화티탄(TiO2), 알루미나(Al2O3) 및 산화지르코늄(ZrO2)이 있다.
전하 저장층(104)은 흔히 메모리 정보로 불리는 디지털 데이터를 나타내는 전하의 축적을 위한 것이고, 예로서 다결정 실리콘으로 구성한다. 대안으로, 전하 저장층(104)은 도체 재료보다도 전하 저장가능한 유전체 재료의 막일 수도 있다. 유전체 재료의 예는 질화실리콘(Si3N4)이다. 질화막으로 구성한 그와 같은 전하 저장층(104)을 구비한 비휘발성 반도체 메모리는 반도체 메모리 디바이스 분야에서 SONOS(silicon oxide nitride oxide silicon) 타입 메모리 또는 MONOS(metal oxide nitride oxide silicon) 타입 메모리라고 불린다. 전하 저장층(104)은 항상 연속된 도체 보디로 형성하지 않을 수도 있다. 예를 들어, 이 층은 실리콘 마이크로 결정층 또는 나노 결정층과 같은 불연속의 도체로 형성할 수도 있다. 실리콘 나노 결정층으로 구성한 그와 같은 전하 저장층을 구비한 비휘발성 반도체 메모리는 실리콘 나노결정 메모리라고 불린다.
제어 유전체막(106)은 예를 들어 Si3N4, Ta2O5, TiO2, Al2O3, ZrO2, ONO(oxide-nitride-oxide), PSG(phospho-silicate glass), BPSG(boro-phospho-silicate glass), 질화산화실리콘(SiON), 티탄산바륨(BaTiO3), 불산화실리콘(SiOxFy), 또는 폴리이미드 등과 같은 유기 수지로 만든다. 제어 전극(108)은 다결정 실리콘, Co 또는 Ni의 실리사이드, 또는 알루미늄(Al) 혹은 구리(Cu) 등과 같은 금속으로 만들 수도 있다. 대안으로, 전극(108)은 폴리실리콘과 실리사이드의 다층막 또는 폴리실리콘과 금속막 혹은 금속막들의 스택형 층으로 형성할 수도 있다.
도 1에 도시한 바와 같이, NAND 플래시 메모리(10)에서, 사전설정된 수 n("n"은 정수)의 인접한 메모리 셀 트랜지스터(MT11∼MT1n)는 열 방향으로 배치되어 있다. 이러한 메모리 셀 트랜지스터(MT11∼MT1n) 각각은 열 방향으로 인접한 메모리 셀 트랜지스터(MT11∼MT1n)와 소스 영역 및 드레인 영역(221∼22(n+1))을 공통화하거나 "공유"한다. 예를 들어, 소스/드레인 영역(222)은 두 개의 인접한 셀 트랜지스터 MT11과 MT12가 공유한다. 소스/드레인 영역(223)은 두 개의 인접한 셀 트랜지스터 MT12와 MT13이 공유한다. 소스/드레인 영역(22n)은 인접한 셀 트랜지스터 MT1(n-1)과 MT1n이 공유한다. 이러한 메모리 셀 트랜지스터(MT11∼MT1n)는 서로 직렬로 연결되어 한 개의 NAND 스트링을 형성한다. NAND 플래시 메모리(10)의 메모리 셀 어레이는 기판상에 서로 평행하게 배치되어 있는 복수의 그와 같은 NAND 스트링을 포함한다.
도 3을 참조한다. 이 도면은 도 1의 라인 B-B를 따라 얻은 NAND 플래시 메모리 셀 어레이의 단면도로서, 메모리 셀 트랜지스터(MT11, MT21, MT31...)의 행을 도시한다. 도시한 바와 같이, 이러한 메모리 셀 트랜지스터는 채널 영역(211, 212, 213)을 각각 포함한다. 각 채널 영역은 유전체막(110)이 형성되는 수직 측면을 포함한다. 이 측면 유전체막(110)에는 측면 전극(112) 중 인접한 전극 사이에 횡으로 배치되어 있는 채널 영역(211, 212, 213)을 이용하여 이격된 측면 전 극(112) 중 대응하는 하나가 NAND 플래시 메모리(10)의 동작 마진을 넓히기 위한 보조 전극으로서 제공된다. 한 메모리 셀 트랜지스터(MTij)(첨자 "i"는 1 이상 m 이하의 소정의 정수이고, "j"는 1 이상 m 이하의 정수임)에 주목하면, 채널 영역은 서로 대향하는 한 쌍의 측면 전극(112)에 의해 횡으로 삽입되어 있다. 측면 전극(112)에는 소자 분리막(114)이 형성되는 상면이 있다. 이 소자 분리막(114)은 예를 들어 산화실리콘으로 만든다. 소자 분리에 관하여, "에어-갭" 구조를 또한 적용할 수 있다. 이 경우, 소자 분리막(114)은 제거되고, 매우 낮은 유전율을 갖는 "에어-갭"으로 분리가 실현된다.
측면 유전체막(110)은 SiO2, Si3N4, ONO(oxide-nitride-oxide) 등으로 만들 수도 있다. 측면 전극(112)은 통상적으로 폴리실리콘으로 만들 수도 있다.
측면 전극(112)은 NAND 플래시 메모리 셀 어레이의 행(row) 방향으로 인접하는 두 메모리 셀 트랜지스터의 채널 사이에 제공한다. 즉, 측면 전극(112)은 한 쌍의 인접하는 NAND 스트링 사이에 배치한다. 도 1에 도시한 바와 같이, 각 메모리 셀의 측면 전극(112)은 측면 전극 라인 SPL0, SPL1, SPL2 및 SPL3으로 전기적으로도 물리적으로도 공통화되어 있다. 구체적으로 설명하면, 측면 전극(112)은 NAND 스트링에 속하는 직렬 연결된 메모리 셀 트랜지스터와 또 다른 NAND 스트링에 속하는 직렬 연결된 메모리 셀 트랜지스터 사이에서 공통으로 사용한다.
도 2에 도시한 바와 같이, 메모리 셀 트랜지스터(MT11∼MT1n)의 NAND 스트링의 열 방향의 양단에는 두 개의 선택 게이트 트랜지스터 STS1과 STD1이 배치되어 있다. 선택 게이트 트랜지스터 STS1은, 메모리 셀 트랜지스터(MT11)의 소스 영역(221)과 통합하는 n+형 드레인 영역(221)과, 드레인 영역(221)에 인접하여 배치되는 p-형 채널 영역(310)과, 채널 영역(310)에 인접하여 배치되는 n+형 소스 영역(320)과, 서로 전기적으로 연결하는 상부 및 하부 도전막(104a 및 108a)으로 형성하는 선택 게이트 전극을 포함하는 MISFET이다. 소스 라인 콘택트(350)는 선택 게이트 트랜지스터(STS1)의 소스 영역(320)에 제공된다. 이 콘택트는 트랜지스터(STS1)의 위치에 인접한다.
도 2에 도시한 NAND 셀 스트링의 또 다른 선택 게이트 트랜지스터 STD1은, 메모리 셀 트랜지스터(MT1n)의 드레인 영역(22(n+1))과 통합하는 n+형 소스 영역(22(n+1))과, 소스 영역(22(n+1))에 인접하여 배치되는 p-형 채널 영역(312)과, 채널 영역(312)에 인접하여 배치된 n+형 드레인 영역(322)과, 서로 전기적으로 연결하는 상부 및 하부 도전체(104b 및 108b)로 형성하는 선택 게이트 전극을 포함하는 MISFET이다. 비트 라인 콘택트(352)는 선택 게이트 트랜지스터(STD1)의 드레인 영역(322)에 제공된다. 이 콘택트(352)는 트랜지스터(STD1)에 인접하여 위치한다.
도 1에 도시한 바와 같이, NAND 플래시 메모리(10)의 메모리 셀 어레이는 공통 소스 라인(SL), 선택 게이트 라인(SGS 및 SGD) 및 평행한 워드 라인(WL1∼WLn)을 포함한다. 이러한 라인은 열 방향으로 연장된다. 소스 라인(SL)은 도 2에 도시한 소스 라인 콘택트(350)에 전기적으로 연결한다. 선택 게이트 라인(SGS)는 도 2의 선택 게이트 트랜지스터(STS1)의 게이트 전극(104a,108a)에 전기적으로 연결한다. 워드 라인(WL1∼WLn)은 NAND 스트링에서의 메모리 셀 트랜지스터(MT11∼MT1n)의 각 제어 전극(108)에 연결한다. 선택 게이트 라인(SGD)은 선택 게이트 트랜지스터(STD1)의 선택 게이트 전극(104b,108b)에 연결한다. 배선 레이아웃을 이용하여 예시적인 NAND 스트링을 구성한다.
도 1에 도시한 바와 같이, NAND 스트링(1∼3) 각각은 비트 라인(BL1∼BL3)과 관련된다. 이러한 비트 라인은 비트 라인 콘택트(352)에서의 NAND 스트링(#1∼#3)에 연결한다. 측면 전극 라인(SPL0∼SPL3)은 각 비트 라인이 이러한 라인(SPL0∼SPL3)의 인접한 라인 사이에 삽입되는 방식으로 또한 제공된다.
도 4를 참조하면, 도 1 내지 3에 도시한 NAND 플래시 메모리(10)의 전기적으로 등가인 회로의 구성을 도시한다. 도 4에 도시한 메모리 셀 어레이(400)는 m×n("m" 및 "n"은 정수) 매트릭스인 메모리 셀 트랜지스터 MT11∼MT1n, MT21∼MT2n, …, MTm1∼MTmn으로부터 구성한다. 이러한 메모리 셀 트랜지스터(MT)는 통상적으로 스택-게이트 MISFET일 수도 있다.
도 4의 메모리 셀 어레이(400)에서, 각 NAND 스트링은 메모리 셀 트랜지스터(MT11∼MT1n)(1≤i≤m)의 직렬 결합과 선택 게이트 트랜지스터(STS1 및 STD1)로부터 구성한다. 예를 들어, NAND 스트링 #1은 메모리 셀 트랜지스터(MT11∼MT1n)의 직렬 결합과 선택 게이트 트랜지스터(STS1 및 STD1)로 구성한다. 이러한 선택 게이트 트랜지스터(STS1 및 STD1)는 메모리 셀 트랜지스터(MT11∼MT1n)의 직렬 결합의 반대쪽 단부에 위치한다. 구체적으로 설명하면, 선택 게이트 트랜지스터 STS1은 이 NAND 스트링의 선택을 위한 제1 메모리 셀 트랜지스터(MT11)의 소스 영역에 전기적으로 연결하는 드레인 영역을 포함하고, 선택 게이트 트랜지스터 STD1은 이 NAND 스트링의 선택을 위한 "마지막" 메모리 셀 트랜지스터(MT1n)의 드레인 영역에 연결하는 소스 영역을 포함한다. 나머지 NAND 스트링은 다음의 방식과 유사하게 배열하는데, NAND 스트링 #2는 메모리 셀 트랜지스터(MT21∼MT2n)의 직렬 결합과 선택 게이트 트랜지스터(STS2 및 STD2)로 구성하고, NAND 스트링 #3은 메모리 셀 트랜지스터(MT31∼MT3n)의 직렬 결합과 선택 게이트 트랜지스터(STS3 및 STD3)로 구성하고, NAND 스트링 #m은 메모리 셀 트랜지스터(MTm1∼MTmn)의 직렬 결합과 선택 게이트 트랜지스터(STSm 및 STDm)로 구성한다.
선택 게이트 트랜지스터(STS1∼STSm)는 소스 영역에 연결되는 공통 소스 라인(SL)과 결합한다. 이 소스 라인(SL)은 소스 라인(SL)에 소스 전압을 공급하는 소스 라인 드라이버 회로(402)에 연결한다. 선택 게이트 트랜지스터(STS1∼STSm)는 공통 선택 게이트 라인(SGS)에 함께 연결된다. 선택 게이트 트랜지스터(STD1∼STDm)는 또 다른 공통 게이트 라인(SGD)에 함께 연결된다. 이러한 게이트 라인(SGS 및 SGD) 및 메모리 셀 트랜지스터(MT11∼MTm1, MT12∼MTm2,…, MT1n∼MTmn)의 각 열에 결합한 워드 라인(WL1∼WLn)은 로우 디코더(row decoder) 회로(404)에 연결된다. 이 로우 디코더(404)는 입력인 행 어드레스 신호의 수신에 응답하여 이 신호를 디코딩하고, 이로 인해 행 어드레스 디코드 신호를 생성하고, 워드 라인(WL1∼WLn) 및 공통 게이트 라인(SGS 및 SGD)에 선택적으로 동작 전압을 공급한다.
선택 게이트 트랜지스터(STD1∼STDm) 각각의 드레인에는 비트 라인(BL1∼BLm)이 각각 연결된다. 이러한 비트 라인(BL1∼BLm)은 컬럼 디코더(column decoder)(406)에 연결된다. 이 컬럼 디코더는 입력되는 열 어드레스 신호의 수신에 동작가능하게 응답하여 이 어드레스 신호를 디코딩하고, 이로 인해 열 어드레스 디코드 신호를 생성하고, 이 신호에 기초하여 비트 라인(BL1∼BLm) 중 어느 하나를 동시에 선택한다. 컬럼 디코더(406)는 센스 증폭 회로(408)에 연결한다. 이 센스 앰프(408)는 로우 디코더(404) 및 컬럼 디코더(406)가 현재 선택한 메모리 셀 트랜지스터로부터 판독한 데이터를 증폭시킨다.
또한, NAND 플래시 메모리(10)에는, 포함된 NAND 스트링에 결합되는 이격된 측면 전극 배선 SPL0, SPL1, SPL2,…, SPLm의 병렬 결합이 제공된다. 도 4로부터 알 수 있는 바와 같이, 이러한 측면 전극 라인(SPL1∼SPLm) 중 인접한 두 라인은 NAND 스트링 중 대응하는 하나와 결합하는데, 이는 이러한 라인 사이의 중간이다. 예를 들어, 평행한 측면 전극 라인 SPL0 및 SPL1은 그 사이에 삽입되는 NAND 스트링 #1과 결합하고, 평행한 측면 전극 라인 SPL1 및 SPL2는 그 사이에 배치되는 NAND 스트링 #2에 대한 것이다. 이러한 측면 전극 라인(SPL0∼SPLm)은 공통 드라이버 회로(410)에 차례로 연결하는 측면 전극 공통 라인(SPCL)에 전기적으로 연결한다. 이 측면 전극 공통 라인 드라이버(410)는 측면 전극 공통 라인(SPCL)에 전압을 공급하는 기능을 한다.
다음으로, 본 발명을 구현하는 NAND 플래시 메모리(10)의 판독, 기록 및 소거 동작에 대하여 설명한다. 이하의 설명에서, 도 3에 도시한 메모리 셀 트랜지스 터(MT11)의 전하 저장층(104)에 전자가 저장되지 않은 초기 상태(데이터는 논리 "1"임)에서의 전압 전위 레벨에 의해 메모리 셀 트랜지스터의 임계 전압 Ve(V)를 정의한다. 대안으로, 이 트랜지스터가 전하 저장층(104)에 전자가 저장되어 있는 상태(데이터는 논리 "0"임)로 설정될 때, 메모리 셀 트랜지스터의 임계 전압은 Vp(V)로 한다. 임계 전압 Ve는 0볼트보다 낮지만, 임계 전압 Vp는 0볼트보다 높다고, 즉 Ve＜0＜Vp라고 가정한다. 우선, 2치 NAND 플래시 메모리 디바이스를 예로 들어 설명한다.
데이터 판독 및 기록을 위하여 메모리 셀 중 하나 - 메모리 셀 트랜지스터(MT11) - 를 선택한다고 가정한다. 이 메모리 셀 트랜지스터(MT11)는 선택 메모리 트랜지스터라고 부르고, 나머지 메모리 셀 트랜지스터는 이하에서 선택되지 않은 또는 "비선택(non-selected)" 메모리 셀 트랜지스터로서 간주한다. 선택 메모리 셀 트랜지스터(MT11)에 연결된 비트 라인(BL1)은 선택 비트 라인으로 부르고, 선택 메모리 셀 트랜지스터(MT11)에 연결된 워드 라인(WL1)은 선택 워드 라인으로 부른다. 비선택 메모리 셀 트랜지스터(MT21∼MT2n, …, MTm1∼MTmn)에 연결된 다른 비트 라인 및 워드 라인은 비선택 비트 라인 및 비선택 워드 라인으로 부른다.
우선, NAND 플래시 메모리 디바이스(10)의 예시적인 판독 동작을 도 5 및 이하에 제공한 표 1을 참조하여 설명한다. 표 1은 NAND 플래시 메모리(10)의 여러 종류의 동작 전압을 나타낸다. 도 5는 NAND 플래시 메모리(10)가 판독 모드로 설정되는 이벤트에서의 회로도이다.
상태
라인		 판독
 기록
 소거
SL 0V Vdd Floating
SGS Vdd 0V Floating
WL1(선택) 0V Vpgm 0V
WL2-WLn(비선택) Vread Vpass 0V
SGD Vdd Vdd Floating
BL1(선택) Vb1 0V Floating
BL2-BLn(비선택) Vb1 Vdd Floating
기판 Vbb Vbb Vera
SPL0-SPLm Vspr Vspw Vera
표 1에 나타낸 바와 같이, 반도체 기판에는 백-게이트 전압 Vbb가 인가되고 있다. 백-게이트 전압 Vbb는 예를 들어 0볼트(0V)로 설정되어 있다. 비트 라인(BL1∼BLm)에는 예를 들어 +0.7V로 설정되어 있는 프리차지 전압 Vbl이 인가되고 있다. 공통 소스 라인(SL)에는 0V가 설정되어 있다.
도 5에 도시한 선택 게이트 라인(SGS)에는 전원 전압 Vdd(예를 들어 +3.3V)가 인가되어 선택 게이트 트랜지스터(STS1∼STSm)는 온(on) 상태로 된다. 그리고나서 공통 소스 라인(SL)의 0V가 메모리 셀 트랜지스터(MT11, MT21, …, MTm1)에 전송된다. 선택 게이트 라인(SGD)에는 전원 전압 Vdd(예를 들어 +3.3V)가 또한 인가되어 선택 게이트 트랜지스터(STD1∼STDm)가 온 상태로 구동되고, 비트 라인(BL1∼BLm)의 프리차지 전압(예를 들어 +0.7V)이 메모리 셀 트랜지스터(MT1n, MT2n, …, MTmn)에 각각 전송된다.
비선택 워드 라인(WL2∼WLn)에는 전원 전압 Vdd보다 전위가 높은 전압 Vread, 예를 들어 +5V가 인가된다. 이 전압 인가로 인하여 비선택 메모리 셀 트랜지스터(MT12∼MT1n, MT21∼MT2n, MTm1∼MTmn)는 온 상태로 된다. 따라서, 이러한 비선택 트랜지스터는 데이터 트랜스퍼 트랜지스터로서 기능한다.
선택 워드 라인(WL1)에는 0V의 전압이 인가된다. 이로 인해 선택 메모리 셀 트랜지스터(MT11)는 제어 전극(108)(도 2 참조)에서 0V로 설정된다. 이 트랜지스터는 소위 공핍형(depletion type)인데, 전하 저장층(104)에 전자가 저장되지 않았을 때(즉, 데이터가 논리 1일 때), 선택 메모리 셀 트랜지스터의 임계 전압 Ve는 OV보다 전위가 낮다. 이 때문에, 제어 전극(108)의 인가 전압이 0V일지라도 선택 메모리 셀 트랜지스터(MT11)가 온 상태로 되어 채널 전류가 흐른다.
한편, 전하 저장층(104)에 전자가 저장되어 있을 때(즉, 데이터가 논리 0일 때), 선택 메모리 셀 트랜지스터의 임계 전압 Vp는 OV보다 전위가 높다. 따라서, 이 선택 메모리 셀 트랜지스터(MT11)가 오프(off) 상태로 되어 채널 전류가 흐르지 않는다.
이와 같이, 선택 메모리 셀 트랜지스터(MT11)에 채널 전류가 흐르면, 그 현재 상태는 소거 상태(데이터가 논리 1)로 판정된다. 반대로, 채널 전류가 흐르지 않으면, 이 메모리 셀은 기록 상태(데이터가 논리 0)로 판정된다. 예시적인 실시예의 NAND 플래시 메모리(10)에서는 사전지정된 전위 레벨의 구동 전압 Vspr이 측면 전극 라인(SPL0∼SPLm)에 인가되면서 각 전극에 다양한 종류의 전압이 인가된다. 이 판독-이벤트 측면 전극 구동 전압 Vspr은 예로서 -1V로 설정되어 있다. 이 Vspr 전압의 인가로 인해 NAND 플래시 메모리(10)가 판독 마진을 향상하는 것이 가능하다.
도 8은 본 발명을 구현하는 NAND 플래시 메모리(10)의 판독 마진을 도시하는 그래프이다. 이 그래프의 횡축은 게이트 전압을 나타내고, 종축은 드레인 전류를 나타낸다. 실선의 곡선은 측면 전극을 구비한 NAND 플래시 메모리(10)의 메모리 셀 트랜지스터의 전류 대 전압(I-V) 특성을 나타내고, 그 곡선 중 하나는 논리 "1" 데이터의 경우이고, 그 곡선 중 다른 하나는 논리 "0" 데이터의 경우이다. 도 8의 그래프에 도시한 점선의 곡선은 측면 전극이 없는 종래에 공지된 메모리 셀 트랜지스터의 I-V 특성이고, 논리 1 데이터의 경우 및 논리 0 데이터의 경우이다.
상술한 바와 같이, 판독 데이터의 판정, 즉 데이터가 논리 1인지 또는 논리 0인지 여부의 판정은 현재 선택 메모리 셀 트랜지스터의 제어 전극에 0V를 인가했을 때의 채널 전류량을 모니터함으로써 수행한다. 따라서, 데이터 판독 마진은 데이터 1인 경우의 채널 전류와 데이터 0인 경우의 채널 전류 간의 크기에서의 차가 크면 클수록 증가 또는 "확장"된다.
메모리 셀 트랜지스터의 치수가 작아짐에 따라 소스 영역과 드레인 영역 간의 거리도 작아지고, 쇼트 채널 효과는 더욱 현저해진다. 소스/드레인 거리의 감소는 도 8의 점선 곡선으로 나타낸 종래기술의 디바이스의 경우와 같이 컷오프 특성에의 NAND 플래시 메모리의 열화를 야기한다. 도 8로부터 명확히 알 수 있듯이, 컷오프 특성이 열화되면, 데이터 1인 경우에 흐르는 채널 전류와 데이터 0인 경우에 흐르는 채널 전류 간의 차가 작아져 판독 마진은 바람직하지 못하게 작아지게 된다. 컷오프 특성을 향상시키는 간단한 한 가지 접근법은 백-게이트에 마이너스의 바이어스를 인가하여, 채널 영역에서 소위 기판 바이어스 효과를 달성하는 것이다.
그러나 도 3에 도시한 채널 영역(211)의 폭(즉, NAND 스트링 폭)이 감소하는 경우, 도 3의 기판 영역(100)과 그 채널 영역 간의 접촉 면적은 그와 같은 소형화 정도에 따라 더 좁아진다. 또한, 기판 영역(100)으로부터 실제로 채널이 형성되는 터널 절연막(102) 바로 아래의 영역에 이르기까지의 채널 영역의 폭도 소형화의 정도에 따라 좁아진다. 이러한 폭의 감소 때문에, 저항값이 증가한다. 이는, 백-게이트(기판 영역)에 인가한 바이어스 전압이 실제로 채널이 형성되는 영역까지 효과적으로 전달되지 않을 위험이 있다. 그러므로 소형화가 진행된 메모리 셀 트랜지스터에서는 단순히 백-게이트 바이어스만을 인가함으로써 기판 바이어스 효과를 달성하기 위한 수단으로는 컷오프 특성을 양호한 제어성으로 향상시키는 것이 곤란해진다.
또한, 마이크로제조 프로세스의 다양성으로 인해, 형성된 메모리 셀 트랜지스터는 채널 폭 값이 변할 수 있고, 이로 인해 기판 영역 및 채널 영역의 접촉 면적의 원하지 않은 변화가 생긴다. 이 접촉 면적 변화로 인해 실질적으로 채널 영역에 인가되는 백-게이트 바이어스 전압은 메모리 셀 트랜지스터 사이에서 변하게 되어, 메모리 셀 트랜지스터 간의 컷오프 특성의 불규칙한 편차가 발생한다. 유사하게, 실질적으로 채널이 형성되는 채널 영역과 기판 영역이 거리상으로 떨어져 있다는 사실의 관점에서, 이 거리 사이에 결정 결함 및/또는 의도하지 않은 불순물로 인한 고정 전하가 존재하면, 기판 전압은 전위에서의 변화가 국소적으로 일어나게 되어 기판 바이어스 효과가 메모리 셀 트랜지스터 간에 불규칙하게 될 수 있다. 메모리 셀 트랜지스터 간의 컷오프 특성 편차는 비휘발성 메모리 디바이스 제품으로서의 판독 마진을 좁게 한다.
본 발명을 구현하는 NAND 플래시 메모리(10)에서는, 도 3에 도시한 바와 같이 채널 영역과 측면 전극(112) 사이에 삽입된 측면 유전체막(110)을 이용하여, 각 메모리 셀 트랜지스터(MTij)의 채널 영역의 두 측면에 두 개의 대향하는 측면 전극(112)을 설치하는데, 마이너스 전압 Vspr(예를 들어 -1V)가 측면 전극(112)에 인가된다. 본 실시예의 디바이스에 고유한 이 구성을 이용하면, 백-게이트 바이어스에 의해 채널 저면(bottom)으로부터 기판 바이어스 효과가 실현되는 것이 가능함과 동시에, 측면 전극(112)에 의해 측면으로부터의 기판 바이어스 효과의 실현도 가능하다. 따라서, 메모리 셀 트랜지스터의 컷오프 특성을 향상시키는 것이 가능해진다. 이는, 도 8의 그래프에서 설명하는 바와 같이, 이러한 트랜지스터가 종래기술과 동일한 임계 전압(Ve 및 Vp)을 갖는 경우일지라도, 데이터 1인 경우에 흐르는 채널 전류와 데이터 0인 경우에 흐르는 채널 전류 차를 크게 하는 것이 가능해진다. 따라서, 메모리 셀 트랜지스터의 판독 동작 시의 마진이 향상된다. 본 실시예의 또 다른 장점은 다음과 같다. 각 측면 전극(112)은 기판 영역보다도 채널 영역에 근접하여 위치하기 때문에, 채널 폭 변화와 기판 전위 편차에 기인하는 기판 바이어스 효과의 불규칙한 편차가 억제된다. 더욱이, 측면 전극(112)을 설치함으로써, 채널 영역의 기판 바이어스 효과가 안정 또는 "안정화"된다. 따라서, 메모리 셀 트랜지스터 사이의 컷오프 특성의 불필요한 편차가 예방 또는 적어도 많이 억제됨으로써, NAND 플래시 메모리 제품으로서의 판독 동작 마진도 향상된다.
한 메모리 셀 트랜지스터에 주목할 경우, 외부로부터 인가하는 마이너스의 백-게이트 바이어스 전압의 절대값을 계속해서 증가하면서 동시에 채널 온 저항이 지나치게 높아져 판독 전류 값이 과도하게 낮아지지 않는 범위에서 머물게 하면, 컷오프 특성은 계속하여 향상된다. 그러나 그와 같은 백-게이트 바이어스에 의한 전위 강하(drop)는 현재 주목하고 있는 메모리 셀 트랜지스터 이외의 영역에도 미치게 된다. 따라서, 단순히 백-게이트 바이어스의 절대값을 크게 함으로써 컷오프 특성을 향상시키는 상술한 접근법의 장점은, 현재 주목하고 있는 메모리 셀 트랜지스터 이외의 영역에서 p-n 접합의 누설 전류를 증대시키는 의도하지 않은 부작용을 발생시킨다. 상술한 바로부터 알 수 있듯이, 백-게이트만으로 채널 부분의 기판 바이어스 효과를 실현하기 위한 기법은 제어성이 부족하기 때문에, 메모리 셀 트랜지스터의 컷오프 특성을 개선시키기 위한 가장 좋은 경우는 아니다.
다음으로, NAND 플래시 메모리(10)의 기록 동작의 일례를 표 1 및 도 6을 참조하여 설명한다. 도 6은 NAND 플래시 메모리(10)의 기록 동작 시의 회로도이다.
반도체 기판(Sub)에는 백-게이트 전압 Vbb, 예컨대 0V가 인가되고 있다. 동시에, 선택 비트 라인(BL1)에는 0V의 전압이 인가되고, 공통 소스 라인(SL)에는 전원 전압 Vdd(예를 들어 +3.3V)가 인가된다. 선택 게이트 라인(SGS)에는 0V가 설정되면, 선택 게이트 트랜지스터(STS1)가 오프 상태로 되고, 소스 라인(SL)이 컷오프 상태로 된다. 선택 게이트 라인(SGD)에는 전원 전압 Vdd(예를 들어 +3.3V)가 인가되어 선택 게이트 트랜지스터(STD1)가 온 상태로 된다. 따라서, 선택 비트 라인(BL1)의 전압 전위, 즉 0V가 메모리 셀 트랜지스터(MT1n)에 전송된다.
선택 워드 라인(WL1)에는 기록 또는 "프로그램" 전압 Vpgm이 인가되고, 비선택 워드 라인(WL2∼WLm)에는 중간 전위 레벨의 전압 Vpass가 인가된다. 기록 전압 Vpgm은 +18V로 설정될 수도 있고, 중간 레벨 전압 Vpass는 +10V이다. 이 전압이 인가되면, 선택 메모리 셀 트랜지스터(MT11) 및 비선택 메모리 셀 트랜지스터(MT12∼MT1n)는 모두 온 상태로 구동되어 선택 비트 라인(BL1)의 0V를 전송한다.
선택 메모리 셀 트랜지스터(MT11)에서는, 도 2에 도시한 제어 전극(108)에 기록 전압 Vpgm(예를 들어 +18V)이 인가된다. 이 전압 인가에 의해, 선택 비트 라인으로부터 0V가 전송되고 있는 전하 저장층(104) 바로 아래의 채널 영역(211)과 전하 저장층(104) 사이에 높은 전기장이 생성된다. 이로 인해 터널 절연막(102)을 통하여 전하 저장층(104)에 전자가 주입된다. 전하 저장층(104)에 전자가 주입되면, 선택 메모리 셀 트랜지스터(MT11)의 임계 전압은 마이너스의 임계 전압 Ve로부터 플러스의 임계 전압 Vp로 변하여 선택 메모리 셀 트랜지스터(MT11)에 기록 또는 "프로그램"되는 논리 "0" 데이터가 설정된다. 이는 기록 상태로 불린다.
데이터 기록 동안, 비선택 비트 라인(BL2∼BLm)에는 전원 전압 Vdd(예를 들어 +3.3V)가 인가된다. 여기서, 선택 게이트 라인(SGS)에는 0V가 인가되어 선택 게이트 트랜지스터(STS2∼STSm)는 오프 상태로 된다. 따라서, 공통 소스 라인(SL)이 컷오프 상태로 된다.
선택 게이트 라인(SGD)에는 전원 전압 Vdd(예를 들어 +3.3V)가 인가되어 선택 게이트 트랜지스터(STD2∼STDm)는 온 상태로 된다. 따라서, 비선택 메모리 셀(BL2∼BLm)의 전원 전압 Vdd와 선택 게이트 트랜지스터(STD2∼STDm)의 임계 전압 Vth 간의 차와 동일한 전위 레벨인 특정 전위 레벨의 전압, 즉 3.3V-Vth(V)이 비선택 메모리 셀 트랜지스터(MT21∼MT2n, …, MTm1∼MTmn)에 전송된다.
선택 게이트 트랜지스터(SGS)가 컷오프 상태로 되어 있기 때문에, 선택 게이트 트랜지스터(STD2∼STDm) 각각의 게이트 전압과 상기 전송된 소스 전압 간의 전위차가 Vth(=Vdd-(Vdd-Vth))로 된다. 따라서, 이 상태에서 선택 게이트 트랜지스터(STD2∼STDm)도 컷오프 상태로 된다.
선택 게이트 트랜지스터 STD2∼STDm 및 선택 게이트 트랜지스터 STS2∼STSm이 컷오프되면, 비선택 메모리 셀 트랜지스터 MT21∼MT2n, …, MTm1∼MTmn의 채널은 전도성이 되고(온으로 된 상태), 이러한 트랜지스터는 공통 소스 라인(SL) 및 비트 라인(BL2∼BLm)으로부터 플로팅(floating) - 즉, 이러한 트랜지스터는 전기적으로 플로팅 상태임 - 상태로 된다. 이 이벤트에서, Vpgm과 Vpass의 커플링에 의해, 플로팅으로 된 채널의 전위가 승압(rise up)된다. 이 전위 승압량은 Vdd 이상이고, Vpass 이하인데, 예를 들어 7V이다.
이러한 방식으로 비선택 메모리 셀 트랜지스터 MT21∼MT2n, …, MTm1∼MTmn의 채널 전위가 승압되기 때문에, 비선택 메모리 셀 트랜지스터 MT21∼MTm1의 제어 전극(108)에 기록 전압 Vpgm(예를 들어 +18V)이 인가되더라도, 비선택 메모리 셀 트랜지스터 MT21∼MTm1 각각의 채널 영역과 전하 저장층(104) 사이의 전위차는 작다. 이는, 전자가 비선택 메모리 셀 트랜지스터 MT21∼MTm1의 전하 저장층(104)에 주입되지 않는다는 점을 보증한다.
NAND 플래시 메모리(10)의 각 전극에의 전압 인가 외에, 측면 전극 라인(SPL0∼SPLm)에 특정 전위 레벨의 플러스 전압이 인가된다. 이 전압은 기록-이벤트 측면 전극 구동 전압 Vspw(예를 들어 +0.5V)로서 간주한다. 이 플러스 전압인 Vspw가 인가됨으로써 NAND 플래시 메모리(10)의 기록 마진이 향상된다.
메모리 셀 트랜지스터의 치수가 줄어듦에 따라, NAND 스트링의 직렬 접속된 메모리 셀 트랜지스터는 채널의 저항 또는 소스/드레인 확산층의 저항이 상승한다. 이 저항 상승의 한 원인은 채널 폭 및 확산층 폭의 감소이다. 또 다른 원인은 트랜지스터 소형화로 인한 쇼트 채널 효과를 억제하기 위해 소스/드레인 확산층 깊이를 얕게 설계하는 것이다. 확산층 깊이를 감소 또는 "얕게" 한 만큼 확산층의 불순물 농도를 짙게 하여 확산층 저항의 증대를 억제하는 것과 같은 디바이스 설계도 고려할 수 있다. 그러나 불순물 농도가 짙어짐으로써 채널 영역과 확산층 사이에 흐르는 밴드 대 밴드 터널 전류로서 알려진 터널 전류의 불필요한 증가로 인하여 기록 동안 셀프 부스팅(self-boosting)이 방해되는 위험에 직면한다. 이러한 관점에서, 확산층 농도를 짙게 하는 것만으로는 바람직하지 않다. 그러므로 확산층이 농도가 옅은 채로 얕아지는 것이 요구된다.
확산층의 농도를 옅은 채로 얕게 하면, 불순물 원자의 랜덤한 요동 현상에 의해 확산층의 도너 불순물 원자의 수가 감소한다. 그 경우, 확산층에서의 불순물 (도너) 원자의 수가 감소하는 방향으로 요동하면, 확산층의 저항이 급격하게 증가한다. 유사하게, 불순물 원자의 랜덤한 요동 현상에 의해, 채널에서의 불순물 (억셉터) 원자의 수가 증가하는 방향으로 요동하면, 채널 저항은 급격하게 증가할 수 있다.
본 발명을 구현하는 NAND 플래시 메모리(10)에 따르면, 측면 전극으로부터 채널 영역에 플러스 전압을 인가함으로써, 메모리 셀 트랜지스터의 채널 형성을 촉진시켜 채널 저항의 저감이 가능해진다. 또한, 측면 전극으로부터 확산층에 플러스 전압을 인가함으로써, 확산층 저항의 감소 또는 최소화가 가능해진다.
따라서, 선택 비트 라인으로부터의 기록 전압의 불필요한 전위 변화가 채널 저항 및 확산층 저항에 의해 발생하는 것을 방지 또는 적어도 크게 억제하는 것이 가능하다. 이는, NAND 플래시 메모리(10)의 기록 마진의 향상을 가능하게 한다.
다음으로, NAND 플래시 메모리(10)의 소거 동작의 일례를 표 1 및 도 7을 참조하여 설명한다. 도 7은 NAND 플래시 메모리(10)의 소거 동작 시의 회로도이다. 대부분의 NAND 플래시 메모리 디바이스에서는, 선택된 블록 내의 모든 메모리 셀 트랜지스터를 동시에 소거하는 것이 가능하다. 이는 블록 소거로 불린다. 여기서는 도 4에 도시한 메모리 셀 어레이(400)의 메모리 셀 트랜지스터 MT11∼MT1n, MT21∼MT2n, …, MTm1∼MTmn이 서로 동시에 소거된다고 가정하여 설명한다. 이는 "all-at-a-time" 소거 또는 플래시 메모리 디바이스 기술분야의 "all-at-once" 소거로서 알려져 있다.
all-at-once 소거 세션에서, 모든 비트 라인(BL1∼BLm), 공통 소스 라인 및 선택 게이트 라인(SGS 및 SGD)은 전기적 플로팅 상태로 설정 및 유지된다. 반도체 기판(Sub)에는 소거 전압 Vera(예를 들어 +20V)가 인가된다. 또한, 측면 전극 배선(SPL0∼SPLm)에도 소거 전압 Vera(예를 들어 +20V)가 인가된다. 모든 워드 라인(WL1∼WLn)에는 0V가 인가된다.
이 바이어스 조건에 의하면, 각 메모리 셀 트랜지스터(MTij)의 전하 저장층(104)(도 2 참조)으로부터 전자가 터널 절연막(102)을 통하여 인출된다. 전하 저장층(104)으로부터 전자가 방출되면, 모든 메모리 셀 트랜지스터의 임계 전압은 마이너스의 임계 전압 Ve로 되어 각 셀 트랜지스터는 소거 상태(즉, 논리 "1" 데이터 저장 상태)로 된다. 따라서, 모든 메모리 셀 트랜지스터 MT11∼MT1n, MT21∼MT2n, …, MTm1∼MTmn이 일괄 소거된다.
매우 중요하게도, NAND 플래시 메모리(10)의 경우, 측면 전극 라인(SPL0∼SPLm)에도 소거 전압 Vera(예를 들어 +20V)가 인가됨으로써, 각 전하 저장층(104)으로부터 소자 분리막(114) 또는 측면 유전체막(110)을 통하여 측면 전극(112)으로도 전자가 인출된다. 또한, 측면 전극(112)에 소거 전압 Vera를 인가함으로써, 채널 영역의 표면 포텐셜이 안정된다. 이는 채널 영역으로의 전자 인출 및 주입의 효율도 향상시킨다. 따라서, 종래기술의 메모리 디바이스와 비교할 때 소거 동작의 안정성 및 신뢰성을 확실하게 증가시키는 것이 가능하다.
측면 전극(112)에 인가되는 전압은 반드시 소거 전압 Vera와 동일하지 않아도 된다는 점을 알아야 한다. 필요성이 높아지면, 그와 같은 전압은 소거 전압 Vera보다 전위가 낮도록 설정될 수도 있다. 그와 같이 낮은 전압을 인가함으로써, 채널 영역의 표면 포텐셜을 안정화시키는 것을 이룰 수 있다.
NAND 플래시 메모리(10)의 판독, 기록 및 소거 동작 각각의 경우에 관한 작용 및 효과에 대해서 상술하였다. 예를 들어, 판독 동작 마진의 향상만을 의도할 경우, 기록 및 소거 동작 시에 측면 전극에 인가하는 전압을 0V로 설정할 수도 있다. 또는, 측면 전극(112)은 전압을 인가하지 않는 전기적으로 플로팅 상태로 할 수도 있다.
1셀/2치의 NAND 플래시 메모리(10)를 본 발명을 구현하는 비휘발성 반도체 메모리 디바이스의 예로서 기술하였지만, 측면 전극을 본 발명에 고유한 보조 전극으로서 사용하는 주요 특징은 다중-레벨(또는 다치) NAND 플래시 메모리 디바이스에도 효과적으로 적용할 수도 있다.
도 9a 및 9b는 NAND 플래시 메모리의 메모리 셀 트랜지스터 임계 전압 분포를 각각 도시하는 그래프이다. 도 9a는 일반적인 2치 NAND 플래시 메모리(즉, 셀당 1비트의 데이터가 저장됨)의 경우이고, 도 9b는 다치 NAND 플래시 메모리(즉, 셀당 2비트의 데이터가 저장됨)의 경우이다. 각 그래프에서, 종축은 데이터 비트의 수를 나타내고, 횡축은 임계 전압을 나타낸다.
도 9a에 도시한 바와 같이, 메모리 셀당 2치 데이터가 저장되는 경우, 임계 전압 분포는 두 개의 개별적인 곡선으로 분리되는데, 그 중 하나는 논리 "1" 데이터인 경우이고, 그 중 다른 하나는 논리 "0" 데이터인 경우이다. 대조적으로, 도 9b에 도시한 바와 같이, 셀당 4-레벨 데이터(또는 4치)의 경우, 임계 전압 분포는 각각 데이터 비트 "11", "10", "00" 및 "01"의 네 가지의 개별 곡선을 갖는다.
따라서, 다중 레벨 메모리는 2-레벨 메모리보다, 상이한 데이터 비트 사이의 임계 전압 차가 작아지므로, 판독 및 기록 동작의 마진이 감소한다. 이러한 관점에서, 상술한 NAND 플래시 메모리(10)의 판독/기록 마진의 확대는 특히 다중-레벨 NAND 플래시 메모리 디바이스의 경우에 효과적이다.
NAND 플래시 메모리(10)의 또 다른 장점은, 보조 전극인 측면 전극의 추가적인 사용으로 인해 발생하는 칩 면적으로 알려진 칩 기판의 면적에서의 불필요한 증가를 억제 또는 최소화하는 능력에 있다. 이는, 측면 전극이 NAND 스트링 중 인접한 두 개 사이에 설치되고, 직렬로 접속되는 메모리 셀 트랜지스터에 의해 공통으로 사용 또는 공유되기 때문이다. 통상적으로, NAND 스트링 사이의 반도체 기판의 표면적은 인접한 NAND 스트링 사이의 전기적 분리를 이루기 위해 소자 분리막이 매립 또는 임베드될 필요가 있는 영역이다. 따라서, 이 영역에 측면 전극을 추가로 매립 형성하여도 칩 면적의 증가는 생기지 않는다.
또한, 중요하게도, 직렬로 접속되는 메모리 셀 트랜지스터 사이에서 측면 전극을 측면 전극 배선의 형태로 공통화함으로써, 메모리 셀 어레이마다 측면 전극에 전압을 인가하는 콘택트를 설치할 필요가 없어지게 된다. 이는, 메모리 셀 트랜지스터마다가 아니라 측면 전극 라인당 1개의 콘택트만을 설치하면 된다는 것을 의미한다. 이는 칩 면적 증대의 최소화에 또한 기여한다.
이 실시예에서는 NAND 플래시 메모리(10)의 메모리 셀 어레이 중의 모든 측면 전극 배선에 동일한 전압을 인가하도록 구성하지만, 본 실시예의 메모리는 디코더 회로를 추가로 설치하여, 측면 전극 라인 중 원하는 라인에 사전지정된 전위 레벨의 전압을 선택적으로 인가하도록 수정할 수도 있다. 그와 같은 디코더를 설치하는 구성에 의하면, 동작 마진을 향상시키는 데 불필요한 측면 전극 라인에는 전압을 인가하지 않는다. 따라서, 메모리 칩 전체로서의 소비전력의 삭감이 가능하다. 또한, 전극 라인으로의 충전 시간의 감소도 가능하다. 이는, 측면 전극 모두에 무조건 전압을 인가하는 구성보다도 동작 속도를 높일 수 있다. 더욱이, 주목하는 NAND 스트링과 관련된 측면 전극 라인 이외의 측면 전극 라인에 전압을 인가하지 않도록 설계함으로써, 동작 마진이 바람직하지 않게 축소되는 것을 방지할 수 있다.
바람직하게도, 각 측면 전극은 데이터 소거를 위한 한 단위인 동일한 셀 블록에 속하는 메모리 셀 트랜지스터 사이에서 공통화된다. 이는, 그와 같은 전극이 각각 all-at-once 소거되는 상이한 셀 블록에 속하는 메모리 셀 트랜지스터에 의해 공통화되면, 의도하지 않은 데이터 소거가 발생할 수 있기 때문이다. 다만, 측면 전극을 소거 동작 시에 소거 전압 Vera를 인가하는 보조 전극으로서 사용하지 않는 경우에는 전극 공통화에 대한 이러한 제한이 해당하지 않는다는 점을 알아야 한다.
또한, 터널 절연막(102)은 유효 산화 두께(EOT: effective oxide thickness), 통상적으로 SiO2 등가 두께에서 측면 유전체막(110)보다 얇은 것이 바람직하다. 이는, 특히 판독 동작 시 트랜지스터 채널 영역의 측면에 반전층 또는 채널이 형성됨으로써 발생하는 오동작의 위험을 회피하기 위함이다.
다음으로, NAND 플래시 메모리 디바이스(10)의 제조 방법에 대해서 도 10a, 10b, 11a, 11b,…, 19a 및 19b를 참조하여 설명한다. 도 1에 도시한 NAND 플래시 메모리(10)의 메모리 셀 어레이의 제조 시 몇몇 주요한 프로세스 공정에서의 단면 구조를 보여주는 도 10a, 11a,…, 19a는 도 1의 라인 C-C를 따라 각각 얻은 구조를 도시한다. 도 10b, 11b,…19b는 도 1의 라인 B-B를 따라 얻은 단면도이고, 선행 도면인 도 10a, 11a,…, 19a에 각각 대응한다.
우선, 반도체 기판(100)을 마련한다. 이 기판은 p형 전도성의 실리콘 기판일 수도 있다. 다음으로, 도 10a 및 도 10b에 도시한 바와 같이, p형 실리콘 기판(100)의 상면에 공지된 열 산화 기법에 의해 터널 절연막(102)을, 예를 들어 8㎚ 정도의 사전설정된 두께로 형성한다. 이 막은 산화실리콘(SiO2)으로 만든다. 다음으로, 이 SiO2 터널 절연막(102)에 감압 CVD(LPCVD)법에 의해 p형 불순물 도핑된 다결정 실리콘막 - "제1" 폴리-Si층으로 표현함 - (104x)을 약 50㎚의 두께로 퇴적시킨다. 이 p형 폴리-Si막(104x)은 나중에 메모리 셀 트랜지스터(MT)의 전하 저장층으로서 사용한다. 다음으로, 예를 들어 Si3N4와 같은 선택된 마스크 재료의 막(150)으로 막(104x)의 상면을 피복한다. 이 마스크막(150)은 LPCVD법에 의해 약 50㎚의 두께로 퇴적시킨다.
다음으로, 마스크막(150) 상에 포토레지스트막을 스핀 코팅 기법으로 형성한다. 이 레지스트막은 포토리소그래피 기법을 이용하여 레지스트막의 에칭용 마스크를 형성하도록 패터닝된다. 그리고나서 이 에칭 마스크를 이용하여 반응성 이온 에칭(RlE)법에 의해 마스크막(150)을 선택적으로 제거하여 패터닝된 마스크막을 얻는다. 선택적인 에칭 후, 레지스트막은 제거된다. 패터닝된 마스크막(150)을 마스크로서 사용하여 제1 폴리-Si층(104x), 터널 절연막(102) 및 Si 기판(100)을 열 방향으로 선택적으로 에칭한다.
도 11a 및 도 11b에 도시한 바와 같이, 선택 에칭의 결과로 제1 폴리-Si층(104x) 및 터널 절연막(102)을 관통하는 좁고 깊은 그루브(groove) - 트렌치(trench)로 표현함 - (152)가 도 11b에 도시한 바와 같이 정의된다. 다음으로, Si 기판(100)의 노출된 표면 부분에 열 산화법에 의해 측면 유전체막(110)으로 사용하기 위한 SiO2막 등의 유전체막을 약 10㎚의 두께로 형성하고, 이러한 방식으로 이 막(110)은 정의되는 트렌치-형 그루브(152)의 내부 측면 및 아래 면을 피복한다.
다음으로, 도 12a 및 도 12b에 도시한 바와 같이, 각 트렌치 그루브(152)에 LPCVD법에 의해 측면 전극(112)으로 되는 p형 불순물 도핑된 폴리-Si층을 약 100㎚의 두께로 매립한다. 그리고나서 상기한 바에 따른 디바이스 구조는 화학적 기계적 연마(CMP)법에 의해 마스크막(150)의 표면까지 평탄화한다. 다음으로, 측면 전극(112)으로 되는 p형 폴리-Si층을 Si 기판(100)의 표면 아래 레벨까지 RIE 에치백(etch-back)한다.
그 후, 도 13a 및 도 13b에 도시한 바와 같이, 특히 도 13b에서 SiO2막 등의 소자 분리막(114)을 트렌치(152)에 매립하여, 각 트렌치의 하프-에칭된 표면 전극(112)은 소자 분리막(114)으로 그 표면이 피복된다. 그리고나서 CMP법에 의해 마스크막(150)의 표면에 평탄화가 적용된다. 다음으로, 도 14a 및 도 14b에 도시한 바와 같이, 마스크막(150)을 에칭 제거한다. 그 후, 소자 분리막(114)을 제1 폴리-Si층(104x)의 측면이 적어도 부분적으로 노출될 정도로 RIE 등에 의해 에치백한다.
다음으로, 도 15a 및 도 15b에 도시한 바와 같이, CVD법 등에 의해 제1 폴리-Si층(104x)의 상면 및 소자 분리막(114)의 상면에 ONO(oxide-nitride-oxide)로 이루어진 유전체막(106)이 형성된다. 이 ONO막은 예를 들어 약 10㎚의 두께이고, 상술한 제어 유전체막으로 사용한다. 이어서, 이 제어 유전체막(106)은 포토리소그래피로 패터닝되는 레지스트막(154)으로 코팅한다.
그리고나서, 도 16a 및 도 16b에 도시한 바와 같이, 패터닝된 레지스트막(154)을 마스크로서 이용하여, RIE법 등에 의해 제어 유전체막(106)의 특정 부분에 쓰루홀(through-hole)을 포함하는 관통홀(through-going hole)(156)을 형성한다. 레지스트막(154)을 제거한 후, 도 17a 및 도 17b에 도시한 바와 같이, 제어 유전체막(106) 상에 p형 불순물이 도핑된 제어 전극으로 되는 "제2" 폴리-Si층(108x)을 약 50㎚의 두께로 퇴적시킨다.
다음으로, 제2 폴리-Si층(108x) 상에 레지스트막(158)을 도포하고, 포토리소그래피 기법을 이용하여 레지스트막(158)을 패터닝한다. 그리고나서 도 18a 및 도 18b에 도시한 바와 같이, 패터닝된 레지스트막(158)을 마스크로서 이용하여 RIE에 의해 매트릭스 셀 어레이의 행 방향으로 제2 폴리-Si층(108x), 제어 유전체막(106), 제1 폴리-Si층(104x) 및 터널 절연막(102)의 다층 구조가 선택적으로 패터닝된다. 그 후, 레지스트막(158)을 제거한다.
다음으로, 제2 폴리-Si층(108x)을 마스크로 하여 P(인) 또는 As(비소)와 같은 선택된 n형 불순물을 이온 주입 기법으로 도핑한다. 그 후, 열처리 또는 "베이킹(baking)"을 행하여, 제1 폴리-Si층(104x) 및 제2 폴리-Si층(108x)에 도핑된 n형 불순물 이온이 활성화되고, 각 메모리 셀 트랜지스터를 위한 전하 저장층(104) 및 제어 전극(108)이 형성된다.
또한, 도 19a 및 도 19b에 도시한 바와 같이, 열 처리로 인해 Si 기판(100)에 도핑된 불순물 이온이 활성화되고, n+형 불순물 확산층(221 및 222), p-형 채널 영역(211)이 형성된다. 이러한 방식으로, 메모리 셀 트랜지스터(MTij)(i=1,2,…, m=1,2,…, n)가 형성된다. 도 10a 내지 19b에 도시하지 않은 NAND 플래시 메모리(10)의 다른 메모리 셀 트랜지스터가 유사한 방식으로 제조되어, 매트릭스의 열 방향 및 행 방향으로 그와 같은 셀 트랜지스터(MT)가 형성된다.
동시에, 도 19a 및 도 19b에 도시한 바와 같이, 선택 게이트 전극(104a 및 108a), 채널 영역(310) 및 n+형 불순물 확산층(320)이 형성되어, 선택 게이트 트랜지스터(STD1)가 형성된다. 마지막으로, 복수의 전기 상호연결 배선 및 유전체막이 공지된 퇴적 및 패터닝 프로세스에 의해 형성된다. 그러면 본 발명을 구현하는 NAND 플래시 메모리(10)의 메인 부분이 제조된다.
본 발명의 또 다른 실시예에 따른 NAND 타입의 플래시 메모리 디바이스(20)를 도 20 내지 22에 도시한다. 이 NAND 플래시 메모리(20)는 반도체 기판이 SOI(silicon-on-insulator) 구조를 갖도록 수정한 것 외에는 도 1 내지 3에 도시한 NAND 플래시 메모리(10)와 유사하다.
도 20은 본 발명을 구현하는 NAND 플래시 메모리(20)의 메모리 셀 어레이의 메인 부분의 상면도를 나타낸다. 도 21은 라인 A-A를 따라 얻은 NAND 플래시 메모리 셀 어레이의 단면도이고, 도 22는 라인 B-B를 따라 얻은 단면도이다.
도 21에 도시한 바와 같이, NAND 플래시 메모리(20)는, 매립 절연층(600) 및 그 층(600)의 상면에 형성된 "SOI층"으로서 간주하는 실리콘층(700)의 적층 구조로 된 실리콘 기판(100)을 구비한다. 매립 절연층(600)은 예를 들어 산화실리콘(SiO2)으로 이루어진다. 도 20의 메모리 셀 어레이는 매립 SiO2층(600) 상의 SOI층(700)에 형성되는 메모리 셀 트랜지스터(MT11∼MT1n)를 포함한다.
도 21에 도시한 바와 같이, 메모리 셀 트랜지스터(MT11∼MT1n)는, SOI층(700)에 형성되는 n+형 소스/드레인 영역(221∼22(n+1))과, 소스/드레인 영역(221∼22(n+1))의 인접한 영역 사이에 횡으로 끼워지는 n-형 채널 영역(211∼21n)을 구비하도록 구성된다. 따라서, 각 메모리 셀 트랜지스터(MT1j)(j=1, 2,…, n)는 소스/드레인 영역 및 채널 영역이 n형으로 형성되는 공핍형이다.
NAND 플래시 메모리(20)에서, 기판은 매립 유전체층(600) 및 SOI층(700)을 포함한 SOI 구조를 갖는데, 그 기판에서 공핍형 메모리 셀 트랜지스터(MT)가 형성된다. 각 셀 트랜지스터의 게이트 길이에 비하여 두께가 얇은 SOI층에 이러한 트랜지스터의 소스/드레인 영역 및 채널 영역이 형성되어, 완전 공핍형의 셀을 제공한다. 이러한 트랜지스터 설계를 이용하면, NAND 플래시 메모리(20)에서의 판독 동작 시 선택 메모리 셀 트랜지스터의 컷오프 특성이 향상됨과 동시에 판독 동작 마진을 향상시키는 것이 가능하다.
다음으로, 본 발명을 구현하는 NAND 플래시 메모리 디바이스(20)의 판독, 기록 및 소거 동작에 대해서 설명한다. 우선, 판독 동작을 도 23 및 이하의 표 2를 참조하여 설명한다. 표 2는 NAND 플래시 메모리(20)의 몇몇 주요 동작 전압을 나타낸다. 도 23은 NAND 플래시 메모리(20)의 메모리 셀 어레이의 메인 부분의 회로도이다.
상태
라인		 판독
 기록
 소거
SL 0V Vdd Vera
SGS Vdd 0V Vsgs
WL1(선택) 0V Vpgm 0V
WL2-WLm(비선택) Vread Vpass 0V
SGD Vdd Vdd Vsgd
BL1(선택) Vb1 0V Vera
BL2-BLn(비선택) Vb1 Vdd Vera
기판 N.A. N.A. N.A.
SPL0-SPLm Vspr Vspw Vera
NAND 플래시 메모리(20)의 판독 동작은, 매립 유전체층(600)이 있기 때문에, 백-게이트 바이어스 Vbb를 인가하지 않는 것 이외는 NAND 플래시 메모리(10)의 판독 동작과 유사하다. NAND 플래시 메모리(20)에 의하면, SOI층(700) 상의 공핍형 트랜지스터의 채용에 의해 향상되는 판독 동작 마진을 측면 전극으로의 마이너스 전압 인가에 의해 한층 더 향상시키는 것이 가능해진다.
NAND 플래시 메모리(20)의 기록 동작의 일례를 표 2 및 도 24를 참조하여 설명한다. 도 24는 NAND 플래시 메모리(20)의 기록 동작 시의 회로도이다. NAND 플래시 메모리(20)의 기록 동작은, 매립 유전체층(600)이 있기 때문에, 백-게이트 바이어스 전압 Vbb를 인가하지 않는 것 이외는 NAND 플래시 메모리(10)의 판독 동작과 유사하다.
NAND 플래시 메모리(20)는, 두께가 얇은 SOI층(700)에 트랜지스터 채널 영역과 소스/드레인 확산층이 형성되도록 설계된다는 점을 상기해야 한다. 이 때문에, NAND 플래시 메모리(20)는 NAND 플래시 메모리(10)보다 초기 채널 및 확산 저항값 자체가 높아진다. 따라서, NAND 플래시 메모리(10)와 비교할 때, NAND 플래시 메모리(20)는 도핑된 불순물 원자의 랜덤한 요동 현상에 의해 채널/확산 저항이 불필요하게 증가할 위험이 크다. 이러한 위험은 기록 동작 시 NAND 스트링의 저항의 증가를 야기하여 기록 동작 오류가 또한 증가한다. 이를 방지하기 위하여, 측면 전극(112)에 플러스 전압(예를 들어 +0.5V)을 인가하여 NAND 스트링의 저항 증대를 억제하기 위한 기법을 이용하는 것이 효과적이다.
다음으로, NAND 플래시 메모리(20)의 소거 동작의 일례를 표 2 및 도 25를 참조하여 설명한다. 도 25는 NAND 플래시 메모리(20)의 소거 동작 시의 회로도이다.
모든 비트 라인(BL1∼BLm) 및 공통 소스 라인(SL)에는 소거 전압 Vera(예를 들어 +20V)가 인가된다. 선택 게이트 라인(SGD)에는 초기 전압 Vsgd인 사전정의된 레벨, 예를 들어 +4V의 전압이 인가되어 선택 게이트 트랜지스터(STD1∼STDm)가 온 상태로 된다. 이는, 소거 전압 Vera(예를 들어 +20V)의 전위가 메모리 셀 트랜지스터 MT1n, MT2n, …, MTmn에 전송되게 한다. 이 세션에서, 다른 선택 게이트 라인(SGS)에는 초기 전압 Vsgs(예를 들어 +4V)가 인가되어 선택 게이트 트랜지스터(STS1∼STSm)가 온 상태로 되고, 소스 라인(SL)의 소거 전압 Vera(예를 들어 +20V)가 메모리 셀 트랜지스터 MT11, MT21, …, MTm1에 송신된다.
그리고나서 모든 워드 라인(WL1∼WLn)에는 0V가 인가된다. 모든 메모리 셀 트랜지스터 MT11∼MT1n, MT21∼MT2n, …, MTm1∼MTmn은 공핍형이기 때문에, 제어 전극(108)에 0V가 설정되면 온 상태로 된다. SOI층(700)에 소거 전압(예를 들어 +20V)이 인가되면, 각 메모리 셀 트랜지스터의 전하 저장층(104)으로부터 전자가 인출되어 그 사이에 개재된 터널 절연막(102)을 통하여 관련된 채널 영역에 주입된다.
전하 저장층(104)으로부터 전자가 방출되면, 선택 메모리 셀 트랜지스터(MT11)의 임계 전압은 플러스의 임계 전압 Vp로부터 마이너스의 임계 전압 Ve로 변하여 소거 상태(즉, 논리 "1" 데이터가 저장됨)로 된다. 그 결과, 메모리 셀 트랜지스터 MT1n, MT2n, …, MTmn은 모두 일괄 소거된다.
NAND 플래시 메모리(20)에서는 두께가 얇은 SOI층(700)에 트랜지스터 채널 영역 및 소스/드레인 확산층이 형성되기 때문에, 이 메모리 디바이스는 기판 측으로부터 공급되는 소거 전압 Vera의 전위 강하에 따른 소거 부족 또는 소거 실패가 있을 수 있다.
그와 같은 소거 부족 또는 실패를 방지하기 위하여, 측면 전극(112)에 소거 전압 Vera(예를 들어 +20V)를 인가하여 측면 전극으로 전자를 인출하는 동시에, 채널 영역의 표면 포텐셜을 전압 강하없이 안정시켜 채널로의 전자 전송을 촉진 또는 가속화하기 위한 기법을 이용하는 것이 유효하다.
도 26은 본 발명을 또한 구현하는 NAND 플래시 메모리의 메모리 셀의 단면도를 나타낸다. 이 NAND 플래시 메모리는 도 20 내지 22에 도시한 NAND 플래시 메모리(20)와 비교하여 상이한 메모리 셀 트랜지스터 소스/드레인 구조를 갖는다. 도 26에 도시한 바와 같이, 메모리 셀 트랜지스터 MT11 내지 MT1n은 n-형 소스/드레인 및 n-형 채널 영역으로 구성한다.
이 NAND 플래시 메모리의 동작 시, 비선택 메모리 셀의 워드 라인에 인가되는 전압 Vread는 n-형 소스/드레인을 반전시켜 n+ 영역을 형성한다. 메모리 셀 트랜지스터로부터의 n+형 소스/드레인의 제거는 이 NAND 플래시 메모리의 간단한 제조 프로세스를 가능하게 한다.
지금까지 구체적인 예를 참조하면서 본 발명의 바람직한 실시예에 대해서 설명하였지만, 실시예는 예로서 들고 있을 뿐이며, 본 발명을 한정하지는 않는다. 또한, 실시예의 설명에서는 비휘발성 반도체 메모리 디바이스 및 그 제조 방법에서 본 발명의 설명에 직접 필요로 되지 않는 부분에 대해서는 기재를 생략했지만, 필요로 되는 비휘발성 반도체 메모리 디바이스 및 그 제조 프로세스에 관한 적절한 구성요소를 경우에 따라 적당히 이용할 수도 있다.
예를 들어, 상술한 실시예에서는 반도체 기판의 재료 및 채널 영역의 재료가 Si(실리콘)인 경우에 대해서 기술했지만, SixGe1-x(x는 0 이상 및 1 보다 작음), SiC, GaN, GaAs 및 InP를 포함하지만 이에 한정하지 않는 다른 적절한 반도체 재료로 구성하도록 변형할 수도 있다. 또한, 이러한 경우에도 유사한 결과를 얻을 수 있다.
본 발명의 요소를 구비하고, 본 기술분야의 숙련자가 적당히 설계 변경할 수 있는 모든 비휘발성 반도체 메모리 디바이스는 본 발명의 범위에 포함된다는 점을 또한 알아야 한다. 본 발명의 범위는 특허청구범위 및 그 균등물의 범위에 의해 정의되는 것이다.
도 1은 본 발명의 한 실시예에 따른 NAND 타입 EEPROM의 메인 부분의 상면도이다.
도 2는 도 1의 NAND 플래시 메모리의 A-A 단면도이다.
도 3은 도 1의 NAND 플래시 메모리의 B-B 단면도이다.
도 4는 도 1의 NAND 플래시 메모리의 등가 회로도이다.
도 5는 도 1의 NAND 플래시 메모리의 판독 동작의 설명을 위한 회로도이다.
도 6은 도 1의 NAND 플래시 메모리의 기록 동작의 설명을 위한 회로도이다.
도 7은 도 1의 NAND 플래시 메모리의 소거 동작의 설명을 위한 회로도이다.
도 8은 도 1에 도시한 NAND 플래시 메모리의 판독 마진을 도시하는 그래프이다.
도 9a 및 도 9b는 표준 비휘발성 반도체 메모리 디바이스의 임계값 분포를 각각 도시하는 그래프이다.
도 10a 내지 도 19b는 도 1의 NAND 플래시 메모리의 제조 시 몇몇 중요한 프로세스 공정의 단면도를 나타낸다.
도 20은 본 발명의 또 다른 실시예에 따른 NAND 타입 플래시 메모리의 메인 부분의 상면도이다.
도 21은 도 20의 NAND 플래시 메모리의 A-A 단면도이다.
도 22는 도 20의 NAND 플래시 메모리의 B-B 단면도이다.
도 23은 도 20의 NAND 플래시 메모리의 판독 동작의 설명을 위한 회로도이 다.
도 24는 도 20의 NAND 플래시 메모리의 기록 동작의 설명을 위한 회로도이다.
도 25는 도 20의 NAND 플래시 메모리의 소거 동작의 설명을 위한 회로도이다.
도 26은 본 발명의 또 다른 실시예에 따른 NAND 플래시 메모리의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: NAND 플래시 메모리
100: 기판
102: 터널 절연막
104: 전하 저장층
106: 제어 유전체막
108: 제어 전극
110: 유전체막
112: 측면 전극
114: 소자 분리막
211, 212, 213: 채널 영역
MT11, MT21, MT31: 메모리 셀 트랜지스터

Claims (10)

  1. 비휘발성 반도체 메모리 디바이스로서,
    반도체 기판과,
    상기 반도체 기판상의 복수의 메모리 셀 - 상기 복수의 메모리 셀 각각은 메모리 셀 트랜지스터를 포함함 -
    을 포함하고,
    상기 메모리 셀은 복수의 메모리 셀 트랜지스터의 직렬 연결을 포함한 어레이를 형성하고,
    상기 메모리 셀 트랜지스터 각각은,
    상기 반도체 기판에 형성되는 한 쌍의 소스 및 드레인 영역과,
    상기 소스와 드레인 영역 사이에 횡으로 끼워지는 상면 및 측면이 있는 채널 영역과,
    상기 채널 영역의 상면상의 터널 절연막과,
    상기 터널 절연막상의 전하 저장층과,
    상기 전하 저장층상의 제어 유전체막과,
    상기 제어 유전체막상의 제어 전극과,
    상기 채널 영역의 측면상의 측면 유전체막과,
    상기 측면 유전체막상에 제공되어 상기 채널 영역을 사이에 두고 서로 대향하는 제1 및 제2 측면 전극
    을 포함하고,
    상기 제1 측면 전극은 서로 직렬로 연결되는 상기 메모리 셀 트랜지스터 중 인접한 트랜지스터 사이에서 공유되고,
    상기 제2 측면 전극은 서로 직렬로 연결되는 상기 메모리 셀 트랜지스터 중 인접한 트랜지스터 사이에서 공유되고,
    상기 제1 측면 전극과 상기 제2 측면 전극의 상면은 반도체 기판의 표면 아래에 있는, 비휘발성 반도체 메모리 디바이스.
  2. 제1항에 있어서,
    상기 반도체 기판은 상기 채널 영역 아래에 매립 유전체층을 포함하는, 비휘발성 반도체 메모리 디바이스.
  3. 제1항에 있어서,
    상기 메모리 셀 트랜지스터는 공핍형 트랜지스터인, 비휘발성 반도체 메모리 디바이스.
  4. 제1항에 있어서,
    상기 터널 절연막은 상기 측면 유전체막보다 실리콘 다이옥사이드막의 등가 두께가 얇은, 비휘발성 반도체 메모리 디바이스.
  5. 제1항에 있어서,
    상기 메모리 셀 트랜지스터의 판독 동작 동안 상기 측면 전극에 마이너스 전압을 인가하기 위한 드라이버를 더 포함하는, 비휘발성 반도체 메모리 디바이스.
  6. 제1항에 있어서,
    상기 메모리 셀 트랜지스터의 기록 동작 동안 상기 측면 전극에 플러스 전압을 인가하기 위한 드라이버를 더 포함하는, 비휘발성 반도체 메모리 디바이스.
  7. 제1항에 있어서,
    상기 메모리 셀 트랜지스터의 소거 동작 동안 상기 측면 전극에 플러스 전압을 인가하기 위한 드라이버를 더 포함하는, 비휘발성 반도체 메모리 디바이스.
  8. 제1항에 있어서,
    상기 전하 저장층은 다결정 실리콘으로 형성되는, 비휘발성 반도체 메모리 디바이스.
  9. 제1항에 있어서,
    상기 반도체 기판은 실리콘으로 형성되는, 비휘발성 반도체 메모리 디바이스.
  10. 제1항에 있어서,
    상기 메모리 셀 트랜지스터 각각은 2치 데이터보다 많은 데이터를 저장할 수 있는, 비휘발성 반도체 메모리 디바이스.
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