JP2006186048A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 フローティングゲート絶縁膜の膜厚のばらつきが抑制されるとともに、リーク電流の低減が図られる半導体装置と、その製造方法を提供する。
【解決手段】 半導体基板1の主表面上にアシストゲート絶縁膜2aを介在させ互いに間隔を隔てて複数のアシストゲート電極33が形成されている。隣り合うシストゲート電極33によって挟まれた半導体基板1の領域の表面上を充填するようにシリコンエピタキシャル成長部13が形成されている。シリコンエピタキシャル成長部13の表面上にフローティングゲート絶縁膜8が形成されている。フローティングゲート絶縁膜8上にフローティングゲート電極99が形成されている。フローティングゲート電極99上にONO膜10を介在させて、ポリシリコン膜11および金属シリサイド膜12からなるコントロールゲート電極34が形成されている。
【選択図】 図1
【解決手段】 半導体基板1の主表面上にアシストゲート絶縁膜2aを介在させ互いに間隔を隔てて複数のアシストゲート電極33が形成されている。隣り合うシストゲート電極33によって挟まれた半導体基板1の領域の表面上を充填するようにシリコンエピタキシャル成長部13が形成されている。シリコンエピタキシャル成長部13の表面上にフローティングゲート絶縁膜8が形成されている。フローティングゲート絶縁膜8上にフローティングゲート電極99が形成されている。フローティングゲート電極99上にONO膜10を介在させて、ポリシリコン膜11および金属シリサイド膜12からなるコントロールゲート電極34が形成されている。
【選択図】 図1
Description
本発明は半導体装置およびその製造方法に関し、特に、フラッシュメモリに代表される不揮発性のメモリを備えた半導体装置と、その製造方法に関するものである。
不揮発性メモリを有する半導体装置の一つとしてフラッシュメモリがある。近年、この種の半導体装置の小型化が図られており、たとえば非特許文献1にあるように、単位メモリセルの物理サイズを4F2としたAG(アシストゲート)−AND型フラッシュメモリが提案されている。このAG−AND型フラッシュメモリでは、まず、メモリセル領域に所定の間隔を隔てて複数のアシストゲート電極が形成されている。そのアシストゲート電極に交差するようにコントロールゲート電極が設けられ、互いに隣り合うアシストゲート電極とアシストゲート電極の間にあってコントロールゲート電極と交差する部分に電荷を蓄積するためのフローティングゲート電極が設けられている。このフローティングゲート電極は、アシストゲート電極よりも高くなるように形成され、アシストゲート電極およびコントロールゲート電極とは電気的に絶縁されている。
AG−AND型フラッシュメモリによれば、メモリセルを構成するメモリセルトランジスタのビット線が拡散層で構成されるのではなく、アシストゲート電極に所定の電圧を印加することによって、アシストゲート電極の直下に位置する半導体基板の領域の部分に形成される反転層によって構成される。このため、メモリセル領域では、ビット線を設けるための不純物領域を形成する必要がなくなるので、メモリセル領域の占有面積が削減されて半導体装置の小型化を図ることができる。
Y.Sasago,et.al.,:"90-nm-node multi-level AG-AND type flash memory with cell size of true 2 F2/bit and programming throughput of 10 MB/s",IEDM Tech.Dig.,(2003)p.823.
Y.Sasago,et.al.,:"90-nm-node multi-level AG-AND type flash memory with cell size of true 2 F2/bit and programming throughput of 10 MB/s",IEDM Tech.Dig.,(2003)p.823.
しかしながら、従来の半導体装置の製造方法では次のような問題点があった。フローティングゲート電極を形成する際には、所定の間隔を隔てて形成された複数のアシストゲート電極のそれぞれによって挟まれた半導体基板の領域の表面に、熱酸化処理を施すことによってフローティングゲート絶縁膜(トンネルゲート酸化膜)が形成される。このとき、隣り合うアシストゲート電極とアシストゲート電極との距離(間隔)に対するアシストゲート電極の高さの比(アスペクト比)が比較的大きいために、酸化種が半導体基板の表面にまで到達しにくく、露出した半導体基板の表面に形成されるフローティングゲート絶縁膜の膜厚が半導体基板面内においてばらつきやすく、フローティングゲート絶縁膜の信頼性が損なわれることがあった。
一方、これを解消しようとして、アスペクト比を小さくしようとすると、コントロールゲート電極とフローティングゲート電極の対向面積が小さくなり、コントロールゲート電極とフローティングゲート電極のカップリング比が減少して、書込み特性が悪化してしまうことになる。そのため、フローティングゲート絶縁膜の膜厚のばらつきを容易に改善できないという問題点があった。
また、従来の半導体装置では、半導体基板の表面上にアシストゲート絶縁膜を介在させてアシストゲート電極が形成され、また、半導体基板の表面上にフローティングゲート絶縁膜を介在させてフローティングゲート電極が形成されているため、アシストゲート電極とフローティングゲート電極とが互いに接近することになる。そのために、アシストゲート電極とフローティングゲート電極との間でリーク電流が生じやすく、フローティングゲート電極における電荷の保持特性が低下するという問題点があった。
本発明は、上記問題点を解決するためになされたものであり、一つの目的はフローティングゲート絶縁膜に対応する絶縁膜の膜厚のばらつきが抑制されるとともに、リーク電流の低減が図られる半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
本発明に係る半導体装置は不揮発性メモリを有する半導体装置であって、主表面を有する半導体基板と複数の第1電極と半導体部と第2絶縁膜と第2電極と第3電極とを備えている。複数の第1電極は、半導体基板の主表面上に第1絶縁膜を介在させ互いに間隔を隔ててそれぞれ形成されている。半導体部は、隣り合う第1電極によって挟まれた領域に位置する半導体基板の表面上を充填するように所定の高さを有して形成されている。第2絶縁膜は半導体部の表面上に形成されている。第2電極は第2絶縁膜上に形成されている。第3電極は、第2電極上に第3絶縁膜を介在させて形成されている。
本発明に係る半導体装置の製造方法は不揮発性メモリを有する半導体装置の製造方法であって、以下の工程を備えている。半導体基板の主表面上に第1絶縁膜を介在させ、互いに間隔を隔てて第1電極およびその第1電極を覆う被覆膜をそれぞれ含む所定の高さの複数の柱状体を形成する。複数の柱状体のそれぞれによって挟まれた領域に露出した半導体基板の表面上に、所定の高さの半導体部を形成する。熱酸化法により半導体部の表面上に第2絶縁膜を形成する。第2絶縁膜上に第2電極を形成する。第2電極上に第3絶縁膜を介在させて第3電極を形成する。
本発明に係る半導体装置によれば、隣り合う第1電極によって挟まれた領域に位置する半導体基板の表面上を充填するように所定の高さを有する半導体部が形成されることで、第2絶縁膜を形成する際に酸化種が半導体部の表面に確実に到達して第2絶縁膜の膜厚のばらつきが低減する。その結果、半導体装置の書き込み速度や消去速度等の諸特性を向上させることができ、また、第1電極と第2電極との間のリーク電流が抑制されて、記憶保持特性を向上させることができる。さらに、第1電極の直下に位置する半導体基板の表面部分に加えて、第1電極の側方に位置する半導体部の部分にも反転層が形成されることで、反転層の抵抗が下がり書き込み速度の向上を図ることができる。
本発明に係る半導体装置の製造方法によれば、複数の柱状体のそれぞれによって挟まれた領域に露出した半導体基板の表面上に、所定の高さの半導体部を形成し、その半導体部の状面上に熱酸化法により第2絶縁膜を形成することで、そのような半導体部が形成されない場合と比べて、第2絶縁膜を形成する際に酸化種が半導体部の表面に確実に到達して第2絶縁膜の膜厚のばらつきが低減する。その結果、半導体装置の書き込み速度や消去速度等の諸特性を向上させることができ、また、第1電極と第2電極との間のリーク電流が抑制されて、記憶保持特性を向上させることができる。さらに、反転層の抵抗が下がり書き込み速度の向上を図ることができる。
実施の形態1
本発明の実施の形態1に係る半導体装置としてAG−AND型フラッシュメモリについて説明する。図1に示すように、半導体基板1の主表面上にアシストゲート絶縁膜(第1絶縁膜)2aを介在させ互いに間隔を隔てて複数のアシストゲート電極(第1電極)33が形成されている。隣り合うアシストゲート電極33によって挟まれた半導体基板1の領域の表面上を充填するように所定の高さを有するシリコンエピタキシャル成長部13が形成されている。そのシリコンエピタキシャル成長部(半導体部)13の表面上にフローティングゲート絶縁膜8が形成されている。そのフローティングゲート絶縁膜(第2絶縁膜)8上にフローティングゲート電極(第2電極)99が形成されている。そのフローティングゲート電極99上にONO膜(第3絶縁膜)10を介在させて、ポリシリコン膜11および金属シリサイド膜12からなるコントロールゲート電極(第3電極)34が形成されている。
本発明の実施の形態1に係る半導体装置としてAG−AND型フラッシュメモリについて説明する。図1に示すように、半導体基板1の主表面上にアシストゲート絶縁膜(第1絶縁膜)2aを介在させ互いに間隔を隔てて複数のアシストゲート電極(第1電極)33が形成されている。隣り合うアシストゲート電極33によって挟まれた半導体基板1の領域の表面上を充填するように所定の高さを有するシリコンエピタキシャル成長部13が形成されている。そのシリコンエピタキシャル成長部(半導体部)13の表面上にフローティングゲート絶縁膜8が形成されている。そのフローティングゲート絶縁膜(第2絶縁膜)8上にフローティングゲート電極(第2電極)99が形成されている。そのフローティングゲート電極99上にONO膜(第3絶縁膜)10を介在させて、ポリシリコン膜11および金属シリサイド膜12からなるコントロールゲート電極(第3電極)34が形成されている。
次に、AG−ANG型フラッシュメモリにおける情報の書き込み動作、読み出し動作および消去動作について説明する。まず、情報の書込み動作においては、所定の選択メモリセルトランジスタが接続されるワード線に、たとえば15V程度の電圧が印加され、それ以外のワード線に、たとえば−2V程度の電圧が印加される。また、選択メモリセルトランジスタにおけるソース形成用のアシストゲート電極33に、たとえば5V程度の電圧が印加され、ドレイン形成用のアシストゲート電極33に、たとえば8V程度の電圧が印加される。これにより、これらのアシストゲート電極33の直下に位置する半導体基板1の表面にソース・ドレインとなる反転層が形成される。
一方、上述した以外のアシストゲート電極33には、たとえば−2V程度の電圧が印加されており、これらのアシストゲート電極33の直下に位置する半導体基板1の表面には反転層は形成されず、選択メモリセルトランジスタと非選択メモリセルトランジスタとの間の電気的な分離が行なわれる。また、他のアシストゲート電極33には、たとえば1V程度の電圧が印加される。さらに、選択メモリセルトランジスタにおけるドレインとなる反転層に接続されるビット線に、たとえば4.5V程度の電圧が印加される。また、選択メモリセルトランジスタにおけるソースとなる反転層に接続されるビット線には、書き込み選択のためにたとえば0V程度の電圧が印加される一方、非選択メモリセルにおけるソースとなる反転層に接続されるビット線には、書き込みを阻止するためにたとえば2V程度の電圧が印加される。
これにより、選択メモリセルトランジスタにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がフローティングゲート絶縁膜8を介してフローティングゲート電極99に注入される。一方、非選択メモリセルトランジスタにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極への電荷の注入は行なわれない。以上のような動作により、所定のメモリセルトランジスタに選択的に情報の書込みが行なわれる。
次に、情報の読み出し動作においては、上述した書込み動作と逆の動作が行なわれる。選択メモリセルトランジスタが接続されるワード線に、たとえば2〜5V程度の電圧が印加され、それ以外のワード線には、たとえば−2V程度の電圧が印加される。また、選択メモリセルトランジスタにおけるソース・ドレイン形成用のアシストゲート電極33には、たとえば4V程度の電圧が印加される。これにより、選択メモリセルトランジスタにおけるソース・ドレインが形成される。一方、非選択メモリセルトランジスタにおけるソース・ドレイン形成用のアシストゲート電極33には、たとえば−2V程度の電圧が印加される。これにより、非選択メモリセルトランジスタにおいては、ソース・ドレインとなる反転層が形成されない。この結果、選択メモリセルトランジスタと非選択メモリセルトランジスタとの電気的な分離が実現される。
また、選択メモリセルトランジスタにおいてドレインとなる反転層が接続されるビット線に、たとえば1.2V程度の電圧が印加される一方、他のビット線には、たとえば0V程度の電圧が印加される。さらに、選択メモリセルトランジスタにおいてソースとなる反転層に接続されるビット線に、たとえば0V程度の電圧が印加される。ここで、フローティングゲート電極の蓄積電荷の状態によって選択メモリセルトランジスタのしきい値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況からそのメモリセルトランジスタのデータを判別することができる。以上のような動作によって、所定のメモリセルトランジスタの情報の読み出しが行なわれる。
次に、情報の消去動作においては、選択対象のワード線に負電圧(たとえば−16V程度)が印加される一方、半導体基板1には正の電圧が印加される。なお、アシストゲート電極33には0V程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極から半導体基板1に向かって、F−N(Fowlor Nordheim)トンネル放出により電荷が放出される。以上のような動作によって、複数のメモリセルの情報が一括で消去される。AG−AND型フラッシュメモリは以上のように動作する。
上述したAG−AND型フラッシュメモリでは、隣り合うアシストゲート電極33によって挟まれた領域に位置する半導体基板1の表面上を充填するように所定の高さを有するシリコンエピタキシャル成長部13が形成される。これにより、後述するように、熱酸化法によってフローティングゲート絶縁膜8を形成する際に酸化種がシリコンエピタキシャル成長部13の表面に確実に到達してフローティングゲート絶縁膜8の膜厚のばらつきが低減する。その結果、AG−AND型フラッシュメモリの書き込み速度や消去速度等の諸特性を向上させることができる。
また、シリコンエピタキシャル成長部13が形成されることで、アシストゲート電極33とフローティングゲート電極99との距離が確保され、アシストゲート電極33とフローティングゲート電極99との間のリーク電流が抑制されて、記憶保持特性を向上させることができる。さらに、アシストゲート電極33の直下に位置する半導体基板1の表面部分に加えて、アシストゲート電極33の側方に位置するシリコンエピタキシャル成長部13の部分にも反転層が形成されることで、反転層の抵抗が下がり書き込み速度の向上を図ることができる。
実施の形態2
次に、前述したAG−AND型フラッシュメモリの製造方法について説明する。まず、図2に示すように、半導体基板1の主表面に熱酸化処理を施すことにより熱酸化膜2が形成される。その熱酸化膜2上に、たとえばCVD(Chemical Vapor Deposition)法によりリン(P)あるいは砒素(As)をドープしたポリシリコン膜3が形成される。そのポリシリコン膜3上に、たとえばCVD法によりシリコン窒化膜4が形成される。
次に、前述したAG−AND型フラッシュメモリの製造方法について説明する。まず、図2に示すように、半導体基板1の主表面に熱酸化処理を施すことにより熱酸化膜2が形成される。その熱酸化膜2上に、たとえばCVD(Chemical Vapor Deposition)法によりリン(P)あるいは砒素(As)をドープしたポリシリコン膜3が形成される。そのポリシリコン膜3上に、たとえばCVD法によりシリコン窒化膜4が形成される。
そのシリコン窒化膜4上に、たとえばCVD法によりシリコン酸化膜5が形成される。そのシリコン酸化膜5上に所定の写真製版処理を施すことによりアシストゲート電極をパターニングするためのレジストパターン21が形成される。次に、そのレジストパターン21をマスクとして、シリコン酸化膜5、シリコン窒化膜4およびポリシリコン膜3に異方性エッチングを施すことにより、図3に示すように、溝31が形成されて、互いに間隔を隔てられた、複数のアシストゲート電極33を含む柱状体30が形成される。その後、レジストパターン21が除去される。
次に、図4に示すように、熱酸化処理を施すことにより、露出したアシストゲート電極33のそれぞれの側面に熱酸化膜6が形成される。このとき、半導体基板1の表面上に形成された熱酸化膜2の膜厚はさらに厚くなる。次に、柱状体30を覆うように、たとえばCVD法によってシリコン酸化膜(図示せず)が形成される。次に、そのシリコン酸化膜の全面に異方性エッチングを施すことにより、図5に示すように、アシストゲート電極33の側面上を含む柱状体30の側面上にサイドウォール酸化膜7が形成される。その後、露出した半導体基板の表面に等方性のポリシリコンエッチングを施すことにより、全面エッチングによってダメージを受けた半導体基板の表面部分(図示せず)が除去される。
次に、図6に示すように、隣り合う柱状体30によって挟まれた半導体基板1の表面上に、たとえば温度約630℃〜660℃のもとでSi2H6等を核としてシリコンを選択的に成長させることにより、シリコンエピタキシャル成長部13が形成される。この場合、シリコンエピタキシャル成長部13は、アシストゲート電極33の高さよりも高くなるように形成される。
次に、図7に示すように、たとえば熱酸化法の一つとしてISSG(In-Situ Steam Generation)酸化法により、柱状体30によって挟まれた領域に露出したシリコンエピタキシャル成長部13の表面にフローティングゲート絶縁膜8が形成される。次に、柱状体30を覆うように、リン(P)または砒素(As)がドープされたポリシリコン膜(図示せず)が形成される。次に、図8に示すように、そのポリシリコン膜の全面にエッチングを施すことにより、隣り合う柱状体30によって挟まれた領域に位置するフローティングゲート電極となるポリシリコン膜9の部分を残して他のポリシリコン膜の部分が除去される。残されたポリシリコン膜9の上端は柱状体30の上端よりも低い位置にある。
次に、メモリセル領域以外の領域を覆うレジストパターン(図示せず)が形成される。次に、そのレジストパターンをマスクとしてメモリセル領域に位置する柱状体30にエッチングを施すことにより、図9に示すように、シリコン酸化膜5が除去されるとともに、サイドウォール酸化膜7の上端がシリコン窒化膜4の上端と下端との間の位置になるまでサイドウォール酸化膜7が除去されて、フローティングゲート電極となるポリシリコン膜9a,9bが露出する。その後、ポリシリコン膜9a,9b上にONO(OxyNitride Oxide)膜が形成され、そのONO膜を覆うように、たとえばCVD法によりリン(P)または砒素(As)をドープしたポリシリコン膜(いずれも図示せず)が形成される。そのポリシリコン膜上にたとえばタングステンなどの金属シリサイド膜が形成される。
次に、金属シリサイド膜上にコントロールゲート電極をパターニングするための所定のレジストパターン(図示せず)が形成される。そのレジストパターンをマスクとして、金属シリサイド膜、ポリシリコン膜、ONO膜およびポリシリコン膜9a,9b等に異方性エッチングを施すことにより、図10に示すように、アシストゲート電極33に交差するように、ポリシリコン膜11と金属シリサイド膜12とからなるコントロールゲート電極34が形成される。また、互いに隣り合うアシストゲート電極33の間にあってコントロールゲート電極34と交差する部分に情報としての電荷を蓄積するためのフローティングゲート電極99が形成される。フローティングゲート電極99とコントロールゲート電極14との間にはONO膜10が介在している。このようにして、AG−AND型フラッシュメモリが製造される。
上述した半導体装置の製造方法では、フローティングゲート電極99の直下に形成されるフローティングゲート絶縁膜8の膜厚のばらつきが抑制されて、AG−AND型フラッシュメモリの書き込み速度や消去速度等の諸特性が向上する。また、フローティングゲート電極99とアシストゲート電極33との間のリーク電流が抑制されて、記憶保持特性が向上する。このことについて、従来の製造方法と比較して説明する。
従来の製造方法では、まず、図5に示す工程の後、熱酸化処理を施すことにより、図11に示すように、露出した半導体基板101の領域の表面にフローティングゲート絶縁膜108が形成される。次に、溝131によって互いに隔てられた柱状体130を覆うように、ポリシリコン膜(図示せず)が形成される。次に、図12に示すように、そのポリシリコン膜の全面にエッチングを施すことにより、柱状体130によって挟まれた領域に位置するフローティングゲート電極となるポリシリコン膜109の部分を残して他のポリシリコン膜の部分が除去される。
次に、メモリセル領域以外の領域を覆う所定のレジストパターンをマスクとしてメモリセル領域に位置する柱状体130にエッチングを施すことにより、図13に示すように、シリコン酸化膜105が除去されるとともに、シリコン窒化膜104より上に位置するサイドウォール酸化膜107が除去されて、フローティングゲート電極となるポリシリコン膜109a,109bが露出する。
その後、ONO膜、ポリシリコン膜および金属シリサイド膜が形成されて、所定の写真製版および加工を施すことにより、図14に示すように、アシストゲート電極133に交差するように、ポリシリコン膜111と金属シリサイド膜112とからなるコントロールゲート電極134が形成される。また、互いに隣り合うアシストゲート電極133の間にあってコントロールゲート電極134と交差する部分にフローティングゲート電極199が形成される。フローティングゲート電極199とコントロールゲート電極134との間にはONO膜110が介在している。アシストゲート電極133と半導体基板101との間にはアシストゲート絶縁膜102aが形成されている。比較例としての従来のAG−AND型フラッシュメモリは以上のようにして製造される。
本発明の実施の形態に係る半導体装置の製造方法(発明例)では、フローティングゲート電極99の直下に形成されるフローティングゲート絶縁膜8は、図6および図7に示す工程において柱状体30によって挟まれたシリコンエピタキシャル成長部13の表面に形成される。一方、従来の製造方法(比較例)では、図5および図11に示す工程において柱状体130によって挟まれた半導体基板101の表面に形成される。
このとき、発明例と比較例とで、隣り合う柱状体30,130間の距離Lと柱状体30,130の上端からフローティングゲート絶縁膜が形成される表面までの距離Hとをそれぞれ比較すると、距離Lと柱状体30,130の高さを一定とすれば、発明例では、シリコンエピタキシャル成長部13の高さ分だけ距離Hが短くなる。これにより、発明例における距離Lに対する距離Hの比H/L(アスペクト比:図6参照)は、たとえば約6.0〜6.5程度となって、比較例におけるアスペクト比(約8.5〜9.0程度、図5参照)よりも小さくなる。その結果、発明例では、熱酸化法によってフローティングゲート絶縁膜8を形成する際に、酸化種がシリコンエピタキシャル成長部13の表面にまで確実に到達して、フローティングゲート絶縁膜8の膜厚のばらつきが抑制される。
フローティングゲート絶縁膜8の膜厚のばらつきが抑制されることで、書き込みあるいは消去を行なう前の初期のしきい値電圧Vthi、消去速度、書き込み速度のばらつきを低減することができる。また、フローティングゲート電極99とフローティングゲート電極99との対向面積(紙面に対して垂直方向に対向)が減少して、両フローティングゲート電極99のカップリングによるしきい値電圧のばらつきを低減することができる。
さらに、エピタキシャル成長部13が形成されることで、アシストゲート電極33とフローティングゲート電極99との距離D(図10参照)は、たとえば約50nm程度となって、従来の半導体装置における対応する距離C(約30nm程度、図14参照)よりも長くなって、アシストゲート電極33とフローティングゲート電極99との間でリーク電流が生じるのを抑制することができる。
また、アシストゲート電極33に所定の電圧を印加することによって形成される反転層について、従来の半導体装置では、図15に示すように、反転層115はアシストゲート電極133の直下に位置する半導体基板101の表面部分に形成されることになる。これに対して、実施の形態に係る半導体装置では、図16に示すように、アシストゲート電極33の直下に位置する半導体基板1の表面部分に加えて、アシストゲート電極33の側面の近傍(側方)に位置するシリコンエピタキシャル成長部13の部分にも反転層15が形成されることになる。これにより、実施の形態に係る半導体装置における反転層15の領域は、従来の半導体装置における反転層115の領域よりも拡大し、反転層15の抵抗を下げることができる。その結果、フラッシュメモリにおいて書き込み速度の向上を図ることができる。
なお、上述した実施の形態では、エピタキシャル成長させる材料としてシリコンを例に挙げたが、この他に、たとえばSi−Geを適用してもよい。
今回開示された実施の形態は例示に過ぎず、これに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
1 半導体基板、2a アシストゲート絶縁膜、6 熱酸化膜、3,9,11 ポリシリコン膜、4 シリコン窒化膜、5 シリコン酸化膜、7 サイドウォール酸化膜、8 フローティングゲート絶縁膜、10 ONO膜、12 金属シリサイド膜、13 シリコンエピタキシャル成長部、15 反転層、21 レジストパターン、33 アシストゲート電極、34 コントロールゲート電極、99 フローティングゲート電極。
Claims (8)
- 不揮発性メモリを有する半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の主表面上に第1絶縁膜を介在させ互いに間隔を隔ててそれぞれ形成された複数の第1電極と、
隣り合う前記第1電極によって挟まれた領域に位置する前記半導体基板の表面上を充填するように形成された所定の高さを有する半導体部と、
前記半導体部の表面上に形成された第2絶縁膜と、
前記第2絶縁膜上に形成された第2電極と、
前記第2電極上に第3絶縁膜を介在させて形成された第3電極と
を備えた、半導体装置。 - 前記半導体部は前記第1電極よりも高く形成されて、前記第2電極の下端が前記第1電極の上端よりも上に位置する、請求項1記載の半導体装置。
- 少なくとも前記第1電極の側面を覆う所定の高さの側壁絶縁膜を備え、
前記第2電極の下端は前記側壁絶縁膜の上端よりも下に位置する、請求項2記載の半導体装置。 - 前記半導体部はエピタキシャル成長層である、請求項1〜3のいずれかに記載の半導体装置。
- 不揮発性メモリを有する半導体装置の製造方法であって、
半導体基板の主表面上に第1絶縁膜を介在させ、互いに間隔を隔てて第1電極および前記第1電極を覆う被覆膜をそれぞれ含む所定の高さの複数の柱状体を形成する工程と、
複数の前記柱状体のそれぞれによって挟まれた領域に露出した前記半導体基板の表面上に、所定の高さの半導体部を形成する工程と、
熱酸化法により前記半導体部の表面上に第2絶縁膜を形成する工程と、
前記第2絶縁膜上に第2電極を形成する工程と、
前記第2電極上に第3絶縁膜を介在させて第3電極を形成する工程と
を備えた、半導体装置の製造方法。 - 前記半導体部を形成する工程では、前記半導体部は前記半導体部の上端が前記第1電極の上端よりも上に位置するように形成される、請求項5記載の半導体装置の製造方法。
- 前記柱状体を形成する工程は、少なくとも前記第1電極の側面を覆う所定の高さの側壁絶縁膜を形成する工程を含み、
前記側壁絶縁膜の上端を前記第2電極の下端よりも上に位置する工程を備えた、請求項6記載の半導体装置の製造方法。 - 前記半導体部を形成する工程では、前記半導体部はエピタキシャル成長法によって形成される、請求項5〜7のいずれかに記載の半導体装置の製造方法。
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JP2004376804A JP2006186048A (ja) | 2004-12-27 | 2004-12-27 | 半導体装置およびその製造方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR101026588B1 (ko) | 2007-08-31 | 2011-04-04 | 가부시끼가이샤 도시바 | 메모리 셀이 공유하는 측면 전극을 구비한 nand 타입 비휘발성 반도체 메모리 디바이스 |
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2004
- 2004-12-27 JP JP2004376804A patent/JP2006186048A/ja not_active Withdrawn
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