JP2006066695A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 浮遊ゲート電極とシリコン基板との間の絶縁膜の膜厚が、中央部より端部で増加するようにする場合に、この増加度の自由度を大きくすることができ、その増加度を容易に制御することができる半導体装置およびその製造方法を提供する。
【解決手段】 浮遊ゲート電極９の下方に設けられた絶縁膜は、浮遊ゲート電極の下方の両端部に位置する第１の絶縁膜６と、第１の絶縁膜に挟まれ浮遊ゲート電極の下方の中間部に位置する第２の絶縁膜８とからなる。第１の絶縁膜と第２の絶縁膜とは別工程で形成されたものであり、第１の絶縁膜の膜厚は、第２の絶縁膜の膜厚より大きい。また、第１の絶縁膜の、第１の絶縁膜の上面から第２の絶縁膜の上面に接続する部分は、丸みを帯びている。
【選択図】 図１５

Description

この発明は、半導体装置およびその製造方法に関し、特に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）またはフラッシュメモリなどのような不揮発性半導体記憶装置を備えた半導体装置およびその製造方法に関する。
浮遊ゲート電極とコントロールゲート電極とを備えた不揮発性半導体記憶装置が従来から用いられている。通常、浮遊ゲート電極とシリコン基板との間には絶縁膜が設けられている。
このような不揮発性半導体記憶装置を開示したものとして、特許文献１（特開平７−２４９６９７号公報）がある。特許文献１に記載の半導体装置においては、浮遊ゲート電極とシリコン基板との間の絶縁膜において、その端部で膜厚が増加している。この膜厚の増加は、熱酸化処理によるバーズビークの形成によるものである。
特開平７−２４９６９７号公報
特許文献１に記載の半導体装置においては、浮遊ゲート電極とシリコン基板との間の絶縁膜は、熱酸化処理によるバーズビークの形成により、その端部の膜厚が増加している。そのため、浮遊ゲート電極とシリコン基板との間の絶縁膜において、中央部と端部との膜厚の比を任意に制御することが困難であった。
したがって、この発明は、上記課題を解決するためになされたものであり、浮遊ゲート電極とシリコン基板との間の絶縁膜の膜厚が、中央部より端部で増加するようにする場合に、その自由度を大きくすることができると共に、その増加度を容易に制御することができる半導体装置およびその製造方法を提供することを目的とする。
この発明に基づいた半導体装置に従えば、主表面を有する半導体基板と、上記半導体基板の主表面に形成された絶縁膜と、上記絶縁膜を介して上記半導体基板の主表面に形成された浮遊ゲート電極と、浮遊ゲート電極の上方に延在するコントロールゲート電極とを備え、上記絶縁膜は、上記浮遊ゲート電極下方の両端部に位置する第１の絶縁膜と、上記第１の絶縁膜に挟まれ上記浮遊ゲート電極下方の中間部に位置する第２の絶縁膜とを有し、上記第１の絶縁膜と上記第２の絶縁膜とは別工程で形成されたものであり、上記第１の絶縁膜の膜厚は上記第２の絶縁膜の膜厚より大きい。
この発明に基づいた半導体装置の製造方法に従えば、主表面を有する半導体基板と、上記半導体基板の主表面に形成された絶縁膜と、上記絶縁膜を介して上記半導体基板の主表面に形成された浮遊ゲート電極と、上記浮遊ゲート電極の両側にサイドウォールを介して設けられた、反転層を上記半導体基板に形成するアシストゲート電極とを備え、上記絶縁膜は、上記浮遊ゲート電極下方の両端部に位置する第１の絶縁膜と、上記第１の絶縁膜に挟まれ上記浮遊ゲート電極下方の中間部に位置する第２の絶縁膜とを有し、上記第１の絶縁膜の膜厚が、上記第２の絶縁膜の膜厚より大きい半導体装置を製造する半導体装置の製造方法であって、半導体基板の主表面の適宜箇所に上記アシストゲート電極を形成する工程と、上記アシストゲート電極に挟まれた上記半導体基板の表面を熱酸化処理して、上記第１の絶縁膜となる熱酸化膜を形成する工程と、上記アシストゲート電極の側方にシリコン酸化膜からなるサイドウォールを形成すると共に、上記酸化膜の中間部を除去する工程と、上記サイドウォールの表面および上記酸化膜の内端部をウェットエッチング処理により同時に後退させる工程とを有している。
本発明に係る半導体装置およびその製造方法によると、浮遊ゲート電極とシリコン基板との間の絶縁膜の膜厚を、中央部より端部で増加させる場合に、その自由度を大きくすることができると共に、その増加度を容易に制御することができる。
先ず、本発明に係る本実施の形態について説明する前に、実施の形態の技術的な前提となる半導体装置の構造およびその製造方法について説明する。この半導体装置は、特願２００３−３１４６４８号で提案したものである。この半導体装置は、アシストゲート電極と、これに交差するように設けられたコントロールゲート電極と、アシストゲート電極との隣接間とコントロールゲート電極との交点に、アシストゲート電極、コントロールゲート電極とは絶縁された状態で設けられた電荷蓄積用の浮遊ゲート電極とを有する複数の不揮発性メモリセルを備えている。アシストゲート電極は、半導体基板に反転層を形成する機能を有し、この反転層は配線として用いられる。
このようなアシストゲート電極を有する半導体装置を製造する主な工程を、図１から図７に示す。図１において、半導体基板１の上には、熱酸化膜２が形成されている。熱酸化膜２の上には、適宜間隔で導体膜３が設けられている。この導体膜３は、ＰやＡｓなどがドープされた低抵抗なポリシリコン膜などで構成される。導体膜３は上述のアシストゲート電極を構成するものであり、紙面に垂直方向に規則正しく並ぶようにパターニングされている。導体膜３の上には窒化膜４およびシリコン酸化膜５が設けられている。
図２を参照して、アシストゲート電極を構成する導体膜３の側壁と半導体基板１の表面とを熱酸化処理により同時に酸化させる。これにより、導体膜３の側壁および半導体基板１の表面に熱酸化膜６が形成される。導体膜３が設けられていない部分に形成される熱酸化膜６の厚みは、導体膜３と半導体基板１との間に挟まれる既に形成されていた熱酸化膜２の厚みより大きくなる。
図３を参照して、半導体基板１の全面にシリコン酸化膜７を堆積した後、シリコン酸化膜７の一部をドライエッチング処理により除去する。これにより、導体膜３の側壁に接して形成された熱酸化膜６の内側ならびに窒化膜４およびシリコン酸化膜５の側壁に接してシリコン酸化膜７からなるサイドウォールが形成される。このとき同時に、ドライエッチング処理時のカーボンなどを含むエッチングダメージ層５１が、サイドウォールに挟まれる半導体基板１の表面近傍に形成される。このエッチングダメージ層５１が残留すると、欠陥リークの原因となる。
図４を参照して、半導体基板１の主表面に熱酸化膜８を形成する。この熱酸化膜８は、浮遊ゲート電極のトンネル酸化膜となるものである。
図５を参照して、半導体基板１の主表面上に、ＰやＡｓなどがドープされた低抵抗なポリシリコン膜などの導体膜９を、たとえばＣＶＤ（Chemical Vapor Deposition）法により堆積する。この導体膜９の表面をドライエッチング処理する。ドライエッチング処理により、導体膜９がサイドウォールを構成する一対のシリコン酸化膜７に挟まれる位置に収まるようになるまで、導体膜９の表面を除去する。その結果、導体膜９の上面は、シリコン酸化膜５の上面より低くなる。
図６を参照して、メモリセル部にのみドライエッチング処理を行なう。ドライエッチング処理により、シリコン酸化膜５を除去すると共に、シリコン酸化膜７の上面が、窒化膜４の側壁の横に位置するようになるまで、シリコン酸化膜７を除去する。これによりアシストゲート電極を構成する導体膜３の間に挟まれ、かつ、導体膜３の上面よりその上面が高い、浮遊ゲート電極となる導体膜９が構成される。
図７を参照して、半導体基板１の主表面に、ＯＮＯ膜１０、導体膜１１、導体膜１２を順に堆積する。導体膜１１は、ＰやＡｓがドープされた低抵抗のポリシリコン膜などで構成され、導体膜１２は、ＷＳｉなどの高融点金属膜のシリサイド膜などで構成される。導体膜１１および１２は、アシストゲート電極を構成する導体膜３と直交方向に延在するようにパターンニングされ、コントロールゲート電極として機能する。図７において、Ａで示した寸法は、アシストゲート電極と浮遊ゲート電極とをそれぞれ構成する導体膜３と導体膜９とを絶縁する絶縁膜の厚さである。この距離Ａが短いと、導体膜３と導体膜９との間でリーク電流が発生するため、この距離Ａは安易に短くすることはできない。
次に、上記フラッシュメモリを構成する半導体装置の書込み、読み出しおよび消去の動作について説明する。データ書込み時には、所定のアシストゲート電極に電圧が印加される。これにより所定のメモリセル（選択メモリセル）が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極に接続されるワード線に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“００”／“０１”／“１０”／“１１”などのような４つ以上の値が記憶可能である。したがって、１つのメモリセルで２つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
データ書込み動作においては、選択メモリセルが接続されるワード線に、たとえば１５Ｖ程度の電圧が印加され、それ以外のワード線に、たとえば０Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極に、たとえば１Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲート電極（典型的にはソース形成用のアシストゲート電極に隣接するアシストゲート電極）に、たとえば７Ｖ程度の電圧が印加される。これにより、これらのアシストゲート電極に対向する半導体基板の主表面上にソース／ドレインとなる反転層が形成される。一方で、上記以外のアシストゲート電極には、たとえば０Ｖ程度の電圧が印加されており、これらのアシストゲート電極に対向する半導体基板の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線に、たとえば４Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば１．２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷が熱酸化膜を介してフローティングゲート電極に注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極への電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるワード線に、たとえば２〜５Ｖ程度の電圧が印加され、それ以外のワード線に、たとえば０Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極に、たとえば５Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるソース／ドレインが形成される。一方、非選択メモリセルにおけるソース／ドレインに対応するアシストゲート電極に、たとえば０Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース／ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば１Ｖ程度の電圧が印加される。一方、他のビット線に、たとえば０Ｖ程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば０Ｖ程度の電圧が印加される。ここで、フローティングゲート電極の蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板に正の電圧が印加される。なお、アシストゲート電極には０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極から半導体基板に電荷が放出される。該放出は、Ｆ−Ｎ（Fowlor Nordheim）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
上記の半導体装置においては、浮遊ゲート電極を構成する導体膜９の底部は平坦であり、端部は角張ったエッジとなっていた。Ｆ−Ｎトンネル放出による消去動作において、浮遊ゲート電極を構成する導体膜９が上記のような形状であると、エッジに電界が集中する。そのため、図８に示すように、浮遊ゲート電極を構成する導体膜９から電子が抜けやすく、消去レベルを制御しにくいという問題があった。
また、上記のアシストゲート電極を設け、アシストゲート電極により形成した反転層を配線として用いるフラッシュメモリの場合、浮遊ゲート電極に電子が注入されると、浮遊ゲート電極の電位の影響が反転層におよぶ。これにより、図９に示すように、反転層３１のチャネル幅が小さくなり、反転層の抵抗が増大する。その結果メモリセルの特性が悪化するという問題点もあった。さらに、近年、半導体装置の微細化が進むにつれて、図１０に示す、浮遊ゲート電極下での実効チャネル長が小さくなっている。これによるパンチスルーリークの増大も問題となってきている。
以下の実施の形態は、これらの課題を解決して、動作性能をさらに向上させたものである。なお、上記の本件発明の前提となる半導体装置として、アシストゲート電極を用いたフラッシュメモリについて説明し、また、下記の実施の形態でも、アシストゲート電極を用いたフラッシュメモリについて説明する。しかし、本発明は、この構造のフラッシュメモリだけでなく、アシストゲート電極を有しない不揮発性半導体記憶装置にも適用可能である。
（実施の形態１）
以下、本発明に係る実施の形態１について、図１１から図１７を参照して説明する。なお、図１１から１５は、本実施の形態における半導体装置の製造方法を示す断面工程図であり、図１６および１７は、半導体装置の動作を示す断面図である。これらの断面図は、いずれも、コントロールゲート電極が延在する方向において切断した断面を示している。下記の説明において、上述の本実施の形態の前提となる半導体装置と対応する構成には同一の参照番号を付している。
本実施の形態の半導体装置は、主表面を有する半導体基板１と、半導体基板１の主表面に形成された絶縁膜（熱酸化膜６，８）と、絶縁膜を介して半導体基板１の主表面に形成された浮遊ゲート電極（導体膜９）とを備えている。この半導体装置において、絶縁膜は、浮遊ゲート電極の下方の両端部に位置する第１の絶縁膜（熱酸化膜６）と、第１の絶縁膜に挟まれ浮遊ゲート電極の下方の中間部に位置する第２の絶縁膜（熱酸化膜８）とを有している。第１の絶縁膜と第２の絶縁膜とは別工程で形成されたものであり、第１の絶縁膜の膜厚は、第２の絶縁膜の膜厚より大きい。また、第１の絶縁膜の、第１の絶縁膜の上面から第２の絶縁膜の上面に接続する部分は、丸みを帯びている。
この半導体装置の製造方法について以下に説明する。ここで、上述の図２に示す工程までは、本実施の形態の前提となる半導体装置の製造工程と同じである。本実施の形態では、この工程に続いて、図１１を参照して、半導体基板１の全面にシリコン酸化膜７を堆積した後、シリコン酸化膜７の一部をドライエッチング処理により除去する。これにより、導体膜３の側壁に接して形成された熱酸化膜６ならびに窒化膜４およびシリコン酸化膜５の側壁に接して、シリコン酸化膜７からなるサイドウォールが形成される。このとき、図１１に示す、サイドウォールを構成するシリコン酸化膜７の表面から導体膜３までの距離である距離Ｂを、図７で説明した距離Ａより大きくしておく。これは、後工程でさらにシリコン酸化膜７を後退させるため、最終的に距離Ａと同等になるようにするためである。
図１２を参照して、ＨＦ系のウェットエッチング溶液により、シリコン酸化膜７の表面および熱酸化膜６の内端部を後退させる。一般的に、シリコン酸化膜は熱酸化膜よりエッチングレートが速いので、熱酸化膜６よりもシリコン酸化膜７が後退した、図１２に示すような状態となる。同時に、熱酸化膜６の内端部の角が除去され、熱酸化膜６の内端部は緩やかな丸みを帯びた形状となる。このとき、サイドウォールを構成するシリコン酸化膜７の表面とアシストゲート電極を構成する導体膜３の表面との距離は、図１２に示すように、図７と同様にＡとなるようにする。
図１３を参照して、半導体基板１の主表面に熱酸化膜８を形成する。この熱酸化膜８は、浮遊ゲート電極のトンネル酸化膜として機能する。この熱酸化膜８（第２の絶縁膜）は、熱酸化膜６（第１の絶縁膜）より薄くなるように形成する。さらに、半導体基板１の主表面上に、ＰやＡｓなどがドープされた低抵抗なポリシリコン膜などの導体膜９を、たとえばＣＶＤ法により堆積する。続いて、この導体膜９の表面をドライエッチング処理する。ドライエッチング処理により、導体膜９がサイドウォールを構成する一対のシリコン酸化膜７に挟まれる位置に収まるようになるまで、導体膜９を除去する。その結果、導体膜９の上面は、シリコン酸化膜５の上面より低くなる。
図１４を参照して、メモリセル部にのみドライエッチング処理を行なう。ドライエッチング処理により、シリコン酸化膜５を除去すると共に、シリコン酸化膜７の上面が、窒化膜４の側壁の横に位置するようになるまで、シリコン酸化膜７を除去する。これによりアシストゲート電極を構成する導体膜３の間に挟まれ、かつ、導体膜３の上面よりその上面が高い浮遊ゲート電極となる導体膜９が構成される。
図１５を参照して、半導体基板１の主表面に、ＯＮＯ膜１０、導体膜１１、導体膜１２を順に堆積する。導体膜１１は、ＰやＡｓがドープされた低抵抗のポリシリコン膜などで構成され、導体膜１２は、ＷＳｉなどの高融点金属膜のシリサイド膜で構成される。導体膜１１および１２は、アシストゲート電極を構成する導体膜３と直交方向に延在するようにパターンニングされ、コントロールゲート電極として機能する。図１５に示した距離Ａは、図７の距離Ａと同じであるので、浮遊ゲート電極を構成する導体膜９とアシストゲート電極を構成する導体膜３との距離を十分に確保することができる。これにより、浮遊ゲート電極とアシストゲート電極との間の絶縁を確実なものとすることができる。その結果、これらの間におけるリーク電流の発生を防止することができる。
上記半導体装置の製造方法によると、第１の絶縁膜（熱酸化膜６）と第２の絶縁膜（熱酸化膜８）とは別工程で形成されているので、これらの厚みを任意に制御することができる。これにより第１の絶縁膜の膜厚を第２の絶縁膜の膜厚より必要なだけ厚くすることができる。
本実施の形態の半導体装置によると、上述のように、コントロールゲート電極が延在する方向と直交する方向から見て、浮遊ゲート電極下方の両端部に位置する第１の絶縁膜（熱酸化膜６）を、浮遊ゲート電極下方の中央部に位置する第２の絶縁膜（熱酸化膜８）より厚くしている。これにより、図１６に示すＦ−Ｎトンネル放出による消去動作において、浮遊ゲート電極のエッジへの電界集中を回避することができるので、消去レベルのばらつきを減少させることができる。さらに、第１の絶縁膜の表面は、コントロールゲート電極が延在する方向の断面において、丸みを帯びた形状に構成されているので、当該部分での電界集中をさらに緩和することができる。
また、アシストゲート電極（導体膜３）により半導体基板１に形成される反転層と、浮遊ゲート電極（導体膜９）との距離が、第２の絶縁膜（熱酸化膜８）を厚くしたことにより離れる。これにより、図１７に示すように、浮遊ゲート電極に電荷が注入された書込み状態であっても、その電位の影響がアシストゲート電極の下方に形成される反転層に及ぶことを防止することができる。これにより、反転層の幅が狭くなることによる、反転層の抵抗の増大を防止することができる。その結果、データ読み出し時のエラーを低減することができる。また、書込み時の到達電位を向上させることができる。
本実施の形態では、アシストゲート電極が設けられた半導体装置について説明したが、本実施の形態に係る発明は、アシストゲート電極が存在しない半導体装置にも適用可能であり、その場合にも上記と同様の効果を得ることができる。
（実施の形態２）
次に実施の形態２について、図１８から図２４を参照して説明する。以下の説明においては、上記実施の形態１と対応する構成については同一の参照符号を付している。ここで、図１８から２２は、本実施の形態における半導体装置の製造方法を示す断面工程図であり、図２３および図２４は本実施の形態の応用例を示す断面図である。
上記実施の形態１と本実施の形態とは、次の構成が異なる。上記実施の形態では、第２の絶縁膜を構成する熱酸化膜８を平らに構成し、その厚みは略均一にしている。これに対し、本実施の形態においては、第２の絶縁膜を構成する熱酸化膜８の下面の少なくとも一部は、半導体基板１の表面より下に位置させ、第２の絶縁膜の下面は丸みを帯びた形状としている。
この半導体装置の製造方法について説明する。ここで、上述の図１１に示す工程までは、実施の形態１と同じである。本実施の形態ではこの工程に続いて、図１８を参照して、異方性のドライエッチング処理を行ない、第１の絶縁膜（熱酸化膜６）に挟まれた半導体基板１の表面を掘り込む。これにより図１１に示す工程において、第１の絶縁膜（熱酸化膜６）に挟まれた半導体基板１の表面近傍に形成された、カーボンなどを含むエッチングダメージ層を除去することができるので、これに起因する欠陥リークを減少させることができる。
図１９を参照して、ＨＦ系のウェットエッチング溶液により、シリコン酸化膜７の表面および熱酸化膜６の内端部を後退させる。一般的に、シリコン酸化膜は熱酸化膜よりエッチングレートが早いので、熱酸化膜６よりもシリコン酸化膜７が後退した、図１９に示すような状態となる。同時に、熱酸化膜６の内端部の角が除去され、熱酸化膜６の内端部は緩やかな丸みを帯びた形状となる。このとき、サイドウォールを構成するシリコン酸化膜７の表面とアシストゲート電極を構成する導体膜３の表面との距離は、図１９に示すように、図７と同等のＡとなるようにする。
図２０を参照して、半導体基板１の前工程で掘り込んだ部分に熱酸化膜８を形成する。この熱酸化膜８は、浮遊ゲート電極のトンネル酸化膜として機能する。この熱酸化膜８（第２の絶縁膜）は、熱酸化膜６（第１の絶縁膜）より薄くなるように形成する。さらに、半導体基板１の主表面上に、ＰやＡｓなどがドープされた低抵抗なポリシリコン膜などの導体膜９を、たとえばＣＶＤ法により堆積する。続いて、この導体膜９の表面をドライエッチング処理する。ドライエッチング処理により、導体膜９がサイドウォールを構成する一対のシリコン酸化膜７に挟まれる位置に収まるようになるまで、導体膜９を除去する。その結果、導体膜９の上面は、シリコン酸化膜５の上面より低くなる。
図２１を参照して、メモリセル部にのみドライエッチング処理を行なう。ドライエッチング処理により、シリコン酸化膜５を除去すると共に、シリコン酸化膜７の上面が、窒化膜４の側壁の横に位置するようになるまで、シリコン酸化膜７を除去する。これによりアシストゲート電極を構成する導体膜３の間に挟まれ、かつ、導体膜３の上面よりその上面が高い浮遊ゲート電極となる導体膜９が構成される。
図２２を参照して、半導体基板１の主表面に、ＯＮＯ膜１０、導体膜１１、導体膜１２を順に堆積する。導体膜１１は、ＰやＡｓがドープされた低抵抗のポリシリコン膜などで構成され、導体膜１２は、ＷＳｉなどの高融点金属膜のシリサイド膜などで構成される。導体膜１１および１２は、アシストゲート電極を構成する導体膜３と直交方向に延在するようにパターンニングされ、コントロールゲート電極として機能する。図２２に示した距離Ａは、図７の距離Ａと同じであるので、浮遊ゲート電極を構成する導体膜９とアシストゲート電極を構成する導体膜３との距離を十分に確保することができる。これにより、浮遊ゲート電極とアシストゲート電極との間の絶縁を確実なものとすることができる。その結果、これらの間におけるリーク電流の発生を防止することができる。
本実施の形態の半導体装置によると、コントロールゲート電極が延在する方向と直交する方向から見て、浮遊ゲート電極下方の両端部に位置する第１の絶縁膜（熱酸化膜６）を、浮遊ゲート電極下方の中央部に位置する第２の絶縁膜（熱酸化膜８）より厚くしている。これにより、Ｆ−Ｎトンネル放出による消去動作において、浮遊ゲート電極のエッジへの電界集中を回避することができるので、消去レベルのばらつきを減少させることができる。さらに、第１の絶縁膜の表面は、コントロールゲート電極が延在する方向の断面において、丸みを帯びた形状に構成されているので、当該部分での電界集中をさらに緩和することができる。
また、アシストゲート電極（導体膜３）により半導体基板１に形成される反転層と、浮遊ゲート電極（導体膜９）との距離が、第２の絶縁膜（熱酸化膜８）を厚くしたことにより離れる。これにより、浮遊ゲート電極に電荷が注入された書込み状態であっても、その電位の影響がアシストゲート電極の下方に形成される反転層におよぶことを防止することができる。これにより、反転層の幅が狭くなることによる、反転層の電気抵抗の増大を防止することができる。その結果、データ読み出し時のエラーを低減することができ、また、書込み時の到達電位を向上させることができる。
また、浮遊ゲート電極の下方中央部における第２の絶縁膜を、丸みを帯びた形状とし、その下面が半導体基板１の表面より下に位置するようにしたので、浮遊ゲート電極の下方での実効チャネル長を大きくすることができる。これにより、パンチスルーリークを低減させることができる。さらに、サイドウォール形成後に、半導体基板１の表面近傍に残ったエッチングダメージ層をドライエッチング処理により除去したので、欠陥リークを低減させることができる。
本実施の形態では、アシストゲート電極が設けられた半導体装置について説明したが、本実施の形態に係る発明は、アシストゲート電極が存在しない半導体装置にも適用可能であり、その場合にも上記と同様の効果を得ることができる。
また、本願発明の前提となる上述の図７で示した半導体装置において、図２３に示すように、サイドウォールに挟まれる半導体基板の表面を掘り込み、本実施の形態と同様に、丸みを帯びた形状を有し、下面が半導体基板１の表面より下に位置するような熱酸化膜を形成してもよい。この場合においても、エッチングダメージ層が除去されることにより、欠陥リークを低減することができる。また、図２４に示すように、アシストゲート電極の下方における実効チャネル長を大きくすることができるので、パンチスルーリークを低減することができる。
（実施の形態３）
次に実施の形態３について、図２５を参照して説明する。以下の説明においては、上記実施の形態１と対応する構成については同一の参照符号を付し、その説明は繰り返さない。ここで、図２５は、本実施の形態の半導体装置の製造方法を示す断面工程図である。
本実施の形態に係る半導体装置の製造方法は、上述の図１１に示す工程までは、実施の形態１と同じである。本実施の形態ではこの工程に続いて、図１２で説明したサイドウォールをウェットエッチング溶液で後退させる直前に、図２５で示すように熱酸化処理を行なう。これにより、半導体基板１に残ったエッチングダメージ層が酸化されて熱酸化膜１３となる。これに続いて、図１２で説明したようにウェットエッチング処理を行なうことで、熱酸化膜１３が除去される。
上記の熱酸化工程を、実施の形態１で示した製造方法に追加することで、半導体基板１に残留したエッチングダメージ層を除去することができる。これにより、エッチングダメージ層の影響による欠陥リークを減少させることができる。本実施の形態の半導体装置による、その他の効果については、実施の形態１で説明した半導体装置と同様である。
（実施の形態４）
次に実施の形態４について、図２６を参照して説明する。以下の説明においては、上記実施の形態１と対応する構成については同一の参照符号を付し、その説明は繰り返さない。ここで、図２６は、本実施の形態の半導体装置の製造方法を示す断面工程図である。
本実施の形態に係る半導体装置の製造方法は、上述の図１１で示す工程まで、実施の形態２と同じである。実施の形態２では、この工程に続いて、図１８に示すように、まず、異方性のドライエッチング処理を行ない、第１の絶縁膜（熱酸化膜６）に挟まれた半導体基板１の表面を掘り込む。続いて図１９に示すように、ウェットエッチング溶液により、シリコン酸化膜７の表面および熱酸化膜６の内端部を後退させている。これに対し、本実施の形態においては、図２６に示すように、等方性のドライエッチング処理を行なうことにより、シリコン酸化膜７（サイドウォール）の表面および熱酸化膜６（第２の絶縁膜）の内端部を同時に後退させる。
等方性のドライエッチング処理を行なうことにより、実施の形態２では、２工程必要とされていた処理が、１工程で完結するので、製造工程における工程数を削減することができる。最終的に製造される半導体装置は、実施の形態２と同様である。したがって、本実施の形態の半導体装置においても、実施の形態２で説明した効果と同様の効果を得る事ができる。
なお、今回開示した上記実施の形態はすべての点で例示であって、限定的な解釈の根拠となるものではない。したがって、本発明の技術的範囲は、上記した実施の形態のみによって解釈されるのではなく、特許請求の範囲の記載に基づいて画定される。また、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
この発明の前提となる半導体装置の製造工程を示す断面工程図である。 この発明の前提となる半導体装置の製造工程を示す断面工程図である。 この発明の前提となる半導体装置の製造工程を示す断面工程図である。 この発明の前提となる半導体装置の製造工程を示す断面工程図である。 この発明の前提となる半導体装置の製造工程を示す断面工程図である。 この発明の前提となる半導体装置の製造工程を示す断面工程図である。 この発明の前提となる半導体装置の製造工程を示す断面工程図である。 この発明の前提となる半導体装置の動作を示す断面図である。 この発明の前提となる半導体装置の動作を示す断面図である。 この発明の前提となる半導体装置の動作を示す断面図である。 この発明に係る実施の形態１の半導体装置の製造工程を示す断面工程図である。 この発明に係る実施の形態１の半導体装置の製造工程を示す断面工程図である。 この発明に係る実施の形態１の半導体装置の製造工程を示す断面工程図である。 この発明に係る実施の形態１の半導体装置の製造工程を示す断面工程図である。 この発明に係る実施の形態１の半導体装置の製造工程を示す断面工程図である。 この発明に係る実施の形態１の半導体装置の動作を示す断面図である。 この発明に係る実施の形態１の半導体装置の動作を示す断面図である。 この発明に係る実施の形態２の半導体装置の製造工程を示す断面工程図である。 この発明に係る実施の形態２の半導体装置の製造工程を示す断面工程図である。 この発明に係る実施の形態２の半導体装置の製造工程を示す断面工程図である。 この発明に係る実施の形態２の半導体装置の製造工程を示す断面工程図である。 この発明に係る実施の形態２の半導体装置の製造工程を示す断面工程図である。 この発明に係る実施の形態２の応用例を示す断面図である。 この発明に係る実施の形態２の応用例の動作を示す断面図である。 この発明に係る実施の形態３の半導体装置の製造工程を示す断面工程図である。 この発明に係る実施の形態４の半導体装置の製造工程を示す断面工程図である。
符号の説明
１ 半導体基板、２ 熱酸化膜、３ 導体膜（アシストゲート電極）、６ 熱酸化膜（第１の絶縁膜）、７ シリコン酸化膜（サイドウォール）、８ 熱酸化膜（第２の絶縁膜）、９ 導体膜、１１，１２ 導体膜（コントロールゲート電極）、３１ 反転層。

Claims (8)

  1. 主表面を有する半導体基板と、前記半導体基板の主表面に形成された絶縁膜と、前記絶縁膜を介して前記半導体基板の主表面に形成された浮遊ゲート電極と、浮遊ゲート電極の上方に延在するコントロールゲート電極とを備え、
    前記絶縁膜は、前記浮遊ゲート電極下方の両端部に位置する第１の絶縁膜と、前記第１の絶縁膜に挟まれ前記浮遊ゲート電極下方の中間部に位置する第２の絶縁膜とを有し、
    前記第１の絶縁膜と前記第２の絶縁膜とは別工程で形成されたものであり、
    前記第１の絶縁膜の膜厚は、前記第２の絶縁膜の膜厚より大きい、半導体装置。
  2. 前記第１の絶縁膜の、前記第１の絶縁膜の上面から前記第２の絶縁膜の上面に接続する部分は、丸みを帯びている、請求項１に記載の半導体装置。
  3. 前記浮遊ゲート電極の両側にアシストゲート電極が設けられ、前記アシストゲート電極は配線となる反転層を前記半導体基板に形成することができる、請求項１または２に記載の半導体装置。
  4. 前記第２の絶縁膜の下面の少なくとも一部は、前記半導体基板の表面より下に位置し、前記第２の絶縁膜の下面は、丸みを帯びた形状を有している、請求項１から３のいずれかに記載の半導体装置。
  5. 主表面を有する半導体基板と、前記半導体基板の主表面に形成された絶縁膜と、前記絶縁膜を介して前記半導体基板の主表面に形成された浮遊ゲート電極と、前記浮遊ゲート電極の両側にサイドウォールを介して設けられた、反転層を前記半導体基板に形成するアシストゲート電極とを備え、前記絶縁膜は、前記浮遊ゲート電極下方の両端部に位置する第１の絶縁膜と、前記第１の絶縁膜に挟まれ前記浮遊ゲート電極下方の中間部に位置する第２の絶縁膜とを有し、前記第１の絶縁膜の膜厚が、前記第２の絶縁膜の膜厚より大きい半導体装置を製造する半導体装置の製造方法であって、
    半導体基板の主表面の適宜箇所に前記アシストゲート電極を形成する工程と、
    前記アシストゲート電極に挟まれた前記半導体基板の表面を熱酸化処理して、前記第１の絶縁膜となる熱酸化膜を形成する工程と、
    前記アシストゲート電極の側方にシリコン酸化膜からなるサイドウォールを形成すると共に、前記酸化膜の中間部を除去する工程と、
    前記サイドウォールの表面および前記酸化膜の内端部をウェットエッチング処理により同時に後退させる工程とを有する、半導体装置の製造方法。
  6. 前記サイドウォールを形成すると共に前記酸化膜の中間部を除去する前記工程の後に、前記酸化膜に挟まれた前記半導体基板の表面を掘り込む工程をさらに有する、請求項５に記載の半導体装置の製造方法。
  7. 前記サイドウォールを形成すると共に前記酸化膜の中間部を除去する前記工程の直前に、前記半導体基板を熱酸化処理して前記半導体基板に残ったエッチングダメージ層を酸化する工程をさらに有し、
    前記サイドウォールの表面および前記酸化膜の内端部をウェットエッチング処理して同時に後退させる前記工程において、前記酸化されたエッチングダメージ層も除去する、請求項５または６に記載の半導体装置の製造方法。
  8. 前記サイドウォールの表面および前記酸化膜の内端部をウェットエッチング処理により同時に後退させる前記工程に替えて、等方性のドライエッチング処理を行なう工程を有し、この工程により、前記サイドウォールの表面および酸化膜の内端部を後退させると同時に前記酸化膜に挟まれた前記半導体基板の表面を掘り込む、請求項５から７のいずれかに記載の半導体装置の製造方法。
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