JP3927156B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば浮遊ゲートを有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図２３乃至図２５は、従来のＳＴＩ（Shallow Trench Isolation）を用いたＮＡＮＤ型ＥＥＰＲＯＭを示している、図２３は平面図を示し、図２４は図２３の２４−２４線に沿った断面図を示し、図２５は図２３の２５−２５線に沿った断面図を示している。図２４に示すように、シリコン基板上にトンネル絶縁膜としてのゲート絶縁膜ＧＩが形成され、その上に浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧは隣接するセル間で切断され、電気的に絶縁されている。この浮遊ゲートＦＧを切断する構造を、スリットと呼ぶ。スリット内の浮遊ゲートＦＧの側壁及び浮遊ゲートＦＧ上部はゲート間絶縁膜ＩＧＩで覆われている。トンネル絶縁膜及びゲート間絶縁膜で浮遊ゲートＦＧを覆うことにより、浮遊ゲートＦＧに長期間電荷を保持することが可能となる。さらに、ゲート間絶縁膜の上に制御ゲートＣＧが形成されている。制御ゲートＣＧは、通常多数のセルトランジスタで共有され、同時に多数のセルトランジスタを駆動する機能を有し、ワード線ＷＬと表記する。
【０００３】
一方、図２５に示す断面方向は、通常ビット線ＢＬ方向と表記される。ビット線ＢＬ方向では、図２５に示すように、図２４で示したスタックゲート構造が基板上に並んだ構造となる。各セルトランジスタは、レジストあるいは加工マスク層を用いて自己整合的に加工される。選択ゲートを介して複数のセルが直列接続されるＮＡＮＤ型メモリでは、隣接するセル間でそれぞれのソースとドレインが共有され、セル面積の縮小が図られている。また、各ワード線ＷＬの相互間は微細加工の最小寸法で加工されている。
【０００４】
浮遊ゲートＦＧへの電子の注入は、制御ゲートＣＧに高い書き込み電位を与え、基板をグランドに接地することにより行われる。セルトランジスタの微細化に伴い隣接セル間及び浮遊ゲートＦＧと周辺構造との寄生容量が増大している。このため、セルトランジスタの書き込み電圧は、書き込み速度の高速化を図るために高電圧化する傾向にある。書き込み電圧の上昇は、制御ゲートＣＧ間の絶縁耐圧の確保及び、ワード線駆動回路の高耐圧化が必要である。このため、メモリ素子の高密度化／高速化にとって大きな問題となる。
【０００５】
図２４及び図２５の構造から書き込み時の電位を概算する。制御ゲートＣＧと浮遊ゲートＦＧ間、及び浮遊ゲートＦＧと基板間は、それぞれゲート絶縁膜、トンネル絶縁膜を挟んだキャパシタとみなすことができる。このため、制御ゲートＣＧからみたメモリセルは２つのキャパシタが直列に接続された構造と等価である。
【０００６】
図２６は、制御ゲートＣＧと浮遊ゲートＦＧ間のキャパシタ容量をＣip、浮遊ゲートＦＧと基板間のキャパシタ容量をＣtoxとした場合の等価回路を示している。制御ゲートＣＧに書き込み用高電位（Ｖpgm＝Ｖｃｇ）を与えたときの浮遊ゲートＦＧの電位Ｖfgは、ＣipとＣtoxとの容量結合により決定され、次の式で概算される。
【０００７】
Ｖfg＝Ｃｒ×（Ｖｃｇ−Ｖｔ＋Ｖｔ０）
Ｃｒ＝Ｃip／（Ｃip＋Ｃtox）
上式において、Ｖｔはセルトランジスタの閾値電圧、Ｖｔ０は浮遊ゲートＦＧに電荷が全く入っていない場合の閾値電圧（中性閾値電圧）を表している。
【０００８】
浮遊ゲートＦＧの電位Ｖfgが大きいほどトンネル絶縁膜には高電界がかかり、浮遊ゲートＦＧへの電子の注入が起こり易くなる。上式より、Ｖｃｇを一定とした場合において、Ｖfgを大きくするためには、容量比（Ｃｒ）を大きくすれば良いことが分かる。すなわち、書き込み電位を低減するためには、ＣipをＣtoxに対して大きくすることが必要である。
【０００９】
キャパシタの容量は、電極間に設けられた薄膜の誘電率及び対向電極の面積に比例し、対向電極間の距離に反比例する。書き込み／消去のため電荷を通過させるトンネル絶縁膜にリーク電流が流れると書き込み／消去を阻害する。このため、Ｃipを増大させるためには通常ゲート絶縁膜と浮遊ゲートＦＧ、制御ゲートＣＧとの接触面積を増大させる手法が用いられている。例えば、スリット幅を抑制して浮遊ゲートＦＧ上面の幅（図２４に示す寸法ｌａ）を大きくする。あるいは、浮遊ゲートＦＧの膜厚を厚くして浮遊ゲートＦＧの側壁の長さ（図２４に示す寸法ｌｂ）を伸ばすといった技術が開発されている。しかし、その結果、ゲートや配線材と比較してスリット加工寸法を極端に微細化する必要があり、且つ、浮遊ゲートＦＧの厚膜化によりゲートの加工難易度が増大している。さらに、微細化に伴い、ワード線ＷＬの相互間で対向するＦＧ−ＦＧ間の寄生容量が増大する。このように、容量比を維持することはセルトランジスタの微細化に対して大きな阻害要因となってきている。
【００１０】
そこで、浮遊ゲートＦＧや制御ゲートＣＧの構成を変えることにより、書き込み電圧を低電圧化する技術が考えられている。
【００１１】
例えば、ブースタプレートと浮遊ゲート間の容量を増大させ、低電圧で書き込み／消去／読み出し動作が可能なＮＡＮＤ型ＥＥＰＲＯＭが開発されている（例えば、特許文献１）。
【００１２】
また、浮遊ゲートと制御ゲートとのカップリング比を大きくし、書き込み電圧を低減させ、素子の微細化を図った不揮発性記憶素子が開発されている（例えば、特許文献２）。
【００１３】
さらに、制御ゲートの両側壁に浮遊ゲートを形成し、書き込み、消去、読出し特性を向上させたＭＯＳＦＥＴを記憶素子とする不揮発性半導体記憶装置が開発されている（例えば、特許文献３）。
【００１４】
また、浮遊ゲートに隣接してアシストゲートを配置したＡＧ−ＡＮＤメモリセルが開発されている（例えば、非特許文献１）。
【００１５】
【特許文献１】
特開平１１−１４５４２９号公報
【００１６】
【特許文献２】
特開２００２−２１７３１８号公報
【００１７】
【特許文献３】
特開２００２−５０７０３号公報
【００１８】
【非特許文献１】
2002 IEEE, 952-IEDM, 21.6.1, 10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology
【００１９】
【発明が解決しようとする課題】
しかし、上記従来の技術によっても、浮遊ゲート周辺の寄生容量を削減するとともに、制御ゲートと浮遊ゲート間の容量を増大することが困難であり、書き込み電圧を低減し、高集積化、高速化を図ることが困難であった。
【００２０】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、書き込み電圧を低減でき、高集積化、高速化が可能な不揮発性半導体記憶装置を提供しようとするものである。
【００２１】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲートの両側に位置する前記半導体基板内に形成されたソース又はドレイン領域としての第１、第２の拡散層と、前記浮遊ゲートの両側のみで、前記第１、第２の拡散層の上方で、前記第１、第２の拡散層と重なる領域の範囲内に形成され、前記浮遊ゲートを駆動する第１、第２の制御ゲートと、前記第１、第２の制御ゲートと前記浮遊ゲート及び前記拡散層を絶縁するゲート間絶縁膜とを具備している。
【００２２】
また、本発明の不揮発性半導体記憶装置は、半導体基板に形成された溝と、前記溝の底部に第１のゲート絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲートの両側に対応する前記半導体基板内に形成されたソース又はドレイン領域としての拡散層と、前記両拡散層に対応した前記浮遊ゲートの両側壁にゲート間絶縁膜を介して形成され、前記浮遊ゲートを駆動する第１、第２の制御ゲートとを具備している。
【００２３】
さらに、本発明の不揮発性半導体記憶装置は、半導体基板の上方に形成された浮遊ゲートと、前記半導体基板内に形成されたソース、ドレインとしての第１、第２の拡散層と、前記浮遊ゲートの両側のみで前記第１、第２の拡散層の上方で、前記第１、第２の拡散層と重なる領域の範囲内に前記浮遊ゲート及び前記半導体基板から絶縁して形成された第１、第２の制御ゲートと、前記半導体基板と前記浮遊ゲートとの間の第１の容量と、前記第１の制御ゲートと前記浮遊ゲートとの間の第２の容量と、前記第２の制御ゲートと前記浮遊ゲートとの間の第３の容量と、前記第１の制御ゲートと前記第１の拡散層との間の第４の容量と、前記第２の制御ゲートと前記第２の拡散層との間の第５の容量とを具備している。
【００２４】
また、本発明の不揮発性半導体記憶装置は、浮遊ゲート及びソース、ドレインを有するセルトランジスタと、前記セルトランジスタの前記浮遊ゲートの両側のみで、前記ソース、ドレインの上方で、前記ソース、ドレインと重なる領域の範囲内に配置された第１、第２の制御ゲートとを有し、前記第１、第２の制御ゲートにより前記浮遊ゲートを選択することを特徴とする。
【００２５】
さらに、本発明の不揮発性半導体記憶装置は、浮遊ゲート及びソース、ドレインを有し、隣接する前記ソース、ドレインが直列接続された複数のセルトランジスタと、前記各セルトランジスタの前記浮遊ゲートの両側に配置された制御ゲートと、前記複数セルトランジスタの一端とビット線との間に接続された第１の選択ゲートと、前記複数セルトランジスタの他端とソース線との間に接続された第２の選択ゲートとを具備し、前記浮遊ゲートの両側の制御ゲートにより前記浮遊ゲートを選択することを特徴とする。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２７】
（第１の実施形態）
図１、図２（ａ）乃至（ｃ）は、第１の実施形態のセルを示している。図１は、セルの平面図を示し、図２（ａ）は図１の２ａ−２ａ線に沿った断面図、図２（ｂ）は図１の２ｂ−２ｂ線に沿った断面図、図２（ｃ）は図１の２ｃ−２ｃ線に沿った断面図を示している。
【００２８】
第１の実施形態に係るセルは、図２（ａ）に示すように、浮遊ゲートＦＧの両側にゲート間絶縁膜ＩＧＩを介して制御ゲートＣＧが形成されている。これら制御ゲートＣＧは、浮遊ゲートＦＧの両側の基板１１内に形成された拡散層からなるソース／ドレイン領域（Ｓ／Ｄ）の上方に形成されている。すなわち、これら制御ゲートＣＧは、ゲート間絶縁膜ＩＧＩを介して浮遊ゲートＦＧの両側壁及び拡散層に接している。従来のセルは、１つの制御ゲートＣＧにより１つの浮遊ゲートＦＧを駆動していた。これに対して、第１の実施形態のセルは、浮遊ゲートＦＧの両側に位置する２つの制御ゲートＣＧにより駆動される。
【００２９】
図３は、第１の実施形態のセルの等価回路を示している。ここで、Ｃipは制御ゲートＣＧと浮遊ゲートＦＧ間の容量、Ｃip_extは制御ゲートＣＧと基板間の容量、Ｃtoxは浮遊ゲートＦＧと基板間の容量である。この等価回路において、１つの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧが同電位（Ｖｃｇ）であったとすると、浮遊ゲートの電位Ｖfgを決定する容量比（Ｃｒ）は、次式で概算される。
【００３０】
ここで、εｉｐ：ゲート間絶縁膜の誘電率、εtox：トンネル絶縁膜の誘電率、Ｗ：セルトランジスタのチャネル幅、Ｌ：セルトランジスタのゲート長、Ｔfg：ＦＧ膜厚、Ｔtox：トンネル絶縁膜の膜厚、Ｔip：ゲート間絶縁膜の膜厚
上記式より、本実施形態のセルトランジスタは、最小加工寸法となるべきトランジスタのチャネル幅やゲート長を変えなくとも、浮遊ゲートの膜厚Ｔfgを大きくすることにより、Ｃｒを大きくすることが可能であることが分かる。これは、セルを微細化しても、容量比を改善することができることを意味する。
【００３１】
また、図２（ａ）に示すように、２つの浮遊ゲートＦＧの間のスペースは、制御ゲートＣＧによりほぼ完全に埋め込まれている。このため、従来のセルで問題となっていたワード線ＷＬ方向に隣接する浮遊ゲートＦＧ相互間の結合容量、及び、セルトランジスタのソース／ドレイン領域が形成される基板と浮遊ゲートＦＧとのフリンジ容量の２つの寄生容量が殆んど遮蔽されている。
【００３２】
以上のことから、第１の実施形態のセルは、寄生容量の増加を考慮することなく、浮遊ゲートＦＧの膜厚を厚くすることにより、容量比を確保することができる。その結果、セルトランジスタのゲート長や、チャネル幅などを微細化しても容量比を増大させることができる。しかも、容量比を増大できるため、書き込み電圧を低化することができる。したがって、第１の実施形態によれば、セルの微細化と書き込み電圧の低化とを同時に満たすことが可能である。
【００３３】
図４乃至図５は、第１の実施形態に係るセルの製造方法を示している。
【００３４】
先ず、図４（ａ）に示すように、シリコン基板１１上に例えばシリコン酸化膜からなるトンネル絶縁膜１２が形成される。このトンネル絶縁膜１２の上に浮遊ゲートとなる例えばポリシリコン層１３、マスク層１４が順次形成される。このマスク層１４は、例えばシリコン酸化膜、又はシリコン窒化膜が適用される。このマスク層１４は、ポリシリコン層１３をエッチングする際、ポリシリコン層１３と選択比が得られることが最低条件である。しかし、後述するＳＴＩを形成する際のＣＭＰ（Chemical Mechanical Polishing）工程においては、埋め込み用絶縁膜と選択比が得られ、制御ゲートを形成する際のＣＭＰ工程においては制御ゲートとの選択比が得られることがより望ましい。
【００３５】
図４（ｂ）に示すように、マスク層１４はリソグラフィ工程と選択エッチング工程によりパターンニングされる。このパターンニングされたマスク層１４を用いてポリシリコン層１３、トンネル絶縁膜１２、基板１１が順にエッチングされ、素子分離用の浅い溝１５が形成される。
【００３６】
この後、図４（ｃ）に示すように、全面に例えばシリコン酸化膜からなる絶縁膜１６が、例えばＣＶＤ(Chemical Vapor Deposition)により形成され、基板１１に形成された溝１５が埋め込まれる。次いで、図４（ｄ）に示すように、マスク層１４をストッパーとして、ＣＭＰ工程により絶縁膜１６がマスク層１４まで研磨され、ＳＴＩが形成される。
【００３７】
続いて、図４（ｅ）に示すように、リソグラフィ工程と選択エッチング工程が順次行なわれ、絶縁膜１４、１６、及びポリシリコン層１３がエッチングされる。この結果、制御ゲート（ワード線ＷＬ）を形成するための溝１７と浮遊ゲートＦＧが形成される。この時、制御ゲートが形成される部分は基板１１が露出するまでエッチングされ、ＳＴＩ部分はエッチングがトンネル絶縁膜１２の上方で止まっていることが必要である。すなわち、ＳＴＩ部分のエッチングは、基板１１の上面より絶縁特性に必要な膜厚を有する高さで停止していることが望ましい。この後、適当な熱工程あるいは絶縁膜形成工程が順次行なわれる。さらに、浮遊ゲートＦＧ及びマスク層１４をマスクとして基板１１内に不純物イオンが注入され、セルトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層が形成される。
【００３８】
この後、図４（ｆ）に示すように、全面にゲート間絶縁膜ＩＧＩ、制御ゲートＣＧが順次形成される。ゲート間絶縁膜ＩＧＩは、浮遊ゲートＦＧの両側壁と溝１７の底面、すなわち、ソース／ドレイン領域（Ｓ／Ｄ）に接触している。ゲート間絶縁膜ＩＧＩは、トンネル絶縁膜ＧＩより厚膜である。このゲート間絶縁膜ＩＧＩは、例えばアルミニウム酸化物、ハフニウム酸化物、シリコン酸化物、シリコン窒化物、ジルコニア酸化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により形成される。
【００３９】
この後、図５（ａ）に示すように、ＣＭＰにより制御ゲートＣＧがマスク層１４まで研磨される。さらに、図５（ｂ）に示すように、全面に金属薄膜を形成して加熱処理し、マスク層１４をサリサイド反応の制御膜として使用することにより、制御ゲートＣＧの上部のみに金属サリサイド層が形成される。このようにして、金属サリサイド層からなるワード線が形成される。
【００４０】
なお、制御ゲートＣＧはサリサイド層として説明したが、本実施形態において、制御ゲートＣＧは浮遊ゲートＦＧに対して自己整合的に形成されるため、制御ゲートＣＧ上面に金属配線を形成することも可能である。さらに、制御ゲートＣＧ自体を金属材料で形成することももちろん可能である。このような態様に対応して、制御ゲートＣＧには、次のような材用を適用できる。
【００４１】
サリサイド構造に適用される金属材料としては、例えばチタン、コバルトあるいはニッケルがある。また、制御ゲートＣＧ自体を金属材料とする場合、例えばチタン、タングステン、タングステン窒化物、チタン窒化物のいずれか１つあるいは少なくとも２つの積層膜を適用することが可能である。
【００４２】
本実施形態において、制御ゲートＣＧはゲート間絶縁膜ＩＧＩを介して浮遊ゲートＦＧの両側面に形成されている。このため、浮遊ゲートＦＧと制御ゲートＣＧの容量結合が従来に比較して増加している。したがって、制御ゲートＣＧの配線は抵抗値が十分低い材料とする必要がある。
【００４３】
上記ゲート間絶縁膜ＩＧＩの形成時に、絶縁膜の形成とエッチバック工程とを適切に組み合わせることにより、浮遊ゲートＦＧ側壁のゲート間絶縁膜厚に対し、制御ゲートＣＧの底部に位置する絶縁膜の膜厚を厚くし、制御ゲートＣＧと基板間の絶縁耐圧を補強することも可能である。
【００４４】
図６は、ゲート間絶縁膜ＩＧＩの変形例を示すものであり、ゲート間絶縁膜ＩＧＩを積層膜であるＯＮＯ膜により形成した場合の断面図を示している。この場合、図４（ｅ）に示すように、トンネル絶縁膜ＧＩをエッチングして溝１７を形成した後、溝１７内にシリコン酸化膜２１、シリコン窒化膜２２を積層形成する。この後、これらの膜をエッチバックし、制御ゲート形成部のみ基板１１を露出させる。この後、適当な膜厚のシリコン酸化膜を形成する。浮遊ゲートＦＧ側壁はシリコン窒化膜２２で被覆されている。このため、シリコン酸化膜２３の形成が抑制される。しかし、溝の低部には例えばトンネル絶縁膜ＧＩより厚い膜厚のシリコン酸化膜２４が形成される。その後、浮遊ゲートＦＧの側壁にさらにシリコン酸化膜を積層形成させても良い。
【００４５】
上記プロセスは、ＯＮＯ膜以外のゲート間絶縁膜の場合でも使用することが可能である。例えばゲート間絶縁膜ＩＧＩとしてアルミニウム酸化膜を含む単層あるいは積層膜を用い、制御ゲートＣＧの底部に形成される絶縁膜としてシリコン酸化膜を用いる場合など、成膜速度やエッチング速度が異なる絶縁膜を適切に組み合わせることも可能である。
【００４６】
上記第１の実施形態によれば、１つの浮遊ゲートＦＧの両側壁にゲート間絶縁膜ＩＧＩを介して制御ゲートＣＧが接している。このため、セルトランジスタのチャネル幅やゲート長を変えることなく、浮遊ゲートＦＧの膜厚を大きくすることにより、容量比を増大することが可能である。しかも、浮遊ゲートの相互間に制御ゲートを配置することにより、浮遊ゲート周辺の寄生容量を低減できる。したがって、セルの微細化と書き込み電圧の低電圧化とを実現することができる。
【００４７】
（第２の実施形態）
図７、図８は、第２の実施形態を示すものである。図７は第２の実施形態に係るセルの平面図、図８（ａ）は図７の８ａ−８ａ線に沿った断面図、図８（ｂ）は図７の８ｂ−８ｂ線に沿った断面図、図８（ｃ）は図７の８ｃ−８ｃ線に沿った断面図である。
【００４８】
第２の実施形態も第１の実施形態と同様に、１つの浮遊ゲートＦＧの両側面に制御ゲートＣＧが形成され、２つの制御ゲートＣＧにより浮遊ゲートＦＧを制御する。
【００４９】
第２の実施形態は、図８（ａ）に示すように、セルトランジスタのチャネル部ＣＨを基板１１内のソース／ドレイン領域（Ｓ／Ｄ）としての拡散層よりも深い位置に形成している。このため、第１の実施形態と異なり、制御ゲートＣＧを形成した後、浮遊ゲートＦＧを形成する。この結果、基板１１内におけるチャネル部ＣＨの深さを適切に設定することにより、ソース／ドレイン領域（Ｓ／Ｄ）の不純物の拡散によるショートチャネル効果を低減することが可能である。
【００５０】
また、第２の実施形態は、浮遊ゲートＦＧを形成するために基板をエッチングして溝を形成し、この後、エッチングされた溝の側壁にゲート間絶縁膜ＩＧＩを形成する。ゲート間絶縁膜ＩＧＩの膜厚は、その目的上、トンネル絶縁膜（第１のゲート絶縁膜）ＧＩの膜厚より厚くなる。このため、トンネル電流が流れるのは浮遊ゲートＦＧの底部に位置するトンネル絶縁膜ＧＩに限定される。したがって、結晶方位の異なるシリコン基板１１の側壁や浮遊ゲートＦＧの底部の角部にトンネル電流が流れることを回避できる。
【００５１】
図９は、第２の実施形態に係るセルの製造プロセスを示している。
【００５２】
先ず、図９（ａ）に示すように、シリコン基板１１上にセルトランジスタのソース／ドレインとなる拡散層３１を形成後、例えばシリコン酸化膜（第２のゲート絶縁膜）３０、制御ゲートＣＧとなるポリシリコン層１３、例えばシリコン窒化膜からなるマスク層１４が順次形成される。このマスク層１４の材料は、第１の実施形態と同様の条件により定められる。
【００５３】
図９（ｂ）に示すように、上記マスク層１４はリソグラフィ工程と選択エッチング工程によりパターンニングされ、このパターンニングされたマスク層１４を用いてポリシリコン層１３、制御ゲート絶縁膜としてのシリコン酸化膜３０、基板１１が順にエッチングされ、素子分離用の浅い溝１５が形成される。
【００５４】
その後、図９（ｃ）に示すように、全面に例えばシリコン酸化膜からなる絶縁膜１６がＣＶＤにより形成され、溝１５が埋め込まれる。次いで、図９（ｄ）に示すように、前記マスク層１４をストッパとして、絶縁膜１６がＣＭＰにより研磨され、ＳＴＩが形成される。
【００５５】
続いて、図９（ｅ）に示すように、リソグラフィ工程と選択エッチング工程を用いて、浮遊ゲートＦＧ形成部分のマスク層１４、ポリシリコン層１３、制御ゲート絶縁膜３０、及び基板１１がエッチングされ、浮遊ゲートＦＧを形成するための溝３２が形成される。この溝３２は、ソース／ドレイン領域（Ｓ／Ｄ）としての拡散層３１より深く形成される。また、このエッチングにより、溝３２の相互間に制御ゲートＣＧが形成される。さらに、この時、ＳＴＩ部分は選択エッチングにより埋め込み絶縁膜がほとんどエッチングされないことが望ましい。
【００５６】
この後、熱処理を行った後、図９（ｆ）に示すように、溝３２内にゲート間絶縁膜ＩＧＩが形成される。続いて、溝３２底部のゲート間絶縁膜ＩＧＩが除去された後、基板１１内に不純物イオンが注入され、セルトランジスタのチャネルプロファイルが制御される。尚、セル形成領域のウェルのプロファイルと溝３２の深さによって、セルトランジスタの閾値電圧を調整することにより、チャネルプロファイルの調整工程を省略すること可能である。次いで、溝３２の底部にトンネル絶縁膜ＧＩが形成される。前記制御ゲート絶縁膜３０の膜厚は、ゲート間絶縁膜ＩＧＩと等しいかそれ以上の膜厚とされている。
【００５７】
その後、図１０（ａ）に示すように、浮遊ゲートＦＧとなる配線材を全面に積層し、これをエッチバックすることにより、溝３２内に浮遊ゲートＦＧを形成する。エッチバック後の浮遊ゲートＦＧ上面は、制御ゲートＣＧの上面から、適切な絶縁耐性が得られる距離まで離れた位置に制御されることが望ましい。このとき、浮遊ゲートＦＧの高さの制御性を向上させるため、例えばマスク層１４をストッパとして浮遊ゲートＦＧとなる配線材をＣＭＰにより研磨し、この後、配線材をエッチバックすることも可能である。
【００５８】
続いて、図１０（ｂ）に示すように、浮遊ゲートＦＧを絶縁するために図示せぬ絶縁膜を全面に形成した後、ＣＭＰ工程を行い制御ゲートＣＧのみを露出させる。
【００５９】
その後、図１０（ｃ）に示すように、選択エッチバック工程により制御ゲートＣＧ上面の高さを下げ、絶縁膜３３を全面に形成する。この絶縁膜３３は、例えばシリコン窒化物単層あるいはシリコン窒化物を含む積層膜により形成される。この後、絶縁物３３をエッチバックする。さらに、制御ゲートＣＧの上面に位置する絶縁膜３３に制御ゲートＣＧの幅より狭い開口部３４を形成する。ここで形成する絶縁膜３３は、隣接する制御ゲートＣＧとの耐圧を十分確保するために適切な膜厚に設定されることが望ましい。その後、ワード線ＷＬを形成するためのリソグラフィ工程と選択エッチング工程が行なわれ、制御ゲートＣＧに接続されたワード線ＷＬが形成される。
【００６０】
具体的には、例えば金属膜を全面形成した後、この金属膜を選択エッチングすることによりワード線ＷＬを形成する方法。あるいは、全面に絶縁膜を形成した後、この絶縁膜に溝を形成し、この溝内に金属膜を埋め込み、この金属膜をＣＭＰによって平坦化し、溝内にワード線ＷＬを形成する方法。その他、通常の配線を形成する手法を用いることが可能である。
【００６１】
ワード線ＷＬを形成するためのリソグラフィ工程において、合せズレが発生することが考えられる。しかし、制御ゲートＣＧの上面に自己整合的に設けた開口部３４により、隣接ワード線ＷＬ間での耐圧を十分に確保することが可能である。また、制御ゲートＣＧと上記配線材との接触抵抗を低減するため、上記配線形成前に制御ゲートＣＧのサリサイド工程を行うことも可能である。図１０（ｃ）に、ＣＭＰによってＷＬを形成した場合の断面図を示している。図１０（ｃ）では制御ゲートＣＧサリサイド工程は行っていない。
【００６２】
図１１は、第２の実施形態の変形例を示している。この変形例は、広いゲート制御領域が必要な場合の製法を示している。図９（ｅ）に示す工程において、制御ゲートＣＧとしてのポリシリコン層１３と絶縁膜１２をエッチングし、図１１に示すより浅い溝４１を形成した後、この溝４１の側壁にゲート間絶縁膜ＩＧＩを形成する。これにより、制御ゲートＣＧの側壁部にのみゲート間絶縁膜ＩＧＩを形成することが可能である。その後、基板１１をさらにエッチングし、溝４１に連続する溝４１ａを形成する。この溝４１ａの側壁及び底部にトンネル絶縁膜（第１のゲート絶縁膜）ＧＩを形成する。このようにして、浮遊ゲートＦＧの下部全てがトンネル絶縁膜ＧＩと接した広いゲート制御領域を形成することができる。
【００６３】
図１２は、図１１に示す構成をさらに変形した例を示すものであり、図１１と同一部分には同一符号を付している。図１２に示す変形例は、絶縁膜の形成工程とエッチバック工程とを適切に組み合わせることにより、浮遊ゲートＦＧの底部に位置する絶縁膜と側部に位置する絶縁膜の膜厚を相違させている。すなわち、この変形例において、浮遊ゲートＦＧの底部に位置する絶縁膜（第１のゲート絶縁膜）ＧＩａの膜厚を側部に位置する絶縁膜（第３のゲート絶縁膜）ＧＩｂの膜厚より薄くしている。ゲート間絶縁膜ＩＧＩの膜厚をＴ１、絶縁膜ＧＩｂの膜厚をＴ２、絶縁膜ＧＩａの膜厚をＴ３とした場合、これらの関係はＴ１＞Ｔ２＞Ｔ３となる。このように、トンネル電流が流れる領域ＧＩａと、トンネル電流が流れない領域ＧＩｂの膜厚を所望の値に設定することも可能である。
【００６４】
上記第２の実施形態によれば、浮遊ゲートＦＧの底部を制御ゲートＣＧの底部より下方に位置させ、セルトランジスタのチャネル部ＣＨを基板１１内のソース／ドレイン領域（Ｓ／Ｄ）よりも深い位置に形成している。このため、ソース／ドレイン領域（Ｓ／Ｄ）の不純物の拡散によるショートチャネル効果を低減することができる。
【００６５】
また、図１１に示すように、浮遊ゲートＦＧの側壁及び底部の全てをトンネル絶縁膜ＧＩに接触させることにより、広いゲート制御領域を形成することができる。したがって、浮遊ゲートＦＧに対する電荷の移動量を向上できる。
【００６６】
さらに、図１２に示すように、浮遊ゲートＦＧの底部に位置する絶縁膜ＧＩａの膜厚を、側部に位置する絶縁膜ＧＩｂの膜厚より薄くすることにより、浮遊ゲートＦＧの底部に位置するトンネル絶縁膜ＧＩａにのみトンネル電流を流すことができる。このため、結晶方位の異なるシリコン基板１１の側壁や浮遊ゲートＦＧの底部角部にトンネル電流が流れることを回避できる。
【００６７】
（第３の実施形態）
第３の実施形態は、第１、第２の実施形態で説明した構成のセルを用いたＮＡＮＤ型ＥＥＰＲＯＭの動作について説明する。
【００６８】
先ず、図１３、図１４を参照して従来のＮＡＮＤ型ＥＥＰＲＯＭについて説明する。図１３はＮＡＮＤ型ＥＥＰＲＯＭの回路構成を示し、図１４は、上記ＮＡＮＤ型ＥＥＰＲＯＭにおいて、メモリセルにデータを書き込む場合の電位の一例を示している。図１３と図１４において同一部分には同一符号を付している。
【００６９】
ＮＡＮＤ型ＥＥＰＲＯＭは、隣接する複数のメモリセルＭＣとしてのセルトランジスタ、及び選択ゲートＳＴ１，ＳＴ２のソースとドレインを直列接続して構成されている。各選択ゲートＳＴ１はビット線ＢＬｋ−１、ＢＬｋ、ＢＬｋ＋１に接続され、各選択ゲートＳＴ２は共通ソース線ＳＲＣに接続されている。この構成において、例えば図１３に示すビット線ＢＬｋを書き込みビット線、ＢＬｋ＋１、ＢＬｋ−１を書き込み抑制ビット線とする。
【００７０】
データの書き込み時、ビット線側の選択ゲート線ＳＧ１に所定のゲート電位Ｖsgが印加される。次に、書き込みを行うビット線に十分低い電位ＶＢＬpgmが供給される。ゲート電位Ｖsgは、ＶＢＬpgmに対して選択ゲートＳＴ１を十分オンできる電位に設定する。一方、書き込みを抑制するビット線ＢＬｋ＋１、ＢＬｋ−１には、十分高い電位ＶＢＬinhibitを供給する。ＶＢＬinhibitは、選択ゲートＳＴ１が十分オフする電位に設定する。ビット線にＶＢＬpgmが供給されたセルトランジスタは、選択ゲートＳＴ１がオンしてＶＢＬpgmがセルトランジスタに伝えられる。このため、セルトランジスタのチャネル電位が十分低下して書き込みが行われる。
【００７１】
一方、ビット線にＶＢＬinhibitが供給されたセルトランジスタは選択ゲートＳＴ１がオフする。このため、セルトランジスタのチャネル電位は、制御ゲートＣＧとの容量結合により上昇し書き込みは行われない。この状態が書き込み抑制状態である。
【００７２】
従来のＥＥＰＲＯＭは、データの書き込み時に、選択ワード線ＷＬに書き込み電位Ｖpgmを与えてセルに書き込みを行う動作、及び非選択ワード線ＷＬに転送電位Ｖpassを与えてチャネルを形成する動作のいずれも制御ゲートＣＧと浮遊ゲートＦＧの容量結合を利用している。さらに、書き込み抑制状態の場合、Ｖpassは制御ゲートＣＧと浮遊ゲートＦＧの容量結合を利用してチャネル電位を昇圧するためにも用いられている。書き込み抑制状態において、誤って書き込まれてしまう不良（誤書き込み不良）を防止するため、チャネル電位をより高く昇圧することが必要である。一方、チャネルの電位を昇圧するためにＶpassを増大させると、Ｖpass自身により、誤書き込み不良が発生してしまう。特に、書き込み状態のセルが存在し、チャネル電位が低くなっているＮＡＮＤ列に属するセルにおいて、その影響が最も厳しくなる。そのため、Ｖpassを上昇させずにチャネル電位のみを昇圧することが最も望ましい。
【００７３】
図１５は、上記第１、第２の実施形態に係るセルを用いたＮＡＮＤ型ＥＥＰＲＯＭの回路図を示し、図１６は、本実施形態において、データ書き込みを行う場合の電位の一例を示している。
【００７４】
本実施形態において、ＮＡＮＤ型ＥＥＰＲＯＭは、隣接する複数のメモリセルＭＣとしてのセルトランジスタ、及び選択ゲートＳＴ１，ＳＴ２のソースとドレインを直列接続して構成されている。また、２つの制御ゲートＣＧの間に浮遊ゲートＦＧが配置されている。すなわち、１つの浮遊ゲートＦＧは２つの制御ゲートＣＧを共有し、２つの制御ゲートＣＧにより１つの浮遊ゲートＦＧが選択される。
【００７５】
図１６、図１７に示すように、本実施形態において、書き込み時、１つの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧに、例えば同一の書き込み電圧Ｖpgmが印加され、基板が例えば０Ｖに設定される。この状態において、基板から浮遊ゲートＦＧに電荷が注入される。
【００７６】
第１の実施形態に示したように、本発明を用いると微細化に関わらず容量比を増大することができ、従来と比べＶｐｇｍを低減することができる。一方、書き込み抑制状態の場合は、図３に示すように、本実施形態において、制御ゲートＣＧは浮遊ゲートＦＧだけではなく、拡散層とも容量Ｃip_extを介して結合している。このため、従来は制御ゲートＣＧと浮遊ゲートＦＧ間の容量結合のみでチャネル電位を昇圧していたのに対し、第３の実施形態によれば、制御ゲートＣＧと浮遊ゲートＦＧとの容量結合、及び制御ゲートＣＧと拡散層との容量結合でもチャネル電位を昇圧させることが可能である。したがって、従来と同じＶｐａｓｓ電位を用いても、チャネル電位をより高く昇圧することが可能である。
【００７７】
したがって、本実施形態によれば、Ｖpass自身によるストレスを増大させずに書き込み抑制時のチャネル電位を昇圧することが可能である。
【００７８】
（第４の実施形態）
上記第３の実施形態では、２つの制御ゲートＣＧに同一の電圧を供給して１つの浮遊ゲートＦＧを駆動した。これに対して、第４の実施形態は、２つの制御ゲートＣＧに異なる電位を供給する場合について説明する。
【００７９】
図１８は、一方の制御ゲートＣＧにＶpgm、他方の制御ゲートＣＧに０Ｖを供給した場合を示している。ＣipとＣtoxの容量比を１．５：１と仮定し、浮遊ゲートＦＧの電荷が全く注入されていない中性の閾値電圧、及び現在の閾値電圧は０Ｖとする。図１７に示す場合、浮遊ゲートＦＧの電位Ｖfgは次のようになる。
【００８０】
これに対して、図１８に示す場合、浮遊ゲートＦＧの電位Ｖfgは、次のようになる。
【００８１】
このように、２つの制御ゲートＣＧのうち、片方の電位を変化させることにより、容量比を大幅に制御することが可能である。
【００８２】
図１９は、上記特性を利用したデータ書き込みの例を示している。図１９において、書き込みセルの両側の制御ゲートＣＧ４、ＣＧ５にはＶpgmが印加されている。上記仮定を用いると、浮遊ゲートＦＧ４５には０．７５＊Ｖpgmの電位が印加されている。また、書き込みセルに隣接している２つの制御ゲートＣＧのさらに隣の制御ゲートＣＧ３には、０Ｖが印加されている。このため、書き込みセルに隣接しているセルの浮遊ゲートＦＧ３４には、０．３７５＊Ｖpgmの電位が印加されている。したがって、浮遊ゲートＦＧ３４による隣接セルへの電界ストレスは、選択セルの浮遊ゲートＦＧ４５に比べて１／２となり、誤書き込みを抑制することが可能である。上記セルからさらに離れた制御ゲートＣＧ２には、電位の転送、あるいはチャネル電位を昇圧するための所定の電位Ｖpassが印加されている。実際のデバイス動作時には、書き込み特性、チャネル昇圧特性、電位転送特性などを考慮し、制御ゲートＣＧの電位が適切に組み合わされる。
【００８３】
上記第４の実施形態によれば、１つの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧの電位を適宜組み合わせることにより、書き込み特性を向上でき、誤書き込みを回避できる。
【００８４】
（第５の実施形態）
図２０は、第５の実施形態を示すものであり、データ消去を行う場合の電位を示している。データ消去を行う場合、セルトランジスタが配置されている基板を消去電位Ｖeraに昇圧する。これと同時に、コンタクト及び選択ゲートＳＧＳ、ＳＧＤは、破壊を防ぐため基板と同電位Ｖeraに昇圧する。さらに、消去するセルに隣接する制御ゲートＣＧ１，２…に十分低い電位、例えば０Ｖを供給する。すると、浮遊ゲートＦＧから昇圧された基板へ電荷が引き抜かれ、データが消去される。
【００８５】
なお、消去しないセルは、制御ゲートＣＧをフローティングとする。このようにすると、基板との容量結合により制御ゲートＣＧの電位が基板電位まで昇圧され、データの消去が抑制される。本実施形態では、データを消去する全てのセルの両側面を制御ゲートＣＧで囲むことにより、選択ゲートＳＧＳ、ＳＧＤなどによる影響は発生しない。
【００８６】
また、選択ゲートＳＧＳ、ＳＧＤは、隣接する制御ゲートＣＧとの容量結合によって過度な電界がゲート絶縁膜に印加されないよう、適切なゲート寸法あるいは構造に設定されることが望ましい。
【００８７】
上記第５の実施形態によれば、浮遊ゲートＦＧの両側に制御ゲートＣＧを配置したセル構造のメモリにおいて、確実にデータを消去できる。
【００８８】
（第６の実施形態）
図２１、図２２は、第６の実施形態を示すものであり、データ読み出し時の電位を示している。図２１において、読み出しセルの浮遊ゲートＦＧ４５に隣接する２つの制御ゲートＣＧ４、ＣＧ５には、読み出し電圧Ｖwlが供給される。読み出し電圧Ｖwlは、書き込み特性、データ保持特性、セルトランジスタ閾値電圧の動作範囲などを考慮して適切な電位に設定されていることが望ましい。仮に読み出し電圧Ｖwl＝０Ｖと設定し、第４の実施形態において説明した仮定を用いると、読み出しセルの浮遊ゲートＦＧ４５には０Ｖの電位が与えられる。
【００８９】
一方、読み出しセルに隣接する２つの制御ゲートＣＧのさらに隣の制御ゲートＣＧ３には、セル電流を流すための電位Ｖreadが印加されている。Ｖreadは、読み出しセルに接続されている非選択セルの影響を除き、読み出しセルの閾値電圧を判定するために適切な電位に設定されていることが望ましい。
【００９０】
本実施形態では、セルの両側面に配置された２つの制御ゲートＣＧの両方が、読み出し電圧Ｖwlになったセルのみ閾値電圧が判定され、２つの制御ゲートＣＧの電位が上記と異なる組み合わせとなったセルは、記憶されたデータに拘わらずオン状態となるように設定されている。
【００９１】
ＮＡＮＤ型ＥＥＰＲＯＭの読み出しは、上述したように選択されたセル以外のセルトランジスタはオン状態としなければならない。十分なセル電流を得るためには、拡散層に十分な電荷を供給する必要がある。従来では、拡散層へ不純物を注入して電荷を供給してきた。しかし、セル電流の確保と不純物の拡散によるショートチャネル効果の劣化とは、微細化に伴い相反する問題として次第にクローズアップされていた。
【００９２】
第１乃至第６の実施形態によれば、制御ゲートＣＧと拡散層との間に容量結合Ｃip_extが存在しているため、非選択制御ゲートＣＧに電位を供給することによって制御ゲートＣＧの下の拡散層の反転を補助することができる。したがって、読み出し時のみ、且つ制御ゲートＣＧの制御範囲のみに電荷を供給することが可能である。
【００９３】
図２２は、上記効果を利用した場合の電位の一例を示している。制御ゲートＣＧと基板間に形成された絶縁膜の厚さと、読み出し時の非選択制御ゲートＣＧの電位は、次の条件を満足するように設定される。すなわち、拡散層への不純物の注入量を抑制し、セルトランジスタのショートチャネル効果の劣化を抑制すること、読み出し時に制御ゲートＣＧに適切な電位を与えて所望のセル電流が得られること、これらを同時に満足するよう設定されることが望ましい。
【００９４】
上記各実施形態に示すＮＡＮＤ型ＥＥＰＲＯＭは、各種電子装置に適用される。図２７乃至図３３は、その例を示している。図２７乃至図３３において、半導体記憶装置５０は上記各実施形態に示すＮＡＮＤ型ＥＥＰＲＯＭにより構成されている。
【００９５】
図２７は、一実装例を示すものであり、上記各実施形態のＮＡＮＤ型ＥＥＰＲＯＭを適用したメモリカードの一例を示している。メモリカード６０は、上記各実施形態に示すＮＡＮＤ型ＥＥＰＲＯＭからなる半導体記憶装置５０を含んでいる。図２７に示すように、メモリカード６０は、予め定められた信号及びデータを図示せぬ電子装置と授受することにより動作する。
【００９６】
信号ライン（ＤＡＴ）、コマンドラインイネーブル信号ライン（ＣＬＥ）、アドレスラインイネーブルライン（ＡＬＥ）、及びレディ／ビズィ信号ライン（Ｒ／Ｂ）は、半導体記憶装置５０を有するメモリカード６０に接続される。信号ライン（ＤＡＴ）はデータ、アドレスあるいはコマンド信号を転送する。コマンドラインイネーブル信号ライン（ＣＬＥ）は、コマンド信号が信号ライン（ＤＡＴ）に転送されたことを示す信号を転送する。アドレスラインインイネーブル信号ラインは、アドレス信号が信号ライン（ＤＡＴ）に転送されたことを示す信号を転送する。レディ／ビズィ信号ライン（Ｒ／Ｂ）は、半導体記憶装置５０がレディかどうか示す信号を転送する。
【００９７】
図２８は、上記各実施形態のＮＡＮＤ型ＥＥＰＲＯＭが適用される他の実装例を示している。図２８に示すメモリカード６０は、図２７に示すメモリカードと異なり、ＮＡＮＤ型ＥＥＰＲＯＭからなる半導体記憶装置５０に加えて、半導体記憶装置５０を制御するコントローラ７０を含み、図示せぬ外部の電子装置と信号を授受する。
【００９８】
コントローラ７０は、インターフェースユニット（Ｉ／Ｆ）７１、７２、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、及びエラー訂正コードユニット（ＥＣＣ）７５を含んでいる。インターフェースユニット７１は、図示せぬ外部の電子装置と信号を授受する。インターフェースユニット７２は、半導体記憶装置５０と信号を授受する。マイクロプロセッサユニット７３は、論理的なアドレスを物理アドレスに変換する。バッファＲＡＭ７４は、データを一時的に格納する。エラー訂正コードユニット７５は、エラー訂正コードを生成する。コマンド信号ライン（ＣＭＤ）、クロック信号ライン（ＣＬＫ）及び信号ライン（ＤＡＴ）は、メモリカード６０に接続される。コントロール信号ラインの数、信号ライン（ＤＡＴ）のビット幅、及びコントローラ７０の回路構成は適宜変更可能である。
【００９９】
図２９は、上記各実施形態のＮＡＮＤ型ＥＥＰＲＯＭが適用される他の実装例を示している。図２９に示すメモリカードフォルダ８０は、上記各実施形態に示すＮＡＮＤ型ＥＥＰＲＯＭからなる半導体記憶装置５０を有するメモリカード６０を受ける。メモリカードフォルダ８０は、図示せぬ電子装置に接続され、メモリカード６０と電子装置の間のインターフェースとして機能する。メモリカードフォルダ８０は、図２８に示すコントローラ７０の１つ以上の機能を実行可能である。
【０１００】
図３０は、上記各実施形態のＮＡＮＤ型ＥＥＰＲＯＭが適用される他の実装例を示している。図３０は、ＮＡＮＤ型ＥＥＰＲＯＭを含むメモリカードあるいはメモリカードフォルダのどちらも受けることが可能な接続装置を示している。メモリカードやメモリカードフォルダは接続装置９０に装着され、電気的に接続される。接続装置９０は、接続ワイヤ９２及びインターフェース回路９３によりボード９１に接続されている。ボード９１はＣＰＵ（中央処理装置）９４及びバス９５を有している。
【０１０１】
図３１は、上記各実施形態のＮＡＮＤ型ＥＥＰＲＯＭが適用される他の実装例をさらに示している。図３１に示すように、ＮＡＮＤ型ＥＥＰＲＯＭを含むメモリカード６０あるいはメモリカードフォルダ８０は、接続装置９０に挿入され、電気的に接続される。接続装置９０は、ワイヤ９２によりＰＣ（パソコン）３００に接続される。
【０１０２】
図３２、図３３は、上記各実施形態のＮＡＮＤ型ＥＥＰＲＯＭが適用される他の実装例をさらに示している。図３２、図３３に示すように、ＩＣ（インターフェース回路）カード５００は、上記各実施形態に示したＮＡＮＤ型ＥＥＰＲＯＭからなる半導体記憶装置５０、及びＲＯＭ（読み出し専用メモリ）４１０、ＲＡＭ（ランダム・アクセス・メモリ）４２０、ＣＰＵ（中央処理装置）４３０のような他の回路を含んでいる。ＩＣカード５００は、プレーンターミナル６００を介してカード４５０のＭＰＵ（マイクロプロセシングユニット）部分４００と外部装置が接続される。ＣＰＵ４３０は、演算部４３１、及び制御部４３２を含んでいる。制御部４３２は、ＮＡＮＤ型ＥＥＰＲＯＭ５０、ＲＯＭ４１０及びＲＡＭ４２０に接続されている。ＭＰＵ４００は、カード５００の一方の表面にモールドされ、プレーンターミナル６００は、他方の表面に形成されている。
【０１０３】
図３４は、上記各実施形態のＮＡＮＤ型ＥＥＰＲＯＭが適用される他の実装例を示している。図３４に示すように、ユニバーサル・シリアル・バス（ＵＳＢ）メモリシステム１４２はホストプラットホーム１４４、及びＵＳＢメモリ装置１４６より構成される。
【０１０４】
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢメモリ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続され、ＵＳＢメモリ装置１４６はＵＳＢコネクタ１５２を介してＵＳＢケーブル１４８に接続される。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【０１０５】
ＵＳＢメモリ装置１４６は、フラッシュ制御器１５６と、ＵＳＢコネクタ１５２と、少なくとも一つのフラッシュメモリモジュール１５８とを含んでいる。ＵＳＢフラッシュ制御器１５６は、ＵＳＢメモリ装置１４６の他の要素を制御し、かつＵＳＢメモリ装置１４６のＵＳＢバスへのインターフェースを制御する。フラッシュメモリモジュール１５８は、各実施形態のＮＡＮＤ型ＥＥＰＲＯＭにより構成された半導体記憶装置からなる。
【０１０６】
ＵＳＢメモリ装置１４６がホストプラットホーム１４４に接続されると、標準のＵＳＢ処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢメモリ装置１４６を認知してＵＳＢメモリ装置１４６との通信モードを選択する。次いで、ホストプラットホーム１４４は、エンドポイントと呼ばれる転送データを格納するファーストイン・ファーストアウト（ＦＩＦＯ）バッファを介して、ＵＳＢメモリ装置との間でデータを送受信する。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢメモリ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【０１０７】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢメモリ装置１４６からのサービスを求める。すなわち、ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上に要求パケットを送信する。ＵＳＢメモリ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置である場合、これらの要求はＵＳＢフラッシュ制御器１５６によって受け取られる。
【０１０８】
次に、ＵＳＢフラッシュ制御器１５６は、フラッシュメモリモジュール１５８からのデータの読み出し、あるいはフラッシュメモリモジュール１５８へのデータの書き込み、あるいは消去等、種々の操作を行う。さらに、ＵＳＢフラッシュ制御器１５６は、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、／ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【０１０９】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢメモリ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢメモリ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。尚、ＵＢＳケーブル１４８を省略し、ＵＢＳコネクタを用いて直接ＵＳＢメモリ装置１４６をホストプラットホーム１４４に接続することも可能である。その他、ＵＳＢメモリ装置のさまざまな機能を実施可能である。
【０１１０】
なお、本発明は上記各実施形態に限定されるものではなく、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【０１１１】
【発明の効果】
以上、詳述したように本発明によれば、浮遊ゲート周辺の寄生容量を削減でき、制御ゲートと浮遊ゲート間の容量を増大することにより、書き込み電圧を低減でき、高集積化、高速化が可能な不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１は、第１の実施形態に係るセルを示す平面図。
【図２】図２（ａ）は図１の２ａ−２ａ線に沿った断面図、図２（ｂ）は図１の２ｂ−２ｂ線に沿った断面図、図２（ｃ）は図１の２ｃ−２ｃ線に沿った断面図。
【図３】第１の実施形態に係るセルの等価回路図。
【図４】図４は、第１の実施形態に係るセルの製造方法を示す断面図。
【図５】図５は、図４に続く製造方法を示す断面図。
【図６】ゲート間絶縁膜の変形例を示す断面図。
【図７】第２の実施形態に係るセルの平面図。
【図８】図８（ａ）は図７の８ａ−８ａ線に沿った断面図、図８（ｂ）は図７の８ｂ−８ｂ線に沿った断面図、図８（ｃ）は図７の８ｃ−８ｃ線に沿った断面図。
【図９】第２の実施形態に係るセルの製造方法を示す断面図。
【図１０】図９に続く製造方法を示す断面図。
【図１１】第２の実施形態の変形例を示す断面図。
【図１２】図１１に示す構成をさらに変形した例を示す断面図。
【図１３】従来のＮＡＮＤ型ＥＥＰＲＯＭを示す回路図。
【図１４】図１４に示すメモリセルにデータを書き込む場合の電位の一例を示す図。
【図１５】第１、第２の実施形態に係るセルを用いたＮＡＮＤ型ＥＥＰＲＯＭを示す回路図。
【図１６】図１５に示すメモリセルにデータを書き込む場合の電位の一例を示す図。
【図１７】図１６に示すメモリセルの書き込み時の電位設定の一例を示す等価回路図。
【図１８】図１６に示すメモリセルの書き込み時の電位設定の他の例を示す等価回路図。
【図１９】図１７、図１８に示す電位設定を用いたデータ書き込みの例を示す図。
【図２０】第５の実施形態に係り、データ消去を行う場合の電位を示す図。
【図２１】第６の実施形態に係り、データ読み出し時の電位を示を示す図。
【図２２】第６の実施形態に係り、データ読み出し時の電位を示を示す図。
【図２３】従来の不揮発性半導体記憶装置の一例を示す平面図。
【図２４】図２３の２４−２４線に沿った断面図。
【図２５】図２３の２５−２５線に沿った断面図。
【図２６】図２３の等価回路を示す図。
【図２７】各実施形態の不揮発性半導体記憶装置が適用されるメモリカードの一例を示すブロックダイヤグラム。
【図２８】各実施形態の不揮発性半導体記憶装置が適用されるメモリカードの内部構造を示すブロックダイヤグラム。
【図２９】各実施形態の不揮発性半導体記憶装置が適用されるメモリカードとカードフォルダの一例を示す斜視図。
【図３０】メモリカードとカードフォルダが接続される接続装置の一例を示す斜視図
【図３１】メモリカードが挿入された接続装置を接続ワイヤによってパソコンに接続した例を示す斜視図。
【図３２】各実施形態の不揮発性半導体記憶装置が適用されるＩＣカードの一例を示す平面図。
【図３３】図３２に示すＩＣカードの内部構成の一例を示すブロックダイヤグラム。
【図３４】各実施形態の不揮発性半導体記憶装置が適用されるＵＳＢメモリ装置の一例を示すブロックダイヤグラム。
【符号の説明】
１１…シリコン基板、１２、ＧＩ…トンネル絶縁膜（第２のゲート絶縁膜）、ＦＧ…浮遊ゲート、ＣＧ…制御ゲート、ＩＧＩ…ゲート間絶縁膜、Ｓ／Ｄ…ソース／ドレイン領域、ＣＨ…チャネル領域、ＷＬ…ワード線、ＢＬｋ-１、ＢＬ、ＢＬｋ＋１…ビット線、１７、３２、４１、４１ａ…溝。
【発明の属する技術分野】
本発明は、例えば浮遊ゲートを有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図２３乃至図２５は、従来のＳＴＩ（Shallow Trench Isolation）を用いたＮＡＮＤ型ＥＥＰＲＯＭを示している、図２３は平面図を示し、図２４は図２３の２４−２４線に沿った断面図を示し、図２５は図２３の２５−２５線に沿った断面図を示している。図２４に示すように、シリコン基板上にトンネル絶縁膜としてのゲート絶縁膜ＧＩが形成され、その上に浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧは隣接するセル間で切断され、電気的に絶縁されている。この浮遊ゲートＦＧを切断する構造を、スリットと呼ぶ。スリット内の浮遊ゲートＦＧの側壁及び浮遊ゲートＦＧ上部はゲート間絶縁膜ＩＧＩで覆われている。トンネル絶縁膜及びゲート間絶縁膜で浮遊ゲートＦＧを覆うことにより、浮遊ゲートＦＧに長期間電荷を保持することが可能となる。さらに、ゲート間絶縁膜の上に制御ゲートＣＧが形成されている。制御ゲートＣＧは、通常多数のセルトランジスタで共有され、同時に多数のセルトランジスタを駆動する機能を有し、ワード線ＷＬと表記する。
【０００３】
一方、図２５に示す断面方向は、通常ビット線ＢＬ方向と表記される。ビット線ＢＬ方向では、図２５に示すように、図２４で示したスタックゲート構造が基板上に並んだ構造となる。各セルトランジスタは、レジストあるいは加工マスク層を用いて自己整合的に加工される。選択ゲートを介して複数のセルが直列接続されるＮＡＮＤ型メモリでは、隣接するセル間でそれぞれのソースとドレインが共有され、セル面積の縮小が図られている。また、各ワード線ＷＬの相互間は微細加工の最小寸法で加工されている。
【０００４】
浮遊ゲートＦＧへの電子の注入は、制御ゲートＣＧに高い書き込み電位を与え、基板をグランドに接地することにより行われる。セルトランジスタの微細化に伴い隣接セル間及び浮遊ゲートＦＧと周辺構造との寄生容量が増大している。このため、セルトランジスタの書き込み電圧は、書き込み速度の高速化を図るために高電圧化する傾向にある。書き込み電圧の上昇は、制御ゲートＣＧ間の絶縁耐圧の確保及び、ワード線駆動回路の高耐圧化が必要である。このため、メモリ素子の高密度化／高速化にとって大きな問題となる。
【０００５】
図２４及び図２５の構造から書き込み時の電位を概算する。制御ゲートＣＧと浮遊ゲートＦＧ間、及び浮遊ゲートＦＧと基板間は、それぞれゲート絶縁膜、トンネル絶縁膜を挟んだキャパシタとみなすことができる。このため、制御ゲートＣＧからみたメモリセルは２つのキャパシタが直列に接続された構造と等価である。
【０００６】
図２６は、制御ゲートＣＧと浮遊ゲートＦＧ間のキャパシタ容量をＣip、浮遊ゲートＦＧと基板間のキャパシタ容量をＣtoxとした場合の等価回路を示している。制御ゲートＣＧに書き込み用高電位（Ｖpgm＝Ｖｃｇ）を与えたときの浮遊ゲートＦＧの電位Ｖfgは、ＣipとＣtoxとの容量結合により決定され、次の式で概算される。
【０００７】
Ｖfg＝Ｃｒ×（Ｖｃｇ−Ｖｔ＋Ｖｔ０）
Ｃｒ＝Ｃip／（Ｃip＋Ｃtox）
上式において、Ｖｔはセルトランジスタの閾値電圧、Ｖｔ０は浮遊ゲートＦＧに電荷が全く入っていない場合の閾値電圧（中性閾値電圧）を表している。
【０００８】
浮遊ゲートＦＧの電位Ｖfgが大きいほどトンネル絶縁膜には高電界がかかり、浮遊ゲートＦＧへの電子の注入が起こり易くなる。上式より、Ｖｃｇを一定とした場合において、Ｖfgを大きくするためには、容量比（Ｃｒ）を大きくすれば良いことが分かる。すなわち、書き込み電位を低減するためには、ＣipをＣtoxに対して大きくすることが必要である。
【０００９】
キャパシタの容量は、電極間に設けられた薄膜の誘電率及び対向電極の面積に比例し、対向電極間の距離に反比例する。書き込み／消去のため電荷を通過させるトンネル絶縁膜にリーク電流が流れると書き込み／消去を阻害する。このため、Ｃipを増大させるためには通常ゲート絶縁膜と浮遊ゲートＦＧ、制御ゲートＣＧとの接触面積を増大させる手法が用いられている。例えば、スリット幅を抑制して浮遊ゲートＦＧ上面の幅（図２４に示す寸法ｌａ）を大きくする。あるいは、浮遊ゲートＦＧの膜厚を厚くして浮遊ゲートＦＧの側壁の長さ（図２４に示す寸法ｌｂ）を伸ばすといった技術が開発されている。しかし、その結果、ゲートや配線材と比較してスリット加工寸法を極端に微細化する必要があり、且つ、浮遊ゲートＦＧの厚膜化によりゲートの加工難易度が増大している。さらに、微細化に伴い、ワード線ＷＬの相互間で対向するＦＧ−ＦＧ間の寄生容量が増大する。このように、容量比を維持することはセルトランジスタの微細化に対して大きな阻害要因となってきている。
【００１０】
そこで、浮遊ゲートＦＧや制御ゲートＣＧの構成を変えることにより、書き込み電圧を低電圧化する技術が考えられている。
【００１１】
例えば、ブースタプレートと浮遊ゲート間の容量を増大させ、低電圧で書き込み／消去／読み出し動作が可能なＮＡＮＤ型ＥＥＰＲＯＭが開発されている（例えば、特許文献１）。
【００１２】
また、浮遊ゲートと制御ゲートとのカップリング比を大きくし、書き込み電圧を低減させ、素子の微細化を図った不揮発性記憶素子が開発されている（例えば、特許文献２）。
【００１３】
さらに、制御ゲートの両側壁に浮遊ゲートを形成し、書き込み、消去、読出し特性を向上させたＭＯＳＦＥＴを記憶素子とする不揮発性半導体記憶装置が開発されている（例えば、特許文献３）。
【００１４】
また、浮遊ゲートに隣接してアシストゲートを配置したＡＧ−ＡＮＤメモリセルが開発されている（例えば、非特許文献１）。
【００１５】
【特許文献１】
特開平１１−１４５４２９号公報
【００１６】
【特許文献２】
特開２００２−２１７３１８号公報
【００１７】
【特許文献３】
特開２００２−５０７０３号公報
【００１８】
【非特許文献１】
2002 IEEE, 952-IEDM, 21.6.1, 10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology
【００１９】
【発明が解決しようとする課題】
しかし、上記従来の技術によっても、浮遊ゲート周辺の寄生容量を削減するとともに、制御ゲートと浮遊ゲート間の容量を増大することが困難であり、書き込み電圧を低減し、高集積化、高速化を図ることが困難であった。
【００２０】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、書き込み電圧を低減でき、高集積化、高速化が可能な不揮発性半導体記憶装置を提供しようとするものである。
【００２１】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲートの両側に位置する前記半導体基板内に形成されたソース又はドレイン領域としての第１、第２の拡散層と、前記浮遊ゲートの両側のみで、前記第１、第２の拡散層の上方で、前記第１、第２の拡散層と重なる領域の範囲内に形成され、前記浮遊ゲートを駆動する第１、第２の制御ゲートと、前記第１、第２の制御ゲートと前記浮遊ゲート及び前記拡散層を絶縁するゲート間絶縁膜とを具備している。
【００２２】
また、本発明の不揮発性半導体記憶装置は、半導体基板に形成された溝と、前記溝の底部に第１のゲート絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲートの両側に対応する前記半導体基板内に形成されたソース又はドレイン領域としての拡散層と、前記両拡散層に対応した前記浮遊ゲートの両側壁にゲート間絶縁膜を介して形成され、前記浮遊ゲートを駆動する第１、第２の制御ゲートとを具備している。
【００２３】
さらに、本発明の不揮発性半導体記憶装置は、半導体基板の上方に形成された浮遊ゲートと、前記半導体基板内に形成されたソース、ドレインとしての第１、第２の拡散層と、前記浮遊ゲートの両側のみで前記第１、第２の拡散層の上方で、前記第１、第２の拡散層と重なる領域の範囲内に前記浮遊ゲート及び前記半導体基板から絶縁して形成された第１、第２の制御ゲートと、前記半導体基板と前記浮遊ゲートとの間の第１の容量と、前記第１の制御ゲートと前記浮遊ゲートとの間の第２の容量と、前記第２の制御ゲートと前記浮遊ゲートとの間の第３の容量と、前記第１の制御ゲートと前記第１の拡散層との間の第４の容量と、前記第２の制御ゲートと前記第２の拡散層との間の第５の容量とを具備している。
【００２４】
また、本発明の不揮発性半導体記憶装置は、浮遊ゲート及びソース、ドレインを有するセルトランジスタと、前記セルトランジスタの前記浮遊ゲートの両側のみで、前記ソース、ドレインの上方で、前記ソース、ドレインと重なる領域の範囲内に配置された第１、第２の制御ゲートとを有し、前記第１、第２の制御ゲートにより前記浮遊ゲートを選択することを特徴とする。
【００２５】
さらに、本発明の不揮発性半導体記憶装置は、浮遊ゲート及びソース、ドレインを有し、隣接する前記ソース、ドレインが直列接続された複数のセルトランジスタと、前記各セルトランジスタの前記浮遊ゲートの両側に配置された制御ゲートと、前記複数セルトランジスタの一端とビット線との間に接続された第１の選択ゲートと、前記複数セルトランジスタの他端とソース線との間に接続された第２の選択ゲートとを具備し、前記浮遊ゲートの両側の制御ゲートにより前記浮遊ゲートを選択することを特徴とする。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２７】
（第１の実施形態）
図１、図２（ａ）乃至（ｃ）は、第１の実施形態のセルを示している。図１は、セルの平面図を示し、図２（ａ）は図１の２ａ−２ａ線に沿った断面図、図２（ｂ）は図１の２ｂ−２ｂ線に沿った断面図、図２（ｃ）は図１の２ｃ−２ｃ線に沿った断面図を示している。
【００２８】
第１の実施形態に係るセルは、図２（ａ）に示すように、浮遊ゲートＦＧの両側にゲート間絶縁膜ＩＧＩを介して制御ゲートＣＧが形成されている。これら制御ゲートＣＧは、浮遊ゲートＦＧの両側の基板１１内に形成された拡散層からなるソース／ドレイン領域（Ｓ／Ｄ）の上方に形成されている。すなわち、これら制御ゲートＣＧは、ゲート間絶縁膜ＩＧＩを介して浮遊ゲートＦＧの両側壁及び拡散層に接している。従来のセルは、１つの制御ゲートＣＧにより１つの浮遊ゲートＦＧを駆動していた。これに対して、第１の実施形態のセルは、浮遊ゲートＦＧの両側に位置する２つの制御ゲートＣＧにより駆動される。
【００２９】
図３は、第１の実施形態のセルの等価回路を示している。ここで、Ｃipは制御ゲートＣＧと浮遊ゲートＦＧ間の容量、Ｃip_extは制御ゲートＣＧと基板間の容量、Ｃtoxは浮遊ゲートＦＧと基板間の容量である。この等価回路において、１つの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧが同電位（Ｖｃｇ）であったとすると、浮遊ゲートの電位Ｖfgを決定する容量比（Ｃｒ）は、次式で概算される。
【００３０】
上記式より、本実施形態のセルトランジスタは、最小加工寸法となるべきトランジスタのチャネル幅やゲート長を変えなくとも、浮遊ゲートの膜厚Ｔfgを大きくすることにより、Ｃｒを大きくすることが可能であることが分かる。これは、セルを微細化しても、容量比を改善することができることを意味する。
【００３１】
また、図２（ａ）に示すように、２つの浮遊ゲートＦＧの間のスペースは、制御ゲートＣＧによりほぼ完全に埋め込まれている。このため、従来のセルで問題となっていたワード線ＷＬ方向に隣接する浮遊ゲートＦＧ相互間の結合容量、及び、セルトランジスタのソース／ドレイン領域が形成される基板と浮遊ゲートＦＧとのフリンジ容量の２つの寄生容量が殆んど遮蔽されている。
【００３２】
以上のことから、第１の実施形態のセルは、寄生容量の増加を考慮することなく、浮遊ゲートＦＧの膜厚を厚くすることにより、容量比を確保することができる。その結果、セルトランジスタのゲート長や、チャネル幅などを微細化しても容量比を増大させることができる。しかも、容量比を増大できるため、書き込み電圧を低化することができる。したがって、第１の実施形態によれば、セルの微細化と書き込み電圧の低化とを同時に満たすことが可能である。
【００３３】
図４乃至図５は、第１の実施形態に係るセルの製造方法を示している。
【００３４】
先ず、図４（ａ）に示すように、シリコン基板１１上に例えばシリコン酸化膜からなるトンネル絶縁膜１２が形成される。このトンネル絶縁膜１２の上に浮遊ゲートとなる例えばポリシリコン層１３、マスク層１４が順次形成される。このマスク層１４は、例えばシリコン酸化膜、又はシリコン窒化膜が適用される。このマスク層１４は、ポリシリコン層１３をエッチングする際、ポリシリコン層１３と選択比が得られることが最低条件である。しかし、後述するＳＴＩを形成する際のＣＭＰ（Chemical Mechanical Polishing）工程においては、埋め込み用絶縁膜と選択比が得られ、制御ゲートを形成する際のＣＭＰ工程においては制御ゲートとの選択比が得られることがより望ましい。
【００３５】
図４（ｂ）に示すように、マスク層１４はリソグラフィ工程と選択エッチング工程によりパターンニングされる。このパターンニングされたマスク層１４を用いてポリシリコン層１３、トンネル絶縁膜１２、基板１１が順にエッチングされ、素子分離用の浅い溝１５が形成される。
【００３６】
この後、図４（ｃ）に示すように、全面に例えばシリコン酸化膜からなる絶縁膜１６が、例えばＣＶＤ(Chemical Vapor Deposition)により形成され、基板１１に形成された溝１５が埋め込まれる。次いで、図４（ｄ）に示すように、マスク層１４をストッパーとして、ＣＭＰ工程により絶縁膜１６がマスク層１４まで研磨され、ＳＴＩが形成される。
【００３７】
続いて、図４（ｅ）に示すように、リソグラフィ工程と選択エッチング工程が順次行なわれ、絶縁膜１４、１６、及びポリシリコン層１３がエッチングされる。この結果、制御ゲート（ワード線ＷＬ）を形成するための溝１７と浮遊ゲートＦＧが形成される。この時、制御ゲートが形成される部分は基板１１が露出するまでエッチングされ、ＳＴＩ部分はエッチングがトンネル絶縁膜１２の上方で止まっていることが必要である。すなわち、ＳＴＩ部分のエッチングは、基板１１の上面より絶縁特性に必要な膜厚を有する高さで停止していることが望ましい。この後、適当な熱工程あるいは絶縁膜形成工程が順次行なわれる。さらに、浮遊ゲートＦＧ及びマスク層１４をマスクとして基板１１内に不純物イオンが注入され、セルトランジスタのソース／ドレイン領域（Ｓ／Ｄ）となる拡散層が形成される。
【００３８】
この後、図４（ｆ）に示すように、全面にゲート間絶縁膜ＩＧＩ、制御ゲートＣＧが順次形成される。ゲート間絶縁膜ＩＧＩは、浮遊ゲートＦＧの両側壁と溝１７の底面、すなわち、ソース／ドレイン領域（Ｓ／Ｄ）に接触している。ゲート間絶縁膜ＩＧＩは、トンネル絶縁膜ＧＩより厚膜である。このゲート間絶縁膜ＩＧＩは、例えばアルミニウム酸化物、ハフニウム酸化物、シリコン酸化物、シリコン窒化物、ジルコニア酸化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により形成される。
【００３９】
この後、図５（ａ）に示すように、ＣＭＰにより制御ゲートＣＧがマスク層１４まで研磨される。さらに、図５（ｂ）に示すように、全面に金属薄膜を形成して加熱処理し、マスク層１４をサリサイド反応の制御膜として使用することにより、制御ゲートＣＧの上部のみに金属サリサイド層が形成される。このようにして、金属サリサイド層からなるワード線が形成される。
【００４０】
なお、制御ゲートＣＧはサリサイド層として説明したが、本実施形態において、制御ゲートＣＧは浮遊ゲートＦＧに対して自己整合的に形成されるため、制御ゲートＣＧ上面に金属配線を形成することも可能である。さらに、制御ゲートＣＧ自体を金属材料で形成することももちろん可能である。このような態様に対応して、制御ゲートＣＧには、次のような材用を適用できる。
【００４１】
サリサイド構造に適用される金属材料としては、例えばチタン、コバルトあるいはニッケルがある。また、制御ゲートＣＧ自体を金属材料とする場合、例えばチタン、タングステン、タングステン窒化物、チタン窒化物のいずれか１つあるいは少なくとも２つの積層膜を適用することが可能である。
【００４２】
本実施形態において、制御ゲートＣＧはゲート間絶縁膜ＩＧＩを介して浮遊ゲートＦＧの両側面に形成されている。このため、浮遊ゲートＦＧと制御ゲートＣＧの容量結合が従来に比較して増加している。したがって、制御ゲートＣＧの配線は抵抗値が十分低い材料とする必要がある。
【００４３】
上記ゲート間絶縁膜ＩＧＩの形成時に、絶縁膜の形成とエッチバック工程とを適切に組み合わせることにより、浮遊ゲートＦＧ側壁のゲート間絶縁膜厚に対し、制御ゲートＣＧの底部に位置する絶縁膜の膜厚を厚くし、制御ゲートＣＧと基板間の絶縁耐圧を補強することも可能である。
【００４４】
図６は、ゲート間絶縁膜ＩＧＩの変形例を示すものであり、ゲート間絶縁膜ＩＧＩを積層膜であるＯＮＯ膜により形成した場合の断面図を示している。この場合、図４（ｅ）に示すように、トンネル絶縁膜ＧＩをエッチングして溝１７を形成した後、溝１７内にシリコン酸化膜２１、シリコン窒化膜２２を積層形成する。この後、これらの膜をエッチバックし、制御ゲート形成部のみ基板１１を露出させる。この後、適当な膜厚のシリコン酸化膜を形成する。浮遊ゲートＦＧ側壁はシリコン窒化膜２２で被覆されている。このため、シリコン酸化膜２３の形成が抑制される。しかし、溝の低部には例えばトンネル絶縁膜ＧＩより厚い膜厚のシリコン酸化膜２４が形成される。その後、浮遊ゲートＦＧの側壁にさらにシリコン酸化膜を積層形成させても良い。
【００４５】
上記プロセスは、ＯＮＯ膜以外のゲート間絶縁膜の場合でも使用することが可能である。例えばゲート間絶縁膜ＩＧＩとしてアルミニウム酸化膜を含む単層あるいは積層膜を用い、制御ゲートＣＧの底部に形成される絶縁膜としてシリコン酸化膜を用いる場合など、成膜速度やエッチング速度が異なる絶縁膜を適切に組み合わせることも可能である。
【００４６】
上記第１の実施形態によれば、１つの浮遊ゲートＦＧの両側壁にゲート間絶縁膜ＩＧＩを介して制御ゲートＣＧが接している。このため、セルトランジスタのチャネル幅やゲート長を変えることなく、浮遊ゲートＦＧの膜厚を大きくすることにより、容量比を増大することが可能である。しかも、浮遊ゲートの相互間に制御ゲートを配置することにより、浮遊ゲート周辺の寄生容量を低減できる。したがって、セルの微細化と書き込み電圧の低電圧化とを実現することができる。
【００４７】
（第２の実施形態）
図７、図８は、第２の実施形態を示すものである。図７は第２の実施形態に係るセルの平面図、図８（ａ）は図７の８ａ−８ａ線に沿った断面図、図８（ｂ）は図７の８ｂ−８ｂ線に沿った断面図、図８（ｃ）は図７の８ｃ−８ｃ線に沿った断面図である。
【００４８】
第２の実施形態も第１の実施形態と同様に、１つの浮遊ゲートＦＧの両側面に制御ゲートＣＧが形成され、２つの制御ゲートＣＧにより浮遊ゲートＦＧを制御する。
【００４９】
第２の実施形態は、図８（ａ）に示すように、セルトランジスタのチャネル部ＣＨを基板１１内のソース／ドレイン領域（Ｓ／Ｄ）としての拡散層よりも深い位置に形成している。このため、第１の実施形態と異なり、制御ゲートＣＧを形成した後、浮遊ゲートＦＧを形成する。この結果、基板１１内におけるチャネル部ＣＨの深さを適切に設定することにより、ソース／ドレイン領域（Ｓ／Ｄ）の不純物の拡散によるショートチャネル効果を低減することが可能である。
【００５０】
また、第２の実施形態は、浮遊ゲートＦＧを形成するために基板をエッチングして溝を形成し、この後、エッチングされた溝の側壁にゲート間絶縁膜ＩＧＩを形成する。ゲート間絶縁膜ＩＧＩの膜厚は、その目的上、トンネル絶縁膜（第１のゲート絶縁膜）ＧＩの膜厚より厚くなる。このため、トンネル電流が流れるのは浮遊ゲートＦＧの底部に位置するトンネル絶縁膜ＧＩに限定される。したがって、結晶方位の異なるシリコン基板１１の側壁や浮遊ゲートＦＧの底部の角部にトンネル電流が流れることを回避できる。
【００５１】
図９は、第２の実施形態に係るセルの製造プロセスを示している。
【００５２】
先ず、図９（ａ）に示すように、シリコン基板１１上にセルトランジスタのソース／ドレインとなる拡散層３１を形成後、例えばシリコン酸化膜（第２のゲート絶縁膜）３０、制御ゲートＣＧとなるポリシリコン層１３、例えばシリコン窒化膜からなるマスク層１４が順次形成される。このマスク層１４の材料は、第１の実施形態と同様の条件により定められる。
【００５３】
図９（ｂ）に示すように、上記マスク層１４はリソグラフィ工程と選択エッチング工程によりパターンニングされ、このパターンニングされたマスク層１４を用いてポリシリコン層１３、制御ゲート絶縁膜としてのシリコン酸化膜３０、基板１１が順にエッチングされ、素子分離用の浅い溝１５が形成される。
【００５４】
その後、図９（ｃ）に示すように、全面に例えばシリコン酸化膜からなる絶縁膜１６がＣＶＤにより形成され、溝１５が埋め込まれる。次いで、図９（ｄ）に示すように、前記マスク層１４をストッパとして、絶縁膜１６がＣＭＰにより研磨され、ＳＴＩが形成される。
【００５５】
続いて、図９（ｅ）に示すように、リソグラフィ工程と選択エッチング工程を用いて、浮遊ゲートＦＧ形成部分のマスク層１４、ポリシリコン層１３、制御ゲート絶縁膜３０、及び基板１１がエッチングされ、浮遊ゲートＦＧを形成するための溝３２が形成される。この溝３２は、ソース／ドレイン領域（Ｓ／Ｄ）としての拡散層３１より深く形成される。また、このエッチングにより、溝３２の相互間に制御ゲートＣＧが形成される。さらに、この時、ＳＴＩ部分は選択エッチングにより埋め込み絶縁膜がほとんどエッチングされないことが望ましい。
【００５６】
この後、熱処理を行った後、図９（ｆ）に示すように、溝３２内にゲート間絶縁膜ＩＧＩが形成される。続いて、溝３２底部のゲート間絶縁膜ＩＧＩが除去された後、基板１１内に不純物イオンが注入され、セルトランジスタのチャネルプロファイルが制御される。尚、セル形成領域のウェルのプロファイルと溝３２の深さによって、セルトランジスタの閾値電圧を調整することにより、チャネルプロファイルの調整工程を省略すること可能である。次いで、溝３２の底部にトンネル絶縁膜ＧＩが形成される。前記制御ゲート絶縁膜３０の膜厚は、ゲート間絶縁膜ＩＧＩと等しいかそれ以上の膜厚とされている。
【００５７】
その後、図１０（ａ）に示すように、浮遊ゲートＦＧとなる配線材を全面に積層し、これをエッチバックすることにより、溝３２内に浮遊ゲートＦＧを形成する。エッチバック後の浮遊ゲートＦＧ上面は、制御ゲートＣＧの上面から、適切な絶縁耐性が得られる距離まで離れた位置に制御されることが望ましい。このとき、浮遊ゲートＦＧの高さの制御性を向上させるため、例えばマスク層１４をストッパとして浮遊ゲートＦＧとなる配線材をＣＭＰにより研磨し、この後、配線材をエッチバックすることも可能である。
【００５８】
続いて、図１０（ｂ）に示すように、浮遊ゲートＦＧを絶縁するために図示せぬ絶縁膜を全面に形成した後、ＣＭＰ工程を行い制御ゲートＣＧのみを露出させる。
【００５９】
その後、図１０（ｃ）に示すように、選択エッチバック工程により制御ゲートＣＧ上面の高さを下げ、絶縁膜３３を全面に形成する。この絶縁膜３３は、例えばシリコン窒化物単層あるいはシリコン窒化物を含む積層膜により形成される。この後、絶縁物３３をエッチバックする。さらに、制御ゲートＣＧの上面に位置する絶縁膜３３に制御ゲートＣＧの幅より狭い開口部３４を形成する。ここで形成する絶縁膜３３は、隣接する制御ゲートＣＧとの耐圧を十分確保するために適切な膜厚に設定されることが望ましい。その後、ワード線ＷＬを形成するためのリソグラフィ工程と選択エッチング工程が行なわれ、制御ゲートＣＧに接続されたワード線ＷＬが形成される。
【００６０】
具体的には、例えば金属膜を全面形成した後、この金属膜を選択エッチングすることによりワード線ＷＬを形成する方法。あるいは、全面に絶縁膜を形成した後、この絶縁膜に溝を形成し、この溝内に金属膜を埋め込み、この金属膜をＣＭＰによって平坦化し、溝内にワード線ＷＬを形成する方法。その他、通常の配線を形成する手法を用いることが可能である。
【００６１】
ワード線ＷＬを形成するためのリソグラフィ工程において、合せズレが発生することが考えられる。しかし、制御ゲートＣＧの上面に自己整合的に設けた開口部３４により、隣接ワード線ＷＬ間での耐圧を十分に確保することが可能である。また、制御ゲートＣＧと上記配線材との接触抵抗を低減するため、上記配線形成前に制御ゲートＣＧのサリサイド工程を行うことも可能である。図１０（ｃ）に、ＣＭＰによってＷＬを形成した場合の断面図を示している。図１０（ｃ）では制御ゲートＣＧサリサイド工程は行っていない。
【００６２】
図１１は、第２の実施形態の変形例を示している。この変形例は、広いゲート制御領域が必要な場合の製法を示している。図９（ｅ）に示す工程において、制御ゲートＣＧとしてのポリシリコン層１３と絶縁膜１２をエッチングし、図１１に示すより浅い溝４１を形成した後、この溝４１の側壁にゲート間絶縁膜ＩＧＩを形成する。これにより、制御ゲートＣＧの側壁部にのみゲート間絶縁膜ＩＧＩを形成することが可能である。その後、基板１１をさらにエッチングし、溝４１に連続する溝４１ａを形成する。この溝４１ａの側壁及び底部にトンネル絶縁膜（第１のゲート絶縁膜）ＧＩを形成する。このようにして、浮遊ゲートＦＧの下部全てがトンネル絶縁膜ＧＩと接した広いゲート制御領域を形成することができる。
【００６３】
図１２は、図１１に示す構成をさらに変形した例を示すものであり、図１１と同一部分には同一符号を付している。図１２に示す変形例は、絶縁膜の形成工程とエッチバック工程とを適切に組み合わせることにより、浮遊ゲートＦＧの底部に位置する絶縁膜と側部に位置する絶縁膜の膜厚を相違させている。すなわち、この変形例において、浮遊ゲートＦＧの底部に位置する絶縁膜（第１のゲート絶縁膜）ＧＩａの膜厚を側部に位置する絶縁膜（第３のゲート絶縁膜）ＧＩｂの膜厚より薄くしている。ゲート間絶縁膜ＩＧＩの膜厚をＴ１、絶縁膜ＧＩｂの膜厚をＴ２、絶縁膜ＧＩａの膜厚をＴ３とした場合、これらの関係はＴ１＞Ｔ２＞Ｔ３となる。このように、トンネル電流が流れる領域ＧＩａと、トンネル電流が流れない領域ＧＩｂの膜厚を所望の値に設定することも可能である。
【００６４】
上記第２の実施形態によれば、浮遊ゲートＦＧの底部を制御ゲートＣＧの底部より下方に位置させ、セルトランジスタのチャネル部ＣＨを基板１１内のソース／ドレイン領域（Ｓ／Ｄ）よりも深い位置に形成している。このため、ソース／ドレイン領域（Ｓ／Ｄ）の不純物の拡散によるショートチャネル効果を低減することができる。
【００６５】
また、図１１に示すように、浮遊ゲートＦＧの側壁及び底部の全てをトンネル絶縁膜ＧＩに接触させることにより、広いゲート制御領域を形成することができる。したがって、浮遊ゲートＦＧに対する電荷の移動量を向上できる。
【００６６】
さらに、図１２に示すように、浮遊ゲートＦＧの底部に位置する絶縁膜ＧＩａの膜厚を、側部に位置する絶縁膜ＧＩｂの膜厚より薄くすることにより、浮遊ゲートＦＧの底部に位置するトンネル絶縁膜ＧＩａにのみトンネル電流を流すことができる。このため、結晶方位の異なるシリコン基板１１の側壁や浮遊ゲートＦＧの底部角部にトンネル電流が流れることを回避できる。
【００６７】
（第３の実施形態）
第３の実施形態は、第１、第２の実施形態で説明した構成のセルを用いたＮＡＮＤ型ＥＥＰＲＯＭの動作について説明する。
【００６８】
先ず、図１３、図１４を参照して従来のＮＡＮＤ型ＥＥＰＲＯＭについて説明する。図１３はＮＡＮＤ型ＥＥＰＲＯＭの回路構成を示し、図１４は、上記ＮＡＮＤ型ＥＥＰＲＯＭにおいて、メモリセルにデータを書き込む場合の電位の一例を示している。図１３と図１４において同一部分には同一符号を付している。
【００６９】
ＮＡＮＤ型ＥＥＰＲＯＭは、隣接する複数のメモリセルＭＣとしてのセルトランジスタ、及び選択ゲートＳＴ１，ＳＴ２のソースとドレインを直列接続して構成されている。各選択ゲートＳＴ１はビット線ＢＬｋ−１、ＢＬｋ、ＢＬｋ＋１に接続され、各選択ゲートＳＴ２は共通ソース線ＳＲＣに接続されている。この構成において、例えば図１３に示すビット線ＢＬｋを書き込みビット線、ＢＬｋ＋１、ＢＬｋ−１を書き込み抑制ビット線とする。
【００７０】
データの書き込み時、ビット線側の選択ゲート線ＳＧ１に所定のゲート電位Ｖsgが印加される。次に、書き込みを行うビット線に十分低い電位ＶＢＬpgmが供給される。ゲート電位Ｖsgは、ＶＢＬpgmに対して選択ゲートＳＴ１を十分オンできる電位に設定する。一方、書き込みを抑制するビット線ＢＬｋ＋１、ＢＬｋ−１には、十分高い電位ＶＢＬinhibitを供給する。ＶＢＬinhibitは、選択ゲートＳＴ１が十分オフする電位に設定する。ビット線にＶＢＬpgmが供給されたセルトランジスタは、選択ゲートＳＴ１がオンしてＶＢＬpgmがセルトランジスタに伝えられる。このため、セルトランジスタのチャネル電位が十分低下して書き込みが行われる。
【００７１】
一方、ビット線にＶＢＬinhibitが供給されたセルトランジスタは選択ゲートＳＴ１がオフする。このため、セルトランジスタのチャネル電位は、制御ゲートＣＧとの容量結合により上昇し書き込みは行われない。この状態が書き込み抑制状態である。
【００７２】
従来のＥＥＰＲＯＭは、データの書き込み時に、選択ワード線ＷＬに書き込み電位Ｖpgmを与えてセルに書き込みを行う動作、及び非選択ワード線ＷＬに転送電位Ｖpassを与えてチャネルを形成する動作のいずれも制御ゲートＣＧと浮遊ゲートＦＧの容量結合を利用している。さらに、書き込み抑制状態の場合、Ｖpassは制御ゲートＣＧと浮遊ゲートＦＧの容量結合を利用してチャネル電位を昇圧するためにも用いられている。書き込み抑制状態において、誤って書き込まれてしまう不良（誤書き込み不良）を防止するため、チャネル電位をより高く昇圧することが必要である。一方、チャネルの電位を昇圧するためにＶpassを増大させると、Ｖpass自身により、誤書き込み不良が発生してしまう。特に、書き込み状態のセルが存在し、チャネル電位が低くなっているＮＡＮＤ列に属するセルにおいて、その影響が最も厳しくなる。そのため、Ｖpassを上昇させずにチャネル電位のみを昇圧することが最も望ましい。
【００７３】
図１５は、上記第１、第２の実施形態に係るセルを用いたＮＡＮＤ型ＥＥＰＲＯＭの回路図を示し、図１６は、本実施形態において、データ書き込みを行う場合の電位の一例を示している。
【００７４】
本実施形態において、ＮＡＮＤ型ＥＥＰＲＯＭは、隣接する複数のメモリセルＭＣとしてのセルトランジスタ、及び選択ゲートＳＴ１，ＳＴ２のソースとドレインを直列接続して構成されている。また、２つの制御ゲートＣＧの間に浮遊ゲートＦＧが配置されている。すなわち、１つの浮遊ゲートＦＧは２つの制御ゲートＣＧを共有し、２つの制御ゲートＣＧにより１つの浮遊ゲートＦＧが選択される。
【００７５】
図１６、図１７に示すように、本実施形態において、書き込み時、１つの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧに、例えば同一の書き込み電圧Ｖpgmが印加され、基板が例えば０Ｖに設定される。この状態において、基板から浮遊ゲートＦＧに電荷が注入される。
【００７６】
第１の実施形態に示したように、本発明を用いると微細化に関わらず容量比を増大することができ、従来と比べＶｐｇｍを低減することができる。一方、書き込み抑制状態の場合は、図３に示すように、本実施形態において、制御ゲートＣＧは浮遊ゲートＦＧだけではなく、拡散層とも容量Ｃip_extを介して結合している。このため、従来は制御ゲートＣＧと浮遊ゲートＦＧ間の容量結合のみでチャネル電位を昇圧していたのに対し、第３の実施形態によれば、制御ゲートＣＧと浮遊ゲートＦＧとの容量結合、及び制御ゲートＣＧと拡散層との容量結合でもチャネル電位を昇圧させることが可能である。したがって、従来と同じＶｐａｓｓ電位を用いても、チャネル電位をより高く昇圧することが可能である。
【００７７】
したがって、本実施形態によれば、Ｖpass自身によるストレスを増大させずに書き込み抑制時のチャネル電位を昇圧することが可能である。
【００７８】
（第４の実施形態）
上記第３の実施形態では、２つの制御ゲートＣＧに同一の電圧を供給して１つの浮遊ゲートＦＧを駆動した。これに対して、第４の実施形態は、２つの制御ゲートＣＧに異なる電位を供給する場合について説明する。
【００７９】
図１８は、一方の制御ゲートＣＧにＶpgm、他方の制御ゲートＣＧに０Ｖを供給した場合を示している。ＣipとＣtoxの容量比を１．５：１と仮定し、浮遊ゲートＦＧの電荷が全く注入されていない中性の閾値電圧、及び現在の閾値電圧は０Ｖとする。図１７に示す場合、浮遊ゲートＦＧの電位Ｖfgは次のようになる。
【００８０】
【００８１】
【００８２】
図１９は、上記特性を利用したデータ書き込みの例を示している。図１９において、書き込みセルの両側の制御ゲートＣＧ４、ＣＧ５にはＶpgmが印加されている。上記仮定を用いると、浮遊ゲートＦＧ４５には０．７５＊Ｖpgmの電位が印加されている。また、書き込みセルに隣接している２つの制御ゲートＣＧのさらに隣の制御ゲートＣＧ３には、０Ｖが印加されている。このため、書き込みセルに隣接しているセルの浮遊ゲートＦＧ３４には、０．３７５＊Ｖpgmの電位が印加されている。したがって、浮遊ゲートＦＧ３４による隣接セルへの電界ストレスは、選択セルの浮遊ゲートＦＧ４５に比べて１／２となり、誤書き込みを抑制することが可能である。上記セルからさらに離れた制御ゲートＣＧ２には、電位の転送、あるいはチャネル電位を昇圧するための所定の電位Ｖpassが印加されている。実際のデバイス動作時には、書き込み特性、チャネル昇圧特性、電位転送特性などを考慮し、制御ゲートＣＧの電位が適切に組み合わされる。
【００８３】
上記第４の実施形態によれば、１つの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧの電位を適宜組み合わせることにより、書き込み特性を向上でき、誤書き込みを回避できる。
【００８４】
（第５の実施形態）
図２０は、第５の実施形態を示すものであり、データ消去を行う場合の電位を示している。データ消去を行う場合、セルトランジスタが配置されている基板を消去電位Ｖeraに昇圧する。これと同時に、コンタクト及び選択ゲートＳＧＳ、ＳＧＤは、破壊を防ぐため基板と同電位Ｖeraに昇圧する。さらに、消去するセルに隣接する制御ゲートＣＧ１，２…に十分低い電位、例えば０Ｖを供給する。すると、浮遊ゲートＦＧから昇圧された基板へ電荷が引き抜かれ、データが消去される。
【００８５】
なお、消去しないセルは、制御ゲートＣＧをフローティングとする。このようにすると、基板との容量結合により制御ゲートＣＧの電位が基板電位まで昇圧され、データの消去が抑制される。本実施形態では、データを消去する全てのセルの両側面を制御ゲートＣＧで囲むことにより、選択ゲートＳＧＳ、ＳＧＤなどによる影響は発生しない。
【００８６】
また、選択ゲートＳＧＳ、ＳＧＤは、隣接する制御ゲートＣＧとの容量結合によって過度な電界がゲート絶縁膜に印加されないよう、適切なゲート寸法あるいは構造に設定されることが望ましい。
【００８７】
上記第５の実施形態によれば、浮遊ゲートＦＧの両側に制御ゲートＣＧを配置したセル構造のメモリにおいて、確実にデータを消去できる。
【００８８】
（第６の実施形態）
図２１、図２２は、第６の実施形態を示すものであり、データ読み出し時の電位を示している。図２１において、読み出しセルの浮遊ゲートＦＧ４５に隣接する２つの制御ゲートＣＧ４、ＣＧ５には、読み出し電圧Ｖwlが供給される。読み出し電圧Ｖwlは、書き込み特性、データ保持特性、セルトランジスタ閾値電圧の動作範囲などを考慮して適切な電位に設定されていることが望ましい。仮に読み出し電圧Ｖwl＝０Ｖと設定し、第４の実施形態において説明した仮定を用いると、読み出しセルの浮遊ゲートＦＧ４５には０Ｖの電位が与えられる。
【００８９】
一方、読み出しセルに隣接する２つの制御ゲートＣＧのさらに隣の制御ゲートＣＧ３には、セル電流を流すための電位Ｖreadが印加されている。Ｖreadは、読み出しセルに接続されている非選択セルの影響を除き、読み出しセルの閾値電圧を判定するために適切な電位に設定されていることが望ましい。
【００９０】
本実施形態では、セルの両側面に配置された２つの制御ゲートＣＧの両方が、読み出し電圧Ｖwlになったセルのみ閾値電圧が判定され、２つの制御ゲートＣＧの電位が上記と異なる組み合わせとなったセルは、記憶されたデータに拘わらずオン状態となるように設定されている。
【００９１】
ＮＡＮＤ型ＥＥＰＲＯＭの読み出しは、上述したように選択されたセル以外のセルトランジスタはオン状態としなければならない。十分なセル電流を得るためには、拡散層に十分な電荷を供給する必要がある。従来では、拡散層へ不純物を注入して電荷を供給してきた。しかし、セル電流の確保と不純物の拡散によるショートチャネル効果の劣化とは、微細化に伴い相反する問題として次第にクローズアップされていた。
【００９２】
第１乃至第６の実施形態によれば、制御ゲートＣＧと拡散層との間に容量結合Ｃip_extが存在しているため、非選択制御ゲートＣＧに電位を供給することによって制御ゲートＣＧの下の拡散層の反転を補助することができる。したがって、読み出し時のみ、且つ制御ゲートＣＧの制御範囲のみに電荷を供給することが可能である。
【００９３】
図２２は、上記効果を利用した場合の電位の一例を示している。制御ゲートＣＧと基板間に形成された絶縁膜の厚さと、読み出し時の非選択制御ゲートＣＧの電位は、次の条件を満足するように設定される。すなわち、拡散層への不純物の注入量を抑制し、セルトランジスタのショートチャネル効果の劣化を抑制すること、読み出し時に制御ゲートＣＧに適切な電位を与えて所望のセル電流が得られること、これらを同時に満足するよう設定されることが望ましい。
【００９４】
上記各実施形態に示すＮＡＮＤ型ＥＥＰＲＯＭは、各種電子装置に適用される。図２７乃至図３３は、その例を示している。図２７乃至図３３において、半導体記憶装置５０は上記各実施形態に示すＮＡＮＤ型ＥＥＰＲＯＭにより構成されている。
【００９５】
図２７は、一実装例を示すものであり、上記各実施形態のＮＡＮＤ型ＥＥＰＲＯＭを適用したメモリカードの一例を示している。メモリカード６０は、上記各実施形態に示すＮＡＮＤ型ＥＥＰＲＯＭからなる半導体記憶装置５０を含んでいる。図２７に示すように、メモリカード６０は、予め定められた信号及びデータを図示せぬ電子装置と授受することにより動作する。
【００９６】
信号ライン（ＤＡＴ）、コマンドラインイネーブル信号ライン（ＣＬＥ）、アドレスラインイネーブルライン（ＡＬＥ）、及びレディ／ビズィ信号ライン（Ｒ／Ｂ）は、半導体記憶装置５０を有するメモリカード６０に接続される。信号ライン（ＤＡＴ）はデータ、アドレスあるいはコマンド信号を転送する。コマンドラインイネーブル信号ライン（ＣＬＥ）は、コマンド信号が信号ライン（ＤＡＴ）に転送されたことを示す信号を転送する。アドレスラインインイネーブル信号ラインは、アドレス信号が信号ライン（ＤＡＴ）に転送されたことを示す信号を転送する。レディ／ビズィ信号ライン（Ｒ／Ｂ）は、半導体記憶装置５０がレディかどうか示す信号を転送する。
【００９７】
図２８は、上記各実施形態のＮＡＮＤ型ＥＥＰＲＯＭが適用される他の実装例を示している。図２８に示すメモリカード６０は、図２７に示すメモリカードと異なり、ＮＡＮＤ型ＥＥＰＲＯＭからなる半導体記憶装置５０に加えて、半導体記憶装置５０を制御するコントローラ７０を含み、図示せぬ外部の電子装置と信号を授受する。
【００９８】
コントローラ７０は、インターフェースユニット（Ｉ／Ｆ）７１、７２、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、及びエラー訂正コードユニット（ＥＣＣ）７５を含んでいる。インターフェースユニット７１は、図示せぬ外部の電子装置と信号を授受する。インターフェースユニット７２は、半導体記憶装置５０と信号を授受する。マイクロプロセッサユニット７３は、論理的なアドレスを物理アドレスに変換する。バッファＲＡＭ７４は、データを一時的に格納する。エラー訂正コードユニット７５は、エラー訂正コードを生成する。コマンド信号ライン（ＣＭＤ）、クロック信号ライン（ＣＬＫ）及び信号ライン（ＤＡＴ）は、メモリカード６０に接続される。コントロール信号ラインの数、信号ライン（ＤＡＴ）のビット幅、及びコントローラ７０の回路構成は適宜変更可能である。
【００９９】
図２９は、上記各実施形態のＮＡＮＤ型ＥＥＰＲＯＭが適用される他の実装例を示している。図２９に示すメモリカードフォルダ８０は、上記各実施形態に示すＮＡＮＤ型ＥＥＰＲＯＭからなる半導体記憶装置５０を有するメモリカード６０を受ける。メモリカードフォルダ８０は、図示せぬ電子装置に接続され、メモリカード６０と電子装置の間のインターフェースとして機能する。メモリカードフォルダ８０は、図２８に示すコントローラ７０の１つ以上の機能を実行可能である。
【０１００】
図３０は、上記各実施形態のＮＡＮＤ型ＥＥＰＲＯＭが適用される他の実装例を示している。図３０は、ＮＡＮＤ型ＥＥＰＲＯＭを含むメモリカードあるいはメモリカードフォルダのどちらも受けることが可能な接続装置を示している。メモリカードやメモリカードフォルダは接続装置９０に装着され、電気的に接続される。接続装置９０は、接続ワイヤ９２及びインターフェース回路９３によりボード９１に接続されている。ボード９１はＣＰＵ（中央処理装置）９４及びバス９５を有している。
【０１０１】
図３１は、上記各実施形態のＮＡＮＤ型ＥＥＰＲＯＭが適用される他の実装例をさらに示している。図３１に示すように、ＮＡＮＤ型ＥＥＰＲＯＭを含むメモリカード６０あるいはメモリカードフォルダ８０は、接続装置９０に挿入され、電気的に接続される。接続装置９０は、ワイヤ９２によりＰＣ（パソコン）３００に接続される。
【０１０２】
図３２、図３３は、上記各実施形態のＮＡＮＤ型ＥＥＰＲＯＭが適用される他の実装例をさらに示している。図３２、図３３に示すように、ＩＣ（インターフェース回路）カード５００は、上記各実施形態に示したＮＡＮＤ型ＥＥＰＲＯＭからなる半導体記憶装置５０、及びＲＯＭ（読み出し専用メモリ）４１０、ＲＡＭ（ランダム・アクセス・メモリ）４２０、ＣＰＵ（中央処理装置）４３０のような他の回路を含んでいる。ＩＣカード５００は、プレーンターミナル６００を介してカード４５０のＭＰＵ（マイクロプロセシングユニット）部分４００と外部装置が接続される。ＣＰＵ４３０は、演算部４３１、及び制御部４３２を含んでいる。制御部４３２は、ＮＡＮＤ型ＥＥＰＲＯＭ５０、ＲＯＭ４１０及びＲＡＭ４２０に接続されている。ＭＰＵ４００は、カード５００の一方の表面にモールドされ、プレーンターミナル６００は、他方の表面に形成されている。
【０１０３】
図３４は、上記各実施形態のＮＡＮＤ型ＥＥＰＲＯＭが適用される他の実装例を示している。図３４に示すように、ユニバーサル・シリアル・バス（ＵＳＢ）メモリシステム１４２はホストプラットホーム１４４、及びＵＳＢメモリ装置１４６より構成される。
【０１０４】
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢメモリ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続され、ＵＳＢメモリ装置１４６はＵＳＢコネクタ１５２を介してＵＳＢケーブル１４８に接続される。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【０１０５】
ＵＳＢメモリ装置１４６は、フラッシュ制御器１５６と、ＵＳＢコネクタ１５２と、少なくとも一つのフラッシュメモリモジュール１５８とを含んでいる。ＵＳＢフラッシュ制御器１５６は、ＵＳＢメモリ装置１４６の他の要素を制御し、かつＵＳＢメモリ装置１４６のＵＳＢバスへのインターフェースを制御する。フラッシュメモリモジュール１５８は、各実施形態のＮＡＮＤ型ＥＥＰＲＯＭにより構成された半導体記憶装置からなる。
【０１０６】
ＵＳＢメモリ装置１４６がホストプラットホーム１４４に接続されると、標準のＵＳＢ処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢメモリ装置１４６を認知してＵＳＢメモリ装置１４６との通信モードを選択する。次いで、ホストプラットホーム１４４は、エンドポイントと呼ばれる転送データを格納するファーストイン・ファーストアウト（ＦＩＦＯ）バッファを介して、ＵＳＢメモリ装置との間でデータを送受信する。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢメモリ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【０１０７】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢメモリ装置１４６からのサービスを求める。すなわち、ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上に要求パケットを送信する。ＵＳＢメモリ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置である場合、これらの要求はＵＳＢフラッシュ制御器１５６によって受け取られる。
【０１０８】
次に、ＵＳＢフラッシュ制御器１５６は、フラッシュメモリモジュール１５８からのデータの読み出し、あるいはフラッシュメモリモジュール１５８へのデータの書き込み、あるいは消去等、種々の操作を行う。さらに、ＵＳＢフラッシュ制御器１５６は、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、／ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【０１０９】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢメモリ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢメモリ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。尚、ＵＢＳケーブル１４８を省略し、ＵＢＳコネクタを用いて直接ＵＳＢメモリ装置１４６をホストプラットホーム１４４に接続することも可能である。その他、ＵＳＢメモリ装置のさまざまな機能を実施可能である。
【０１１０】
なお、本発明は上記各実施形態に限定されるものではなく、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【０１１１】
【発明の効果】
以上、詳述したように本発明によれば、浮遊ゲート周辺の寄生容量を削減でき、制御ゲートと浮遊ゲート間の容量を増大することにより、書き込み電圧を低減でき、高集積化、高速化が可能な不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１は、第１の実施形態に係るセルを示す平面図。
【図２】図２（ａ）は図１の２ａ−２ａ線に沿った断面図、図２（ｂ）は図１の２ｂ−２ｂ線に沿った断面図、図２（ｃ）は図１の２ｃ−２ｃ線に沿った断面図。
【図３】第１の実施形態に係るセルの等価回路図。
【図４】図４は、第１の実施形態に係るセルの製造方法を示す断面図。
【図５】図５は、図４に続く製造方法を示す断面図。
【図６】ゲート間絶縁膜の変形例を示す断面図。
【図７】第２の実施形態に係るセルの平面図。
【図８】図８（ａ）は図７の８ａ−８ａ線に沿った断面図、図８（ｂ）は図７の８ｂ−８ｂ線に沿った断面図、図８（ｃ）は図７の８ｃ−８ｃ線に沿った断面図。
【図９】第２の実施形態に係るセルの製造方法を示す断面図。
【図１０】図９に続く製造方法を示す断面図。
【図１１】第２の実施形態の変形例を示す断面図。
【図１２】図１１に示す構成をさらに変形した例を示す断面図。
【図１３】従来のＮＡＮＤ型ＥＥＰＲＯＭを示す回路図。
【図１４】図１４に示すメモリセルにデータを書き込む場合の電位の一例を示す図。
【図１５】第１、第２の実施形態に係るセルを用いたＮＡＮＤ型ＥＥＰＲＯＭを示す回路図。
【図１６】図１５に示すメモリセルにデータを書き込む場合の電位の一例を示す図。
【図１７】図１６に示すメモリセルの書き込み時の電位設定の一例を示す等価回路図。
【図１８】図１６に示すメモリセルの書き込み時の電位設定の他の例を示す等価回路図。
【図１９】図１７、図１８に示す電位設定を用いたデータ書き込みの例を示す図。
【図２０】第５の実施形態に係り、データ消去を行う場合の電位を示す図。
【図２１】第６の実施形態に係り、データ読み出し時の電位を示を示す図。
【図２２】第６の実施形態に係り、データ読み出し時の電位を示を示す図。
【図２３】従来の不揮発性半導体記憶装置の一例を示す平面図。
【図２４】図２３の２４−２４線に沿った断面図。
【図２５】図２３の２５−２５線に沿った断面図。
【図２６】図２３の等価回路を示す図。
【図２７】各実施形態の不揮発性半導体記憶装置が適用されるメモリカードの一例を示すブロックダイヤグラム。
【図２８】各実施形態の不揮発性半導体記憶装置が適用されるメモリカードの内部構造を示すブロックダイヤグラム。
【図２９】各実施形態の不揮発性半導体記憶装置が適用されるメモリカードとカードフォルダの一例を示す斜視図。
【図３０】メモリカードとカードフォルダが接続される接続装置の一例を示す斜視図
【図３１】メモリカードが挿入された接続装置を接続ワイヤによってパソコンに接続した例を示す斜視図。
【図３２】各実施形態の不揮発性半導体記憶装置が適用されるＩＣカードの一例を示す平面図。
【図３３】図３２に示すＩＣカードの内部構成の一例を示すブロックダイヤグラム。
【図３４】各実施形態の不揮発性半導体記憶装置が適用されるＵＳＢメモリ装置の一例を示すブロックダイヤグラム。
【符号の説明】
１１…シリコン基板、１２、ＧＩ…トンネル絶縁膜（第２のゲート絶縁膜）、ＦＧ…浮遊ゲート、ＣＧ…制御ゲート、ＩＧＩ…ゲート間絶縁膜、Ｓ／Ｄ…ソース／ドレイン領域、ＣＨ…チャネル領域、ＷＬ…ワード線、ＢＬｋ-１、ＢＬ、ＢＬｋ＋１…ビット線、１７、３２、４１、４１ａ…溝。
Claims (22)
- 半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと、
前記浮遊ゲートの両側に位置する前記半導体基板内に形成されたソース又はドレイン領域としての第１、第２の拡散層と、
前記浮遊ゲートの両側のみで、前記第１、第２の拡散層の上方で、前記第１、第２の拡散層と重なる領域の範囲内に形成され、前記浮遊ゲートを駆動する第１、第２の制御ゲートと、
前記第１、第２の制御ゲートと前記浮遊ゲート及び前記拡散層を絶縁するゲート間絶縁膜と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記ゲート間絶縁膜は、前記浮遊ゲートの両側壁と前記第１、第２の制御ゲートの下面とに接触し、前記第１、第２の制御ゲートは前記拡散層に対向していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記ゲート間絶縁膜は、前記浮遊ゲートに接触する第１の部分と、前記第１又は第２の制御ゲートの下面に接触する第２の部分を有し、前記第２の部分の厚さは前記第１の部分の厚さより厚いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記第１の部分は、シリコン窒化膜を含む積層膜であり、前記第２の部分はシリコン酸化膜であることを特徴とする請求項３記載の不揮発性半導体記憶装置。
- 前記第１の部分は、アルミニウム酸化物を含む単層あるいは積層膜であり、前記第２の部分はシリコン酸化膜であることを特徴とする請求項３記載の不揮発性半導体記憶装置。
- 前記浮遊ゲートの前記拡散層に対応した両側面側に形成され、隣接するメモリセルを絶縁するための絶縁体と、
前記拡散層上の前記絶縁体にそれぞれ形成された第１、第２の溝と、
前記第１、第２の溝内に形成され前記第１、第２の制御ゲートを構成する導体とを具備し、
前記導体を介して、隣接する前記メモリセルの第１、第２の制御ゲートが接続されることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。 - 前記浮遊ゲートの前記第１、第２の制御ゲートに接触する側面と異なる側面に対応して形成された第３の溝と、
前記第３の溝内に埋め込まれた第２の絶縁体とを有し、
前記第３の溝において、前記第２の絶縁体上の前記第１、第２の制御ゲートの底面は、前記半導体基板上での前記第１、第２の制御ゲートの底面より高いことを特徴とする請求項４記載の不揮発性半導体記憶装置。 - 前記第１、第２の制御ゲートは、異なる電位に設定されることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
- 前記ゲート間絶縁膜の膜厚は、前記ゲート絶縁膜より厚いことを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
- 前記ゲート間絶縁膜は、アルミニウム酸化物、ハフニウム酸化物、シリコン酸化物、シリコン窒化物、ジルコニア酸化物のいずれか１つあるいは、これらの少なくとも２つの積層膜により形成されることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
- 前記浮遊ゲート及び前記第１、第２の制御ゲートは、ポリシリコンで形成されることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
- 前記第１、第２の制御ゲートは、チタン、タングステン、タングステン窒化物、チタン窒化物のいずれか１つあるいは少なくとも２つの積層膜により形成されることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
- 前記第１、第２の制御ゲートは、チタン、コバルトあるいはニッケル金属のサリサイド構造であることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
- 前記浮遊ゲートの底面は前記第１、第２の制御ゲートの底面より下方に位置することを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
- 前記第１、第２の制御ゲートが同電位である場合において、前記浮遊ゲートの電位を決定する容量比（Ｃｒ）が次式
Ｃｒ＝Ｃip／（Ｃip＋Ｃtox）
＝（２・εｉｐ・Ｗ・Ｔfg／Ｔip）／（（２・εｉｐ・Ｗ・Ｔfg／Ｔip)
＋εtox・Ｗ・Ｌ／Ｔtox）
ここで、εｉｐ：ゲート間絶縁膜の誘電率、εtox：ゲート絶縁膜の誘電率、Ｗ：セルトランジスタのチャネル幅、Ｌ：セルトランジスタのゲート長、Ｔfg：ＦＧ膜厚、Ｔtox：ゲート絶縁膜の膜厚、Ｔip：ゲート間絶縁膜の膜厚
で表されることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。 - 半導体基板の上方に形成された浮遊ゲートと、
前記半導体基板内に形成されたソース、ドレインとしての第１、第２の拡散層と、
前記浮遊ゲートの両側のみで前記第１、第２の拡散層の上方で、前記第１、第２の拡散層と重なる領域の範囲内に前記浮遊ゲート及び前記半導体基板から絶縁して形成された第１、第２の制御ゲートと、
前記半導体基板と前記浮遊ゲートとの間の第１の容量と、
前記第１の制御ゲートと前記浮遊ゲートとの間の第２の容量と、
前記第２の制御ゲートと前記浮遊ゲートとの間の第３の容量と、
前記第１の制御ゲートと前記第１の拡散層との間の第４の容量と、
前記第２の制御ゲートと前記第２の拡散層との間の第５の容量と
を具備することを特徴とする不揮発性半導体記憶装置。 - 浮遊ゲート及びソース、ドレインを有するセルトランジスタと、
前記セルトランジスタの前記浮遊ゲートの両側のみで、前記ソース、ドレインの上方で、前記ソース、ドレインと重なる領域の範囲内に配置された第１、第２の制御ゲートとを有し、
前記第１、第２の制御ゲートにより前記浮遊ゲートを選択することを特徴とする不揮発性半導体記憶装置。 - 請求項１、１６、１７のいずれかに記載の前記不揮発性半導体記憶装置を含むことを特徴とするメモリカード。
- 請求項１、１６、１７のいずれかに記載の前記不揮発性半導体記憶装置及び前記不揮発性半導体記憶装置を制御するコントローラを含むことを特徴とするメモリカード。
- 請求項１、１６、１７のいずれかに記載の前記不揮発性半導体記憶装置を含むことを特徴とするＩＣカード。
- 請求項１、１６、１７のいずれかに記載の前記不揮発性半導体記憶装置及び前記不揮発性半導体記憶装置を制御するコントローラを含むことを特徴とするＩＣカード。
- 請求項１、１６、１７のいずれかに記載の前記不揮発性半導体記憶装置及び前記不揮発性半導体記憶装置を制御するコントローラを含むことを特徴とするＵＳＢメモリ装置。
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| JP2006019570A (ja) * | 2004-07-02 | 2006-01-19 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2006066695A (ja) * | 2004-08-27 | 2006-03-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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| KR100673206B1 (ko) * | 2004-12-28 | 2007-01-22 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR100685880B1 (ko) * | 2004-12-30 | 2007-02-23 | 동부일렉트로닉스 주식회사 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| JP2006253461A (ja) * | 2005-03-11 | 2006-09-21 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
| US7247907B2 (en) * | 2005-05-20 | 2007-07-24 | Silicon Storage Technology, Inc. | Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing |
| US7342272B2 (en) * | 2005-08-31 | 2008-03-11 | Micron Technology, Inc. | Flash memory with recessed floating gate |
| JP2007157854A (ja) * | 2005-12-01 | 2007-06-21 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
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| KR100702778B1 (ko) * | 2006-03-31 | 2007-04-03 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| US7710786B2 (en) | 2006-08-28 | 2010-05-04 | Micron Technology, Inc. | NAND flash memory programming |
| US7615445B2 (en) * | 2006-09-21 | 2009-11-10 | Sandisk Corporation | Methods of reducing coupling between floating gates in nonvolatile memory |
| US20080074920A1 (en) * | 2006-09-21 | 2008-03-27 | Henry Chien | Nonvolatile Memory with Reduced Coupling Between Floating Gates |
| US7732275B2 (en) * | 2007-03-29 | 2010-06-08 | Sandisk Corporation | Methods of forming NAND flash memory with fixed charge |
| WO2008088654A1 (en) * | 2007-01-12 | 2008-07-24 | Sandisk Corporation | Nand memory with dual control gates having fixed charge layer below control gates |
| US7494870B2 (en) * | 2007-01-12 | 2009-02-24 | Sandisk Corporation | Methods of forming NAND memory with virtual channel |
| US7619926B2 (en) * | 2007-03-29 | 2009-11-17 | Sandisk Corporation | NAND flash memory with fixed charge |
| US7512005B2 (en) * | 2007-03-30 | 2009-03-31 | Sandisk Corporation | NAND memory with side-tunneling |
| US7745285B2 (en) * | 2007-03-30 | 2010-06-29 | Sandisk Corporation | Methods of forming and operating NAND memory with side-tunneling |
| JP4455621B2 (ja) * | 2007-07-17 | 2010-04-21 | 株式会社東芝 | エージングデバイス |
| JP2009289902A (ja) * | 2008-05-28 | 2009-12-10 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリおよびその製造方法 |
| TWI389304B (zh) * | 2008-07-21 | 2013-03-11 | Nanya Technology Corp | 非揮發性記憶體單元及其製造方法 |
| JP5389074B2 (ja) | 2011-02-25 | 2014-01-15 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US8837223B2 (en) | 2011-11-21 | 2014-09-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacuring the same |
| JP2013201306A (ja) | 2012-03-26 | 2013-10-03 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US9117525B2 (en) * | 2012-09-12 | 2015-08-25 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
| US9129894B2 (en) * | 2012-09-17 | 2015-09-08 | Intermolecular, Inc. | Embedded nonvolatile memory elements having resistive switching characteristics |
| US9184217B2 (en) | 2013-04-18 | 2015-11-10 | Kabushiki Kaisha Toshiba | Memory device |
| CN104392747B (zh) * | 2014-10-24 | 2018-04-03 | 中国人民解放军国防科学技术大学 | 基于标准工艺的低功耗低擦写电压的非易失性存储器 |
Family Cites Families (18)
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|---|---|---|---|---|
| KR100217901B1 (ko) * | 1996-03-11 | 1999-09-01 | 김영환 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| DE19732870C2 (de) | 1997-07-30 | 1999-10-07 | Siemens Ag | Nichtflüchtige Speicherzelle mit hoher Koppelkapazität und Verfahren zu ihrer Herstellung |
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| KR100297720B1 (ko) * | 1998-10-19 | 2001-08-07 | 윤종용 | 플래쉬메모리셀및그제조방법 |
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| JP3743189B2 (ja) | 1999-01-27 | 2006-02-08 | 富士通株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| KR100701716B1 (ko) * | 1999-07-29 | 2007-03-29 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 비휘발성 반도체 메모리 디바이스 |
| JP4488565B2 (ja) * | 1999-12-03 | 2010-06-23 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| JP2003526924A (ja) * | 2000-03-08 | 2003-09-09 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置及びその製造方法 |
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| US6617639B1 (en) * | 2002-06-21 | 2003-09-09 | Advanced Micro Devices, Inc. | Use of high-K dielectric material for ONO and tunnel oxide to improve floating gate flash memory coupling |
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