JP4909682B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP4909682B2 JP4909682B2 JP2006239550A JP2006239550A JP4909682B2 JP 4909682 B2 JP4909682 B2 JP 4909682B2 JP 2006239550 A JP2006239550 A JP 2006239550A JP 2006239550 A JP2006239550 A JP 2006239550A JP 4909682 B2 JP4909682 B2 JP 4909682B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- floating gate
- insulating film
- control
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Electrodes Of Semiconductors (AREA)
Description
Cr=Cip/(Cip+Ctox)
上式において、Vtはセルトランジスタの閾値電圧、Vt0は浮遊ゲートFGに電荷が全く入っていない場合の閾値電圧(中性閾値電圧)を表している。
、
前記第1の溝の底部に第1のゲート絶縁膜を介して形成された浮遊ゲートと、
前記浮遊ゲートの両側に対応する前記半導体基板内に形成されたソース又はドレイン領
域としての第1、第2の拡散層と、
前記浮遊ゲートの両側のみで、前記第1、第2の拡散層の上方で、前記第1、第2の拡
散層と重なる領域の範囲内に形成され、前記浮遊ゲートを駆動する第1、第2の制御ゲー
トと、
前記浮遊ゲートと前記第1の制御ゲート、及び、前記浮遊ゲートと前記第2の制御ゲー
トとの間に形成されたゲート間絶縁膜と、
前記第1の溝の側面と前記浮遊ゲート間に形成された第3のゲート絶縁膜と、
を具備し、
前記ゲート間絶縁膜の膜厚をT1、前記第3のゲート絶縁膜の膜厚をT2、前記第1の
ゲート絶縁膜の膜厚をT3とした場合、これらの関係がT1>T2>T3であることを特
徴とする。
有し、隣接する前記ソース、ドレインが直列接続された複数のセルトランジスタと、
前記各セルトランジスタの前記浮遊ゲートの両側に配置された制御ゲートと、
前記浮遊ゲートと前記浮遊ゲートの両側に配置された制御ゲートとの間に形成されたゲ
ート間絶縁膜と、
前記複数のセルトランジスタの一端とビット線との間に接続された第1の選択ゲートと
、
前記複数のセルトランジスタの他端とソース線との間に接続された第2の選択ゲートと
、
を具備し、
前記浮遊ゲートは、両側の制御ゲートにより選択され、
前記ゲート間絶縁膜は、前記浮遊ゲートに接する第1の部分がシリコン窒化膜を含む積
層膜であり、前記制御ゲートの底部に位置する第2の部分が前記第1の部分の膜厚より膜
厚が厚いシリコン酸化膜の単層膜である
ことを特徴とする。
図1、図2(a)乃至(c)は、第1の実施形態のセルを示している。図1は、セルの平面図を示し、図2(a)は図1の2a−2a線に沿った断面図、図2(b)は図1の2b−2b線に沿った断面図、図2(c)は図1の2c−2c線に沿った断面図を示している。
=(2・εip・W・Tfg/Tip)/((2・εip・W・Tfg/Tip)
+εtox・W・L/Ttox)
ここで、εip:ゲート間絶縁膜の誘電率、εtox:トンネル絶縁膜の誘電率、W:セルトランジスタのチャネル幅、L:セルトランジスタのゲート長、Tfg:FG膜厚、Ttox:トンネル絶縁膜の膜厚、Tip:ゲート間絶縁膜の膜厚
上記式より、本実施形態のセルトランジスタは、最小加工寸法となるべきトランジスタのチャネル幅やゲート長を変えなくとも、浮遊ゲートの膜厚Tfgを大きくすることにより、Crを大きくすることが可能であることが分かる。これは、セルを微細化しても、容量比を改善することができることを意味する。
図7、図8は、第2の実施形態を示すものである。図7は第2の実施形態に係るセルの平面図、図8(a)は図7の8a−8a線に沿った断面図、図8(b)は図7の8b−8b線に沿った断面図、図8(c)は図7の8c−8c線に沿った断面図である。
第3の実施形態は、第1、第2の実施形態で説明した構成のセルを用いたNAND型EEPROMの動作について説明する。
上記第3の実施形態では、2つの制御ゲートCGに同一の電圧を供給して1つの浮遊ゲートFGを駆動した。これに対して、第4の実施形態は、2つの制御ゲートCGに異なる電位を供給する場合について説明する。
=0.75*Vpgm
これに対して、図18に示す場合、浮遊ゲートFGの電位Vfgは、次のようになる。
=0.375*Vpgm
このように、2つの制御ゲートCGのうち、片方の電位を変化させることにより、容量比を大幅に制御することが可能である。
図20は、第5の実施形態を示すものであり、データ消去を行う場合の電位を示している。データ消去を行う場合、セルトランジスタが配置されている基板を消去電位Veraに昇圧する。これと同時に、コンタクト及び選択ゲートSGS、SGDは、破壊を防ぐため基板と同電位Veraに昇圧する。さらに、消去するセルに隣接する制御ゲートCG1,2…に十分低い電位、例えば0Vを供給する。すると、浮遊ゲートFGから昇圧された基板へ電荷が引き抜かれ、データが消去される。
図21、図22は、第6の実施形態を示すものであり、データ読み出し時の電位を示している。図21において、読み出しセルの浮遊ゲートFG45に隣接する2つの制御ゲートCG4、CG5には、読み出し電圧Vwlが供給される。読み出し電圧Vwlは、書き込み特性、データ保持特性、セルトランジスタ閾値電圧の動作範囲などを考慮して適切な電位に設定されていることが望ましい。仮に読み出し電圧Vwl=0Vと設定し、第4の実施形態において説明した仮定を用いると、読み出しセルの浮遊ゲートFG45には0Vの電位が与えられる。
Claims (7)
- 半導体基板に形成された第1の溝と、
前記第1の溝の底部に第1のゲート絶縁膜を介して形成された浮遊ゲートと、
前記浮遊ゲートの両側に対応する前記半導体基板内に形成されたソース又はドレイン領
域としての第1、第2の拡散層と、
前記浮遊ゲートの両側のみで、前記第1、第2の拡散層の上方で、前記第1、第2の拡
散層と重なる領域の範囲内に形成され、前記浮遊ゲートを駆動する第1、第2の制御ゲー
トと、
前記浮遊ゲートと前記第1の制御ゲート、及び、前記浮遊ゲートと前記第2の制御ゲー
トとの間に形成されたゲート間絶縁膜と、
前記第1の溝の側面と前記浮遊ゲート間に形成された第3のゲート絶縁膜と、
を具備し、
前記ゲート間絶縁膜の膜厚をT1、前記第3のゲート絶縁膜の膜厚をT2、前記第1の
ゲート絶縁膜の膜厚をT3とした場合、これらの関係がT1>T2>T3であることを特
徴とする不揮発性半導体記憶装置。 - 半導体基板に形成された第1の溝と、
前記第1の溝の底部に第1のゲート絶縁膜を介して形成された浮遊ゲートと、
前記浮遊ゲートの両側に対応する前記半導体基板内に形成されたソース又はドレイン領
域としての第1、第2の拡散層と、
前記浮遊ゲートの両側のみで、前記第1、第2の拡散層の上方で、前記第1、第2の拡
散層と重なる領域の範囲内に形成され、前記浮遊ゲートを駆動する第1、第2の制御ゲー
トと、
前記浮遊ゲートと前記第1の制御ゲート、及び、前記浮遊ゲートと前記第2の制御ゲー
トとの間に形成され、膜厚が前記第1のゲート絶縁膜の膜厚よりも厚いゲート間絶縁膜と
、
前記第1、第2の制御ゲートと前記半導体基板との間に第2のゲート絶縁膜を有し、
前記ゲート間絶縁膜は前記浮遊ゲートの両側壁及び前記第1の溝の側壁に接触し、前記
第2のゲート絶縁膜は前記ゲート間絶縁膜より厚膜であることを特徴とする不揮発性半導
体記憶装置。 - 前記浮遊ゲートの前記第1、第2の制御ゲートに対向する側面と異なる側面に対応して
形成された第2の溝と、
前記第2の溝内に埋め込まれた第1の絶縁体とを有し、
前記第1、第2の制御ゲートの上面は前記第1の絶縁体の上面より低く形成されている
ことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。 - 前記第1、第2の制御ゲートの上部に形成された第2の絶縁体と、
前記第1、第2の制御ゲートに対応して前記第2の絶縁体にそれぞれ形成され、前記第
1、第2の制御ゲートの上面の面積より小さい面積の第1、第2の開口部と、
前記第1、第2の開口部を介して前記第1、第2の制御ゲートにそれぞれ接続される第
1、第2の配線と
をさらに具備することを特徴とする請求項3記載の不揮発性半導体記憶装置。 - 前記第1、第2の制御ゲートは、異なる電位に設定されることを特徴とする請求項1乃
至3のいずれかに記載の不揮発性半導体記憶装置。 - 前記浮遊ゲートの底面は前記制御ゲートの底面より下方に位置することを特徴とする請
求項1乃至3のいずれかに記載の不揮発性半導体記憶装置。 - 浮遊ゲート及びソース、ドレインを有し、隣接する前記ソース、ドレインが直列接続さ
れた複数のセルトランジスタと、
前記各セルトランジスタの前記浮遊ゲートの両側に配置された制御ゲートと、
前記浮遊ゲートと前記浮遊ゲートの両側に配置された制御ゲートとの間に形成されたゲ
ート間絶縁膜と、
前記複数のセルトランジスタの一端とビット線との間に接続された第1の選択ゲートと
、
前記複数のセルトランジスタの他端とソース線との間に接続された第2の選択ゲートと
、
を具備し、
前記浮遊ゲートは、両側の制御ゲートにより選択され、
前記ゲート間絶縁膜は、前記浮遊ゲートに接する第1の部分がシリコン窒化膜を含む積
層膜であり、前記制御ゲートの底部に位置する第2の部分が前記第1の部分の膜厚より膜
厚が厚いシリコン酸化膜の単層膜である
ことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006239550A JP4909682B2 (ja) | 2003-02-26 | 2006-09-04 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003049615 | 2003-02-26 | ||
JP2003049615 | 2003-02-26 | ||
JP2006239550A JP4909682B2 (ja) | 2003-02-26 | 2006-09-04 | 不揮発性半導体記憶装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003207566A Division JP3927156B2 (ja) | 2003-02-26 | 2003-08-14 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007027776A JP2007027776A (ja) | 2007-02-01 |
JP4909682B2 true JP4909682B2 (ja) | 2012-04-04 |
Family
ID=37788013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006239550A Expired - Fee Related JP4909682B2 (ja) | 2003-02-26 | 2006-09-04 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4909682B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013098216A (ja) * | 2011-10-28 | 2013-05-20 | Elpida Memory Inc | 半導体装置、メモリカード、データ処理システムおよび半導体装置の製造方法 |
JP2013201306A (ja) | 2012-03-26 | 2013-10-03 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100217901B1 (ko) * | 1996-03-11 | 1999-09-01 | 김영환 | 플래쉬 이이피롬 셀 및 그 제조방법 |
JPH11176176A (ja) * | 1997-12-11 | 1999-07-02 | Sony Corp | 不揮発性半導体記憶装置 |
JP2000260887A (ja) * | 1999-03-08 | 2000-09-22 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
JP2002158299A (ja) * | 2000-11-17 | 2002-05-31 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
US6888755B2 (en) * | 2002-10-28 | 2005-05-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
-
2006
- 2006-09-04 JP JP2006239550A patent/JP4909682B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007027776A (ja) | 2007-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3927156B2 (ja) | 不揮発性半導体記憶装置 | |
JP4005962B2 (ja) | 不揮発性半導体記憶装置 | |
US7122858B2 (en) | Nonvolatile semiconductor memory device including improved gate electrode | |
JP3851914B2 (ja) | 不揮発性半導体記憶装置 | |
US8253182B2 (en) | Nonvolatile semiconductor memory and method for fabricating the same | |
US7244984B2 (en) | Nonvolatile semiconductor memory including two memory cell columns sharing a single bit line | |
JP2007157854A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
KR20030040182A (ko) | 다층 게이트 구조물을 포함하는 반도체 메모리 장치 | |
US20100044773A1 (en) | Semiconductor memory device | |
US7393747B2 (en) | Nonvolatile semiconductor memory and a fabrication method thereof | |
JP4909682B2 (ja) | 不揮発性半導体記憶装置 | |
JP3762385B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100706 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100906 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110830 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111128 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20111205 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111220 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120116 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150120 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150120 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |