JP2013201306A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 238000003860 storage Methods 0.000 title abstract description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 10
- 238000009751 slip forming Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract description 6
- 238000007667 floating Methods 0.000 description 24
- 239000000463 material Substances 0.000 description 18
- 238000012545 processing Methods 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 102100039339 Atrial natriuretic peptide receptor 1 Human genes 0.000 description 1
- 101710102163 Atrial natriuretic peptide receptor 1 Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- G—PHYSICS
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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Abstract
【課題】製造の容易な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第１の絶縁層の上に形成された第２のメモリセルアレイ層と、制御ゲートとを備える。第１及び第２のメモリセルアレイ層は、第１の方向に直列接続された複数の第１及び第２のメモリセル及び複数の第１及び第２のメモリセルの両端に接続された第１及び第２の選択ゲートを具備する第１及び第２のＮＡＮＤセルユニットを有する。制御ゲートは、第１絶縁層を介して上下に位置する第１及び第２のゲート層の第１の方向の両側面にゲート間絶縁膜を介して形成され、第１の方向と直交する第２の方向に延びる。第２の方向に隣接する第２のＮＡＮＤセルユニットの第２の選択ゲートの第２のゲート層は、一体形成されている。
【選択図】図１
【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第１の絶縁層の上に形成された第２のメモリセルアレイ層と、制御ゲートとを備える。第１及び第２のメモリセルアレイ層は、第１の方向に直列接続された複数の第１及び第２のメモリセル及び複数の第１及び第２のメモリセルの両端に接続された第１及び第２の選択ゲートを具備する第１及び第２のＮＡＮＤセルユニットを有する。制御ゲートは、第１絶縁層を介して上下に位置する第１及び第２のゲート層の第１の方向の両側面にゲート間絶縁膜を介して形成され、第１の方向と直交する第２の方向に延びる。第２の方向に隣接する第２のＮＡＮＤセルユニットの第２の選択ゲートの第２のゲート層は、一体形成されている。
【選択図】図１
Description
本明細書記載の技術は、不揮発性半導体記憶装置及びその製造方法に関する。
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。従来のＮＡＮＤ型フラッシュメモリのメモリトランジスタは絶縁膜を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層されたスタックゲート構造をしている。又、近年、加工難易度を極端に上げることなくカップリング比を確保するセル構造の一つとしてスタックゲート構造でなく、ワードライン方向に対して浮遊ゲート間にゲート間絶縁膜を介した制御ゲート電極を埋め込んで書き込み対象のセルの電位を両脇の制御ゲート電極で持ち上げることによりカップリング比を確保するという構造がすでに提案されている。
本発明は、製造の容易な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
実施形態に係る不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第１の絶縁層の上に形成された第２のメモリセルアレイ層と、制御ゲートとを備える。第１のメモリセルアレイ層は、第１の方向に直列接続された複数の第１のメモリセル及び複数の第１のメモリセルの両端に接続された第１の選択ゲートを具備する第１のＮＡＮＤセルユニットを有し、第１のメモリセル及び第１の選択ゲートは、第１の半導体層と、第１の半導体層の上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１のゲート層とを有する。第２のメモリセルアレイ層は、第１の絶縁層の上に形成され、第１の方向に直列接続された複数の第２のメモリセル及び複数の第２のメモリセルの両端に接続された第２の選択ゲートを具備する第２のＮＡＮＤセルユニットを有し、第２のメモリセル及び前記第２の選択ゲートは、第２のゲート層と、第２のゲート層の上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２の半導体層とを有する。制御ゲートは、第１絶縁層を介して上下に位置する第１及び第２のゲート層の第１の方向の両側面にゲート間絶縁膜を介して形成され、第１の方向と直交する第２の方向に延びる。更に、第２の方向に隣接する第２のＮＡＮＤセルユニットの第２の選択ゲートの第２のゲート層は、一体形成されている。
以下、添付の図面を参照して実施の形態について説明する。
［第１の実施形態］
［メモリセルアレイの構造］
図１は、第１の実施形態に係るメモリセルアレイ構造の斜視図、図２は図１のＧＣ（ゲート）方向から見た断面図、図３は図２のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の各線で切断し、図１のＡＡ（アクティブエリア）方向から見た断面図である。なお、内部構造を視認可能とするために、一部構成を省略して図示している。
［メモリセルアレイの構造］
図１は、第１の実施形態に係るメモリセルアレイ構造の斜視図、図２は図１のＧＣ（ゲート）方向から見た断面図、図３は図２のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の各線で切断し、図１のＡＡ（アクティブエリア）方向から見た断面図である。なお、内部構造を視認可能とするために、一部構成を省略して図示している。
このメモリセルアレイ構造は、ＧＣ方向に対して浮遊ゲート間にゲート間絶縁膜を介した制御ゲート電極を埋め込んで書き込み対象のセルの電位を両脇の制御ゲート電極で持ち上げることによりカップリング比を確保するメモリセルアレイ構造を上下反転させて積層すると共に、上下のメモリセルアレイ層で制御ゲートを共有するようにしたものである。ここで、本明細書および特許請求の範囲においては、メモリセルアレイ構造から図１の絶縁体のベース３０の方向を下、その反対方向を上と記述するものとする。
すなわち、図１に示すように、絶縁体のベース３０の上に、チャネルを形成するボディとなる第１の半導体層１１及び第２の半導体層２１が上下に配置され、その間に第１のゲート絶縁層１２を介して第１の半導体層１１の上面に対向する第１の浮遊ゲート１３と第２のゲート絶縁層２２を介して第２の半導体層２１の下面に対向する第２の浮遊ゲート２３が第１の絶縁層３１を介して上下に積層されている。これら半導体層１１，２１、ゲート絶縁層１２，２２及び浮遊ゲート１３，２３は、図３（ａ）のＡ−Ａ′断面からも明らかなように、ＡＡ方向（第１の方向）に延びる層間絶縁層１５，２５を介してＧＣ方向（第２の方向）に互いに絶縁分離されている。
浮遊ゲート１３，２３の積層構造体は、ＮＡＮＤ配列を形成するように、半導体層１１，２１に沿ってＡＡ方向に所定間隔で複数形成されている。各浮遊ゲート１３，２３の積層体のＡＡ方向の両側には、ゲート間絶縁層（ＩＰＤ：インターポリ絶縁層）３２を介してＧＣ方向に延びる制御ゲート３３が形成されている。制御ゲート３３は、上下の浮遊ゲート１３，２３に側面からカップリングするように、これら浮遊ゲート１３，２３に共通に設けられている。制御ゲート３３と第２のゲート絶縁層２２との間には、マスク材３３ｍが設けられている。そして、下側の第１の半導体層１１、第１のゲート絶縁層１２、第１の浮遊ゲート１３、ゲート間絶縁層３２及び制御ゲート３３が、下側の第１のメモリセルＭＣ１の構成に含まれる。また、上側の第２の半導体層２１、第２のゲート絶縁層２２、第２の浮遊ゲート２３、ゲート間絶縁層３２及び制御ゲート３３が、上側の第２のメモリセルＭＣ２の構成に含まれる。
浮遊ゲート１３，２３の積層構造体の配列方向の両端の制御ゲート３３に隣接する位置には、選択ゲートトランジスタＳ１１，Ｓ１２，Ｓ２１，Ｓ２２を形成する第１の選択ゲート１６及び第２の選択ゲート２６が配置されている。これら選択ゲート１６，２６は、第１の絶縁層３１を介して上下に積層され、それぞれゲート絶縁層１２，２２を介して半導体層１１，２１に対向している。第１の選択ゲート１６にはＧＣ方向に延びる第１の選択ゲート線１７が埋め込まれ、第２の選択ゲート２６にはＧＣ方向に延びる第２の選択ゲート線２７とマスク材２７ｍとが埋め込まれている。これら選択ゲート線１７，２７は、第２の絶縁層３４を介して互いに絶縁分離されている。尚、第１の浮遊ゲート１３及び第１の選択ゲート１６を合わせて第１のゲート層、第２の浮遊ゲート２３及び第２の選択ゲート２６を合わせて第２のゲート層と呼ぶ事とすると、第２の選択ゲートトランジスタＳ１２，Ｓ２２の第２のゲート層２６及び第２の選択ゲート線２７の第１の絶縁層３１側の面がＧＣ方向に連続的に形成されている。
下側の第１のＮＡＮＤセルユニットＮＵ１には下側のＮＡＮＤ接続されたメモリセルＭＣ１と選択ゲートトランジスタＳ１１，Ｓ２１を含み、第１のメモリセルアレイ層１０は第１の素子分離絶縁層１５を介してＧＣ方向に配列された複数のＮＡＮＤセルユニットＮＵ１を含む。また、上側の第２のＮＡＮＤセルユニットＮＵ２には上側のＮＡＮＤ接続されたメモリセルＭＣ２と選択ゲートトランジスタＳ１２，Ｓ２２を含み、第２のメモリセルアレイ層２０はＧＣ方向に配列された複数の第２のＮＡＮＤセルユニットＮＵ２を含む。第２のＮＡＮＤセルユニットのメモリセルアレイ部分は第２の素子分離絶縁層２５によってＧＣ方向に絶縁分離されており、第２のＮＡＮＤセルユニットの端部を構成する第２の選択ゲート２６は、ＧＣ方向に配列された複数の第２のＮＡＮＤセルユニット間で一体形成されている。選択ゲートトランジスタＳ１１と、選択ゲートトランジスタＳ１１に隣接するメモリセルＭＣとの間の制御ゲート３３は、上部が櫛状に削れており、第２の素子分離絶縁膜２５が埋め込まれている。
ＮＡＮＤセルユニットＮＵ１，ＮＵ２の一端の半導体層１１，２１には、これらに共通の上下に延びて図示しないビット線ＢＬにつながるビット線コンタクト３５が形成されている。また、ＮＡＮＤセルユニットＮＵ１，ＮＵ２の他端の半導体層１１，２１には、これらに共通の上下に延びて図示しないソース線につながるソース線コンタクト３６が形成されている。更に、制御ゲート３３の端部にはワード線コンタクト３７が形成され、選択ゲート線１７，２７の端部にはこれらに対して別々に設けられた選択ゲート線コンタクト３８が接続されている。
以上の構成によれば、図４に等価回路を示すように、上下のＮＡＮＤセルユニットＮＵ１，ＮＵ２の上下に対応するメモリセルＭＣ１，ＭＣ２の浮遊ゲート１３，２３は、両側のワード線ＷＬとのカップリングによって同時に駆動され、共通のビット線ＢＬと接続される。これに対し、選択ゲートトランジスタＳ１１〜Ｓ２２は、上下のビット線ＢＬに対してそれぞれ独立して設けられ、いずれか一方が選択状態にされることにより、ＮＡＮＤセルユニットＮＵ１，ＮＵ２を選択的にアクティブにすることができる。
［メモリセルアレイの製造方法］
次に、本実施形態のメモリセルアレイの製造方法について説明する。
次に、本実施形態のメモリセルアレイの製造方法について説明する。
まず、周辺回路領域の形成は、幾つかのバリエーションが考えられるが、バルクのシリコン基板上に作り込む場合、周辺回路を先に形成する必要がある。この際、同時にバルクのシリコン基板上に本実施形態のメモリセルアレイを同時形成しても良い。本実施の形態は、立体的にＮＡＮＤセルユニットＮＵ１、ＮＵ２を設けているため、シリコン基板上にＮＡＮＤセルユニットＮＵ１、ＮＵ２が形成される例について説明する。周辺回路トランジスタの形成方法は、一般的な方法と同一である。すなわち、まず、シリコン基板上にチャネル形成、ゲート酸化膜（Low Voltage酸化膜とHigh Voltage酸化膜の両者）を形成、ゲート電極およびＡＡ（アクティブエリア）加工マスク材を積層した後、ＳＴＩ溝を形成する。次にＳＴＩ溝を埋め込んだ後、ＧＣ（ゲート）加工マスク材を積層し、ＧＣ電極加工、サイドウォール絶縁膜の形成を行った後、ソース・ドレイン拡散層を形成、ＧＣ間絶縁膜を埋め込み、平坦化する。
周辺回路を形成した後、この上層に本実施形態のメモリセルアレイを作り込む。図５〜図２７は、本実施形態に係るメモリセルアレイの形成方法を示す図である。
まず、図５に示すように、図示しないシリコン基板上にＳｉＯ２を用いた絶縁層３０Ａを形成し、その上にポリシリコンを用いた第１の半導体層１１Ａ、ＳｉＯ２を用いた第１のゲート絶縁層１２Ａ、第１のゲート層となるポリシリコンを用いた第１のゲート形成層１３Ａを順次積層し、更にＡＡパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材４１，４２をパターン形成する。チャネル（ボディ）となる第１の半導体層１１Ａは、基本的にはポリシリコンを用いて形成しているが、単結晶シリコンを用いても良い。本実施形態ではチャネル（ボディ）にポリシリコンを用い、ＳＯＩ構造とすることにより、シリコン基板にＳＴＩを形成する必要が無く、より積層化に向いたセル構造とすることが可能である。ゲート絶縁層１２Ａの形成は、ポリシリコンを用いた半導体層１１Ａ上のため、熱酸化膜ではなく、ＣＶＤ（Chemical Vapor Deposition）やＡＬＤ（atomic layer deposition）酸化膜を用いる。なお、第１の半導体層１１Ａは、上記のように成膜で形成しているが、シリコン基板をそのまま利用しても良い。
次に、図６に示す通りマスク材４１，４２を用いたＲＩＥ（Reactive Ion Etching）によって、積層体を絶縁層３０Ａの下まで選択的にエッチングして第１の溝１４を設け、ＡＡパターンを加工する。これにより、第１のゲート形成層１３Ｂ、第１のゲート絶縁層１２、第１の半導体層１１及び絶縁層３０が形成される。
次に、図７に示すように、ＡＡパターン加工により形成された溝１４にＳｉＯ２を用いた第１の素子分離絶縁層１５を埋め、第１のゲート形成層１３Ｂを形成するポリシリコンをストッパとしてＣＭＰ（Chemical Mechanical Polishing）による平坦化を行い、更にエッチバックによって第１の素子分離絶縁層１５の上面を後退させる。次に、図８に示すように、第１の素子分離絶縁層１５及び第１のゲート形成層１３Ｂの上に上層と下層とを分離する第１の絶縁層３１を形成し、その上に第２のゲート層となるポリシリコンを用いた第２のゲート成形層２３Ａを形成する。
続いて、図９に示すように、第２のゲート形成層２３Ａの上に、ＧＣパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材４３，４４をパターン形成する。そして、図１０に示すように、マスク材４３，４４を用いたＲＩＥによって、積層体をゲート絶縁層１２の上まで選択的にエッチングして第２の溝２４を形成し、ＧＣパターンを形成する。これにより、第１の浮遊ゲート１３、第２のゲート形成層２３Ｂ、第１の選択ゲート形成層１６Ａ及び第２の選択ゲート形成層２６Ａが形成される。このＧＣパターン加工は、下層のゲート絶縁層１２と高い選択比を有するエッチングにより行い、下層の半導体層１１をエッチングしないようにする事が望ましい。
続いて、図１１に示すように、ＳｉＯ２を用いたゲート間絶縁層（ＩＰＤ）３２を成膜したのち、ＧＣパターン間に制御ゲート形成層３３Ａを埋め込む。制御ゲート形成層３３Ａとしては、ポリシリコン又はメタル（Ｗなど）を用いることができる。
次に、図１２に示すように、制御ゲート形成層３３Ａに対し、ＲＩＥにてエッチバックを行うことで、制御ゲート３３を形成する。その上に図１３に示すように、ＣＶＤ酸化膜や塗布酸化膜などを用いたマスク材３３ｍ及び素子間絶縁膜３９を埋め込み、ＳｉＮを用いたマスク４３をストッパとしてＣＭＰにて上面を平坦化する。さらにその後、選択ゲート形成層１６Ａ，２６Ａや図示しないロウデコーダ部のトランジスタを形成するため、ＥＩ（Etching Inter Poly）溝に相当する選択ゲート溝加工をＲＩＥなどにより行い、図１４に示すように、第２の選択ゲート２６、第１の絶縁層３１及び第１の選択ゲート１６に至る第３の溝１７Ａを形成する。
次に、上層セル、下層セルのそれぞれに独立した選択ゲートトランジスタＳ１１〜Ｓ２２を形成するために、図１５に示すように、選択ゲート溝１７Ａに第１の選択ゲート線１７、第２の絶縁層３４及び第２の選択ゲート線２７を、埋め込みとエッチバックとを繰り返しながら順次形成していく。選択ゲート線１７，２７としては、制御ゲート３３と同様、ポリシリコン又はメタル（Ｗなど）を用いることができる。第２の選択ゲート線２７の上のエッチバックされた部分には、キャップ絶縁層２７ｍが埋め込まれ、その上面はマスク材４３をストッパとするＣＭＰにより平坦化される。図１６（ａ），（ｂ），（ｃ）は、図１５のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。
次に、図１７に示すように、第２のゲート２６をストッパとしてＣＭＰによる平坦化を行い、その上にＳｉＯ２を用いた第２のゲート絶縁層２２Ａ、ポリシリコンを用いた第２の半導体層２１Ａを順次成膜する。尚、ＣＭＰは、制御ゲート３３をストッパとして行っても良い。図１８（ａ），（ｂ），（ｃ）は、図１７のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。
続いて、第２のメモリセルアレイ層にＡＡパターンを形成する。即ち、図１９及び図２０に示すように、上層の第２の半導体層２１Ａ、第２のゲート絶縁層２２Ａ及び第２のゲート形成層２３Ｂに対してＡＡパターン加工を行うため、第２の半導体層２１Ａの上にＡＡパターン加工用のＳｉＮを用いたマスク材４５をパターン形成し、第２の半導体層２１Ａ及び第２のゲート絶縁層２２Ａに対して、ＲＩＥにてＡＡパターン加工を行い、第２の半導体層２１及び第２のゲート絶縁層２２を形成する。
ここで、マスク材４５をマスクとして第２のゲート形成層２３Ｂも第１の絶縁層３１に達するまでエッチングを行って、ＧＣ方向に分離された第２の浮遊ゲート２３を形成する必要があるが、このままエッチングを続けた場合、第２の選択ゲート線２７も同時にエッチングされてしまい、選択ゲート線２７が凹凸に形成されて高抵抗となってしまうか、最悪の場合にはＧＣ方向に絶縁分離されてしまう恐れがある。そこで、本実施形態においては、第２のゲート形成層２３Ｂのエッチングに先立って、第２の選択ゲートＳ１２，Ｓ２２が形成される部分を保護する。
即ち、図２１及び図２２に示す通り形成されたパターン上面に対して、マスク材４５の上から有機膜４６を塗布し、上部を平坦化したのち、その上に選択ゲート保護用レジスト４７を塗布する。次に、図２３及び図２４に示す通り選択ゲート２６の上部に位置する部分の有機膜４６及び選択ゲート保護用レジスト４７のみを残して他は除去する。尚、図２３においては選択ゲートＳ１２，Ｓ２２と、選択ゲートＳ１２，Ｓ２２に隣接するメモリセルＭＣとの間の制御ゲート３３の上部に位置する部分に有機膜４６及び選択ゲート保護用レジスト４７の境界が位置しているが、有機膜４６及び選択ゲート保護用レジスト４７は、少なくともメモリセルＭＣの第２の浮遊ゲート２３の上部を覆わず、且つ、第２の選択ゲート線２７の上部を完全にレジストで覆う位置であれば、その境界位置は任意である。
次に、図２５に示す通り、マスク材４５を用いて第２のゲート形成層２３ＢにＲＩＥによるＡＡパターン加工を行い、第２の浮遊ゲート２３を形成する。
上記方法によって第２のメモリセルアレイ層のＡＡパターンを形成した場合、第２の選択ゲート線２７はＧＣ方向に分断されることは無いので、第２の選択ゲート線２７が高抵抗化することも絶縁することも無く、均一に形成することが可能となる。
最後に、有機膜４６、選択ゲート保護用レジスト４７及びマスク材４５を除去し、上層のＡＡパターンの溝に第２の素子分離絶縁層２５（図１、図３）を埋め込み、コンタクト３５〜３８を形成することによって、図１〜図３に示す構造が形成される。
［第２の実施形態］
次に、第２の実施形態について説明する。本実施形態に係る不揮発性半導体装置は基本的には第１の実施形態と同様であるが、製造工程の一部が異なっている。即ち、本実施形態においては、第２の選択ゲート線２７を保護するために、有機膜４６を用いず、直接選択ゲート保護用レジスト４７を塗布する。この様な方法によれば、第１の実施形態と比較して製造プロセスを省略することが可能である。
次に、第２の実施形態について説明する。本実施形態に係る不揮発性半導体装置は基本的には第１の実施形態と同様であるが、製造工程の一部が異なっている。即ち、本実施形態においては、第２の選択ゲート線２７を保護するために、有機膜４６を用いず、直接選択ゲート保護用レジスト４７を塗布する。この様な方法によれば、第１の実施形態と比較して製造プロセスを省略することが可能である。
本実施形態に係る不揮発性半導体記憶装置の製造方法は、図１９及び２０に示す工程までは、第１の実施形態と同様である。次に、図２６及び図２７に示す通り形成されたパターン上面に対して、マスク材４５の上から選択ゲート保護用レジスト４７を塗布し、図２８及び図２９に示す通り選択ゲート２６の上部に位置する部分の選択ゲート保護用レジスト４７のみを残して他は除去する。尚、図２８においては選択ゲートＳ１２，Ｓ２２と、選択ゲートＳ１２，Ｓ２２に隣接するメモリセルＭＣとの間の制御ゲート３３の上部に位置する部分に選択ゲート保護用レジスト４７の境界が位置しているが、選択ゲート保護用レジスト４７は、少なくともメモリセルＭＣの第２の浮遊ゲート２３の上部を覆わず、且つ、第２の選択ゲート線２７の上部を完全に覆う位置であれば、その境界位置は任意である。
次に、図３０に示す通り、パターン上面のうち、選択ゲート保護用レジスト４７で覆われていない部分について、マスク材４５を用いて第２のゲート形成層２３ＢにＲＩＥによるＡＡパターン加工を行い、第２の浮遊ゲート２３を形成する。
最後に、第１の実施形態と同様に、選択ゲート保護用レジスト４７及びマスク材４５を除去し、上層のＡＡパターンの溝に第２の素子分離絶縁層２５（図１、図３）を埋め込み、コンタクト３５〜３８を形成することによって、図１〜図３に示す構造が形成される。
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１のメモリセルアレイ層、１１…第１の半導体層、１２…第１のゲート絶縁層、１３…第１の浮遊ゲート、１５…第１の素子分離絶縁層、１６…第１の選択ゲート、１７…第１の選択ゲート線、２０…第２のメモリセルアレイ層、２１…第２の半導体層、２２…第２のゲート絶縁層、２３…第２の浮遊ゲート、２５…第２の素子分離絶縁層、２６…第２の選択ゲート、２７…第２の選択ゲート線、３１…第１の絶縁層、３２…ゲート間絶縁層、３３…制御ゲート、３４…第２の絶縁層、３５…ビット線コンタクト、３６…ソース線コンタクト、３７…ワード線コンタクト、３８…選択ゲート線コンタクト。
Claims (7)
- 第１の方向に直列接続された複数の第１のメモリセル及び前記複数の第１のメモリセルの両端に接続された第１の選択ゲートを具備する第１のＮＡＮＤセルユニットを有し、前記第１のメモリセル及び前記第１の選択ゲートが、第１の半導体層と、前記第１の半導体層の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１のゲート層とを有する第１のメモリセルアレイ層と、
前記第１のメモリセルアレイ層の上に形成された第１の絶縁層と、
前記第１の絶縁層の上に形成され、前記第１の方向に直列接続された複数の第２のメモリセル及び前記複数の第２のメモリセルの両端に接続された第２の選択ゲートを具備する第２のＮＡＮＤセルユニットを有し、前記第２のメモリセル及び前記第２の選択ゲートが、第２のゲート層と、前記第２のゲート層の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成された第２の半導体層とを有する第２のメモリセルアレイ層と、
前記第１絶縁層を介して上下に位置する前記第１及び第２のゲート層の前記第１の方向の両側面にゲート間絶縁膜を介して形成され、前記第１の方向と直交する第２の方向に延びる制御ゲートと、
前記第１及び第２の選択ゲートにそれぞれ接続される前記第２の方向に延びる第１の選択ゲート線及び第２の選択ゲート線と、
を備え、
前記第２の方向に隣接する前記第２のＮＡＮＤセルユニットの第２の選択ゲートの第２のゲート層は一体形成されており、
前記第２の選択ゲートの第２のゲート層及び前記第２の選択ゲート線の前記第１の絶縁層側の面が前記第２の方向に連続的に形成され、
前記第２の方向に隣接する前記第１のＮＡＮＤセルユニットの第１の選択ゲートの第１のゲート層は、前記ＮＡＮＤセルユニット毎に分断されている
ことを特徴とする不揮発性半導体記憶装置。 - 第１の方向に直列接続された複数の第１のメモリセル及び前記複数の第１のメモリセルの両端に接続された第１の選択ゲートを具備する第１のＮＡＮＤセルユニットを有し、前記第１のメモリセル及び前記第１の選択ゲートが、第１の半導体層と、前記第１の半導体層の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１のゲート層とを有する第１のメモリセルアレイ層と、
前記第１のメモリセルアレイ層の上に形成された第１の絶縁層と、
前記第１の絶縁層の上に形成され、前記第１の方向に直列接続された複数の第２のメモリセル及び前記複数の第２のメモリセルの両端に接続された第２の選択ゲートを具備する第２のＮＡＮＤセルユニットを有し、前記第２のメモリセル及び前記第２の選択ゲートが、第２のゲート層と、前記第２のゲート層の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成された第２の半導体層とを有する第２のメモリセルアレイ層と、
前記第１絶縁層を介して上下に位置する前記第１及び第２のゲート層の前記第１の方向の両側面にゲート間絶縁膜を介して形成され、前記第１の方向と直交する第２の方向に延びる制御ゲートと、
を備え、
前記第２の方向に隣接する前記第２のＮＡＮＤセルユニットの第２の選択ゲートの第２のゲート層が一体形成されている
ことを特徴とする不揮発性半導体記憶装置。 - 前記第１及び第２の選択ゲートにそれぞれ接続される前記第２の方向に延びる第１の選択ゲート線及び第２の選択ゲート線を備え、
前記第２の選択ゲートの第２のゲート層及び前記第２の選択ゲート線の前記第１の絶縁層側の面が前記第２の方向に連続的に形成されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。 - 前記第２の方向に隣接する前記第１のＮＡＮＤセルユニットの第１の選択ゲートの第１のゲート層は、前記ＮＡＮＤセルユニット毎に分断されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。 - 第１の半導体層の上に第１のゲート絶縁膜及び第１のゲート形成層を順次形成し、
前記第１のゲート形成層、前記第１のゲート絶縁膜及び前記第１の半導体層に第１の方向に延びる第１の溝を前記第１の方向と直交する第２の方向に所定の間隔で形成し、
前記第１の溝に第１の素子分離絶縁層を埋め込むと共に前記第１のゲート形成層及び前記第１の素子分離絶縁層の上に前記第１の絶縁層を形成し、
前記第１の絶縁層の上に第２のゲート形成層を形成し、
前記第２のゲート形成層、前記第１の絶縁層及び前記第１のゲート形成層に前記第１の方向に所定の間隔で前記第２の方向に延びる第２の溝を形成して前記第１のゲート形成層に第１のゲート層を形成し、
前記第２の溝にゲート間絶縁膜を形成した後、前記第２の溝に制御ゲートを埋め込み、
前記第１の選択ゲートに対応する位置の前記第２のゲート形成層、前記第１の絶縁層及び前記第１のゲート層に、前記第１のゲート絶縁膜との間に前記第１のゲート層が残るように前記第２の方向に延びる第３の溝を形成し、
前記第３の溝に第１の選択ゲート線、第２の絶縁層及び第２の選択ゲート線を、前記第１の絶縁層と前記第２の絶縁層が前記第１の方向に連続するように順次埋め込み、
前記第２のゲート形成層及び前記制御ゲートの上に第２のゲート絶縁膜及び第２の半導体層を形成し、
前記第２の半導体層及び前記第２のゲート絶縁膜に前記第２の方向に所定間隔で前記第１の方向に延びる第４の溝を形成し、
前記第２のゲート形成層のうち、第２の選択ゲートが形成される部分に挟まれた、前記第１の方向に直列接続された複数の第２のメモリセルが形成される部分の前記第４の溝を掘り下げて前記第２のゲート形成層に第２のゲート層を形成し、
前記第４の溝に第２の素子分離絶縁膜を埋め込む
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第４の溝は、前記第２の半導体層の上に前記第２の方向に所定間隔で前記第１の方向に延びるマスクパターンを形成することによって形成され、
前記第２の半導体層及び前記第２のゲート絶縁膜に前記第４の溝を形成した後、前記第４の溝に有機膜を埋め込み、
前記有機膜の上にレジストを形成し、
前記有機膜及びレジストを前記第２の選択ゲートが形成される部分を残して除去することにより、前記マスクパターンを露出させ、
前記露出したマスクパターンを用いて前記第２のゲート形成層に前記第４の溝を形成する
ことを特徴とする請求項５記載の不揮発性半導体記憶装置の製造方法。 - 前記第４の溝は、前記第２の半導体層の上に前記第２の方向に所定間隔で前記第１の方向に延びるマスクパターンを形成することによって形成され、
前記第２の半導体層及び前記第２のゲート絶縁膜に前記第４の溝を形成した後、前記マスクパターン上にレジストを塗布し、
前記レジストを前記第２の選択ゲートが形成される部分を残して除去することにより、前記マスクパターンを露出させ、
前記露出したマスクパターンを用いて前記第２のゲート形成層に前記第４の溝を形成する
ことを特徴とする請求項５記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012069059A JP2013201306A (ja) | 2012-03-26 | 2012-03-26 | 不揮発性半導体記憶装置及びその製造方法 |
| US13/606,757 US9059035B2 (en) | 2012-03-26 | 2012-09-07 | Nonvolatile semiconductor device and its manufacturing method having memory cells with multiple layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012069059A JP2013201306A (ja) | 2012-03-26 | 2012-03-26 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013201306A true JP2013201306A (ja) | 2013-10-03 |
Family
ID=49210978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012069059A Pending JP2013201306A (ja) | 2012-03-26 | 2012-03-26 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9059035B2 (ja) |
| JP (1) | JP2013201306A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8837223B2 (en) | 2011-11-21 | 2014-09-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacuring the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021141283A (ja) * | 2020-03-09 | 2021-09-16 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000311956A (ja) | 1999-04-27 | 2000-11-07 | Toshiba Corp | 不揮発性半導体記憶装置とその製造方法 |
| JP2003049615A (ja) | 2001-08-06 | 2003-02-21 | Hitachi Unisia Automotive Ltd | 回転制動機及び内燃機関のバルブタイミング制御装置 |
| JP3891813B2 (ja) | 2001-10-09 | 2007-03-14 | 富士通株式会社 | 集積論理回路の階層設計方法 |
| JP3890977B2 (ja) | 2001-12-26 | 2007-03-07 | 株式会社ノーリツ | 給湯装置 |
| JP2003207566A (ja) | 2002-01-15 | 2003-07-25 | Mitsubishi Electric Corp | 追尾初期化装置及び追尾初期化方法 |
| JP4909682B2 (ja) | 2003-02-26 | 2012-04-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3927156B2 (ja) | 2003-02-26 | 2007-06-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4190311B2 (ja) | 2003-03-10 | 2008-12-03 | 三菱電機株式会社 | 半導体装置 |
| JP2005069123A (ja) | 2003-08-26 | 2005-03-17 | Matsushita Electric Ind Co Ltd | 密閉型圧縮機 |
| JP4212444B2 (ja) | 2003-09-22 | 2009-01-21 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2005348371A (ja) | 2004-06-07 | 2005-12-15 | Fuji Photo Film Co Ltd | 電子アルバム表示システム、電子アルバム表示方法、及び電子アルバム表示プログラム |
| KR100813618B1 (ko) * | 2006-07-25 | 2008-03-17 | 삼성전자주식회사 | 3차원 어레이 구조를 갖는 반도체 메모리 장치 |
| KR100806339B1 (ko) * | 2006-10-11 | 2008-02-27 | 삼성전자주식회사 | 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법 |
| JP5099646B2 (ja) | 2009-08-10 | 2012-12-19 | Ｎｅｃアクセステクニカ株式会社 | 無線ｌａｎアクセスポイント、無線ｌａｎ端末、無線ｌａｎ不正防止システム、方法及びプログラム |
| JP5389074B2 (ja) * | 2011-02-25 | 2014-01-15 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
-
2012
- 2012-03-26 JP JP2012069059A patent/JP2013201306A/ja active Pending
- 2012-09-07 US US13/606,757 patent/US9059035B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8837223B2 (en) | 2011-11-21 | 2014-09-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacuring the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20130248968A1 (en) | 2013-09-26 |
| US9059035B2 (en) | 2015-06-16 |
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