JP5591667B2

JP5591667B2 - 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法

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Publication number: JP5591667B2
Application number: JP2010266981A
Authority: JP
Inventors: 直樹甲斐; 賢史永嶋; 渉坂本; 博行新田
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Filing date: 2010-11-30
Publication date: 2014-09-17
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Description

本発明の実施形態は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。

ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置において、高集積化を図るために、メモリセルが微細化されると、隣接ワード線間距離および隣接ビット線間距離が小さくなる。このため、ワード線方向またはビット線方向に隣接する浮遊ゲート電極間の寄生容量が増大し、メモリセルトランジスタのゲート長が１Ｘｎｍ以下の世代では、書き込み速度の低下が顕著になるおそれがある。

ＵＳ２００６／０００１０７３ＵＳ２００６／０２３１８８４

本発明の一つの実施形態の目的は、隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減することが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。

実施形態の不揮発性半導体記憶装置によれば、トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が半導体基板上に順次積層された複数のメモリセルと、前記半導体基板に設けられ、前記メモリセルのアクティブエリアを分離するトレンチと、ワード線方向に隣接する前記電荷蓄積層間の前記制御ゲート電極下に潜り込むように設けられ、前記メモリセルのアクティブエリアを分離する前記半導体基板に設けられたトレンチの底まで入り込み、かつ、下面が前記電荷蓄積層の下面よりも低い位置に存在する第１の空隙と、前記複数のメモリセルが設けられたメモリセルアレイの周辺の周辺回路部に形成された周辺トランジスタと、前記周辺トランジスタのゲート電極直下のトレンチに形成された第２の空隙とを備える。

図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。図２は、第２実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。図３は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図４は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図５は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図６は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図７は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図８は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図９は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図１０は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図１１は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図１２は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図１３は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図１４は、第４実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。図１５は、第５実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図１６は、第５実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図１７は、第５実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図１８は、第５実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図１９は、第５実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図２０は、第５実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図２１は、第５実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。図２２は、第６実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す平面図である。図２３は、第６実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す断面図である。

以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
図１において、半導体基板１には、ビット線方向ＤＢにトレンチ２が形成され、半導体基板１に形成されるメモリセルのアクティブエリアが分離されている。なお、メモリセルのアクティブエリアは、メモリセルに設けられたメモリトランジスタのチャネル領域およびソース／ドレイン領域を言う。また、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＩｎＡｓＰまたはＺｎＳｅなどから選択することができる。

そして、トレンチ２には、側壁絶縁膜３を介して埋め込み絶縁膜４が埋め込まれている。なお、側壁絶縁膜３は、ウェット処理に対してエッチングレートが低く（少なくとも埋め込み絶縁膜４のエッチングレートよりも低く）、埋め込み絶縁膜４は、ウェット処理に対してエッチングレートが高く（少なくとも側壁絶縁膜３のエッチングレートよりも高く）なるようにすることができる。例えば、側壁絶縁膜３としてはＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）酸化膜やＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）酸化膜など、埋め込み絶縁膜４としてはＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）酸化膜や凝縮ＣＶＤ酸化膜などを用いることができる。なお、トレンチ２に埋め込まれる埋め込み絶縁膜の構成は必ずしも２層構造でなくてもよく、例えば、１層構造または３層構造であってもよい。

また、半導体基板１上のアクティブエリアには、トンネル絶縁膜５を介して浮遊ゲート電極６がメモリセルごとに形成されている。この浮遊ゲート電極６は電荷蓄積層として用いることができる。なお、トンネル絶縁膜５としては、例えば、熱酸化膜であってもよいし、熱酸窒化膜であってもよい。あるいは、ＣＶＤ酸化膜であってもよいし、ＣＶＤ酸窒化膜であってもよい。あるいは、Ｓｉを挟んだ絶縁膜であってもよいし、Ｓｉがドット状に埋め込まれた絶縁膜であってもよい。浮遊ゲート電極６は、Ｎ型不純物またはＰ型不純物がドーピングされた多結晶シリコンであってもよいし、Ｍｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどを用いたメタル膜あるいはポリメタル膜であってもよいし、窒化膜であってもよい。

浮遊ゲート電極６上には、電極間絶縁膜７を介して制御ゲート電極８がワード線方向ＤＷに形成されている。なお、制御ゲート電極８はワード線を構成することができる。ここで、浮遊ゲート電極６と制御ゲート電極８との間のカップリング比を向上させるため、浮遊ゲート電極６の側壁に回り込むように制御ゲート電極８を形成することができる。

制御ゲート電極８上にはカバー絶縁膜１０が形成されている。なお、電極間絶縁膜７としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。あるいは、ＯＮＯ膜などのシリコン酸化膜とシリコン窒化膜との積層構造であってもよい。あるいは、酸化アルミニウムまたは酸化ハフニウムなどの高誘電率膜であってもよいし、シリコン酸化膜またはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造であってもよい。制御ゲート電極８は、Ｎ型不純物またはＰ型不純物がドーピングされた多結晶シリコンであってもよい。あるいは、制御ゲート電極８は、Ｍｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどを用いたメタル膜あるいはポリメタル膜であってもよい。また、カバー絶縁膜１０としては、例えば、シリコン酸化膜を用いることができる。

ここで、トレンチ２内に埋め込まれた埋め込み絶縁膜４の一部が除去されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成されている。空隙ＡＧ１は、トレンチ２に入り込むように形成されることで、浮遊ゲート電極６の下面よりも深い位置まで至るようにしてもよい。また、空隙ＡＧ１は、制御ゲート電極８下に潜るようにして隣接するメモリセルに渡ってトレンチ２内に連続して形成することができる。

また、カバー絶縁膜１０は、浮遊ゲート電極６間が完全に埋め込まれないようにして制御ゲート電極８間に掛け渡されることで、ビット線方向ＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２が形成されている。なお、空隙ＡＧ２は、上下が非対称になるように形成することができ、その上端は尖塔形状を持つことができる。

また、側壁絶縁膜３と埋め込み絶縁膜４との間には側壁保護膜３´が設けられている。なお、この側壁保護膜３´は、トンネル絶縁膜５および埋め込み絶縁膜４に対してウェット処理のエッチングレートが異なる材料で構成することができる。すなわち、埋め込み絶縁膜４よりも側壁保護膜３´のエッチングレートの方が低い第１の薬液にて埋め込み絶縁膜４をエッチングでき、埋め込み絶縁膜４よりも側壁保護膜３´のエッチングレートの方が高い第２の薬液にて側壁保護膜３´をエッチングできるように、側壁保護膜３´を選択することができる。また、この側壁保護膜３´は、空隙ＡＧ１の埋め込み絶縁膜４が除去される前はトレンチ２上に延伸され、トンネル絶縁膜５の側壁を覆うことができる。

例えば、トンネル絶縁膜５および埋め込み絶縁膜４がシリコン酸化膜にて構成されている場合、側壁保護膜３´としてはシリコン窒化膜を用いることができる。また、第１の薬液としては弗酸、第２の薬液としては熱燐酸を用いることができる。

ここで、浮遊ゲート電極６間に空隙ＡＧ１、ＡＧ２（例えば、空気の比誘電率は１）を設けることにより、浮遊ゲート電極６間に絶縁体（例えば、シリコン酸化膜の比誘電率は３．９）が埋め込まれた場合に比べて浮遊ゲート電極間の寄生容量を低減することができる。このため、浮遊ゲート電極間の寄生容量に起因した隣接セル間の電界の干渉を低減することができ、セルトランジスタのしきい値電圧の分布幅を小さくすることができる。

また、浮遊ゲート電極６の下面よりも深い位置まで空隙ＡＧ１を配置することにより、すなわち、空隙ＡＧ１が浮遊ゲート電極６の下面よりも低い位置に存在することにより、制御ゲート電極８と半導体基板１との間のフリンジ容量を低減することができる。このため、浮遊ゲート電極６と制御ゲート電極８とのカップリング比を向上させることができ、書き込み電圧を低下させることができる。

また、空隙ＡＧ１の埋め込み絶縁膜４が除去される前に側壁保護膜３´にてトンネル絶縁膜５の側壁を覆うことにより、埋め込み絶縁膜４とトンネル絶縁膜５との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜５を保護することができる。

（第２実施形態）
図２は、第２実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
図２において、ビット線方向ＤＢにはトレンチ２が形成され、アクティブエリアＡＡはトレンチＴＣにて分離されている。また、ワード線方向ＤＷには、ワード線ＷＬ０、ＷＬ１、・・がそれぞれ形成されるとともに、セレクトゲート電極ＳＧ１、ＳＧ２が形成されている。そして、セレクトゲート電極ＳＧ１、ＳＧ２間のアクティブエリアＡＡ上にはビット線コンタクトＣＢがそれぞれ形成されている。

そして、ビット線方向ＤＢにはトレンチ２に沿って空隙ＡＧ１が形成されている。また、ワード線方向ＤＷにおいて、ワード線ＷＬ０、ＷＬ１、・・間には空隙ＡＧ２が形成されている。

ここで、空隙ＡＧ１は、ワード線ＷＬ０、ＷＬ１、・・下に潜るようにして隣接するメモリセルに渡ってトレンチＴＣ内に連続して形成することができる。また、空隙ＡＧ１は、トレンチＴＣに沿ってセレクトゲート電極ＳＧ１、ＳＧ２下に存在するように形成することができ、トレンチＴＣに沿ってセレクトゲート電極ＳＧ１、ＳＧ２下を貫通するようにしてもよい。

ここで、セレクトゲート電極ＳＧ１、ＳＧ２下にも空隙ＡＧ１を設けることにより、セレクトゲート電極ＳＧ１、ＳＧ２からチャネル領域に回り込むフリンジ容量を低減することができる。このため、ゲート電界によるチャネルの制御性および駆動性を向上させることができ、セレクトトランジスタのＳファクタを改善することができる。

（第３実施形態）
図３〜図１３は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図９（ａ）〜図１３（ａ）は図２のＡ−Ａ線で切断した断面図、図９（ｂ）〜図１３（ｂ）は図２のＢ−Ｂ線で切断した断面図、図３（ａ）〜図８（ａ）および図９（ｃ）〜図１３（ｃ）は図２のＣ−Ｃ線で切断した断面図、図３（ｂ）〜図８（ｂ）および図９（ｄ）〜図１３（ｄ）は周辺回路部で切断した断面図である。

図３において、熱酸化などの方法を用いることにより、半導体基板１上にトンネル絶縁膜５を形成する。そして、ＣＶＤなどの方法を用いることにより、トンネル絶縁膜５上に浮遊ゲート電極材６´を成膜し、浮遊ゲート電極材６´上にハードマスクＭ１を形成する。なお、ハードマスクＭ１としては、例えば、シリコン酸化膜、アモルファスシリコン膜、シリコン窒化膜、カーボンを含む有機膜などを用いることができる。

次に、図４に示すように、フォトリソグラフィ技術を用いることにより、開口部Ｋ１、Ｋ１´が設けられたレジストパターンＲ１をハードマスクＭ１上に形成する。

次に、図５に示すように、レジストパターンＲ１をマスクとしてハードマスクＭ１をパターニングした後、そのハードマスクＭ１をマスクとして浮遊ゲート電極材６´、トンネル絶縁膜５および半導体基板１をエッチングすることにより、半導体基板１にトレンチ２、２´を形成する。なお、トレンチ２´は、周辺回路の素子分離に用いることができる。

次に、図６に示すように、ハードマスクＭ１を除去した後、ＣＶＤなどの方法を用いることにより、トレンチ２、２´の側壁が覆われるようにして側壁絶縁膜３および側壁保護膜３´を浮遊ゲート電極材６´上に順次形成する。そして、塗布やＣＶＤなどの方法を用いることにより、トレンチ２、２´全体が埋め込まれるようにして側壁保護膜３´上に埋め込み絶縁膜４を形成する。

次に、図７に示すように、ＣＭＰなどの方法を用いることにより、側壁絶縁膜３、側壁保護膜３´および埋め込み絶縁膜４を平坦化し、浮遊ゲート電極材６´の表面を露出させる。

次に、図８に示すように、ＲＩＥなどの異方性エッチングを用いることにより、側壁絶縁膜３、側壁保護膜３´および埋め込み絶縁膜４の一部を除去し、浮遊ゲート電極材６´の側壁の一部を露出させる凹部１１を形成する。なお、凹部１１を形成する場合、側壁絶縁膜３、側壁保護膜３´および埋め込み絶縁膜４は、トンネル絶縁膜５より上に残存させることが好ましい。

次に、図９に示すように、ＣＶＤなどの方法を用いることにより、浮遊ゲート電極材６´の側壁が覆われるようにして浮遊ゲート電極材６´上に電極間絶縁膜７を形成する。そして、ＣＶＤなどの方法を用いることにより、凹部１１が埋め込まれるようにして制御ゲート電極材８´を電極間絶縁膜７上に成膜する。

そして、ＣＶＤなどの方法を用いることにより、キャップ絶縁膜１２およびハードマスクＭ２を制御ゲート電極材８´上に順次形成する。なお、キャップ絶縁膜１２およびハードマスクＭ２としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、フォトリソグラフィ技術を用いることにより、開口部Ｋ３が設けられたレジストパターンＲ３をハードマスクＭ２上に形成する。

次に、図１０に示すように、レジストパターンＲ３をマスクとしてハードマスクＭ２をパターニングした後、そのハードマスクＭ２をマスクとしてキャップ絶縁膜１２、制御ゲート電極材８´、電極間絶縁膜７および浮遊ゲート電極材６´をエッチングすることにより、メモリセルごとに分離された浮遊ゲート電極６を形成するとともに、電極間絶縁膜７を介して浮遊ゲート電極６上に配置された制御ゲート電極８およびセレクトゲート電極１３をワード線方向ＤＷに形成する。ここで、セレクトゲート電極１３は、開口部Ｋ２´を介してその下の浮遊ゲート電極６と接続される。

次に、図１１に示すように、ＣＶＤなどの方法を用いることにより、電極間絶縁膜７の側壁が覆われるように側壁バッファ膜２１および側壁保護膜２２をキャップ絶縁膜１２上に形成する。そして、ＲＩＥなどの異方性エッチングを用いることにより、側壁バッファ膜２１および側壁保護膜２２を薄膜化し、埋め込み絶縁膜４の表面を露出させる。なお、側壁保護膜２２は、電極間絶縁膜７および埋め込み絶縁膜４に対してウェット処理のエッチングレートが異なる材料で構成することができる。すなわち、埋め込み絶縁膜４よりも側壁保護膜２２のエッチングレートの方が低い第１の薬液にて埋め込み絶縁膜４をエッチングでき、埋め込み絶縁膜４よりも側壁保護膜２２のエッチングレートの方が高い第２の薬液にて側壁保護膜２２をエッチングできるように、側壁保護膜２２を選択することができる。

例えば、電極間絶縁膜７および埋め込み絶縁膜４がシリコン酸化膜にて構成されている場合、側壁保護膜２２としてはシリコン窒化膜を用いることができる。また、第１の薬液としては弗酸、第２の薬液としては熱燐酸を用いることができる。

また、側壁バッファ膜２１は、側壁保護膜２２よりも電極間絶縁膜７に対する応力差が小さくなるように選択することができる。例えば、側壁保護膜２２がシリコン窒化膜にて構成されている場合、側壁バッファ膜２１としてはシリコン酸化膜を用いることができる。

次に、図１２に示すように、ウェットエッチングなどの方法を用いることにより、埋め込み絶縁膜４の一部を除去し、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１を形成する。なお、埋め込み絶縁膜４の一部を除去する場合、空隙ＡＧ１の上端が電極間絶縁膜７の下面まで、空隙ＡＧ１の下端がトンネル絶縁膜５より下までくるようにすることが好ましい。

そして、ウェットエッチングなどの方法を用いることにより、埋め込み絶縁膜４から露出した側壁保護膜３´および電極間絶縁膜７の側壁の側壁保護膜２２を除去する。この時、例えば、側壁保護膜３´、２２およびキャップ絶縁膜１２がシリコン窒化膜にて構成されている場合、キャップ絶縁膜１２も除去される。

次に、図１３に示すように、プラズマＣＶＤなどの方法を用いることにより、制御ゲート電極８間に架け渡されるように制御ゲート電極８上にカバー絶縁膜１０を形成し、ビット線方向ＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２を形成する。なお、カバー絶縁膜１０としては、例えば、プラズマＴＥＯＳ膜やプラズマＳｉＨ_４膜などのＣＶＤ酸化膜（シリコン酸化膜）を用いることができる。また、制御ゲート電極８上にカバー絶縁膜１０を形成する場合、空隙ＡＧ１、ＡＧ２がカバー絶縁膜１０にて埋め込まれないようにするために、カバレッジの悪い条件に設定することができる。

ここで、空隙ＡＧ１の埋め込み絶縁膜４が除去される前に、側壁保護膜３´、２２にてトンネル絶縁膜５および電極間絶縁膜７の側壁を覆うことにより、埋め込み絶縁膜４と、トンネル絶縁膜５および電極間絶縁膜７との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜５および電極間絶縁膜７を保護することができる。

（第４実施形態）
図１４は、第４実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
図１４において、半導体基板１には、ビット線方向ＤＢにトレンチ２が形成され、半導体基板１に形成されるメモリセルのアクティブエリアが分離されている。そして、トレンチ２の側壁には側壁絶縁膜３が形成されている。

また、半導体基板１上のアクティブエリアには、トンネル絶縁膜５を介して浮遊ゲート電極６がメモリセルごとに形成されている。浮遊ゲート電極６上には、電極間絶縁膜７を介して制御ゲート電極８がワード線方向ＤＷに形成されている。制御ゲート電極８上にはカバー絶縁膜１０が形成されている。

ここで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間には、トレンチ２の底の側壁絶縁膜３に達するように空隙ＡＧ１が形成されている。この空隙ＡＧ１は、制御ゲート電極８下に潜るようにして隣接するメモリセルに渡ってトレンチ２内に連続して形成することができる。なお、図１４の例では、トレンチ２の側壁に側壁絶縁膜３を設ける方法について説明したが、側壁絶縁膜３はなくてもよい。この場合、空隙ＡＧ１はトレンチ２の底に達していてもよい。

また、カバー絶縁膜１０は、浮遊ゲート電極６間が完全に埋め込まれないようにして制御ゲート電極８間に掛け渡されることで、ビット線方向ＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２が形成されている。

ここで、トレンチ２の底までに入り込むように空隙ＡＧ１を形成することにより、制御ゲート電極８と半導体基板１との間のフリンジ容量を低減することができる。このため、浮遊ゲート電極６と制御ゲート電極８とのカップリング比を向上させることができ、書き込み電圧を低下させることができる。

（第５実施形態）
図１５〜図２１は、第５実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図１８（ａ）〜図２１（ａ）は図２のＡ−Ａ線で切断した断面図、図１８（ｂ）〜図２１（ｂ）は図２のＢ−Ｂ線で切断した断面図、図１５（ａ）〜図１７（ａ）および図１８（ｃ）〜図２１（ｃ）は図２のＣ−Ｃ線で切断した断面図、図１５（ｂ）〜図１７（ｂ）および図１８（ｄ）〜図２１（ｄ）は周辺回路部で切断した断面図である。

図１５において、図３〜図５と同様の工程を経ることで半導体基板１にトレンチ２、２´を形成する。そして、ＣＶＤなどの方法を用いることにより、トレンチ２、２´の側壁が覆われるように浮遊ゲート電極材６´上に側壁絶縁膜３を形成する。そして、ＣＶＤなどの方法を用いることにより、トレンチ２全体が埋め込まれるようにして側壁絶縁膜３上に埋め込み絶縁膜３１を形成する。さらに、ＣＶＤなどの方法を用いることにより、トレンチ２´全体が埋め込まれるようにして埋め込み絶縁膜３１上に埋め込み絶縁膜３２を形成する。

なお、埋め込み絶縁膜３１は、トンネル絶縁膜５、電極間絶縁膜７および埋め込み絶縁膜３２よりもウェット処理に対してエッチングレートが高い材料で構成することができる。例えば、トンネル絶縁膜５、電極間絶縁膜７および埋め込み絶縁膜３２がシリコン酸化膜にて構成されている場合、埋め込み絶縁膜３１としてはシリコン窒化膜を用いることができる。また、埋め込み絶縁膜３１をウェットエッチングする薬液としては熱燐酸を用いることができる。

次に、図１６に示すように、ＣＭＰなどの方法を用いることにより、埋め込み絶縁膜３２を平坦化し、埋め込み絶縁膜３１の表面を露出させる。

次に、図１７に示すように、ＲＩＥなどの異方性エッチングを用いることにより、埋め込み絶縁膜３１の一部を除去し、浮遊ゲート電極材６´の側壁の一部を露出させる凹部１１を形成する。

次に、図１８に示すように、ＣＶＤなどの方法を用いることにより、浮遊ゲート電極材６´の側壁が覆われるようにして浮遊ゲート電極材６´上に電極間絶縁膜７を形成する。そして、ＣＶＤなどの方法を用いることにより、凹部１１が埋め込まれるようにして制御ゲート電極材８´を電極間絶縁膜７上に成膜する。

そして、ＣＶＤなどの方法を用いることにより、キャップ絶縁膜１２およびハードマスクＭ２を制御ゲート電極材８´上に順次形成する。そして、フォトリソグラフィ技術を用いることにより、開口部Ｋ３が設けられたレジストパターンＲ３をハードマスクＭ２上に形成する。

次に、図１９に示すように、レジストパターンＲ３をマスクとしてハードマスクＭ２をパターニングした後、そのハードマスクＭ２をマスクとしてキャップ絶縁膜１２、制御ゲート電極材８´、電極間絶縁膜７および浮遊ゲート電極材６´をエッチングすることにより、メモリセルごとに分離された浮遊ゲート電極６を形成するとともに、電極間絶縁膜７を介して浮遊ゲート電極６上に配置された制御ゲート電極８およびセレクトゲート電極１３をワード線方向ＤＷに形成する。

次に、図２０に示すように、ウェットエッチングなどの方法を用いることにより、トレンチ２内の埋め込み絶縁膜３１を全て除去し、トレンチ２の底まで入り込んだ空隙ＡＧ１をワード線方向ＤＷに隣接する浮遊ゲート電極６間に形成する。

次に、図２１に示すように、プラズマＣＶＤなどの方法を用いることにより、制御ゲート電極８間に架け渡されるように制御ゲート電極８上にカバー絶縁膜１０を形成し、ビット線方向にＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２を形成する。

ここで、トレンチ２の底までに入り込むように空隙ＡＧ１を形成することにより、制御ゲート電極８と半導体基板１との間のフリンジ容量を低減することができ、浮遊ゲート電極６と制御ゲート電極８とのカップリング比を向上させることができる。

また、埋め込み絶縁膜３１は、トンネル絶縁膜５および電極間絶縁膜７よりもウェット処理に対してエッチングレートが高い材料で構成することにより、トレンチ２内の埋め込み絶縁膜３１を全て除去した場合においても、トンネル絶縁膜５および電極間絶縁膜７のエッチングダメージを抑制することができる。

（第６実施形態）
図２２は、第６実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す平面図、図２３は、第６実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す断面図である。なお、図２３（ａ）は図２２のＥ−Ｅ線で切断した断面図、図２３（ｂ）は図２２のＦ−Ｆ線で切断した断面図、図２３（ｃ）は図２２のＧ−Ｇ線で切断した断面図、図２３（ｄ）は図２２のＨ−Ｈ線で切断した断面図である。

図２２および図２３において、周辺回路部のアクティブエリアＡＡはトレンチＴＣにて分離されている。そして、周辺回路部のアクティブエリアＡＡ上にゲート電極４１が形成されることで周辺トランジスタが形成されている。なお、ゲート電極４１はトレンチＴＣ上にはみ出すように配置することができ、ゲート電極４１のはみ出し部上にはゲートコンタクトＧＣが設けられている。なお、周辺回路部は図２のメモリセルアレイの周辺に設けることができる。

ここで、ゲート電極４１下には、電極間絶縁膜７を介して下部ゲート電極４３が配置され、下部ゲート電極４３下にはトンネル絶縁膜５が配置されている。そして、ゲート電極４１は、下部ゲート電極４３と図示しない開口部を介して電気的に接続されている。また、ゲート電極４１の側壁にはサイドウォール４２が形成されている。

ここで、トレンチＴＣには、浮遊ゲート電極６の上面と同じ高さまで埋め込み絶縁膜３１が埋め込まれている。そして、ゲート電極４１下の埋め込み絶縁膜３１の一部が除去されることで、ゲート電極４１下に空隙ＡＧ３が形成されている。なお、ゲート電極４１のゲート長はＬ、ゲート電極４１のゲート幅はＷとすることができる。そして、ゲート電極４１の機械的強度を確保するために、トレンチＴＣ上においてゲート電極４１の幅方向にＷ／２以上の埋め込み絶縁膜３１がゲート電極４１下に残るように空隙ＡＧ３を形成することが好ましい。

また、空隙ＡＧ３は、図２０の工程で空隙ＡＧ１を形成する時に同時に形成することができる。また、サイドウォール４２にて空隙ＡＧ３が埋め込まれないようにするために、埋め込み性の悪い条件にてサイドウォール４２を成膜することができる。

ここで、トレンチＴＣ上においてゲート電極４１下に空隙ＡＧ３を形成することにより、ゲート電極４１と半導体基板１との間のフリンジ容量を低減することができ、隣接アクティブエリア間のトレンチTC下部を介して流れる電流を抑制することができる。この結果、フィールド反転耐圧を向上させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１半導体基板、２、２´、ＴＣトレンチ、３側壁絶縁膜、３´、２２側壁保護膜、４、３１、３２埋め込み絶縁膜、５トンネル絶縁膜、６浮遊ゲート電極、７電極間絶縁膜、８制御ゲート電極、１０カバー絶縁膜、ＡＧ１〜ＡＧ３空隙、ＡＡアクティブエリア、ＣＢビット線コンタクト、ＧＣゲートコンタクト、ＷＬ０、ＷＬ１ワード線、ＳＧ１、ＳＧ２、１３セレクトゲート電極、６´ 浮遊ゲート電極材、８´ 制御ゲート電極材、Ｍ１、Ｍ２ハードマスク、Ｒ１、Ｒ３レジストパターン、Ｋ１、Ｋ３、Ｋ１´、Ｋ２´ 開口部、１２キャップ絶縁膜、２１側壁バッファ膜、４１ゲート電極、４２サイドウォール、４３下部ゲート電極

Claims

トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が半導体基板上に順次積層された複数のメモリセルと、
前記半導体基板に設けられ、前記メモリセルのアクティブエリアを分離するトレンチと、
ワード線方向に隣接する前記電荷蓄積層間の前記制御ゲート電極下に潜り込むように設けられ、前記メモリセルのアクティブエリアを分離する前記半導体基板に設けられたトレンチの底まで入り込み、かつ、下面が前記電荷蓄積層の下面よりも低い位置に存在する第１の空隙と、
前記複数のメモリセルが設けられたメモリセルアレイの周辺の周辺回路部に形成された周辺トランジスタと、
前記周辺トランジスタのゲート電極直下のトレンチに形成された第２の空隙とを備えることを特徴とする不揮発性半導体記憶装置。
トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が半導体基板上に順次積層された複数のメモリセルと、
前記半導体基板に設けられ、前記メモリセルのアクティブエリアを分離するトレンチと、
前記トレンチの側壁に形成された側壁絶縁膜と、
ワード線方向に隣接する前記電荷蓄積層間の前記制御ゲート電極下に潜り込むように設けられ、前記メモリセルのアクティブエリアを分離する前記半導体基板に設けられたトレンチの底の側壁絶縁膜まで達し、かつ、下面が前記電荷蓄積層の下面よりも低い位置に存在する第１の空隙と、
前記複数のメモリセルが設けられたメモリセルアレイの周辺の周辺回路部に形成された周辺トランジスタと、
前記周辺トランジスタのゲート電極直下のトレンチに形成された第２の空隙とを備えることを特徴とする不揮発性半導体記憶装置。
トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が半導体基板上に順次積層された複数のメモリセルと、
前記半導体基板に設けられ、前記メモリセルのアクティブエリアを分離するトレンチと、
ワード線方向に隣接する前記電荷蓄積層間の前記制御ゲート電極下に潜り込むように設けられ、前記メモリセルのアクティブエリアを分離する前記半導体基板に設けられたトレンチに入り込み、かつ、下面が前記電荷蓄積層の下面よりも低い位置に存在する第１の空隙と、
前記トレンチの途中まで埋め込まれている埋め込み絶縁膜と、
前記トレンチ内に残存し、前記トンネル絶縁膜および前記埋め込み絶縁膜に対してウェット処理のエッチングレートの異なる側壁保護膜と、
前記複数のメモリセルが設けられたメモリセルアレイの周辺の周辺回路部に形成された周辺トランジスタと、
前記周辺トランジスタのゲート電極直下のトレンチに形成された第２の空隙とを備えることを特徴とする不揮発性半導体記憶装置。
セレクトゲート電極を含み、前記メモリセルのアクティブエリアに接続されて形成されたセレクトゲートトランジスタをさらに備え
前記第１の空隙は、前記トレンチに沿って前記セレクトゲート電極下に存在することを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
前記第１の空隙は、前記トレンチに沿って前記セレクトゲート電極下を貫通していることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極材を成膜する工程と、
前記浮遊ゲート電極材および前記トンネル絶縁膜を介して前記半導体基板にトレンチをビット線方向に形成する工程と、
前記トンネル絶縁膜の側壁および前記トレンチの側壁に第１の側壁保護膜を形成する工程と、
前記第１の側壁保護膜を介して前記トレンチ内に埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜および前記浮遊ゲート電極材上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極材を成膜する工程と、
前記制御ゲート電極材、前記電極間絶縁膜および前記浮遊ゲート電極材をパターニングすることにより、メモリセルごとに分離された浮遊ゲート電極を形成するとともに、前記浮遊ゲート電極上に配置された制御ゲート電極をワード線方向に形成する工程と、
前記制御ゲート電極材、前記電極間絶縁膜および前記浮遊ゲート電極材をパターニングすることにより、セレクトゲート電極をワード線方向に形成する工程と、
前記電極間絶縁膜の側壁に第２の側壁保護膜を形成する工程と、
前記トレンチ内の埋め込み絶縁膜の一部を除去することにより、前記ワード線方向に隣接する前記浮遊ゲート電極間の前記制御ゲート電極下に潜り込むように前記セレクトゲート電極に隣接する前記浮遊ゲート電極と前記セレクトゲート電極の間まで連続して延び、下面が前記浮遊ゲート電極の下面よりも低い位置に存在する空隙を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
前記第１および第２の側壁保護膜は、前記トンネル絶縁膜および前記電極間絶縁膜に対してウェット処理のエッチングレートが異なることを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。