JP4923078B2 - 半導体記憶装置及びその半導体記憶装置の製造方法 - Google Patents

Description

本発明は、半導体記憶装置及びその半導体記憶装置の製造方法に関し、特に、メモリセルトランジスタ、選択ゲートトランジスタ、及び高電圧型の周辺回路トランジスタを備えるＮＡＮＤ型半導体記憶装置及びその半導体記憶装置の製造方法に関する。

従来の半導体記憶装置では、ワードライン間は酸化膜又は窒化膜により埋め込まれていた。その結果、素子の微細化に伴いワードライン間隔が短くなり、隣接するワードラインの浮遊ゲート電極間や浮遊ゲート−拡散層間に発生する寄生容量により書き込み速度が低下する、いわゆるＹｕｐｉｎ／Ｅｎｄａ効果が問題になっていた。

このような問題を解決するため、ワードライン及びワードライン間に埋め込み性の悪い酸化膜を堆積し、隣接する浮遊ゲート電極間にエアギャップ（空洞）を形成し、選択ゲートトランジスタの側面に擬制窒化膜を形成することで寄生容量を低減する手法が提案されている（たとえば、特許文献１及び特許文献２を参照）。

しかしながら、高電圧型の周辺回路トランジスタは、メモリセルトランジスタ及び選択ゲートトランジスタに比べてゲート酸化膜が厚いので、酸化膜に比べて固定電荷が多い窒化膜を含む犠牲窒化膜に起因するトランジスタ特性の劣化が問題になっていた。

また、積層構造の側壁絶縁膜を形成することによって、選択ゲートトランジスタ間の側壁絶縁膜が厚くなるので、半導体記憶装置のシュリンクが妨げられるという問題もあった。

米国特許出願公開第２００６／０００１０７３号明細書 米国特許出願公開第２００６／０２３１８８４号明細書

本発明の目的は、メモリセル間にエアギャップを備えた半導体記憶装置のトランジスタ特性の劣化を防ぎ、且つ、半導体記憶装置のシュリンクを促進する半導体記憶装置及びその半導体記憶装置の製造方法を提供することである。

本発明の一態様によれば、
半導体基板と、
前記半導体基板上に形成され、順に積層されたトンネル絶縁膜、電荷蓄積層、絶縁膜、及び制御ゲート電極を含む複数のメモリセルを有するメモリセルトランジスタと、
前記メモリセルトランジスタに隣接して配置された選択ゲートトランジスタと、
高電圧型の周辺回路トランジスタと、を備え、
前記メモリセルトランジスタは、その上部に形成された第１絶縁膜と接し、且つ、前記第１絶縁膜及び前記メモリセル間に囲まれた領域に空洞部を有し、
前記選択ゲートトランジスタは、その上部に形成された前記第１絶縁膜と接し、且つ、前記メモリセルトランジスタ側の側面で前記第１絶縁膜より固定電荷の多い第２絶縁膜を含む積層絶縁膜と接し、
前記周辺回路トランジスタは、その上部に形成された前記第１絶縁膜と接し、且つ、その側面で単層絶縁膜と接することを特徴とする半導体記憶装置が提供される。

本発明の一態様によれば、
半導体基板上に、トンネル絶縁膜、電荷蓄積層、絶縁膜、及び制御ゲート電極を含むメモリセルを有するメモリセルトランジスタ、前記メモリセルトランジスタに隣接して配置された選択ゲートトランジスタ、並びに高電圧型の周辺回路トランジスタのゲート電極を加工する工程と、
前記メモリセルトランジスタ、前記選択ゲートトランジスタ、及び前記周辺回路トランジスタを覆い、前記メモリセルトランジスタのメモリセル間を埋め込む絶縁膜を形成する工程と、
前記メモリトランジスタ、前記選択ゲートトランジスタ、及び前記周辺回路トランジスタの側面に残るように前記絶縁膜を加工する工程と、
前記メモリセルトランジスタに隣接しない前記選択ゲートトランジスタの側面及び前記周辺回路トランジスタの側面に残った前記絶縁膜を選択的に除去する工程と、
前記絶縁膜よりも固定電荷の少ないスペーサ絶縁膜を、前記選択ゲートトランジスタ及び前記周辺回路トランジスタの側面に形成すると共に、前記メモリセルトランジスタと前記選択ゲートトランジスタとの間を埋め込むように形成する工程と
前記メモリセルトランジスタのメモリセル間の前記絶縁膜を除去する工程と、
前記半導体基板の全面に、バリア絶縁膜を堆積させ、前記メモリセルトランジスタの上部を覆うと共に、前記メモリセルトランジスタのメモリセル間に空洞部を形成する工程と、を備えることを特徴とする半導体記憶装置の製造方法が提供される。

本発明によれば、メモリセル間にエアギャップを備えた半導体記憶装置のトランジスタ特性の劣化を防ぎ、且つ、半導体記憶装置のシュリンクを促進することができる。

本発明の実施形態に係る半導体記憶装置のメモリセルアレイ領域１００及び周辺回路領域２００の平面構造を図示している。 本発明の実施形態に係る半導体記憶装置の製造方法の一工程を示す工程断面図である。 本発明の実施形態に係る半導体記憶装置の製造方法の図２に続く工程を示す工程断面図である。 本発明の実施形態に係る半導体記憶装置の製造方法の図３に続く工程を示す工程断面図である。 本発明の実施形態に係る半導体記憶装置の製造方法の図４に続く工程を示す工程断面図である。 本発明の実施形態に係る半導体記憶装置の製造方法の図５に続く工程を示す工程断面図である。 本発明の実施形態に係る半導体記憶装置の製造方法の図６に続く工程を示す工程断面図である。 本発明の実施形態に係る半導体記憶装置の製造方法の図７に続く工程を示す工程断面図である。 本発明の実施形態に係る半導体記憶装置の製造方法の図８に続く工程を示す工程断面図である。 本発明の実施形態に係る半導体記憶装置の製造方法の図９に続く工程を示す工程断面図である。 本発明の実施形態に係る半導体記憶装置の製造方法の図１０に続く工程を示す工程断面図である。 本発明の実施形態に係る半導体記憶装置の製造方法の図１１に続く工程を示す工程断面図である。 本発明の実施形態に係る半導体記憶装置の製造方法の図１２に続く工程を示す工程断面図である。 本発明の実施形態に係る半導体記憶装置の断面構造を示している。

以下、本発明の実施形態について図面を参照して説明する。

本発明の実施形態に係る半導体記憶装置の構造について説明する。図１は、本発明の実施形態に係る半導体記憶装置のメモリセルアレイ領域１００及び周辺回路領域２００の平面構造を図示している。図１４は、本発明の実施形態に係る半導体記憶装置の断面構造を示している。図１４において、（ａ）は図１に示すＡ−Ａ線に沿ったメモリセルトランジスタの縦断面、（ｂ）は図１に示すＢ−Ｂ線に沿ったメモリセルトランジスタ端部及び選択ゲートトランジスタの縦断面、（ｃ）は図１に示すＣ−Ｃ線に沿ったメモリセルトランジスタの縦断面、（ｄ）は図１に示すＤ−Ｄ線に沿った周辺回路トランジスタの縦断面である。

図１（ａ）に示すように、メモリセルアレイ領域１００の表面領域は、複数のアクティブ領域ＡＡと複数の素子分離領域ＳＴＩから構成されている。アクティブ領域ＡＡ及び素子分離領域ＳＴＩはＹ方向に延在し、Ｘ方向において、１つのアクティブ領域ＡＡは２つの素子分離領域ＳＴＩに挟み込まれている。

図１（ａ）に示すように、複数のワード線ＷＬはＹ方向に一定の間隔をおいて、Ｘ方向に延在し、アクティブ領域ＡＡと交差している。複数のメモリセルＭＣは、ワード線ＷＬとアクティブ領域ＡＡとの交差箇所にそれぞれ設けられている。このメモリセルＭＣが配置されている領域をメモリセル領域ＭＣＳとする。

このメモリセル領域ＭＣＡに挟まれた領域（選択ゲート領域ＳＧＡ）に、Ｘ方向に延びる選択ゲート線ＳＧＬが配置され、選択ゲートトランジスタＳＴが選択ゲート線ＳＧＬとアクティブ領域ＡＡとの交差箇所にそれぞれ設けられている。ワード線ＷＬと選択ゲート線ＳＧＬ間の距離は、ワード線ＷＬ間の距離よりも長い。この選択ゲートＳＧＬはＹ方向において２本隣接するように配置されている。選択ゲートＳＧＬ間の距離は、ワード線ＷＬと選択ゲート線ＳＧＬ間の距離よりも長い。また、２つの選択ゲート線ＳＧＬ間のアクティブ領域ＡＡ内には、コンタクトＣｏｎが設けられ、これは２つの選択ゲートトランジスタＳＴで共有される。

また、図１（ｂ）に示すように、周辺回路領域２００内には、高耐圧系ＭＩＳトランジスタＨＶＴｒが設けられている。以下、本実施形態において、周辺回路領域２００の高耐圧系ＭＩＳトランジスタＨＶＴｒが配置（形成）される領域を高耐圧系トランジスタ形成領域ＨＶＴＡと呼ぶ。高耐圧系トランジスタ形成領域ＨＶＴＡはそれぞれ素子分離領域（図示せず）に取り囲まれ、お互いに電気的に分離されている素子領域ＤＡが存在する。各高耐圧系ＭＩＳトランジスタＨＶＴｒのゲート電極ＧＥは素子領域ＤＡを縦断するようにＸ方向に延び、素子分離領域ＳＴＩ上まで引き出されている。その引き出された箇所において、コンタクトＣｏｎがゲート電極ＧＥにそれぞれ設けられている。

次に、本発明の実施形態に係る半導体記憶装置の断面について説明する。本発明の実施形態に係る半導体記憶装置の断面は、図１４に示すように、半導体基板１と、半導体基板１上に形成され、順に積層されたトンネル絶縁膜２ａ、電荷蓄積層３（浮遊ゲート電極）、インターポリ絶縁膜５、及び制御ゲート電極６を含む複数のメモリセル（ワード線ＷＬ）を有するメモリセルトランジスタと、を備えている。

また、本発明の実施形態に係る半導体記憶装置は、メモリセルトランジスタに隣接して配置された選択ゲートトランジスタＳＴを備えている。この選択ゲートトランジスタＳＴは、トンネル絶縁膜２ａ上に形成されたゲート電極を有している。このゲート電極の構造は、次の点を除いて、メモリセルのゲート電極と同じである。選択ゲートトランジスタＳＴのゲート電極がメモリセルのゲート電極と異なる点は、インターポリ絶縁膜５が開口を有しており、この開口を通じて電荷蓄積層３と制御ゲート電極６とが接続されている点である。

また、本発明の実施形態に係る半導体記憶装置は、周辺回路領域に形成された高電圧型の周辺回路トランジスタＰＴを備えている。この周辺回路トランジスタＰＴは、ゲート絶縁膜２ｂ上に形成されたゲート電極を有している。ここで、ゲート絶縁膜２ｂはトンネル絶縁膜２ａと同じ材質で合っても良いし、異なる材質であっても良いし、異なる膜厚を有していても良い。このゲート電極の構造は選択ゲートトランジスタＳＴのゲート電極と同じである。すなわち、周辺回路トランジスタＰＴのゲート電極では、インターポリ絶縁膜５が開口を有しており、この開口を通じて電荷蓄積層３と制御ゲート電極６とが接続されている。

メモリセルトランジスタは、その上部に形成された第１絶縁膜（バリア絶縁膜）（例えば、シリコン酸化膜）１９と接している。また、メモリセルトランジスタは、第１絶縁膜１９とメモリセル（ワード線ＷＬ）間とに囲まれた領域に空洞部（エアギャップ）２０を有している。なお、メモリセルと空洞部２０との間に保護絶縁膜（例えば、シリコン酸化膜）１０が形成されていても良い。

選択ゲートトランジスタＳＴのメモリセル側の側面には、保護絶縁膜１０が形成されている。この保護絶縁膜１０の側面には、第１絶縁膜１９より固定電荷の多い第２絶縁膜（犠牲窒化膜）（例えば、シリコン窒化膜）１１が形成されている。第２絶縁膜１１の上面は、選択ゲートトランジスタＳＴの上面よりも低くなっている。さらに、この第２絶縁膜１１を覆うようにカバー絶縁膜（例えば、シリコン酸化膜）１２が形成されている。これら保護絶縁膜１０、第２絶縁膜１１、及びカバー絶縁膜１２が積層絶縁膜を構成している。すなわち、選択ゲートトランジスタＳＴは、その上部に形成された第１絶縁膜１９と接し、且つ、メモリセルトランジスタ側の側面で第１絶縁膜１９より固定電荷の多い第２絶縁膜１１を含む積層絶縁膜と接している。

同様に、メモリセルの選択ゲートトランジスタＳＴの側の側面にも、選択ゲートトランジスタＳＴに形成された積層絶縁膜と同じ構造を有する積層絶縁膜が形成されている。メモリセルと選択ゲートトランジスタＳＴの積層絶縁膜との間にはスペーサ絶縁膜１５が埋め込まれている。また、スペーサ絶縁膜１５上には、メモリセル上から連続する第１絶縁膜１９が形成されている。なお、カバー絶縁膜１２とスペーサ絶縁膜１５の材質が同じ場合には積層絶縁膜の各層の境界が不明確になるが、第２絶縁膜１１とカバー絶縁膜１２の境界からおおよその境界が推定される。

選択ゲートトランジスタＳＴ間及び周辺回路トランジスタＰＴの側面には、保護絶縁膜１０が形成されている。この保護絶縁膜１０の側面には、半導体基板１上から連続するスペーサ絶縁膜１５が形成されている。ここで、保護絶縁膜１０とスペーサ絶縁膜１５が同じ材質から構成されているので、保護絶縁膜１０及びスペーサ絶縁膜１５は単層絶縁膜を構成している。また、保護絶縁膜１０が形成されていない場合もあり、この場合は、スペーサ絶縁膜１５の単層絶縁膜となる。また、ライナー絶縁膜１６（例えば、シリコン酸化膜）上には、層間絶縁膜１７が形成されている。すなわち、選択ゲートトランジスタＳＴは、メモリセルトランジスタと反対側の側面で、保護絶縁膜１０及びスペーサ絶縁膜１５から構成される単層絶縁膜と接している。また、周辺回路トランジスタＰＴは、その上部に形成された第１絶縁膜１９と接し、且つ、その側面で保護絶縁膜１０及びスペーサ絶縁膜１５から構成される単層絶縁膜と接している。

選択ゲートトランジスタ１７間及び周辺回路トランジスタＰＴ間には層間絶縁膜１７が形成されている。また、層間絶縁膜１７は、スペーサ絶縁膜１５の側面と空洞部２０を介して形成されている。

本発明の実施形態に係る半導体記憶装置の製造方法について、図面を参照して説明する。図２乃至図１３は、本発明の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。図２乃至図１３において、（ａ）は図１に示すＡ−Ａ線に沿ったメモリセルトランジスタの縦断面、（ｂ）は図１に示すＢ−Ｂ線に沿ったメモリセルトランジスタ端部及び選択ゲートトランジスタの縦断面、（ｃ）は図１に示すＣ−Ｃ線に沿ったメモリセルトランジスタの縦断面、（ｄ）は図１に示すＤ−Ｄ線に沿った周辺回路トランジスタの縦断面である。

ワードライン加工までの工程について図２を参照して説明する。

図２に示すように、半導体基板１上にシリコン酸化膜からなるトンネル絶縁膜２ａ、ポリシリコン膜からなる電荷蓄積層３（第１ポリシリコン膜）を形成する。ここで、周辺回路トランジスタＰＴのトンネル絶縁膜２ａは、その他の領域のトンネル絶縁膜２ａより厚くなるように形成される。その結果、周辺回路トランジスタＰＴは、高電圧型のトランジスタとなる。

第１方向（図１のＹ方向）に沿って所定間隔を空けて、電荷蓄積層３、トンネル絶縁膜２ａ、及び半導体基板１を除去して溝を形成する。この溝に、シリコン酸化膜を所定の高さまで埋め込んで素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ））４を形成する。

電荷蓄積層３及び素子分離領域４を覆うようにインターポリ絶縁膜５を形成し、インターポリ絶縁膜５上に第１ポリシリコン膜を形成する。選択ゲートトランジスタＳＴが形成される領域（選択ゲート形成領域ＳＧＡ）及び周辺回路トランジスタＰＴが形成される領域（高耐圧系トランジスタ形成領域ＨＶＴＡ）の所定箇所の第１ポリシリコン膜及びインターポリ絶縁膜５の一部を除去して溝を形成する。この溝を埋め込むように、第１ポリシリコン膜上に第２ポリシリコン膜を形成する。

その結果、メモリセルトランジスタでは、制御ゲート電極６は第２ポリシリコン膜から構成される。また、選択ゲートトランジスタＳＴ及び周辺回路トランジスタＰＴでは、インターポリ絶縁膜５の上下にポリシリコン膜（電極層）が接続されたエッチングインターポリ構造になっている。

制御ゲート電極６上にシリコン窒化膜７を形成する。そして、第１方向に直交する第２方向（図１のＸ方向）に沿って所定間隔を空けて、シリコン窒化膜７、制御ゲート電極６、インターポリ絶縁膜５、浮遊ゲート電極４、及びトンネル絶縁膜２ａを除去することでワードライン（メモリセルトランジスタのゲート電極）、選択ゲートトランジスタＳＴのゲート電極及び周辺回路トランジスタＰＴのゲート電極を加工することができる。なお、トンネル絶縁膜２ａは除去せずに残しても良い。

ここで、選択ゲートトランジスタＳＴに隣接するワードラインＷＬ１と選択ゲートトランジスタＳＴとの間隔Ｌ１は、ワードラインのボトムの幅Ｌ２の３倍以上となるようにする。選択ゲートトランジスタＳＴは複数のワードラインＷＬの両端にそれぞれ１つずつ配置される。

ワードライン加工までの工程を行った後、ワードラインＷＬ、選択ゲートトランジスタＳＴ及び周辺回路トランジスタＰＴのゲート電極を覆うように、保護絶縁膜（シリコン酸化膜）１０を形成する。ここで、保護絶縁膜１０はワードラインＷＬ間、ワードラインＷＬと選択ゲートトランジスタＳＴの電極間、選択ゲートトランジスタＳＴの電極間及び周辺回路トランジスタＰＴ間が埋め込まれないような膜厚で形成する。その後、ワードラインＷＬ、選択ゲートトランジスタＳＴ及び周辺回路トランジスタＰＴの電極をマスクとして不純物注入を行い半導体基板１の表面部に拡散層（図示せず）を形成する。

そして、保護絶縁膜１０を覆い、且つ、ワードラインＷＬ（メモリセル）間を埋め込むように第２絶縁膜１１を形成する。ここで、ワードラインＷＬとワードラインＷＬと選択ゲートトランジスタＳＴの電極間及び保護絶縁膜１０及び周辺回路トランジスタＰＴの電極間は埋め込まれない。この第２絶縁膜１１は、例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成することが好適である。なお、第２絶縁膜１１は、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：減圧化学気相成長）法やプラズマＣＶＤ法で形成してもよい。

図３に示すように、第２絶縁膜１１をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）によりエッチバックし、選択ゲートトランジスタＳＴの側面、周辺回路トランジスタＰＴの側面、及び選択ゲートトランジスタＳＴの側面に対向するワードラインＷＬ１の側面にサイドウォール（側壁膜）ＳＷを形成する。サイドウォールＳＷは第２絶縁膜１１及び保護絶縁膜１０からなる。

このとき、ＲＩＥのエッチング条件として、選択ゲートトランジスタＳＴの側面及び周辺回路トランジスタＰＴの側面の第２絶縁膜１１の上部が下部より多くエッチバックされるような条件を用いる。すなわち、メモリトランジスタ、選択ゲートトランジスタＳＴ、及び周辺回路トランジスタＰＴの側面に残るようにサイドウォールＳＷを加工する。その結果、サイドウォールＳＷの上部が削られ、サイドウォールＳＷの上面がシリコン窒化膜７の上面より低くなる。なお、ワードラインＷＬ間に埋め込まれた第２絶縁膜１１も同時にエッチングされる。しかし、第２絶縁膜１１の上部の一部が削られるのみで、ワードラインＷＬ間には残存する。

図４に示すように、半導体基板１の全面にカバー絶縁膜（シリコン酸化膜）１２を形成する。ここで、カバー絶縁膜１２はワードラインＷＬと選択ゲートトランジスタＳＴの電極間及び周辺回路トランジスタＰＴの電極間が埋め込まれない膜厚で形成する。

図５に示すように、選択ゲートトランジスタＳＴの中央付近からワードラインＷＬを覆うようにレジスト１４を形成し、リソグラフィ処理により選択ゲートトランジスタＳＴ間を開口させる。この時、周辺回路トランジスタＰＴも開口される。

図６に示すように、レジスト１４の開口から露出された部分のカバー絶縁膜１２を除去する。すなわち、メモリセルトランジスタに隣接しない選択ゲートトランジスタＳＴの側面及び周辺回路トランジスタの側面ＰＴに残ったカバー絶縁膜１２を選択的に除去する。その結果、選択ゲートトランジスタ間及び周辺回路トランジスタＰＴのサイドウォールＳＷの表面が露出される。このカバー絶縁膜１２の除去は、例えば、ＲＩＥにより行われる。ここで、カバー絶縁膜１２と保護絶縁膜１０の材質が同じ場合には、保護絶縁膜１０が削られる可能性がある。しかし、保護絶縁膜１０の一部が削られてもシリコン窒化膜７が露出しなければ良い。

図７に示すように、レジスト１４を除去する。なお、レジスト１４の除去には、Ａｓｈｉｎｇ（灰化）及びＳＰＭ（硫酸過水）洗浄、ＡＰＭ（アンモニア過水）洗浄を組み合わせたプロセスを用いる。その後、ワードラインＷＬ１と反対側の選択ゲートトランジスタＳＴの側面及び周辺回路トランジスタＰＴの側面に形成された第２絶縁膜１１を、例えば、保護絶縁膜１０を保護膜としてホットリン酸によるウェットエッチングにより除去する。また、選択ゲートトランジスタＳＴの側面に対向するワードラインＷＬ１の側面及びワードラインＷＬ１と対向する側の選択ゲートトランジスタＳＴの側面に形成されたサイドウォールＳＷ、並びにワードラインＷＬ間に形成された第２絶縁膜１１はカバー絶縁膜１２に覆われているので除去されない。

ここで、レジスト１４を用いて選択的サイドウォールＳＷの除去工程を行うことが好適である。特に、保護絶縁膜１０にシリコン酸化膜を用いた場合には、ホットリン酸によるウェットエッチングが、第２絶縁膜１１に対してエッチング選択比が高くなるので、好適である。しかし、レジスト１４はホットリン酸によるウェットエッチングで溶けてしまうのでマスクとして使用することができない。そこで、選択ゲートトランジスタＳＴの側面に対向するワードラインＷＬ１の側面及びワードラインＷＬ１と対向する側の選択ゲートトランジスタＳＴの側面にサイドウォールＳＷが形成され、ワードラインＷＬ間に形成された第２絶縁膜１１を覆うカバー絶縁膜１２が形成されている。

図８に示すように、半導体基板１の全面に、例えば、ＬＰ−ＣＶＤ法によりシリコン酸化膜を堆積させ、スペーサ絶縁膜１５を形成する。この工程で、ワードラインＷＬと選択ゲートトランジスタＳＴとの間がスペーサ絶縁膜１５で埋め込まれる。同時に、周辺回路トランジスタＰＴの側面にもスペーサ絶縁膜１５が形成される。ここで、カバー絶縁膜１２とスペーサ絶縁膜１５の材料が同じである場合には、これらの絶縁膜は単層絶縁膜になる。

図９に示すように、半導体基板１の全面に、例えば、ＬＰ−ＣＶＤ法により、シリコン窒化膜からなるライナー絶縁膜１６を形成する。ここでライナー絶縁膜１６はスペーサ絶縁膜１５の上面に沿って形成される。その後、ＲＩＥ等の異方性エッチングにより選択ゲートトランジスタＳＴ間及び周辺回路トランジスタＰＴの側面以外に形成されたライナー絶縁膜１６を除去する。

図１０に示すように、シリコン酸化膜またはＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を埋め込んで層間絶縁膜１７を形成する。ここで、選択ゲートトランジスタＳＴ間及び周辺回路トランジスタＰＴ間が層間絶縁膜１７で埋め込まれる。そして、シリコン窒化膜７をストッパとしてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）により平坦化処理を行う。ここで、ワードラインＷＬ間の第２絶縁膜１１の上面は露出される。一方、ワードラインＷＬ１と選択ゲートトランジスタＳＴ間のサイドウォールＳＷの上面は、シリコン窒化膜７の上面より低い位置にあるためにスペーサ絶縁膜１５に覆われているので、露出しない。

図１１に示すように、シリコン窒化膜７を、例えば、ＲＩＥにより除去し、制御ゲート電極６の上面を露出させる。なお、シリコン窒化膜７の除去の際、第２絶縁膜１１、カバー絶縁膜１２、ライナー絶縁膜１６、及び層間絶縁膜１７も多少除去される。

図１２に示すように、制御ゲート電極６の一部又はすべてをシリサイド化してシリサイド層１８を形成する。シリサイド層１８の金属材料にはＮｉ、Ｔｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなど遷移金属４乃至１１属の金属を用いることができる。

図１３に示すように、ウェットエッチング又はＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）によりワードラインＷＬ間に形成された第２絶縁膜１１を除去する。その結果、ワードラインＷＬ間に空間が形成される。このとき、選択ゲートトランジスタＳＴ間及び周辺回路トランジスタＰＴのライナー絶縁膜１６も除去される。その結果、スペーサ絶縁膜１５と層間絶縁膜１７間に空間が形成される。

図１４に示すように、プラズマＣＶＤ法により半導体基板１の全面に第１絶縁膜１９を形成する。プラズマＣＶＤ法は埋め込み性が低い堆積方法であるため、ワード線ＷＬ間、選択ゲートトランジスタＳＴ間、及び周辺回路トランジスタＰＴの側面に形成された空間に第１絶縁膜１９が埋め込まれることはない。その結果、その領域に空洞部２０が形成される。その後、ライナー絶縁膜１６上に層間絶縁膜１９を形成する。

本発明の実施形態によれば、周辺回路トランジスタＰＴのサイドウォールＳＷを構成する第２絶縁膜１１が除去されるので、第２絶縁膜１１に起因するトランジスタ特性の劣化を防ぐことができる。

また、本発明の実施形態によれば、選択ゲートトランジスタのサイドウォールＳＷを構成する第２絶縁膜１１が除去されるので、半導体記憶装置のシュリンクを促進することができる。

また、本発明の実施形態によれば、ワードラインＷＬ間、選択ゲートトランジスタＳＴ間の側面、及び周辺回路トランジスタＰＴの側面に空洞部２０が形成される。その結果、電荷蓄積層３間の寄生容量や寄生フリンジ容量を低減することができ、メモリセルＭＣの動作速度を向上させることができる。

また、本発明の実施形態によれば、選択ゲートトランジスタＳＴとワードラインＷＬ１間にシリコン酸化膜よりも電気的な耐圧が高い犠牲窒化膜（シリコン窒化膜）１１が形成される。その結果、選択ゲートトランジスタＳＴとワードラインＷＬ１間の耐圧を向上させることができる。

また、本発明の実施形態によれば、選択ゲートトランジスタＳＴと隣接するワードラインＷＬ１との間には第２絶縁膜１１及びカバー絶縁膜１２が形成されるが、選択ゲートトランジスタＳＴ間には第２絶縁膜１１及びカバー絶縁膜１２が形成されない。従って、選択ゲートトランジスタＳＴ間の間隔が第２絶縁膜１１及びカバー絶縁膜１２の分だけ確保される。その結果、選択ゲートトランジスタＳＴと選択ゲートトランジスタＳＴ間に形成されるコンタクトとの距離が大きくなるので、加工マージンを向上させることができる。さらには、加工マージンが改善するので、選択ゲートトランジスタＳＴ間の間隔を短くすることができ、ひいては、回路面積を縮小することができる。

また、本発明の実施形態によれば、選択ゲートトランジスタＳＴと隣接するワードラインＷＬ１との間隔が大きくなる。その結果、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流を低減し、カットオフ異常を防止することができる。

また、周辺回路トランジスタＰＴの側面に空洞部２０が形成される。その結果、ゲート電極とドレイン間の耐圧を向上させることができる。このことは、周辺回路トランジスタＰＴが高耐圧系ＭＩＳトランジスタＨＶＴｒである場合に特に有効である。ここで、高耐圧系ＭＩＳトランジスタＨＶＴｒのドレイン−ゲート電極間には２０Ｖ以上の電位差が加わる場合がある。ここで、高耐圧系ＭＩＳトランジスタＨＶＴｒの側面に空洞部２０があることにより、ゲート電極の側面からのドレインに至る電界が緩和される。その結果、ゲート電極とドレイン間の耐圧を向上させることができる。

なお、本発明の実施形態では、図１２及び図１３に示すように、制御ゲート電極６のシリサイド化を行ってから第２絶縁膜１１を除去する例について説明したが、これに限られるものではない。本発明の実施形態では、第２絶縁膜１１を除去してから制御ゲート電極６のシリサイド化を行っても良い。

また、本発明の実施形態では、電荷を電荷蓄積層３に蓄積する浮遊ゲート構造を有する半導体記憶装置の例について説明したが、これに限られるものではない。本発明の実施形態は、窒化膜トラップ型のＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）構造やＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）構造にも適用することができる。

上述した実施形態は一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 半導体基板
２ａ トンネル絶縁膜
２ｂ ゲート絶縁膜
３ 電荷蓄積層（浮遊ゲート電極）
４ 素子分離領域
５ インターポリ絶縁膜
６ 制御ゲート電極
７ シリコン窒化膜
１０ 保護絶縁膜
１１ 第２絶縁膜（犠牲窒化膜）
１２ カバー絶縁膜
１３ コンタクト加工ストッパ窒化膜
１４ レジスト
１５ スペーサ絶縁膜
１６ ライナー絶縁膜
１７ 層間絶縁膜
１８ シリサイド層
１９ 第１絶縁膜（バリア絶縁膜）
２０ 空洞部（エアギャップ）
１００ メモリセルアレイ領域
ＡＡ アクティブ領域
ＳＴＩ 素子分離領域
ＷＬ ワード線
ＭＣ メモリセル
ＳＧＬ 選択ゲート線
Ｃｏｎ コンタクト
ＳＴ 選択ゲートトランジスタ
ＭＣＡ メモリセル形成領域
ＳＧＡ 選択ゲート形成領域
ＨＶＴｒ 高耐圧系ＭＩＳトランジスタ
ＨＶＴＡ 高耐圧系トランジスタ形成領域
ＤＡ 素子領域
ＧＥ ゲート電極
ＰＴ 周辺回路トランジスタ

Claims (5)

1. 半導体基板と、
   前記半導体基板上に形成され、順に積層されたトンネル絶縁膜、電荷蓄積層、絶縁膜、及び制御ゲート電極を含み、且つ、互いに隣接して配置された複数のメモリセルトランジスタと、
   前記メモリセルトランジスタに隣接して配置された選択ゲートトランジスタと、
   高電圧型の周辺回路トランジスタと、を備え、
   前記メモリセルトランジスタは、その上部に形成された第１シリコン酸化膜と接し、且つ、前記第１シリコン酸化膜及び前記メモリセルトランジスタ間に囲まれた領域に空洞部を有し、
   前記選択ゲートトランジスタは、その上部に形成された前記第１シリコン酸化膜と接し、且つ、前記メモリセルトランジスタと前記選択ゲートトランジスタとの間に囲まれた領域がシリコン窒化膜を含む積層絶縁膜で埋め込まれ、前記メモリセルトランジスタ側と反対側の側面に形成された第２シリコン酸化膜と接し、
   前記周辺回路トランジスタは、その上部に形成された前記第１シリコン酸化膜及びその側面に形成された前記第２シリコン酸化膜と接することを特徴とする半導体記憶装置。
2. 前記選択ゲートトランジスタは、前記メモリセルトランジスタ側と反対側の側面の領域に空洞部を有することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記周辺回路トランジスタは、側面側の領域に空洞部を有することを特徴とする請求項１に記載の半導体記憶装置。
4. 半導体基板上に、トンネル絶縁膜、電荷蓄積層、絶縁膜、及び制御ゲート電極を含み、且つ、互いに隣接して配置された複数のメモリセルトランジスタ、前記メモリセルトランジスタに隣接して配置された選択ゲートトランジスタ、並びに高電圧型の周辺回路トランジスタのゲート電極を加工する工程と、
   前記メモリセルトランジスタ、前記選択ゲートトランジスタ、及び前記周辺回路トランジスタを覆い、前記複数のメモリセルトランジスタ間を埋め込むシリコン窒化膜を形成する工程と、
   前記メモリトランジスタ、前記選択ゲートトランジスタ、及び前記周辺回路トランジスタの側面に前記シリコン窒化膜が残るように前記シリコン窒化膜を加工する工程と、
   前記メモリセルトランジスタに隣接しない前記選択ゲートトランジスタの側面及び前記周辺回路トランジスタの側面に残った前記シリコン窒化膜を選択的に除去する工程と、
   シリコン酸化膜を、前記選択ゲートトランジスタ及び前記周辺回路トランジスタの側面に形成すると共に、前記メモリセルトランジスタと前記選択ゲートトランジスタとの間を埋め込むように形成する工程と、
   前記メモリセルトランジスタ間の前記シリコン窒化膜を除去する工程と、
   前記半導体基板の全面に、シリコン酸化膜を堆積させ、前記メモリセルトランジスタの上部を覆うと共に、前記メモリセルトランジスタ間に空洞部を形成する工程と、を備えることを特徴とする半導体記憶装置の製造方法。
5. 前記シリコン窒化膜を加工する工程の後に、前記半導体基板の全面にカバー絶縁膜を形成する工程と、
   前記メモリセルトランジスタに隣接しない前記選択ゲートトランジスタの側面及び前記周辺回路トランジスタの側面に形成された前記カバー絶縁膜を選択的に除去する工程と、を更に備える請求項４に記載の半導体記憶装置の製造方法。

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