KR20130127807A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
비휘발성 메모리 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20130127807A KR20130127807A KR1020120051591A KR20120051591A KR20130127807A KR 20130127807 A KR20130127807 A KR 20130127807A KR 1020120051591 A KR1020120051591 A KR 1020120051591A KR 20120051591 A KR20120051591 A KR 20120051591A KR 20130127807 A KR20130127807 A KR 20130127807A
- Authority
- KR
- South Korea
- Prior art keywords
- memory device
- layer
- forming
- gate electrode
- nonvolatile memory
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000010410 layer Substances 0.000 claims description 168
- 239000011229 interlayer Substances 0.000 claims description 47
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 10
- 230000000903 blocking effect Effects 0.000 claims description 9
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 abstract description 5
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 238000000151 deposition Methods 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 기술은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 비휘발성 메모리 장치는, 기판 상의 복수의 메모리 셀을 포함하며, 일 방향으로 연장되는 셀 스트링; 상기 셀 스트링의 일 측과 타 측에 각각 접속되며, 상기 기판과 수직한 방향으로 연장되는 채널층; 상기 셀 스트링의 상부에 위치하며, 상기 채널층의 측면을 게이트 절연막을 개재하여 둘러싸는 선택 게이트 전극; 및 상기 채널층의 상단에 접속되는 도전 라인을 포함할 수 있다. 본 기술에 따르면, 선택 게이트 전극을 셀 스트링의 상부에 형성함으로써 칩 사이즈를 감소시킴과 동시에 제조 공정을 용이하고 단순하게 할 수 있으며, 비휘발성 메모리 장치의 동작 특성을 개선할 수 있다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 복수의 메모리 셀이 직렬로 연결된 셀 스트링을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래시 메모리(Flash Memory) 등이 널리 이용되고 있다.
도 1은 종래의 비휘발성 메모리 장치를 나타내는 도면이다.
도 1을 참조하면, 종래의 비휘발성 메모리 장치는, 기판(10) 상에 형성된 터널 절연막(15), 터널 절연막(15) 상에 플로팅 게이트 전극층(20), 전하 차단막(25), 보호막(30), 컨트롤 게이트 전극층(35) 및 게이트 하드마스크층(40)이 순차로 적층된 복수의 게이트 패턴, 상기 복수의 게이트 패턴을 덮는 제1 및 제2 스페이서 절연막(45, 50), 제2 스페이서 절연막(50) 상에 형성된 층간 절연막(55), 및 층간 절연막(55), 제2 스페이서 절연막(50) 및 터널 절연막(15)을 관통하여 기판(10)의 접합 영역에 접속되는 콘택 플러그(60)를 포함할 수 있다.
그런데 종래 기술에 의하면 워드 라인(WL)에 비해 폭이 넓은 선택 라인(SL)이 차지하는 면적으로 인해 칩 사이즈(Chip Size)가 커지게 되며, 특히 스페이서 패터닝 기술(Spacer Patterning Technology; SPT)을 이용하여 워드 라인(WL)을 형성하는 경우 이와 다른 폭을 갖는 선택 라인(SL)을 형성하기 위해 별도의 공정이 요구된다. 또한, 선택 라인(SL)에 인접하는 워드 라인(WL)에서는 HCI(Hot Carrier Injection)에 의한 교란이 발생할 수 있으며, 디자인 룰(Design Rule)이 감소함에 따라 선택 라인(SL)의 전하 차단막(25) 일부를 제거하는 공정이 더욱 어려워지고 있다.
본 발명의 일 실시예는, 선택 게이트 전극을 셀 스트링의 상부에 형성함으로써 칩 사이즈가 감소됨과 동시에 제조 공정이 용이하고 단순하게 되며, 동작 특성이 개선된 비휘발성 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상의 복수의 메모리 셀을 포함하며, 일 방향으로 연장되는 셀 스트링; 상기 셀 스트링의 일 측과 타 측에 각각 접속되며, 상기 기판과 수직한 방향으로 연장되는 채널층; 상기 셀 스트링의 상부에 위치하며, 상기 채널층의 측면을 게이트 절연막을 개재하여 둘러싸는 선택 게이트 전극; 및 상기 채널층의 상단에 접속되는 도전 라인을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 서로 평행하게 연장되는 복수의 게이트 패턴을 형성하는 단계; 상기 기판의 접합 영역에 접속되며, 상기 기판과 수직한 방향으로 연장되는 채널층을 형성하는 단계; 상기 게이트 패턴의 상부에 위치하며, 상기 채널층의 측면을 게이트 절연막을 개재하여 둘러싸는 선택 게이트 전극을 형성하는 단계; 및 상기 채널층의 상단에 접속되는 도전 라인을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 선택 게이트 전극을 셀 스트링의 상부에 형성함으로써 칩 사이즈를 감소시킴과 동시에 제조 공정을 용이하고 단순하게 할 수 있으며, 비휘발성 메모리 장치의 동작 특성을 개선할 수 있다.
도 1은 종래의 비휘발성 메모리 장치를 나타내는 도면이다.
도 2 내지 도 12b는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 13a 및 도 13b는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 2 내지 도 12b는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 13a 및 도 13b는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2 내지 도 12b는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 특히, 도 12a 및 도 12b는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내는 도면이고, 도 2 내지 도 11b는 도 12a 및 도 12b의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 도면이다.
도 2를 참조하면, 기판(100) 상에 터널 절연막(105)을 형성한다.
여기서, 기판(100)은 단결정 실리콘 등의 반도체 기판일 수 있으며, 활성 영역을 정의하는 소자분리막(미도시됨)과 같은 소정의 하부 구조물을 포함할 수 있다. 한편, 상기 활성 영역은 후술하는 게이트 패턴과 교차하는 방향으로 연장되는 라인(Line) 형태로 복수개가 서로 평행하게 배열되며, 그 상부에 셀 스트링(Cell String)이 형성될 수 있다. 또한, 터널 절연막(105)은 산화막 계열의 물질로 형성할 수 있으며, 예컨대 열 산화(Thermal Oxidation) 공정을 통해 형성된 실리콘 산화막(SiO2)일 수 있다.
이어서, 터널 절연막(105) 상에 플로팅 게이트 전극층(110), 전하 차단막(115), 제1 컨트롤 게이트 전극층(120), 제2 컨트롤 게이트 전극층(125) 및 게이트 하드마스크층(130)이 순차로 적층된 게이트 패턴을 형성한다.
본 도면에는 도시되지 않았으나, 상기 게이트 패턴은 터널 절연막(105) 상에 상술한 활성 영역을 따라 연장되는 라인 형태의 플로팅 게이트 전극용 도전막을 형성하고 나서 상기 플로팅 게이트 전극용 도전막이 형성된 기판(100) 전면에 전하 차단막용 절연막, 제1 컨트롤 게이트 전극용 도전막, 제2 컨트롤 게이트 전극용 도전막 및 게이트 하드마스크 물질층을 순차로 적층한 후, 상기 플로팅 게이트 전극용 도전막과 교차하는 방향으로 연장되는 감광막 패턴(135)을 식각 마스크로 상기 플로팅 게이트 전극용 도전막까지 식각하여 형성할 수 있다. 이때, 상기 게이트 패턴은 복수개가 서로 평행하게 연장되며, 모두 동일한 폭으로 형성할 수 있다. 한편, 상기 게이트 패턴을 미세하게 형성하기 위해 스페이서 패터닝 기술(SPT)을 이용할 수 있으며, 상기 게이트 패턴들을 동일한 폭으로 형성함에 따라 패터닝 공정이 단순하게 되는 장점이 있다.
여기서, 플로팅 게이트 전극층(110)은 도핑된 폴리실리콘을 포함할 수 있으며, 메모리 셀별로 분리된 섬(Island) 형태를 가질 수 있다. 또한, 전하 차단막(115)은 산화막-질화막-산화막이 순차로 적층된 ONO(Oxide-Nitride-Oxide)막일 수 있으며, 게이트 하드마스크층(130)은 질화막 계열의 물질을 포함할 수 있다. 한편, 제1 컨트롤 게이트 전극층(120)은 도핑된 폴리실리콘을 포함할 수 있으며, 제2 컨트롤 게이트 전극층(125)은 제1 컨트롤 게이트 전극층(120) 일부가 실리사이드화(Silicidation)되어 형성된 금속 실리사이드를 포함할 수 있다. 특히, 제1 및 제2 컨트롤 게이트 전극층(120, 125)은 메모리 셀 트랜지스터의 게이트 전극으로서 워드 라인을 구성하게 된다.
이어서, 이온 주입 공정 등을 통해 상기 게이트 패턴들 사이의 기판(100)에 접합 영역(미도시됨)을 형성할 수 있다. 상기 접합 영역은 메모리 셀 트랜지스터의 드레인(Drain) 또는 소스(Source) 역할을 하며, 기판(100)과는 다른 도전형을 가질 수 있다. 특히, 낸드(NAND) 플래시 메모리 장치의 경우 인접하는 메모리 셀 트랜지스터들이 상기 접합 영역을 서로 공유하며, 이를 통해 메모리 셀 트랜지스터들이 직렬로 연결되어 셀 스트링을 구성하게 된다.
도 3을 참조하면, 감광막 패턴(135)을 제거한 후, 상기 게이트 패턴들을 덮는 제1 스페이서 절연막(140)을 형성한다.
여기서, 감광막 패턴(135)은 스트립(Strip) 공정을 통해 제거할 수 있으며, 부산물 등을 제거하기 위해 세정 공정을 추가로 수행할 수 있다. 또한, 제1 스페이서 절연막(140)은 산화막 계열의 물질을 상기 게이트 패턴들 사이의 공간을 매립하는 두께로 증착한 후, 에치백(Etch-back)하여 형성할 수 있다.
이어서, 제1 스페이서 절연막(140) 상에 제2 스페이서 절연막(145) 및 제1 층간 절연막(150)을 순차로 형성한다.
여기서, 제2 스페이서 절연막(145)은 제1 층간 절연막(150)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질을 콘포멀(Conformal)하게 증착하여 형성할 수 있다. 또한, 제1 층간 절연막(150)은 산화막 계열의 물질을 후술하는 드레인 및 소스 콘택 플러그가 형성될 영역, 즉 셀 스트링들 사이의 상기 접합 영역을 매립하는 두께로 증착한 후, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 4a를 참조하면, 제1 층간 절연막(150) 상에 후술하는 드레인 콘택 플러그가 형성될 영역을 제외한 부분을 덮는 제1 마스크 패턴(155)을 형성한 후, 제1 마스크 패턴(155)을 식각 마스크로 제1 층간 절연막(150), 제2 스페이서 절연막(145) 및 터널 절연막(105)을 식각하여 셀 스트링들 사이의 상기 접합 영역 중 드레인 영역을 노출시키는 드레인 콘택 홀(H1)을 형성한다.
여기서, 드레인 콘택 홀(H1)은 제1 층간 절연막(150)과 제2 스페이서 절연막(145) 간의 식각 선택비를 이용한 자기정렬 콘택(Self-Aligned Contact; SAC) 공정을 통해 형성할 수 있다. 이때, 드레인 콘택 홀(H1)은 후속 공정 마진(Margin)을 확보하기 위해 상단부를 넓게 형성할 수 있으며, 이에 따라 상기 드레인 영역에 인접하는 상기 게이트 패턴의 게이트 하드마스크층(130)을 노출시킬 수 있다.
한편, 도 4b는 드레인 측의 제1 마스크 패턴(155)의 평면을 도시한 것으로 이를 참조하면, 드레인 콘택 홀(H1)은 셀 스트링과 교차하는 방향으로 연장되는 2개 이상의 열을 따라 배열하되, 인접하는 드레인 콘택 홀(H1)들은 서로 다른 열에 배치함으로써 공정 마진을 충분히 확보함과 동시에 후술하는 드레인 콘택 플러그 간의 기생 커패시턴스(Parasitic Capacitance)를 감소시킬 수 있다.
도 5a를 참조하면, 제1 층간 절연막(150) 상에 후술하는 소스 콘택 플러그가 형성될 영역을 제외한 부분을 덮는 제1 마스크 패턴(155)을 형성한 후, 제1 마스크 패턴(155)을 식각 마스크로 제1 층간 절연막(150), 제2 스페이서 절연막(145) 및 터널 절연막(105)을 식각하여 셀 스트링들 사이의 상기 접합 영역 중 소스 영역을 노출시키는 소스 콘택 홀(H2)을 형성한다.
여기서, 소스 콘택 홀(H2)은 제1 층간 절연막(150)과 제2 스페이서 절연막(145) 간의 식각 선택비를 이용한 자기정렬 콘택(SAC) 공정을 통해 형성하되, 드레인 콘택 홀(H1)과 동시에 형성할 수 있다. 이때, 소스 콘택 홀(H2)은 드레인 콘택 홀(H1)과 같이 상단부를 넓게 형성할 수 있으며, 이에 따라 상기 소스 영역에 인접하는 상기 게이트 패턴의 게이트 하드마스크층(130)을 노출시킬 수 있다.
한편, 도 5b는 소스 측의 제1 마스크 패턴(155)의 평면을 도시한 것으로 이를 참조하면, 소스 콘택 홀(H2)은 드레인 콘택 홀(H1)보다 크게 형성할 수 있으며, 이에 따라 상기 게이트 패턴 방향으로 인접하는 한 쌍의 셀 스트링의 소스 영역을 동시에 노출시킬 수 있다.
이하에서는, 셀 스트링의 드레인 측과 소스 측의 공정을 함께 설명하기로 한다. 이하의 도면 중에서 각 번호의 'a'도는 셀 스트링의 드레인 측을 도시한 도면이고, 'b'도는 셀 스트링의 소스 측을 도시한 도면이다.
도 6a 및 도 6b를 참조하면, 제1 마스크 패턴(155)을 제거한 후, 드레인 콘택 홀(H1) 및 소스 콘택 홀(H2) 내에 도전 물질을 매립하여 드레인 콘택 홀(H1) 내의 드레인 콘택 플러그(160A) 및 소스 콘택 홀(H2) 내의 소스 콘택 플러그(160B)를 형성한다.
여기서, 드레인 콘택 플러그(160A) 및 소스 콘택 플러그(160B)는 도전 물질, 예컨대 도핑된 폴리실리콘, 금속 또는 금속 질화물 등을 드레인 콘택 홀(H1) 및 소스 콘택 홀(H2)을 매립하는 두께로 증착한 후, 제1 층간 절연막(150)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 드레인 콘택 플러그(160A) 및 소스 콘택 플러그(160B)가 형성된 결과물 상에 제2 층간 절연막(165), 희생층(170) 및 제3 층간 절연막(175)을 순차로 형성한다.
여기서, 제2 및 제3 층간 절연막(165, 175)은 TEOS(Tetra Ethyl Ortho Silicate) 산화막, HDP(High Density Plasma) 산화막 등과 같은 산화막 계열의 물질을 증착하여 형성할 수 있다. 또한, 희생층(170)은 제2 및 제3 층간 절연막(165, 175)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질을 증착하여 형성할 수 있다.
이어서, 제3 층간 절연막(175) 상에 후술하는 채널층이 형성될 영역을 제외한 부분을 덮는 제2 마스크 패턴(180)을 형성한 후, 제2 마스크 패턴(180)을 식각 마스크로 제3 층간 절연막(175), 희생층(170) 및 제2 층간 절연막(165)을 식각하여 드레인 콘택 플러그(160A) 및 소스 콘택 플러그(160B)의 상면 일부를 노출시키는 채널 홀(H3)을 형성한다.
도 8a 및 도 8b를 참조하면, 제2 마스크 패턴(180)을 제거한 후, 채널 홀(H3) 내에 반도체 물질을 매립하여 채널층(185)을 형성한다.
여기서, 채널층(185)은 폴리실리콘 등과 같은 반도체 물질을 채널 홀(H3)을 매립하는 두께로 증착한 후, 제3 층간 절연막(175)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다. 한편, 채널층(185)은 드레인 콘택 플러그(160A) 및 소스 콘택 플러그(160B)를 통해 상기 접합 영역에 접속되며, 기판(100)과 수직한 방향으로 연장될 수 있다.
이어서, 제3 층간 절연막(175) 및 채널층(185) 상에 제1 트렌치(T1)가 형성될 영역을 제외한 부분을 덮는 제3 마스크 패턴(190)을 형성한 후, 제3 마스크 패턴(190)을 식각 마스크로 제3 층간 절연막(175)을 식각하여 희생층(170) 일부를 노출시키는 제1 트렌치(T1)를 형성한다. 제1 트렌치(T1)는 채널층(185)과 인접하면서 상기 게이트 패턴 방향으로 연장되는 슬릿(Slit) 형태로 형성할 수 있으며, 본 공정 결과 희생층(170) 일부가 식각될 수 있다.
도 9a 및 도 9b를 참조하면, 제3 마스크 패턴(190)을 제거한 후, 채널층(185)의 측면이 노출되도록 제1 트렌치(T1)에 의해 노출된 희생층(170) 일부를 제거한다. 이때, 희생층(170)을 제거하기 위해 제2 및 제3 층간 절연막(165, 175)과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있으며, 잔류하는 희생층(170)을 희생층 패턴(170A)이라 한다.
이어서, 채널층(185)의 측면에 게이트 절연막(195)을 형성한다. 게이트 절연막(195)은 열 산화 공정 등을 통해 채널층(185)을 산화시켜 형성할 수 있으며, 이때 노출되어 있는 채널층(185)의 상면에도 게이트 절연막(195)이 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 제1 트렌치(T1)를 통해 희생층(170)이 제거된 공간 내벽을 따라 제1 선택 게이트 전극용 도전막(200)을 형성한다.
여기서, 제1 선택 게이트 전극용 도전막(200)은 도전 물질, 예컨대 도핑된 폴리실리콘을 원자층 증착(Atomic Layer Deposition; ALD) 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD) 등의 방식으로 콘포멀하게 증착하여 형성할 수 있다.
이어서, 제1 선택 게이트 전극용 도전막(200) 상에 제2 선택 게이트 전극용 도전막(205)을 형성한다.
여기서, 제2 선택 게이트 전극용 도전막(205)은 금속과 같은 도전 물질을 희생층(170)이 제거된 공간을 매립하는 두께로 증착하여 형성할 수 있으며, 예컨대 텅스텐 핵을 생성(Nucleation)하고 나서 벌크(Bulk) 텅스텐을 증착하여 형성할 수 있다. 한편, 제2 선택 게이트 전극용 도전막(205)을 형성하기 전에 계면 특성을 향상시키기 위하여 제1 선택 게이트 전극용 도전막(200) 상에 텅스텐 질화물(WN) 또는 티타늄 질화물(TiN) 등의 금속 질화물을 추가로 증착하여 장벽 금속막을 형성할 수도 있다.
도 11a 및 도 11b를 참조하면, 제1 트렌치(T1) 상부에 형성된 제1 선택 게이트 전극용 도전막(200) 및 제2 선택 게이트 전극용 도전막(205)을 제거하여 제1 선택 게이트 전극층(200A) 및 제2 선택 게이트 전극층(205A)을 형성한다.
여기서, 제1 및 제2 선택 게이트 전극용 도전막(200, 205) 일부를 제거하기 위해 에치백 공정을 수행할 수 있다. 특히, 제1 및 제2 선택 게이트 전극층(200A, 205A)은 선택 트랜지스터의 게이트 전극으로서 상기 게이트 패턴의 상부에 위치하며, 채널층(185)의 측면을 게이트 절연막(195)을 개재하여 둘러싸면서 상기 게이트 패턴 방향으로 연장되는 라인 형태로 형성될 수 있다.
이어서, 제1 및 제2 선택 게이트 전극층(200A, 205A)이 형성된 결과물 상에 제4 층간 절연막(210)을 형성한다. 제4 층간 절연막(210)은 TEOS 산화막, HDP 산화막 등과 같은 산화막 계열의 물질을 증착하여 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 제4 층간 절연막(210)을 관통하여 채널층(185)의 상단에 접속되는 도전 라인(215)을 형성한다.
여기서, 도전 라인(215)은 제4 층간 절연막(210)을 선택적으로 식각하여 채널층(185)의 상면을 노출시키면서 상기 게이트 패턴과 교차하는 방향으로 연장되는 슬릿 형태의 트렌치(미도시됨)를 형성한 후, 이 트렌치를 도핑된 폴리실리콘, 금속 또는 금속 질화물 등과 같은 도전 물질로 매립하여 형성할 수 있다. 한편, 본 공정 결과 형성된 도전 라인(215)을 통해 드레인 콘택 플러그(160A) 및 소스 콘택 플러그(160B)에 각각 접속된 채널층(185) 한 쌍이 서로 연결될 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 12a 및 도 12b에 도시된 것과 같은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치가 제조될 수 있다.
도 12a 및 도 12b를 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는, 기판(100) 상의 복수의 메모리 셀이 직렬로 연결되어 일 방향으로 연장되는 셀 스트링, 상기 셀 스트링의 드레인 측과 소스 측에 각각 접속되면서 기판(100)과 수직한 방향으로 연장되는 채널층(185), 상기 셀 스트링의 상부에 위치하면서 채널층(185)의 측면을 게이트 절연막(195)을 개재하여 둘러싸는 제1 및 제2 선택 게이트 전극층(200A, 205A), 및 채널층(185)의 상단에 접속되는 도전 라인(215)을 포함할 수 있다.
상기 메모리 셀은 플로팅 게이트 전극층(110), 전하 차단막(115), 제1 및 제2 컨트롤 게이트 전극층(120, 125) 및 게이트 하드마스크층(130)이 순차로 적층된 게이트 패턴을 포함할 수 있다.
상기 셀 스트링은 복수개가 서로 평행하게 배열될 수 있으며, 상기 셀 스트링의 드레인 측과 소스 측이 각각 드레인 콘택 플러그(160A) 및 소스 콘택 플러그(160B)를 통해 채널층(185)에 접속될 수 있다.
드레인 콘택 플러그(160A) 및 소스 콘택 플러그(160B)는 상기 셀 스트링의 일부를 덮을 수 있으며, 특히 소스 콘택 플러그(160B)는 인접하는 한 쌍의 상기 셀 스트링에 동시에 접속될 수 있다.
제1 및 제2 선택 게이트 전극층(200A, 205A)은 상기 셀 스트링과 교차하는 방향으로 연장되는 라인 형태를 가질 수 있으며, 도전 라인(215)은 상기 셀 스트링의 드레인 측과 소스 측에 각각 접속된 채널층(185) 한 쌍을 서로 연결시킬 수 있다. 특히, 인접하는 한 쌍의 드레인 콘택 플러그(160A) 및 소스 콘택 플러그(160B)를 하나의 도전 라인(215)에 연결하되, 제1 및 제2 선택 게이트 전극층(200A, 205A)을 통해 각기 독립적으로 제어할 수 있으며, 이에 따라 비휘발성 메모리 장치의 동작 특성을 개선할 수 있다.
도 13a 및 도 13b는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다. 먼저, 제1 실시예와 동일하게 도 2 내지 도 11b의 공정을 수행한 후, 도 13a 및 도 13b의 공정을 수행한다.
도 13a 및 도 13b를 참조하면, 제4 층간 절연막(210)을 선택적으로 식각하여 소스 콘택 플러그(160B) 상의 채널층(185) 상면을 노출시키는 제2 트렌치(T2)를 형성한 후, 제2 트렌치(T2) 내에 소스 라인(220)을 형성한다. 이때, 소스 라인(220)을 공통으로 사용하기 위해 소스 콘택 플러그(160B) 상의 채널층(185)들은 일렬로 배치될 수 있다.
여기서, 제2 트렌치(T2)는 상기 게이트 패턴 방향으로 연장되는 슬릿 형태로 형성할 수 있으며, 소스 라인(220)은 도전 물질, 예컨대 도핑된 폴리실리콘, 금속 또는 금속 질화물 등을 제2 트렌치(T2)를 매립하는 두께로 증착한 후, 제4 층간 절연막(210)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
이어서, 제4 층간 절연막(210) 및 소스 라인(220) 상에 제5 층간 절연막(225)을 형성한 후, 제4 및 제5 층간 절연막(210, 225)을 선택적으로 식각하여 드레인 콘택 플러그(160A) 상의 채널층(185) 상면을 노출시키는 콘택 홀(H4)을 형성한다. 제5 층간 절연막(225)은 TEOS 산화막, HDP 산화막 등과 같은 산화막 계열의 물질을 증착하여 형성할 수 있다.
이어서, 콘택 홀(H4) 내에 콘택 플러그(230)를 형성한 후, 콘택 플러그(230)의 상단에 접속되는 비트 라인(235)을 형성한다.
여기서, 콘택 플러그(230)는 콘택 홀(H4)을 도핑된 폴리실리콘, 금속 또는 금속 질화물 등과 같은 도전 물질로 매립하여 형성할 수 있다. 또한, 비트 라인(235)은 제5 층간 절연막(225) 및 콘택 플러그(230) 상에 절연막을 증착하고 나서 이 절연막을 선택적으로 식각하여 콘택 플러그(230)의 상면을 노출시키면서 상기 게이트 패턴과 교차하는 방향으로 연장되는 슬릿 형태의 트렌치(미도시됨)를 형성한 후, 이 트렌치를 도핑된 폴리실리콘, 금속 또는 금속 질화물 등과 같은 도전 물질로 매립하여 형성할 수 있다.
특히, 비트 라인(235)을 인접하는 한 쌍의 콘택 플러그(230)에 동시에 접속되도록 형성함으로써 인접하는 한 쌍의 셀 스트링이 비트 라인(235)을 공통으로 사용하도록 할 수 있으며, 이러한 경우 비트 라인(235)의 폭을 넓게 형성할 수 있으므로 비트 라인(235) 패터닝 공정이 용이하고 단순해진다.
이상에서 설명한 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 선택 게이트 전극을 SGT(Surround Gate Transistor) 형태로 셀 스트링의 상부에 형성함으로써 칩 사이즈(Chip Size)를 감소시킴과 동시에 메모리 소자의 제조 공정을 용이하고 단순하게 할 수 있다. 또한, 선택 게이트 전극에 인접하는 워드 라인에서 발생하는 HCI(Hot Carrier Injection)에 의한 교란을 방지할 수 있으며, 메모리 셀들의 문턱 전압 분포를 개선하여 내구성 및 데이터 유지(Retention) 특성을 향상시킬 수 있다. 특히, 비트 라인을 공통으로 사용하되 선택 게이트 전극을 통해 각기 독립적으로 제어할 수 있으며, 소스 라인 바운싱(Bouncing)을 방지하여 센싱 마진(Sensing Margin)을 충분히 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 기판 105 : 터널 절연막
110 : 플로팅 게이트 전극층 115 : 전하 차단막
120 : 제1 컨트롤 게이트 전극층 125 : 제2 컨트롤 게이트 전극층
130 : 게이트 하드마스크층 135 : 감광막 패턴
140 : 제1 스페이서 절연막 145 : 제2 스페이서 절연막
150 : 제1 층간 절연막 155 : 제1 마스크 패턴
160A : 드레인 콘택 플러그 160B : 소스 콘택 플러그
165 : 제2 층간 절연막 170A : 희생층 패턴
175 : 제3 층간 절연막 180 : 제2 마스크 패턴
185 : 채널층 190 : 제3 마스크 패턴
195 : 게이트 절연막 200A : 제1 선택 게이트 전극층
205A : 제2 선택 게이트 전극층 210 : 제4 층간 절연막
215 : 도전 라인 220 : 소스 라인
225 : 제5 층간 절연막 230 : 콘택 플러그
235 : 비트 라인 H1 : 드레인 콘택 홀
H2 : 소스 콘택 홀 H3 : 채널 홀
H4 : 콘택 홀 T1 : 제1 트렌치
T2 : 제2 트렌치
110 : 플로팅 게이트 전극층 115 : 전하 차단막
120 : 제1 컨트롤 게이트 전극층 125 : 제2 컨트롤 게이트 전극층
130 : 게이트 하드마스크층 135 : 감광막 패턴
140 : 제1 스페이서 절연막 145 : 제2 스페이서 절연막
150 : 제1 층간 절연막 155 : 제1 마스크 패턴
160A : 드레인 콘택 플러그 160B : 소스 콘택 플러그
165 : 제2 층간 절연막 170A : 희생층 패턴
175 : 제3 층간 절연막 180 : 제2 마스크 패턴
185 : 채널층 190 : 제3 마스크 패턴
195 : 게이트 절연막 200A : 제1 선택 게이트 전극층
205A : 제2 선택 게이트 전극층 210 : 제4 층간 절연막
215 : 도전 라인 220 : 소스 라인
225 : 제5 층간 절연막 230 : 콘택 플러그
235 : 비트 라인 H1 : 드레인 콘택 홀
H2 : 소스 콘택 홀 H3 : 채널 홀
H4 : 콘택 홀 T1 : 제1 트렌치
T2 : 제2 트렌치
Claims (18)
- 기판 상의 복수의 메모리 셀을 포함하며, 일 방향으로 연장되는 셀 스트링;
상기 셀 스트링의 일 측과 타 측에 각각 접속되며, 상기 기판과 수직한 방향으로 연장되는 채널층;
상기 셀 스트링의 상부에 위치하며, 상기 채널층의 측면을 게이트 절연막을 개재하여 둘러싸는 선택 게이트 전극; 및
상기 채널층의 상단에 접속되는 도전 라인을 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 메모리 셀은, 플로팅 게이트 전극, 전하 차단막 및 컨트롤 게이트 전극이 순차로 적층된 구조물을 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 선택 게이트 전극은, 상기 셀 스트링과 교차하는 방향으로 연장되는 라인 형태인
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 도전 라인은, 상기 셀 스트링의 일 측과 타 측에 각각 접속된 상기 채널층 한 쌍을 서로 연결시키는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 도전 라인은, 비트 라인 및 소스 라인 중 어느 하나이며,
상기 비트 라인 및 상기 소스 라인은, 상기 채널층을 통해 상기 셀 스트링의 일 측과 타 측에 각각 접속되는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 셀 스트링은, 일 측이 드레인 콘택 플러그를 통해 상기 채널층에 접속되고, 타 측이 소스 콘택 플러그를 통해 상기 채널층에 접속되는
비휘발성 메모리 장치. - 제6 항에 있어서,
상기 드레인 콘택 플러그 및 상기 소스 콘택 플러그는, 상기 셀 스트링의 일부를 덮는
비휘발성 메모리 장치.
- 제6 항에 있어서,
상기 셀 스트링은, 복수개가 서로 평행하게 배열되며,
상기 소스 콘택 플러그는, 인접하는 한 쌍의 상기 셀 스트링에 동시에 접속되는
비휘발성 메모리 장치.
- 기판 상에 서로 평행하게 연장되는 복수의 게이트 패턴을 형성하는 단계;
상기 기판의 접합 영역에 접속되며, 상기 기판과 수직한 방향으로 연장되는 채널층을 형성하는 단계;
상기 게이트 패턴의 상부에 위치하며, 상기 채널층의 측면을 게이트 절연막을 개재하여 둘러싸는 선택 게이트 전극을 형성하는 단계; 및
상기 채널층의 상단에 접속되는 도전 라인을 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 게이트 패턴은, 플로팅 게이트 전극, 전하 차단막 및 컨트롤 게이트 전극을 순차로 적층하여 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 복수의 게이트 패턴은, 서로 동일한 폭으로 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 게이트 패턴 형성 단계 후에,
상기 접합 영역에 접속되는 콘택 플러그를 형성하는 단계를 더 포함하고,
상기 채널층은, 상기 콘택 플러그를 통해 상기 접합 영역에 접속되는
비휘발성 메모리 장치의 제조 방법.
- 제12 항에 있어서,
상기 콘택 플러그 형성 단계는,
상기 복수의 게이트 패턴이 형성된 상기 기판을 덮는 스페이서 절연막을 형성하는 단계;
상기 스페이서 절연막 상에 제1 층간 절연막을 형성하는 단계;
상기 제1 층간 절연막 및 상기 스페이서 절연막을 관통하여 상기 접합 영역을 노출시키는 콘택 홀을 형성하는 단계; 및
상기 콘택 홀 내에 도전 물질을 매립하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제13 항에 있어서,
상기 스페이서 절연막은, 상기 제1 층간 절연막과 식각 선택비를 갖는 물질로 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제9 항에 있어서,
상기 채널층 형성 단계는,
상기 복수의 게이트 패턴이 형성된 상기 기판 상에 제2 층간 절연막, 희생층 및 제3 층간 절연막을 순차로 형성하는 단계;
상기 제3 층간 절연막, 상기 희생층 및 상기 제2 층간 절연막을 관통하는 채널 홀을 형성하는 단계; 및
상기 채널 홀 내에 반도체 물질을 매립하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제15 항에 있어서,
상기 희생층은, 상기 제2 및 제3 층간 절연막과 식각 선택비를 갖는 물질로 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제15 항에 있어서,
상기 선택 게이트 전극 형성 단계는,
상기 제3 층간 절연막을 관통하는 깊이의 트렌치를 형성하는 단계;
상기 트렌치에 의해 노출된 상기 희생층의 일부를 제거하여 상기 채널층의 측면을 노출시키는 단계;
상기 채널층의 측면에 상기 게이트 절연막을 형성하는 단계; 및
상기 희생층이 제거된 공간에 도전 물질을 매립하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제17 항에 있어서,
상기 트렌치는, 상기 채널층과 인접하면서 일 방향으로 연장되는 슬릿 형태로 형성하는
비휘발성 메모리 장치의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120051591A KR20130127807A (ko) | 2012-05-15 | 2012-05-15 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US13/610,785 US9685451B2 (en) | 2012-05-15 | 2012-09-11 | Nonvolatile memory device and method for fabricating the same |
| CN201210385773.7A CN103426886B (zh) | 2012-05-15 | 2012-10-12 | 非易失性存储器件及其制造方法 |
| US15/599,130 US20170256556A1 (en) | 2012-05-15 | 2017-05-18 | Nonvolatile memory device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120051591A KR20130127807A (ko) | 2012-05-15 | 2012-05-15 | 비휘발성 메모리 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130127807A true KR20130127807A (ko) | 2013-11-25 |
Family
ID=49580611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120051591A KR20130127807A (ko) | 2012-05-15 | 2012-05-15 | 비휘발성 메모리 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US9685451B2 (ko) |
| KR (1) | KR20130127807A (ko) |
| CN (1) | CN103426886B (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9048216B2 (en) * | 2013-04-17 | 2015-06-02 | International Business Machines Corporation | Self aligned embedded gate carbon transistors |
| TWI555179B (zh) * | 2015-02-02 | 2016-10-21 | 力晶科技股份有限公司 | 隔離結構及具有其之非揮發性記憶體的製造方法 |
| KR20170125177A (ko) * | 2016-05-03 | 2017-11-14 | 삼성전자주식회사 | 정보 저장 소자 및 그 제조방법 |
| US10896918B1 (en) * | 2019-07-15 | 2021-01-19 | SK Hynix Inc. | Semiconductor memory device and manufacturing method thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100655439B1 (ko) * | 2005-08-26 | 2006-12-08 | 삼성전자주식회사 | 낸드형 플래시 메모리 장치 및 그 제조 방법 |
| KR20080099170A (ko) | 2007-05-07 | 2008-11-12 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그의 제조 방법 |
| JP2010199235A (ja) * | 2009-02-24 | 2010-09-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR101060868B1 (ko) * | 2009-05-25 | 2011-08-31 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 그 제조방법 |
| US8482051B2 (en) * | 2010-01-11 | 2013-07-09 | Hynix Semiconductor Inc. | 3D nonvolatile memory device including a plurality of channel contacts coupled to a plurality of channel layers and a plurality of section lines coupled to the plurality of channel contacts and method for fabricating the same |
| KR101153642B1 (ko) * | 2010-08-27 | 2012-06-18 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US8822342B2 (en) * | 2010-12-30 | 2014-09-02 | Globalfoundries Singapore Pte. Ltd. | Method to reduce depth delta between dense and wide features in dual damascene structures |
-
2012
- 2012-05-15 KR KR1020120051591A patent/KR20130127807A/ko not_active Application Discontinuation
- 2012-09-11 US US13/610,785 patent/US9685451B2/en active Active
- 2012-10-12 CN CN201210385773.7A patent/CN103426886B/zh active Active
-
2017
- 2017-05-18 US US15/599,130 patent/US20170256556A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US9685451B2 (en) | 2017-06-20 |
| US20130307028A1 (en) | 2013-11-21 |
| CN103426886B (zh) | 2017-10-03 |
| US20170256556A1 (en) | 2017-09-07 |
| CN103426886A (zh) | 2013-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102553126B1 (ko) | 채널 구조체를 갖는 메모리 장치 | |
| KR102152798B1 (ko) | 라인형 에어갭을 구비한 반도체장치 및 그 제조 방법 | |
| US8928063B2 (en) | Non-volatile memory device and method for fabricating the same | |
| US9972627B2 (en) | Semiconductor device having passing gate and method for fabricating the same | |
| JP4923078B2 (ja) | 半導体記憶装置及びその半導体記憶装置の製造方法 | |
| TWI669805B (zh) | 非揮發性記憶體結構及其製造方法 | |
| KR20120067634A (ko) | 반도체 소자 제조 방법 | |
| KR100773356B1 (ko) | 분리형 전하저장패턴들을 갖는 비 휘발성 메모리소자 및 그제조방법 | |
| JP2012235123A (ja) | 半導体素子及びその製造方法 | |
| US20120205805A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2018006694A (ja) | 半導体装置およびその製造方法 | |
| JP2012222142A (ja) | 半導体記憶装置および半導体記憶装置の製造方法 | |
| JP2013045837A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2013201184A (ja) | 半導体記憶装置の製造方法 | |
| US20170256556A1 (en) | Nonvolatile memory device and method for fabricating the same | |
| US20150129947A1 (en) | Nonvolatile semiconductor storage device | |
| US8748978B2 (en) | Sense-amp transistor of semiconductor device and method for manufacturing the same | |
| US7514741B2 (en) | Nonvolatile semiconductor memory device and related method | |
| JP2013197482A (ja) | 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置 | |
| JP2013197417A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR20080048313A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR101044486B1 (ko) | 반도체 소자의 레지스터 및 그 제조방법 | |
| JP2014053565A (ja) | 半導体記憶装置およびその製造方法 | |
| KR20070049731A (ko) | 플래시 메모리 및 그 제조방법 | |
| KR101804420B1 (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |