CN103426886A - 非易失性存储器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种非易失性存储器件及其制造方法，所述非易失性存储器件包括：单元串，每个单元串包括在衬底之上的多个存储器单元，所述单元串沿一方向延伸；沟道层，所述沟道层与单元串的一侧和另一侧连接，沿与衬底相垂直的另一方向延伸；选择栅电极，所述选择栅电极位于单元串之上，包围所述沟道层的侧表面，栅电介质层插入在它们之间；以及导线，所述导线与沟道层的上端部连接。
Description
相关申请的交叉引用
本申请要求2012年5月15日提交的申请号为10-2012-0051591的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体而言，涉及一种包括多个存储器单元串联连接的单元串的非易失性存储器件及其制造方法。
背景技术
非易失性存储器件是一种即使电源中断也能保留储存的数据的存储器件。已经广泛地使用诸如快闪存储器的各种非易失性存储器件。
图1是说明现有的非易失性存储器件的示图。
参见图1，现有的非易失性存储器件可以包括隧道电介质层15、多个栅图案、第一间隔件电介质层45和第二间隔件电介质层50、层间电介质层55以及接触插塞60。隧道电介质层15形成在衬底10上。所述多个栅图案包括顺序地层叠在隧道电介质层15上的浮栅电极层20、电荷阻挡层25、钝化层30、控制栅电极层35以及栅硬掩模层40。第一间隔件电介质层45和第二间隔件电介质层50覆盖所述多个栅图案。层间电介质层55形成在第二间隔件电介质层50上。接触插塞60形成为穿通层间电介质层55、第二间隔件电介质层50以及隧道电介质层15。接触插塞60与衬底10的结区连接。
在现有技术中，由于比字线WL具有更大宽度的选择线SL占据很大的面积，所以芯片尺寸增加。具体地，在通过间隔件图案化技术（SPT）来形成字线WL的情况下，需要单独的工艺以形成与字线WL具有不同宽度的选择线SL。此外，在与选择线SL相邻的字线WL中可能由于热载流子注入（HCI）而发生扰动。另外，随着设计规则的减小，执行用于部分地去除选择线SL中的电荷阻挡层25的工艺变得越来越困难。
发明内容
本发明的实施例涉及一种包括形成在单元串之上的选择栅电极的非易失性存储器件，以减小芯片尺寸、使制造工艺更容易和简单、并改善操作特性，以及涉及一种制造所述非易失性存储器件的方法。
根据本发明的一个实施例，一种非易失性存储器件可以包括：单元串，每个单元串包括在衬底之上的多个存储器单元，所述单元串沿一方向延伸；沟道层，所述沟道层与单元串的一侧和另一侧连接，沿与衬底相垂直的另一方向延伸；选择栅电极，所述选择栅电极位于单元串之上，包围沟道层的侧表面，栅电介质层插入在它们之间；以及导线，所述导线与沟道层的上端部连接。
根据本发明的另一个实施例，一种制造非易失性存储器件的方法包括以下步骤：在衬底之上形成彼此平行延伸的多个栅图案；形成沟道层，所述沟道层与衬底的结区连接并沿与衬底相垂直的方向延伸；形成选择栅电极，所述选择栅电极位于栅图案之上并且包围沟道层的侧表面，栅电介质层插入在它们之间；以及形成导线以与沟道层的上端部连接。
一种非易失性存储器件包括：单元串，所述单元串包括在衬底之上的多个存储器单元；以及选择晶体管，被配置成将单元串与位线连接，其中所述选择晶体管位于单元串之上。
根据以上实施例，选择栅电极形成在单元串之上。因而，可以减小芯片尺寸。制造工艺可以变得容易和简单。可以改善非易失性存储器件的操作特性。
附图说明
图1是说明现有的非易失性存储器件的示图。
图2至图12B是说明根据本发明第一实施例的非易失性存储器件及其制造方法的示图。
图13A和13B是说明根据本发明第二实施例的非易失性存储器件及其制造方法的示图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限定为本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。
附图并非按比例绘制，且在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图2至图12B是解释根据本发明第一实施例的非易失性存储器件及其制造方法的示图。具体地，图12A和图12B是说明根据本发明第一实施例的非易失性存储器件的示图。图2至图11B是示出用于制造图12A和图12B的非易失性存储器件的工艺的示图。
参见图2，在衬底100上形成隧道电介质层105。
衬底100可以是诸如单晶硅的半导体衬底。衬底100可以包括预定的下层结构，诸如限定有源区的隔离层（未示出）。多个有源区被限定成彼此平行、具有沿与栅图案相交叉的方向延伸的线形。单元串可以形成在有源区之上。隧道电介质层105可以由基于氧化物的物质形成。例如，隧道电介质层105是经由热氧化工艺形成的氧化硅（SiO2）层。
然后，在隧道电介质层105上形成栅图案，所述栅图案包括顺序地层叠的浮栅电极层110、电荷阻挡层115、第一控制栅电极层120、第二控制栅电极层125以及栅硬掩模层130。
尽管在附图中未示出，但可以通过如下的工艺形成栅图案：在隧道电介质层105上形成用于浮栅电极的导电层，其具有沿着有源区延伸的线形；在具有用于浮栅电极的导电层的衬底100的整个表面上顺序地层叠用于电荷阻挡层的电介质层、用于第一控制栅电极的导电层、用于第二控制栅电极的导电层、以及栅硬掩模物质层；然后，通过利用沿与所述用于浮栅电极的导电层相交叉的方向延伸的光致抗蚀剂图案135作为刻蚀掩模，来刻蚀上述这些层直到所述用于浮栅电极的导电层。多个栅图案形成为彼此平行延伸。所述多个栅图案可以具有相同的宽度。为了精细地形成栅图案，可以利用间隔件图案化技术。由于栅图案被形成为具有相同的宽度，所以提供了可以简化图案化工艺的益处。
浮栅电极层110可以包括掺杂多晶硅。浮栅电极层110可以具有将相应的存储器单元隔离开的岛形。电荷阻挡层115可以是包括顺序地层叠的氧化物、氮化物和氧化物的ONO（氧化物-氮化物-氧化物）层。栅硬掩模层130可以包括基于氮化物的物质。第一控制栅电极层120可以包括掺杂多晶硅。第二控制栅电极层125可以包括金属硅化物，所述金属硅化物在第一控制栅电极层120被部分地硅化时形成。具体地，第一控制栅电极层120和第二控制栅电极层125构成字线作为存储器单元晶体管的栅电极。
接着，可以经由离子注入工艺等在栅图案之间的衬底100中形成结区（未示出）。结区用作存储器单元晶体管的漏极或源极。结区可以具有与衬底100不同的导电类型。具体地，在NAND快闪存储器件中，相邻的存储器单元晶体管共用结区。因此，存储器单元晶体管串联连接以构成单元串。
参见图3，在去除光致抗蚀剂图案135之后，形成第一间隔件电介质层140以覆盖栅图案。
可以经由剥离工艺来去除光致抗蚀剂图案135。可以额外地执行清洁工艺以去除副产物等。可以通过沉积基于氧化物的物质以填充栅图案之间的空间、然后回刻蚀所述基于氧化物的物质来形成第一间隔件电介质层140。
接着，在第一间隔件电介质层140上顺序地形成第二间隔件电介质层145和第一层间电介质层150。
可以通过以保形的方式（conformally）沉积相对于第一层间电介质层150具有不同刻蚀选择性的诸如基于氮化物的物质来形成第二间隔件电介质层145。可以通过如下工艺来形成第一层间电介质层150：沉积基于氧化物的物质以填充随后要形成漏极接触插塞和源极接触插塞的区域，即单元串之间的结区；然后执行诸如化学机械抛光（CMP）的平坦化工艺。
参见图4A，在第一层间电介质层150上形成第一掩模图案155以覆盖除了随后要形成漏极接触插塞的区域之外的区域之后，通过基于用作刻蚀掩模的第一掩模图案155来刻蚀第一层间电介质层150、第二间隔件电介质层145以及隧道电介质层105而将漏极接触孔H1限定为暴露出单元串之间的结区之中的漏极区。
可以利用第一层间电介质层150和第二间隔件电介质层145之间的刻蚀选择性差异而经由自对准接触（SAC）工艺来限定漏极接触孔H1。可以将漏极接触孔H1的上端部限定得较宽，以保证后续工艺的余量。可以暴露出与漏极区相邻的栅图案的栅硬掩模层130。
图4B示出漏极侧的第一掩模图案155的平面图。参见图4B，漏极接触孔H1沿着至少两列布置，所述至少两列沿与单元串相交叉的方向延伸，使得相邻的漏极接触孔H1限定在不同的列中，从而充分地限定工艺余量并减小漏极接触插塞之间的寄生电容。
参见图5A，在第一层间电介质层150上形成第一掩模图案155以覆盖除了随后要形成源极接触插塞的区域之外的区域之后，通过基于用作刻蚀掩模的第一掩模图案155来刻蚀第一层间电介质层150、第二间隔件电介质层145以及隧道电介质层105而将源极接触孔H2限定为暴露出单元串之间的结区之中的源极区。
可以利用第一层间电介质层150与第二间隔件电介质层145之间的刻蚀选择性差异而经由自对准接触（SAC）工艺来限定源极接触孔H2。可以与漏极接触孔H1同时地限定源极接触孔H2。与漏极接触孔H1相似，可以将源极接触孔H2的上端部限定得宽。可以暴露出与源极区相邻的栅图案的栅硬掩模层130。
图5B示出源极侧的第一掩模图案155的平面图。参见图5B，可以将源极接触孔H2限定成比漏极接触孔H1更大。因此，可以同时暴露出沿栅图案的方向相邻的一对单元串的源极区。
此后，将共同说明用于单元串的漏极侧和源极侧的工艺。在以下要描述的附图中，尾标“A”指示单元串的漏极侧，尾标“B”指示单元串的源极侧。
参见图6A和6B，在去除第一掩模图案155的工艺之后，通过将导电物质填充在漏极接触孔H1和源极接触孔H2中而在漏极接触孔H1和源极接触孔H2中形成漏极接触插塞160A和源极接触插塞160B。
可以通过沉积诸如掺杂多晶硅、金属、或金属氮化物的导电物质以填充漏极接触孔H1和源极接触孔H2，并且执行诸如CMP的平坦化工艺直到暴露出第一层间电介质层150的上表面，来形成漏极接触插塞160A和源极接触插塞160B。
参见图7A和图7B，在形成有漏极接触插塞160A和源极接触插塞160B的所得结构上顺序地形成第二层间电介质层165、牺牲层170以及第三层间电介质层175。
可以通过沉积诸如TEOS（正硅酸乙酯）氧化物和HDP（高密度等离子体）氧化物的基于氧化物的物质来形成第二层间电介质层165和第三层间电介质层175。此外，可以通过沉积相对于第二层间电介质层165和第三层间电介质层175具有不同刻蚀选择性的物质、例如基于氮化物的物质，来形成牺牲层170。
然后，在第三层间电介质层175上形成第二掩模图案180以覆盖除了随后要形成沟道层的区域之外的整个表面之后，通过基于用作刻蚀掩模的第二掩模图案180来刻蚀第三层间电介质层175、牺牲层170以及第二层间电介质层165而将沟道孔H3限定为暴露出漏极接触插塞160A和源极接触插塞160B的部分。
参见图8A和8B，在去除第二掩模图案180的工艺之后，通过将半导体物质填充在沟道孔H3中来形成沟道层185。
可以通过沉积诸如多晶硅的半导体物质以填充沟道孔H3、并执行诸如CMP的平坦化工艺直到暴露出第三层间电介质层175的上表面来形成沟道层185。沟道层185经由漏极接触插塞160A和源极接触插塞160B与结区连接。沟道层185可以沿与衬底100垂直的方向延伸。
此后，在第三层间电介质层175和沟道层185上形成第三掩模图案190以覆盖除了要限定第一沟槽的区域之外的整个表面之后，通过基于用作刻蚀掩模的第三掩模图案190来刻蚀第三层间电介质层175而将第一沟槽T1限定为暴露出牺牲层170的部分。第一沟槽T1可以限定成与沟道层185相邻并沿栅图案的方向延伸的缝形。此工艺的结果是，牺牲层170的部分可以被刻蚀掉。
参见图9A和9B，在去除第三掩模图案190之后，去除经由第一沟槽T1暴露出的牺牲层170的部分以暴露出沟道层185的侧表面。为了部分地去除牺牲层170，可以执行利用相对于第二层间电介质层165和第三层间电介质层175的不同刻蚀选择性的湿法刻蚀工艺。保留下的牺牲层170将被称作牺牲层图案170A。
随后，在沟道层185的侧表面上形成栅电介质层195。可以通过经由热氧化工艺将沟道层185氧化来形成栅电介质层195。栅电介质层195也可以形成在沟道层185被暴露出的上表面上。
参见图10A和10B，经由第一沟槽T1在由于去除牺牲层170而产生的空间的壁上形成用于选择栅电极的第一导电层200。
可以经由原子层沉积（ALD）或化学气相沉积（CVD）而通过以保形的方式沉积诸如掺杂多晶硅的导电物质来形成用于选择栅电极的第一导电层200。
此后，在用于选择栅电极的第一导电层200上形成用于选择栅电极的第二导电层205。
可以通过沉积诸如金属的导电物质以填充由于去除牺牲层170而产生的空间来形成用于选择栅电极的第二导电层205。例如，可以通过使钨成核（nucleate）然后沉积体钨（bulk tungsten）来形成用于选择栅电极的第二导电层205。此外，在形成用于选择栅电极的第二导电层205之前，可以通过在用于选择栅电极的第一导电层200上额外地沉积诸如氮化钨（WN）、氮化钽（TiN）的金属氮化物来形成阻挡金属层，以改善界面特性。
参见图11A和图11B，通过去除形成在第一沟槽T1中和第一沟槽T1之上的第一导电层200和第二导电层205来形成第一选择栅电极层200A和第二选择栅电极层205A。
为了部分地去除用于选择栅电极的第一导电层200和第二导电层205，可以执行回刻蚀工艺。具体地，将作为选择晶体管的栅电极的第一选择栅电极层200A和第二选择栅电极层205A定位在栅图案之上。第一选择栅电极层200A和第二选择栅电极层205A可以形成为沿栅图案的方向延伸的线形同时包围沟道层185的侧表面，栅电介质层195插入在沟道层185的侧表面与第一选择栅电极层200A、第二选择栅电极层205A之间。
然后，在形成有第一选择栅电极层200A和第二选择栅电极层205A的所得结构上形成第四层间电介质层210。可以通过沉积诸如TEOS氧化物和HDP氧化物的基于氧化物的物质来形成第四层间电介质层210。
参见图12A和图12B，经由第四层间电介质层210形成导线215以与沟道层185的上端部连接。
可以通过限定缝形的沟槽（未示出）并用诸如掺杂多晶硅、金属或金属氮化物的导电物质填充沟槽来形成导线215。通过选择性地刻蚀第四层间电介质层210以暴露出沟道层185的上表面来形成缝形的沟槽，所述缝形的沟槽沿与栅图案相交叉的方向延伸。分别与漏极接触插塞160A和源极接触插塞160B连接的一对沟道层185可以通过基于此工艺而形成的导线215而彼此连接。
通过上述制造方法，可以制造如图12A和12B所示的根据本发明第一实施例的非易失性存储器件。
参见图12A和图12B，根据本发明第一实施例的非易失性存储器件可以包括：单元串，所述单元串设置在衬底100上；沟道层185，所述沟道层185与单元串的漏极侧和源极侧连接，并沿与衬底100垂直的方向延伸；第一选择栅电极层200A和第二选择栅电极层205A，所述第一选择栅电极层200A和所述第二选择栅电极层205A设置在单元串之上并包围沟道层185的侧表面，栅电介质层195插入在沟道层185的侧表面与第一选择栅电极层200A、第二选择栅电极层205A之间；以及导线215，所述导线215与沟道层185的上端部连接。在每个单元串中，多个存储器单元串联连接以沿一个方向延伸。
存储器单元可以包括栅图案，所述栅图案包括顺序地层叠的浮栅电极层110、电荷阻挡层115、第一控制栅电极层120和第二控制栅电极层125、以及栅硬掩模层130。
多个单元串可以布置成彼此平行。单元串的漏极侧和源极侧可以分别经由漏极接触插塞160A和源极接触插塞160B而与沟道层185连接。
漏极接触插塞160A和源极接触插塞160B可以部分地覆盖单元串。具体地，源极接触插塞160B可以同时与一对彼此相邻的单元串连接。
第一选择栅电极层200A和第二选择栅电极层205A可以呈沿与单元串相交叉的方向延伸的线形。导线215可以连接与单元串的漏极侧和源极侧连接的沟道层185对。具体地，在一对彼此相邻的漏极接触插塞160A和一对彼此相邻的源极接触插塞160B与一个导线215连接时，可以经由第一选择栅电极层200A和第二选择栅电极层205A独立地控制漏极接触插塞160A和源极接触插塞160B。因此，可以改善非易失性存储器件的操作特性。
图13A和13B是说明根据本发明第二实施例的非易失性存储器件及其制造方法的示图。在描述第二实施例时，将省略与前述第一实施例大体相同的组成部分的详细描述。在以与第一实施例相同的方式执行图2至图11B的工艺之后，执行图13A和图13B的工艺。
参见图13A和图13B，在通过选择性地刻蚀第四层间电介质层210以暴露出源极接触插塞160B上的沟道层185的上表面来限定第二沟槽T2之后，在第二沟槽T2中形成源极线220。为了共用源极线220，可以将源极接触插塞160B上的沟道层185设置成线。
第二沟槽T2可以限定成沿栅图案的方向延伸的缝形。可以通过沉积诸如掺杂多晶硅、金属或金属氮化物的导电物质以填充第二沟槽T2，然后执行诸如化学机械抛光（CMP）的平坦化工艺直到暴露出第四层间电介质层210的上表面，来形成源极线220。
接着，在第四层间电介质层210和源极线220上形成第五层间电介质层225的工艺之后，通过选择性地刻蚀第四层间电介质层210和第五层间电介质层225来限定接触孔H4，以暴露出漏极接触插塞160A之上的沟道层185的上表面。可以通过沉积诸如TEOS氧化物和HDP氧化物的基于氧化物的物质来形成第五层间电介质层225。
接着，在接触孔H4中形成接触插塞230的工艺之后，形成位线235以与接触插塞230的上端部连接。
可以通过用诸如掺杂多晶硅、金属以及金属氮化物的导电物质填充接触孔H4来形成接触插塞230。可以通过将沟槽（未示出）限定成沿与栅图案相交叉的方向延伸的缝形且然后用诸如掺杂多晶硅、金属以及金属氮化物的导电物质填充沟槽来形成位线235。通过在第五层间电介质层225和接触插塞230上沉积电介质层（未示出）并选择性地刻蚀所述电介质层来形成暴露出接触插塞230的上表面的沟槽。
具体地，通过形成位线235以同时与一对彼此相邻的接触插塞230连接，可以允许一对彼此相邻的单元串共用位线235。在这种情况下，由于位线235可以形成为具有大的宽度，所以用于将位线235图案化的工艺可变得容易和简单。
从以上描述可以清楚的是，在根据本发明实施例的非易失性存储器件及其制造方法中，由于选择栅电极呈SGT（包围栅晶体管）形地形成在单元串之上，所以可以减小芯片尺寸且制造工艺可以变得容易和简单。此外，可以防止由于在与选择栅电极相邻的字线中发生的热载流子注入（HCI）而引起的扰动。可以改进存储器单元的阈值电压分布以改善耐久性和数据保持特性。具体地，可以共用位线，并且可以经由选择栅电极独立地控制单元串对。可以防止源极线跳跃（bouncing），以充分地保证感测余量。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员清楚的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
Claims (20)
1.一种非易失性存储器件，包括：
单元串，每个单元串包括在衬底之上的多个存储器单元，所述单元串沿一方向延伸；
沟道层，所述沟道层与所述单元串的一侧和另一侧连接，沿与所述衬底相垂直的另一方向延伸；
选择栅电极，所述选择栅电极位于所述单元串之上，包围所述沟道层的侧表面，栅电介质层插入在所述选择栅电极和所述沟道层的侧表面之间；以及
导线，所述导线与所述沟道层的上端部连接。
2.如权利要求1所述的非易失性存储器件，其中，所述存储器单元包括具有顺序地层叠的浮栅电极、电荷阻挡层以及控制栅电极的结构。
3.如权利要求1所述的非易失性存储器件，其中，所述选择栅电极具有沿与所述单元串相交叉的另一方向延伸的线形。
4.如权利要求1所述的非易失性存储器件，其中，所述导线连接一对沟道层，所述一对沟道层分别与所述单元串的一侧和另一侧连接。
5.如权利要求1所述的非易失性存储器件，
其中，每个导线包括位线和源极线中的任何一种，以及
其中，所述位线和所述源极线经由所述沟道层而分别与所述单元串的一侧和另一侧连接。
6.如权利要求1所述的非易失性存储器件，其中，所述单元串具有经由漏极接触插塞与所述沟道层连接的一侧，以及经由源极接触插塞与所述沟道层连接的另一侧。
7.如权利要求6所述的非易失性存储器件，其中，所述漏极接触插塞和所述源极接触插塞部分地覆盖所述单元串。
8.如权利要求6所述的非易失性存储器件，
其中，所述多个单元串被布置成彼此平行，以及
其中，所述源极接触插塞同时与一对彼此相邻的单元串连接。
9.一种制造非易失性存储器件的方法，包括以下步骤：
在衬底之上形成彼此平行延伸的多个栅图案；
形成沟道层，所述沟道层与所述衬底的结区连接并沿与所述衬底相垂直的方向延伸；
形成选择栅电极，所述选择栅电极位于所述栅图案之上并且包围所述沟道层的侧表面，栅电介质层插入在所述选择栅电极和所述沟道层的侧表面之间；以及
形成导线以与所述沟道层的上端部连接。
10.如权利要求9所述的方法，其中，通过顺序地层叠浮栅电极、电荷阻挡层以及控制栅电极来形成所述栅图案。
11.如权利要求9所述的方法，其中，所述多个栅图案被形成为具有相同的宽度。
12.如权利要求9所述的方法，
其中，在形成所述栅图案之后，所述方法还包括以下步骤：
形成与所述结区连接的接触插塞，以及
其中，所述沟道层经由所述接触插塞与所述结区连接。
13.如权利要求12所述的方法，其中，形成所述接触插塞的步骤包括以下步骤：
形成间隔件电介质层以覆盖所述衬底；
在所述间隔件电介质层上形成第一层间电介质层；
穿通所述第一层间电介质层和所述间隔件电介质层来限定接触孔，以暴露出所述结区；以及
将导电物质填充在所述接触孔中。
14.如权利要求13所述的方法，其中，所述间隔件电介质层由相对于所述第一层间电介质层具有不同刻蚀选择性的物质形成。
15.如权利要求9所述的方法，其中，形成所述沟道层的步骤包括以下步骤：
在所述衬底上顺序地形成第二层间电介质层、牺牲层以及第三层间电介质层；
穿通所述第三层间电介质层、所述牺牲层以及所述第二层间电介质层来限定沟道孔；
将半导体物质填充在所述沟道孔中。
16.如权利要求15所述的方法，其中，所述牺牲层由相对于所述第二层间电介质层和所述第三层间电介质层具有不同刻蚀选择性的物质形成。
17.如权利要求15所述的方法，其中，形成所述选择栅电极的步骤包括以下步骤：
将沟槽限定在穿通所述第三层间电介质层的深度；
去除所述牺牲层的经由所述沟槽暴露出的部分，并暴露出所述沟道层的侧表面；
在所述沟道层的侧表面上形成所述栅电介质层；以及
将导电物质填充在由于去除所述牺牲层而产生的空间中。
18.如权利要求17所述的方法，其中，将所述沟槽限定成与所述沟道层相邻并沿另一方向延伸的缝形。
19.一种非易失性存储器件，包括：
单元串，所述单元串包括在衬底之上的多个存储器单元；以及
选择晶体管，所述选择晶体管被配置成将所述单元串与位线连接，
其中，所述选择晶体管位于所述单元串之上。
20.如权利要求19所述的非易失性存储器件，其中，所述选择晶体管包括相对于所述衬底的垂直沟道层。
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