CN102386189A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件，包括：形成在衬底之上的管道沟道层；形成在管道沟道层之上以将管道沟道层与位线相耦接的第一垂直沟道层；形成在管道沟道层之上以将管道沟道层与源极线相耦接的第二垂直沟道层；包括电荷陷阱层且形成为包围第一垂直沟道层、第二垂直沟道层和管道沟道层的多层；形成为包围所述多层的绝缘屏障层；形成在管道沟道层与位线之间的多个第一导电层，其中所述第一垂直沟道层贯穿第一导电层；以及形成在管道沟道层与源极线之间的多个第二导电层，其中所述第二垂直沟道层贯穿第二导电层。

Description

半导体器件及其制造方法
相关申请的交叉应用
本申请要求2010年8月27日提交的韩国专利申请号为10-2010-0083464的优先权，其全部内容通过引用合并在本文中。
技术领域
本发明的示例性实施例涉及半导体器件及其制造方法，更具体而言涉及非易失性存储器件及其制造方法。
背景技术
NAND快闪存储器是包括具有多个存储块的存储阵列的非易失性存储器件的一个例子。每个存储块可以包括多个存储器串。存储器串耦接在位线与源极线之间。更具体而言，存储器串包括漏极与位线相耦接的漏极选择晶体管、源极与源极线相耦接的源极选择晶体管、以及串联耦接在选择晶体管(即漏极选择晶体管和源极选择晶体管)之间的多个存储器单元。
通常，存储器串以2D(二维)结构形成在衬底上。为了提高集成度，要减小单元尺寸。然而，进一步减小单元尺寸正在接近物理极限。为此，提出了一种具有将存储器串垂直地形成在衬底上的3D(三维)结构的存储器串。
为了将存储器串垂直地形成在衬底上，以期望的间隔在衬底上形成用于字线或选择线(即，漏极选择线和源极选择线)的导电层。导电层之间形成有绝缘层。用于形成存储器串沟道的层(下文称之为垂直沟道层)贯穿导电层和绝缘层而沿垂直于衬底的方向形成。包括电荷陷阱层和绝缘层的多层形成在垂直沟道层的表面上。因此，多层形成在垂直沟道层与导电层之间。
如上所述，3D结构的存储器串与2D结构的存储器串在制造方法上显著地不同。由于这种不同的制造方法，3D结构的存储器串可能不具有高的结构可靠性。
发明内容
本发明的示例性实施例涉及能够提高具有3D结构的存储器串的结构稳定性及其制造工艺可靠性的半导体器件及其制造方法。
根据本发明的一个方面，提供一种半导体器件，包括：管道沟道层，所述管道沟道层形成在衬底之上；第一垂直沟道层，所述第一垂直沟道层形成在管道沟道层之上，以将管道沟道层与位线相耦接；第二垂直沟道层，所述第二垂直沟道层形成在管道沟道层之上，以将管道沟道层与源极线相耦接；包括电荷陷阱层的多层，所述多层形成为包围第一垂直沟道层、第二垂直沟道层和管道沟道层；绝缘屏障层，所述绝缘屏障层形成为包围所述多层；多个第一导电层，所述多个第一导电层形成在管道沟道层与位线之间，其中第一垂直沟道层贯穿第一导电层；以及多个第二导电层，所述多个第二导电层形成在管道沟道层与源极线之间，其中所述第二垂直沟道层贯穿第二导电层。
根据本发明的另一个方面，提供一种半导体器件，包括：管道沟道层，所述管道沟道层形成在衬底之上；第一垂直沟道层，所述第一垂直沟道层形成在管道沟道层之上，以将管道沟道层与位线相耦接；第二垂直沟道层，所述第二垂直沟道层形成在管道沟道层之上，以将管道沟道层与源极线相耦接；包括电荷陷阱层的多层，所述多层形成为包围第一垂直沟道层、第二垂直沟道层和管道沟道层；多个第一导电层，所述多个第一导电层形成在管道沟道层与位线之间，其中第一垂直沟道层贯穿第一导电层；多个第二导电层，所述多个第二导电层形成在管道沟道层与源极线之间，其中第二垂直沟道层贯穿第二导电层；绝缘层，所述绝缘层分别与第一导电层和第二导电层交替地形成；以及绝缘屏障层，所述绝缘屏障层形成在形成于管道沟道层之上的多层与绝缘层中最下方的绝缘层之间。
根据本发明的一个方面，提供一种制造半导体器件的方法，包括以下步骤：在衬底中形成牺牲层图案；在具有牺牲层图案的衬底之上交替地形成多个绝缘层和多个导电层；通过刻蚀所述多个绝缘层和所述多个导电层来形成暴露牺牲层图案的沟道孔；经由沟道孔去除牺牲层图案；在去除了牺牲层图案的区域的内表面上以及沟道孔的内表面上形成绝缘屏障层；在绝缘屏障层的表面上形成包括电荷陷阱层的多层；在去除了牺牲层图案的区域中以及沟道孔中形成沟道层；以及通过刻蚀沟道孔之间的绝缘层和导电层来形成第一沟槽。
根据本发明的另一个方面，提供一种制造半导体器件的方法，包括以下步骤：在衬底中形成牺牲层图案；在具有牺牲层图案的衬底之上形成绝缘屏障层；在绝缘屏障层之上交替地形成多个绝缘层和多个导电层；通过刻蚀所述多个绝缘层和所述多个导电层来形成使形成在牺牲层图案之上的绝缘屏障层暴露的沟道孔；经由沟道孔去除绝缘屏障层和牺牲层图案的暴露部分；在去除了牺牲层图案的区域的内表面上以及沟道孔的内表面上形成包括电荷陷阱层的多层；在去除了牺牲层图案的区域中以及沟道孔中形成沟道层；以及通过刻蚀沟道孔之间的绝缘层和导电层来形成沟槽。
附图说明
图1A是说明根据本发明的一个示例性实施例的半导体器件的电路图；
图1B是说明图1A的半导体器件的结构的立体图；
图2A至2E是为了说明制造根据本发明的一个实施例的半导体器件的方法而沿图1B的X-X’线截取的半导体器件的截面图；
图3A和图3B是说明在形成图2B的沟槽过程中当最下方的绝缘层被过刻蚀时可能出现的特征的截面图；
图3C详细说明针对以上结合图3A和图3B所讨论的特征的半导体器件的截面图；
图4是说明根据本发明的另一个实施例的半导体器件的结构的立体图；
图5A至5G是为了说明制造根据本发明的另一个示例性实施例的半导体器件的方法而沿图4的X-X’线截取的半导体器件的截面图；
图6是说明根据本发明的另一个示例性实施例的半导体器件的结构的立体图；
图7A至7G是为了说明制造根据本发明的又一个示例性实施例的半导体器件的方法而沿图6的X-X’线而截取的半导体器件的截面图；以及
图8是说明根据图7A至7G的方法而制造的半导体器件的截面的立体图。
具体实施方式
下面将详细参照附图来描述本发明的一些示例性实施例。提供附图是为了使本领域普通技术人员能够做出和应用本发明的实施例。
图1A是说明根据本发明的一个示例性实施例的半导体器件的电路图。
参见图1A，NAND快闪存储器件的典型的存储器串可以包括：漏极与位线BL相耦接的漏极选择晶体管DST；源极与源极线SL相耦接的源极选择晶体管SST；以及串联耦接在选择晶体管(即，漏极选择晶体管和源极选择晶体管)之间的多个存储器单元Co至Cn。
管道(pipe)晶体管PTr耦接在位于3D结构的存储器串中部的一对存储器单元Ck和Ck+1之间。相应地，存储器串所包括的存储器单元Co至Cn中的一些(如，存储器单元C0至Ck)串联耦接在源极选择晶体管SST与管道晶体管PTr之间，以形成第一存储器组。其余的存储器单元Ck+1至Cn串联耦接在漏极选择晶体管DST与管道晶体管PTr之间，以形成第二存储器串。
管道晶体管PTr形成在衬底中。漏极选择晶体管DST和存储器单元Ck+1至Cn(即第二存储器组)沿垂直于衬底的方向串联设置在位线BL与管道晶体管PTr之间。源极选择晶体管SST和存储器单元C0至Ck(即，第一存储器组)沿垂直于衬底的方向串联设置在源极线SL与管道晶体管PTr之间。根据一个例子，第一存储器组的存储器单元C0至Ck的数量与第二存储器组的存储器单元Ck+1至Cn的数量相同。由于存储器单元C0至Cn相对于衬底垂直地设置，因此存储器单元C0至Cn的沟道方向与衬底垂直。再者，由于存储器串中的存储器单元C0至Cn被划分成第一存储器组和第二存储器组，因此一个存储器串包括了相对于衬底垂直地层叠的两个沟道层。
管道晶体管PTr执行将第一存储器组的存储器单元C0至Ck的沟道区与第二存储器组的存储器单元Ck+1至Cn的沟道区电耦接的操作。下面更加详细描述包括3D存储器串的半导体器件的结构。
图1B是说明图1A的半导体器件的结构的立体图。
参见图1B，由导电层形成的管道栅导电层204形成在衬底200之上。为了使管道栅导电层204与衬底200隔离，在衬底200与管道栅导电层204之间形成有绝缘层202。管道栅导电层204用作将第一垂直沟道层230A和第二垂直沟道层230B电耦接的管道晶体管的栅极。在管道栅导电层204的特定区域中形成有沟槽。由多晶硅层形成的管道沟道层230C形成在管道栅导电层204的沟槽中。
由导电层形成的字线对WL0至WLn在形成有管道栅导电层240的衬底200之上备设置成多层。设置成多层的字线对之中的字线WL0至WLk成为第一字线组。第一垂直沟道层230A穿通/贯穿字线WL0至WLk(即，第一字线组)。设置成多层的字线对之中的字线WLk+1至WLn成为第二字线组。第二垂直沟道层230B穿通/贯穿字线WLk+1至WLn(即，第二字线组)。
形成为导电层212d的漏极选择线DSL和源极选择线SSL形成在字线WL0和WLn之上的相同高度上。源极选择线SSL位于第一字线组中的最上方的字线WL0上，而漏极选择线DSL位于第二字线组中的最上方的字线WLn上。
位线240(BL)和源极线234(SL)位于选择线212d(DSL和SSL)之上。位线240和源极线234可以位于不同的层中，且位线240可以位于比源极线234高的层中。在字线WL0至WLn、选择线212d、位线240和源极线234之间形成有绝缘层(未示出)，以便将这些线隔离。
第一垂直沟道层230A形成在源极线234与管道沟道层230C之间以穿通源极选择线212d(SSL)和字线WL0至WLk(即，第一字线组)，以便将源极线234与管道沟道层230C相耦接。另外，第二垂直沟道层230B形成在位线240B与管道沟道层230C之间，以穿通漏极选择线212d(DSL)和字线WLk-1至WLn(即，第二字线组)，以便将位线240与管道沟道层230C相耦接。当通过施加给管道栅导电层204的电压而在管道沟道层230C中形成沟道时，第一垂直沟道层230A和第二垂直沟道层230B电耦接。
与此同时，如果位线240(BL)位于比源极线234(SL)高的层中，则可以进一步在第二垂直沟道层230B与位线240之间形成接触插塞238，以便将第二垂直沟道层230B与位线240耦接。相应地，第一垂直沟道层230A和第二垂直沟道层230B沿垂直于衬底200的方向延伸。第一垂直沟道层230A和第二垂直沟道层230B以及沟道层230C可以由相同的材料制成，且可以用相同的工艺形成。这将稍后详细描述。
形成多层(参见图2D的228)以包围第一垂直沟道层230A和第二垂直沟道层230B以及沟道层230C。相应地，所述多层形成在垂直沟道层230A和230B与字线WL0至WLn之间的界面处，以及管道沟道层230C与管道栅导电层204之间的界面处。所述多层可以由包括绝缘层、电荷陷阱层和绝缘层的叠层形成(参见图2D的228)。
在上述结构中，其上形成有所述多层的第一垂直沟道层230A被用于源极选择线SSL的导电层212d包围的一部分成为/形成源极选择晶体管SST。第二垂直沟道层230B的由用于漏极选择线DSL的导电层212d包围的一部分成为漏极选择晶体管DST。其上形成有所述多层的第一垂直沟道层230A和第二垂直沟道层230B的被字线WL0至WLn包围的部分成为存储器单元C0至Cn。相应地，源极选择晶体管SST和存储器单元C0至Ck(即，第一存储器组)串联设置在源极线234(SL)与衬底200之间。漏极选择晶体管DST和存储器单元Cn至Ck+1(即第二存储器组)垂直地设置在位线240(BL)与衬底200之间。
下面描述制造具有上述结构的半导体器件的方法。
图2A至图2D是为了说明制造根据本发明的一个示例性实施例的半导体器件的工艺而沿图1B的X-X’线截取的半导体器件的截面图。
参见图2A，在衬底200上形成绝缘层202。在绝缘层202上形成用于形成管道栅的第一导电层204。用绝缘层202作为管道栅绝缘层，所述管道栅绝缘层用于隔离管道栅导电层204与衬底200。
通过刻蚀管道栅导电层204的一部分来形成沟槽206。接着，用牺牲层208填充沟槽206。牺牲层208可以由氮化物层形成。
通过在包括牺牲层208的整个结构上交替地形成绝缘层和导电层来形成多个绝缘层210a至210e和多个导电层212a至212d。这里，绝缘层210a先于导电层212a形成。绝缘层210a至210e可以由二氧化硅层形成，而导电层212a至212d可以由多晶硅层形成。
尽管根据一个实例示出了四个导电层212a至212d，但导电层的数量可以等于选择线的数量和字线的数量之和的一半。这里，最上方的导电层212d用来形成选择线(即，漏极选择线和源极选择线)，且其余的导电层212a至212c用来形成字线。
接着，通过刻蚀绝缘层210a至210e以及导电层212a至212d来形成沟道孔214a和214b，从而暴露牺牲层208的两个端部。形成沟道孔214和214b以限定将形成第一垂直沟道层和第二垂直沟道层的区域。在后续的工艺中，在各个沟道孔214a和214b中形成第一垂直沟道层和第二垂直沟道层。
参见图2B，为了通过划分各个导电层212a至212c而在每个层中形成字线对，通过刻蚀绝缘层210a至210e和导电层212a至212d的一部分来形成沟槽216。沟槽216被形成为线形，且形成为沿着与位线的方向相交叉的方向。另外，沟槽216被形成在限定将形成第一垂直沟道层和第二垂直沟道层的各个区域的沟道孔214a和214b之间。
另外，通过刻蚀绝缘层210a至210e以及导电层212a至212d的一部分直至最下方的导电层212a来形成沟槽216。然而，不刻蚀最下方的绝缘层210a以便不暴露牺牲层208。
相应地，导电层212a至212d被划分成其中形成有第一沟道孔214a的导电层和其中形成有第二沟道孔214b的导电层。其中形成有第一沟道孔214a的导电层用来形成与字线的一半相对应的源极选择线(参见图1B的SSL)和字线(参见图1B的WL0至WLk)。其中形成有第二沟道孔214b的导电层用来形成与其余一半的字线相对应的漏极选择线(参见图1B的DSL)和字线(参见图1B的WLk+1至WLn)。
参见图2C，去除牺牲层208以在管道栅导电层204的沟槽206中形成空间218。如果牺牲层208由氮化物层形成，可以使用磷酸溶液来去除牺牲层208。
参见图2D，在第一沟道孔214a和第二沟道孔214b的侧壁上以及管道栅导电层204的沟槽206的整个内表面上形成包括绝缘层222和226以及电荷陷阱层224的多层228。接着，用多晶硅层230A、230B和230C填充第一和第二沟道孔214a和214b以及管道栅导电层204的沟槽206。
相应地，第一垂直沟道层230A由第一沟道孔214a内的多晶硅层形成。第二垂直沟道层230B由第二沟道孔214b内的多晶硅层形成。管道沟道层230C由管道栅导电层204的沟槽206内的多晶硅层形成。
与此同时，在形成多层228和多晶硅层230A至230C的工艺中，还可以用所述多层和多晶硅层来填充沟槽216。尽管多晶硅层形成在沟槽216中，但所述多晶硅层可以与垂直沟道层230A和230B或管道沟道层230C隔离。
图3A和3B是说明在形成图2B的沟槽216的过程中当最下方的绝缘层被过刻蚀时出现的特征的截面图。
参见图3A，为了形成沟槽216，要刻蚀绝缘层210b至210e以及导电层212a至212d，而使最下方的绝缘层210a保持完好。然而，在执行上述工艺时，最下方的导电层212a可能没有被完全刻蚀因而未完全分开。为了解决这种特征，当刻蚀最下方的导电层212a时，通过将目标刻蚀厚度设置为比最下方的导电层212a充分地厚来执行刻蚀工艺。在这种情况下，绝缘层210b至210e以及导电层212a至212d可能被刻蚀直至最下方的绝缘层210a，从而经由沟槽216暴露牺牲层208，如图3A所示。
参见图3B，在去除牺牲层208之后，在第一沟道孔214a和第二沟道孔214b以及沟槽206之内形成多层228和多晶硅层230A至230C，如图2D所示。在这种情况下，由于已经去除了最下方的绝缘层210a，因此形成在沟槽216中的多晶硅层230D可以在沟槽216的底部(见图3C的‘A’)与管道沟道层230C相耦接。
图3C详细说明针对以上结合图3A和图3B讨论的特征的半导体器件的截面图。
参见图3C，形成在沟槽中的多晶硅层在沟槽的底部(由‘A’表示)与管道沟道层相耦接。
下面描述能够应对上述特征的另一个实施例。
图4是说明根据本发明的另一个示例性实施例的半导体器件的结构的立体图。
参见图4，相比于参照图1B所描述的结构，还可以包括绝缘屏障层520以防止多层被破坏。更具体而言，例如，形成绝缘屏障层520以防止在刻蚀工艺期间多层被破坏。绝缘屏障层520还可以防止所述多层因杂质的渗透而被破坏。为此，在第一垂直沟道层530A和第二垂直沟道层530B以及管道沟道层530C的表面上形成包括电荷陷阱层的多层(参见图5D的528)，且形成绝缘屏障层520以包围多层528。与此同时，绝缘屏障层520可以用作阻挡绝缘层，以防止所述多层所包括的电荷陷阱层的电子或电荷转移到用于字线的导电层。另外，绝缘屏障层520可以补充所述多层所包括的阻挡绝缘层的功能。
形成绝缘屏障层520以在刻蚀绝缘层(参见图5F的510a至510e)和绝缘层之间的导电层512a至512d以形成沟槽(参见图5F的516)期间防止所述多层被刻蚀或者管道沟道层530C被暴露。为此，根据一个例子的绝缘屏障层520由响应于用于刻蚀导电层512a或形成在导电层512a与衬底500之间的绝缘层510a的刻蚀剂(刻蚀气体或刻蚀溶液)而具有零刻蚀速率的材料形成。另外，绝缘屏障层520可以由比所述多层的层具有更高的介电常数的绝缘层形成。例如，绝缘屏障层520可以由Al2O3层或者HfO2层形成。
下面描述制造包括上述绝缘屏障层520的半导体器件的方法。
图5A至5G是为了说明制造根据本发明的另一个示例性实施例的半导体器件而沿图4的X-X’线截取的半导体器件的截面图。
参见图5A，在衬底500上形成绝缘层502。在绝缘层502上形成用于形成管道栅的导电层504。通过刻蚀管道栅导电层504的一部分来形成沟槽506。接着，用牺牲层508来填充沟槽506。牺牲层508可以由氮化物层形成。
接着，通过在包括牺牲层508的整个结构上交替地形成绝缘层和导电层来形成多个绝缘层510a至510e和多个导电层512a至512d。这里，绝缘层510a先于导电层512a形成。绝缘层510a至510e可以由二氧化硅层形成，而导电层512a至512d可以由多晶硅层形成。
尽管根据一个例子示出了形成四个导电层512a至512d，但是导电层的数量可以等于选择线的数量和字线的数量之和的一半。在此，最上方的导电层512d用来形成选择线(即，漏极选择线和源极选择线)，而其余的导电层512a至512c用来形成字线。
接着，通过刻蚀绝缘层510a至510e和导电层512a至512d来形成第一沟道孔514a和第二沟道孔514b，以便暴露牺牲层508的相应的区域。形成沟道孔514a和514b以限定将形成第一垂直沟道层和第二垂直沟道层的区域。在后续的工艺中，分别在沟道孔
514a和514b中形成第一垂直沟道层和第二垂直沟道层。
参见图5B，去除牺牲层。相应地，在管道栅导电层504的沟槽506中形成空间518。如果牺牲层由氮化物层形成，可以使用磷酸溶液来去除牺牲层。
参见图5C，在第一沟道孔514a和514b的侧壁上以及形成在管道栅导电层504中的沟槽506的整个内表面上形成绝缘屏障层520。因此，绝缘屏障层520也被形成在最下方的绝缘层510a的经由沟槽506而暴露的底部。
根据一个例子的绝缘屏障层520由相比于导电层512a至512d和绝缘层510a至510e不易响应于用于刻蚀导电层512a至512d或绝缘层510a至510e的刻蚀剂而被刻蚀的材料(例如，不与刻蚀剂反应的材料)形成。例如，绝缘屏障层520可以由氮化物层形成。与此同时，根据一个例子的绝缘屏障层520相比于在后续工艺中形成的所述多层具有更高的介电常数。例如，绝缘屏障层520可以由Al2O3层或HfO2层形成。
参见图5D，在绝缘屏障层520的表面上形成包括绝缘层522和526以及电荷陷阱层524的多层528。例如，多层528可以具有包括氧化物层、氮化物层和氧化物层的层叠结构。这里，氮化物层用作电荷陷阱层524。作为氧化物层的第一绝缘层522用作防止空穴或电子从电荷陷阱层524转移到导电层512a至512d的阻挡绝缘层。作为氧化物层的第二绝缘层526用作快闪存储器单元的隧道绝缘层。
当绝缘屏障层520由如上所述的高K绝缘层(即，Al2O3层或HfO2层)形成时，绝缘屏障层520可以用作阻挡绝缘层，以替代多层528的第一绝缘层522。在这种情况下，用作电荷陷阱层524的氮化物层位于绝缘层526与绝缘屏障层520之间。
参见图5E，用沟道层530A、530B和530C填充第一沟道孔514a和第二沟道孔514b以及管道栅导电层504的沟槽506。
更具体而言，在包括第一沟道孔514a和第二沟道孔514b的整个结构上形成沟道层。接着，通过化学机械抛光工艺、回蚀(etch-back)工艺或这两种工艺来去除形成在绝缘层510a至510e的最上方的绝缘层510e之上的沟道层、所述多层和绝缘屏障层。因此，第一沟道孔514a和第二沟道孔514b以及管道栅导电层504的沟槽506由沟道层530A、530B和530C填充。另外，绝缘屏障层520和多层528例如仅仅保留在第一沟道孔514a和第二沟道孔514b以及管道栅导电层504的沟槽506之内。换言之，在第一沟道孔514a和第二沟道孔514b以及管道栅导电层504的沟槽506之内，沟道层530A、530B和530C被多层528包围，且多层528被绝缘屏障层520包围，
沟道层530A、530B和530C可以由多晶硅层形成。相应地，第一垂直沟道层530A由第一沟道孔514a内的多晶硅层形成。第二垂直沟道层530B由第二沟道孔514b内的多晶硅层形成。管道沟道层530C由管道栅导电层504的沟槽506内的多晶硅层形成。
参见图5F，为了通过划分导电层512a至512d而在各个层中限定字线对，通过刻蚀绝缘层510a至510e和导电层512a至512d的一部分来形成沟槽516。沟槽516在第一垂直沟道层530A与第二垂直沟道层530B之间形成为线形，且形成在沿着与位线相交叉的方向。
相应地，导电层512a至512d被划分成其中形成有第一沟道孔514a的导电层和其中形成有第二沟道孔514b的导电层。其中形成有第一沟道孔514a的导电层用来形成与字线的一半相对应的源极选择线(参见图4的SSL)和字线(参见图4的WL0至WLk)。其中形成有第二沟道孔514b的导电层被用来形成与其余的一半字线相对应的漏极选择线(参见图4的DSL)和字线(参见图4的WLk+1至WLn)。
在沟槽516中可以不形成导电层，因为沟槽516是如上所述在形成管道沟道层530C之后形成的。因此，尽管在用于形成沟槽516的刻蚀工艺中刻蚀了最下方的绝缘层510a，但是也可以防止管道沟道层530C与其它导电层相耦接。另外，多层528和绝缘屏障层520也可以形成在最下方的绝缘层510a的暴露于沟槽506的空间518中的底表面上。相应地，沟槽516不与沟槽506的空间518相耦接，而是至少由绝缘屏障层520隔离。因此，可以防止管道沟道层530C经由沟槽516暴露而在用于形成沟槽516的刻蚀工艺中被破坏。
参见图5G，用绝缘层531填充沟槽。接着，在整个结构上形成层间电介质层532之后，可以执行抛光工艺。根据一个例子，绝缘层531和层间电介质层532由相同的材料形成。可以填充层间电介质层532直至沟槽。在这种情况下，可以省略绝缘层531。
接着，通过刻蚀层间电介质层532的一部分来形成沟槽，以便暴露出第一垂直沟道层530A。用导电层534填充沟槽。形成在沟槽内的导电层534用作源极线(参见图4的SL)。
在形成导电层534之后，在整个结构上形成层间电介质层536。另外，通过刻蚀层间电介质层532和536来形成接触孔，以便暴露第二垂直沟道层530B。接着，在接触孔之内形成接触插塞538。在层间电介质层536之上形成与接触插塞538相耦接的金属线540。金属线540用作为位线(参见如4的BL)。
因此，完成了具有3D结构的存储器串。
另外，下面描述另一个实施例，其中，在管道栅导电层的上表面上形成绝缘屏障层，以便保护多层并防止在形成沟槽的刻蚀工艺中暴露管道沟道层。
图6是说明根据本发明的另一个示例性实施例的半导体器件的结构的立体图。
参见图6，相比于参照图1B所描述的结构，还可以包括绝缘屏障层720。包括电荷陷阱层的多层(参见图7D的728)形成在垂直沟道层730A和730B以及管道沟道层730C的表面上。另外，绝缘层(参见图7A的710a至710e)与导电层712a至712d交替地形成。绝缘屏障层720形成在绝缘层710a至710e之中最下方的绝缘层710a的底表面上。换言之，绝缘屏障层720形成在管道栅导电层704上。因此，绝缘屏障层720形成在形成于管道沟道层730C顶上的多层的表面上。
当刻蚀绝缘层710a至710e和导电层712a至712d以形成沟槽(参见如7F的716)时，形成绝缘屏障层720以防止多层728被刻蚀或暴露管道沟道层730C。相应地，根据一个例子的绝缘屏障层720由响应于用于刻蚀导电层712a或形成在导电层712a与衬底700之间的绝缘层710a的刻蚀剂(刻蚀气体或刻蚀溶液)而具有零刻蚀速率的材料来形成。例如，绝缘屏障层720可以由氮化物层形成。另外，绝缘屏障层720可以由比多层的层具有更高的介电常数的绝缘层来形成。例如，绝缘屏障层520可以由Al2O3或HfO2层形成。
下面描述制造包括上述绝缘屏障层720的半导体器件的方法。
图7A至图7G是为了说明制造根据本发明的另一个实施例的半导体器件的方法而沿图6的X-X’线截取的半导体器件的截面图。
参见图7A，在衬底700上形成绝缘层702。在绝缘层702上形成用于形成管道栅的导电层704。通过刻蚀管道栅导电层704的一部分来形成沟槽706。另外，用牺牲层708填充沟槽706。
绝缘屏障层720形成在包括牺牲层708的整个结构上。接着，通过在绝缘屏障层720之上交替地形成绝缘层和导电层来形成多个绝缘层710a至710e和多个导电层712a至712d。
绝缘屏障层720可以由氮化物层形成。另外，绝缘屏障层720可以由这样的绝缘层形成：所述绝缘层响应于用来刻蚀导电层712a至712d或绝缘层710a至710e的刻蚀剂而具有比导电层712a至712d或绝缘层710a至710e更小的刻蚀速率，且具有比多层728(参见图7D)的电荷陷阱层724或绝缘层722和726更高的介电常数。例如，绝缘屏障层720可以由诸如Al2O3层或HfO2层的高k绝缘层形成。稍后描述当绝缘屏障层720由氮化物层和高k绝缘层形成时的一个示例性实施例的示例性特征。
参见图7B，通过刻蚀绝缘层710a至710e、导电层712a至712d和绝缘屏障层720的一部分来形成第一和第二沟道孔714a和714b，以便暴露牺牲层708的相应的区域。形成沟道孔714和714b以限定将形成第一和第二垂直沟道层730A和730B的相应的区域。
参见图7C，去除牺牲层。相应地，在管道栅导电层704的沟槽706中形成空间718。如果绝缘屏障层720由氮化物层形成，可以由相同的刻蚀工艺来去除绝缘屏障层720和牺牲层。然而，如果最下方的绝缘层710A之下的绝缘屏障层720被过刻蚀，则可能残留刻蚀的副产物，因为在最下方的绝缘层710a与管道栅导电层704之间形成有空间。然而，如果绝缘屏障层720由高k绝缘层形成，则可以使副产物最少化。因此，绝缘屏障层720可以由高k绝缘层形成以防止出现副产物。
参见图7D，在包括第一和第二沟道孔714a和714b的侧壁以及管道栅导电层704的沟道706的内表面的整个结构上形成包括绝缘层722和726以及电荷陷阱层724的多层728。例如，多层728可以具有包括氧化物层、氮化物层和氧化物层的层叠结构。
参见图7E，在整个结构上形成沟道层，以便将第一和第二沟道孔714a和714b以及管道栅导电层704的沟槽706填充。可以由多晶硅层形成沟道层。接着，通过化学机械抛光工艺、回蚀工艺或者这两者来去除形成在绝缘层710a至710e中的最上方的绝缘层710e之上的沟道层和多层。
相应地，第一沟道孔714a和第二沟道孔714b以及管道栅导电层704的沟槽706由沟道层730A、730B和730C填充。另外，多层728可以例如仅仅保留在第一沟道孔714a和第二沟道孔714b以及管道栅导电层704的空间718之内。换言之，在第一沟道孔714a和第二沟道孔714b以及管道栅导电层704的沟槽706之内，沟道层730A、730B和730C被多层728包围。绝缘层720保留在最下方的绝缘层710a之下，且形成在沟道层730C上的多层728的表面被其余的绝缘屏障层720保护。
第一垂直沟道层730A由第一沟道孔714a内的多晶硅层形成。第二垂直沟道层730B由第二沟道孔714b内的多晶硅层形成。管道沟道层730C由管道栅导电层704的沟槽706内的多晶硅层形成。
参见图7F，为了通过划分导电层712a至712d以在不同的层中限定字线对，通过刻蚀绝缘层710a至710e和导电层712a至712d中的一部分来形成沟槽716。沟槽716以线形形成在第一垂直沟道层730A和第二垂直沟道层730B之间，且形成在沿着与位线BL相交叉的方向。
在沟槽716之内可以不形成导电层，因为如上所述沟槽716是在形成管道沟道层730C之后形成的。因此，尽管在用于形成沟槽716的刻蚀工艺中暴露了管道沟道层730C，也可以防止管道沟道层730C与其他导电层相耦接。另外，尽管执行了用于形成沟槽716的刻蚀工艺，但绝缘屏障层720可以防止暴露管道沟道层730C。因此，可以防止管道沟道层730C出现刻蚀损伤。
参见图7G，用绝缘层731填充沟槽。在整个结构上形成层间电介质层732之后，可以执行抛光工艺。根据一个例子的绝缘层731和层间电介质层732由相同的材料形成。还可以用层间电介质层732填充沟槽。在这种情况下，可以省略绝缘层731。
接着，通过刻蚀层间电介质层732的一部分来形成沟槽，以便暴露第一垂直沟道层730A。用导电层734填充沟槽。形成在沟槽中的导电层734用作源极线(参见图6的SL)。
接着，在整个结构上形成层间电介质层736。通过刻蚀层间电介质层732和736形成接触孔，以便暴露第二垂直沟道层730B。在接触孔中形成接触插塞738。在层间电介质层736上形成与接触插塞738相耦接的金属线740。将金属线740用作为位线(参见图6的BL)。
因此，完成了具有3D结构的存储器串。
根据示例性的实施例，在最下方的绝缘层的底表面之下、即管道沟道层与最下方的绝缘层之间形成绝缘屏障层。
图8是说明根据图7A至7G的方法制造的半导体器件的截面的立体图。
参见图8，管道沟道层PC在两个端部C1和C2与垂直沟道层耦接，但是在形成有沟槽的区域B中不暴露管道沟道层PC。因此，防止了管道沟道层PC与其它导电层耦接。
根据示例性实施例的半导体器件及其制造方法，可以提高具有3D结构的存储器串的结构稳定性及其制造工艺的可靠性。

Claims (21)

1.一种存储器件，包括：
管道沟道层，所述管道沟道层形成在衬底之上；
第一垂直沟道层，所述第一垂直沟道层形成在所述管道沟道层之上，以将所述管道沟道层与位线相耦接；
第二垂直沟道层，所述第二垂直沟道层形成在所述管道沟道层之上，以将所述管道沟道层与源极线相耦接；
包括电荷陷阱层的多层，所述多层形成为包围所述第一垂直沟道层、所述第二垂直沟道层和所述管道沟道层；
绝缘屏障层，所述绝缘屏障层形成为包围所述多层；
多个第一导电层，所述多个第一导电层形成在所述管道沟道层与所述位线之间，其中所述第一垂直沟道层贯穿所述第一导电层；以及
多个第二导电层，所述多个第二导电层形成在所述管道沟道层与所述源极线之间，其中所述第二垂直沟道层贯穿所述第二导电层。
2.如权利要求1所述的半导体器件，还包括：
绝缘层，所述绝缘层形成在所述衬底上；
管道栅导电层，所述管道栅导电层形成在所述绝缘层上；以及
沟槽，所述沟槽形成在所述管道栅导电层中，
其中，所述管道沟道层形成在所述沟槽之内。
3.如权利要求1所述的半导体器件，其中，所述多层包括：
隧道绝缘层，所述隧道绝缘层形成为包围所述第一垂直沟道层、所述第二垂直沟道层和所述管道沟道层；
所述电荷陷阱层，所述电荷陷阱层形成为包围所述隧道绝缘层；以及
阻挡绝缘层，所述阻挡绝缘层形成为包围所述电荷陷阱层。
4.如权利要求1所述的半导体器件，其中，所述多层还包括形成为包围所述第一垂直沟道层、所述第二垂直沟道层和所述管道沟道层的隧道绝缘层，
其中，所述电荷陷阱层形成在所述沟道绝缘层与所述绝缘屏障层之间。
5.如权利要求1所述的半导体器件，其中，所述绝缘屏障层由比所述多层所包括的所述电荷陷阱层具有更高的介电常数的绝缘层形成。
6.如权利要求5所述的半导体器件，其中，所述绝缘屏障层由Al2O3层或HfO2层形成。
7.如权利要求1所述的半导体器件，其中，所述绝缘屏障层由响应于用来刻蚀所述第一导电层和所述第二导电层的刻蚀剂而具有比所述第一导电层和所述第二导电层更小的刻蚀速率的材料制成。
8.如权利要求7所述的半导体器件，其中，所述绝缘屏障层由氮化物层形成。
9.一种半导体器件，包括：
管道沟道层，所述管道沟道层形成在衬底之上；
第一垂直沟道层，所述第一垂直沟道层形成在所述管道沟道层之上，以将所述管道沟道层与位线相耦接；
第二垂直沟道层，所述第二垂直沟道层形成在所述管道沟道层之上，以将所述管道沟道层与源极线相耦接；
包括电荷陷阱层的多层，所述多层形成为包围所述第一垂直沟道层、所述第二垂直沟道层和所述管道沟道层；
多个第一导电层，所述多个第一导电层形成在所述管道沟道层与所述位线之间，其中所述第一垂直沟道层贯穿所述第一导电层；
多个第二导电层，所述多个第二导电层形成在所述管道沟道层与所述源极线之间，其中所述第二垂直沟道层贯穿所述第二导电层；
绝缘层，所述绝缘层分别与所述第一导电层和所述第二导电层交替地形成；以及
绝缘屏障层，所述绝缘屏障层形成在形成于所述管道沟道层之上的所述多层与所述绝缘层中最下方的绝缘层之间。
10.如权利要求9所述的半导体器件，其中，所述绝缘屏障层由响应于用来刻蚀所述第一导电层、所述第二导电层和所述绝缘层的刻蚀剂而具有比所述第一导电层、所述第二导电层和所述绝缘层更小的刻蚀速率的材料制成。
11.一种制造半导体器件的方法，包括以下步骤：
在衬底中形成牺牲层图案；
在具有所述牺牲层图案的所述衬底之上交替地形成多个绝缘层和多个导电层；
通过刻蚀所述多个绝缘层和所述多个导电层来形成暴露所述牺牲层图案的沟道孔；
经由所述沟道孔去除所述牺牲层图案；
在去除了所述牺牲层图案的区域的内表面上以及所述沟道孔的内表面上形成绝缘屏障层；
在所述绝缘屏障层的表面上形成包括电荷陷阱层的多层；
在去除了所述牺牲层的区域中以及所述沟道孔中形成沟道层；以及
通过刻蚀所述沟道孔之间的所述绝缘层和所述导电层来形成第一沟槽。
12.如权利要求11所述的方法，其中，在衬底中形成牺牲层的步骤包括以下步骤：
在所述衬底上形成管道栅绝缘层；
在所述管道栅绝缘层上形成管道栅导电层；
在所述管道栅导电层中形成第二沟槽；以及
在所述管道栅导电层的所述第二沟槽中形成所述牺牲层图案。
13.如权利要求11所述的方法，其中，所述沟道层由多晶硅层形成。
14.如权利要求11所述的方法，其中，所述多层具有隧道绝缘层和所述电荷陷阱层的层叠结构。
15.如权利要求11所述的方法，其中，所述多层具有隧道绝缘层、所述电荷陷阱层和阻挡绝缘层的层叠结构。
16.如权利要求11所述的方法，其中，所述绝缘屏障层由比所述多层中的所述电荷陷阱层具有更高的介电常数的绝缘层形成。
17.如权利要求16所述的方法，其中，所述绝缘屏障层由Al2O3层或HfO2层形成。
18.如权利要求11所述的方法，其中，所述绝缘屏障层由响应于用来刻蚀所述导电层和所述绝缘层的刻蚀剂而具有比所述导电层和所述绝缘层更小的刻蚀速率的材料制成。
19.如权利要求18所述的方法，其中，所述绝缘层由氮化物层形成。
20.一种制造半导体器件的方法，包括以下步骤：
在衬底中形成牺牲层图案；
在具有所述牺牲层图案的所述衬底之上形成绝缘屏障层；
在所述绝缘屏障层之上交替地形成多个绝缘层和多个导电层；
通过刻蚀所述多个绝缘层和所述多个导电层来形成使形成在所述牺牲层图案之上的所述绝缘屏障层暴露的沟道孔；
经由所述沟道孔去除所述绝缘层和所述牺牲层图案的暴露的部分；
在去除了所述牺牲层图案的区域的内表面上以及所述沟道孔的内表面上形成包括电荷陷阱层的多层；
在去除了所述牺牲层图案的区域中以及沟道孔中形成沟道层；以及
通过刻蚀所述沟道孔之间的所述绝缘层和所述导电层来形成沟槽。
21.如权利要求20所述的方法，其中，去除所述牺牲层图案的步骤包括暴露所述绝缘屏障层的底表面的一部分，
其中，在去除了所述牺牲层图案的区域的内表面上形成所述多层时，在所述绝缘屏障层的暴露的底表面上形成所述多层。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426886A (zh) * 2012-05-15 2013-12-04 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN103489869A (zh) * 2012-06-13 2014-01-01 爱思开海力士有限公司 半导体存储器件、存储系统及其制造方法
CN103490008A (zh) * 2012-06-07 2014-01-01 三星电子株式会社 三维电阻性随机存取存储器器件、其操作方法及其制造方法
CN104617098A (zh) * 2013-11-05 2015-05-13 旺宏电子股份有限公司 三维叠层半导体结构及其制造方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101756227B1 (ko) * 2010-08-13 2017-07-10 삼성전자 주식회사 수직 채널 패턴을 포함하는 반도체 소자
KR20130045622A (ko) * 2011-10-26 2013-05-06 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130072663A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130136249A (ko) 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10367001B2 (en) 2012-06-04 2019-07-30 SK Hynix Inc. 3D semiconductor memory device
USRE49831E1 (en) 2012-06-04 2024-02-06 SK Hynix Inc. 3D semiconductor memory device
KR20140018515A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140022204A (ko) * 2012-08-13 2014-02-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법
KR102091713B1 (ko) * 2012-09-27 2020-03-20 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140062636A (ko) 2012-11-14 2014-05-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102037847B1 (ko) 2013-01-02 2019-10-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102108879B1 (ko) 2013-03-14 2020-05-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102059921B1 (ko) * 2013-05-31 2020-02-11 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20150037165A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 반도체 메모리 소자
US20150115344A1 (en) * 2013-10-29 2015-04-30 Macronix International Co., Ltd. Three dimensional stacked semiconductor structure and method for manufacturing the same
KR102120725B1 (ko) * 2014-01-14 2020-06-10 에스케이하이닉스 주식회사 반도체 장치
CN104392962B (zh) * 2014-04-28 2017-06-13 中国科学院微电子研究所 三维半导体器件制造方法
KR20160011027A (ko) * 2014-07-21 2016-01-29 에스케이하이닉스 주식회사 반도체 장치
US9362302B1 (en) * 2015-01-28 2016-06-07 Macronix International Co., Ltd. Source line formation in 3D vertical channel and memory
US9425299B1 (en) * 2015-06-08 2016-08-23 Sandisk Technologies Llc Three-dimensional memory device having a heterostructure quantum well channel
US9941295B2 (en) 2015-06-08 2018-04-10 Sandisk Technologies Llc Method of making a three-dimensional memory device having a heterostructure quantum well channel
KR102378821B1 (ko) 2015-08-10 2022-03-28 삼성전자주식회사 반도체 장치
US9721963B1 (en) 2016-04-08 2017-08-01 Sandisk Technologies Llc Three-dimensional memory device having a transition metal dichalcogenide channel
US9818801B1 (en) 2016-10-14 2017-11-14 Sandisk Technologies Llc Resistive three-dimensional memory device with heterostructure semiconductor local bit line and method of making thereof
KR102443047B1 (ko) * 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060175656A1 (en) * 2001-04-27 2006-08-10 Interuniversitair Microelektronica Centrum (Imec Vzw) Non-volatile memory devices
US20080076224A1 (en) * 2006-09-27 2008-03-27 Samsung Electronics Co., Ltd. Methods of forming flash memory devices including blocking oxide films
US20080149913A1 (en) * 2006-12-26 2008-06-26 Hiroyasu Tanaka Semiconductor memory device and method of manufacturing the same
TW201017830A (en) * 2008-09-25 2010-05-01 Toshiba Kk Nonvolatile semiconductor memory device and method of manufacturing the same
TW201025576A (en) * 2008-11-13 2010-07-01 Toshiba Kk Nonvolatile semiconductor memory device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101549858B1 (ko) * 2009-07-31 2015-09-03 삼성전자주식회사 수직 채널 구조의 플래쉬 메모리 소자
KR101045073B1 (ko) * 2009-08-07 2011-06-29 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR101137929B1 (ko) * 2010-05-31 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060175656A1 (en) * 2001-04-27 2006-08-10 Interuniversitair Microelektronica Centrum (Imec Vzw) Non-volatile memory devices
US20080076224A1 (en) * 2006-09-27 2008-03-27 Samsung Electronics Co., Ltd. Methods of forming flash memory devices including blocking oxide films
US20080149913A1 (en) * 2006-12-26 2008-06-26 Hiroyasu Tanaka Semiconductor memory device and method of manufacturing the same
TW201017830A (en) * 2008-09-25 2010-05-01 Toshiba Kk Nonvolatile semiconductor memory device and method of manufacturing the same
TW201025576A (en) * 2008-11-13 2010-07-01 Toshiba Kk Nonvolatile semiconductor memory device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426886A (zh) * 2012-05-15 2013-12-04 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN103426886B (zh) * 2012-05-15 2017-10-03 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN103490008A (zh) * 2012-06-07 2014-01-01 三星电子株式会社 三维电阻性随机存取存储器器件、其操作方法及其制造方法
CN103490008B (zh) * 2012-06-07 2017-08-11 三星电子株式会社 三维电阻性随机存取存储器器件、其操作方法及其制造方法
CN103489869A (zh) * 2012-06-13 2014-01-01 爱思开海力士有限公司 半导体存储器件、存储系统及其制造方法
CN103489869B (zh) * 2012-06-13 2017-11-28 爱思开海力士有限公司 半导体存储器件、存储系统及其制造方法
CN104617098A (zh) * 2013-11-05 2015-05-13 旺宏电子股份有限公司 三维叠层半导体结构及其制造方法
CN104617098B (zh) * 2013-11-05 2018-04-13 旺宏电子股份有限公司 三维叠层半导体结构及其制造方法

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Publication number Publication date
KR101153642B1 (ko) 2012-06-18
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