KR20140062636A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 제1 도전막; 상기 제1 도전막을 관통하며, 상기 제1 도전막을 메모리 블록 단위로 분리시키는 적어도 하나의 제1 슬릿; 상기 제1 도전막의 상부에 적층된 제2 도전막들; 및 상기 제1 슬릿과 상이한 위치에서 상기 제2 도전막들을 관통하며, 상기 제2 도전막들을 상기 메모리 블록 단위로 분리시키는 적어도 하나의 제2 슬릿을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 일자 또는 U자 형태로 스트링을 배열시켜 메모리 셀들을 적층한다. 그런데, 워드라인들을 적층시키기 위한 공정의 난이도가 높기 때문에, 적층물이 기울어지거나 원하지 않는 곳에 도전 물질이 잔류되는 등의 문제점이 유발된다.
본 발명의 일 실시예는 제조가 용이한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 도전막; 상기 제1 도전막을 관통하며, 상기 제1 도전막을 메모리 블록 단위로 분리시키는 적어도 하나의 제1 슬릿; 상기 제1 도전막의 상부에 적층된 제2 도전막들; 및 상기 제1 슬릿과 상이한 위치에서 상기 제2 도전막들을 관통하며, 상기 제2 도전막들을 상기 메모리 블록 단위로 분리시키는 적어도 하나의 제2 슬릿을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 제1 소스막; 상기 제1 소스막을 관통하며, 상기 제1 소스막을 메모리 블록 단위로 분리시키는 적어도 하나의 제1 슬릿; 상기 제1 소스막의 상부에 적층된 도전막들; 및 상기 제1 슬릿과 상이한 위치에서 상기 도전막들을 관통하며, 상기 도전막들을 상기 메모리 블록 단위로 분리시키는 적어도 하나의 제2 슬릿을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치는 제1 도전막을 식각하여 상기 제1 도전막을 메모리 블록 단위로 분리시키는 적어도 하나의 제1 슬릿을 형성하는 단계; 상기 제1 슬릿 내에 제1 절연막을 채우는 단계; 상기 제1 도전막 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 및 상기 제1 물질막들 및 제2 물질막들을 식각하여, 상기 제1 슬릿과 상이한 위치에서 상기 제1 및 제2 물질막들을 메모리 블록 단위로 분리시키는 적어도 하나의 제2 슬릿을 형성하는 단계를 포함할 수 있다.
반도체 장치의 제조 공정 난이도를 낮추고, 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃도 및 단면도이다.
도 2a는 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 2b는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다.
도 2c는 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다.
도 2d는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다.
도 3a 내지 도 8b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 9a 및 도 9b는 본 발명의 제1 실시예에 따른 반도체 장치의 소스막 구조를 나타내는 분리 사시도이다.
도 10a 내지 도 10g는 본 발명의 제1 실시예에 따른 반도체 장치의 레이아웃도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 12는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃도 및 단면도이다. 단, 설명의 편의를 위해 도 1a는 이웃한 메모리 블록들 간의 경계만을 도시하였다.
도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 제1 도전막(11) 및 제1 도전막(11) 상에 교대로 적층된 제2 도전막들(13) 및 층간절연막들(14)을 포함한다. 또한, 반도체 장치는 제1 도전막(11)을 관통하여 제1 도전막(11)을 메모리 블록(MB1, MB2) 단위로 분리시키는 적어도 하나의 제1 슬릿(SL1) 및 제2 슬릿(SL1) 내에 채워진 제1 절연막(12)을 포함하고, 제2 도전막(13)을 관통하여 제2 도전막(13)을 메모리 블록(MB1, MB2) 단위로 분리시키는 적어도 하나의 제2 슬릿(SL2) 및 제2 슬릿(SL2) 내에 채워진 제2 절연막(15)을 포함한다.
여기서, 제1 도전막(11)은 파이프 게이트이고, 제2 도전막들(13) 중 최상부의 적어도 한 층의 제2 도전막(13)은 선택 라인이고, 나머지 제2 도전막들(13)은 워드라인일 수 있다. 또는, 제1 도전막(11)은 소스막이고, 제2 도전막들(13) 중 최상부의 적어도 한 층 및 최하부의 적어도 한 층의 제2 도전막들(13)은 선택 라인이고, 나머지 제2 도전막들(13)은 워드라인일 수 있다.
이와 같은 구조에 따르면, 하부에 위치된 제1 도전막(11)과 상부에 위치된 제2 도전막(12)은 각각 상이한 위치에 형성된 제1 및 제2 슬릿들(SL1, SL2)에 의해 메모리 블록(MB1, MB2) 단위로 분리된다. 특히, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)의 경계에 위치된 제1 및 제2 슬릿들(SL1, SL2)이 상호 엇갈리게 배열된다. 즉, 제1 슬릿(SL1)과 제2 슬릿(SL2)은 상호 중첩되지 않는다.
도 2a는 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 2a에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는 기판(20), 기판(20) 상에 형성된 절연막(21), 절연막(21) 상에 형성된 제1 소스막(S1), 제1 소스막(S1) 내에 형성된 적어도 하나의 제2 소스막(S2), 제1 소스막(S1)의 상부에 적층된 도전막들(23), 도전막들(23)을 관통하여 제2 소스막(S2)과 연결된 채널막들(CH), 채널막들(CH) 및 제2 소스막(S2)의 외측면을 감싸는 메모리막(M) 및 제2 소스막(S2) 내에 형성되며 제2 소스막(S2) 및 메모리막(M)을 관통하여 제1 소스막(S1)과 연결된 적어도 하나의 제3 소스막(S3)을 포함한다.
여기서, 적층된 도전막들(23) 사이에는 층간절연막들(24)이 개재된다. 또한, 채널막들(CH)은 중심 영역이 오픈된 튜브 구조를 갖거나, 중심 영역까지 완전히 채워진 필라 구조를 가질 수 있다. 채널막들(CH)이 튜브 구조를 갖는 경우, 오픈된 중심 영역 내에는 절연막(28)이 채워진다.
제1 및 제2 소스막(S1, S2)은 도프드 폴리실리콘막으로 형성되고, 제3 소스막은 텅스텐 등의 금속막으로 형성될 수 있다. 이와 같이, 소스막의 일부를 금속막으로 형성함으로써, 소스 저항을 감소시킬 수 있다.
도전막들(23) 중 최상부의 적어도 한 층 및 최하부의 적어도 한 층의 도전막들(23)은 선택 라인이고, 나머지 도전막들(23)은 워드라인일 수 있다. 이를 통해, 스트링을 수직으로 배열시켜 메모리 소자의 집적도를 향상시킬 수 있다.
메모리막은 터널절연막, 전하저장막 및 전하차단막을 포함하거나, 이들 중 일부를 포함할 수 있다. 여기서, 전하저장막은 전하를 저장하는 폴리실리콘막 등의 플로팅 게이트, 전하를 트랩하는 질화막 등의 트랩막 및 나노 닷 중 적어도 하나를 포함할 수 있다. 참고로, 메모리막은 전하저장막 대신에 상변화 물질막을 포함할 수 있다.
또한, 본 도면에는 도시되지 않았으나, 메모리막과 도전막(23) 사이에 개재되며, 도전막(23)의 상부면 및 하부면을 감싸는 메모리막을 추가로 포함할 수 있다. 여기서, 추가로 포함되는 메모리막은 터널절연막, 전하저장막 및 전하차단막을 포함하거나, 이들 중 일부를 포함할 수 있다. 또한, 추가로 형성되는 메모리막의 전하차단막은 산화막 및 고유전상수 물질막의 적층막일 수 있다.
반도체 장치는 제1 소스막(S1)을 관통하는 제1 슬릿(SL1) 및 도전막들(23) 및 층간절연막들(24)을 관통하는 제2 슬릿들(SL2)을 더 포함한다. 여기서, 제1 슬릿(SL1)은 제1 소스막(S1)을 메모리 블록(MB1, MB2) 단위로 분리시키기 위한 것이고, 제2 슬릿(SL2)은 도전막들(23)을 메모리 블록(MB1, MB2) 단위로 분리시키기 위한 것이다. 제1 슬릿(SL1)과 제2 슬릿(SL2)은 이웃한 메모리 블록들(MB1, MB2)의 경계에 위치하되, 서로 중첩되지 않도록 상이한 위치에 형성된다. 제1 및 제2 슬릿들(SL1, SL2) 내에는 절연막(22, 25)이 채워진다.
반도체 장치는 각 메모리 블록(MB1, MB2)의 셀 영역 내에 위치되며, 제2 소스막(S2) 및 메모리막(M)을 관통하는 깊이를 갖는 적어도 하나의 제3 슬릿(SL3)을 더 포함한다. 여기서, 제3 슬릿(SL3)은 하나의 제2 소스막(S2)을 공유하는 채널막들(CH) 사이에 위치되며, 제1 소스막(S1)을 노출시키는 깊이로 형성될 수 있다. 또한, 제3 슬릿(SL3)의 하부에는 제3 소스막(S3)이 채워지고, 나머지 영역에는 절연막(26)이 채워진다.
반도체 장치는 각 메모리 블록(MB1, MB2)의 셀 영역 내에 위치되며, 도전막들(23)을 관통하는 깊이를 갖는 적어도 하나의 제4 슬릿(SL4)을 더 포함할 수 있다. 여기서, 제4 슬릿(SL4)은 제2 소스막(S2)을 공유하지 않는 채널막들(CH) 사이에 위치되며, 제1 소스막(S1)을 노출시키는 깊이로 형성될 수 있다. 또한, 제4 슬릿(SL4) 내에는 절연막(27)이 채워진다.
또한, 본 도면에는 도시되지 않았으나, 반도체 장치는 각 메모리 블록(MB1, MB2)의 콘택 영역 내에 위치되는 제5 슬릿들을 더 포함할 수 있다. 여기서, 제5 슬릿들은 라인 형태, "ㄷ" 형태 및 적어도 하나의 돌출부를 포함하는 라인 형태 중 적어도 하나의 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다. 또한, 제5 슬릿들 내에는 절연막이 채워진다.
도 2b는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 2b에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 장치는 기판(20), 기판(20) 상에 형성된 절연막(21), 절연막(21) 상에 형성된 제1 도전막(C), 제1 도전막(C) 상에 형성된 절연막(29) 및 절연막(29) 상에 적층된 제2 도전막들(23)을 포함한다. 반도체 장치는 절연막(29) 내에 형성된 제1 소스막(S1), 도전막들(23)을 관통하여 제1 소스막(S1)과 연결된 채널막들(CH), 제1 소스막(S1) 내에 형성된 제2 소스막(S2), 채널막들(CH) 및 제1 소스막(S1)의 외측면을 감싸는 메모리막(M)을 더 포함한다.
또한, 반도체 장치는 제1 도전막(C)을 관통하는 제1 슬릿(S1) 및 제2 도전막들(23), 층간절연막들(24) 및 절연막(29)을 관통하는 제2 슬릿(S2)을 더 포함한다.
여기서, 제1 도전막(C)은 제2 슬릿(SL2) 형성시 식각정지막으로 사용된다. 참고로, 본 도면에는 도시되지 않았으나, 반도체 장치의 주변회로 영역에 형성된 제1 도전막(C)은 트랜지스터의 게이트 전극으로 사용된다. 예를 들어, 셀 영역 및 주변회로 영역을 포함하는 기판(20) 상에 절연막(21) 및 제1 도전막(C)을 차례로 형성한다. 이어서, 제1 도전막(C)을 식각하여 제1 슬릿(SL1)을 형성한다. 이를 통해, 주변회로 영역에 트랜지스터의 게이트 전극이 형성되고, 셀 영역의 제1 도전막(C)이 메모리 블록(MB1, MB2) 단위로 분리된다.
또한, 제1 소스막(SL1)은 절연막(29) 내에 형성된 트렌치의 내면을 따라 형성된다. 참고로, 제3 슬릿(SL3)이 트렌치를 관통하는 깊이로 형성되는 경우, 제2 소스막(SL2)이 제1 소스막(S1) 및 메모리막(M)을 관통하여 절연막(29)이 접할 수 있다.
도 2c는 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 2c에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 반도체 장치는 소스막(S), 소스막(S)의 상부에 교대로 적층된 도전막들(23), 도전막들(23)을 관통하여 소스막(S)과 연결된 채널막들(CH), 채널막들(CH)의 외측면을 감싸는 메모리막(M)을 포함한다.
여기서, 소스막(S)은 기판(20) 내에 불순물을 주입하여 형성되거나, 별도의 도전막으로 형성될 수 있다. 적층된 도전막들(23) 사이에는 층간절연막들(24)이 개재되고, 튜브 구조를 갖는 채널막들(CH)의 오픈된 중심 영역 내에는 절연막(28)이 채워진다. 또한, 도전막들(23) 중 최상부의 적어도 한 층 및 최하부의 적어도 한 층의 도전막들(23)은 선택 라인이고, 나머지 도전막들(23)은 워드라인일 수 있다.
반도체 장치는 소스막(S)을 관통하는 제1 슬릿(SL1) 및 도전막들(23) 및 층간절연막들(24)을 관통하는 제2 슬릿들(SL2)을 더 포함한다. 여기서, 제1 및 제2 슬릿들(SL1, SL2) 내에는 절연막(22, 25)이 채워진다.
도 2d는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 2d에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 반도체 장치는 기판(20), 기판(20) 상에 형성된 절연막(21), 절연막(21) 상에 형성된 파이프 게이트(PG), 파이프 게이트(PG) 상에 적층된 도전막들(23), 도전막들(23)을 관통하는 채널막들(CH) 및 채널막들의 외측면을 감싸는 메모리막(M)을 포함한다. 본 도면에는 도시되지 않았으나, 반도체 장치는 파이프 게이트(PG)의 상부에 형성된 보호막을 더 포함할 수 있다. 여기서, 보호막은 폴리실리콘막으로 형성될 수 있다.
채널막(CH)은 파이프 게이트(PG) 내에 형성된 파이프 채널막 및 파이프 채널막과 연결된 수직 채널막들을 포함할 수 있다. 또한, 채널막(CH)은 파이프 채널막에 연결된 수직 채널막들의 개수에 따라 U 형태, W 형태 등을 가질 수 있다.
도전막들(23) 중 최상부의 적어도 한 층의 도전막(23)은 선택 라인이고, 나머지 도전막들(23)은 워드라인일 수 있다. 이를 통해, 스트링을 U 형태 등의 3차원으로 배열시켜 메모리 소자의 집적도를 향상시킬 수 있다.
반도체 장치는 파이프 게이트(PG)를 관통하는 제1 슬릿(SL1) 및 도전막들(23) 및 층간절연막들(24)을 관통하는 제2 슬릿들(SL2)을 더 포함한다. 여기서, 제1 슬릿(SL1)은 파이프 게이트(PG)를 메모리 블록(MB1, MB2) 단위로 분리시키기 위한 것이고, 제2 슬릿(SL2)은 도전막들(23)을 메모리 블록(MB1, MB2) 단위로 분리시키기 위한 것이다. 제1 및 제2 슬릿들(SL1, SL2) 내에는 절연막(22, 25)이 채워진다.
반도체 장치는 각 메모리 블록(MB1)의 셀 영역 내에 위치되며, 특히, 하나의 파이프 채널막을 공유하는 수직 채널막들 사이에 위치되는 적어도 하나의 제4 슬릿(SL4)을 더 포함할 수 있다. 여기서, 제4 슬릿(SL4)은 도전막들(23)을 모두 관통하는 깊이로 형성될 수 있다. 또한, 제4 슬릿(SL4) 내에는 절연막(26)이 채워진다.
도 3a 내지 도 8b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 각 번호의 a도는 레이아웃도를 나타내고, 각 번호의 b도는 단면도를 나타낸다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b에 도시된 바와 같이, 기판(30) 상에 절연막(31)을 형성한 후, 절연막(31) 상에 도전막을 형성한다. 여기서, 절연막(31)은 제1 소스막(32)과 기판(30)을 전기적으로 분리시키기 위한 것으로, 산화막으로 형성될 수 있다. 또한, 도전막은 불순물이 도핑된 폴리실리콘막일 수 있으며, 예를 들어, N타입 또는 P타입의 불순물이 도핑된 폴리실리콘막일 수 있다. 도전막은 파이프 게이트 또는 소스막일 수 있으며, 이하에서는 도전막이 제1 소스막(32)인 경우에 대해 설명하도록 한다.
이어서, 제1 소스막(32)을 식각하여 트렌치들(T)을 형성한다. 각 트렌치(T)는 후속 공정에서 제2 소스막 및 제3 소스막이 형성될 영역을 정의하기 위한 것으로 각 메모리 블록(MB1, MB2)의 셀 영역(C) 내에 위치된다. 여기서, 각 메모리 블록(MB1, MB2)은 셀 영역(C) 및 셀 영역의 양측 또는 일측에 위치된 콘택 영역들(CT1, CT2)을 포함한다. 셀 영역(C)은 메모리 셀들이 형성될 영역이고, 콘택 영역들(CT1, CT2)은 적층된 워드라인들 또는 선택 라인들의 콘택 패드가 위치되는 영역이다.
각 트렌치(T)는 아일랜드 형태로 형성되거나, 라인 형태로 형성되거나, 아일랜드 형태와 라인 형태를 조합하여 형성될 수 있다. 본 실시예에서는 트렌치(T)가 라인 트렌치들 및 라인 트렌치들을 연결시키는 아일랜드 트렌치들을 포함하는 사다리 형태를 갖는 경우에 대해 도시하였다.
이어서, 각 트렌치(T) 내에 희생막(33)을 형성한다. 일 예로, 희생막(33)은 질화막(SiN) 또는 티타늄 질화막(TiN)일 수 있다.
이어서, 제1 소스막(32)을 식각하여 절연막(31)을 노출시키는 적어도 하나의 제1 슬릿(SL1)을 형성한다. 제1 슬릿(SL1)은 이웃한 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)의 경계에 위치되며, 제1 소스막(32)을 메모리 블록(MB1, MB2) 단위로 분리시킨다. 이어서, 제1 슬릿(SL1) 내에 절연막(34)을 채운다. 일 예로 절연막(34)은 산화막 등의 절연막일 수 있다.
참고로, 제1 슬릿(S)을 형성하고 절연막(34)을 채운 후에 트렌치(T)를 형성하는 것도 가능하다.
도 4a 및 도 4b에 도시된 바와 같이, 절연막(34)이 채워진 제1 소스막(32) 상에 제1 물질막들(35) 및 제2 물질막들(36)을 교대로 형성한다. 제1 물질막(35)은 워드라인 또는 선택 라인용 도전막을 형성하기 위한 것이고, 제2 물질막(36)은 적층된 도전막들을 상호 분리시키기 위한 것이다. 제1 물질막들(35)은 용도에 따라 두께를 달리하여 형성될 수 있는데, 선택 라인용 제1 물질막(35)은 워드라인용 제1 물질막(35)과 동일한 두께로 형성되거나, 더 두껍게 형성될 수 있다.
제1 물질막(35)과 제2 물질막(36)은 식각 선택비가 큰 물질로 형성된다. 일 예로, 제1 물질막(35)은 폴리실리콘막 등의 도전막으로 형성되고, 제2 물질막(36)은 산화막 등의 절연막으로 형성될 수 있다. 다른 예로, 제1 물질막(35)은 도프드 폴리실리콘막, 도프드 비정질 실리콘막 등의 도전막으로 형성되고, 제2 물질막(36)은 언도프드 폴리실리콘막, 언도프드 비정질 실리콘막 등의 희생막으로 형성될 수 있다. 또 다른 예로, 제1 물질막(35)은 질화막 등의 희생막으로 형성되고, 제2 물질막(36)은 산화막 등의 절연막으로 형성될 수 있다.
본 실시예에서는 제1 물질막(35)은 희생막으로 형성되고, 제2 물질막(36)은 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 물질막들(35) 및 제2 물질막들(36)을 식각하여 트렌치(T)와 연결된 채널 홀들(H)을 형성한다. 여기서, 채널 홀들(H)은 하부로 갈수록 폭이 좁아지는 형태로 형성될 수 있다. 채널 홀들(H)은 매트릭스 형태로 배열되거나, 엇갈려서 배열될 수 있다. 참고로, 단면도에는 설명의 편의를 위해, 4개의 채널 홀들(H)이 동일한 단면에 위치된 것으로 도시하였다. 각 트렌치(T)와 연결된 채널 홀들(H)의 개수는 메모리 소자의 집적도에 따라 다양하게 조절될 수 있다.
이어서, 채널 홀들(H)의 저면에 노출된 희생막(33)을 제거한 후, 트렌치(T) 및 채널 홀들(H)의 내면을 따라 메모리막(37)을 형성한다. 메모리막(37)은 데이터 저장을 위한 것으로, 전하차단막, 전하저장막 및 터널절연막을 포함하거나, 이들 중 일부를 포함할 수 있다.
이어서, 메모리막(37) 상에 반도체막(38)을 형성한다. 예를 들어, 반도체막(38)은 불순물이 도핑되지 않은 폴리실리콘막으로 형성될 수 있다.
이때, 채널 홀들(H)이 하부로 갈수록 좁아지는 형태를 가지므로, 트렌치(T) 내에 반도체막(38)이 완전히 채워지기 전에 트렌치(T)와 채널 홀들(H)의 연결 부위가 완전히 밀폐된다. 따라서, 트렌치(T)의 내부에는 빈 공간이 형성된다. 또한, 채널 홀들(H)의 내에도 반도체막(38)이 완전히 채워지지 않고, 중심 영역이 빈 상태로 남을 수 있다. 이러한 경우, 반도체막(38)의 오픈된 중심 영역에 절연막(39)을 채운다.
도 5a 및 도 5b에 도시된 바와 같이, 각 트렌치(T)를 관통하는 제3 슬릿들(SL3)을 형성한다. 예를 들어, 제1 물질막들(35) 및 제2 물질막들(36), 메모리막(37) 및 반도체막(38)을 식각한 후, 제1 소스막(32)을 일부 깊이 식각하여 제3 슬릿(SL3)을 형성한다. 제3 슬릿(SL3)은 트렌치(T)의 중심부에 위치될 수 있으며, 끝단 폭이 확장된 I 형태를 가질 수 있다.
참고로, 제3 슬릿(SL3) 형성시, 각 메모리 블록(MB1, MB2)의 콘택 영역(CT1, CT2) 내에 위치된 제5 슬릿들(SL5)을 함께 형성할 수 있다. 예를 들어, 제5 슬릿들(SL5)은 일 방향으로 확장된 라인 형태를 가질 수 있다. 또한, 제1 소스막(32)이 절연막으로 형성된 경우에는, 트렌치(T)와 연결되는 깊이로 제3 슬릿(SL3)을 형성하는 것도 가능하다.
이어서, 제3 슬릿(SL3)을 통해 트렌치(T) 내의 반도체막(38)에 불순물을 도핑하여 제2 소스막(38B)을 형성한다. 일 예로, 플라즈마 도핑 공정을 실시하여, 트렌치(T) 내의 반도체막(38)에 N타입의 불순물을 도핑하여 제2 소스막(38B)을 형성한다. 다른 예로, 반도체막(38) 상에 불순물이 도핑된 산화막을 형성하고, 열처리 공정에 의해 산화막에 포함된 불순물을 반도체막(38)으로 확산시켜 제2 소스막(38B)을 형성한 후, 산화막을 제거한다. 이로써, 반도체막(38) 중 트렌치 내에 형성된 수평 영역은 제2 소스막(38B)이 되고, 반도체막(38) 중 적층막들을 관통하는 수직 영역은 채널막(38A)이 된다.
도 6a 및 도 6b에 도시된 바와 같이, 제2 소스막(38B)의 내부 및 제3 슬릿(SL3)의 하부에 제3 소스막(40)을 형성한다. 예를 들어, 제2 소스막(38B)이 형성된 트렌치(T) 및 제3 슬릿(SL3)의 내면을 따라 베리어막을 형성한 후, 금속막을 채운다. 이어서, 제1 및 제2 소스막들(32, 38B)의 내부가 아닌 영역에 형성된 베리어막 및 금속막을 제거하여 제3 소스막(40)을 형성한다. 여기서, 베리어막은 티타늄막(Ti) 및 티타늄 질화막(TiN) 중 하나 또는 이들의 조합일 수 있으며, 금속막은 텅스텐막(W)일 수 있다. 또한, 베리어막 및 금속막을 식각하는 과정에서, 제3 슬릿(SL3)의 하부에 형성된 텅스텐막과 제2 소스막(18A) 내에 형성된 텅스텐막이 분리된 경우, 선택적 성장(selective growth) 공정을 이용하여 텅스텐막을 성장시킴으로써 이들을 다시 연결시킬 수 있다.
이어서, 제3 슬릿(SL3) 내에 절연막(41)을 채운다. 이때, 제5 슬릿들(SL5) 내에 절연막(41)을 함께 채울 수 있다. 여기서, 절연막(41)은 HTO(High Temperature Oxidation) 또는 HDP(High Density Plasma) 공정을 이용하여 형성된 산화막이거나, SOD(Spin On Dielectric) 또는 PSZ(polysilazane)와 같은 산화막일 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 제1 및 제2 물질막들(35, 36)을 식각하여, 콘택 영역들(CT1, CT2)을 계단 형태로 패터닝한다. 예를 들어, 한 쌍의 제1 및 제2 물질막들(35, 36)이 하나의 단을 형성하는 계단 형태로 패터닝할 수 있다.
도 7a 및 도 7b에 도시된 바와 같이, 제1 및 제2 물질막들(35, 36)을 식각하여 이들을 메모리 블록(MB1, MB2) 단위로 분리시키는 제2 슬릿(SL2)을 형성한다. 여기서, 제2 슬릿(SL2)은 제1 물질막들(35)을 모두 노출시키는 깊이로 형성된다.
제2 슬릿(SL2)은 이웃한 메모리 블록들(MB1, MB2)의 경계에 위치되며, 제1 슬릿(SL1)과 상이한 위치에 형성된다. 제1 슬릿(SL1)의 저면에 절연막(34)이 노출되는 경우, 제2 슬릿(SL2)을 형성하는 과정에서 절연막(34)이 함께 식각될 수 있다. 따라서, 절연막(34)이 식각되는 것을 방지하기 위해, 제1 슬릿(SL1)과 상이한 위치에 제2 슬릿(SL2)을 형성한다.
이때, 제2 슬릿(SL2) 형성시, 각 메모리 블록(MB1, MB2)의 셀 영역(C)에 위치된 적어도 하나의 제4 슬릿(SL4)을 함께 형성할 수 있다. 제4 슬릿(SL4)은 제2 소스막(S2)을 공유하지 않는 채널막들(38A) 사이에 위치되며, 제1 물질막들(35)을 모두 노출시키는 깊이로 형성될 수 있다.
본 도면에는 도시되지 않았으나, 제2 슬릿(SL2) 형성시, 각 메모리 블록(MB1, MB2)의 콘택 영역(CT1, CT2)에 위치된 적어도 하나의 제5 슬릿(SL5)을 추가로 함께 형성할 수 있다.
이어서, 제2 및 제4 슬릿들(SL2, SL4) 내에 노출된 제1 물질막들(35)을 식각하여 제1 리세스 영역들을 형성한다. 이때, 제3 및 제5 슬릿들(S3, S5) 내에 절연막(41)이 채워진 상태에서 제1 물질막들(35)을 식각하므로, 잔류하는 제2 물질막들(36)이 기울어지거나 붕괴되는 것을 방지할 수 있다.
이어서, 제1 리세스 영역들 내에 도전막(42)을 형성한다. 예를 들어, 제1 리세스 영역들이 채워지도록 제2 및 제4 슬릿들(SL2, SL4) 내에 도전막(42)을 형성한 후, 제2 및 제4 슬릿들(SL2, SL4)의 내벽에 형성된 도전막(42)을 식각하여 제1 리세스 영역들 내에 채워진 도전막들(42)을 상호 분리시킨다.
만약, 제1 슬릿(SL1)과 제2 슬릿(SL2)이 중첩되면, 제2 슬릿(SL2)의 형성 과정에서 제1 슬릿(SL) 내의 절연막(34)이 식각된다. 따라서, 제1 슬릿(SL1) 내에도 도전막(42)이 형성되고, 제1 슬릿(SL1) 내에 형성된 도전막(42)은 제거되지 않고 잔류될 수 있다. 그러나, 본 발명에 따르면, 제1 슬릿(SL1)과 제2 슬릿(SL2)이 상이하게 위치되므로, 이러한 현상을 방지할 수 있다.
이어서, 제2 및 제4 슬릿들(SL2, SL4) 내에 절연막(43)을 채운다. 이때, 증착 조건을 조절하여 제2 및 제4 슬릿들(SL2, SL4) 내에 에어 갭을 형성하는 것도 가능하다.
참고로, 도전막(42)을 형성하기에 앞서 제1 리세스 영역들 내에 추가로 전하차단막 등을 포함하는 메모리막을 형성하는 것도 가능하다. 또한, 제2 슬릿(SL2) 형성시 제5 슬릿(SL5)을 추가로 형성하는 것도 가능하다. 이러한 경우, 제2, 제4 및 제5 슬릿들(SL5) 내에 노출된 제1 물질막들(35)을 식각한 후, 제2, 제4 및 제5 슬릿들(SL5) 내에 절연막(43)을 채운다.
도 8a 및 도 8b에 도시된 바와 같이, 제3 슬릿(SL3)을 통해 제3 소스막(40)과 연결된 적어도 하나의 제1 콘택 플러그(CP1)를 형성한다. 또한, 콘택 영역(CT1, CT2)에서 각 층의 도전막들(42)과 각각 연결된 제2 콘택 플러그들(CP2)을 형성한다.
이로써, 제1 내지 제3 소스막(32, 38B, 40)을 포함하는 반도체 장치가 제조된다. 전술한 바와 같은 공정에 따르면, 트렌치(T) 및 채널 홀들(H)의 내면을 따라 메모리막(37)을 형성한 후에, 메모리막(37) 내에 제2 및 제3 소스막(38B, 40) 및 채널막들(38A)을 형성한다. 따라서, 채널 홀들 저면의 소스막을 노출시키기 위한 식각 공정을 수행할 필요가 없고, 그에 따라, 제조 공정의 난이도를 낮출 수 있다.
한편, 제1 물질막(35) 및 제2 물질막(36)의 종류에 따라 앞서 설명한 제조 공정은 일부 변경될 수 있다. 특히, 제2 및 제4 슬릿들(SL2, SL4)을 형성한 이후의 공정이 일부 변경될 수 있다.
일 예로, 제1 물질막(35)이 도전막으로 형성되고 제2 물질막(36)이 층간절연막으로 형성된 경우, 제2 및 제4 슬릿들(SL2, SL4)에 노출된 제1 물질막들(35)을 실리사이드화 할 수 있다. 이어서, 제2 및 제4 슬릿들(SL2, SL4) 내에 절연막(43)을 매립한다.
다른 예로, 제1 물질막(35)이 도전막으로 형성되고 제2 물질막(36)이 희생막으로 형성된 경우, 제2 및 제4 슬릿들(SL2, SL4)에 노출된 제2 물질막들(36)을 선택적으로 식각하여 제2 리세스 영역들을 형성한다. 이어서, 제2 및 제4 슬릿들(SL2, SL4)에 노출된 제1 물질막들(35)을 실리사이드화하고, 제2 리세스 영역들, 제2 슬릿(SL2) 및 제4 슬릿(SL4)에 절연막(43)을 매립한다.
참고로, 본 명세서에서는 제1 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하였으나, 이를 응용하여 제2 내지 제4 실시예에 따른 반도체 장치를 제조할 수 있다. 제2 실시예에 따른 반도체 장치는 제3 슬릿(SL3)의 형성 깊이를 조절하여 제조할 수 있다. 제3 실시예에 따른 반도체 장치는 트렌치(T), 희생막(33), 제3 슬릿(SL3), 제2 및 제3 소스막들(38B, 40) 등의 형성 공정을 생략하여 제조할 수 있다. 또한, 제4 실시예에 따른 반도체 장치는 각 트렌치에 한 쌍의 채널 홀들이 연결되도록 형성하고, 제3 슬릿(SL3), 제2 및 제3 소스막들(38B, 40) 등의 형성 공정은 생략하여 제조할 수 있다.
도 9a 및 도 9b는 본 발명의 제1 실시예에 따른 반도체 장치의 소스막 구조를 나타내는 분리 사시도이다.
도 9a 및 도 9b에 도시된 바와 같이, 제1 소스막(S1) 내에 제2 소스막(S2)이 형성되며, 제1 소스막(S1)은 제2 소스막(S2)의 측면 및 하부면을 감싼다. 또한, 제3 소스막(S3)은 제2 소스막(S2) 내에 형성되며, 제2 소스막(S2)은 제3 소스막(S3)의 상부면, 측면 및 하부면을 감싼다.
여기서, 제2 소스막(S2)은 하부면에 형성된 적어도 하나의 제1 개구부(OP1) 및 상부면에 형성된 적어도 하나의 제2 개구부(OP2)를 포함한다. 여기서, 제1 개구부(OP1)는 일정 간격으로 배열된 아일랜드 형태일 수 있다(도 9a 참조). 또는, 제1 개구부(OP1)는 라인 형태일 수 있다(도 9b 참조). 또한, 제2 개구부(OP2)는 라인 형태일 수 있으며, 제1 개구부(OP1)와 중첩되는 위치에 형성될 수 있다.
제3 소스막(S3)은 제2 소스막(S2) 내에 형성된 플레이트막(S3-1) 및 플레이트막(S3-1)의 저면으로부터 돌출된 적어도 하나의 돌출막(S3-2)을 포함한다. 돌출막(S3-2)은 아일랜드 형태(도 9a 참조) 또는 라인 형태(도 9b 참조)일 수 있으며, 제2 소스막(S2)의 제1 개구부(OP1)와 대응되도록 위치된다. 따라서, 돌출막(S3-2)은 제2 소스막(S2)의 제1 개구부(OP1)를 통해 돌출되어 제1 소스막(S1)과 직접 연결된다.
도 10a 내지 도 10g는 본 발명의 제1 실시예에 따른 반도체 장치의 레이아웃도이다. 도 10a 내지 도 10g에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는 이웃한 메모리 블록들 간의 경계에 위치되며, 상호 상이한 위치에 형성된 제1 및 제2 슬릿들(SL1, SL2), 각 메모리 블록의 셀 영역 내에 위치된 제3 및 제4 슬릿들(SL3, SL4) 및 각 메모리 블록의 콘택 영역 내에 위치된 제5 슬릿들(SL5)을 포함한다. 여기서, 제1 내지 제5 슬릿들(SL1~SL5)은 동시에 형성되거나 복수회로 나누어 형성될 수 있다.
이하, 각 도면을 참조하여, 콘택 영역에 형성된 제5 슬릿(SL5)의 다양한 형태 및 제조 방법에 대해 설명하도록 한다. 참고로, 각 도면에서는 이해를 돕고자, 이웃한 메모리 블록들의 채널을 일부 도시하였다.
도 10a에 도시된 바와 같이, 제5 슬릿들(SL5)은 일 방향으로 평행하게 확장된 라인 형태를 가질 수 있다. 특히, 제5 슬릿들(SL5)은 콘택 영역(CT1, CT2)의 중심부에 형성되며, 제1 및 제2 슬릿들(SL1, SL2)과 교차되는 방향으로 확장되는 라인 형태를 가질 수 있다.
도 10b에 도시된 바와 같이, 제5 슬릿들(SL5)은 "ㄷ" 형태를 가질 수 있다. 특히, 제5 슬릿들(SL5)은 콘택 영역(CT1, CT2)의 가장자리부에 형성되며, 끊어진 복수의 라인들로 형성되거나, 하나의 라인으로 연결된 형태로 형성될 수 있다.
도 10c에 도시된 바와 같이, 제5 슬릿들(SL5)은 일 방향으로 확장된 라인부 및 라인부로부터 돌출된 돌출부들을 포함할 수 있다. 여기서, 돌출부들은 라인부의 양측에 형성되거나, 일측에 한해 형성될 수 있으며, 제2 콘택 플러그들(CP2)은 돌출부들 사이에 위치될 수 있다. 또한, 제5 슬릿들(SL5)은 콘택 영역(CT1, CT2)의 가장자리부에 위치될 수 있으며, 상호 대칭 또는 비대칭 형태로 형성될 수 있다.
도 10a 내지 도 10c에 도시된 레이아웃을 갖는 반도체 장치의 슬릿 형성 순서를 간단히 살펴보면 다음과 같다. 먼저, 제3 및 제5 슬릿들(SL3, SL5)을 형성한 후 절연막(41)을 채운 상태에서, 제2 및 제4 슬릿들(SL2, SL4)을 형성하여 제1 물질막들(35)을 도전막(42)로 대체한다. 이때, 제5 슬릿들(SL5) 내에 절연막(41)이 채워진 상태에서 제1 물질막들(35)을 도전막(42)으로 대체하기 위한 공정이 진행되므로, 제5 슬릿(SL5)의 위치 및 형태에 따라 콘택 영역(CT1, CT2)에는 제1 물질막들(35)이 일부 잔류될 수 있다. 즉, 콘택 영역(CT1, CT2)의 일부(예를 들어, 중심부)에는 제1 물질막들(35)과 제2 물질막들(36)이 교대로 적층되고, 콘택 영역(CT1, CT2)의 나머지 부분(예를 들어, 가장자리부)과 셀 영역(C)에는 도전막들(42)과 제2 물질막들(36)이 교대로 적층될 수 있다.
도 10d에 도시된 바와 같이, 제5 슬릿들(SL5-1, SL5-2)은 돌출부를 포함하는 라인 형태의 1차 슬릿들(SL5-1) 및 1차 슬릿들(SL5-1) 사이에 형성되며 라인 형태를 갖는 2차 슬릿들(SL5-2)을 포함할 수 있다. 여기서, 1차 슬릿들(SL5-1)은 전부 동일한 형태를 갖거나, 일부는 상호 대칭된 형태를 갖고 나머지는 상이한 형태를 가질 수 있다. 또한, 2차 슬릿들(SL5-2)은 1차 슬릿들(SL5-1) 사이의 일부에 한해 형성될 수 있다.
도 10e에 도시된 바와 같이, 제5 슬릿들(SL5-1, SL5-2)은 일 방향으로 확장된 라인부 및 라인부로부터 양측으로 돌출된 돌출부들을 포함하는 1차 슬릿들(SL5-1) 및 1차 슬릿들(SL5-1) 사이에 형성되며 라인 형태를 갖는 2차 슬릿들(SL5-2)을 포함할 수 있다. 여기서, 제5 슬릿들(SL5-1, SL5-2)은 생선가시(fish bone) 형태를 가질 수 있다. 또한, 2차 슬릿들(SL5-2)은 1차 슬릿들(SL5-1)의 사이마다 형성될 수 있다.
도 10f에 도시된 바와 같이, 제5 슬릿들(SL5-1, SL5-2)은 일 방향으로 확장된 라인 형태의 1차 슬릿들(SL5-1) 및 1차 슬릿들(SL5-1) 사이에 형성되며 1차 슬릿들(SL5-1)과 상이한 방향으로 확장된 2차 슬릿들(SL5-2)을 포함한다. 여기서, 1차 슬릿들(SL5-1)은 동일한 길이를 가질 수 있다. 또한, 1차 슬릿들(SL5-1)은 제1 및 제2 슬릿들(SL1, SL2)과 교차되는 방향으로 확장되고, 2차 슬릿들(SL5-2)은 제1 및 제2 슬릿들(SL1, SL2)과 동일한 방향으로 확장될 수 있다. 특히, 2차 슬릿들(SL5-2)은 제4 슬릿(SL4)과 동일한 선 상에 형성될 수 있다.
도 10g에 도시된 바와 같이, 제5 슬릿들(SL5-1, SL5-2)은 일 방향으로 확장된 라인 형태의 1차 슬릿들(SL5-1) 및 1차 슬릿들(SL5-1) 사이에 형성되며 1차 슬릿들(SL5-1)과 상이한 방향으로 확장된 2차 슬릿들(SL5-2)을 포함한다. 여기서, 1차 슬릿들(SL5-1)은 상이한 길이를 가질 수 있다. 또한, 2차 슬릿들(SL5-2)은 제4 슬릿(SL4)과 동일한 방향으로 확장되되, 제4 슬릿(SL4)과 어긋나게 배열될 수 있다.
도 10d 내지 도 10g에 도시된 레이아웃을 갖는 반도체 장치의 슬릿 형성 순서를 간단히 살펴보면 다음과 같다. 먼저, 제3 및 1차 슬릿들(SL3, SL5-1)을 형성한 후 절연막(41)을 채운 상태에서, 제2, 제4 및 2차 슬릿들(SL2, SL4, SL5-2)을 형성하여 제1 물질막들(35)을 도전막(42)으로 대체한다.
이와 같은 공정에 따르면, 2차 슬릿(SL5-2)이 형성된 콘택 영역(CT1, CT2)은 제1 물질막들(35)이 도전막들(42)로 대체되어 도전막들(42) 및 제2 물질막들(36)이 적층된 구조를 갖게 된다. 또한, 2차 슬릿(SL5-2)이 형성되지 않은 콘택 영역(CT1, CT2)은 제1 물질막들(35)이 잔류되어 제1 물질막들(35) 및 제2 물질막들(36)이 적층된 구조를 갖게 된다. 따라서, 콘택 영역(CT1, CT2)의 가장자리 뿐만 아니라 중심부에도 제2 콘택 플러그들(CP2)이 형성될 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 설명된 레이아웃에 따른 구조를 갖는다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 12는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 12에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 11을 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 명세서에서는 비휘발성 메모리 소자의 구조 및 제조 방법에 대해 설명하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 본 발명은 적층된 도전막들 및 도전막들을 메모리 블록 단위로 분리시키는 슬릿들을 포함하는 반도체 장치에 적용가능하며, 예를 들어, 휘발성 메모리 소자, 비휘발성 메모리 소자 등에 모두 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 제1 도전막 12: 제1 절연막
13: 제2 도전막 14: 층간절연막
15: 제2 절연막

Claims (20)

  1. 제1 도전막;
    상기 제1 도전막을 관통하며, 상기 제1 도전막을 메모리 블록 단위로 분리시키는 적어도 하나의 제1 슬릿;
    상기 제1 도전막의 상부에 적층된 제2 도전막들; 및
    상기 제1 슬릿과 상이한 위치에서 상기 제2 도전막들을 관통하며, 상기 제2 도전막들을 상기 메모리 블록 단위로 분리시키는 적어도 하나의 제2 슬릿
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 도전막은 파이프 게이트이고,
    상기 제2 도전막들 중 최상부의 적어도 한 층의 제2 도전막은 선택 라인이고, 나머지 제2 도전막들은 워드라인인
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 도전막은 소스막이고,
    상기 제2 도전막들 중 최상부의 적어도 한 층 및 최하부의 적어도 한 층의 제2 도전막들은 선택 라인이고, 나머지 제2 도전막들은 워드라인인
    반도체 장치.
  4. 제1 소스막;
    상기 제1 소스막을 관통하며, 상기 제1 소스막을 메모리 블록 단위로 분리시키는 적어도 하나의 제1 슬릿;
    상기 제1 소스막의 상부에 적층된 도전막들; 및
    상기 제1 슬릿과 상이한 위치에서 상기 도전막들을 관통하며, 상기 도전막들을 상기 메모리 블록 단위로 분리시키는 적어도 하나의 제2 슬릿
    을 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 소스막 내에 형성된 적어도 하나의 제2 소스막;
    상기 도전막들을 관통하여 상기 제2 소스막과 연결된 채널막들;
    상기 채널막들 및 상기 제2 소스막의 외측면을 감싸는 메모리막; 및
    상기 제2 소스막 내에 형성되며, 상기 제2 소스막 및 상기 메모리막을 관통하여 상기 제1 소스막과 연결된 적어도 하나의 제3 소스막
    을 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    각 메모리 블록의 셀 영역 내에 위치되며, 상기 제2 소스막 및 상기 메모리막을 관통하는 깊이를 갖는 적어도 하나의 제3 슬릿
    을 더 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제3 슬릿 내에 형성되며, 상기 제3 소스막과 연결된 적어도 하나의 제1 콘택 플러그
    를 더 포함하는 반도체 장치.
  8. 제4항에 있어서,
    각 메모리 블록의 셀 영역 내에 위치되며, 상기 도전막들을 관통하는 깊이를 갖는 적어도 하나의 제4 슬릿
    을 더 포함하는 반도체 장치.
  9. 제4항에 있어서,
    각 메모리 블록의 콘택 영역 내에 위치되며, 상기 도전막들과 각각 연결된 제2 콘택 플러그들
    을 더 포함하는 반도체 장치.
  10. 제4항에 있어서,
    각 메모리 블록의 콘택 영역 내에 위치된 제5 슬릿들
    을 더 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제5 슬릿들은 라인 형태, "ㄷ" 형태 및 적어도 하나의 돌출부를 포함하는 라인 형태 중 적어도 하나의 형태를 갖거나, 이들을 조합한 형태를 갖는
    반도체 장치.
  12. 제1 도전막을 식각하여 상기 제1 도전막을 메모리 블록 단위로 분리시키는 적어도 하나의 제1 슬릿을 형성하는 단계;
    상기 제1 슬릿 내에 제1 절연막을 채우는 단계;
    상기 제1 도전막 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 및
    상기 제1 물질막들 및 제2 물질막들을 식각하여, 상기 제1 슬릿과 상이한 위치에서 상기 제1 및 제2 물질막들을 메모리 블록 단위로 분리시키는 적어도 하나의 제2 슬릿을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 도전막은 파이프 게이트이고,
    상기 제1 물질막들 중 최상부의 적어도 한 층의 제1 물질막은 선택 라인용 제1 물질막이고, 나머지 제1 물질막들은 워드라인용 제1 물질막들인
    반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 제1 도전막은 제1 소스막이고,
    상기 제1 물질막들 중 최상부의 적어도 한 층 및 최하부의 적어도 한 층의 제1 물질막들은 선택 라인용 제1 물질막이고, 나머지 제1 물질막들은 워드라인용 제1 물질막들인
    반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 제2 슬릿 내에 노출된 상기 제1 물질막들을 식각하여 리세스 영역들을 형성하는 단계; 및
    상기 리세스 영역들 내에 제2 도전막들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 제1 및 제2 물질막들을 교대로 형성하기 전에, 상기 제1 도전막을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 희생막을 형성하는 단계;
    상기 제1 및 제2 물질막들을 식각하여 상기 트렌치와 연결된 채널 홀들을 형성하는 단계;
    상기 채널 홀들 저면에 노출된 상기 희생막을 제거하는 단계;
    상기 트렌치 및 상기 채널 홀들의 내면을 따라 반도체막을 형성하는 단계;
    상기 채널 홀들 사이에 상기 제1 도전막까지 확장된 깊이의 제3 슬릿을 형성하는 단계;
    상기 제3 슬릿을 통해, 상기 트렌치 내에 형성된 상기 반도체막에 불순물을 도핑하여 제2 소스막을 형성하는 단계; 및
    상기 제2 소스막의 내부 및 사이 제3 슬릿의 하부에, 상기 제1 도전막과 연결된 제3 소스막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 반도체막을 형성하기 전에, 상기 트렌치 및 상기 채널 홀들의 내면을 따라 메모리막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 제3 슬릿을 형성하는 단계는,
    각 메모리 블록의 콘택 영역 내에 위치되며 상기 제1 물질막들을 노출시키는 깊이를 갖는 제5 슬릿들을 더 형성하는
    반도체 장치의 제조 방법.
  19. 제12항에 있어서,
    상기 제2 슬릿을 형성하는 단계는,
    각 메모리 블록의 셀 영역 내에 위치되며 상기 제1 물질막들을 노출시키는 깊이를 갖는 적어도 하나의 제4 슬릿을 더 형성하는
    반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제2 및 제4 슬릿들 내에 노출된 상기 제1 물질막들을 식각하여 리세스 영역들을 형성하는 단계; 및
    상기 리세스 영역들 내에 제2 도전막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
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