CN110349968B - 半导体器件以及半导体器件的制造方法 - Google Patents

半导体器件以及半导体器件的制造方法 Download PDF

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Abstract

半导体器件以及半导体器件的制造方法。一种半导体器件包括：源极接触结构；栅极层叠结构，其包括与源极接触结构相邻的侧区域以及从所述侧区域延伸的中心区域。该半导体器件还包括设置在第一栅极层叠结构的侧区域下方的源栅图案。该源栅图案具有面向源极接触结构的倾斜表面。该半导体器件还包括穿透栅极层叠结构的中心区域的沟道图案，该沟道图案朝着源极接触结构延伸并接触源极接触结构。

Description

半导体器件以及半导体器件的制造方法
技术领域
本公开总体上涉及半导体器件及其制造方法，更具体地讲，涉及一种三维半导体器件以及该半导体器件的制造方法。
背景技术
半导体器件包括能够存储数据的多个存储器单元晶体管。存储器单元晶体管可串联连接在选择晶体管之间以形成存储器串。已提出三维半导体器件以实现半导体器件的高集成度。存储器单元晶体管和选择晶体管的栅极图案可彼此层叠以形成三维半导体器件。在实现这些三维半导体器件时，已开发了用于改进半导体器件的操作可靠性的各种技术。
发明内容
根据本公开，一种半导体器件包括沿着第一方向延伸的源极接触结构。该半导体器件还包括设置在源极接触结构的第一侧的第一栅极层叠结构，该第一栅极层叠结构包括与源极接触结构的第一侧相邻的侧区域并且包括从第一栅极层叠结构的侧区域延伸的与源极接触结构相反的中心区域。该半导体器件还包括设置在第一栅极层叠结构的侧区域下方的第一源栅图案，该第一源栅图案包括面向源极接触结构的倾斜表面。该半导体器件另外包括第一沟道图案，该第一沟道图案沿着第一层叠结构的中心区域的底侧延伸，穿透第一层叠结构的中心区域，并且朝着源极接触结构的第一侧延伸并接触所述第一侧。
另外，根据本公开，一种半导体器件包括：源极接触结构；源栅图案，其设置在源极接触结构之间并彼此间隔开；栅极层叠结构，其设置在源极接触结构之间，该栅极层叠结构包括在源栅图案上方对齐的侧区域以及介于这些侧区域之间的中心区域；间隔物绝缘层，其设置在各个源极接触结构与栅极层叠结构之间；保护图案，其在间隔物绝缘层下方对齐，该保护图案设置在源极接触结构与源栅图案之间；以及沟道图案，其穿透栅极层叠结构，沿着栅极层叠结构的底表面延伸，沿着源栅图案的表面延伸，并且沿着保护图案的底表面延伸，该沟道图案具有与源极接触结构接触的源极接触表面。
此外，根据本公开，一种制造半导体器件的方法包括以下步骤：形成穿透阱结构的支撑件，所述支撑件从阱结构向上突出；在支撑件上形成层叠结构，该层叠结构被孔穿透并具有设置在层叠结构的面向阱结构的底表面的一部分上的蚀刻停止图案；在包括阱结构和层叠结构与所述孔之间开放的水平空间的开口区域的表面上形成多层存储器层；在多层存储器层上的表面上形成沟道层；在沟道层上形成间隙填充绝缘层，该间隙填充绝缘层填充开口区域；以及形成从层叠结构穿透蚀刻停止图案的狭缝，该狭缝将蚀刻停止图案分离成源栅图案，其中，该狭缝形成为使得各个所述源栅图案具有朝着狭缝倾斜的表面。
另外，根据本公开，一种制造半导体器件的方法包括以下步骤：形成穿透阱结构的支撑件，所述支撑件从阱结构向上突出；在支撑件上形成层叠结构，该层叠结构被孔穿透并具有设置在层叠结构的面向阱结构的底表面的一部分上的蚀刻停止图案；在包括阱结构和层叠结构与所述孔之间开放的水平空间的开口区域的表面上形成多层存储器层；在多层存储器层上的表面上形成沟道层；在沟道层上形成间隙填充绝缘层，该间隙填充绝缘层填充开口区域；形成从层叠结构穿透蚀刻停止图案的狭缝，该狭缝将蚀刻停止图案分离成源栅图案；在狭缝的侧壁上形成保护层；形成穿透未被保护层阻挡的多层存储器层和沟道层的第一沟槽，该第一沟槽延伸到间隙填充绝缘层的内部；形成从第一沟槽的内部延伸到源栅图案之间的掺杂半导体图案；以及通过蚀刻保护层来形成暴露掺杂半导体图案的第一部分的保护图案。
附图说明
参照附图描述示例实施方式。然而，这些实施方式可按照不同的形式实现，不应被解释为限于本文所阐述的呈现的实施方式。提供呈现的实施方式以使得本领域技术人员能够实现本公开。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个其它元件“之间”时，其可以是这两个其它元件之间的仅有元件，或者这两个其它元件之间也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1A和图1B示出例示根据本公开的实施方式的半导体存储器装置的立体图和放大截面图。
图2示出例示根据本公开的实施方式的半导体器件的截面图。
图3示出例示根据本公开的实施方式的沟道图案的结构并且例示沟道图案中的电流的流动的立体图。
图4A和图4B示出例示支撑件、沟道图案的柱状部分和源极接触结构的布局的平面图。
图5A至图5P示出例示根据本公开的实施方式的半导体器件的制造方法中所包括的工艺的截面图。
图6A至图6G示出例示在图5P所示的工艺之后继续的后续工艺的实施方式的截面图。
图7A至图7C示出例示在图5P所示的工艺之后继续的后续工艺的实施方式的截面图。
图8示出例示根据本公开的实施方式的存储器系统的配置的框图。
图9示出例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本公开的技术精神可按照各种方式改变，并且可被实现为具有各个方面的实施方式。以下，将通过有限数量的可能实施方式来描述本公开，以使得本领域技术人员可在实践中实现本公开。
尽管本文中使用术语“第一”和/或“第二”来描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于区分一个元件与另一元件，而非指示元件的数量或优先级。例如，在不脱离本公开的教导的情况下，下面所讨论的第一元件可被称为第二元件，第二元件可被称为第一元件。
当一个元件被称为“联接”或“连接”到另一元件时，这一个元件可直接联接或连接到另一元件，或者在“联接”或“连接”之间可存在中间元件。相反，当元件被称为“直接联接”或“直接连接”到另一元件时，在“直接联接”或“直接连接”之间不存在中间元件。说明元件之间的关系的其它表达，例如“在...之间”、“直接在...之间”、“与...相邻”或“与...直接相邻”应该以相同的方式解释。
本文所使用的术语仅是为了描述特定实施方式，而非旨在限制。在本公开中，除非上下文另外清楚地指示，否则单数形式旨在也包括复数形式。将进一步理解，当在本说明书中使用时，术语“包括”、“包含”、“具有”等指定所述特征、数字、步骤、操作、元件、组件和/或其组合的存在，但不排除一个或更多个其它特征、数字、步骤、操作、元件、组件和/或其组合的存在或添加。
呈现的实施方式涉及具有改进的操作可靠性的三维半导体器件以及这些半导体器件的制造。
图1A示出例示根据本公开的实施方式的半导体器件的立体图。图1B示出图1A所示的区域A的放大截面图。为了描述方便，从图1A省略一些组件。图2示出例示根据本公开的实施方式的半导体器件的截面图，其是与图1A所示的区域A对应的部分的放大图。
参照图1A至图2，各个半导体器件可包括：阱结构WE，其包含第一导电类型的掺杂剂；栅极层叠结构GST1和GST2，其设置在阱结构WE上方；沟道图案CH，其从栅极层叠结构GST1和GST2的内部延伸到阱结构WE与栅极层叠结构GST1和GST2之间的空间；源栅图案GP，其设置在栅极层叠结构GST1和GST2中的每一个下方以彼此间隔开；阱接触结构WCL，其连接到阱结构WE；狭缝SI，其将栅极层叠结构GST1和GST2彼此分离；以及源极接触结构SCL，其设置在狭缝SI中以连接到沟道图案CH。根据本公开的实施方式的半导体器件还可包括第一保护层PA1至第七保护层PA7中的至少一个。可形成第一保护层PA1至第七保护层PA7以在半导体器件的制造期间保护特定材料层。
阱结构WE可包括第一掺杂半导体层，该第一掺杂半导体层包含第一导电类型的掺杂剂。第一掺杂半导体层可包括至少一个层。例如，阱结构WE可按照包含第一浓度的第一导电类型的掺杂剂的第一掺杂硅层DIA和包含第二浓度的第一导电类型的掺杂剂的第二掺杂硅层DIB层叠的结构形成。第一掺杂硅层DIA可包含比第二浓度高的第一浓度的第一导电类型的掺杂剂。第一导电类型的掺杂剂可以是p型掺杂剂。尽管图中未示出，驱动电路可形成在基板上以在阱结构WE下方与阱结构WE交叠。阱结构WE设置在源栅图案GP下方，并且可延伸以与栅极层叠结构GST1和GST2和源极接触结构SCL交叠。
栅极层叠结构GST1和GST2、沟道图案CH、源栅图案GP和源极接触结构SCL设置在阱结构WE上方。栅极层叠结构GST1和GST2、源栅图案GP和源极接触结构SCL中的每一个设置在第一方向I上以与阱结构WE间隔开。
包括在第一方向I上交替地层叠的水平导电图案CP1至CPk和层间绝缘层ILD的层叠结构可通过狭缝SI被分离为栅极层叠结构GST1和GST2。尽管图1A例示了第一栅极层叠结构GST1和第二栅极层叠结构GST2，但是通过狭缝SI分离的栅极层叠结构的数量可为两个或更多个。
栅极层叠结构GST1和GST2中的每一个设置在沿第二方向II彼此相邻的源极接触结构SCL之间。第二方向II是与第一方向I交叉的方向。源极接触结构SCL沿着第一方向I延伸以面向栅极层叠结构GST1和GST2的侧壁和源栅图案GP的侧壁。各个源极接触结构SCL被设置在与其对应的狭缝SI中。与源栅图案GP相比，源极接触结构SCL可更朝着阱结构延伸。根据上述结构，栅极层叠结构GST1和GST2可设置在各个源极接触结构SCL的两侧。例如，第一栅极层叠结构GST1和第二栅极层叠结构GST2可分别设置在源极接触结构SCL的第一侧和第二侧。
栅极层叠结构GST1和GST2中的每一个可被划分成侧区域S和中心区域C。侧区域S是与狭缝SI和源极接触结构SCL相邻的区域。中心区域C是设置在侧区域S之间并从侧区域S延伸的区域。
源栅图案GP设置在彼此相邻的源极接触结构SCL之间，并且在第二方向II上彼此间隔开。源栅图案GP在栅极层叠结构GST1和GST2中的每一个的侧区域S下方对齐。各个源栅图案GP具有与多个源极接触结构SCL中的一个相邻的第一表面SU1。第一表面SU1是面向与其相邻的源极接触结构的倾斜表面。当到达其面向栅极层叠结构GST1和GST2的上部时，源栅图案GP之间的距离通过第一表面SU1而加宽。换言之，如图1A、图1B和图2所示，横跨源极接触结构SCL的相邻源栅图案GP之间的第一表面SU1之间的距离随着栅极层叠结构GST1和GST2下方的距离增大而减小。即，各个源栅图案GP的宽度随着栅极结构GST1和GST2下方的距离减小而减小。
源栅图案GP和水平导电图案CP1至CPk对应于选通线SSL、WL1至WLn以及用作晶体管的栅极的DSL。源栅图案GP可由不同于水平导电图案CP1至CPk的导电材料形成。源栅图案GP可由考虑蚀刻速率而选择的材料形成，以在执行半导体器件的制造工艺的同时用作蚀刻停止层。例如，源栅图案GP可由掺杂硅层形成。源栅图案GP可包含n型掺杂剂。源栅图案GP可在制造工艺中形成得较厚，以用作蚀刻停止层。例如，各个源栅图案GP可在第一方向I上形成为比水平导电图案CP1至CPk中的每一个厚。
水平导电图案CP1至CPk可由相同的导电材料形成。水平导电图案CP1至CPk可由不同于源栅图案GP的导电材料形成。水平导电图案CP1至CPk可由电阻低于源栅图案GP的导电材料形成。例如，水平导电图案CP1至CPk中的每一个可包括金属层和金属硅化物层中的至少一个。水平导电图案CP1至CPk可包括具有低电阻的钨。
源栅图案GP设置在栅极层叠结构GST1和GST2与阱结构WE之间并且与阱结构WE间隔开。源栅图案GP用作源极选择线SSL。源栅图案GP分别与栅极层叠结构GST1和GST2的侧区域S交叠，并且不与栅极层叠结构GST1和GST2的中心区域C交叠。当各个源栅图案GP由掺杂硅层形成时，掺杂硅层可用作蚀刻停止层，但是增加了源极选择线的电阻。根据本公开的一些实施方式，各个源栅图案GP没有整体与栅极层叠结构GST1或GST2的整个表面交叠，而仅与栅极层叠结构GST1或GST2的与其对应的侧区域S交叠。换言之，各个源栅图案GP没有与栅极层叠结构GST1或GST2的中心区域C交叠。因此，对于本公开的一些实施方式，由于源栅图案GP引起的源极选择线SSL的电阻的增加可减小。
水平导电图案CP1至CPk当中最靠近源栅图案GP设置的第一水平导电图案CP1用作连接到源极选择晶体管的栅极的源极选择线SSL。第一水平导电图案CP1以及与其底部交叠的一对源栅图案GP可彼此电连接，以构成一条源极选择线SSL。
为了将第一水平导电图案CP1和源栅图案GP彼此电连接，接触插塞(未示出)可分别连接到第一水平导电图案CP1和源栅图案GP，并且使用金属线共同连接。另选地，第一水平导电图案CP1和源栅图案GP可通过第一水平导电图案CP1和源栅图案GP之间的电容耦合来操作。即，尽管电压被施加到第一水平导电图案CP1和源栅图案GP中的任一个，但是利用耦合现象，电压可被施加到第一水平导电图案CP1和源栅图案GP二者。
水平导电图案CP1至CPk当中最远离源栅图案GP设置的最上水平导电图案CPk可用作连接到漏极选择晶体管的栅极的漏极选择线DSL。漏极选择线DSL和源极选择线SSL之间的水平导电图案CP2至CPk-1可用作连接到存储器单元晶体管的栅极的字线WL1至WLn。
尽管图1A例示了第一水平导电图案CP1用作源极选择线SSL并且最上水平导电图案CPk用作漏极选择线DSL的情况，本公开不限于此。例如，水平导电图案CP1至CPk当中从第一水平导电图案CP1开始在向上方向上连续设置的一个或更多个水平导电图案可用作源极选择线SSL，并且水平导电图案CP1至CPk当中从最上水平导电图案CPk开始在向下方向上连续设置的一个或更多个水平导电图案可用作漏极选择线DSL。字线WL1至WLn层叠在源极选择线SSL和漏极选择线DSL之间以彼此间隔开。
源极选择线SSL和字线WL1至WLn可设置在彼此相邻的狭缝SI之间。可在彼此相邻的狭缝SI之间进一步设置漏极分离狭缝SID。漏极分离狭缝SID延伸以穿透用作漏极选择线DSL的水平导电图案(例如，CPk)。漏极分离狭缝SID由漏极分离绝缘层DS填充。设置在彼此相邻的狭缝SI之间的同一层中的漏极选择线DSL通过漏极分离绝缘层DS彼此分离。可控制漏极分离狭缝SID和漏极分离绝缘层DS的深度以不穿透源极选择线SSL和字线WL1至WLn。
层间绝缘层ILD可分别设置在沿第一方向I彼此相邻的水平导电图案CP1至CPk之间。层间绝缘层ILD可由诸如氧化物的绝缘材料形成。
间隔物绝缘层IS设置在狭缝SI的侧壁上。间隔物绝缘层IS分别设置在源极接触结构SCL与栅极层叠结构GST1和GST2之间。间隔物绝缘层IS在源极接触结构SCL和源栅图案GP之间延伸。与间隔物绝缘层IS相比，源栅图案GP和源极接触结构SCL更朝着阱结构WE延伸。源极接触结构SCL可通过间隔物绝缘层IS与栅极层叠结构GST1和GST2和源栅图案GP绝缘。
保护图案PT可在各个间隔物绝缘层IS下方对齐。保护图案PT可包括保留在彼此相邻的源极接触结构SCL和源栅图案GP之间的保护层PA5和PA6。更具体地，保护图案PT可包括第五保护层PA5和第六保护层PA6。第六保护层PA6设置在源栅图案GP和源极接触结构SCL之间，并且可由氧化物层形成。第五保护层PA5设置在第六保护层PA6和源极接触结构SCL之间，并且可由氮化物层形成。
源极接触结构SCL包含不同于第一导电类型的第二导电类型的掺杂剂。第二导电类型的掺杂剂可以是n型掺杂剂。更具体地，各个源极接触结构SCL可包括包含第二导电类型的掺杂剂的半导体图案SS。
可通过蚀刻第二掺杂半导体层来形成掺杂半导体图案SS。例如，第二掺杂半导体层可以是n型掺杂硅层。掺杂半导体图案SS可与沟道图案CH接触以限定源极接触表面，并向沟道图案CH的内部供应第二导电类型的掺杂剂。掺杂半导体图案SS设置在彼此相邻的保护图案PT之间。掺杂半导体图案SS可比源栅图案GP和保护图案PT更朝着阱结构WE延伸。掺杂半导体图案SS可在彼此相邻的间隔物绝缘层IS之间延伸。第六保护层PA6设置在各个源栅图案GP与掺杂半导体图案SS之间，并且第五保护层PA5设置在第六保护层PA6与掺杂半导体图案SS之间。
各个源极接触结构SCL还可包括连接到掺杂半导体图案SS的多个导电层。例如，各个源极接触结构SCL还可包括金属硅化物层SC、金属层MS和金属屏障层BM。金属层MS延伸以面向栅极层叠结构GST1和GST2的侧壁，并且被设置在与其对应的狭缝SI中。与栅极层叠结构GST1和GST2相比，金属层MS可更朝着阱结构WE延伸。金属硅化物层SC在金属层MS和掺杂半导体图案SS之间对齐。金属屏障层BM沿着金属硅化物层SC与金属层MS之间的界面以及间隔物绝缘层IS与金属层MS之间的界面延伸。金属硅化物层SC和金属层MS可具有低于掺杂半导体图案SS的电阻，并且减小源极接触结构SCL的电阻。金属硅化物层SC可包含硅化钨、硅化镍等。金属层MS可包含钨等。金属屏障层BM防止或限制金属的扩散，并且可包括氮化钛层、氮化钨层、氮化钽层等。
各个间隔物绝缘层IS沿着金属硅化物层SC的侧壁延伸，并且沿着各个源栅图案GP与掺杂半导体图案SS之间的界面延伸。掺杂半导体图案SS的从保护图案PT向上突出的第一部分以及金属硅化物层SC的侧壁可被第七保护层PA7覆盖。第七保护层PA7可在半导体器件的制造期间用作蚀刻保护层以防止从蚀刻工艺损失掺杂半导体图案。第七保护层PA7可以是氧化物层。第七保护层PA7从各个间隔物绝缘层IS与金属硅化物层SC之间延伸至各个间隔物绝缘层IS与掺杂半导体图案SS之间。
设置在栅极层叠结构GST1和GST2下方的阱结构WE可沿着与第一方向I交叉的第二方向II和第三方向III延伸，以与源栅图案GP和源极接触结构SCL交叠。对于一些实施方式，第三方向III垂直于第一方向I和第二方向II。例如，第一方向I、第二方向II和第三方向III可限定正交坐标系。尽管图中未示出，栅极层叠结构GST1和GST2与阱结构WE之间的空间可由支撑件支撑。支撑件的结构稍后参照图3、图4A和图4B更详细地描述。
阱接触结构WCL在源极接触结构SCL下方对齐。阱接触结构WCL朝着阱结构WE延伸并与阱结构WE接触。换言之，阱接触结构WCL与朝着源极接触结构SCL延伸的沟道图案CH接触。阱接触结构WCL可与沟道图案CH接触以限定阱接触表面。沟道图案CH可经由阱接触结构WCL电连接到阱结构WE。阱接触结构WCL可由导电材料形成。例如，阱接触结构WCL可由硅层形成。
可在阱接触结构WCL与源极接触结构SCL之间进一步设置阱-源极间绝缘层SWI。各个阱-源极间绝缘层SWI在第三方向III上延伸。
各个沟道图案CH可包括柱状部分PP和连接部分LP。柱状部分PP穿透栅极层叠结构GST1或GST2的中心区域C，并且连接部分LP设置在栅极层叠结构GST1或GST2下方以连接柱状部分PP。柱状部分PP由水平导电图案CP1至CPk和层间绝缘层ILD包围。连接部分LP延伸到阱结构WE与栅极层叠结构GST1或GST2之间的空间。连接部分LP从柱状部分PP延伸。连接部分LP沿着栅极层叠结构GST1或GST2的底表面延伸。连接部分LP沿着源栅图案GP的表面延伸。连接部分LP沿着保护图案PT的底表面延伸，并且沿着支撑件(稍后描述)的侧壁延伸。连接部分LP还沿着阱结构WE的上表面延伸。柱状部分PP和连接部分LP可一体地形成。包括柱状部分PP和连接部分LP的一体的沟道图案CH稍后参照图3更详细地描述。
各个沟道图案CH的外表面可由多层存储器图案ML包围，并且各个沟道图案CH可包围绝缘图案FI。
绝缘图案FI在由柱状部分PP包围的同时穿透栅极层叠结构GST1和GST2中的每一个的中心区域C，并且延伸以填充栅极层叠结构GST1和GST2中的每一个与阱结构WE之间的空间。绝缘图案FI可填充栅极层叠结构GST1和GST2中的每一个与阱结构WE之间的空间以及多个源栅图案GP之间的空间。绝缘图案FI可包括与各个源栅图案GP对应的凹槽部分。绝缘图案FI可形成为具有低于柱状部分PP的高度。由柱状部分PP包围的覆盖图案CAP可设置在绝缘图案FI上。绝缘图案FI、柱状部分PP和覆盖图案CAP的结构稍后参照图3更详细地描述。
各个覆盖图案CAP可由包含第二导电类型的掺杂剂的半导体层形成。例如，各个覆盖图案CAP可由掺杂有n型掺杂剂的掺杂硅层形成。各个覆盖图案CAP可用作漏结。
多层存储器图案ML沿着各个沟道图案CH的外表面延伸。多层存储器图案ML的设置在各个沟道图案CH与漏极选择线DSL之间的部分以及多层存储器图案ML的设置在各个沟道图案CH与源极选择线SSL之间的部分可用作栅极绝缘层。多层存储器图案ML沿着与其对应的沟道图案CH与阱结构WE之间的界面、与其对应的沟道图案CH与源栅图案GP之间的界面以及与其对应的栅极层叠结构GST1或GST2与沟道图案CH之间的界面延伸，并且在间隔物绝缘层IS下方与间隔物绝缘层IS交叠。
图1B和图2中详细例示了构成多层存储器图案ML的层。多层存储器图案ML可包括包围沟道图案CH的隧道绝缘层TI、数据存储层DL和第一阻挡绝缘层BI1。隧道绝缘层TI设置在数据存储层DL和沟道图案CH之间。数据存储层DL和隧道绝缘层TI设置在第一阻挡绝缘层BI1和沟道图案CH之间。数据存储层DL可存储利用沟道图案CH与图1A所示的字线WL1至WLn之间的电压差所导致的福勒-诺德海姆(Fowler-Nordheim)隧穿而改变的数据。为此，数据存储层DL可由各种材料形成。例如，数据存储层DL可由可捕获电荷的氮化物层形成。另外，数据存储层DL可包括硅、相变材料、纳米点等。第一阻挡绝缘层BI1可包括能够阻挡电荷的氧化物层。隧道绝缘层TI可包括氧化硅层。
可沿着层间绝缘层ILD与水平导电图案CP1至CPk之间的界面进一步形成第二阻挡绝缘层BI2。第二阻挡绝缘层BI2可沿着彼此相邻的间隔物绝缘层IS与源栅图案GP之间的界面、各个间隔物绝缘层IS与掺杂半导体图案SS的比保护图案PT延伸更远的第一部分之间的界面、以及各个间隔物绝缘层IS与金属硅化物层SC之间的界面延伸。第二阻挡绝缘层BI2可沿着多层存储器图案ML与水平导电图案CP1至CPk之间的界面延伸。另外，第二阻挡绝缘层BI2可在间隔物绝缘层IS与层间绝缘层ILD之间延伸。第二阻挡绝缘层BI2可由介电常数高于构成多层存储器图案ML的第一阻挡绝缘层BI1的绝缘层形成。例如，第二阻挡绝缘层BI2可由氧化铝层形成。尽管图中未示出，可在水平导电图案CP1至CPk中的每一个与第二阻挡绝缘层BI2之间的界面处进一步形成用于防止水平导电图案CP1至CPk中的每一个与第二阻挡绝缘层BI2之间的直接接触的屏障层。屏障层可包括氮化钛层、氮化钨层、氮化钽层等。
在制造半导体器件的工艺中，可形成用于保护阱结构WE的第一保护层PA1以及用于保护源栅图案GP的第二保护层PA2至第四保护层PA4，并且第二保护层PA2至第四保护层PA4中的至少一个可保留。第一保护层PA1可保留在阱结构WE和多层存储器图案ML之间。第二保护层PA2可保留在各个源栅图案GP的底表面和多层存储器图案ML之间。第三保护层PA3可保留在各个源栅图案GP的侧壁和多层存储器图案ML之间。第四保护层PA4可保留在源栅图案GP的侧壁和第二阻挡绝缘层BI2之间。第二保护层PA2至第四保护层PA4可以是氧化物层。
各个沟道图案CH包括与各个源极接触结构SCL的掺杂半导体图案SS直接接触的源极接触表面。源极接触表面和掺杂半导体图案SS可按照各种结构形成。
参照图1B，掺杂半导体图案SS从间隔物绝缘层IS之间到绝缘图案FI之间按照线性形状延伸，并且可与各个沟道图案CH的沿着绝缘图案FI的上表面延伸的部分接触。各个沟道图案CH的与掺杂半导体图案SS接触的源极接触表面可具有线性形状。
另选地，参照图2，可在掺杂半导体图案SS的侧壁处形成至少一个凹槽部分。形成在掺杂半导体图案SS的侧壁处的凹槽部分可由各个沟道图案CH的第一延伸部分HP1填充，或者可由数据存储层DL的第二延伸部分HP2填充。第一延伸部分HP1是各个沟道图案CH的形成为穿透到源极接触结构SCL的掺杂半导体图案SS中的部分，并且可增加源极接触表面与源极接触结构SCL接触的面积。第二延伸部分HP2是数据存储层DL的在制造半导体器件的工艺中通过穿透到源极接触结构SCL的掺杂半导体图案SS中而保留的部分。根据上述结构，第一延伸部分HP1和第二延伸部分HP2比第一阻挡绝缘层BI1和隧道绝缘层TI更朝着源极接触结构SCL延伸。另外，第一延伸部分HP1和第二延伸部分HP2按照插入到源极接触结构SCL的侧壁处限定的凹槽中的结构形成。
参照图1A、图1B和图2，各个沟道图案CH包括与各个阱接触结构WCL直接接触的阱接触表面。阱接触结构WCL与各个沟道图案CH的沿着绝缘图案FI的下表面延伸的部分接触。阱接触表面隔着各个绝缘图案FI和阱-源极间绝缘层SWI与源极接触表面间隔开。各个阱接触结构WCL可通过穿透连接部分LP的沿阱结构WE的上表面延伸的部分来与阱结构WE和连接部分LP直接接触。
各个沟道图案CH的连接部分LP可包括源结JN。源结JN是作为沟道图案CH中与源极接触结构SCL相邻的区域的掺杂剂分布区域。分布在源结JN中的掺杂剂是从源极接触结构SCL的掺杂半导体图案SS扩散的掺杂剂，并且可包括n型掺杂剂。
各个沟道图案CH的连接部分LP可延伸以在间隔物绝缘层IS和保护图案PT下方与间隔物绝缘层IS和保护图案PT交叠。
在上文中，狭缝SI、源极接触结构SCL和阱接触结构WCL沿着第三方向III延伸。
根据本公开的实施方式，源极选择晶体管可被限定在柱状部分PP与源极选择线SSL的交叉部分处，存储器单元晶体管可被限定在柱状部分PP与字线WL1至WLn的交叉部分处，并且漏极选择晶体管可被限定在柱状部分PP与漏极选择线DSL的交叉部分处。存储器单元晶体管可沿着第一方向I至第三方向III三维地布置以构成三维半导体器件。源极选择晶体管可包括包围栅极(GAA)结构和平面结构。源极选择晶体管的GAA结构由各个柱状部分PP和用作源极选择线SSL的水平导电图案(例如，CP1)限定。源极选择晶体管的平面结构由源栅图案GP和连接部分LP限定。漏极选择晶体管和存储器单元晶体管可通过包围柱状部分PP的水平导电图案CP2至CPk按照GAA结构形成。
源栅图案GP保留在源极选择线SSL的第一水平导电图案CP1和源结JN之间。源栅图案GP可用作源极选择晶体管的栅极。由于源栅图案GP靠近源结JN设置，所以源极选择晶体管的导通电流可增加。
各个沟道图案CH的连接部分LP包括通过阱接触结构WCL电连接到阱结构WE的部分以及电连接到源极接触结构SCL的部分。阱结构WE包含第一导电类型的掺杂剂并且源极接触结构SCL包含第二导电类型的掺杂剂。源极接触结构SCL和阱接触结构WCL在结构上通过阱-源极间绝缘层SWI彼此区分。因此，可在编程操作和读操作中控制电流的流动以面向源极接触结构SCL，并且可在擦除操作中通过阱结构WE供应空穴。因此，在本公开的实施方式中，可改进半导体器件的操作特性。
图3是更详细地例示根据本公开的实施方式的沟道图案的结构并且例示沟道图案中的电流的流动的立体图。在图3中，为了描述方便省略了一些组件，并且示意性地例示了一些组件。
参照图3，根据本公开的实施方式的半导体器件还可包括支撑件IP。支撑件IP可支撑图1A所示的栅极层叠结构GST1和GST2中的每一个与阱结构WE之间的空间。尽管图3例示了一个支撑件IP，多个支撑件可支撑栅极层叠结构GST1和GST2中的每一个与阱结构WE之间的空间。支撑件的布置方式将稍后参照图4A和图4B更详细地描述。支撑件IP可延伸到阱结构WE的内部。例如，支撑件IP可形成至穿透阱结构WE的深度。
沟道图案CH如上所述包括柱状部分PP和连接部分LP。柱状部分PP是沿着第一方向I延伸并穿透图1A所示的栅极层叠结构GST1和GST2中的每一个的部分。连接部分LP是连接柱状部分PP的部分。
沟道图案CH的连接部分LP可包括第一连接部分LP1至第四连接部分LP4。第一连接部分LP1是从柱状部分PP沿着图1A所示的栅极层叠结构GST1和GST2中的每一个的底表面延伸的部分。第二连接部分LP2是从第一连接部分LP1延伸并且沿着源栅图案GP的表面朝着源极接触结构SCL延伸的部分。第三连接部分LP3是从第一连接部分LP1沿着支撑件IP的侧壁延伸的部分。第四连接部分LP4是从第三连接部分LP3沿着阱结构WE的上表面延伸的部分。
多层存储器图案ML包围柱状部分PP的外壁，并延伸至第一连接部分LP1的上表面。另外，多层存储器图案ML在第二连接部分LP2和源栅图案GP之间、第三连接部分LP3和支撑件IP之间以及第四连接部分LP4和阱结构WE之间延伸。阱结构WE与第四连接部分LP4接触，并且源结JN形成在第二连接部分LP2中。
绝缘图案FI在由柱状部分PP包围的同时延伸以填充第一连接部分LP1和第四连接部分LP4之间的空间。沟道图案CH的各个柱状部分PP的中心区域由绝缘图案FI填充，绝缘图案FI延伸至第一连接部分LP1和第二连接部分LP2之间的空间。支撑件IP穿透绝缘图案FI。
沟道图案CH的各个柱状部分PP可连接到与其对应的位线BL。尽管图3为了描述方便例示了一条位线BL，但是半导体器件可包括多条位线，并且位线的布局可不同地设计。
根据上述结构，可在半导体器件的读操作期间形成第一电流流动路径Ir。第一电流流动路径Ir形成在位线BL和源极接触结构SCL之间连接的沟道图案CH中。在读操作中，以预定电平对位线BL进行预充电。另外，在读操作中，导通电压可被施加到图1A所示的漏极选择线DSL和源极选择线SSL。当施加到图1A所示的字线WL的电压电平高于连接到字线WL的存储器单元晶体管的阈值电压时，可在位线BL和源极接触结构SCL之间的沟道图案CH中形成沟道，并且位线BL的预充电电平可通过电连接到源极接触结构SCL的地(未示出)放电。
可在半导体器件的擦除操作期间形成第二电流流动路径Ie。第二电流流动路径Ie形成在位线BL和阱结构WE之间连接的沟道图案CH中。在擦除操作中，擦除电压可被施加到阱结构WE。可通过施加到阱结构WE的擦除电压将空穴注入到沟道图案CH中。
设置在源极接触结构SCL和阱接触结构WCL之间的阱-源极间绝缘层SWI可减小源结JN和阱结构WE之间的泄漏电流。
图4A和图4B示出例示支撑件IP、沟道图案CH的柱状部分PP和源极接触结构SCL的布局的平面图。图4A的平面图是图1A所示的半导体器件的平面图。图4B是支撑件IP和柱状部分PP的布局的改型。
参照图4A和图4B，如上所述，各个柱状部分PP可由多层存储器图案ML包围并包围覆盖图案CAP。
穿透栅极层叠结构GST1和GST2中的每一个的柱状部分PP可被划分成隔着漏极分离绝缘层DS设置的第一组GR1和第二组GR2。为了改进存储器串的布置密度，如所示，第一组GR1的柱状部分PP和第二组GR2的柱状部分PP可按照之字形布置。
栅极层叠结构GST1和GST2在第二方向II上隔着源极接触结构SCL彼此相邻布置，并且可通过间隔物绝缘层IS与源极接触结构SCL绝缘。第二阻挡绝缘层BI2可保留在栅极层叠结构GST1和GST2中的每一个与间隔物绝缘层IS之间。
如图3中所描述的，支撑件IP设置在栅极层叠结构GST1和GST2下方。如图4A所示，支撑件IP可设置在柱状部分PP之间以不与柱状部分PP交叠。另选地，如图4B所示，支撑件IP可与柱状部分PP的部分交叠。
参照图4A和图4B，支撑件IP可设置在彼此相邻的柱状部分PP之间。如所示，支撑部分IP可按照之字形布置。然而，支撑件IP的布局不限于图4A和图4B所示的示例，而是可不同地修改。
由穿透栅极层叠结构GST1和GST2中的每一个的第一组GR1的柱状部分PP限定的第一沟道列的数量以及由穿透栅极层叠结构GST1和GST2中的每一个的第二组GR2的柱状部分PP限定的第二沟道列的数量可不同地设计。
例如，如图4A所示，由第一组GR1的柱状部分PP限定的第一沟道列可配置有第一列和第二列，并且由第二组GR2的柱状部分PP限定的第二沟道列可配置有第一列和第二列。
参照图4B，由第一组GR1的柱状部分PP限定的第一沟道列可配置有第一至第四列，并且由第二组GR2的柱状部分PP限定的第二沟道列可配置有第一至第四列。另外，由第一组GR1的柱状部分PP限定的第一沟道列和由第二组GR2的柱状部分PP限定的第二沟道列中的每一个可配置有四列或更多列。
如图4B所示，漏极分离绝缘层DS可与虚拟插塞DP交叠。虚拟插塞DP可沿着漏极分离绝缘层DS的延伸方向布置成一行。虚拟插塞DP可使用形成柱状部分PP的工艺来形成。
图5A至图5P示出例示根据本公开的实施方式的半导体器件的制造方法中所包括的工艺的截面图。更具体地，图5A至图5P示出例示在执行形成源极接触结构的工艺之前执行的工艺的截面图。
图5A至图5P所示的工艺可用于制造图1A、图1B和图2所示的半导体器件。图5A至图5P例示了沿着图4A所示的线X-X’和Y-Y’截取的截面图。图4B所示的半导体器件也可使用图5A至图5P所示的工艺来制造。
尽管图中未示出，在执行图5A所示的工艺之前，可在基板上形成构成用于驱动半导体器件的驱动电路的驱动晶体管。可在包括驱动晶体管的基板(未示出)上执行图5A所示的工艺。
参照图5A，形成包含第一导电类型的掺杂剂的阱结构WE。形成阱结构WE的工艺可包括形成第一阱掺杂半导体层101的工艺以及在第一阱掺杂半导体层101上形成第二阱掺杂半导体层103的工艺。第一阱掺杂半导体层101包含第一浓度的第一导电类型的掺杂剂，第二阱掺杂半导体层103包含第二浓度的第一导电类型的掺杂剂。第一阱掺杂半导体层101和第二阱掺杂半导体层103可以是掺杂硅层。形成第二阱掺杂半导体层103的工艺可包括在第一阱掺杂半导体层101上形成未掺杂硅层的工艺以及利用热处理工艺使第一阱掺杂半导体层101中的第一导电类型的掺杂剂扩散到未掺杂硅层中的工艺。
随后，可在阱结构WE上进一步形成第一保护层105。第一保护层105可由与后续工艺中所形成的第一牺牲层111不同的材料形成。例如，第一保护层105可由氧化物层形成。
随后，可在第一保护层105上形成第一牺牲层111，并且可在第一牺牲层111上形成蚀刻停止层115。在形成蚀刻停止层115之前，可在第一牺牲层111上形成第二保护层113。在第二保护层113上形成蚀刻停止层115。
第一牺牲层111和蚀刻停止层115可由具有不同蚀刻速率的材料形成。蚀刻停止层115可用作栅极，并且可由对在后续工艺中用于蚀刻第一材料层和第二材料层的蚀刻材料具有蚀刻抗性的材料形成。例如，第一牺牲层111可由未掺杂硅层形成。蚀刻停止层115可由掺杂硅层形成。更具体地，蚀刻停止层115可由包含n型掺杂剂的掺杂硅层形成。
第二保护层113可由不同于第一牺牲层111和蚀刻停止层115的材料形成。例如，第二保护层113可由氧化物层形成。
参照图5B，可形成从蚀刻停止层115穿透阱结构WE的支撑件121。支撑件121被设置为彼此间隔开。形成支撑件121的工艺可包括使用光刻工艺形成掩模图案的工艺、通过使用掩模图案作为蚀刻屏障通过蚀刻工艺对蚀刻停止层115、第二保护层113、第一牺牲层111、第一保护层105和阱结构WE进行蚀刻来形成通孔的工艺、在通孔中填充绝缘材料的工艺、将绝缘材料的表面平坦化的工艺以及去除剩余掩模图案的工艺。氧化物可用作用于形成支撑件12的绝缘材料。
可使用针对图5A和图5B所描述的工艺形成穿透阱结构WE并且比阱结构WE突出更多的支撑件121。
参照图5C，可通过对图5B所示的蚀刻停止层115进行蚀刻来形成蚀刻停止图案115P。形成蚀刻停止图案115P的工艺可包括使用光刻工艺形成掩模图案的工艺、使用掩模图案作为蚀刻屏障通过蚀刻工艺对图5B所示的蚀刻停止层115进行蚀刻的工艺以及去除剩余掩模图案的工艺。在形成蚀刻停止图案115P的工艺中去除蚀刻停止层的区域被限定为第一开口OP1。第一开口OP1可暴露支撑件121和第二保护层113。
参照图5D，可在蚀刻停止图案115P的表面上形成第三保护层123。第三保护层123可通过将蚀刻停止图案115P的表面氧化来形成。
参照图5E，可执行回蚀工艺，使得图5D所示的第三保护层123的一部分和图5D所示的第二保护层113的一部分可被去除。第三保护层可作为第三保护图案123P保留在蚀刻停止图案115P的侧壁上，并且第二保护层可作为第二保护图案113P保留在蚀刻停止图案115P下方。可去除第二保护层113的一部分，使得第一牺牲层111暴露。
参照图5F，在第一牺牲层111上形成填充第一开口OP1的第二牺牲层125。第二牺牲层125可由不同于第一牺牲层111的材料形成。第二牺牲层125可由蚀刻速率不同于后续工艺中要形成的层叠结构的第一材料层和第二材料层的材料形成。例如，第二牺牲层125可包括氮化钛层(TiN)。可将第二牺牲层125的表面平坦化直至暴露蚀刻停止图案115P。
随着依次执行针对图5A至图5F所描述的工艺，可在第一牺牲层111上形成由蚀刻停止图案115P穿透的第二牺牲层125。
参照图5G，通过在蚀刻停止图案115P和第二牺牲层125上交替地层叠第一材料层131和第二材料层133来形成层叠结构PST。层叠结构PST可包括与蚀刻停止图案115P交叠的第一区域P1以及从第一区域P1延伸并且不与蚀刻停止图案115P交叠的第二区域P2。
第二材料层133由不同于第一材料层131的材料形成。第一材料层131可由用于牺牲层的绝缘材料形成，第二材料层133可由用于层间绝缘层的绝缘材料形成。更具体地，第一材料层131可由氮化硅层形成，第二材料层133可由氧化硅层形成。
第一材料层131和第二材料层133中的一些可由漏极分离狭缝SID穿透。漏极分离狭缝SID可由漏极分离绝缘层DS填充。形成漏极分离绝缘层DS以将漏极选择线彼此分离，并且漏极分离绝缘层DS形成的深度可不同地修改。如果需要，可省略漏极分离狭缝SID和漏极分离绝缘层DS。
随后，可通过穿透层叠结构PST的第二区域P2来形成孔H以暴露第二牺牲层125。可蚀刻第一材料层131和第二材料层133以形成孔H。当第二牺牲层125由包括诸如TiN的金属的材料形成时，可利用层叠结构PST与基于金属的第二牺牲层125之间的蚀刻速率差异来大大地确保各个孔H的底表面的宽度。
参照图5H，通过孔H选择性地去除图5G所示的第二牺牲层125。因此，暴露第一牺牲层111和第三保护图案123P，并且在层叠结构PST和第一牺牲层111之间限定连接到孔H的第二开口OP2。
参照图5I，通过孔H和第二开口OP2选择性地去除图5H所示的第一牺牲层111。因此，连接到孔H的水平空间HSP开放。水平空间HSP是在层叠结构PST和阱结构WE之间以及蚀刻停止图案115P和阱结构WE之间延伸的开放区域。水平空间HSP可包括限定在去除第二牺牲层的区域中的第二开口OP2以及限定在去除第一牺牲层的区域中的第三开口OP3。
在上文中，在水平空间HSP开放的同时，可由第二保护图案113P和第三保护图案123P保护蚀刻停止图案115P以免损失。在水平空间HSP开放的同时，可由第一保护层105保护阱结构WE以免损失。水平空间HSP由支撑件121支撑，以使得可维持其间隙。蚀刻停止图案115P通过粘附而不与层叠结构PST分离，但是可维持在粘附到层叠结构PST的状态。
通过针对图5A至图5I所描述的一系列工艺，在支撑件121上形成由孔H穿透并具有设置在面向阱结构WE的底表面的一部分上的蚀刻停止图案115P的层叠结构PST。蚀刻停止图案115在支撑件121之间对齐。
参照5J，在开口区域的表面上形成多层存储器层141。开口区域是包括孔H和水平空间HSP的区域，并且由孔H和水平空间HSP的连接结构限定。多层存储器层141沿着孔的表面、水平空间HSP的表面、支撑件121的表面和蚀刻停止图案115P的表面延伸。形成多层存储器层141的工艺可包括形成第一阻挡绝缘层的工艺、在第一阻挡绝缘层上形成数据存储层的工艺以及在数据存储层上形成隧道绝缘层的工艺。第一阻挡绝缘层、数据存储层和隧道绝缘层中的每一个可由如图1B和图2中所描述的相同材料形成。
随后，在多层存储器层141的表面上形成沟道层143。沟道层143可沿着包括孔H和水平空间HSP的开口区域的表面、支撑件121的表面和蚀刻停止图案115P的表面延伸，并且由多层层141包围。
沟道层143可由半导体层形成。例如，沟道层143可通过沉积硅层来形成。沟道层143可形成为没有任何边界表面的一体层。
随后，利用间隙填充绝缘层145填充未由沟道层143填充而保留的孔H和水平空间HSP。间隙填充绝缘层145形成在沟道层143上。形成间隙填充绝缘层145的工艺可包括利用具有流动性的材料层填充孔H和水平空间HSP的工艺以及使具有流动性的材料层固化的工艺。聚硅氮烷(PSZ)可用作具有流动性的材料层。
可进一步执行允许间隙填充绝缘层145的一部分凹陷的工艺，使得间隙填充绝缘层145的高度低于沟道层143的高度。间隙填充绝缘层145上暴露的沟道层143的中心区域可由覆盖图案147填充。覆盖图案147可由包含第二导电类型的掺杂剂的掺杂硅层形成。
参照图5K，通过经由第一蚀刻工艺蚀刻设置在层叠结构PST的第一区域P1中的第一材料层131和第二材料层133来形成暴露第一材料层131和第二材料层133的侧壁的狭缝SI。蚀刻停止图案115P由对用于蚀刻第一材料层131和第二材料层133的蚀刻材料具有蚀刻抗性的材料形成。因此，难以通过第一蚀刻工艺去除蚀刻停止图案115P，因此，可均匀地控制通过第一蚀刻工艺形成的第一狭缝SI1的深度，使得第一狭缝SI1穿透层叠结构PST但是不穿透蚀刻停止图案115P。可形成通过第一蚀刻工艺限定的蚀刻停止图案115P的第一表面SU1。第一表面SU1朝着第一狭缝SI1并且是倾斜表面。
参照图5L，通过经由第二蚀刻工艺蚀刻图5K所示的蚀刻停止图案115P来形成连接到第一狭缝SI1的第二狭缝SI2。使用能够容易地对蚀刻停止图案115P进行蚀刻的蚀刻材料来执行第二蚀刻工艺。第二狭缝SI2形成至完全穿透蚀刻停止图案115P的深度。第二蚀刻工艺中使用的蚀刻材料不同于第一蚀刻工艺中使用的蚀刻材料。
通过图5K和图5L所描述的工艺，蚀刻停止图案115P可被包括第一狭缝SI1和第二狭缝SI2的狭缝SI分离成源栅图案GP。通过第二蚀刻工艺限定的各个源栅图案GP的第二表面SU2与第一表面SU1相比几乎垂直地形成。第二狭缝SI2的宽度W2可形成为比第一狭缝SI1的宽度W1窄。
第一狭缝SI1的宽度W1和第二狭缝SI2的宽度W2中的每一个形成为比图5K所示的蚀刻停止图案115P窄。因此，蚀刻停止图案115P保留在狭缝SI的两侧。
参照图5M，在形成狭缝SI之后，可通过将通过狭缝SI暴露的各个源栅图案GP的表面氧化来形成第四保护层151。
随后，在第四保护层151和狭缝SI的侧壁上形成第五保护层161。第五保护层161是形成为在后续工艺中保护层叠结构PST的层。第五保护层161可由氮化物层形成。
随后，可在第五保护层161上形成第六保护层163。第六保护层163可由氧化物层形成。
第五保护层161和第六保护层163被蚀刻以使得狭缝SI的底表面开放，并且保留以覆盖狭缝SI的侧壁。
参照图5N，通过蚀刻工艺蚀刻未被第五保护层161和第六保护层163阻挡并通过狭缝SI的底表面暴露的第二保护图案113P、多层存储器层141和沟道层143。因此，形成第一沟槽T1，其穿透第二保护图案113P、多层存储器层141和沟道层143，并延伸到间隙填充绝缘层145的内部。第一沟槽T1连接到狭缝SI。
参照图5O，形成沟道保护层165，其延伸以覆盖第六保护层163的侧壁和第一沟槽T1的侧壁。沟道保护层165阻挡通过第一沟槽T1的侧壁暴露的沟道层143的第一端部。沟道保护层165可由蚀刻速率不同于氧化物层的材料层形成。例如，沟道保护层165可由氮化物层形成。形成沟道保护层165的工艺可包括沉积氮化物层的工艺以及通过回蚀工艺蚀刻氮化物层使得间隙填充绝缘层145可通过第一沟槽T1暴露的工艺。
随后，通过蚀刻在第一沟槽T1下方暴露的间隙填充绝缘层145、沟道层143、多层存储器层141和第一保护层105来形成暴露阱结构WE的第二沟槽T2。
通过连接到狭缝SI的第一沟槽T1和第二沟槽T2，沟道层143可被分离成沟道图案，多层存储器层141可被分离成多层存储器图案，并且间隙填充绝缘层145可被分离成绝缘图案。第二沟槽T2可延伸到阱结构WE的内部。
参照图5P，利用阱接触结构171填充第二沟槽T2。阱接触结构171与通过第二沟槽T2暴露的阱结构WE和沟道层143的第二端部直接接触。阱接触结构171可由半导体层形成。
阱接触结构171的工艺可包括允许硅层从通过第二沟槽T2暴露的阱结构WE和沟道层143的第二端部生长的工艺。在阱接触结构171生长的同时，设置在间隙填充绝缘层145上方并由第一沟槽T1限定的沟道层143的第一端部被沟道保护层165阻挡。因此，阱接触结构171不连接到设置在间隙填充绝缘层145上方的沟道层143的第一端部。阱结构中的第一导电类型的掺杂剂可扩散到阱接触结构171中。可不使用生长方法，而是使用沉积方法来形成阱接触结构171。
随后，可通过经由第一沟槽T1将阱接触结构171的上部氧化来形成阱-源极间绝缘层173。由于沟道层143的第一端部被沟道保护层165阻挡，所以沟道层143的第一端部未被氧化。
图6A至图6G示出例示在图5P所示的工艺之后继续的后续工艺的实施方式的截面图。图6A至图6G所示的工艺可用于制造图1A和图1B所示的半导体器件。
参照图6A，去除图5P所示的沟道保护层165，使得设置在间隙填充绝缘层145上方的沟道层143的第一端部暴露。
随后，形成掺杂半导体层175，其从第一沟槽T1的内部延伸到狭缝SI的内部。掺杂半导体层175可以是包含第二导电类型的掺杂剂的掺杂硅层。第二导电类型的掺杂剂可具有与阱结构WE中的第一导电类型的掺杂剂相反的导电类型。第二导电类型的掺杂剂可以是n型掺杂剂，并且第一导电类型的掺杂剂可以是p型掺杂剂。掺杂半导体层175完全填充以相对窄的宽度形成的第一沟槽T1。然而，掺杂半导体层175没有完全填充以相对宽的宽度形成的狭缝SI，并且可适形地形成在第六保护层163上。狭缝SI的中心区域未由掺杂半导体层175填充，而是可开放。根据本公开的实施方式，尽管使用有利于节省成本的沉积工艺来形成掺杂半导体层175，利用图5L所示的倾斜第一表面SU1，可容易地填充狭缝SI和第一沟槽T1的下部而没有任何空隙。
参照图6B，通过经由狭缝SI的开放的中心区域蚀刻图6A所示的掺杂半导体层来形成掺杂半导体图案175P。掺杂半导体图案175P可按照从第一沟槽T1的内部延伸到源栅图案GP之间的形状保留。
参照图6C，通过蚀刻图6B所示的第六保护层163的一部分来形成第六保护图案163P。第六保护图案163P保留为具有低于掺杂半导体图案175P的高度以暴露掺杂半导体图案175P的第一部分。
随后，通过将比第六保护图案163P延伸更远的掺杂半导体图案175P的第一部分的表面氧化来形成第七保护层177。第七保护层177可用作能够防止掺杂半导体图案175P在后续蚀刻工艺中损失的蚀刻保护层。
参照图6D，通过蚀刻图6C所示的第五保护层161的一部分来形成第五保护图案161P。蚀刻第五保护层161，使得层叠结构PST的侧壁暴露。包括第六保护图案163P和第五保护图案161P的保护图案PT可保留在各个源栅图案GP和掺杂硅图案175P之间。保护图案PT可防止多层存储器层141在后续工艺中损坏。
随后，选择性地去除层叠结构PST的第一材料层。以下，去除第一材料层的区域被限定为栅极区域181。
参照图6E，可在栅极区域181中形成水平导电图案185。水平导电图案185和第二材料层133可构成栅极层叠结构GST1和GST2。
在形成水平导电图案185之前，可在栅极区域181和狭缝SI的表面上进一步形成第二阻挡绝缘层183。第二阻挡绝缘层183沿着栅极区域181的表面延伸，沿着第二材料层133的面向狭缝SI的侧壁延伸，并且沿着源栅图案GP的表面、保护图案PT的表面和掺杂半导体图案175P的第一部分的表面延伸。
第二阻挡绝缘层183可由高介电常数绝缘层形成。更具体地，第二阻挡绝缘层183可包括氧化铝层。氧化铝层可在非晶态沉积，然后通过热处理工艺结晶。
水平导电图案185可以是电阻低于源栅图案GP的金属层。在执行通过去除第一材料层来使栅极区域181开放的蚀刻工艺以及分离水平导电图案185的蚀刻工艺的同时，由第四保护层151和第七保护层177保护掺杂半导体图案175P和源栅图案GP。
可利用热处理工艺使掺杂半导体图案175P中的第一导电类型的掺杂剂扩散到与掺杂半导体图案175P相邻的沟道层143中。因此，在沟道层143中形成源结JN。源结JN可使用用于形成第二阻挡绝缘层183的热处理工艺来形成，或者通过另外执行单独的热处理工艺来形成。源结JN可分布在源栅图案GP下方的沟道层143中。
源栅图案GP保留以用作源极选择线。因此，尽管难以均匀地控制第二导电类型的掺杂剂的扩散范围，剩余源栅图案GP与源结JN之间的距离较短，因此源极选择晶体管的导通电流可增加。换言之，可通过剩余源栅图案GP来稳定地确保源极选择晶体管的导通电流。
参照图6F，在保护图案PT上形成间隔物绝缘层187。间隔物绝缘层187填充掺杂半导体图案175P和保护图案PT之间的空间，并且在狭缝SI的侧壁上延伸。间隔物绝缘层187延伸以覆盖栅极层叠结构GST1和GST2中的每一个的侧壁。
形成间隔物绝缘层187的工艺可包括沿着狭缝SI的表面沉积绝缘层的工艺以及通过回蚀工艺蚀刻绝缘层的工艺。可在蚀刻绝缘层的同时蚀刻第二阻挡绝缘层和第七保护层。因此，第二阻挡绝缘层被分离成第二阻挡绝缘图案183P，并且第七保护层作为保护图案177P保留在掺杂半导体图案175P的侧壁上。
参照图6G，通过从掺杂半导体图案175P的上表面将掺杂半导体图案175的部分厚度硅化来使图6F所示的掺杂半导体图案175P改变为金属硅化物层175SC。掺杂半导体图案175P的未改变为金属硅化物层175SC的部分作为掺杂半导体图案175SS保留。由于金属硅化物层175SC具有低于掺杂半导体图案175SS的电阻，所以金属硅化物层175SC可减小源极接触结构的电阻。
硅化工艺可包括沉积金属层的工艺以及引发金属层与图6F所示的掺杂半导体图案175P之间的反应的退火工艺。可通过利用在执行硅化工艺的同时执行的退火工艺使掺杂半导体图案中的第二导电类型的掺杂剂扩散到沟道层143中来形成源结JN。
用于硅化工艺的金属层可包括诸如镍和钨的各种金属层。通过硅化工艺形成的金属硅化物层175SC可包括硅化镍、硅化钨等。
随后，在间隔物绝缘层187和金属硅化物层175SC的表面上形成金属屏障层191。随后，形成金属屏障层191的工艺可包括在金属屏障层191上形成金属层193以使得狭缝SI被完全填充的工艺。金属层193可包括钨，以减小源极接触结构的电阻。金属屏障层191可包括氮化钛层、氮化钨层、氮化钽层等，以防止金属从金属层193扩散。
图7A至图7C示出例示在图5P所示的工艺之后继续的后续工艺的实施方式的截面图。图7A至图7C所示的截面图对应于图5P所示的区域B。图7A至图7C所示的工艺可用于制造图2所示的半导体器件。
图7A所示的阱结构WE、第一保护层105、多层存储器层141、沟道层143、阱接触结构171、阱-源极间绝缘层173、间隙填充绝缘层145、第二保护图案113、源栅图案GP、狭缝SI、第一材料层131、第二材料层133、第四保护层151、第五保护层161、第六保护层163和第一沟槽T1可使用图5A至图5P中所描述的工艺来形成。
在执行图5A至图5P所描述的工艺之后，去除图5P所示的沟道保护层165。因此，如图7A所示，设置在间隙填充绝缘层145上方的沟道层143的第一端部通过第一沟槽T1暴露。另外，设置在间隙填充绝缘层145上的多层存储器层141的一部分的第一阻挡绝缘层141a、数据存储层141b和隧道绝缘层141c通过第一沟槽T1暴露。另外，间隙填充绝缘层145的一部分通过第一沟槽T1暴露。
参照图7B，通过第一沟槽T1的侧壁选择性地蚀刻间隙填充绝缘层145和隧道绝缘层141c。通过第一沟槽T1暴露的第一阻挡绝缘层141a和第二保护图案113P以及通过狭缝SI暴露的第六保护层163可被蚀刻。
可通过上述蚀刻工艺在与第一沟槽T1相邻的沟道层143的第一端部下方限定底切区域UC。底切区域UC也可形成在数据存储层141b和沟道层143之间。
使用与由氮化物形成的数据存储层141b以及由半导体层形成的沟道层143相比，以高蚀刻速率蚀刻由氧化物形成的间隙填充绝缘层145、第一阻挡绝缘层141a、隧道绝缘层141c和第二保护层113P的蚀刻材料来形成底切区域UC。间隙填充绝缘层145和沟道层143之间的数据存储层141b和沟道层143可按照比第一阻挡绝缘层141a、隧道绝缘层141c和第二保护图案113P更朝着第一沟槽T1延伸的形状保留。
参照图7C，形成掺杂半导体图案275SS，使得图7B所示的底切区域UC被完全填充。形成掺杂半导体图案275SS的工艺与图6A中所描述的相同。
随后，使用图6A至图6G中所描述的相同工艺形成包括第六保护图案163P和第五保护图案161P的保护图案PT、第七保护图案277P、水平导电图案285、第二阻挡绝缘图案283P、源结JN、间隔物绝缘层287、金属硅化物层275SC、金属屏障层291和金属层293。
图8示出例示根据本公开的实施方式的存储器系统1100的配置的框图。
参照图8，存储器系统1100包括存储器装置1120和存储控制器1110。
存储器装置1120可包括图1A和图1B所示的结构和图2所示的结构中的至少一个。存储器装置1120可以是利用多个闪存芯片配置的多芯片封装。
存储控制器1110被配置为控制存储器装置1120并且可包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行对存储控制器1110的数据交换的总体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。ECC 1114检测并纠正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115与存储器装置1120接口。另外，存储控制器1110还可包括存储用于与主机接口的代码数据等的ROM。
如上所述配置的存储器系统1100可以是存储器装置1120与控制器1110组合的存储卡或固态盘(SSD)。例如，当存储器系统1100是SSD时，存储控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子器件(IDE)协议的各种接口协议当中的一种来与外部(例如，主机)通信。
图9示出例示根据本公开的实施方式的计算系统1200的配置的框图。
参照图9，计算系统1200可包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
如参照图8所描述的存储器系统1210可利用存储器装置1212和存储控制器1211来配置。
根据本公开，可用作蚀刻停止层的蚀刻停止图案仅保留在层叠结构的底表面的一部分处，以使得半导体器件的电特性可改进。因此，三维半导体器件的操作可靠性可改进。
此外，根据本公开，蚀刻停止图案的剩余结构被设计为使得蚀刻停止图案可用作源栅图案。因此，连接到源栅图案的源极选择晶体管的导通电流可增加。因此，三维半导体器件的操作可靠性可改进。
提供上述实施方式是为了传达本公开的技术精神的理解。本公开的范围不应限于上述实施方式。对于本公开所属领域的技术人员而言将显而易见，除了上述实施方式之外，还可进行基于本公开的技术精神的其它修改。
除非另外定义，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。除非在本公开中另外定义，否则这些术语不应被解释为理想的或过于正式的。
相关申请的交叉引用
本申请要求2018年4月3日在韩国知识产权局提交的韩国专利申请号10-2018-0038830的优先权，其完整公开通过引用并入本文。

Claims (42)

1.一种半导体器件，该半导体器件包括：
源极接触结构，该源极接触结构沿着第一方向延伸；
第一栅极层叠结构，该第一栅极层叠结构设置在所述源极接触结构的第一侧，该第一栅极层叠结构包括与所述源极接触结构的所述第一侧相邻的侧区域并且包括从所述第一栅极层叠结构的所述侧区域延伸的与所述源极接触结构相反的中心区域；
第一源栅图案，该第一源栅图案设置在所述第一栅极层叠结构的侧区域下方，该第一源栅图案包括面向所述源极接触结构的倾斜表面；以及
第一沟道图案，该第一沟道图案沿着所述第一栅极层叠结构的中心区域的底侧延伸，穿透所述第一栅极层叠结构的中心区域，并且朝着所述源极接触结构的所述第一侧延伸并接触所述第一侧。
2.根据权利要求1所述的半导体器件，该半导体器件还包括：
第二栅极层叠结构，该第二栅极层叠结构设置在所述源极接触结构的第二侧，该第二栅极层叠结构包括与所述源极接触结构的所述第二侧相邻的侧区域并且包括从所述第二栅极层叠结构的所述侧区域延伸的与所述源极接触结构相反的中心区域；
第二源栅图案，该第二源栅图案设置在所述第二栅极层叠结构的侧区域下方，该第二源栅图案包括面向所述源极接触结构的倾斜表面；以及
第二沟道图案，该第二沟道图案沿着所述第二栅极层叠结构的中心区域的底侧延伸，穿透所述第二栅极层叠结构的中心区域，并且朝着所述源极接触结构的所述第二侧延伸并接触所述第二侧。
3.根据权利要求2所述的半导体器件，其中，所述第一源栅图案的倾斜表面和所述第二源栅图案的倾斜表面倾斜，使得所述第一源栅图案和所述第二源栅图案之间的距离随着所述第一栅极层叠结构和所述第二栅极层叠结构下方的距离增大而减小。
4.根据权利要求1所述的半导体器件，其中，所述第一源栅图案的倾斜表面倾斜，使得所述第一源栅图案的宽度随着所述第一栅极层叠结构下方的距离减小而减小。
5.根据权利要求1所述的半导体器件，该半导体器件还包括：
阱接触结构，该阱接触结构在所述源极接触结构下方对齐；
阱-源极间绝缘层，该阱-源极间绝缘层设置在所述阱接触结构和所述源极接触结构之间；
阱结构，该阱结构与所述阱接触结构的下部接触，该阱结构延伸以与所述第一栅极层叠结构和第二栅极层叠结构交叠；
穿透所述阱结构的支撑件，各个所述支撑件朝着所述第一栅极层叠结构延伸；以及
间隔物绝缘层，该间隔物绝缘层从所述第一栅极层叠结构与所述源极接触结构的所述第一侧之间延伸到所述第一源栅图案与所述源极接触结构的所述第一侧之间，
其中，所述第一沟道图案在所述间隔物绝缘层下方延伸，沿着所述支撑件的侧壁延伸，沿着所述阱结构的上表面延伸，并且与所述阱接触结构接触。
6.根据权利要求5所述的半导体器件，该半导体器件还包括：
多层存储器图案，该多层存储器图案沿着所述阱结构与所述第一沟道图案之间的界面、各个所述支撑件与所述第一沟道图案之间的界面、所述第一源栅图案与所述第一沟道图案之间的界面以及所述第一栅极层叠结构与所述第一沟道图案之间的界面延伸，该多层存储器图案在所述间隔物绝缘层下方延伸，
其中，所述多层存储器图案包括：
阻挡绝缘层，该阻挡绝缘层包围所述第一沟道图案；
数据存储层，该数据存储层介于所述阻挡绝缘层和所述第一沟道图案之间；以及隧道绝缘层，该隧道绝缘层介于所述数据存储层和所述第一沟道图案之间。
7.根据权利要求6所述的半导体器件，其中，
所述数据存储层和所述第一沟道图案各自包括比所述阻挡绝缘层和所述隧道绝缘层更朝着所述源极接触结构突出的延伸部分。
8.根据权利要求7所述的半导体器件，其中，所述源极接触结构包括限定凹槽的侧壁，所述延伸部分延伸到该凹槽中。
9.根据权利要求5所述的半导体器件，其中，
所述阱结构包括包含第一导电类型的掺杂剂的第一掺杂半导体层，并且
所述源极接触结构包括包含不同于所述第一导电类型的第二导电类型的掺杂剂的第二掺杂半导体层。
10.根据权利要求9所述的半导体器件，其中，
所述第一沟道图案包括与所述第二掺杂半导体层接触的源结，该源结具有分布在该源结中的所述第二导电类型的掺杂剂。
11.根据权利要求1所述的半导体器件，其中，所述第一栅极层叠结构和第二栅极层叠结构中的每一个包括在所述第一方向上交替地层叠的水平导电图案和层间绝缘层。
12.根据权利要求11所述的半导体器件，其中，所述水平导电图案由不同于所述源栅图案的导电材料形成。
13.一种半导体器件，该半导体器件包括：
源极接触结构；
源栅图案，所述源栅图案设置在所述源极接触结构之间并且彼此间隔开；
栅极层叠结构，该栅极层叠结构设置在所述源极接触结构之间，该栅极层叠结构包括在所述源栅图案上方对齐的侧区域以及介于所述侧区域之间的中心区域；
间隔物绝缘层，该间隔物绝缘层设置在各个所述源极接触结构与所述栅极层叠结构之间；
保护图案，该保护图案在所述间隔物绝缘层下方对齐，该保护图案设置在所述源极接触结构和所述源栅图案之间；以及
沟道图案，该沟道图案穿透所述栅极层叠结构，沿着所述栅极层叠结构的底表面延伸，沿着所述源栅图案的表面延伸，并且沿着所述保护图案的底表面延伸，该沟道图案具有与所述源极接触结构接触的源极接触表面。
14.根据权利要求13所述的半导体器件，该半导体器件还包括：
阱结构，该阱结构设置在所述源栅图案下方，该阱结构延伸以与所述栅极层叠结构和所述源极接触结构交叠；以及
支撑件，所述支撑件支撑所述阱结构上方的所述栅极层叠结构，
其中，所述沟道图案沿着所述支撑件的侧壁并且沿着所述阱结构的上表面延伸。
15.根据权利要求14所述的半导体器件，该半导体器件还包括：
阱接触结构，所述阱接触结构在所述源极接触结构下方对齐，所述阱接触结构朝着所述阱结构延伸并接触所述阱结构；以及
阱-源极间绝缘层，所述阱-源极间绝缘层设置在所述阱接触结构和所述源极接触结构之间，
其中，所述沟道图案具有与所述阱接触结构接触的阱接触表面。
16.根据权利要求14所述的半导体器件，其中，所述阱结构包括包含第一导电类型的掺杂剂的第一掺杂半导体层，并且
所述源极接触结构包括包含不同于所述第一导电类型的第二导电类型的掺杂剂的第二掺杂半导体层。
17.根据权利要求14所述的半导体器件，其中，所述源极接触结构比所述源栅图案朝着所述阱结构延伸得更多。
18.根据权利要求14所述的半导体器件，该半导体器件还包括穿透所述栅极层叠结构的所述中心区域的绝缘图案，该绝缘图案延伸以填充所述源栅图案与所述阱结构之间的空间以及所述源栅图案之间的空间，该绝缘图案由所述沟道图案包围。
19.根据权利要求14所述的半导体器件，其中，各个所述源极接触结构包括：
金属层，该金属层延伸以面向所述栅极层叠结构的侧壁；
掺杂半导体图案，该掺杂半导体图案朝着所述金属层下方的所述阱结构延伸，该掺杂半导体图案比所述保护图案更朝着所述金属层突出；
金属硅化物层，该金属硅化物层在所述掺杂半导体图案和所述金属层之间对齐；以及
金属屏障层，该金属屏障层沿着所述金属硅化物层与所述金属层之间的界面以及所述间隔物绝缘层与所述金属层之间的界面延伸，
其中，所述源极接触表面沿着所述沟道图案的与所述掺杂半导体图案接触的表面限定。
20.根据权利要求19所述的半导体器件，其中，所述保护图案包括：
氧化物层，该氧化物层设置在各个所述源栅图案与所述掺杂半导体图案之间；以及
氮化物层，该氮化物层设置在所述氧化物层与各个所述源栅图案之间。
21.根据权利要求19所述的半导体器件，其中，所述间隔物绝缘层在各个所述源栅图案与所述掺杂半导体图案之间延伸。
22.根据权利要求21所述的半导体器件，该半导体器件还包括从所述间隔物绝缘层与所述金属硅化物层之间延伸到所述间隔物绝缘层与所述掺杂半导体图案之间的蚀刻保护层。
23.根据权利要求21所述的半导体器件，该半导体器件还包括氧化铝层，该氧化铝层沿着所述间隔物绝缘层与所述金属硅化物层之间的界面、所述间隔物绝缘层与所述掺杂半导体图案之间的界面、所述保护图案与所述间隔物绝缘层之间的界面以及各个所述源栅图案与所述间隔物绝缘层之间的界面延伸。
24.根据权利要求13所述的半导体器件，其中，所述栅极层叠结构包括与层间绝缘层交替地层叠的水平导电图案。
25.根据权利要求13所述的半导体器件，其中，在与所述源极接触结构相邻的所述沟道图案中形成包含分布的n型掺杂剂的源结。
26.根据权利要求13所述的半导体器件，其中，所述沟道图案包括形成为穿透到各个所述源极接触结构中的第一延伸部分。
27.根据权利要求13所述的半导体器件，该半导体器件还包括沿着所述沟道图案的外表面延伸的多层存储器图案，
其中，所述多层存储器图案包括：
隧道绝缘层，该隧道绝缘层包围所述沟道图案；
数据存储层，该数据存储层包围所述沟道图案，并且所述隧道绝缘层夹在所述沟道图案和所述数据存储层之间；以及
阻挡绝缘层，该阻挡绝缘层包围所述沟道图案，并且所述数据存储层和所述隧道绝缘层夹在所述沟道图案和所述阻挡绝缘层之间，
其中，所述数据存储层包括形成为穿透到各个所述源极接触结构中的第二延伸部分。
28.根据权利要求13所述的半导体器件，其中，各个所述源栅图案包括面向多个所述源极接触结构中的一个的倾斜表面。
29.一种制造半导体器件的方法，该方法包括以下步骤：
形成穿透阱结构的支撑件，所述支撑件从所述阱结构向上突出；
在所述支撑件上形成层叠结构，该层叠结构被孔穿透并且具有设置在该层叠结构的面向所述阱结构的底表面的一部分上的蚀刻停止图案；
在包括所述阱结构和所述层叠结构与所述孔之间开放的水平空间的开口区域的表面上形成多层存储器层；
在所述多层存储器层上的表面上形成沟道层；
在所述沟道层上形成间隙填充绝缘层，该间隙填充绝缘层填充所述开口区域；以及
形成从所述层叠结构穿透所述蚀刻停止图案的狭缝，该狭缝将所述蚀刻停止图案分离成多个源栅图案，其中，该狭缝形成为使得各个所述多个源栅图案具有朝着所述狭缝的倾斜表面。
30.根据权利要求29所述的方法，该方法还包括以下步骤：
形成穿透所述狭缝下方的所述多层存储器层和所述沟道层的第一沟槽，该第一沟槽延伸到所述间隙填充绝缘层的内部；以及
形成从所述第一沟槽的内部延伸到所述多个源栅图案之间的掺杂半导体图案。
31.根据权利要求30所述的方法，该方法还包括以下步骤：在形成所述掺杂半导体图案之前，
在所述第一沟槽的侧壁上形成沟道保护层；
形成穿透在所述第一沟槽下方暴露的所述间隙填充绝缘层、所述沟道层和所述多层存储器层的第二沟槽，该第二沟槽延伸到所述阱结构的内部；
形成填充所述第二沟槽的阱接触结构；
通过将所述阱接触结构的上部氧化来形成阱-源极间绝缘层；以及
去除所述沟道保护层。
32.根据权利要求31所述的方法，该方法还包括以下步骤：在去除所述沟道保护层之后，通过蚀刻通过所述第一沟槽的侧壁暴露的所述间隙填充绝缘层来在与所述第一沟槽相邻的所述沟道层下方形成底切区域，
其中，所述掺杂半导体图案形成为完全填充所述底切区域。
33.根据权利要求30所述的方法，其中，所述层叠结构包括与层间绝缘层交替地层叠的牺牲层，
其中，所述方法还包括以下步骤：在形成所述掺杂半导体图案之后，
通过经由所述狭缝去除所述牺牲层来形成栅极区域；
形成沿着所述栅极区域的表面、所述层间绝缘层的面向所述狭缝的侧壁、所述多个源栅图案的表面以及所述掺杂半导体图案的表面延伸的阻挡绝缘层；
在所述阻挡绝缘层上形成导电图案，所述导电图案填充所述栅极区域；以及
在所述狭缝的侧壁上形成间隔物绝缘层，该间隔物绝缘层覆盖所述阻挡绝缘层和所述导电图案。
34.根据权利要求30所述的方法，该方法还包括以下步骤：通过使所述掺杂半导体图案中的掺杂剂扩散到所述沟道层中的热处理工艺来在所述多个源栅图案下方的所述沟道层中形成源结。
35.根据权利要求30所述的方法，其中，所述阱结构包含第一导电类型的掺杂剂，并且
所述掺杂半导体图案包含不同于所述第一导电类型的第二导电类型的掺杂剂。
36.根据权利要求29所述的方法，该方法还包括以下步骤：
在所述狭缝的侧壁上形成保护层；
形成穿透未被所述保护层阻挡的所述多层存储器层和所述沟道层的第一沟槽，该第一沟槽延伸到所述间隙填充绝缘层的内部；
形成从所述第一沟槽的内部延伸到所述多个源栅图案之间的掺杂半导体图案；以及
通过蚀刻所述保护层来形成暴露所述掺杂半导体图案的第一部分的保护图案。
37.根据权利要求36所述的方法，其中，形成所述保护层的步骤包括以下步骤：
在所述狭缝的侧壁上形成氮化物层；以及
在所述氮化物层上形成氧化物层，该氧化物层沿着所述狭缝的侧壁延伸。
38.根据权利要求37所述的方法，其中，形成所述保护图案的步骤包括以下步骤：
通过蚀刻所述氧化物层的一部分来暴露所述掺杂半导体图案的所述第一部分；
通过将所述掺杂半导体图案的所述第一部分的表面氧化来形成蚀刻保护层；以及
蚀刻所述氮化物层的一部分，使得所述层叠结构的侧壁暴露。
39.根据权利要求36所述的方法，该方法还包括以下步骤：
在所述保护图案上形成间隔物绝缘层，该间隔物绝缘层沿着所述狭缝的侧壁延伸；
使用硅化工艺将所述掺杂半导体图案的所述第一部分改变为金属硅化物层；
在所述间隔物绝缘层和所述金属硅化物层的表面上形成金属屏障层；以及
在所述金属屏障层上形成金属层，使得所述狭缝被完全填充。
40.一种制造半导体器件的方法，该方法包括以下步骤：
形成穿透阱结构的支撑件，所述支撑件从所述阱结构向上突出；
在所述支撑件上形成层叠结构，该层叠结构被孔穿透并具有设置在该层叠结构的面向所述阱结构的底表面的一部分上的蚀刻停止图案；
在包括所述阱结构和所述层叠结构与所述孔之间开放的水平空间的开口区域的表面上形成多层存储器层；
在所述多层存储器层上的表面上形成沟道层；
在所述沟道层上形成间隙填充绝缘层，该间隙填充绝缘层填充所述开口区域；
形成从所述层叠结构穿透所述蚀刻停止图案的狭缝，该狭缝将所述蚀刻停止图案分离成多个源栅图案；
在所述狭缝的侧壁上形成保护层；
形成穿透未被所述保护层阻挡的所述多层存储器层和所述沟道层的第一沟槽，该第一沟槽延伸到所述间隙填充绝缘层的内部；
形成从所述第一沟槽的内部延伸到所述多个源栅图案之间的掺杂半导体图案；以及
通过蚀刻所述保护层来形成暴露所述掺杂半导体图案的第一部分的保护图案。
41.根据权利要求40所述的方法，该方法还包括以下步骤：在形成所述掺杂半导体图案之前，
在所述第一沟槽的侧壁上形成沟道保护层；
形成穿透在所述第一沟槽下方暴露的所述间隙填充绝缘层、所述沟道层和所述多层存储器层的第二沟槽，该第二沟槽延伸到所述阱结构的内部；
形成填充所述第二沟槽的阱接触结构；
通过将所述阱接触结构的上部氧化来形成阱-源极间绝缘层；以及
去除所述沟道保护层。
42.根据权利要求41所述的方法，该方法还包括以下步骤：在去除所述沟道保护层之后，通过蚀刻通过所述第一沟槽的侧壁暴露的所述间隙填充绝缘层来在与所述第一沟槽相邻的所述沟道层下方形成底切区域，
其中，所述掺杂半导体图案形成为完全填充所述底切区域。
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