KR102550575B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 소스막; 상기 소스막 상에 형성된 웰 픽업막; 상기 웰 픽업막 상에 형성되고, 상기 웰 픽업막과 접하는 웰 영역 및 측벽에 형성된 제1 정션들을 포함하는 바디 구조체; 상기 바디 구조체와 접하고, 상기 바디 구조체로부터 돌출된 채널 필라; 및 상기 바디 구조체의 측벽 상에 형성되고, 상기 바디 구조체와 상기 웰 픽업막을 전기적으로 연결시키는 콘택막을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 장치가 제안되고 있다.
3차원 비휘발성 메모리 장치는 소스 선택 트랜지스터, 메모리 셀들 및 드레인 선택 트랜지스터가 수직으로 적층되며, 수직 채널막에 정공을 공급하여 소거 동작을 실시한다. 그러나, 소거 동작시 충분한 양의 정공을 공급하는데 어려움이 있다. 또한, GIDL(Gate Induced Drain Leakage)을 발생시켜 정공을 생성하는 경우, 소스 선택 트랜지스터가 열화될 수 있다.
본 발명의 일 실시예는 소거 특성이 개선되고 집적도가 향상된 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 소스막; 상기 소스막 상에 형성된 웰 픽업막; 상기 웰 픽업막 상에 형성되고, 상기 웰 픽업막과 접하는 웰 영역 및 측벽에 형성된 제1 정션들을 포함하는 바디 구조체; 상기 바디 구조체와 접하고, 상기 바디 구조체로부터 돌출된 채널 필라; 및 상기 바디 구조체의 측벽 상에 형성되고, 상기 바디 구조체와 상기 웰 픽업막을 전기적으로 연결시키는 콘택막을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 소스막; 상기 소스막 상에 형성된 웰 픽업막; 상기 웰 픽업막 상에 형성되고, 상기 웰 픽업막과 접하는 웰 영역 및 측벽에 형성된 제1 정션을 포함하는 바디 구조체; 상기 바디 구조체 상에 형성된 적층물; 상기 적층물을 관통하고 상기 바디 구조체와 접하는 채널 필라; 및 상기 바디 구조체의 측벽 상에 형성되고, 상기 제1 정션 및 상기 웰 픽업막을 전기적으로 연결시키는 콘택막을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 소스막을 형성하는 단계; 상기 소스막 상에 웰 픽업막을 형성하는 단계; 상기 웰 픽업막 상에 바디 구조체를 형성하는 단계; 상기 바디 구조체의 상부면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 소스 선택 라인용 제1 물질막을 형성하는 단계; 상기 바디 구조체의 측벽에 제1 정션을 형성하는 단계; 및 상기 바디 구조체의 측벽 상에 상기 바디 구조체와 상기 웰 픽업막을 전기적으로 연결시키는 콘택막을 형성하는 단계를 포함한다.
바디 구조체의 측벽에 형성된 콘택막을 통해, 웰 픽업막과 소스막을 전기적으로 연결할 수 있다. 따라서, 소거 동작시 소스막으로부터 채널 필라로 직접 정공을 공급함으로써, 소거 동작을 개선할 수 있다. 또한, 셀 영역의 하부에 주변 영역을 위치시킴으로써, 메모리 소자의 집적도를 증가시킬 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 동작 원리를 설명하기 위한 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 동작 원리를 설명하기 위한 단면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 적층막 및 소스막의 레이아웃을 설명하기 위한 레이아웃도이다.
도 4a는 본 발명의 일 실시예에 따른 메모리 스트링의 회로도이다.
도 4b 및 도 4c는 본 발명의 일 실시예에 따른 셀 어레이의 회로도이다.
도 5, 도 6a 내지 도 15a, 도 6b 내지 도 15b 및 도 9c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 18 및 도 19는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 동작 원리를 설명하기 위한 단면도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 셀 영역(CELL) 및 셀 영역(CELL)의 하부에 위치된 주변 영역(PERI)을 포함한다. 셀 영역(CELL)에는 적층된 메모리 셀들을 포함하는 셀 어레이가 위치되고, 주변 영역(PERI)에는 셀 어레이를 구동하기 위한 회로가 위치된다.
먼저, 셀 영역(CELL)을 살펴보면, 소스막(21) 상에 웰 픽업막(23)이 위치되고, 웰 픽업막(23) 상에 바디 구조체(24)가 위치되고, 바디 구조체(24)의 측벽에 콘택막(26)이 위치된다.
소스막(21)은 텅스텐(W) 등의 금속을 포함할 수 있다. 웰 픽업막(23)은 폴리실리콘, 실리콘저마늄(SiGe) 등을 포함할 수 있으며, 고농도의 P타입 불순물이 도핑된 폴리실리콘막일 수 있다. 소스막(21)과 웰 픽업막(23)의 사이에는 베리어막(22)이 개재될 수 있다. 예들어, 베리어막(22)은 티타늄(Ti), 탄탈륨(Ta), 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등을 포함하는 금속막일 수 있다.
바디 구조체(24)는 웰 픽업막(23)과 접하는 웰 영역(24A) 및 측벽에 형성된 제1 정션(24B)을 포함한다. 여기서, 바디 구조체(24)는 폴리실리콘막이고, 웰 영역(24A) 및 제1 정션(24B)은 불순물을 포함할 수 있다. 일 예로, 웰 영역(24A)은 제1 타입의 불순물을 포함하고, 제1 정션(24B)은 제1 타입과 상이한 제2 타입의 불순물을 포함한다. 웰 영역(24A)은 저농도의 P타입 불순물이 도핑된 영역일 수 있고, 제1 정션(24B)은 고농도의 N타입 불순물이 도핑된 영역일 수 있다. 다른 예로, 웰 영역(24A)은 불순물이 도핑되지 않은 영역일 수 있고, 제1 정션(24B)은 고농도의 N타입 불순물이 도핑된 영역일 수 있다.
콘택막(23)은 바디 구조체(24)의 측벽을 실리사이드화시켜 형성된 실리사이드막일 수 있다. 또한, 콘택막(23)은 제1 정션(24B), 웰 픽업막(23) 및 베리어막(22)과 직접 접한다. 따라서, 콘택막(23)은 바디 구조체(24)와 웰 픽업막(23)을 전기적으로 연결시킬 수 있다. 예를 들어, 콘택막(23)은 제1 정션(24B)과 웰 픽업막(23)을 전기적으로 연결시킨다.
바디 구조체(24) 상에는 적어도 하나의 소스 선택 트랜지스터가 형성되며, 소스 선택 트랜지스터는 바디 구조체(24)의 상부면에 형성된 게이트 절연막(28) 및 게이트 절연막(28) 상의 게이트 전극(29)을 포함한다. 또한, 바디 구조체(24)의 측벽에 형성된 제1 정션(24B)은 소스 선택 트랜지스터의 소스 영역일 수 있다.
소스 선택 트랜지스터의 게이트 전극(29)은 일 방향으로 확장되며, 일 방향으로 배열된 소스 선택 트랜지스터들의 게이트 전극(29)이 상호 연결될 수 있다. 따라서, 도면 부호 "29"는 소스 선택 라인일 수 있다. 여기서, 게이트 절연막(28)은 바디 구조체(24)의 상부면을 일부 두께 산화시켜 형성된 산화막일 수 있다. 따라서, 소스 선택 트랜지스터는 게이트 절연막(28)과 게이트 전극(29)이 차례로 적층된 플래나(planar) 구조를 가질 수 있다.
소스 선택 트랜지스터 상에는 적층물(ST)이 위치된다. 적층물(ST)은 교대로 적층된 도전막들(31) 및 절연막들(30)을 포함할 수 있다. 여기서, 최상부 적어도 하나의 도전막(31)은 드레인 선택 트랜지스터의 게이트 전극이고, 나머지 도전막들(31)은 메모리 셀의 게이트 전극일 수 있다. 다시 말해, 최상부 적어도 하나의 도전막(31)은 드레인 선택 라인이고, 나머지 도전막들(31)은 워드라인일 수 있다. 또한, 절연막들(30)은 적층된 게이트 전극들을 상호 절연시키며, 최하부의 절연막(30)은 나머지 절연막들(30)에 비해 두꺼운 두께(T1>T2)를 가질 수 있다.
적층물(ST)의 측벽에는 절연성 스페이서(35)가 형성될 수 있다. 또한, 이웃한 적층물들(ST)의 사이, 이웃한 소스막들(21)의 사이 및 이웃한 바디 구조체들(24)의 사이에는 슬릿 절연막(36)이 위치될 수 있다.
채널 필라들(33)은 바디 구조체(24)와 접하며, 바디 구조체(24) 내로 돌출될 수 있다. 여기서, 바디 구조체(24)는 채널 필라들(33)과 접하는 부분에 위치된 제2 정션들(24C)을 포함할 수 있다. 제2 정션들(24C)은 고농도의 N타입 불순물을 포함할 수 있으며, 소스 선택 트랜지스터의 드레인 영역일 수 있다. 또한, 채널 필라들(33)은 제2 정션들(24C)을 관통하여 웰 영역(24A)과도 접할 수 있다.
채널 필라들(33)은 바디 구조체(24)의 상부면으로부터 돌출되어 적층물(ST)을 관통한다. 따라서, 채널 필라들(33)을 따라 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 적층된다. 여기서, 메모리 셀들 및 드레인 선택 트랜지스터는 게이트 전극이 채널 필라(33)의 측벽을 360° 감싸는 게이트 올 어라운드 구조(Gate All Around;GAA)를 가질 수 있다.
채널 필라들(33)은 내부에 갭필 절연막(34)을 포함할 수 있으며, 정션(33A) 및 채널 영역(33B)을 포함할 수 있다. 정션(33A)은 채널 영역(33B)에 비해 높은 농도의 불순물을 포함할 수 있으며, 드레인 선택 트랜지스터의 드레인 영역일 수 있다. 여기서, 정션(33A)은 드레인 선택 트랜지스터의 게이트 전극과 중첩되는 깊이로 형성될 수 있다. 또한, 각각의 채널 필라들(33)은 제2 정션(24C)과 접하는 영역에 불순물을 포함할 수 있다. 예를 들어, 제2 정션(24C)에 포함된 불순물이 제조 과정에서 채널 필라(33)로 확산되어, 채널 필라들(33)의 하부에 정션을 형성할 수 있다. 참고로, 채널 필라들(33)이 불순물을 포함하지 않는 것도 가능하다. 즉, 채널 필라들(33)이 언도프드 반도체막으로 형성되는 것도 가능하다.
주변 영역(PERI)에는 트랜지스터, 레지스터 등이 위치된다. 기판(11) 내에 형성된 소자분리막(12)에 의해 활성 영역이 정의되고, 활성 영역 상에 게이트 절연막(14) 및 게이트 전극(15)을 포함하는 트랜지스터가 위치된다. 게이트 전극(13)의 양측 기판(11) 내에는 정션(13)이 형성될 수 있다. 콘택 플러그들(16) 및 배선들(17)은 게이트 전극(15) 및 정션(13)에 각각 연결된다. 또한, 일부 배선(17)은 층간절연막(19)을 관통하는 콘택 플러그(18)를 통해 셀 영역(CELL)의 소스막(21)과 직접 연결될 수 있다.
전술한 바와 같은 구조에 따르면, 콘택막(26)을 통해 바디 구조체(24)와 웰 픽업막(23)을 전기적으로 연결시킬 수 있으며, 이를 통해, 웰 픽업막(23)과 소스막(21)을 전기적으로 연결시킬 수 있다. 또한, 셀 영역(CELL)의 하부에 주변 영역(PERI)을 위치시킴으로써, 메모리 소자의 집적도를 증가시킬 수 있다.
도 1b 및 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 동작 원리를 설명하기 위한 것으로, 도 1a를 참조하여 설명한 반도체 장치의 리드 및 소거 동작에 대해 설명하도록 한다. 도 1b는 리드 동작 시 전류 경로를 설명하기 위한 단면도이고, 도 1c는 소거 동작 시의 전류 경로를 설명하기 위한 단면도이다.
도 1b를 참조하면, 리드 동작시, 선택된 비트라인(37)을 프리차지시키고, 소스 선택 트랜지스터의 게이트 전극(29) 및 드레인 선택 트랜지스터의 게이트 전극(31)에 동작 전압(Vcc)을 인가하여 턴온시킨다. 또한, 선택된 메모리 셀의 게이트 전극에는 리드 전압(Vread)을 인가하고, 비선택된 메모리 셀들의 게이트 전극(31)에는 패스 전압(Vpass)을 인가한다. 여기서, 리드 전압(Vread)은 메모리 셀 트랜지스터(MC)에 기입된 데이터에 따라 메모리 셀 트랜지스터(MC)를 턴 온 또는 턴 오프시키는 레벨을 갖는다. 패스 전압(Vpass)는 메모리 셀 트랜지스터(MC)에 기입된 데이터에 관계없이 메모리 셀 트랜지스터(MC)를 턴 온시키는 레벨을 갖는다.
이러한 경우, 소스 선택 트랜지스터가 턴온되고, 제1 정션(24B)과 제2 정션(24C)의 사이 및 이웃한 제2 정션들(24C)의 사이에 채널(38)이 형성된다. 즉, 소스막(21)과 채널 필라(33) 간에 전류 경로(current path)가 형성된다. 따라서, 선택된 메모리 셀이 턴온되는 경우, 채널 필라(33), 제2 정션(24C), 채널(38), 제1 정션(24B), 콘택막(26), 베리어막(22)을 거쳐 소스막(21)으로 전류가 흐르게 된다.
참고로, 프로그램 동작시에는 소스 선택 트랜지스터가 턴오프될 수 있다.
도 1c를 참조하면, 소거 동작시, 선택된 웰 픽업 막(23)에 소거 전압(Vers)을 인가한다. 이러한 경우, P타입의 웰 픽업막(23), P타입 또는 언도프드 웰 영역(24A) 및 N타입의 채널 필라(33)에 형성된 PN 다이오드 구조에 포워드 바이어스(forward bias)가 인가된다. 따라서, 소스막(21)으로부터 채널 필라(33)로 직접 정공(hole)을 공급할 수 있다.
전술한 바와 같은 동작 원리에 의하면, 콘택막(26)으로 소스막(21)과 웰 픽업막(23)을 쇼트시킴으로써, 소스 선택 트랜지스터의 턴온 시에 채널 필라(33)와 소스막(21)을 연결시키는 전류 경로를 형성할 수 있다. 또한, 소거 동작 시에 소스막(21)으로부터 채널 필라(33)로 직접 정공을 공급하므로, GIDL을 유발하지 않더라도 충분한 양의 정공을 공급할 수 있다. 따라서, 소스 선택 트랜지스터가 열화되는 것을 방지할 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 동작 원리를 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a를 참조하면, 바디 구조체(24)는 웰 영역(24A) 및 제1 정션(24B)을 포함하되, 채널 필라(33)와 접한 영역에 제2 정션을 포함하지 않는다. 따라서, 채널 필라(33)는 웰 영역(24A)과 접하게 된다. 또한, 최하부 절연막(30)은 나머지 절연막들(30)과 실질적으로 동일한 두께(T1=T2)를 가질 수 있다. 그 외의 구조는 앞서 도 1a를 참조하여 설명한 것과 동일하다.
도 2b를 참조하면, 리드 동작시, 소스 선택 트랜지스터에 동작 전압(Vcc)을 인가하여 턴온시킨다. 이를 통해, 바디 구조체(24)의 양 측벽에 형성된 제1 정션들(24B)의 사이, 즉, 바디 구조체(24)의 상부면에 채널(38)이 형성된다. 도 2c를 참조하면, 소거 동작시, 웰 픽업막(23)에 소거 전압(Vers)을 인가함으로써, 소스막(21)으로부터 필라 채널(33)로 정공을 직접 주입한다.
본 실시예의 경우, 바디 구조체(24)가 제2 정션을 포함하지 않기 때문에, 소스 선택 트랜지스터의 턴온 시에 도 1b에 비해 전류의 양이 감소될 수 있다. 대신,소거 동작 시에 도 1c에 비해 낮은 레벨의 소거 전압(Vers)을 인가하더라도 용이하게 정공을 공급할 수 있다. 예를 들어, 도 1c에 비해 약 0.5V 낮은 레벨의 소거 전압(Vers)을 사용할 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 적층막 및 소스막의 레이아웃을 설명하기 위한 레이아웃도이다.
도 3a를 참조하면, 적층물(ST1~ST3)은 셀 영역(CELL) 및 콘택 영역(CONTACT)을 포함한다. 여기서, 콘택 영역(CONTACT)은 적층된 소스 선택 트랜지스터, 메모리 셀들 및 드레인 선택 트랜지스터를 각각 구동하기 위해, 소스 선택 라인, 워드라인들 및 드레인 선택 라인들의 패드부가 각각 노출된 영역이다. 예를 들어, 적층물(ST)의 콘택 영역은 계단 형태를 가질 수 있다. 참고로, 본 도면에는 도시되지 않았으나, 주변 영역(PERI)이 셀 영역(CELL)의 하부에만 위치되거나, 셀 영역(CELL) 및 콘택 영역(CONTACT)의 하부에 위치될 수 있다.
또한, 반도체 장치는 복수의 적층물들(ST1~ST3)을 포함하고, 이웃한 적층물들(ST1~ST3)의 사이에 슬릿 절연막들(SLI)이 위치될 수 있다. 여기서, 슬릿 절연막들(SLI)은 적층물(ST1~ST3) 및 소스막들(SL1~SL3)을 관통하는 깊이로 형성된다. 즉, 슬릿 절연막들(SLI)에 의해 이웃한 적층물(ST1~ST3) 및 이웃한 소스막들(SL1~SL3)이 상호 절연된다.
여기서, 하나의 적층물(ST1~ST3)이 하나의 메모리 블록(MB1~MB3)에 대응될 수 있다. 메모리 블록(MB1~MB3)은 소거 동작이 수행되는 단위로, 소거 동작 수행시, 하나의 메모리 블록(MB1~MB3)에 포함된 메모리 셀들에 대해 소거 동작이 실시된다. 본 실시예의 경우, 하나의 적층물(ST1~ST3)의 하부에 하나의 소스막(SL1~SL3)이 위치된다. 따라서, 하나의 적층물(ST1~ST3)이 하나의 메모리 블록(MB1~MB3)으로 구동된다.
도 3b를 참조하면, 하나의 적층물(ST1)의 하부에 복수의 소스막들(SL11~SL1N)이 위치된다. 또한, 하나의 적층물(ST1)의 하부에 위치된 복수의 소스막들(SL11~SL1N)은 상호 절연된다. 따라서, 소거 동작 시, 복수의 소스막들(SL11~SL1N)들이 개별적으로 구동되어 정공을 공급할 수 있고, 하나의 적층물(ST1)이 복수의 메모리 블록들(MB11~MB1N)로 구동될 수 있다.
도 3c를 참조하면, 하나의 적층물(ST1)의 하부에 복수의 소스막들(SL11~SL1N)이 위치되고, 하나의 적층물(ST1)의 하부에 위치된 복수의 소스막들(SL11~SL1N)은 상호 절연된다. 또한, 이웃한 적층물들(ST1~ST3)의 하부에 위치된 소스막들(SL1~SL3)이 상호 연결된다. 즉, 이웃한 적층물들(ST1~ST3)이 소스막들(SL1~SL3)을 공유하게 된다.
예를 들어, 제1 적층물(ST1)의 하부에 제1 내지 제3 소스막들(SL1~SL3)이 위치되고, 제1 내지 제3 소스막들(SL1~SL3)은 상호 절연된다. 또한, 제1 소스막(SL1)이 제1 내지 제3 적층물들(ST1~ST3)의 하부에 위치되므로, 제1 내지 제3 적층물들(ST1~ST3)이 제1 소스막(SL1)을 공유하게 된다. 이러한 경우, 제1 내지 제3 적층물들(ST1~ST3) 중 제1 소스막(SL1)과 연결된 메모리 스트링들이 제1 메모리 블록(MB1)으로 구동된다.
도 4a는 본 발명의 일 실시예에 따른 메모리 스트링의 회로도이다.
도 4a를 참조하면, 제1 메모리 스트링(MS1)은 직렬로 연결된 적어도 하나의 제1 소스 선택 트랜지스터(SST1), 복수의 메모리 셀들(MC) 및 적어도 하나의 제1 드레인 선택 트랜지스터(DST1)를 포함한다. 제2 메모리 스트링(MS2)은 직렬로 연결된 적어도 하나의 제2 소스 선택 트랜지스터(SST2), 복수의 메모리 셀들(MC) 및 적어도 하나의 제2 드레인 선택 트랜지스터(DST2)를 포함한다. 여기서, 제1 메모리 스트링(MS1)은 제1 비트 라인(BL1)과 연결되고, 제2 메모리 스트링(MS2)은 제2 비트 라인(BL2)과 연결된다. 또한, 제1 드레인 선택 트랜지스터(DST1)는 제1 드레인 선택 라인(DSL1)과 연결되고, 제2 드레인 선택 트랜지스터(DST)는 제2 드레인 선택 라인(DST2)과 연결된다.
더미 소스 선택 트랜지스터(D_SST)는 제1 및 제2 소스 선택 트랜지스터들(SST1, SST2)의 드레인 단에 연결된다. 여기서, 제1 및 제2 소스 선택 트랜지스터들(SST1, SST2)과 더미 소스 선택 트랜지스터(D_SST)는 하나의 소스 선택 라인(SSL)과 연결된다. 또한, 제1 및 제2 소스 선택 트랜지스터들(SST1, SST2)과 더미 소스 선택 트랜지스터(D_SST)는 바디 구조체(24)를 공유한다. 제1 메모리 스트링(MS1)과 제2 메모리 스트링(MS2)은 소스 라인(SL)을 공유한다.
본 발명의 일 실시예에 따르면, 콘택막(26)이 바디 구조체(24)와 웰 웰 픽업막(23)을 전기적으로 연결시킨다(도 1a 참조). 따라서, 제1 및 제2 소스 선택 트랜지스터들(SST1, SST2)과 더미 소스 선택 트랜지스터(D_SST)에 백 바이어스 전압을 인가할 수 있다. 또한, 제1 및 제2 소스 선택 트랜지스터들(SST1, SST2)은 소스 단이 웰 픽업과 연결된 구조를 가질 수 있다. 따라서, 소스 라인(SL)의 전압이 제1 및 제2 소스 선택 트랜지스터들(SST1, SST2)과 더미 소스 선택 트랜지스터(D_SST)의 백 바이어스 전압으로서 인가될 수 있다. 참고로, 소스 라인(SL)의 전압이 아닌 다른 전압이 백 바이어스 전압으로 인가되는 것도 가능하다.
도 4b는 본 발명의 일 실시예에 따른 셀 어레이의 회로도로서, 하나의 적층물 하부에 하나의 소스막이 위치된 경우를 나타낸다. 도 4b를 참조하면, 하나의 적층물에 포함된 메모리 스트링들(MS1~MS4)이 하나의 소스막(SL)에 공통으로 연결된다. 따라서, 하나의 적층물에 포함된 메모리 스트링들(MS1~MS4)이 하나의 메모리 블록으로 구동된다.
도 4c는 본 발명의 일 실시예에 따른 셀 어레이의 회로도로서, 하나의 적층물 하부에 복수의 소스막들이 위치된 경우를 나타낸다. 도 4c를 참조하면, 하나의 적층물에 포함된 메모리 스트링들(MS1~MS4)이 복수의 소스막들(SL1, SL2)에 연결된다. 예를 들어, 제1 및 제2 메모리 스트링들(SM1, MS2)은 제1 소스막(SL1)에 공통으로 연결되고, 제3 및 제4 메모리 스트링들(SM3, MS4)은 제2 소스막(SL2)에 공통으로 연결된다.
따라서, 하나의 적층물에 포함된 메모리 스트링들(MS1~MS4)이 복수의 메모리 블록들로 구동된다. 예를 들어, 제1 및 제2 메모리 스트링들(SM1, MS2)이 하나의 메모리 블록으로 구동되고, 제3 및 제4 메모리 스트링들(SM3, MS4)이 하나의 메모리 블록으로 구동된다.
도 5, 도 6a 내지 도 15a, 도 6b 내지 도 15b 및 도 9c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 5는 레이아웃이고, 각 번호의 a도는 도 5의 제1 방향(I-I') 단면도이고, 각 번호의 b도는 도 5의 제2 방향(Ⅱ-Ⅱ') 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 복수의 적층물들(ST1, ST2)을 포함하고, 이웃한 적층물들(ST1, ST2)의 사이에 슬릿(SL)이 위치된다. 슬릿(SL) 내에는 슬릿 절연막이 채워질 수 있다.
하나의 적층물의 하부에 복수의 소스막들이 위치될 수 있다. 예를 들어, 제1 적층물(ST1)의 하부에 제1 내지 제3 소스막들(SL11~SL13)이 위치되고, 제2 적층물(ST2)의 하부에 제1 내지 제3 소스막들(SL21~SL23)이 위치된다.
또한, 복수의 채널 필라들(CH11~CH13, CH21~CH23)이 적층물(ST1, ST2)을 관통하고, 소스막들(SL11~SL13, SL21~SL23)과 연결된다. 예를 들어, 제1 적층물(ST1)을 관통하는 제1 내지 제3 채널 필라들(CH11~CH13) 중 제1 채널 필라들(CH11)은 제1 소스막(SL11)과 연결되고, 제2 채널 필라들(CH12)은 제2 소스막(SL12)과 연결되고, 제3 채널 필라들(CH13)은 제3 소스막(SL13)과 연결된다. 또한, 제2 적층물(ST2)을 관통하는 제1 내지 제3 채널 필라들(CH21~CH23) 중 제1 채널 필라들(CH21)은 제1 소스막(SL21)과 연결되고, 제2 채널 필라들(CH22)은 제2 소스막(SL22)과 연결되고, 제3 채널 필라들(CH23)은 제3 소스막(SL23)과 연결된다.
참고로, 앞서 도 3a 내지 도 3c를 참조하여 설명한 바와 같이, 하나의 적층물의 하부에 하나의 소스막이 위치되거나, 이웃한 적층물들이 소스막을 공유하는 것도 가능하다.
도 6a 및 도 6b를 참조하면, 주변 회로 등의 하부 구조물(미도시됨)이 형성된 결과물 상에 제1 절연막(51) 및 제1 절연막(51)을 관통하는 콘택 플러그(52)를 형성한다. 예를 들어, 콘택 플러그(52)는 주변 회로와 소스막(54)을 전기적으로 연결시키기 위한 인터커넥션 구조일 수 있다.
이어서, 제2 절연막(53)을 형성한 후, 제2 절연막(53) 내에 복수의 제1 트렌치들(T1)을 형성한다. 여기서, 제1 트렌치들(T1)은 소스막을 형성하기 위한 영역으로, 소정 간격으로 이격된 아일랜드 형태로 형성된다. 제1 트렌치들(T1)에 의해, 하나의 적층물의 하부에 위치된 하나의 소스막 또는 복수의 소스막들의 위치를 정의할 수 있다. 제1 트렌치들(T1)은 콘택 플러그들(52)을 노출시키는 깊이로 형성될 수 있다. 이어서, 제1 트렌치들(T1) 내에 콘택 플러그들(52)과 전기적으로 연결된 소스막들(54)을 형성한다. 예를 들어, 하나의 소스막(54)이 하나의 콘택 플러그(52)와 연결될 수 있다. 또한, 소스막들(54)은 텅스텐(W) 등의 금속을 포함할 수 있다.
이어서, 소스막들(54)이 형성된 제2 절연막(53) 상에 베리어막(55), 웰 픽업막(56) 및 바디 구조체(57)를 차례로 형성한다. 여기서, 베리어막(55)은 티타늄(Ti), 탄탈륨(Ta), 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등을 포함하는 금속막일 수 있다. 웰 픽업막(56)은 고농도의 제1 타입 불순물을 포함하는 도전막일 수 있으며, 예를 들어, P타입의 불순물을 포함하는 폴리실리콘막일 수 있다. 또한, 바디 구조체(57)는 저농도의 제1 타입의 불순물을 포함하거나 불순물을 포함하지 않는 반도체막일 수 있다. 예를 들어, 바디 구조체(57)는 언도프드 폴리실리콘막, P타입의 불순물을 포함하는 폴리실리콘막일 수 있다.
도 7a 및 도 7b를 참조하면, 바디 구조체(57), 웰 픽업막(56) 및 베리어막(55)을 관통하는 제2 트렌치(T2)를 형성한 후, 제2 트렌치(T2) 내에 제3 절연막(58)을 형성한다. 제2 트렌치(T2)는 바디 구조체(57), 웰 픽업막(56) 및 베리어막(55)을 패터닝하기 위한 것이다. 예를 들어, 하나의 적층물의 하부에 복수의 소스막들(54)이 위치되는 경우, 제2 트렌치(T2)에 의해 바디 구조체(57), 웰 픽업막(56) 및 베리어막(55)을 소스막들(54)과 동일한 형태로 패터닝할 수 있다.
도 8a 및 도 8b를 참조하면, 바디 구조체(57)의 상부면에 게이트 절연막(59) 및 제1 물질막(60)을 형성한다. 예를 들어, 산화 공정으로 바디 구조체(57)의 상부면을 일부 두께 산화시켜 게이트 절연막(59)을 형성할 수 있다. 제1 물질막(60)은 소스 선택 트랜지스터의 게이트 전극을 형성하기 위한 것이다. 예를 들어, 제1 물질막(60)은 질화물 등을 포함하는 희생막이거나, 폴리실리콘 등을 포함하는 도전막일 수 있다.
도 9a 및 도 9b를 참조하면, 제1 물질막(60) 상에 제2 물질막들(61) 및 제3 물질막들(62)을 교대로 형성한다. 여기서, 제2 물질막들(61)은 메모리 셀 또는 드레인 선택 트랜지스터의 게이트 전극을 형성하기 위한 것으로, 제1 물질막(60)과 동일한 물질로 형성될 수 있다. 제3 물질막들(62)은 적층된 게이트 전극들을 절연시키기 위한 절연막을 형성하기 위한 것이다. 일 예로, 제2 물질막들(61)은 질화물 등을 포함하는 희생막이고 제3 물질막들(62)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제2 물질막들(61)은 폴리실리콘 등을 포함하는 도전막이고 제3 물질막들(62)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제2 물질막들(61)은 도프드 폴리실리콘 등을 포함하는 도전막이고 제3 물질막들(62)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다. 본 실시예에서는 제1 및 제2 물질막들(60, 61)이 희생막이고 제3 물질막들(62)이 절연막인 경우에 대해 설명하도록 한다.
이어서, 제1 내지 제3 물질막들(60~63) 및 게이트 절연막(59)을 관통하는 채널 필라(65), 채널 필라(65)와 접하도록 바디 구조체(57) 내에 위치된 제1 정션(57B), 채널 필라(65)의 측벽을 감싸는 메모리막(64) 및 채널 필라(65) 내에 채워진 갭필 절연막(66)을 형성한다.
도 9c는 본 발명의 일 실시예에 따른 제1 정션(57B), 채널 필라(65), 메모리막(64) 및 갭필 절연막(66)의 제조 방법을 단계별로 나타낸 단면도로, 하나의 채널필라(65)를 확대하여 도시하였다. 도 9c를 참조하면, 제1 내지 제3 물질막들(60~62) 및 게이트 절연막(59)을 관통하는 제1 개구부(OP1)을 형성한 후, 제1 개구부(OP1)를 통해 노출된 바디 구조체(57) 내에 제1 정션(57B)을 형성한다. 예를 들어, N타입의 불순물을 고농도로 도핑하여 제1 정션(57B)을 형성한다. 이를 통해, 바디 구조체(57)가 웰 영역(57A) 및 제1 정션(57B)을 포함하게 된다. 여기서, 웰 영역(57A)은 제1 정션(57B)이 형성되지 않은 바디 구조체(57)의 나머지 영역일 수 있다.
이어서, 제1 개구부(OP1) 내에 메모리막(64) 및 제1 채널막(65A)을 형성한다. 여기서, 메모리막(64)은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함할 수 있고, 데이터 저장막은 실리콘, 질화물, 상변화 물질, 강유전성 물질, 나노 닷 등을 포함할 수 있다. 제1 채널막(65A)은 폴리실리콘막일 수 있다. 이어서, 제1 개구부(OP1)의 저면에 형성된 제1 채널막(65A) 및 메모리막(64)을 제거하여 제1 정션(57B)을 노출시킨다. 예를 들어, 전면 식각 공정으로 제1 채널막(65A) 및 메모리막(64)을 식각한 후, 바디 구조체(57)를 일부 식각하여 제1 정션(57B) 및 웰 영역(57A)을 노출시킨다. 이어서, 제1 채널막(65A)을 제거한 후, 메모리막(64) 상에 웰 영역(57A) 및 제1 정션(57B)과 접하는 제2 채널막(65B)을 형성한다. 참고로, 제1 채널막(65A)을 제거하지 않고, 제1 채널막(65A) 상에 제2 채널막(65B)을 형성하는 것도 가능하다. 따라서, 채널필라(65)는 제1 및 제2 채널막(65A, 65B)을 포함하거나, 제2 채널막(65B)만을 포함할 수 있다. 여기서, 제2 채널막(65B)은 언도프드 폴리실리콘막일 수 있다. 이어서, 제2 채널막(65B) 내에 갭필 절연막(66)을 형성한다.
도 10a 및 도 10b를 참조하면, 제1 내지 제3 물질막들(60~62) 및 게이트 절연막(59)을 관통하여 바디 구조체(57)를 노출시키는 슬릿들(SL)을 형성한다. 슬릿들(SL)에 의해 제2 및 제3 물질막들(61, 62)이 복수의 적층물들로 패터닝될 수 있다.
이어서, 슬릿들(SL)을 통해 노출된 제1 및 제2 물질막들(60, 61)을 제거한다. 여기서, 제1 물질막(60)이 제거된 영역에 제2 개구부(OP2)가 형성되고, 제2 물질막들(61)이 제거된 영역에 제3 개구부들(OP3)이 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 제2 및 제3 개구부들(OP2, OP3) 내에 도전막들(67)을 형성한다. 여기서, 제2 개구부(OP2) 내에 형성된 도전막(67)은 소스 선택 트랜지스터의 게이트 전극 또는 소스 선택 라인일 수 있고, 제3 개구부들(OP3) 내에 형성된 도전막들(67)은 메모리 셀의 게이트 전극 또는 워드라인이거나, 드레인 선택 트랜지스터의 게이트 전극 또는 드레인 선택 라인일 수 있다.
참고로, 도전막들(67)을 형성하는 과정에서 제1 정션(57B)에 포함된 불순물들이 웰 영역(57A) 또는 채널 필라(65)로 확산될 수 있다.
이어서, 슬릿(SL)을 통해 노출된 바디 구조체(57) 내에 제2 정션(57C)을 형성한다. 예를 들어, 슬릿(SL)을 통해 바디 구조체(57) 내에 소정 깊이로 불순물을 주입하여 제2 정션(57C)을 형성한다. 제2 정션(57C)은 고농도의 N타입 불순물을 포함할 수 있다. 이어서, 슬릿(SL) 내에 스페이서용 절연막(68)을 형성한다. 여기서, 스페이서용 절연막(68)은 후속 공정에서 도전막들(67)이 손상되는 것을 방지하기 위한 보호막으로서 역할을 한다. 예를 들어, 스페이서용 절연막(68)은 산화물을 포함한다.
도 12a 및 도 12b를 참조하면, 슬릿(SL)의 저면에 형성된 스페이서용 절연막(68)을 식각하여 바디 구조체(57)를 노출시킨 후, 바디 구조체(57) 및 웰 픽업막(56)을 식각한다. 이를 통해, 슬릿(SL)의 내벽에 스페이서(68A)가 형성되고, 베리어막(55)을 노출시키도록 슬릿(SL)이 확장된다. 또한, 이웃한 적층물들의 소스막들(54)이 상호 분리된다.
도 13a 및 도 13b를 참조하면, 확장된 슬릿(SL)을 통해 노출된 바디 구조체(57)의 측벽에 추가로 불순물을 도핑하여, 제2 정션(57C)을 확장시킨다. 예를 들어, 플라즈마 도핑 방식으로 바디 구조체(57)의 측벽에 N타입의 불순물을 도핑한다. 이를 통해, 바디 구조체(57)의 측벽에 제2 정션(57C)이 형성되고, 제2 정션(57C)이 웰 픽업막(56)과 연결된다.
이어서, 바디 구조체(57)의 측벽에 콘택막(69)을 형성한다. 여기서, 콘택막(69)은 실리사이드막을 포함할 수 있다. 예를 들어, 슬릿(SL) 내에 금속막을 형성한 후, 열처리 공정으로 바디 구조체(57)의 측벽과 금속막(미도시됨)을 반응시킴으로써, 실리사이드막으로 이루어진 콘택막(69)을 형성한다. 이어서, 잔류하는 미반응 금속막을 제거한다. 이를 통해, 바디 구조체(57)의 측벽에 선택적으로 콘택막(69)을 형성할 수 있다.
콘택막(69)은 제2 정션(57C) 및 웰 픽업막(56)과 접한다. 또한, 웰 픽업막(56)은 금속을 포함하는 베리어막(55)과 접하고, 베리어막(55)은 금속을 포함하는 소스막(54)과 접한다. 따라서, 콘택막(69)을 통해 제2 정션(57C), 웰 픽업막(56) 및 소스막(54)이 전기적으로 연결된다.
도 14a 및 도 14b를 참조하면, 슬릿(SL)의 저면에 노출된 베리어막(55)을 식각한다. 이때, 베리어막(55)을 식각한 후, 제2 절연막(53)을 일부 깊이 식각할 수 있다. 이를 통해, 슬릿(SL)이 하부로 확장되고, 확장된 슬릿(SL)에 의해 이웃한 적층물들(ST)의 베리어막들(55)이 상호 분리된다.
도 15a 및 도 15b를 참조하면, 슬릿(SL) 내에 슬릿 절연막(70)을 형성한다. 이어서, 갭필 절연막(66)을 일부 깊이 식각한 후, 갭필 절연막(66)이 식각된 영역에 플러그를 형성한다. 여기서, 플러그는 고농도의 N타입 불순물이 도핑된 폴리실리콘막일 수 있다. 이어서, 플러그에 레이저를 조사하거나, 열처리 공정을 실시한다. 이를 통해, 플러그 내의 불순물이 채널 필라(65)로 확산되고, 플러그 및 플러그와 접한 채널 필라(65)의 상부가 용융 및 재결정화되어 상부에 정션을 포함하는 채널 필라(65A)가 형성된다. 여기서, 정션은 드레인 선택 트랜지스터의 게이트 전극용 도전막(67)과 중첩되는 깊이로 형성될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 하나의 적층물의 하부에 복수의 소스막들(54)을 형성하고, 슬릿 절연막(70)에 의해 복수의 소스막들(54)을 상호 절연시킬 수 있다. 또한, 바디 구조체(57)의 측벽 상에 한해 콘택막(69)을 형성시킴으로써, 바디 구조체(57)와 웰 픽업막(56)을 자기정렬 방식으로 연결시킬 수 있다.
한편, 제1 내지 제3 물질막들(60~62)의 물질에 따라, 앞서 설명한 제조 방법이 일부 변경될 수 있다. 일 예로, 제1 및 제2 물질막들(60, 61)은 도전막이고 제3 물질막들(62)은 절연막인 경우, 제2 및 제3 개구부들 및 도전막들(67)을 형성하는 공정을 생략한다. 대신, 슬릿들(SL)을 통해 노출된 제1 및 제2 물질막들(60, 61)을 실리사이드화하는 공정을 추가로 실시한다. 다른 예로, 제2 물질막들(61)은 도전막이고 제3 물질막들(62)은 희생막인 경우, 제2 및 제3 개구부들 및 도전막들(67)을 형성하는 공정을 생략한다. 대신, 슬릿들(SL)을 통해 제3 물질막들(62)을 절연막들로 대체하는 공정을 실시한다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 15b를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 소스막; 상기 소스막 상에 형성된 웰 픽업막; 상기 웰 픽업막 상에 형성되고, 상기 웰 픽업막과 접하는 웰 영역 및 측벽에 형성된 제1 정션들을 포함하는 바디 구조체; 상기 바디 구조체와 접하고, 상기 바디 구조체로부터 돌출된 채널 필라; 및 상기 바디 구조체의 측벽 상에 형성되고, 상기 바디 구조체와 상기 웰 픽업막을 전기적으로 연결시키는 콘택막을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 소거 특성이 개선되고 집적도가 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성 및 집적도 또한 향상시킬 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 15b를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 소스막; 상기 소스막 상에 형성된 웰 픽업막; 상기 웰 픽업막 상에 형성되고, 상기 웰 픽업막과 접하는 웰 영역 및 측벽에 형성된 제1 정션들을 포함하는 바디 구조체; 상기 바디 구조체와 접하고, 상기 바디 구조체로부터 돌출된 채널 필라; 및 상기 바디 구조체의 측벽 상에 형성되고, 상기 바디 구조체와 상기 웰 픽업막을 전기적으로 연결시키는 콘택막을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 소거 특성이 개선되고 집적도가 향상된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 특성 및 집적도 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 18은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 15b를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 소스막; 상기 소스막 상에 형성된 웰 픽업막; 상기 웰 픽업막 상에 형성되고, 상기 웰 픽업막과 접하는 웰 영역 및 측벽에 형성된 제1 정션들을 포함하는 바디 구조체; 상기 바디 구조체와 접하고, 상기 바디 구조체로부터 돌출된 채널 필라; 및 상기 바디 구조체의 측벽 상에 형성되고, 상기 바디 구조체와 상기 웰 픽업막을 전기적으로 연결시키는 콘택막을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 17을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 소거 특성이 개선되고 집적도가 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 및 데이터 저장 용량을 향상시킬 수 있다.
도 19는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 15b를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 소스막; 상기 소스막 상에 형성된 웰 픽업막; 상기 웰 픽업막 상에 형성되고, 상기 웰 픽업막과 접하는 웰 영역 및 측벽에 형성된 제1 정션들을 포함하는 바디 구조체; 상기 바디 구조체와 접하고, 상기 바디 구조체로부터 돌출된 채널 필라; 및 상기 바디 구조체의 측벽 상에 형성되고, 상기 바디 구조체와 상기 웰 픽업막을 전기적으로 연결시키는 콘택막을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 소거 특성이 개선되고 집적도가 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 및 데이터 저장 용량을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
51: 제1 절연막 52: 콘택 플러그
53: 제2 절연막 54: 소스막
55: 베리어막 56: 웰 픽업막
57: 바디 구조체 57A: 웰 영역
57B: 제1 정션 57C: 제2 정션
58: 제3 절연막 59: 게이트 절연막
60: 제1 물질막 61: 제2 물질막
62: 제3 물질막 64: 메모리막
65: 채널 필라 65A: 제1 채널막
65B: 제2 채널막 66: 갭필 절연막
67: 도전막 68: 스페이서용 절연막
68A: 스페이서 69: 콘택막(실리사이드막)
70: 슬릿 절연막

Claims (27)

  1. 소스막;
    상기 소스막 상에 형성된 웰 픽업막;
    상기 웰 픽업막 상에 형성되고, 상기 웰 픽업막과 접하는 웰 영역 및 측벽에 형성된 제1 정션들을 포함하는 바디 구조체;
    상기 바디 구조체와 접하고, 상기 바디 구조체로부터 돌출된 채널 필라; 및
    상기 바디 구조체의 측벽 상에 형성되고, 상기 바디 구조체와 상기 웰 픽업막을 전기적으로 연결시키는 콘택막
    을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 바디 구조체의 상부면에 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 소스 선택 트랜지스터
    를 더 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1 정션은 상기 소스 선택 트랜지스터의 소스 영역이고, 상기 소스 선택 트랜지스터가 턴온되면, 상기 제1 정션들 사이의 상기 바디 구조체 내에 채널이 형성되는
    반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 소스 선택 트랜지스터가 턴온되면, 상기 채널, 상기 제1 정션들 및 상기 콘택막을 통해 상기 채널 필라로부터 상기 소스막으로 전류가 흐르는
    반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    소거 동작 시, 상기 웰 픽업막 및 상기 바디 구조체를 통해 상기 소스막으로부터 상기 채널 필라로 정공을 공급하는
    반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 채널 필라를 따라 적층된 메모리 셀들
    을 더 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    각각의 상기 메모리 셀들은 상기 채널 필라의 측벽을 감싸는 게이트 전극 및 상기 채널 필라와 상기 게이트 전극 사이에 개재된 메모리막을 포함하고, 상기 메모리 셀들이 턴온되면 상기 채널 필라 내에 채널이 형성되는
    반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 웰 픽업막과 상기 소스막 사이에 개재되고, 상기 웰 픽업막, 상기 콘택막 및 상기 소스막과 전기적으로 연결된 베리어막
    을 더 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 바디 구조체 내에 형성되고, 상기 채널 필라와과 접하는 제2 정션
    을 더 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 소스막은 금속을 포함하는
    반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 웰 픽업막은 제1 농도의 P타입 불순물을 포함하고, 상기 웰 영역은 상기 제1 농도보다 낮은 제2 농도의 P타입 불순물을 포함하는
    반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 정션은 N타입의 불순물을 포함하는
    반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 웰 픽업막은 P타입의 불순물을 포함하는 폴리실리콘막이고, 상기 바디 구조체는 언도프드 폴리실리콘막인
    반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 소스막의 하부에 위치되고, 상기 소스막과 연결된 주변 회로
    를 더 포함하는 반도체 장치.
  15. 소스막;
    상기 소스막 상에 형성된 웰 픽업막;
    상기 웰 픽업막 상에 형성되고, 상기 웰 픽업막과 접하는 웰 영역 및 측벽에 형성된 제1 정션을 포함하는 바디 구조체;
    상기 바디 구조체 상에 형성된 적층물;
    상기 적층물을 관통하고 상기 바디 구조체와 접하는 채널 필라; 및
    상기 바디 구조체의 측벽 상에 형성되고, 상기 제1 정션과 상기 웰 픽업막을 전기적으로 연결시키는 콘택막
    을 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 바디 구조체의 상부면에 형성된 절연막; 및
    상기 절연막 상에 형성된 소스 선택 라인
    을 더 포함하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 적층물은,
    상기 채널 필라의 측벽을 감싸면서 적층된 워드라인들; 및
    상기 채널 필라와 상기 워드라인들의 사이에 개재된 메모리막을 포함하는
    반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    하나의 적층물의 하부에 하나의 소스막이 위치된
    반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    하나의 적층물의 하부에 복수의 소스막들이 위치된
    반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    이웃한 적층물들이 상기 복수의 소스막들을 공유하는
    반도체 장치.
  21. 소스막을 형성하는 단계;
    상기 소스막 상에 웰 픽업막을 형성하는 단계;
    상기 웰 픽업막 상에 바디 구조체를 형성하는 단계;
    상기 바디 구조체의 상부면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 소스 선택 라인용 제1 물질막을 형성하는 단계;
    상기 바디 구조체의 측벽에 제1 정션을 형성하는 단계; 및
    상기 바디 구조체의 측벽 상에 상기 바디 구조체와 상기 웰 픽업막을 전기적으로 연결시키는 콘택막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 소스막 상에 베리어막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 소스 선택 라인용 제1 물질막 상에, 제2 물질막들 및 제3 물질막들을 교대로 형성하는 단계;
    상기 제1 내지 제3 물질막들 및 상기 게이트 절연막을 관통하고, 상기 바디 구조체와 접하는 채널 필라를 형성하는 단계; 및
    상기 제1 내지 제3 물질막들, 상기 게이트 절연막, 상기 바디 구조체 및 상기 웰 픽업막을 관통하는 슬릿을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 채널 필라를 형성하는 단계는,
    상기 제1 내지 제3 물질막들 및 상기 게이트 절연막을 관통하고, 상기 바디 구조체를 노출시키는 제1 개구부를 형성하는 단계; 및
    상기 제1 개구부를 통해 상기 바디 구조체 내에 제2 정션을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 슬릿을 통해 상기 제1 및 제2 물질막들을 제거하여 제2 개구부들을 형성하는 단계; 및
    상기 제2 개구부들 내에 도전막들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제1 정션을 형성하는 단계는,
    상기 슬릿을 통해 상기 바디 구조체의 측벽에 불순물을 도핑하여 상기 제1 정션을 형성하는
    반도체 장치의 제조 방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 콘택막을 형성하는 단계는,
    실리사이드화 공정으로 상기 바디 구조체의 측벽 상에 선택적으로 상기 콘택막을 형성하는
    반도체 장치의 제조 방법.
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