KR20130045050A - 3차원 구조의 비휘발성 메모리 소자 - Google Patents

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Abstract

3차원 구조를 갖는 비휘발성 메모리 소자는 기판으로부터 돌출된 복수의 채널들; 적어도 두 개의 채널 열들을 둘러싸면서 상기 기판 상에 적층된 복수의 워드라인들을 포한한 워드라인 구조물; 이웃한 상기 워드라인 구조물들 사이의 기판 내에 교대로 형성된 제1 정션 및 제2 정션; 상기 제1 정션과 연결된 소스라인; 및 상기 제2 정션과 연결된 웰 픽업 라인을 포함한다. 따라서, 소스라인과 웰 픽업라인의 저항을 감소시켜 프로그램 속도 및 소거 속도를 증가시킬 수 있다. 또한, 메모리 소자의 구동시 기판의 저항을 감소시켜 메모리 셀들의 문턱전압 분포를 개선할 수 있다.

Description

3차원 구조의 비휘발성 메모리 소자{3D STRUCTURED NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히, 3차원 구조를 갖는 비휘발성 메모리 소자에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1a 내지 도 1c는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 도면이다.
도 1a는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 단면을 나타내는 단면도이고, 도 1b는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 단면을 나타내는 평면도이다. 또한, 도 1c는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 셀 어레이를 나타내는 회로도이다.
도 1a 내지 도 1c에 도시된 바와 같이, 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자는 기판(SUB)으로부터 돌출된 채널(CH)을 따라 적층된 복수의 메모리 셀들을 구비한다.
구체적으로, 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자는 기판(SUB)에 N타입의 불순물이 도핑된 소스 영역(SOURCE)을 구비한다. 또한, 기판(SUB)으로부터 돌출된 복수의 채널들(CH)을 구비하는데, 복수의 채널(CH)들은 제1 방향(I-I') 및 제1 방향(I-I')과 교차하는 제2 방향(Ⅱ-Ⅱ')으로 배열된다. 또한, 채널(CH)을 따라 적층된 하부 선택 라인(LSL), 복수의 워드라인들(WL) 및 상부 선택 라인(USL)을 구비한다. 도 1a에서 도면 부호 '11'은 게이트 절연막을 나타내고, 도면 부호 '12'는 터널절연막, 메모리막 및 전하차단막을 나타낸다.
이와 같은 구조에 따르면, 상부 선택 게이트와 하부 선택 게이트 사이에 복수의 메모리 셀들이 직렬로 연결되어 하나의 스트링을 구성하며, 각 스트링은 기판(SUB)으로부터 수직으로 배열된다.
그러나, 전술한 바와 같은 구조에 따르면, 기판(SUB)에 N타입의 불순물을 도핑하여 소스 영역(SOURCE)을 형성하기 때문에, 소스 영역(SOURCE)의 저항이 크다. 따라서, 메모리 소자의 구동 속도가 느리다는 문제점이 있다.
본 발명의 일 실시예는 소스 영역의 저항을 감소시켜 메모리 소자의 구동 속도를 개선하는데 적합한 3차원 구조의 비휘발성 메모리 소자를 제공한다.
본 발명의 일 실시예는 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판으로부터 돌출된 복수의 채널들; 적어도 두 개의 채널 열들을 둘러싸면서 상기 기판 상에 적층된 복수의 워드라인들을 포한한 워드라인 구조물; 이웃한 상기 워드라인 구조물들 사이의 기판 내에 교대로 형성된 제1 정션 및 제2 정션; 상기 제1 정션과 연결된 소스라인; 및 상기 제2 정션과 연결된 웰 픽업 라인을 포함한다.
본 기술에 따르면, 이웃한 워드라인 구조물들 사이의 기판 내에 제1 정션 및 제2 정션을 교대로 구비하므로, 기판 내에 소스 영역과 웰 영역을 구비할 수 있다. 특히, 제1 정션과 제2 정션에 각각 연결되도록 이웃한 워드라인 구조물들 사이에 기판으로부터 돌출된 라인 형태로 소스라인과 웰 픽업라인을 구비하므로, 금속으로 소스라인 및 웰 픽업라인을 형성하여 소스라인과 웰 픽업라인의 저항을 감소시킬 수 있다. 따라서, 프로그램 속도 및 소거 속도를 증가시킬 수 있다.
또한, 본 기술에 따르면, 워드라인 구조물과 기판 사이에 제1 정션과 제2 정션 사이의 채널 형성을 제어하는 서브 게이트 라인을 포함한다. 따라서, 메모리 소자의 구동시 기판의 저항을 감소시켜 메모리 셀들의 문턱전압 분포를 개선할 수 있다.
도 1a 및 도 1c는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 도면이다.
도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도 및 단면도이다.
도 4a 및 도 4b는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도 및 단면도이다.
도 5a 및 도 5b는 본 발명의 제4 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b는 본 발명의 제5 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b는 본 발명의 제6 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도 및 단면도이다.
도 8은 제7 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도이다.
도 9는 제8 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도 및 단면도이다. 여기서, 도 2b는 도 2a의 A-A' 단면을 나타낸다. 또한, 도 2b는 설명의 편의를 위해 층간절연막은 생략하고 게이트 라인들을 중심으로 도시하였다.
도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 기판(SUB)으로부터 돌출된 복수의 채널들(CH), 적어도 두 개의 채널 열들을 둘러싸면서 기판(SUB) 상에 적층된 복수의 워드라인들(WL)을 포한한 워드라인 구조물(WL_S), 이웃한 워드라인 구조물들(WL_S) 사이의 기판(SUB) 내에 교대로 형성된 제1 정션(JN1) 및 제2 정션(JN2), 제1 정션(JN1)과 연결된 소스라인(S) 및 제2 정션(JN2)과 연결된 웰 픽업 라인(W)을 포함한다. 또한, 워드라인 구조물(WL_S)의 하부에 형성된 하부 선택 라인(LSL) 및 워드라인 구조물(WL_S)의 상부에 형성된 상부 선택 라인(USL)을 더 포함할 수 있고, 상부 선택 게이트의 채널과 연결되면서 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장된 복수의 비트라인들(BL)을 더 포함할 수 있다.
여기서, 복수의 채널들(CH)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차하는 제2 방향(Ⅱ-Ⅱ')으로 배열된다. 제1 방향(I-I')으로 배열된 복수의 채널들(CH)은 하나의 채널 열을 구성한다.
워드라인 구조물(WL_S)은 교대로 적층된 복수의 층간절연막들(미도시됨)과 복수의 워드라인들(WL)을 포함한다. 또한, 워드라인 구조물(WL_S)은 채널(CH)을 둘러싼 터널절연막(미도시됨), 터널절연막을 둘러싼 전하트랩막(미도시됨) 및 전하트랩막과 워드라인(WL) 사이에 개재된 전하차단막(미도시됨)을 더 포함한다. 워드라인 구조물(WL_S)은 적어도 두 개의 채널 열들을 둘러싸도록 형성되는데, 본 도면에서는 일 예로 하나의 워드라인 구조물(WL_S)이 네 개의 채널 열들을 둘러싸는 경우에 대해 도시하였다.
제1 정션(JN1) 및 제2 정션(JN2)은 이웃한 워드라인 구조물들(WL_S) 사이의 기판(SUB) 내에 형성되며, 각각 상이한 타입의 불순물을 포함한다. 예를 들어, 제1 정션(JN1)은 N타입의 불순물이 도핑된 소스 영역일 수 있고, 제2 정션(JN2)은 P타입의 불순물이 도핑된 웰 영역일 수 있다. 여기서, 제1 정션(JN1) 및 제2 정션(JN2)은 기판(SUB) 상에 적층된 복수의 도전막들 및 복수의 층간절연막들을 식각하여 복수의 워드라인 구조물들(WL_S)을 형성한 후, 이웃한 워드라인 구조물들(WL_S) 사이의 기판(SUB)에 불순물을 이온을 주입하여 형성될 수 있다.
소스라인(S)은 제1 정션(JN1)과 연결되며, 이웃한 워드라인 구조물들(WL_S) 사이에 위치되어 기판(SUB)으로부터 돌출된 형태를 갖는다. 여기서, 웰 픽업라인(W)은 금속 등의 도전막으로 형성될 수 있다.
웰 픽업라인(W)은 제2 정션(JN2)과 연결되며, 이웃한 워드라인 구조물들(WL_S) 사이에 위치되어 기판(SUB)으로부터 돌출된 형태를 갖는다. 여기서, 소스라인(S)은 금속 등의 도전막으로 형성될 수 있다.
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도 및 단면도이다. 여기서, 도 3b는 도 3a의 A-A' 단면을 나타낸다. 또한, 도 3b는 설명의 편의를 위해 층간절연막은 생략하고 게이트 라인들을 중심으로 도시하였다.
도 3a 및 도 3b에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 워드라인 구조물(WL_S)과 기판(SUB) 사이에 형성된 서브 게이트 라인(SG)을 더 포함하는 것을 특징으로 한다. 그 외에는 앞서 제1 실시예에서 설명한 바와 동일한 구조를 갖는다.
본 발명에 따르면, 하나의 워드라인 구조물(WL_S)이 적어도 두 개의 채널 열들을 둘러싸도록 형성된다. 따라서, 하나의 워드라인 구조물(WL_S)이 둘러싸는 채널 열의 개수가 증가될수록 각 워드라인 구조물(WL_S)의 폭이 넓어진다. 즉, 제1 정션(JN1)과 제2 정션(JN2) 간의 거리가 길어지게 된다. 그런데, 기판(SUB)은 정션에 비해 상대적으로 저항이 크기 때문에, 제1 정션(JN1)과 제2 정션(JN2) 간의 거리가 길어질수록 기판(SUB)의 높은 저항으로 인해 하나의 스트링에 포함된 메모리 셀들 간의 문턱 전압이 불균일해질 수 있다.
따라서, 제2 실시예에서는 제1 정션(JN1)과 제2 정션(JN2) 사이의 채널 형성을 제어하기 위한 서브 게이트 라인(SG)을 형성한다. 따라서, 메모리 셀 구동시 각 스트링 하부의 서브 게이트를 턴 온/오프 시킴으로써, 채널의 저항을 감소시켜 메모리 셀들의 문턱 전압을 균일하게 할 수 있다.
서브 게이트는 하기의 표 1의 조건에 따라 구동될 수 있다.
READ PROGRAM ERASE
BL "0" 1V 0V Floating
BL "1" 0V Vcc
Select WL Vread Vpgm 0V
Unselect WL Von Vcc
Select USL Vcc Vcc -> 0V Floating
Unselect USL 0V Vcc
Select LSL Vcc 0V
Unselect LSL 0V
SL 0V Vcc Floating
W 0V 0V Vers
Select SG Von Vcc Floating
Unselect SG 0V 0V Floating
여기서, 턴온 전압(Von)은 메모리 셀에 저장된 데이터 관계없이 트랜지스터를 턴온 시킬 수 있는 레벨의 전압을 의미한다. 리드 전압(Vread)는 메모리 셀에 저장된 데이터를 판별하기 위한 것으로, 메모리 셀이 소거 상태인 경우에는 턴온시키고, 메모리 셀이 프로그램된 상태인 경우에는 턴오프시키는 레벨의 전압을 의미한다. 패스 전압(Vpass)는 선택되지 않은 페이지의 메모리 셀이 잘못 프로그램되는 것을 방지하기 위해 인가되는 전압이다. 또한, "Vcc"는 전원 전압을 나타내고, "Vpgm"은 프로그램 전압을 나타내고, "Vers"는 소거 전압을 나타낸다.
제2 실시예에 따르면, 리드 동작시, 선택된 서브 게이트(SG)에 턴온 전압(Von)을 인가하고 선택되지 않은 서브 게이트(SG)에 0V를 인가한다. 이러한 경우, 선택된 서브 세이트(SG)가 턴온되어 제1 정션(JN1)과 제2 정션(JN2) 사이의 기판(SUB)에 N타입의 채널이 형성된다.
프로그램 동작시, 선택된 서브 게이트(SG)에 전원 전압(Vcc)을 인가하고, 선택되지 않은 서브 게이트(SG)에 0V를 인가하여, 서브 게이트(SG)를 턴 온시킨다. 이러한 경우, 제1 정션(JN1)과 제2 정션(JN2) 사이의 기판(SUB)에 웰 픽업라인(W)의 전압(0V)이 전달되어 0V가 된다.
서브 게이트(SG)가 턴 오프되어 제1 정션(JN1)과 제2 정션(JN2) 사이의 기판(SUB)이 플로팅된다.
또한, 소거 동작시, 선택된 서브 게이트(SG) 및 선택되지 않은 서브 게이트(SG)를 플로팅시키고, 웰 픽업라인(W)에 소거 전압(Vers)을 인가한다. 이러한 경우, 제1 정션(JN1)과 제2 정션(JN2) 사이의 기판(SUB)에 P타입의 채널이 형성된다.
도 4a 및 도 4b는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도 및 단면도이다. 여기서, 도 4b는 도 4a의 A-A' 단면을 나타낸다. 또한, 도 4b는 설명의 편의를 위해 층간절연막은 생략하고 게이트 라인들을 중심으로 도시하였다.
도 4a 및 도 4b에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 워드라인 구조물(WL_S) 하부에 형성된 적어도 하나의 하부 선택 라인(LSL) 및 워드라인 구조물(WL_S)의 상부에 형성된 적어도 하나의 상부 선택 라인(USL)을 포함하는 것을 특징으로 한다. 그 외에는 앞서 제1 실시예 또는 제2 실시예와 동일한 구조를 가질 수 있다.
특히, 본 도면에서는 워드라인 구조물(WL_S)의 하부에 하나의 하부 선택 라인(LSL)이 구비되고, 워드라인 구조물(WL_S)의 상부에 두 개의 상부 선택 라인(USL)이 구비된 경우에 대해 도시하였다. 물론, 워드라인 구조물(WL_S)의 하부에 복수의 하부 선택 라인들(LSL)을 포함하고 워드라인 구조물(WL_S)의 상부에 복수의 상부 선택 라인들(USL)을 구비하는 등 다양한 변형이 가능하다.
이와 같이 하나의 워드라인 구조물(WL_S)에 의해 둘러싸여진 복수의 스트링들을 복수개의 상부 선택 라인들(USL)로 구동함으로써, 메모리 소자를 보다 용이하게 구동할 수 있다.
도 5a 및 도 5b는 본 발명의 제4 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도 및 단면도이다. 여기서, 도 5b는 도 5a의 A-A' 단면을 나타낸다. 또한, 도 5b는 설명의 편의를 위해 층간절연막은 생략하고 게이트 라인들을 중심으로 도시하였다.
도 5a 및 도 5b에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 이웃한 채널 열들에 포함된 채널들(CH)이 서로 어긋나도록 배열된 것을 특징으로 한다. 그 외에는 앞서 제1 내지 제3 실시예에서 설명한 것과 동일한 구조를 갖거나, 이들을 조합한 구조를 가질 수 있다.
본 도면에서는 하나의 워드라인 구조물(WL_S)이 4개의 채널 열들을 포함하는 경우에 대해 도시하고 있다. 위에서부터 차례로 제1 채널열, 제2 채널열, 제3 채널열 및 제4 채널열이라고 지칭할 경우, 서로 이웃한 채널 열들, 예를 들어, 제1 채널열과 제2 채널열에 속한 채널들은 서로 어긋나도록 배열된다. 그에 따라, 제1 내지 제4 채널열에 속한 채널들(CH)은 각각 다른 비트라인(BL)과 연결된다. 이와 같은 구조에 따르면, 동일한 면적 내에 종래에 비해 더 많은 채널들을 포함시킬 수 있으므로, 메모리 셀들의 밀집도를 증가시킬 수 있다.
또한, 워드라인 구조물(WL_S)마다 포함된 복수의 채널들의 배열 형태에 있어서, 모든 워드라인 구조물(WL_S)들이 동일한 배열 형태를 갖거나, 각각 다른 배열 형태를 갖거나, 그룹별로 동일한 배열 형태를 가질 수 있다. 또는, 이웃한 워드라인 구조물(WL_S)들이 미러 타입(mirror type)의 대칭적 배열 형태를 갖는 것도 가능하다.
도 6a 및 도 6b는 본 발명의 제5 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도 및 단면도이다. 여기서, 도 6b는 도 6a의 A-A' 단면을 나타낸다. 또한, 도 6b는 설명의 편의를 위해 층간절연막은 생략하고 게이트 라인들을 중심으로 도시하였다.
도 6a 및 도 6b에 도시된 바와 같이, 본 발명의 제5 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 전하를 주입/방출하여 데이터를 저장하는 데이터 저장소로서 플로팅 게이트(FG)를 구비하는 것을 특징으로 한다. 그 외에는 앞서 제1 내지 제4 실시예에서 설명한 것과 동일한 구조를 갖거나, 이들을 조합한 구조를 가질 수 있다.
플로팅 게이트(FG)는 채널과 층간절연막 사이에 개재되며, 그에 따라, 기판(SUB) 상에 복수의 플로팅 게이트들(FG)과 복수의 워드라인들(WL)이 교대로 적층된 구조로 워드라인 구조물(WL_S)이 형성된다. 이와 같은 구조에 따르면, 각 메모리 셀이 하나의 플로팅 게이트(FG) 및 플로팅 게이트(FG) 상, 하부에 위치된 두개의 콘트롤 게이트를 포함하고, 상, 하로 인접한 인접한 메모리 셀들은 콘트롤 게이트를 공유하게 된다. 따라서, 하나의 메모리 셀은 두 개의 콘트롤 게이트에 의해 구동되며, 그에 따라, 저전압의 프로그램 전압 및 소거 전압을 이용하여 메모리 셀을 보다 용이하게 구동시킬 수 있으며, 종래에 비해 간섭 효과를 감소시킬 수 있다.
특히, 제5 실시예와 제 4 실시예를 조합함으로써 메모리 소자의 집적도를 효과적으로 향상시킬 수 있다. 일반적으로, 플로팅 게이트를 데이터 저장소로 사용하는 3차원 구조의 플로팅 게이트형 비휘발성 메모리 소자의 경우, 전하트랩막을 데이터 저장소로 사용하는 3차원 구조의 전하트랩형 비휘발성 메모리 소자에 비해 셀 면적이 크다. 따라서, 제5 실시예와 제 4 실시예를 조합하여, 플로팅 게이트(FG)를 포함한 메모리 셀을 형성하되, 이웃한 채널 열들에 포함된 채널들(SH)이 상호 엇갈리도록 배열시킴으로써, 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
도 7a 및 도 7b는 본 발명의 제6 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도 및 단면도이다. 여기서, 도 7b는 도 7a의 A-A' 단면을 나타낸다. 또한, 도 7b는 설명의 편의를 위해 층간절연막은 생략하고 게이트 라인들을 중심으로 도시하였다.
도 7a 및 도 7b에 도시된 바와 같이, 본 발명의 제6 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 이웃한 워드라인 구조물들(WL_S) 사이에 아일랜드 형태의 제1 정션(JN1) 및 제2 정션(JN2)을 교대로 구비하는 것을 특징으로 한다. 그 외에는 앞서 제1 내지 제5 실시예에서 설명한 것과 동일한 구조를 갖거나, 이들을 조합한 구조를 가질 수 있다.
앞서 제1 실시예에서는 제1 정션(JN1) 및 제2 정션이(JN2)이 각각 하나의 라인 형태를 갖는 경우에 대해 설명하였는데, 제6 실시예는 제1 정션(JN1) 및 제2 정션(JN2)이 각각 아일랜드 형태를 갖는다. 또한, 이웃한 워드라인 구조물들 사이에 아일랜드 형태의 제1 정션(JN1) 및 제2 정션(JN2)이 소정 거리 이격되어 교대로 배열된다. 제6 실시예에 따른 제1 정션(JN1) 및 제2 정션(JN2)은 서로 다른 형태의 마스크 패턴을 이용하여 1,2차 이온 주입 공정을 실시함으로써 형성할 수 있다.
이와 같은 구조에 따르면, 제1 정션(JN1) 및 제2 정션(JN2)에 각각 연결된 소스라인(S) 및 웰 픽업라인(W) 또한 기판(SUB)으로부터 돌출된 형태를 갖되, 아일랜드 형태로 형성되어 서로 교대로 배열된다.
예를 들어, 제1 메모리 블록(MB0)과 제2 메모리 블록(MB1) 사이에 아일랜드 형태의 제1 정션(JN1)과 제2 정션(JN2)이 교대로 배열된다. 이때, 제1 메모리 블록(MB0)을 기준으로 좌측 및 우측에 제1 정션(JN1)과 제2 정션(JN2)이 각각 위치되며, 그에 맞추어 소스라인(S) 및 웰 픽업라인(W)이 배열된다. 따라서, 제1 메모리 블록(MB0)의 좌측과 우측에는 소스라인(S)과 웰 픽업라인(W)이 상이하게 배열된다.
도 8은 제7 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도이다.
도 8에 도시된 바와 같이, 본 발명의 제7 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 이븐 메모리 블록을 선택하기 위한 이븐 블록 선택 디코더(EVEN_DECODER)와 오드 메모리 블록을 선택하기 위한 오드 블록 선택 디코더(ODD_DECODER)를 포함하는 것을 특징으로 한다. 그 외에는 앞서 제1 내지 제6 실시예에서 설명한 것과 동일한 구조를 갖거나, 이들을 조합한 구조를 가질 수 있다.
여기서, 이븐 메모리 블록은 짝수번째로 배열된 메모리 블록(MB0, MB2, MB4...)를 지칭하고, 오드 메모리 블록은 홀수번째로 배열된 메모리 블록(MB1, MB3, MB5)를 지칭한다.
이블 블록 선택 디코더(EVEN_DECODER)는 이븐 메모리 블록의 일측에 연결되고, 오드 블록 선택 디코더(ODD_DECODER)는 오드 메모리 블록의 타측에 연결된다. 즉, 이블 블록 선택 디코더(EVEN_DECODER)와 오드 블록 선택 디코더(ODD_DECODER)는 메모리 블록을 기준으로 서로 반대편에 위치된다.
이블 블록 선택 디코더(EVEN_DECODER)는 이븐 메모리 블록의 상부 선택 라인(USL) 및 워드라인(WL)을 선택하여 신호를 인가한다. 따라서, 이블 블록 선택 디코더(EVEN_DECODER)는 하나의 워드라인 구조물(WL_S) 상부에 형성된 상부 선택 라인(USL)의 개수만큼의 스트링 선택 스위치(String S/W)를 포함하며, 각 스트링 선택 스위치(String S/W)는 상부 선택 라인에 각각 연결된다. 또한, 이블 블록 선택 디코더(EVEN_DECODER)는 워드라인 구조물(WL_S)에 포함된 워드라인 개수만큼의 워드라인 선택 스위치(WL S/W)를 포함하며, 각 워드라인 선택 스위치(WL S/W)는 워드라인에 각각 연결된다.
오드 블록 선택 디코더(ODD_DECODER)는 오드 메모리 블록의 상부 선택 라인(USL) 및 워드라인(WL)을 선택하여 신호를 인가한다. 따라서, 오드 블록 선택 디코더(ODD_DECODER)는 하나의 워드라인 구조물(WL_S) 상부에 형성된 상부 선택 라인(USL)의 개수만큼의 스트링 선택 스위치(String S/W)를 포함하며, 각 스트링 선택 스위치(String S/W)는 상부 선택 라인에 각각 연결된다. 또한, 오드 블록 선택 디코더(ODD_DECODER)는 워드라인 구조물(WL_S)에 포함된 워드라인 개수만큼의 워드라인 선택 스위치(WL S/W)를 포함하며, 각 워드라인 선택 스위치(WL S/W)는 워드라인에 각각 연결된다.
이와 같은 구조에 따르면, 하나의 메모리 블록의 워드라인(WL)과 상부 선택 라인(USL)에 대해 동일한 방향에서 신호가 인가되어 전달된다.
도 9는 제8 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 평면도이다.
도 9에 도시된 바와 같이, 본 발명의 제8 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 메모리 블록을 선택하기 위한 블록 선택 디코더(DECODER)를 포함하는 것을 특징으로 한다. 그 외에는 앞서 제1 내지 제6 실시예에서 설명한 것과 동일한 구조를 갖거나, 이들을 조합한 구조를 가질 수 있다.
블록 선택 디코더(DECODER)는 메모리 블록의 일측에 연결된다. 따라서, 제8 실시예에 따르면, 앞서 설명한 제7 실시예와 달리 디코더가 메모리 블록의 일측에 한해 위치된다.
블록 선택 디코더(DECODER)는 메모리 블록의 상부 선택 라인(USL) 및 워드라인(WL)을 선택하여 신호를 인가한다. 따라서, 블록 선택 디코더(DECODER)는 하나의 워드라인 구조물(WL_S) 상부에 형성된 상부 선택 라인(USL)의 개수만큼의 스트링 선택 스위치(String S/W)를 포함하며, 각 스트링 선택 스위치(String S/W)는 상부 선택 라인에 각각 연결된다. 또한, 블록 선택 디코더(DECODER)는 워드라인 구조물(WL_S)에 포함된 워드라인 개수만큼의 워드라인 선택 스위치(WL S/W)를 포함하며, 각 워드라인 선택 스위치(WL S/W)는 워드라인에 각각 연결된다.
이와 같은 구조에 따르면, 복수의 메모리 블록들의 워드라인(WL)과 상부 선택 라인(USL)에 대해 동일한 방향에서 신호가 인가되어 전달된다. 특히, 메모리 블록의 일측에 한해 디코더가 위치되므로, 하나의 워드라인 구조물(WL_S) 상부에 형성된 상부 선택 라인(USL)의 개수가 적은 경우, 즉, 하나의 메모리 블록에 포함된 상부 선택 라인(USL)의 개수가 적은 경우에 제8 실시예를 적용하여 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 게이트 절연막 12: 전하차단막, 전해트랩막 및 터널절연막
SUB: 기판 SOURCE: 소스 영역
LSL: 하부 선택 라인 USL: 상부 선택 라인
WL: 워드라인 BL: 비트라인
WL_S: 워드라인 구조물 SL 소스라인
W: 웰 픽업라인 JN1: 제1 정션
JN2: 제2 정션 SG: 서브 게이트 라인
CH: 채널 FG: 플로팅 게이트
EVEN_DECODER: 이블 블록 선택 디코더 ODD_DECODER: 오드 블록 선택 디코더
String S/W: 스트링 선택 스위치 WL S/W: 워드라인 선택 스위치
DECODER: 블록 선택 디코더

Claims (16)

  1. 기판으로부터 돌출된 복수의 채널들;
    적어도 두 개의 채널 열들을 둘러싸면서 상기 기판 상에 적층된 복수의 워드라인들을 포한한 워드라인 구조물;
    이웃한 상기 워드라인 구조물들 사이의 기판 내에 교대로 형성된 제1 정션 및 제2 정션;
    상기 제1 정션과 연결된 소스라인; 및
    상기 제2 정션과 연결된 웰 픽업 라인
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 워드라인 구조물과 상기 기판 사이에 형성되어 상기 제1 정션과 상기 제2 정션 사이의 채널 형성을 제어하는 서브 게이트 라인
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  3. 제2항에 있어서,
    리드 동작시,
    상기 서브 게이트 라인을 턴 온시켜 상기 기판에 N타입의 채널을 형성하는
    3차원 구조의 비휘발성 메모리 소자.
  4. 제2항에 있어서,
    소거 동작시,
    상기 서브 게이트 라인을 플로팅시켜 상기 기판에 P타입의 채널을 형성하는
    3차원 구조의 비휘발성 메모리 소자.
  5. 제1항에 있어서,
    상기 워드라인 구조물 하부에 형성된 적어도 하나의 하부 선택 라인; 및
    상기 워드라인 구조물 상부에 형성된 적어도 하나의 상부 선택 라인
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  6. 제1항에 있어서,
    하나의 상기 워드라인 구조물 하부에 형성된 하나의 하부 게이트 라인; 및
    상기 하나의 워드라인 구조물 상부에 형성된 적어도 2개의 상부 게이트 라인
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  7. 제1항에 있어서,
    상기 복수의 채널들은,
    이웃한 채널 열들에 포함된 채널들이 서로 어긋나도록 배열된
    3차원 구조의 비휘발성 메모리 소자.
  8. 제1항에 있어서,
    하나의 상기 워드라인은,
    적어도 2개의 채널 열들을 둘러싸는
    3차원 구조의 비휘발성 메모리 소자.
  9. 제1항에 있어서,
    상기 제1 정션 및 상기 제2 정션은,
    라인 형태로 형성되어 상기 이웃한 워드라인 구조물들 사이에 각각 위치된
    3차원 구조의 비휘발성 메모리 소자.
  10. 제1항에 있어서,
    상기 제1 정션 및 상기 제2 정션은,
    아일랜드 형태로 형성되어 상기 이웃한 워드라인 구조물들 사이에 교대로 배열된
    3차원 구조의 비휘발성 메모리 소자.
  11. 제1항에 있어서,
    상기 소스라인 및 상기 웰 픽업라인은,
    상기 이웃한 워드라인 구조물들 사이에 위치되며, 상기 기판으로부터 돌출된 형태를 갖는
    3차원 구조의 비휘발성 메모리 소자.
  12. 제1항에 있어서,
    이븐 메모리 블록들의 일측에 연결된 이븐 블록 선택 디코더; 및
    오드 메모리 블록들의 타측에 연결된 오드 블록 선택 디코더
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  13. 제12항에 있어서,
    상기 이븐 블록 선택 디코더는 상기 이븐 메모리 블록들의 선택 라인 및 워드라인을 선택하여 신호를 인가하고, 상기 오드 블록 선택 디코더는 상기 오드 메모리 블록들의 선택 라인 및 워드라인을 선택하여 신호를 인가하는
    3차원 구조의 비휘발성 메모리 소자.
  14. 제1항에 있어서,
    메모리 블록들의 일측에 연결되며, 메모리 블록의 선택 라인 및 워드라인을 선택하여 신호를 인가하는 디코더
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  15. 제1항에 있어서,
    상기 워드라인 구조물들은,
    상기 복수의 워드라인들과 교대로 적층된 복수의 플로팅 게이트들을 더 포함하는
    3차원 구조의 비휘발성 메모리 소자.
  16. 제1항에 있어서,
    상기 워드라인 구조물들은,
    상기 채널을 둘러싼 터널절연막;
    상기 터널절연막을 둘러싼 전하트랩막; 및
    상기 전하트랩막과 상기 워드라인 사이에 개재된 전하차단막을 더 포함하는
    3차원 구조의 비휘발성 메모리 소자.
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