KR20140148129A - 비휘발성 메모리 장치 - Google Patents

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Abstract

비휘발성 메모리 장치가 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판에 대해 수직 방향으로 연장하는 반도체 기둥; 상기 반도체 기둥을 따라 적층된 복수의 메모리 셀; 상기 반도체 기둥의 상단 또는 하단과 연결되는 비트라인 및 제1 소스라인; 상기 비트라인 및 상기 제1 소스라인 상에 배치되는 제2 소스라인; 상기 제1 소스라인에 일단이 연결되고 제1 전압의 공급원에 타단이 연결되어 상기 제1 소스라인으로의 상기 제1 전압의 전달 여부를 제어하는 제1 스위칭 소자; 및 상기 제1 소스라인에 일단이 연결되고 상기 제2 소스라인에 타단이 연결되어 상기 제2 소스라인으로부터 공급되는 제2 전압의 상기 제1 소스라인으로의 전달 여부를 제어하는 제2 스위칭 소자를 포함한다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 낸드형 플래쉬 메모리 등이 널리 이용되고 있다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 비휘발성 메모리 장치가 다양하게 제안되고 있다. 예를 들어, U자 형상의 채널을 따라 적층된 복수의 메모리 셀을 포함하고, 그에 따라 비트라인과 소스라인이 모두 메모리 셀 상부에 배치되는 구조 등이 제안된 바 있다.
본 발명이 해결하고자 하는 과제는, 동작 특성을 향상시킬 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판에 대해 수직 방향으로 연장하는 반도체 기둥; 상기 반도체 기둥을 따라 적층된 복수의 메모리 셀; 상기 반도체 기둥의 상단 또는 하단과 연결되는 비트라인 및 제1 소스라인; 상기 비트라인 및 상기 제1 소스라인 상에 배치되는 제2 소스라인; 상기 제1 소스라인에 일단이 연결되고 제1 전압의 공급원에 타단이 연결되어 상기 제1 소스라인으로의 상기 제1 전압의 전달 여부를 제어하는 제1 스위칭 소자; 및 상기 제1 소스라인에 일단이 연결되고 상기 제2 소스라인에 타단이 연결되어 상기 제2 소스라인으로부터 공급되는 제2 전압의 상기 제1 소스라인으로의 전달 여부를 제어하는 제2 스위칭 소자를 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치는, 비트라인과 소스라인 사이에 직렬 연결된 복수의 메모리 셀을 포함하는 메모리 스트링; 상기 소스라인에 일단이 연결되고, 프로그램 동작, 이레이즈 동작 또는 리드 동작시 요구되는 소스라인 전압의 공급원에 타단이 연결되어 상기 소스라인으로의 상기 소스라인 전압 전달 여부를 제어하는 제1 스위칭 소자; 및 상기 소스라인에 일단이 연결되고 그라운드 전압의 공급원에 타단이 연결되어 상기 소스라인으로의 상기 그라운드 전압 전달 여부를 제어하는 제2 스위칭 소자를 포함한다.
본 발명의 비휘발성 메모리 장치에 의하면, 동작 특성을 향상시킬 수 있다.
도 1 내지 도 3은 본 발명의 일실시예에 따른 비휘발성 메모리 장치를 나타내는 도면이다.
도 4는 도 1의 메모리 스트링을 나타낸 회로도이다.
도 5는 도 1의 메모리 셀을 확대하여 나타낸 도면이다.
도 6은 본 발명의 다른 일실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 7은 본 발명의 또 다른 일실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도 1 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기로 한다.
도 1 내지 도 3은 본 발명의 일실시예에 따른 비휘발성 메모리 장치를 나타내는 도면이고, 도 4는 도 3의 메모리 스트링(UST)을 나타낸 회로도이고, 도 5는 도 3의 메모리 셀(MC)을 확대하여 나타낸 도면이다. 특히, 도 1은 평면도를 나타내고, 도 2는 도 1의 A-A'선에 따른 단면도를 나타내고, 도 3은 도 1의 제1 영역(A)의 사시도를 타나낸다. 이하, 도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하면서, 필요에 따라 도 4 또는 도 5를 함께 참조하기로 한다. 또한, 설명의 편의를 위하여 기판(110)과 평행하면서 워드라인(210)이 연장하는 방향을 X 방향이라 하고, 기판(110)과 평행하면서 X 방향과 교차하는 방향을 Y 방향이라 하고, 기판(110)에 대해 수직인 방향을 Z 방향이라 하기로 한다.
도 1 내지 도 3을 참조하면, 제1 영역(A) 및 제2 영역(B)을 포함하는 기판(110)이 제공된다. 여기서, 제1 영역(A)은 복수의 메모리 셀(MC)이 배치되는 셀 영역이고, 제2 영역(A)은 제1 영역(A)의 구성요소를 제어하는 스위칭 소자 등이 배치되는 주변회로 영역일 수 있다. 기판(110)은 실리콘 등의 반도체 물질로 형성될 수 있다.
우선, 제1 영역(A)의 구성요소에 대해 먼저 설명한다.
제1 영역(A)의 기판(110) 상에는 절연층(130)이 배치된다. 절연층(130)은 산화물, 질화물 등의 절연 물질을 포함할 수 있고, 백 게이트층(140)과 기판(110)을 절연시키는 역할 또는 백 게이트층(140)이 생략된 경우에는 연결 부재(400)와 기판(110)을 절연시키는 역할을 수행할 수 있다.
절연층(130) 상에는 Z 방향으로 연장하면서, X 방향 및 Y 방향을 따라 매트릭스 형태로 배열되는 반도체 기둥(390)이 배치될 수 있다. 여기서, Y 방향에서 서로 인접하고 동일한 연결 부재(400)에 연결되는 반도체 기둥(390)을 이하, 한 쌍의 반도체 기둥(390)이라 하기로 한다. 연결 부재(400)는 반도체 기둥(390) 하부에 배치되고 Y 방향에서 인접한 한 쌍의 반도체 기둥(390)과 동시에 접하여 한 쌍의 반도체 기둥(390)을 서로 연결시킨다. 이를 위하여 연결 부재(400)는 평면상 Y 방향으로는 장축을 갖고 X 방향으로 단축을 갖는 바(bar) 형상을 가질 수 있다. 반도체 기둥(390)은 폴리실리콘 등의 반도체 물질로 형성될 수 있고, 연결 부재(400)는 폴리실리콘 등의 반도체 물질, 또는, 금속, 금속 질화물 등의 도전 물질로 형성될 수 있다. 한 쌍의 반도체 기둥(390) 및 이들을 연결시키는 연결 부재(400)는 전체적으로 U자와 유사한 형상을 가지며 메모리 스트링(UST)의 채널로서 기능할 수 있다.
백 게이트층(140)은 절연층(130) 상에 배치되면서, 연결 부재(400)의 측면 및 하면을 감싸도록 형성될 수 있다. 백 게이트층(140)은 도전 물질로 형성될 수 있고, 백 게이트층(140)과 연결 부재(400) 사이에는 도시되지 않은 게이트 절연막이 개재될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 백 게이트층(140)은 게이트 절연막을 개재하여 연결 부재(400)의 일부와 접하면 족하다. 하나의 연결 부재(400), 이와 접하는 백 게이트층(140) 및 이들 사이에 개재된 게이트 절연막이 하나의 백 게이트 트랜지스터(도 4의 BGT 참조)를 구성할 수 있다. 백 게이트 트랜지스터는 한 쌍의 반도체 기둥(390)의 연결을 제어하는 역할을 수행할 수 있다. 그러나, 연결 부재(400)가 금속, 금속 질화물 등의 도전 물질로 형성된 경우에는, 백 게이트층(140)은 생략될 수도 있다. 백 게이트층(140)이 생략되어도 연결 부재(400)가 한 쌍의 반도체 기둥(390)을 직접 연결시킬 수 있기 때문이다.
한 쌍의 반도체 기둥(390) 중 어느 하나는 비트라인(510)에 연결되고 다른 하나는 소스라인(470)에 연결될 수 있다. 비트라인(510)에 연결되는 반도체 기둥(390)을 따라서는 복수의 워드라인(210) 및 드레인 선택 라인(270)이 적층되고, 소스라인(470)에 연결되는 반도체 기둥(390)을 따라서는 복수의 워드라인(210) 및 소스 선택 라인(280)이 적층된다. 워드라인(210), 드레인 선택 라인(270), 및 소스 선택 라인(280)은 반도체 기둥(390)을 둘러싸면서 X 방향으로 연장할 수 있다. 서로 다른 층의 워드라인(210) 사이, 및 워드라인(210)과 선택 라인(270, 280) 사이에는 도시되지 않은 층간 절연막이 개재될 수 있다. 워드라인(210)의 층수 및 선택 라인(270, 280)의 층수는 다양하게 변형될 수 있다.
워드라인(210)과 반도체 기둥(390) 사이에는 메모리막(도 5의 ML 참조)이 개재되고, 하나의 반도체 기둥(390), 이와 접하는 하나의 워드라인(210) 및 이들 사이의 메모리막(ML)이 하나의 메모리 셀(MC)을 구성할 수 있다. 도 5를 참조하여 메모리막(ML)에 대해 보다 구체적으로 설명하면, 메모리막(ML)은 반도체 기둥(390) 쪽에 배치되고 전하의 터널링을 가능하게 하는 터널 절연막(ML1), 워드라인(210) 쪽에 배치되고 전하의 이동을 차단하는 전하 차단막(ML3), 및 터널 절연막(ML1)과 전하 차단막(ML3) 사이에 개재되고 전하를 저장하는 기능을 갖는 전하 저장막(ML2)을 포함할 수 있다. 여기서, 예컨대, 터널 절연막(ML1) 및 전하 차단막(ML3)은 산화막일 수 있고, 전하 저장막(ML2)은 전하 트랩 기능을 갖는 질화막일 수 있다. 전하 저장막(ML2)의 전하 저장 또는 방출에 따라 메모리 셀(MC)에는 데이터 '0' 또는 '1'이 저장될 수 있다. 도 5에서는 메모리막(ML)이 반도체 기둥(390)을 둘러싸는 것처럼 도시되어 있으나 본 발명이 이에 한정되는 것은 아니며, 메모리막(ML)은 워드라인(210)과 반도체 기둥(390) 사이에 개재되면 족하다.
드레인 선택 라인(270)과 반도체 기둥(390) 사이 및 소스 선택 라인(280)과 반도체 기둥(290) 사이에는 도시되지 않은 게이트 절연막이 개재될 수 있다. 게이트 절연막은, 산화막, 질화막 등을 포함하는 단일막 또는 다중막일 수 있고, 메모리막과 동일한 막으로 형성될 수도 있다. 하나의 반도체 기둥(390), 이와 접하는 한 층의 드레인 선택 라인(270) 및 이들 사이의 게이트 절연막이 하나의 드레인 선택 트랜지스터(도 4의 DST 참조)을 구성할 수 있다. 또한, 하나의 반도체 기둥(390), 이와 접하는 한 층의 소스 선택 라인(280) 및 이들 사이의 게이트 절연막이 하나의 소스 선택 트랜지스터(도 4의 SST 참조)를 구성할 수 있다.
결과적으로 하나의 메모리 스트링(UST)은 U자 형상을 가지며, 한 쌍의 반도체 기둥(390) 중 어느 하나를 따라 적층되어 직렬 연결된 복수의 메모리 셀(MC) 및 드레인 선택 트랜지스터(DST)와, 한 쌍의 반도체 기둥(390) 중 다른 하나를 따라 적층되어 직렬 연결된 복수의 메모리 셀(MC) 및 소스 선택 트랜지스터(SST)와, 한 쌍의 반도체 기둥(390)의 연결을 제어하기 위한 백 게이트 트랜지스터(BGT)를 포함할 수 있다(도 4 참조). 본 실시예에서는 X 방향으로 6개의 메모리 스트링(UST)이 배열되고 Y 방향으로 4개의 메모리 스트링(UST)이 배열되는 경우를 나타내었으나, 본 발명이 이에 한정되는 것은 아니다. X 방향 및 Y 방향으로 배열되는 메모리 스트링(UST)의 개수는 다양하게 변형될 수 있다.
비트라인(510)은 한 쌍의 반도체 기둥(390) 중 하나의 상단과 연결되면서 Y 방향으로 연장하고, 소스라인(470)은 한 쌍의 반도체 기둥(390) 중 다른 하나의 상단과 연결되면서 X 방향으로 연장한다. 여기서, 비트라인(510)이 소스라인(470)보다 위에 위치할 수 있고, 이러한 경우 비트라인(510)은 도전 콘택(480)을 개재하여 한 쌍의 반도체 기둥(390) 중 하나와 연결될 수 있다. 반면, 소스라인(470)은 한 쌍의 반도체 기둥(390) 중 다른 하나와 직접 연결될 수도 있다. 비트라인(510) 및 소스라인(470) 각각은 금속 등과 같은 저저항 물질로 형성될 수 있다.
본 실시예에서는 하나의 소스라인(470)에 Y 방향에서 인접한 두 개의 메모리 스트링(UST) 각각의 일단이 동시에 연결되고, 하나의 비트라인(510)에 Y 방향으로 배열되는 메모리 스트링(UST)의 타단이 연결된다. X 방향으로 배열되는 메모리 스트링(UST) 각각은 대응하는 비트라인(510) 각각에 연결될 수 있다. 본 실시예에서는 하나의 소스라인(470)에 연결된 메모리 스트링(UST)이 하나의 메모리 블록을 형성할 수 있다. 즉, 본 도면에는 두 개의 메모리 블록이 배치되는 경우를 예시적으로 나타내었으나, 본 발명이 이에 한정되지 않음은 물론이다.
소스라인(470) 및 비트라인(510) 상에는 추가 소스라인(610)이 배치된다. 추가 소스라인(610)은 금속, 금속 질화물 등의 도전 물질로 형성될 수 있다. 추가 소스라인(610)은 소스라인(470)으로 필요한 전압을 공급하는 역할을 수행할 수 있으나, 소스라인(470)과 직접 연결되지 않는다. 후술하겠지만 추가 소스라인(610)은 제2 스위칭 소자(SW2)에 일단이 연결되고 이러한 제2 스위칭 소자(SW2)에 의해 소스라인(470)과의 연결 여부가 제어될 수 있다. 추가 소스라인(610)은 복수의 메모리 블록 전부를 커버하도록 형성될 수 있다. 본 실시예에서 추가 소스라인(610)은 평면상 판 형상을 갖는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 다양한 형상 예컨대, 평면상 메시(mesh) 형상 등을 가질 수도 있다.
다음으로, 제2 영역(B)의 구성요소에 대해 설명한다.
제2 영역(B)의 기판(110) 상에는 제1 스위칭 소자(SW1) 및 제2 스위칭 소자(SW2)가 배치될 수 있다.
본 실시예에서, 제1 스위칭 소자(SW1)는 제1 게이트 전극(180A), 및 제1 게이트 전극(180A) 양측의 제1 접합(190A)을 삼단자로 하는 트랜지스터일 수 있다. 구체적으로, 제1 게이트 전극(180A)은 소자분리막(105)에 의해 제2 영역(B)의 기판(110)에 정의되는 활성영역 상에 형성되고, 활성영역과 제1 게이트 전극(180A) 사이에는 제1 게이트 절연막(170A)이 개재될 수 있다. 제1 접합(190A)은 제1 게이트 전극(180A) 양측의 활성영역 내에 형성될 수 있다. 설명의 편의를 위하여 제1 게이트 전극(180A) 일측의 제1 접합(190A)을 제1 소스(190A1)라 하고, 타측의 제1 접합(190A)을 제1 드레인(190A2)이라 하기로 한다. 제1 소스(190A1)와 제1 드레인(190A2)의 위치는 서로 뒤바뀔 수도 있다.
유사하게, 제2 스위칭 소자(SW2)는 제2 게이트 전극(180B), 및 제2 게이트 전극(180B) 양측의 제2 접합(190B)을 삼단자로 하는 트랜지스터일 수 있다. 제2 게이트 전극(180B)과 기판(110)의 활성영역 사이에는 제2 게이트 절연막(170B)이 개재될 수 있고, 제2 접합(190B)은 제2 소스(190B1) 및 제2 드레인(190B2)을 포함할 수 있다.
여기서, 제1 스위칭 소자(SW1)의 제1 접합(190A) 중 하나 예컨대, 제1 소스(190A1)는 소스라인(470)에 전기적으로 연결될 수 있고, 다른 하나 예컨대, 제1 드레인(190A2)은 소스라인(470)을 제어하기 위한 소정 전압 공급원(미도시됨)에 전기적으로 연결될 수 있다. 제1 소스(190A1)와 소스라인(470)의 전기적 연결은 단순히 선으로 표시하였으나, 실질적으로 다양한 형상의 도전 패턴들의 조합 예컨대, 콘택이나 배선 등의 조합을 통하여 연결될 수 있으며, 이는 당업자에게 자명하므로 그 상세한 설명은 생략하기로 한다. 제1 스위칭 소자(SW1)의 제1 게이트 전극(180A)에 입력되는 전압 등에 따라 제1 스위칭 소자(SW1)가 턴온되면 위 전압 공급원으로터 입력되는 전압이 소스라인(470)으로 전달될 수 있다.
또한, 제2 스위칭 소자(SW2)의 제2 접합(190B) 중 하나 예컨대, 제2 소스(190B1)는 소스라인(470)에 전기적으로 연결될 수 있고, 다른 하나 예컨대, 제2 드레인(190B2)은 추가 소스라인(610)에 전기적으로 연결될 수 있다. 제2 소스(190B1)와 소스라인(470)의 전기적 연결 및 제2 드레인(190B2)과 추가 소스라인(610)의 전기적 연결은 단순히 선으로 표시하였으나, 실질적으로 다양한 형상의 도전 패턴들의 조합 예컨대, 콘택이나 배선 등의 조합을 통하여 연결될 수 있으며, 이는 당업자에게 자명하므로 그 상세한 설명은 생략하기로 한다. 제2 스위칭 소자(SW2)의 제2 게이트 전극(180B)에 입력되는 전압 등에 따라 제2 스위칭 소자(SW2)가 턴온되면 추가 소스라인(610)으로부터 입력되는 전압이 소스라인(470)으로 전달될 수 있다.
이하, 설명의 편의를 위하여, 제1 스위칭 소자(SW1)를 통하여 소스라인(470)으로 입력될 수 있는 전압을 제1 전압이라 하고 제1 스위칭 소자(SW1)의 제1 드레인(190A2)에 제1 전압 공급원이 연결된다고 한다, 또한, 제2 스위칭 소자(SW2)를 통하여 소스라인(470)으로 입력될 수 있는 전압을 제2 전압이라 하고, 제2 스위칭 소자(SW2)의 제2 드레인(190B2)에 연결된 추가 소스라인(610)을 제2 전압 공급원이라고도 한다.
본 실시예에서는 제1 및 제2 스위칭 소자(SW1, SW2)로 트랜지스터를 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 제1 스위칭 소자(SW1)는 소스라인(470)과 제1 전압 공급원 사이에서 이들의 연결 여부를 제어할 수 있으면 족하고, 제2 스위칭 소자(SW2)는 추가 소스라인(610)과 소스라인(470) 사이에서 이들의 연결 여부를 제어할 있으면 족하다.
이상으로 설명한 비휘발성 메모리 장치에서 프로그램/이레이즈/리드(또는 검증) 동작을 수행하는 경우, 동작 특성이 향상될 수 있다.
먼저, 전술한 도 1 내지 도 5 및 아래의 [표 1]을 참조하여 이레이즈 동작을 설명한다.
선택된 메모리 블록 비선택된 메모리 블록 제1 전압 공급원 제2 전압 공급원
SW1 SW2 SW1 SW2
이레이즈(erase) on off off off Verase GND
본 실시예에서는 메모리 블록 단위 다시 말하면 소스라인(470) 단위로 이레이즈 동작을 수행할 수 있다. 즉, 선택된 소스라인(470)에 연결된 메모리 스트링(UST)의 메모리 셀(MC)에 대해서 이레이즈를 수행하는 반면, 비선택된 소스라인(470)에 연결된 메모리 스트링(UST)의 메모리 셀(MC)에 대해서는 이레이즈하지 않을 수 있다. 특히, 이와 같은 이레이즈시 비선택된 메모리 블록의 메모리 셀(MC)이 이레이즈되는 이레이즈 디스터번스(disturbance)가 방지될 수 있다. 이는 소스라인(470) 각각마다 제1 스위칭 소자(SW1)가 연결되어 소스라인(470) 각각으로의 이레이즈 전압(Verase) 전달 여부를 별개로 제어할 수 있기 때문이다.
구체적으로 설명하면, 이레이즈 동작시 제1 전압 공급원은 이레이즈 전압(Verase)을 공급한다. 이레이즈 전압(Verase)은 양의 고전압 예컨대, 약 20V일 수 있다.
이 상태에서, 선택된 소스라인(470)에 연결된 제1 스위칭 소자(SW1)를 턴온시켜 선택된 소스라인(470)으로 이레이즈 전압(Verase)을 공급하고, 선택된 메모리 블록의 워드라인(210)에는 이레이즈 전압(Verase)보다 매우 낮은 전압 예컨대, 0V를 인가하고, 선택된 메모리 블록의 소스 선택 라인(280)에는 이레이즈 전압(Verase)보다 소정 정도(ΔV) 낮은 전압(Verase-ΔV)을 공급할 수 있다. 여기서, ΔV는 소스 선택 트랜지스터(SST)에서 GIDL(Gate Induced Drain Leakage) 전류를 발생시킬 수 있는 값으로 예컨대, 5V 내지 8V 정도일 수 있다. 그 결과, 선택된 소스라인(470)에 연결된 메모리 스트링(UST)의 채널인 반도체 기둥(390)으로 이레이즈 전압(Verase)이 전달되고 이러한 이레이즈 전압(Verase)과 선택된 메모리 블록의 워드라인(210)에 인가되는 저전압 사이의 차에 의해 GIDL 전류에 의한 정공이 선택된 메모리 블록의 메모리 셀(MC)로 주입됨으로써 선택된 메모리 블록의 이레이즈가 수행될 수 있다.
반면, 비선택된 소스라인(470)에 연결된 제1 스위칭 소자(SW1)는 턴오프되며 그에 따라 비선택된 소스라인(470)은 플로팅 상태가 된다. 비선택된 메모리 블록의 워드라인(210)도 플로팅 상태에 있다. 따라서, 비선택된 메모리 블록의 메모리 셀(MC)의 데이터 이레이즈는 방지될 수 있다. 만약 소스라인(470) 각각에 연결된 제1 스위칭 소자(SW1)가 존재하지 않는다면, 이레이즈 동작시 선택된 소스라인(470) 뿐만 아니라 비선택된 소스라인(470)에까지 이레이즈 전압(Verase)이 인가되어 비선택된 메모리 블록의 메모리 셀(MC)이 이레이즈되는 문제가 발생할 수 있다. 그러나, 본 실시예에 의하면 이러한 이레이즈 디스터번스 문제가 발생할 여지가 없다.
한편, 제2 전압 공급원 즉, 추가 소스라인(610)은 그라운드 전압(GND)을 공급할 수 있으나, 이레이즈 동작시 제2 스위칭 소자(SW2)는 모두 턴오프될 수 있고, 그에 따라 동작에 영향을 미치지 않는다.
다음으로, 전술한 도 1 내지 도 5 및 아래의 [표 2]를 참조하여 프로그램 동작을 설명한다.
선택된 메모리 블록 비선택된 메모리 블록 제1 전압 공급원 제2 전압 공급원
SW1 SW2 SW1 SW2
프로그램(program) on off off off Vcc GND
선택된 메모리 셀(MC)을 프로그램하기 위하여, 선택된 메모리 셀(MC)을 포함하는 선택된 메모리 스트링(UST)이 연결된 선택된 비트라인(510)에 저전압 예컨대, 0V를 인가하고, 선택된 메모리 스트링(UST)에 포함된 드레인 선택 라인(280)에는 드레인 선택 트랜지스터(DST)를 턴온시키는 전압으로서 예컨대, 전원 전압(Vcc)을 인가하고, 선택된 메모리 셀(MC)이 연결된 선택된 워드라인(210)에 양의 고전압 예컨대, 약 20V를 인가할 수 있다. 비선택된 워드라인(210)에는 패스 전압 예컨대, 약 10V가 인가되고 비선택된 비트라인(510)에는 프로그램 방지를 위한 양전압 예컨대, 전원 전압(Vcc)이 인가될 수 있다. 이러한 경우 선택된 워드라인(210)에 인가되는 양의 고전압과 선택된 비트라인(510)을 통하여 반도체 기둥(390)으로 전달되는 저전압 사이의 차에 의하여 선택된 메모리 셀(MC)의 메모리막(ML)으로 전자가 주입됨으로써, 선택된 메모리 셀(MC)이 프로그램될 수 있다.
이러한 프로그램 동작시 소스 선택 라인(270)에는 메모리 스트링(UST)과 소스라인(470)의 차단을 위한 저전압 예컨대, 0V가 인가될 수 있다. 제1 전압 공급원 예컨대, 전원 전압(Vcc)을 공급할 수 있고, 선택된 소스라인(470)에 연결된 제1 스위칭 소자(SW1)는 턴온되어 선택된 소스라인(470)으로 전원 전압(Vcc)이 공급될 수 있다. 이는 프로그램 동작시 소스라인(470)으로의 누설 전류가 발생하는 것을 방지하기 위함이다. 비선택된 소스라인(470)에 연결된 제1 스위칭 소자(SW1)는 턴오프될 수 있다.
한편, 제2 전압 공급원 즉, 추가 소스라인(610)은 그라운드 전압(GND)을 공급할 수 있으나, 프로그램 동작시 제2 스위칭 소자(SW2)는 모두 턴오프될 수 있고 그에 따라 동작에 영향을 미치지 않는다.
다음으로, 전술한 도 1 내지 도 5 및 아래의 [표 3]을 참조하여 리드 동작을 설명한다.
SW1 SW2 제1 전압 공급원 제2 전압 공급원
리드(read) 또는 검증(verify) on
 on GND GND
선택된 메모리 셀(MC)을 리드하기 위하여, 비트라인(510)을 일정한 전위 예컨대, 약 1V로 프리차지 한 후, 선택된 메모리 셀(MC)이 연결된 워드라인(210)에 리드 전압(Vread)을 인가하고 나머지 워드라인(210), 소스 선택 라인(280) 및 드레인 선택 라인(270)에는 패스 전압을 인가하여 비트라인(510)의 전압 레벨이 변화하는지 여부를 감지함으로써, 선택된 메모리 셀(MC)에 저장된 데이터를 읽어낼 수 있다.
이때, 선택된 비트라인(510)의 전압 레벨 변화 여부는 소스라인(470)으로 전류가 흘러나가는지 여부에 따라 결정되므로 소스라인(470)은 그라운드 전압(GND)으로 유지되어야 한다. 이를 위하여 제1 전압 공급원은 그라운드 전압(GND)을 공급할 수 있고, 제1 스위칭 소자(SW1)는 턴온되어 이 그라운드 전압(GND)을 소스라인(470)으로 전달할 수 있다.
나아가, 제2 스위칭 소자(SW2)의 일단에 연결된 제2 전압 공급원 즉, 추가 소스라인(610)도 동일한 그라운드 전압(GND)을 공급할 수 있고 제2 스위칭 소자(SW2)는 턴온되어 이 그라운드 전압(GND)을 소스라인(470)으로 전달할 수 있다.
위와 같이 그라운드 전압(GND)을 공급하는 전압 공급원을 두 개 이용하는 것은 아래와 같은 이유 때문이다.
리드 동작시 메모리 셀(MC)들의 프로그램 상태에 따라 소스라인(470)으로 흐르는 전류가 많거나 작아질 수 있고, 이러한 경우 소스라인(470)의 전압이 그라운드 전압(GND)으로 유지되지 못하고 변동하는 소스라인 바운싱(bouncing) 발생할 수 있다. 소스라인 바운싱이 발생하면, 비트라인(510)의 전압 레벨이 충분히 떨어지지 못할 수 있고, 그에 따라 선택된 메모리 셀(MC)의 데이터를 잘못 읽어내는 오류가 발생할 수 있다. 이러한 문제를 방지하기 위하여, 본 실시예에서는 제1 전압 공급원을 통하여 소스라인(470)에 그라운드 전압(GND)을 공급할 뿐만 아니라 추가 소스라인(610)을 통하여 그라운드 전압(GND)을 추가로 공급함으로써, 소스라인(470)이 그라운드 전압(GND)으로 유지되게 할 수 있다. 따라서, 리드 동작시의 오류 발생을 방지할 수 있다.
프로그램 동작 중에 메모리 셀(MC)의 데이터를 읽어내는 검증 동작도 위 리드 동작과 마찬가지로 수행될 수 있다.
한편, 전술한 실시예에서는 하나의 소스라인(470)에 연결된 메모리 스트링(UST)이 하나의 메모리 블록을 형성하는 경우에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 하나의 메모리 블록에 포함되는 소스라인(470)의 개수는 다양하게 변형될 수 있다. 다시 말하면, 하나의 메모리 블록은 둘 이상의 소스라인(470)에 연결된 메모리 스트링(UST)을 포함할 수 있다. 이에 대해서는 도 6에서 예시적으로 설명하기로 한다.
도 6은 본 발명의 다른 일실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이다. 전술한 실시예와의 차이점을 중심으로 설명한다.
도 6을 참조하면, 두 개의 소스라인(470)에 연결된 메모리 스트링(UST)이 하나의 메모리 블록을 형성할 수 있다. 제1 및 제2 스위칭 소자(SW1, SW2)는 메모리 블록별로 배치될 수 있고, 그에 따라 본 실시예에서는 하나의 제1 스위칭 소자(SW1) 하나의 제2 스위칭 소자(SW2)가 도시되었다. 두 개의 소스라인(470)은 제1 스위칭 소자(SW1)의 제1 접합(190A)에 공통적으로 연결될 수 있고, 또한, 제2 스위칭 소자(SW2)의 제2 접합(180B1)에 공통적으로 연결될 수 있다.
본 실시예의 장치에서 이레이즈 동작, 프로그램 동작 및 리드 동작은 전술한 실시예에서 설명한 것과 실질적으로 동일하다. 예컨대, 도 6의 메모리 블록이 선택된 메모리 블록인 경우, 프로그램 동작 또는 이레이즈 동작 수행시 제1 스위칭 소자(SW1)는 턴온되고 제2 스위칭 소자(SW2)는 턴오프될 수 있다. 또는, 도 6의 메모리 블록이 비선택된 메모리 블록인 경우, 프로그램 동작 또는 이레이즈 동작 수행시 제1 및 제2 스위칭 소자(SW1, SW2)는 모두 턴오프될 수 있다.
요약하자면, 메모리 블록은 2개 이상의 소스라인(470)을 포함할 수 있다. 이러한 경우 하나의 메모리 블록에 포함된 소스라인(470)은 하나의 제1 스위칭 소자(SW1)에 공통적으로 연결될 수 있고, 하나의 제2 스위칭 소자(SW2)에 공통적으로 연결될 수 있다. 그러나, 본 발명이 이에 한정되지 않으며, 메모리 블록이 2개 이상의 소스라인(470)을 포함하는 경우에도, 2개 이상의 소스라인(470) 각각에 제1 및 제2 스위칭 소자(SW1, SW2)가 연결될 수도 있다.
한편, 전술한 실시예들에서는 U자형 채널이 형성되고 그에 따라 소스라인(470)과 비트라인(510)이 모두 메모리 셀(MC) 상부에 배치되는 구조에 관하여 설명되었으나, 본 발명이 이에 한정되는 것은 아니며, 그 외의 3차원 비휘발성 메모리 장치들에도 적용 가능하다. 이에 대해서는 도 7 에서 예시적으로 설명하기로 한다.
도 7은 본 발명의 또 다른 일실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이다. 전술한 실시예와의 차이점을 중심으로 설명한다.
도 7을 참조하면, 제1 영역(A)의 기판(1100) 내에는 소스 영역(1200)이 배치될 수 있다. 소스 영역(1200)은 예컨대, 불순물 도핑 등에 의해 형성될 수 있다. 이러한 소스 영역(1200) 상에는 Z 방향으로 연장하면서 X 방향 및 Y 방향을 따라 배열되는 반도체 기둥(3900)이 배치될 수 있다. 반도체 기둥(3900)의 하단은 소스 영역(1200)과 접하고 상단은 비트라인(5100)과 접할 수 있다. 각 비트라인(5100)은 Y 방향으로 연장하여 Y 방향으로 배열되는 반도체 기둥(3900)과 연결될 수 있다. 반도체 기둥(3900)을 따라서는 소스 선택 라인(2800), 복수의 워드라인(2100) 및 드레인 선택 라인(2700)이 적층될 수 있다. 비트라인(5100) 상에는 추가 소스라인(6100)이 배치될 수 있다.
제2 영역(B)의 제1 스위칭 소자(SW1)의 제1 소스(1900A1) 및 제2 스위칭 소자(SW2)의 제2 소스(1900B1)는 제1 영역(A)의 기판(1100) 내에 형성된 소스 영역(1200)과 전기적으로 연결될 수 있다.
즉, 전술한 실시예와 상이한 본 실시예의 특징은 소스 영역(1200)이 메모리 셀 아래 예컨대 기판(1100) 내에 위치할 수 있다는 점이다. 이 때문에 소스 선택 라인(2800)이 워드라인(2100) 아래에 위치하고, 소스 영역(1220)과 제1 스위칭 소자(SW1) 또는 제2 스위칭 소자(SW2)를 연결시키는 도전 패턴은 ∩과 유사한 굽은 형상을 가질 수 있다. 이 외의 부분은 전술한 실시예들과 실질적으로 동일하므로 상세한 설명을 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110: 기판 130: 절연층
140: 백 게이트층 210: 워드라인
270: 드레인 선택 라인 280: 소스 선택 라인
390: 반도체 기둥 400: 연결 부재
470: 소스라인 480: 도전 콘택
510: 비트라인 610: 추가 소스라인
SW1: 제1 스위칭 소자 SW2: 제2 스위칭 소자

Claims (20)

  1. 기판에 대해 수직 방향으로 연장하는 반도체 기둥;
    상기 반도체 기둥을 따라 적층된 복수의 메모리 셀;
    상기 반도체 기둥의 상단 또는 하단과 연결되는 비트라인 및 제1 소스라인;
    상기 비트라인 및 상기 제1 소스라인 상에 배치되는 제2 소스라인;
    상기 제1 소스라인에 일단이 연결되고 제1 전압의 공급원에 타단이 연결되어 상기 제1 소스라인으로의 상기 제1 전압의 전달 여부를 제어하는 제1 스위칭 소자; 및
    상기 제1 소스라인에 일단이 연결되고 상기 제2 소스라인에 타단이 연결되어 상기 제2 소스라인으로부터 공급되는 제2 전압의 상기 제1 소스라인으로의 전달 여부를 제어하는 제2 스위칭 소자를 포함하는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 반도체 기둥은, 한 쌍의 제1 및 제2 반도체 기둥을 포함하고,
    상기 기판은, 상기 제1 및 제2 반도체 기둥을 연결시키는 연결부재를 포함하고,
    상기 비트라인은 상기 제1 반도체 기둥의 상단과 연결되고,
    상기 제1 소스라인은 상기 제2 반도체 기둥의 상단과 연결되는
    비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 소스라인은, 상기 기판 내에서 상기 반도체 기둥의 하단과 연결되도록 형성되고,
    상기 비트라인은 상기 반도체 기둥의 상단과 연결되는
    비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 제2 전압은, 그라운드 전압인
    비휘발성 메모리 장치.
  5. 제4 항에 있어서,
    리드 동작시, 상기 제1 전압은 그라운드 전압이고,
    상기 제1 스위칭 소자 및 상기 제2 스위칭 소자는 턴온되는
    비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    프로그램 동작 또는 이레이즈 동작시, 상기 제1 전압은 상기 프로그램 동작 또는 상기 이레이즈 동작을 위하여 상기 제1 소스라인에 요구되는 전압이고, 상기 제1 스위칭 소자는 턴온되고, 상기 제2 스위칭 소자는 턴오프되는
    비휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 제1 소스라인은, 복수의 제1 소스라인을 포함하고,
    상기 복수의 제1 소스라인 각각에 상기 제1 및 제2 스위칭 소자가 연결되고,이레이즈 동작 또는 프로그램 동작시, 상기 제1 전압은 상기 이레이즈 동작 또는 상기 프로그램 동작을 위하여 상기 제1 소스라인에 요구되는 전압이고, 상기 복수의 제1 소스라인 중 선택된 제1 소스라인에 연결된 상기 제1 스위칭 소자는 턴온되고, 비선택된 제1 소스라인에 연결된 상기 제1 스위칭 소자는 턴오프되는
    비휘발성 메모리 장치.
  8. 제7 항에 있어서,
    상기 이레이즈 동작 또는 상기 프로그램 동작시, 상기 복수의 제1 소스라인 각각에 연결된 상기 제2 스위칭 소자는 턴오프되는
    비휘발성 메모리 장치.
  9. 제1 항에 있어서,
    상기 제1 소스라인은, 복수의 제1 소스라인을 포함하고,
    상기 복수의 제1 소스라인 각각에 상기 제1 및 제2 스위칭 소자가 연결되고,
    리드 동작시, 상기 제1 전압 및 상기 제2 전압은 상기 리드 동작을 위하여 상기 제1 소스라인에 요구되는 전압이고, 상기 복수의 제1 소스라인 각각에 연결된 상기 제1 및 제2 스위칭 소자는 턴온되는
    비휘발성 메모리 장치.
  10. 제1 항에 있어서,
    상기 제1 소스라인은, 복수의 메모리 블록 각각에 포함되는 복수의 제1 소스라인을 포함하고, 상기 복수의 제1 소스라인은 대응하는 하나의 제1 스위칭 소자 및 대응하는 하나의 제2 스위칭 소자에 공통적으로 연결되고,
    이레이즈 동작 또는 프로그램 동작시, 상기 제1 전압은 상기 이레이즈 동작 또는 상기 프로그램 동작을 위하여 상기 제1 소스라인에 요구되는 전압이고, 상기 복수의 메모리 블록 중 선택된 메모리 블록에 포함된 복수의 제1 소스라인에 연결된 상기 제1 스위칭 소자는 턴온되고, 비선택된 메모리 블록에 포함된 복수의 제1 소스라인에 연결된 상기 제1 스위칭 소자는 턴오프되는
    비휘발성 메모리 장치.
  11. 제10 항에 있어서,
    상기 이레이즈 동작 또는 상기 프로그램 동작시, 상기 제2 스위칭 소자는 턴오프되는
    비휘발성 메모리 장치.
  12. 제1 항에 있어서,
    상기 제1 소스라인은, 복수의 메모리 블록 각각에 포함되는 복수의 제1 소스라인을 포함하고, 상기 복수의 제1 소스라인은 대응하는 하나의 제1 스위칭 소자 및 대응하는 하나의 제2 스위칭 소자에 공통적으로 연결되고,
    리드 동작시, 상기 제1 전압 및 상기 제2 전압은 상기 리드 동작을 위하여 상기 제1 소스라인에 요구되는 전압이고, 상기 제1 및 제2 스위칭 소자는 턴온되는
    비휘발성 메모리 장치.
  13. 제1 항에 있어서,
    상기 제1 스위칭 소자 또는 상기 제2 스위칭 소자는,
    상기 기판 상에 형성된 게이트 전극; 및
    상기 게이트 전극 양측의 상기 기판 내에 형성된 접합을 포함하는
    비휘발성 메모리 장치.
  14. 제1 항에 있어서,
    상기 제2 소스라인은,
    상기 제1 소스라인과 접하지 않는
    비휘발성 메모리 장치.
  15. 비트라인과 소스라인 사이에 직렬 연결된 복수의 메모리 셀을 포함하는 메모리 스트링;
    상기 소스라인에 일단이 연결되고, 프로그램 동작, 이레이즈 동작 또는 리드 동작시 요구되는 소스라인 전압의 공급원에 타단이 연결되어 상기 소스라인으로의 상기 소스라인 전압 전달 여부를 제어하는 제1 스위칭 소자; 및
    상기 소스라인에 일단이 연결되고 그라운드 전압의 공급원에 타단이 연결되어 상기 소스라인으로의 상기 그라운드 전압 전달 여부를 제어하는 제2 스위칭 소자를 포함하는
    비휘발성 메모리 장치.
  16. 제15 항에 있어서,
    상기 리드 동작시, 상기 제1 및 제2 스위칭 소자가 턴온되는
    비휘발성 메모리 장치.
  17. 제15 항에 있어서,
    상기 프로그램 동작 또는 상기 이레이즈 동작시, 상기 제1 스위칭 소자는 턴온되고, 상기 제2 스위칭 소자는 턴오프되는
    비휘발성 메모리 장치.
  18. 제15 항에 있어서,
    상기 소스라인은, 복수의 소스라인을 포함하고,
    상기 복수의 소스라인 각각에 상기 제1 및 제2 스위칭 소자가 연결되고,
    상기 이레이즈 동작 또는 프로그램 동작시, 상기 복수의 소스라인 중 선택된 소스라인에 연결된 상기 제1 스위칭 소자는 턴온되고, 비선택된 소스라인에 연결된 상기 제1 스위칭 소자는 턴오프되는
    비휘발성 메모리 장치.
  19. 제15 항에 있어서,
    상기 소스라인은, 복수의 메모리 블록 각각에 포함되는 복수의 소스라인을 포함하고, 상기 복수의 소스라인은 대응하는 하나의 제1 스위칭 소자 및 대응하는 하나의 제2 스위칭 소자에 공통적으로 연결되고,
    상기 이레이즈 동작 또는 프로그램 동작시, 상기 복수의 메모리 블록 중 선택된 메모리 블록에 포함된 복수의 소스라인에 연결된 상기 제1 스위칭 소자는 턴온되고, 비선택된 메모리 블록에 포함된 복수의 소스라인에 연결된 상기 제1 스위칭 소자는 턴오프되는
    비휘발성 메모리 장치.
  20. 제15 항에 있어서,
    상기 그라운드 전압 공급원은
    상기 소스라인과 직접 연결되지 않는 추가 소스라인인
    비휘발성 메모리 장치.
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