CN109841629B - 每位多单元的非易失性存储器单元 - Google Patents

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Abstract

本发明公开了一种每位多单元的NVM单元，其半导体基底，具有被沟槽隔离区域分开的第一、第二和第三OD区域，彼此平行并沿第一方向延伸，第一OD区域位于第二和第三OD区域之间。选择晶体管和字线晶体管设置在第一OD区域上。多个串联的浮置栅极晶体管设置在选择晶体管和字线晶体管之间，并设置在第一OD区域上。各浮置栅极晶体管包括第一浮置栅极延伸部，沿第二方向朝向第二OD区域延伸并与第二OD区域中的擦除栅极区域相邻。各浮置栅极晶体管包括第二浮置栅极延伸部，沿第二方向朝向第三OD区域延伸，电容耦合到第三OD区域中的控制栅极区域。

Description

每位多单元的非易失性存储器单元
技术领域
本发明涉及半导体存储器技术领域，特别涉及一种单层多晶硅(single-poly)、每位多单元(multi-cell per bit)的非易失性存储器(nonvolatile memory，NVM)器件。
背景技术
非易失性存储器被广泛应用在各种电子装置，因为即使没有电力供应，它也可以保留已储存的数据数据。根据编程次数的限制，非易失性存储器分为多次可编程(MTP)存储器和一次性可编程(OTP)存储器。MTP是可多次读和写的。通常MTP具有用于写入和读取数据的单个电荷存储区(即1位1存储器单元或1cell/bit)。
现有技术的非易失性存储器单元包括用于存储例如电子的电荷的一个浮置栅极晶体管，以及用于使浮置栅极晶体管能够执行相应操作的一个或两个选择晶体管。浮置栅极可以通过用于编程操作和擦除操作的耦合器件来控制。晶体管的状态由捕获于浮动栅极的电荷来定义。
非易失性存储器的一个重要特性是数据保留，它被定义为写入数据在足够程度下持续存在于浮置栅极的时间。通常，导致电荷从浮置栅极消失的泄漏电流应该足够小以使在几年(例如十年)的时间内存储器可以保持使用而不需要重新写入。
但是，随着器件尺寸不断缩小，使得栅极氧化层变得越来越薄。由于电子从浮置栅极到基底的隧穿效应，薄的栅极氧化层会恶化浮置栅极处的电荷损失。重复的编程(PGM)/擦除(ERS)操作也会损害存储器的可靠性。随着重写周期的次数超过一预定的范围，编程和擦除状态之间的差异将变得太小而无法被识别，导致耐久性故障(endurance failure)。因此，所述技术领域仍需要改良的非易失性存储器，使其具备更佳的数据保持特性。
发明内容
本发明的主要目的是提供一种改良的单层多晶硅、每位多单元的非易失性存储器单元，其具有串联的存储单元(storage cell)和较小的存储器单元面积。
根据本发明一实施例公开的一种每位多单元的非易失性存储器(NVM)单元，包括半导体基底，包括通过沟槽隔离区域彼此分开的第一氧化物界定(OD)区域、第二氧化物界定(OD)区域和第三氧化物界定(OD)区域，其中第一、第二和第三OD区域彼此平行并沿第一方向延伸，第一OD区域位于第二OD区域和第三OD区域之间。选择晶体管设置在第一OD区域上。字线晶体管设置在第一OD区域上。多个串联连接的单层多晶硅浮置栅极晶体管设置在选择晶体管和字线晶体管之间。单层多晶硅浮置栅极晶体管设置在第一OD区域上。每个单层多晶硅浮置栅极晶体管包括沿第二方向连续地朝向第二OD区域延伸并且与设置在第二OD区域中的擦除栅极区域相邻的第一浮置栅极延伸部。每个单层多晶硅浮置栅极晶体管包括沿第二方向连续地朝向第三OD区域延伸的第二浮置栅极延伸部。第二浮置栅极延伸部电容耦合到第三OD区域中的控制栅极区域。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合附图详细说明。但是，如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1绘示出根据本发明的一个实施例的单层多晶硅、每位多单元的非易失性存储器(NVM)单元的示例性布局平面图；
图2是沿着图1的切线I-I’截取的剖面示意图；
图3是沿着图1中的切线II-II’截取的剖面示意图；
图4是图1中的单层多晶硅、每位多单元的非易失性存储器单元的等效电路图；
图5例示用于编程、擦除或读取图4中的单层多晶硅、每位多单元的NVM单元的操作条件表；
图6例示本发明另一实施例的单层多晶硅、每位多单元的NVM单元的布局示意图；以及
图7至图9为根据本发明的实施例所例示由图1至图4所示的单层多晶硅、每位多单元的NVM单元组成的非易失性存储器阵列的部分电路图及操作条件示意图。
其中，附图标记说明如下：
Figure BDA0001753118790000031
Figure BDA0001753118790000041
Figure BDA0001753118790000051
具体实施方式
在以下描述中，给出了许多具体细节以提供对本发明的完整理解。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实施本发明。此外，部分的系统配置和工艺步骤，因为是本领域技术人员公知的，所以未详细公开。本发明可应用于其他实施例，并且在不脱离本发明的范围的情况下进行结构、逻辑和电性改变。
同样地，绘示出装置的实施例的附图是半图解的而不是按比例的，并且为了清楚地呈现，在附图中夸大了一些尺寸。而且，在公开和描述多个实施例具有共同的一些特征的情况下，为了便于说明和描述，通常将用相同的附图标记来描述相同或相似的特征。
在本技术领域中，专有名词“氧化物界定(OD)区域”(“OD”区域有时被称为“氧化物界定”区域或“氧化物定义”区域)通常指基底的硅主表面上除了局部氧化硅(LOCOS)或浅沟槽绝缘(STI)区域之外的区域。专有名词“氧化物界定(OD)区域”也通常指“有源区域(active area)”，即用来形成及操作例如晶体管等主动电路器件的区域。
图1绘示出根据本发明的一个实施例的单层多晶硅、每位多单元的非易失性存储器(NVM)单元的示例性布局平面图。图2是沿着图1的切线I-I’截取的剖面示意图。图3是沿着图1中的切线II-II’截取的剖面示意图。图4是图1中的单层多晶硅、每位多单元的非易失性存储器单元的等效电路图。
实施例所示NVM存储器单元结构可以用作多次可编程(MTP)存储单元。应该理解，本发明也可以适用于其他存储器器件或装置。虽然图1至图4示例性的绘示出每位双单元(每位元双存储单元)的NVM单元，但应理解，根据设计要求，串联连接的存储单元的数量可以大于2。
如图1至图4所示，本发明单层多晶硅、每位多单元的NVM单元1是被制作在第一导电型的半导体基底100上，例如P型掺杂硅基底(P-Sub)上。在半导体基底100上提供至少三个隔离的氧化物界定(OD)区域100a，100b和100c，其由沟槽隔离区域110彼此分离。OD区域100a、100b和100c彼此平行并且沿着第一方向或参考x轴延伸。本发明单层多晶硅、每位多单元的NVM单元1是被制作在三个OD区域100a、100b和100c上。
根据本发明实施例，本发明单层多晶硅、每位多单元的NVM单元1可以具有相对于想象的中心线S的对称布局。根据本发明实施例，沟槽隔离区域110可以是浅沟槽隔离(STI)区域，但不限于此。
如图1和图3所示，根据本发明实施例，OD区域100a形成在第一导电型的离子井101内，例如P型井(PW)，OD区域100b形成在第二导电型的离子井102内，例如N型井(NW)，OD区域100c形成在第二导电型的离子井103内，例如N型井(NW)。根据本发明实施例，离子井101、102和103的深度可以比STI区域的底部深，但是不限于此。在操作时，半导体基底100被施加一基底电压VP-Sub。
如图1、图2和图4所示，根据本发明实施例，单层多晶硅、每位多单元的NVM单元1包括选择晶体管21、字线晶体管22和在选择晶体管21与字线晶体管22之间的两个串联连接的存储单元A和B。根据本发明实施例，例如，所述两个串联连接的存储单元A和B可以是两个串联连接的单层多晶硅浮置栅极晶体管31和32。两个串联连接的存储单元A和B的一端是电耦合到选择晶体管21的一连接端，并且两个串联连接的存储单元A和B的另一端电耦合到字线晶体管22的一连接端。选择晶体管21、字线晶体管22和两个串联连接的存储单元A和B可以直接形成在OD区域100a上。
根据本发明实施例，选择晶体管21可以是NMOS晶体管，并且可以包括P型井101中的源极掺杂区121、与源极掺杂区121间隔开的共享掺杂区122、在源极掺杂区121和共享掺杂区122之间且靠近半导体基底100的主表面的选择栅极沟道区域210、覆盖选择栅极沟道区域210的选择栅极(SG)212，以及在选择栅极212和选择栅极沟道区域210之间的栅极介电层211。在操作时，选择栅极(SG)212耦合到选择栅极电压VSG。根据本发明实施例，选择栅极(SG)212可以由N+掺杂的多晶硅栅极所构成，但不限于此。间隙壁(未示出)可以形成在选择栅极(SG)212的相对侧壁上。
根据本发明实施例，源极掺杂区121和共享掺杂区122可以具有第二导电型。例如，源极掺杂区121和共享掺杂区122可以是N+掺杂区。根据本发明实施例，源极掺杂区121可以电耦合到源极线SL。在操作时，源极掺杂区121被施加一源极线电压VSL。
根据本发明实施例，字线晶体管22可以是NMOS晶体管并且可以包括P型井101中的共享掺杂区124、与共享掺杂区124间隔开的漏极掺杂区125，在共享掺杂区124和漏极掺杂区125之间且靠近半导体基底100的主表面的沟道区域220、覆盖沟道区域220的字线(WL)222，以及在字线(WL)222和沟道区域220之间的栅极介电层221。在操作时，字线(WL)222耦合到字线电压VWL。根据本发明实施例，字线(WL)222可以由N+掺杂的多晶硅栅极所构成，但不限于此。间隙壁(未示出)可以形成在字线(WL)222的相对侧壁上。
根据本发明实施例，共享掺杂区124和漏极掺杂区125可以具有第二导电型。例如，共享掺杂区124和漏极掺杂区125可以是N+掺杂区。根据本发明实施例，漏极掺杂区125可以电耦合到位线BL。在操作时，漏极掺杂区125被施加一位线电压VBL。
根据本发明实施例，浮置栅极晶体管31和32直接形成在OD区域100a上。浮置栅极晶体管31通过共享掺杂区122串联耦合到选择晶体管21。共享掺杂区122由浮置栅极晶体管31和选择晶体管21共享。根据本发明实施例，浮置栅极晶体管31通过共享掺杂区123串联连接到浮置栅极晶体管32。浮置栅极晶体管32通过共享掺杂区124串联耦合到字线晶体管22。
根据本发明实施例，在共享掺杂区122、123和124上未形成接触器件。
浮置栅极晶体管31包括OD区域100a上的浮置栅极(FG)312。根据本发明实施例，浮置栅极312由单层多晶硅组成，例如N+掺杂多晶硅。根据本发明实施例，浮置栅极312是单层多晶硅栅极，也就是说，没有额外的栅极层堆叠在浮置栅极312上。浮置栅极晶体管31还包括在浮置栅极(FG)312的一侧的共享掺杂区122，在浮置栅极312与共享掺杂区122相对的另一侧的共享掺杂区123、共享掺杂区122与共享掺杂区123之间的浮置栅极沟道区域310，以及介于浮置栅极312与浮置栅极沟道区域310之间的栅极介质层311。在浮置栅极312的相对侧壁上可以形成间隙壁(未示出)。
浮置栅极晶体管32包括OD区域100a上的浮置栅极(FG)322。根据本发明实施例，浮置栅极322由单层多晶硅组成，例如N+掺杂多晶硅。根据本发明实施例，浮置栅极322是单层多晶硅栅极，也就是说，在浮置栅极312上不叠加额外的栅极层。浮置栅极晶体管32还包括在浮置栅极(FG)322的一侧的共享掺杂区123、在浮置栅极322与共享掺杂区123相对的另一侧的共享掺杂区124、共享掺杂区123与共享掺杂区124之间的浮置栅极沟道区域320，以及介于浮置栅极322与浮置栅极沟道区域320之间的栅极介电层321。间隙壁(未示出)可以形成在浮置栅极322的相对侧壁上。
根据本发明实施例，浮置栅极晶体管31和32是作为单层多晶硅、每位多单元的NVM单元1的电荷存储器件。浮置栅极晶体管31和32是以同步的方式操作(例如，编程或擦除)。例如，在编程操作后，两个串联连接的浮置栅极晶体管31和32均处于编程状态。在擦除操作后，两个串联连接的浮置栅极晶体管31和32均处于擦除状态。
根据本发明实施例，沟道区域210具有沟道长度L1，沟道区域220具有沟道长度L3，并且浮置栅极沟道区域310、320具有沟道长度L2。根据本发明实施例，L2小于L1或L3。例如，L2可以是L1或L3的50～90％。
根据本发明实施例，浮置栅极晶体管31被设置在紧邻浮置栅极晶体管32的一侧。根据本发明实施例，浮置栅极312、322之间的距离(或间隔)S2小于选择栅极(SG)212与浮置栅极312之间的距离(或间隔)S1或字线(WL)222与浮置栅极322之间的距离S3。
从图1和图3中可以看出，根据本发明实施例，本发明单层多晶硅、每位多单元的NVM单元1还包括浮置栅极延伸部312a和322a，其分别从浮置栅极312和322连续延伸到OD区域100b并且邻近于擦除栅极(EG)区域30，其电耦合到擦除线EL。从图3中可以看出，浮置栅极延伸部322a穿过位于OD区域100a与OD区域100b之间的沟槽隔离区域110，并部分地与OD区域100b重叠，从而电容耦合至EG区域30。从上方观察时，浮置栅极延伸部322a可呈细长形状并且沿着第二方向或参考y轴延伸。根据本发明实施例，第一方向与第二方向正交。
EG区域30可以包括重掺杂区302，例如与浮置栅极延伸322a相邻的P+掺杂区。在例如擦除操作的操作中，重掺杂区302电耦合到擦除线电压(VEL)。根据本发明实施例，本发明单层多晶硅、每位多单元的NVM单元1的擦除操作涉及隧穿机制，所述隧穿机制经由浮置栅极延伸部312a和322a同时从浮置栅极312和322移除电子。
根据本发明实施例，本发明单层多晶硅、每位多单元的NVM单元1还包括分别从浮置栅极312和322连续地延伸到OD区域100c的浮置栅极延伸部312b和322b，其中OD区域100c与OD区域100b相对。每个浮置栅极延伸部312b、322b可以包括扩展的头部，电容耦合到OD区域100c中的控制栅极(CG)区域40，以便提供更大的耦合比。其中，CG区域40电连接到控制线(CL)。
CG区域40可以包括重掺杂区402，例如与浮置栅极延伸部322b相邻的P+掺杂区。在操作时，重掺杂区402被施加一控制线电压VCL。
根据本发明实施例，各单层多晶硅浮置栅极晶体管31和32的阈值电压(VTH)小于选择晶体管21的阈值电压或字线晶体管22的阈值电压。
图5例示本发明一实施例用于编程、擦除或读取图4中的单层多晶硅、每位多单元的NVM单元1的操作条件表。例如，在NVM单元1的编程(PGM)操作期间，提供给重掺杂区402的控制线电压VCL是VPP。提供给重掺杂区302的擦除线电压VEL是VPP(VCL＝VEL＝VPP)。提供给选择晶体管21的选择栅极212的选择栅极电压VSG是VDD。提供给字线晶体管22的字线222的字线电压VWL也是VDD(VSG＝VWL＝VDD)，其中VPP>VDD>0V。提供给选择晶体管21的源极掺杂区121的源极线电压VSL是0V(VSL＝0V)。位线电压VBL是0V(VBL＝0V)。施加到半导体基底100的基底电压VP-Sub是0V。在这些条件下，通过Fowler-Nordheim(FN)隧穿机制将电子注入浮置栅极312和322。
在NVM单元1的擦除(ERS)操作期间，提供给重掺杂区402的控制线电压VCL是0V(VCL＝0V)。提供给重掺杂区302的擦除线电压VEL是VPP(VEL＝VPP)。提供给选择晶体管21的选择栅极212的选择栅极电压VSG是VDD。提供给字线晶体管22的字线222的字线电压VWL也是VDD(VSG＝VWL＝
VDD)，其中VPP>VDD>0V。提供给选择晶体管21的源极掺杂区121的源极线电压VSL是0V(VSL＝0V)。位线电压VBL是0V(VBL＝0V)。施加到半导体基底100的基底电压VP-Sub是0V。在这些条件下，通过FN隧穿机制从浮置栅极312和322拉出电子。由于非易失性存储器结构是每位多单元结构，所以存储器阵列的位故障率可以大大降低。
图6例示本发明另一实施例的单层多晶硅、每位多单元的NVM单元的布局示意图，其中相同的区域、层或器件仍沿用相同的数字编号表示。如图6所示，示例性的每位多单元的NVM单元2包括四个串联连接的存储浮置栅极晶体管31～34，在选择晶体管21和字线晶体管22之间形成存储单元A～D的串。浮置栅极晶体管31和32直接形成在OD区域100a上。浮置栅极晶体管31通过共享掺杂区122串联耦合到选择晶体管21。共享掺杂区122由浮置栅极晶体管31和选择晶体管21共享。根据本发明实施例，浮置栅极晶体管34通过共享掺杂区124串联耦合到字线晶体管22。
根据本发明实施例，同样地，浮置栅极延伸部312a、322a、332a、342a分别从浮置栅极312、322、332、342连续延伸到OD区域100b并且与擦除闸(EG)区域30相邻，其连接到擦除线EL。当从上方观察时，浮置栅极延伸部312a、322a、332a、342a可以是细长形状并且沿着第二方向或参考y轴延伸。
浮置栅极延伸部312b、322b、332b、342b分别从浮置栅极321、322、332、342连续地延伸到OD区域100b，OD区域100b相对于OD区域100c。不同于图1中的NVM单元1，各浮置栅极延伸部312b、322b、332b、342b不包括扩大的头部。浮置栅极延伸部312b、322b、332b、342b在从上方观察时具有细长形状并且沿着第二方向或参考y轴延伸。根据本发明实施例，浮置栅极延伸部312b、322b、332b、342b和浮置栅极延伸部312a、322a、332a、342a可具有相同的线宽。
图7至图9为根据本发明的实施例所例示由图1至图4所示的单层多晶硅、每位多单元的NVM单元1组成的非易失性存储器阵列的部分电路示意图。为简化说明，仅显示2单元x2单元的存储器阵列，图中还显示了用于此2单元x2单元的存储器阵列的操作条件。
如图7所示，存储单元Unit-1被选择和编程。电压VPP施加到控制线CL<01>。将电压VPP施加到擦除线EL<01>。电压VDD施加到选择闸/字线SG/WL<01>，其中VPP>VDD>0V。源极线SL<00>和位线BL<00>接地。施加到半导体基底P-Sub的基底电压VP-Sub是0V。
对于阵列的同一行上未选定的存储单元Unit-2，采用编程禁止(programinhibit)操作条件。电压VPP施加到控制线CL<01>。将电压VPP施加到擦除线EL<01>。电压VDD被施加到选择栅极/字线SG/WL<01>。电压VDD被施加到源极线SL<01>和位线BL<01>。施加到半导体基底P-Sub的基底电压VP-Sub是0V。
对于未选定的存储单元Unit-3，电压0V施加到控制线CL<00>。电压0V被施加到擦除线EL<00>。电压0V被施加到选择栅极/字线SG/WL<00>。源极线SL<00>和位线BL<00>接地。施加到半导体基底P-Sub的基底电压VP-Sub是0V。
对于未选择的存储单元Unit-4，电压0V施加到控制线CL<00>。电压0V被施加到擦除线EL<00>。电压0V被施加到选择栅极/字线SG/WL<00>。电压VDD被施加到源极线SL<01>和位线BL<01>。施加到半导体基底P-Sub的基底电压VP-Sub是0V。
如图8所示，存储单元Unit-1和Unit-2被选择和擦除。将电压0V施加到控制线CL<01>。将电压VPP施加到擦除线EL<01>。电压VDD施加到选择闸/字线SG/WL<01>，其中VPP>VDD>0V。源极线SL<00>、SL<01>和位线BL<00>、BL<01>接地。施加到半导体基底P-Sub的基底电压VP-Sub是0V。
对于未选择的存储单元Unit-3和Unit-4，将电压0V施加到控制线CL<00>。电压0V被施加到擦除线EL<00>。电压0V被施加到选择栅极/字线SG/WL<00>。源极线SL<00>、SL<01>和位线BL<00>、BL<01>接地。施加到半导体基底P-Sub的基底电压VP-Sub是0V。
如图9所示，选择并读取存储单元Unit-1。在读取模式操作下，电压0V～VDD(例如0～5V)被施加到控制线CL<01>。电压0V～VDD(例如0～5V)被施加到擦除线EL<01>。电压VDD被施加到选择栅极/字线SG/WL<01>。源极线SL<00>接地。电压VDD被施加到位线BL<00>。施加到半导体基底P-Sub的基底电压VP-Sub是0V。
对于阵列的同一行上的未选择的存储单元Unit-2，将电压0V～VDD施加到控制线CL<01>。在擦除线EL<01>上施加0V～VDD的电压。电压VDD被施加到选择栅极/字线SG/WL<01>。将电压0V施加到源极线SL<01>和位线BL<01>。施加到半导体基底P-Sub的基底电压VP-Sub是0V。
对于未选定的存储单元Unit-3，电压0V施加到控制线CL<00>。电压0V被施加到擦除线EL<00>。电压0V被施加到选择栅极/字线SG/WL<00>。源极线SL<00>接地。电压VDD被施加到位线BL<00>。施加到半导体基底P-Sub的基底电压VP-Sub是0V。
对于未选择的存储单元Unit-4，电压0V施加到控制线CL<00>。电压0V被施加到擦除线EL<00>。电压0V被施加到选择栅极/字线SG/WL<00>。源极线SL<01>和位线BL<01>接地。施加到半导体基底P-Sub的基底电压VP-Sub是0V。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (22)

1.一种每位多单元的非易失性存储器单元，其特征在于，包含：
一半导体基底，包括通过沟槽隔离区域彼此分开的第一氧化物界定区
域、第二氧化物界定区域和第三氧化物界定区域，其中第一、第二和第三氧化物界定区域彼此平行并沿一第一方向延伸，并且其中第一氧化物界定区域位于第二氧化物界定区域和第三氧化物界定区域之间；以及
多数个串联连接的单层多晶硅浮置栅极晶体管，设置在所述第一氧化物界定区域上；
其中各所述串联连接的单层多晶硅浮置栅极晶体管包括沿一第二方向连续向所述第二氧化物界定区域延伸并与设置在所述第二氧化物界定区域中的一擦除栅极区域相邻的第一浮置栅极延伸部；
其中各所述串联连接的单层多晶硅浮置栅极晶体管包括沿第二方向连续向所述第三氧化物界定区域延伸的第二浮置栅极延伸部，并且其中所述第二浮置栅极延伸部电容耦合到所述第三氧化物界定区域中的一控制栅极区域。
2.根据权利要求1所述的每位多单元的非易失性存储器单元，其特征在于，另包括设置在所述第一氧化物界定区域上的一选择晶体管。
3.根据权利要求2所述的每位多单元的非易失性存储器单元，其特征在于，另包括设置在所述第一氧化物界定区域上的一字线晶体管。
4.根据权利要求3所述的每位多单元的非易失性存储器单元，其特征在于，所述第一氧化物界定区域设置在一P型井内。
5.根据权利要求3所述的每位多单元的非易失性存储器单元，其特征在于，所述串联连接的单层多晶硅浮置栅极晶体管的一端电连接到所述选择晶体管的一连接端。
6.根据权利要求5所述的每位多单元的非易失性存储器单元，其特征在于，所述串联连接的单层多晶硅浮置栅极晶体管的另一端电耦合到所述字线晶体管的一连接端。
7.根据权利要求4所述的每位多单元的非易失性存储器单元，其特征在于，所述选择晶体管是NMOS选择晶体管，并且包括所述P型井中的一N+源极掺杂区、与N+源极掺杂区间隔开的一第一N+共享掺杂区、所述N+源极掺杂区和所述第一N+共享掺杂区之间的一选择栅极沟道区域，以及覆盖所述选择栅极沟道区域的一选择栅极。
8.根据权利要求7所述的每位多单元的非易失性存储器单元，其特征在于，所述N+源极掺杂区电耦合到一源极线。
9.根据权利要求7所述的每位多单元的非易失性存储器单元，其特征在于，所述串联连接的单层多晶硅浮置栅极晶体管通过所述第一N+共享掺杂区电耦合到所述选择晶体管。
10.根据权利要求4所述的每位多单元的非易失性存储器单元，其特征在于，所述字线晶体管是NMOS字线晶体管，并且包括所述P型井中的一第二N+共享掺杂区、与第二N+共享掺杂区间隔开的一N+漏极掺杂区、所述第二N+共享掺杂区与所述N+漏极掺杂区之间的一沟道区域，以及覆盖所述沟道区域的一字线。
11.根据权利要求10所述的每位多单元的非易失性存储器单元，其特征在于，所述N+漏极掺杂区电耦合到一位线。
12.根据权利要求10所述的每位多单元的非易失性存储器单元，其特征在于，所述串联连接的单层多晶硅浮置栅极晶体管通过所述第二N+共享掺杂区电耦合到所述字线晶体管。
13.根据权利要求3所述的每位多单元的非易失性存储器单元，其特征在于，各所述串联连接的单层多晶硅浮置栅极晶体管的阈值电压小于所述选择晶体管或所述字线晶体管的阈值电压。
14.根据权利要求1所述的每位多单元的非易失性存储器单元，其特征在于，所述串联连接的单层多晶硅浮置栅极晶体管以同步方式操作。
15.根据权利要求1所述的每位多单元的非易失性存储器单元，其特征在于，所述第二氧化物界定区域设置在一N型井内。
16.根据权利要求1所述的每位多单元的非易失性存储器单元，其特征在于，所述第三氧化物界定区域位于一N型井内。
17.根据权利要求1所述的每位多单元的非易失性存储器单元，其特征在于，所述擦除栅极区域电耦合到一擦除线。
18.根据权利要求1所述的每位多单元的非易失性存储器单元，其特征在于，所述第一浮置栅极延伸部横越所述第一氧化物界定区域与所述第二氧化物界定区域之间的沟槽隔离区域，并与所述第二氧化物界定区域部分重叠，以电容耦合至所述擦除栅极区域。
19.根据权利要求1所述的每位多单元的非易失性存储器单元，其特征在于，所述控制栅极区域电耦合到一控制线。
20.根据权利要求3所述的每位多单元的非易失性存储器单元，其特征在于，各所述串联连接的单层多晶硅浮置栅极晶体管的沟道长度短于选择晶体管或字线晶体管的沟道长度。
21.一种非易失性存储器器件，其特征在于，包含：
由权利要求2所述的每位多单元的非易失性存储器单元构成的存储器阵列。
22.一种非易失性存储器器件，其特征在于，包含：
由权利要求3所述的每位多单元的非易失性存储器单元构成的存储器阵列。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10964708B2 (en) * 2018-06-26 2021-03-30 Micron Technology, Inc. Fuse-array element
US11164881B2 (en) * 2018-09-11 2021-11-02 Globalfoundries Singapore Pte. Ltd. Transistor device, memory arrays, and methods of forming the same
US11245680B2 (en) * 2019-03-01 2022-02-08 Analog Devices, Inc. Garbled circuit for device authentication
US11031779B2 (en) * 2019-06-14 2021-06-08 Ememory Technology Inc. Memory system with a random bit block
KR102364652B1 (ko) * 2019-08-01 2022-02-21 한국전자통신연구원 화이트박스 암호화를 이용한 puf 기반 사물인터넷 디바이스 인증 장치 및 방법
KR102607847B1 (ko) * 2019-08-06 2023-11-30 에스케이하이닉스 주식회사 반도체 메모리 장치
US11387242B2 (en) * 2020-03-03 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory (NVM) cell structure to increase reliability
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit
US11527551B2 (en) * 2020-10-30 2022-12-13 Ferroelectric Memory Gmbh Memory cell arrangements and methods thereof
CN114512489A (zh) * 2020-11-16 2022-05-17 力旺电子股份有限公司 非挥发性存储器的存储单元
KR102593608B1 (ko) * 2022-09-15 2023-10-23 전남대학교산학협력단 집속 이온빔 공격 검출 방법 및 이를 위한 보안 회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1495907A (zh) * 1996-11-15 2004-05-12 Lg�뵼����ʽ���� 非易失性存储装置
CN105261618A (zh) * 2014-05-30 2016-01-20 力旺电子股份有限公司 非挥发性存储器单元

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2243173A1 (en) * 1997-07-17 1999-01-17 Pitney Bowes Inc. System and method for secure data transmission
US6249410B1 (en) * 1999-08-23 2001-06-19 Taiwan Semiconductor Manufacturing Company ESD protection circuit without overstress gate-driven effect
US6556398B1 (en) * 1999-10-05 2003-04-29 Winbond Electronics Corporation Voltage tolerance ESD protection circuit
US6577481B2 (en) * 2000-11-07 2003-06-10 Texas Instruments Incorporated Cascoded NPN electrostatic discharge protection circuit
CN1153291C (zh) * 2001-03-28 2004-06-09 华邦电子股份有限公司 集成电路的静电保护电路
JP2002313949A (ja) * 2001-04-13 2002-10-25 Fuji Electric Co Ltd 過電圧保護回路
US7291887B2 (en) * 2002-06-19 2007-11-06 Windbond Electronics Corp. Protection circuit for electrostatic discharge
US7064978B2 (en) 2002-07-05 2006-06-20 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
CN100440775C (zh) * 2002-10-31 2008-12-03 华为技术有限公司 一种加密通讯方法和装置
US7027276B2 (en) * 2004-04-21 2006-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage ESD protection circuit with low voltage transistors
TWI261407B (en) * 2004-08-03 2006-09-01 Ememory Technology Inc Charge pump circuit
US7203045B2 (en) * 2004-10-01 2007-04-10 International Business Machines Corporation High voltage ESD power clamp
JP4800109B2 (ja) * 2005-09-13 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
US8290150B2 (en) * 2007-05-11 2012-10-16 Validity Sensors, Inc. Method and system for electronically securing an electronic device using physically unclonable functions
JP5487966B2 (ja) 2007-07-03 2014-05-14 日本電気株式会社 データ暗号化／復号化処理方法およびデータ処理装置
US20090136038A1 (en) 2007-11-27 2009-05-28 Ememory Technology Inc. Apparatus for receiving encrypted digital data and cryptographic key storage unit thereof
TW200929781A (en) * 2007-12-24 2009-07-01 Princeton Technology Corp ESD protecting circuit
CN101599487B (zh) * 2008-06-05 2011-04-13 智原科技股份有限公司 静电放电检测电路与其相关方法
KR20100079960A (ko) 2008-12-31 2010-07-08 삼성전자주식회사 플래시 메모리 소자의 제조방법
CN102083019A (zh) * 2009-11-30 2011-06-01 徐克林 一种手机短信加密方法
EP2526505B1 (en) * 2010-01-20 2015-06-17 Intrinsic ID B.V. Device and method for obtaining a cryptographic key
US8958245B2 (en) * 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
CN102315633B (zh) * 2010-07-06 2014-04-23 瑞昱半导体股份有限公司 静电防护电路
DE102011081421A1 (de) 2011-08-23 2013-02-28 Siemens Ag System zur sicheren Übertragung von Daten und Verfahren
US9396357B2 (en) * 2011-12-06 2016-07-19 Intrisic Id B.V. Physically unclonable function (PUF) with improved error correction
US9001479B2 (en) * 2012-02-07 2015-04-07 Mediatek Inc. ESD protection circuit
CN102611093A (zh) * 2012-03-20 2012-07-25 上海艾为电子技术有限公司 静电放电电路
US8750502B2 (en) * 2012-03-22 2014-06-10 Purdue Research Foundation System on chip and method for cryptography using a physically unclonable function
US8908341B2 (en) * 2012-04-04 2014-12-09 Globalfoundries Singapore Pte. Ltd. Power clamp for high voltage integrated circuits
CN103856321A (zh) * 2012-12-07 2014-06-11 观致汽车有限公司 一种数据加密解密方法及其系统
KR101978450B1 (ko) 2012-12-21 2019-05-14 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
US8885819B2 (en) * 2012-12-27 2014-11-11 Intel Corporation Fuse attestation to secure the provisioning of secret keys during integrated circuit manufacturing
US9018691B2 (en) 2012-12-27 2015-04-28 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9048834B2 (en) * 2013-01-16 2015-06-02 Intel Corporation Grouping of physically unclonable functions
DE102013203415B4 (de) 2013-02-28 2016-02-11 Siemens Aktiengesellschaft Erstellen eines abgeleiteten Schlüssels aus einem kryptographischen Schlüssel mittels einer physikalisch nicht klonbaren Funktion
US20140270177A1 (en) * 2013-03-15 2014-09-18 Ernie Brickell Hardening inter-device secure communication using physically unclonable functions
KR101488433B1 (ko) 2013-09-25 2015-02-03 숭실대학교산학협력단 Puf를 이용한 저장장치 및 저장장치의 인증 및 암호화 방법
US9236453B2 (en) 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
KR102132845B1 (ko) 2014-02-11 2020-07-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US9508396B2 (en) 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
EP3131032B1 (en) 2014-04-09 2021-09-22 ICTK Holdings Co., Ltd. Authentication apparatus and method
TWI569377B (zh) 2014-05-22 2017-02-01 力旺電子股份有限公司 非揮發性記憶體單元
US20160006348A1 (en) * 2014-07-07 2016-01-07 Ememory Technology Inc. Charge pump apparatus
JP6333702B2 (ja) 2014-10-28 2018-05-30 国立研究開発法人産業技術総合研究所 暗号鍵共有システムと暗号鍵共有方法
US9870939B2 (en) * 2014-11-30 2018-01-16 Globalfoundries Singapore Pte. Ltd. RC-stacked MOSFET circuit for high voltage (HV) electrostatic discharge (ESD) protection
CN104767383B (zh) * 2015-04-21 2017-07-14 苏州芯宽电子科技有限公司 一种低压四相位电荷泵升压电路
US9875378B2 (en) 2015-06-12 2018-01-23 QUALCOMOM Incorporated Physically unclonable function assisted memory encryption device techniques
FR3038416B1 (fr) 2015-06-30 2017-07-21 Maxim Integrated Products Dispositifs et procedes d'authentification bases sur des fonctions physiquement non clonables
CN107924645B (zh) * 2015-08-06 2021-06-25 本质Id有限责任公司 具有物理不可克隆功能的加密设备
US20170126414A1 (en) * 2015-10-28 2017-05-04 Texas Instruments Incorporated Database-less authentication with physically unclonable functions
CA2952941C (en) * 2016-01-08 2018-12-11 Sidense Corp. Puf value generation using an anti-fuse memory array
US9613714B1 (en) 2016-01-19 2017-04-04 Ememory Technology Inc. One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method
CN106972926B (zh) * 2017-03-29 2019-12-10 北京经纬恒润科技有限公司 一种无线汽车钥匙的加密解密方法、装置及系统
CN107169377B (zh) 2017-04-29 2020-05-22 苏州芯动科技有限公司 一种基于puf的数据存储系统

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1495907A (zh) * 1996-11-15 2004-05-12 Lg�뵼����ʽ���� 非易失性存储装置
CN105261618A (zh) * 2014-05-30 2016-01-20 力旺电子股份有限公司 非挥发性存储器单元

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
overview of puf-based hardware security solutions for the internet of things;Basel Halak, Mark Zwolinski and M. Syafiq Mispan;《2016 IEEE 59th International Midwest Symposium on Circuits and Systems (MWSCAS)》;20161031;16-19 *
非易失半导体存储器技术;刘明;《光学与光电技术》;20161010;6-9 *

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