KR102607847B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 기술에 따른 반도체 메모리 장치는 메모리 셀 어레이, 메모리 셀 어레이에 연결된 비트라인들, 및 비트라인들에 중첩되고 비트라인들로부터 서로 다른 거리로 이격된 제1 상부배선 및 제2 상부배선을 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 메모리 셀들의 집적도 향상을 위해, 3차원 반도체 메모리 장치가 제안된바 있다.
3차원 반도체 메모리 장치는 수직방향으로 연장된 채널구조에 의해 직렬로 연결된 다수의 메모리 셀들을 포함할 수 있다. 3차원 반도체 메모리 장치의 메모리 셀들에 저장된 데이터들은 게이트 유도 드레인 누설(Gate Induced Drain Leakage: GIDL) 전류를 이용하여 정공을 생성하는 GIDL 소거동작에 의해 소거될 수 있다.
본 발명의 실시 예들은 소거 효율을 향상시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 기판 상에 형성된 공통소스라인, 상기 공통소스라인 상에 형성된 메모리 셀 어레이, 상기 메모리 셀 어레이에 연결된 비트라인들, 상기 비트라인들에 중첩되도록 연장되고 제1 영역 및 제2 영역을 포함하되 상기 제2 영역에서보다 상기 제1 영역에서 더 얇은 두께를 갖는 절연막, 상기 절연막의 상기 제1 영역에 중첩된 제1 상부배선, 및 상기 절연막의 상기 제2 영역에 중첩된 제2 상부배선을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 기판 상에 형성된 공통소스라인, 상기 공통소스라인 상에 형성된 메모리 셀 어레이, 상기 메모리 셀 어레이에 연결된 비트라인들, 상기 비트라인들에 중첩되도록 연장된 절연막, 상기 절연막 상에 형성된 제1 상부배선, 및 상기 절연막 상에 형성되고 상기 제1 상부배선보다 상기 비트라인들로부터 더 멀리 이격된 제2 상부배선을 포함할 수 있다.
본 기술의 실시 예들은 비트라인들과 이에 중첩된 상부배선들 사이의 절연막 두께를 부분적으로 얇게 제어함으로써, 상부배선들 중 일부와 비트라인들 사이의 캐패시턴스를 증가시킬 수 있다.
본 기술의 실시 예들은 상부배선들 중 비트라인들에 상대적으로 가깝게 배치된 일부와 비트라인들 사이의 용량성 결합(capacitive coupling)을 통해, 상부배선들 중 일부에 인가되는 소거전압을 비트라인들에 전달할 수 있다. 이에 따라, 본 기술의 실시 예들은 소거 동작 동안 비트라인들에 인접한 메모리 스트링의 단부에 게이트 유도 드레인 누설(Gate Induced Drain Leakage: GIDL) 전류를 발생시켜 소거효율을 향상시킬 수 있다.
도 1 및 도 2는 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도들이다.
도 3은 일 실시 예에 따른 메모리 블록을 나타내는 등가회로도이다.
도 4는 메모리 셀 어레이에 중첩된 제1 상부배선들 및 제2 상부배선들에 대한 일 실시 예를 나타내는 도면이다.
도 5a 내지 도 5d는 일 실시 예에 따른 반도체 메모리 장치를 나타내는 도면들이다.
도 6a 내지 도 6d는 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 7 및 도 8을 다양한 실시 예에 따른 반도체 메모리 장치들을 나타내는 단면도들이다.
도 9는 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 10은 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
도 1 및 도 2는 일 실시 예에 따른 반도체 메모리 장치(10)를 나타내는 블록도들이다.
도 1은 반도체 메모리 장치(10)를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 로직회로(LC) 및 메모리 셀 어레이(40)를 포함한다. 로직회로(LC)는 내부전압생성부(Internal Voltage Generator: 20) 및 주변회로(Peripheral Circuit: 30)을 포함할 수 있다.
내부전압생성부(20)는 외부전압을 수신하여 다양한 내부전압들을 생성하도록 구성될 수 있다. 일 실시 예로서 내부전압들은 내부접지전압 및 내부전원전압을 포함할 수 있다.
주변회로(30)는 메모리 셀 어레이(40)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(40)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(40)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 주변회로(30)를 활성화시키기 위해 필요한 내부전압들은 내부전압생성부(20)로부터 생성되어 주변회로(30)로 공급될 수 있다.
도 2는 도 1에 도시된 주변회로(30)에 대한 일 실시 예를 나타내는 블록도이다.
도 2를 참조하면, 주변회로(30)는 제어로직(Control Logic: 39), 동작전압생성부(Operation Voltage Generator: 31), 로우디코더(Row decoder: 33), 소스라인드라이버(Source Line Driver: 37), 및 페이지 버퍼 그룹(Page Buffer Group: 35)을 포함할 수 있다.
메모리 셀 어레이(40)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 하나 이상의 드레인 셀렉트 라인들(DSLs), 다수의 워드라인들(WLs), 하나 이상의 소스 셀렉트 라인들(SSLs), 다수의 비트라인들(BLs) 및 적어도 하나의 공통소스라인(CSL)에 연결될 수 있다.
제어로직(39)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변회로(30)를 제어할 수 있다.
동작전압생성부(31)는 제어로직(39)의 제어에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(VOPs)을 생성할 수 있다. 동작 전압들(VOPs)은 프로그램 전압, 검증 전압, 패스 전압, 셀렉트 라인 전압 등을 포함할 수 있다.
로우디코더(33)는 제어로직(39)의 제어에 응답하여 메모리 블록을 선택할 수 있다. 로우디코더(33)는 선택된 메모리 블록에 연결된 드레인 셀렉트 라인들(DSLs), 워드라인들(WLs) 및 소스 셀렉트 라인들(SSLs)에 동작 전압들(VOPs)을 인가하도록 구성될 수 있다.
소스라인드라이버(37)는 공통소스라인(CSL)을 통해 메모리 셀 어레이(40)에 연결될 수 있다. 소스라인드라이버(37)는 제어로직(39)의 제어에 응답하여 공통소스라인(CSL)의 디스차지 동작을 수행하도록 구성될 수 있다. 소스라인드라이버(37)는 제어로직(39)의 제어에 응답하여 소거 동작 시, 공통소스라인(CSL)에 프리소거전압 및 소거전압을 인가할 수 있다.
페이지 버퍼 그룹(35)은 비트라인들(BLs)을 통해 메모리 셀 어레이(40)에 연결될 수 있다. 페이지 버퍼 그룹(35)은 제어로직(39)의 제어에 응답하여 프로그램 동작시 입출력 회로(미도시)로부터 수신되는 프로그램할 데이터를 임시 저장할 수 있다. 페이지 버퍼 그룹(35)은 제어로직(39)의 제어에 응답하여 리드 동작 또는 검증 동작 시, 비트 라인들(BLs)의 전압 또는 전류를 센싱할 수 있다. 페이지 버퍼 그룹(35)은 제어로직(39)의 제어에 응답하여 비트라인들(BLs)을 선택적으로 플로팅시킬 수 있다.
내부전압생성부(20)로부터 출력된 내부전압들은 주변회로(30)로 공급될 수 있다. 일 실시 예로서, 내부전압생성부(20)로부터 내부접지전압(VSSI)이 출력될 수 있다. 내부접지전압(VSSI)은 메모리 셀 어레이(40)에 중첩된 배선을 경유하여 주변회로(30)에 공급될 수 있다.
도 3은 일 실시 예에 따른 메모리 블록을 나타내는 등가회로도이다.
도 3을 참조하면, 메모리 블록은 공통소스라인(CSL)에 공통으로 연결된 다수의 메모리 셀 스트링들(STR)을 포함할 수 있다. 메모리 셀 스트링들(STR)은 다수의 비트라인들(BL1 내지 BLm)에 연결될 수 있다. 메모리 스트링들(STR)은 비트라인들(BL1 내지 BLm)에 각각 연결된 다수의 컬럼그룹들로 구분될 수 있다. 각 컬럼그룹의 메모리 스트링들(STR)은 그에 대응하는 비트라인에 병렬로 연결될 수 있다.
메모리 셀 스트링들(STR) 각각은 그에 대응하는 비트라인과 공통소스라인(CSL) 사이에 배치된 하나 이상의 드레인 셀렉트 트랜지스터들, 다수의 메모리 셀들 및 하나 이상의 소스 셀렉트 트랜지스터들을 포함할 수 있다. 드레인 셀렉트 트랜지스터들 각각의 게이트는 그에 대응하는 드레인 셀렉트 라인에 연결되고, 메모리 셀들 각각의 게이트는 그에 대응하는 워드라인에 연결되고, 소스 셀렉트 트랜지스터들 각각의 게이트는 그에 대응하는 소스 셀레트 라인에 연결될 수 있다.
일 실시 예로서, 메모리 셀 스트링들(STR) 각각은 드레인 셀렉트 라인(DSL), 다수의 워드라인들(WL1 내지 WLn), 소스 셀렉트 라인(SSL)에 연결될 수 있다. 이 경우, 메모리 셀 스트링들(STR) 각각은 드레인 셀렉트 라인(DSL)에 연결된 드레인 셀렉트 트랜지스터(DST), 워드라인들(WL1 내지 WLn)에 연결된 메모리 셀들(MC), 소스 셀렉트 라인(SSL)에 연결된 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다.
다수의 메모리 셀들(MC)은 직렬로 연결될 수 있다. 다수의 메모리 셀들(MC)과 그에 대응하는 비트라인 사이에 드레인 셀렉트 트랜지스터(DST)가 배치될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 그에 대응하는 비트라인에 연결된 접합영역을 포함할 수 있다. 다수의 메모리 셀들(MC)과 공통소스라인(CSL) 사이에 소스 셀렉트 트랜지스터(SST)가 배치될 수 있다. 소스 셀렉트 트랜지스터(SST)는 공통소스라인(CSL)에 연결된 접합영역을 포함할 수 있다.
메모리 셀 스트링들(STR) 각각의 구조는 도 3에 도시된 실시 예로 제한되지 않는다. 일 실시 예로서, 각각의 메모리 스트링(STR)은, 직렬로 연결된 다수의 메모리 셀들(MC)과 그에 대응하는 비트라인 사이에 배치됨과 아울러 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들을 포함할 수 있다. 이 경우, 비트라인들(BL1 내지 BLm)과 워드라인들(WL1 내지 WLn) 사이에 2층 이상의 드레인 셀렉트 라인들이 배치될 수 있다. 일 실시 예로서, 각각의 메모리 스트링(STR)은, 직렬로 연결된 다수의 메모리 셀들(MC)과 공통소스라인(CSL) 사이에 배치됨과 아울러 직렬로 연결된 2이상의 소스 셀렉트 트랜지스터들을 포함할 수 있다. 이 경우, 공통소스라인(CSL)과 워드라인들(WL1 내지 WLn) 사이에 2층 이상의 소스 셀렉트 라인들이 배치될 수 있다.
일 실시 예로서, 워드라인들(WL1 내지 WLn) 중 적어도 하나는 더미 워드라인으로 이용될 수 있다. 예를 들어, 소스 셀렉트 라인(SSL)에 인접한 워드라인(WL1) 또는 드레인 셀렉트 라인(DSL)에 인접한 워드라인(WLn) 중 적어도 하나는 더미 워드라인으로 이용될 수 있다.
반도체 메모리 장치의 소거 동작은 핫홀(hot hole) 형성구간 및 소거 구간을 포함할 수 있다.
도 2 및 도 3을 참조하면, 소거 동작의 핫홀 형성구간 동안, 로우 디코더(33)는 선택된 메모리 블록의 워드라인들(WL1 내지 WLn)을 플로팅 상태로 제어하고, 페이지 버퍼그룹(35)은 선택된 메모리 블록의 비트라인들(BL1 내지 BLm)을 플로팅 상태로 제어할 수 있다.
소거 동작의 핫홀 형성구간 동안, 동작전압생성부(31)는 게이트 유도 드레인 누설(Gate Induced Drain Leakage: GIDL) 전류를 발생시키기 위한 프리소거전압을 공통소스라인(CSL)에 인가할 수 있다. 이 때, 소스 셀렉트 라인(SSL)의 전압 레벨이 낮으면, 소스 셀렉트 라인(SSL)과 소스 셀렉트 트랜지스터(SST)의 접합영역 사이에 GIDL 전류가 발생될 수 있다. 일 실시 예로서, 소거 동작의 핫홀 형성구간 동안, 로우 디코더(33)는 소스 셀렉트 라인(SSL)을 접지전압 레벨로 제어할 수 있다.
GIDL 전류가 발생하되면, 핫 홀들이 생성될 수 있다. 생성된 핫 홀들은 메모리 셀 스트링(STR)의 채널영역으로 주입될 수 있다. 이에 따라, 메모리 스트링(STR)의 채널전압이 상승될 수 있다.
이어서, 소거 동작의 소거구간 동안, 동작전압생성부(31)는 공통소스라인(CSL)에 프리소거전압보다 높은 소거전압을 인가할 수 있다. 그 결과, 메모리 셀 스트링(STR)의 채널전압이 더욱 상승한다.
소거 동작의 소거구간 동안, 로우 디코더(33)는 소스 셀렉트 라인(SSL)을 플로팅 상태로 제어할 수 있고, 워드라인들(WL1 내지 WLn)을 접지전압 레벨로 제어할 수 있다. 이에 따라, 상승된 전위 레벨을 갖는 메모리 셀 스트링(STR)의 채널영역과 접지전압 레벨의 워드라인들(WL1 내지 WLn) 사이의 전압차에 의해 메모리 셀들(MC)에 저장된 데이터들이 소거될 수 있다.
소거 동작은 로우 디코더(33)를 통해 소스 셀렉트 라인(SSL)을 접지 전압 레벨로 제어하여 소스 셀렉트 트랜지스터(SST)를 턴-오프 시킴으로써 종료될 수 있다.
일 실시 예로서, 상술한 GIDL 소거 동작의 효율을 향상시키기 위해, 소거 동작 동안, 공통소스라인(CSL)에 인가되는 전압을 비트라인들(BL1 내지 BLm)에 인가하고 소스 셀렉트 라인(SSL)에 인가되는 전압을 드레인 셀렉트 라인(DSL)에 인가할 수 있다. 이에 따르면, 소거 동작 동안, 드레인 셀렉트 라인(DSL)과 드레인 셀렉트 트랜지스터(DST)의 접합영역 사이에 GILD 전류가 발생되어 소거 효율을 향상시킬 수 있다.
일 실시 예로서, 공통소스라인(CSL)에 소거전압을 전송하는 배선과 비트라인들(BL1 내지 BLm) 사이의 용량성 결합(capacitive coupling)을 통해 비트라인들(BL1 내지 BLm)에 소거동작을 위한 고전압을 인가할 수 있다. 이에 따르면, 비트라인들(BL1 내지 BLm)에 소거전압과 같은 고전압을 인가하기 위한 고전압 트랜지스터들을 도 2에 도시된 페이지 버퍼 그룹(35)에 별도로 제공하지 않더라도 소거 효율을 향상시킬 수 있다. 따라서, 용량성 결합을 이용하여 비트라인들(BL1 내지 BLm)에 소거를 위한 고전압을 인가하면, 반도체 메모리 장치의 고집적화에 유리하다.
소거 동작 동안 용량성 결합을 이용하고, 반도체 메모리 장치의 고집적화를 위해, 본 발명의 실시 예들은 로직회로에 연결된 배선들 중 일부를 메모리 셀 어레이에 중첩시킬 수 있다.
도 4는 메모리 셀 어레이에 중첩된 제1 및 제2 상부배선들에 대한 일 실시 예를 나타내는 도면이다.
도 4를 참조하면, 메모리 셀 어레이(40)는 공통소스라인(CSL)과 비트라인들(BL1 내지 BLm) 사이에 배치될 수 있다. 메모리 셀 어레이(40)는 게이트 적층체들(GST) 및 게이트 적층체들(GST)을 각각 관통하는 채널구조들(CH)을 포함할 수 있다.
게이트 적층체들(GST)은 서로 이격될 수 있다. 도 4는 도전성의 소스콘택구조(SCT)를 사이에 두고 서로 이격된 2개의 게이트 적층체들(GST)을 나타낸다. 메모리 셀 어레이(40)은 도 4에 도시된 구조 이외에, 서로 이격된 3개 이상의 다수의 게이트 적층체들(GST)을 포함할 수 있다.
채널구조들(CH) 각각은 공통소스라인(CSL)에 연결된 일단 및 비트라인들(BL1 내지 BLm) 중 그에 대응하는 비트라인에 연결된 타단을 포함할 수 있다. 채널구조들(CH) 각각과 공통소스라인(CSL)은 직접 연결될 수 있다. 또는 채널구조들(CH) 각각과 공통소스라인(CSL) 사이에 이들을 연결하기 위한 하부채널구조 또는 콘택구조가 형성될 수 있다. 채널구조들(CH) 각각과 그에 대응하는 비트라인은 직접 연결될 수 있다. 또는 채널구조들(CH) 각각과 그에 대응하는 비트라인 사이에 이들을 연결하기 위한 콘택구조가 형성될 수 있다.
채널구조들(CH)은 그에 대응하는 게이트 적층체 내부에서 지그재그로 배열되거나, 매트릭스형으로 배열될 수 있다.
공통소스라인(CSL)은 로직회로(LC)를 포함하는 기판 상에 형성될 수 있다. 공통소스라인(CSL)은 게이트 적층체들(GST)에 비중첩된 콘택영역(CTA)을 포함할 수 있다. 일 실시 예로서, 공통소스라인(CSL)의 콘택영역(CTA)은 서로 이웃한 게이트 적층체들(GST) 사이에 배치될 수 있다. 소스콘택구조(SCT)는 공통소스라인(CSL)의 콘택영역(CTA)으로부터 제1 상부배선들(L1) 중 그에 대응하는 제1 상부배선(L1)을 향해 연장될 수 있다.
제1 상부배선들(L1)은 제2 상부배선들(L2)과 교대로 배열될 수 있다. 제1 상부배선들(L1)은 제2 상부배선들(L2)과 동일한 도전물로 형성될 수 있다. 제1 상부배선들(L1) 및 제2 상부배선들(L2) 각각은 비트라인들(BL1 내지 BLm)로부터 이격되고, 비트라인들(BL1 내지 BLm)에 중첩될 수 있다. 일 실시 예로서, 제1 상부배선들(L1) 및 제2 상부배선들(L2) 각각은 비트라인들(BL1 내지 BLm)의 연장방향을 따라 직선형으로 연장될 수 있다. 일 실시 예로서, 제1 상부배선들(L1) 및 제2 상부배선들(L2) 각각은 비트라인들(BL1 내지 BLm)의 연장방향을 따라 지그재그형으로 연장될 수 있다.
제1 상부배선들(L1)은 이들에 교차되는 제1 연결배선(LL1)에 의해 서로 연결될 수 있다. 일 실시 예로서, 제1 상부배선들(L1)과 제1 연결배선(LL1)은 메모리 셀 어레이(40) 상에 중첩된 그물형 배선의 일부들일 수 있다. 제1 상부배선들(L1)과 제1 연결배선(LL1)은 공통소스라인(CSL)을 도 2에 도시된 소스라인드라이버(37)에 연결시키는데 이용될 수 있다. 이로써, 공통소스라인(CSL)의 전위 레벨은 제1 상부배선들(L1)을 경유하여 도 2에 도시된 소스라인드라이버(37)를 통해 디스차지될 수 있다. 또한, 소거 동작 동안 도 2에 도시된 소스라인드라이버(37)를 통해 제공되는 프리소거전압 및 소거전압이 제1 상부배선들(L1)을 경유하여 공통소스라인(CSL)에 전송할 수 있다.
제2 상부배선들(L2)은 이들에 교차되는 제2 연결배선(LL2)에 의해 서로 연결될 수 있다. 제2 상부배선들(L2) 및 제2 연결배선(LL2)은 도 2에 도시된 내부전압생성부(20)를 도 2에 도시된 주변회로(30)에 연결시키는데 이용될 수 있다. 이로써, 제2 상부배선들(L2)은 도 2를 참조하여 상술한 내부전압생성부(20)로부터 출력된 내부접지전압(VSSI)을 주변회로(30)에 전송할 수 있다.
제1 연결배선(LL1), 제2 연결배선(LL2), 제1 상부배선들(L1) 및 제2 상부배선들(L2)은 저저항 금속을 포함할 수 있다. 예를 들어, 제1 연결배선(LL1), 제2 연결배선(LL2), 제1 상부배선들(L1) 및 제2 상부배선들(L2)은 구리, 알루미늄 등의 금속을 포함할 수 있다.
제1 상부배선들(L1) 및 제2 상부배선들(L2) 각각은 비트라인들(BL1 내지 BLm) 각각보다 넓은 폭으로 형성될 수 있다. 이에 따라, 제1 상부배선들(L1) 및 제2 상부배선들(L2) 각각은 2이상의 비트라인에 중첩될 수 있다.
도 5a 내지 도 5d는 일 실시 예에 따른 반도체 메모리 장치를 나타내는 도면들이다. 이하의 도면에서, 제1 방향(D1)은 비트라인들의 연장방향을 나타내고, 제2 방향(D2)은 비트라인들에 교차되는 방향을 나타낸다. 일 실시 예로서, 제1 방향(D1)을 따라 연장된 선과 제2 방향(D2)을 따라 연장된 선은 서로 직교할 수 있다. 제3 방향(D3)은 제1 방향(D1)과 제2 방향(D2)을 따라 연장된 수평면에 직교하는 수직방향을 나타낸다.
도 5a는 도 4에 도시된 제1 상부배선들(L1) 및 제2 상부배선들(L2)의 레이아웃에 대한 일 실시 예를 나타낸다.
도 5a를 참조하면, 제1 상부배선들(L1) 및 제2 상부배선들(L2) 각각은 제1 방향(D1)을 따라 지그재그형으로 연장될 수 있다. 제1 상부배선들(L1) 및 제2 상부배선들(L2)이 지그재그 형으로 연장된 경우, 제1 상부배선들(L1) 및 제2 상부배선들(L2)에 의한 노이즈를 감소시킬 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 일 실시 예로서, 제1 상부배선들(L1) 및 제2 상부배선들(L2) 각각은 제1 방향(D1)을 따라 직선형으로 연장될 수 있다.
제1 상부배선들(L1) 각각은 제2 방향(D2)으로 제1 폭(W1)을 갖고, 제2 상부배선들(L2) 각각은 제2 방향(D2)으로 제2 폭(W2)을 갖도록 형성될 수 있다. 제1 폭(W1)은 제2 폭(W2)에 비해 넓게 형성될 수 있다.
도 5b는 도 5a에 도시된 선 I-I'를 따라 절취한 반도체 메모리 장치의 단면을 나타낸다. 선 I-I'는 제2 방향(D2)으로 연장된다.
도 5b를 참조하면, 공통소스라인(CSL)은 기판(51) 상에 형성될 수 있다. 기판(51)은 도 1을 참조하여 상술한 로직회로(LC)를 포함할 수 있다.
기판(51)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼막일 수 있다.
공통소스라인(CSL)은 로직회로(LC)의 트랜지스터들(TR)에 중첩될 수 있다. 트랜지스터들(TR) 각각은 소자분리막(isolation layer: 53)에 의해 정의된 기판(51)의 활성영역에 형성될 수 있다. 트랜지스터들(TR) 각각은 그에 대응하는 활성영역 상에 적층된 게이트 절연막(57) 및 게이트 전극(59)을 포함하고, 게이트 전극(59) 양측의 활성영역 내에 형성된 접합영역들(55a, 55b)을 포함할 수 있다. 접합영역들(55a, 55b) 중 하나는 소스영역으로 이용되고, 나머지 하나는 드레인영역으로 이용될 수 있다.
로직회로(LC)는 로직회로(LC)를 구성하는 트랜지스터들(TR)에 연결된 인터커넥션 구조들(60)을 포함할 수 있다. 인터커넥션 구조들(60) 각각은 다층의 도전성패턴들(61, 63, 65, 67)을 포함할 수 있다. 인터커넥션 구조들(60)의 구성은 도면에 도시된 바로 제한되지 않고, 다양하게 변경될 수 있다. 인터커넥션 구조들(60) 각각에 포함된 다층의 도전성 패턴들(61, 63, 65, 67)은 도전라인, 도전패드 또는 콘택플러그 중 적어도 하나를 포함할 수 있다.
로직회로(LC)를 포함하는 기판(51)은 절연구조(69)로 덮일 수 있다. 절연구조(69)는 2이상의 다층의 절연막들을 포함할 수 있다. 공통소스라인(CSL)은 절연구조(69) 상에 배치될 수 있다.
메모리 셀 어레이(40)는 공통소스라인(CSL) 상에 배치될 수 있다. 메모리 셀 어레이(40)의 게이트 적층체(GST)는 공통소스라인(CSL) 상에 교대로 적층된 층간 절연막들(71) 및 도전패턴들(73)을 포함할 수 있다. 도전패턴들(73)은 도 3을 참조하여 상술한 소스 셀렉트 라인(SSL), 워드라인들(WL1 내지 WLn) 및 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 일 실시 예로서, 도전패턴들(73) 중 공통소스라인(CSL)에 인접하여 배치된 적어도 하나의 하부도전패턴은 도 3을 참조하여 상술한 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 일 실시 예로서, 도전패턴들(73) 중 비트라인들(BL)에 인접하여 배치된 적어도 하나의 상부도전패턴은 도 3을 참조하여 상술한 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 도전패턴들(73) 중 상술한 하부도전패턴 및 상부도전패턴 사이의 중간도전패턴들은 도 3을 참조하여 상술한 워드라인들(WL1 내지 WLn)로 이용될 수 있다.
메모리 셀 어레이(40)의 채널구조들(CH)은 그에 대응하는 게이트 적층체(GST)를 관통할 수 있다. 메모리 셀 어레이(40)는 채널구조들(CH)에 의해 공통소스라인(CSL)에 연결될 수 있다. 채널구조들(CH) 각각과 게이트 적층체(GST) 사이에 메모리막(81)이 배치될 수 있다. 메모리막(81)은 채널구조들(CH) 각각의 측벽을 따라 연장될 수 있다.
도 5c는 채널구조들(CH) 중 하나와 이를 감싸는 메모리막(81)을 확대하여 나타낸 횡단면도이다.
도 5c를 참조하면, 메모리막(81)은 그에 대응하는 채널구조(CH)의 측벽을 감쌀 수 있다. 메모리막(81)은 그에 대응하는 채널구조(CH)의 측벽 상에 적층된 터널 절연막(TI), 데이터 저장막(DS), 및 블로킹 절연막(BI)을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화물을 포함할 수 있다. 데이터 저장막(DS)은 전하 트랩막으로 형성될 수 있다. 예를 들어, 전하 트랩막은 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화물을 포함할 수 있다. 데이터 저장막(DS)은 전하 트랩막 이외에 다양한 물질로 형성되고, 구현하고자 하는 셀의 구조에 따라 터널 절연막(TI)과 블로킹 절연막(BI) 사이에서 다양한 형태로 변형될 수 있다. 예를 들어, 데이터 저장막(DS)은 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성되거나, 플로팅 게이트를 위한 물질막으로 형성될 수 있다.
도 5b 및 도 5c를 참조하면, 채널구조(CH)는 채널막(83)을 포함할 수 있다. 일 실시 예로서, 채널막(83)은 중공형(hollow type)으로 형성될 수 있다. 이 경우, 채널구조(CH)는 채널막(83)에 의해 정의된 채널구조(CH)의 중심영역(COA)을 채우는 코어절연막(85) 및 도프트 반도체막(87)을 더 포함할 수 있다. 도프트 반도체막(87)은 비트라인들(BL) 중 그에 대응하는 비트라인(BL)과 코어절연막(85) 사이에 배치될 수 있다.
채널구조(CH)는 도면에 도시된 예로 제한되지 않는다. 예를 들어, 채널구조(CH)는 채널구조(CH)의 중심영역(COA)을 매립하는 매립형 채널막을 포함할 수 있고, 코어절연막(CO)은 생략될 수 있다.
채널막(83)은 그에 대응하는 메모리 셀 스트링의 채널영역으로 이용된다. 채널막(83)는 반도체물질로 형성될 수 있다. 일 실시 예로서, 채널막(83)은 실리콘막을 포함할 수 있다.
도 5b를 참조하면, 공통소스라인(CSL)을 향하는 채널구조(CH)의 일단은 공통소스라인(CSL)에 연결될 수 있다. 일 실시 예로서, 채널구조(CH)의 일단을 구성하는 채널막(83)의 일부가 공통소스라인(CSL)에 직접 연결될 수 있다.
비트라인들(BL) 중 그에 대응하는 비트라인(BL)을 향하는 채널구조(CH)의 타단은 도전물로 형성된 콘택플러그(93)를 경유하여 그에 대응하는 비트라인(BL)에 연결될 수 있다. 일 실시 예로서, 채널구조(CH)의 타단을 구성하는 도프트 반도체막(87)이 콘택플러그(93)에 직접 연결될 수 있다.
채널구조(CH)의 타단을 구성하는 채널막(83)의 일부 내부와 도프트 반도체막(87) 내부에 도전형 도펀트가 분포될 수 있다. 도전형 도펀트는 정션을 위한 n형 도펀트를 포함할 수 있다. 도전형 도펀트는 카운터 도핑된 p형 도펀트를 포함할 수 있다. 채널구종
상술한 구조에 따르면, 도전패턴들(73) 중 워드라인들로 이용되는 중간도전패턴들과 채널구조(CH)의 교차부들에 도 3을 참조하여 상술한 메모리 셀들(MC)이 정의될 수 있다. 도전패턴들(73) 중 소스 셀렉트 라인으로 이용되는 하부도전패턴과 채널구조(CH)의 교차부에 도 3을 참조하여 상술한 소스 셀렉트 트랜지스터(SST)가 정의될 수 있다. 도전패턴들(73) 중 드레인 셀렉트 라인으로 이용되는 상부도전패턴과 채널구조(CH)의 교차부에 도 3을 참조하여 상술한 드레인 셀렉트 트랜지스터(DST)가 정의될 수 있다. 도 3을 참조하여 상술한 소스 셀렉트 트랜지스터(SST), 메모리 셀들(MC) 및 드레인 셀렉트 트랜지스터(SST)는 도 5b를 참조하여 상술한 채널구조(CH)에 의해 직렬로 연결되어 도 3을 참조하여 상술한 메모리 셀 스트링(STR)을 구성할 수 있다.
메모리 셀 어레이(40)의 게이트 적층체(GST)는 제1 상부절연막(89)으로 덮일 수 있다. 채널구조들(CH)은 제1 상부절연막(89)을 관통하도록 연장될 수 있다.
비트라인들(BL)은 채널구조들(CH)을 통해 메모리 셀 어레이(40)에 연결될 수 있다. 비트라인들(BL) 각각은 그에 대응하는 콘택플러그(93)를 경유하여 그에 대응하는 채널구조(CH)에 연결될 수 있다. 콘택플러그(93)는 제1 상부절연막(89) 상에 배치된 제2 상부절연막(91) 내에 배치될 수 있다. 비트라인들(BL)은 제2 상부절연막(91) 상에 배치된 제3 상부절연막(95) 내에 배치될 수 있다. 비트라인들(BL) 및 콘택플러그(93)는 다양한 도전물로 형성될 수 있다.
도 5b에 도시된 비트라인들(BL)은 도 4에 도시된 비트라인들(BL1 내지 BLm)에 포함될 수 있다. 비트라인들(BL)에 의해 관통되는 제3 상부절연막(95)은 제4 상부절연막(99)으로 덮일 수 있다. 제4 상부절연막(99)과 제3 상부절연막(95) 사이에 식각정지막(98)이 더 형성될 수 있다. 제1 내지 제4 상부절연막들(89, 91, 95, 99) 각각은 산화물을 포함하고, 식각정지막(98)은 질화물을 포함할 수 있다.
제4 상부절연막(99)은 비트라인들(BL)에 중첩되도록 연장될 수 있다. 제4 상부절연막(99) 상에 제1 상부배선들(L1) 및 제2 상부배선들(L2)이 배치될 수 있다. 제1 상부배선들(L1) 및 제2 상부배선들(L2)은 비트라인들(BL)에 중첩되고, 제4 상부절연막(99)에 의해 비트라인들(BL)로부터 이격될 수 있다.
제4 상부절연막(99)은 제1 상부배선들(L1)에 중첩된 제1 영역들(A1) 및 제2 상부배선들(L2)에 중첩된 제2 영역들(A2)을 포함할 수 있다. 제1 영역들(A1) 및 제2 영역들(A2)은 교대로 배치될 수 있다. 제3 상부절연막(95) 및 제4 상부절연막(99)은 도 4를 참조하여 상술한 공통소스라인(CSL)의 콘택영역(CTA)에 중첩되도록 연장될 수 있다. 제3 상부절연막(95) 및 제4 상부절연막(99)은 도 4를 참조하여 상술한 소스콘택구조(SCT)에 의해 관통되고, 제1 상부배선들(L1) 중 적어도 하나는 도 4를 참조하여 상술한 소스콘택구조(SCT)에 연결될 수 있다.
제1 상부배선들(L1)과 제2 상부배선들(L2) 각각은 다양한 도전물로 형성될 수 있다. 일 실시 예로서, 제1 상부배선들(L1)과 제2 상부배선들(L2) 각각은 저저항을 갖는 금속막(M2)을 포함할 수 있다. 저저항을 갖는 금속막(M2)으로서 구리 또는 알루미늄이 이용될 수 있다. 제1 상부배선들(L1)과 제2 상부배선들(L2) 각각은 금속막(M2)과 제4 상부절연막(99) 사이에 배치된 도전성의 베리어막(M1) 또는 제4 상부절연막(99) 상에 잔류된 도전성의 반사방지막(ARC: Anti-Reflective Coating layer)(M3) 중 적어도 하나를 더 포함할 수 있다. 베리어막(M1) 및 반사방지막(M3) 각각은 티타늄 질화막(TiN) 등의 다양한 도전물로 형성될 수 있다.
제1 상부배선들(L1)은 도 2에 도시된 소스라인드라이버(37) 및 공통소스라인(CSL)을 서로 연결하는 배선으로 이용될 수 있다. 제2 상부배선들(L2)은 도 2에 도시된 내부전압생성부(20) 및 주변회로(30)를 서로 연결하는 배선들로 이용될 수 있다.
소거 동작 동안, 소거전압을 전송하는 제1 상부배선들(L1)은 용량성 결합에 의해 제1 상부배선들(L1)에 중첩된 비트라인들(BL)에 고전압을 전달할 수 있다. 이 때, 제1 상부배선들(L1)과 비트라인들(BL) 사이의 캐패시턴스가 증가될 수 있도록 제4 상부절연막(99)의 두께를 부분적으로 줄일 수 있다.
도 5d는 도 5b에 도시된 X영역을 확대한 도면이다.
도 5d를 참조하면, 제1 상부배선(L1)에 중첩된 제4 상부절연막(99)의 제1 영역(A1)은 제1 두께(D1)를 가질 수 있고, 제2 상부배선(L2)에 중첩된 제4 상부절연막(99)의 제2 영역(A2)은 제2 두께(D2)를 가질 수 있다. 제1 두께(D1)는 제2 두께(D2)보다 얇게 형성될 수 있다. 이에 따라, 제4 상부절연막(99)의 표면은 오목부(DP)와 돌출부를 가질 수 있다. 제4 상부절연막(99)의 제2 영역(A2)은 제2 상부배선(L2)을 지지하는 돌출부로 정의될 수 있고, 서로 이웃한 제2 영역들(A2) 사이에 제1 상부배선(L1)이 삽입되는 오목부(DP)가 정의될 수 있다.
상술한 구조에 따르면, 제2 상부배선(L2)은 제1 상부배선(L1)보다 비트라인들(BL)로부터 더 멀리 배치될 수 있다. 다시 말해, 제1 상부배선(L1)과 이에 중첩된 비트라인(BL) 사이의 제1 거리(S1)에 비해 제2 상부배선(L2)과 이에 중첩된 비트라인(BL) 사이의 제2 거리(S2)가 더 크게 정의될 수 있다.
본 발명의 실시 예에 따르면, 제1 상부배선(L1)과 비트라인들(BL) 사이의 캐패시턴스를 증가시키고, 제2 상부배선(L2)과 비트라인들(BL) 사이의 캐패시턴스를 감소시킬 수 있다. 이에 따라, 소거 동작동안 제1 상부배선(L1)과 비트라인들(BL) 사이의 용량성 결합에 따른 소거 효율을 향상시킬 수 있고, 제2 상부배선(L2)에 의한 비트라인들(BL)의 노이즈를 감소시킬 수 있다.
본 발명의 실시 예는 제1 상부배선(L1)의 제1 폭(W1)을 제2 상부배선(L2)의 제2 폭(W2)에 비해 넓게 형성할 수 있다. 이로써, 제2 상부배선(L2)에 의한 노이즈를 감소시킬 수 있고, 소거 동작동안 제1 상부배선(L1)과 비트라인들(BL) 사이의 용량성 결합에 따른 소거 효율을 향상시킬 수 있다.
본 발명의 실시 예에 따르면, 제1 상부배선(L1)의 일부가 오목부(DP)에 삽입될 수 있다. 이에 따라, 제1 상부배선(L1)의 측면 일부는 제2 상부배선(L2)에 마주하지 않으므로 제1 상부배선(L1)과 제2 상부배선(L2) 사이의 노이즈를 줄일 수 있다.
본 발명의 실시 예에 따르면, 도 2를 참조하여 상술한 내부접지전압(VSSI)을 전송하는 제2 상부배선(L2)을 메모리 셀 어레이에 중첩시킴으로써, 반도체 메모리 장치의 집적도를 향상시킬 수 있다. 이와 더불어, 메모리 셀 어레이에 중첩된 제2 상부배선(L2)에 의해 전송되는 신호가 내부접지전압(VSSI)이므로 제2 상부배선(L2)에 의한 노이즈를 감소시킬 수 있다.
도 6a 내지 도 6d는 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다. 도 6a 내지 도 6d에 도시된 제1 내지 제3 방향들(D1 내지 D3)은 도 5a 내지 도 5d를 참조하여 정의한 바와 동일하다.
도 6a를 참조하면, 로직회로(130)를 포함하는 기판(101) 상에 공통소스라인(141)을 형성할 수 있다.
기판(101)은 도 5b를 참조하여 상술한 기판(51)과 동일하게 구성될 수 있다.
로직회로(130)는 소자분리막(103)에 의해 구획된 기판(101)의 활성영역에 배치된 트랜지스터들(110)을 포함할 수 있다. 트랜지스터들(110)는 도 5b를 참조하여 상술한 바와 같이 게이트 절연막(107), 게이트 전극(109), 및 접합영역들(105a, 105b)을 포함할 수 있다.
로직회로(130)는 트랜지스터들(110)에 연결된 인터커넥션 구조들(120)을 포함할 수 있다. 인터커넥션 구조들(120) 각각은 다층의 도전성 패턴들(121, 123, 125, 127)을 포함할 수 있다. 로직회로(130)를 포함한 기판(101)은 다층의 절연막들을 포함하는 절연구조(135)로 덮일 수 있다.
공통소스라인(141)은 절연구조(135)로 덮인 로직회로(130) 상에 형성될 수 있다. 공통소스라인(141)은 도프트 반도체막을 포함할 수 있다. 도프트 반도체막은 도전형 도펀트를 포함할 수 있다. 도전형 도펀트는 정션을 위한 n형 도펀트를 포함할 수 있다. 도전형 도펀트는 카운터 도핑된 p형 도펀트를 포함할 수 있다.
이어서, 공통소스라인(141) 상에 메모리 셀 어레이를 형성할 수 있다. 메모리 셀 어레이는 게이트 적층체(150), 게이트 적층체(150)를 관통하는 채널구조들(160), 및 채널구조들(160) 각각의 측벽을 감싸는 메모리막(163)을 포함할 수 있다. 게이트 적층체(150)는 공통소스라인(141) 상에 교대로 적층된 층간 절연막들(151) 및 도전패턴들(153)을 포함할 수 있다.
메모리 셀 어레이를 형성하는 단계는 공통소스라인(141) 상에 제1 물질막들 및 제2 물질막들을 한층씩 교대로 적층하는 단계, 제1 물질막들 및 제2 물질막들을 관통하는 홀들(161)을 형성하는 단계, 홀들(161) 각각의 측벽 상에 메모리막(163)을 형성하는 단계, 및 홀들(161)을 채우는 채널구조들(160)을 형성하는 단계를 포함할 수 있다. 메모리막(163)은 도 5c를 참조하여 상술한 바와 같이, 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI)을 포함할 수 있다.
일 실시 예로서, 채널구조들(160)을 형성하는 단계는 메모리막(163) 상에 채널막(165)을 형성하는 단계, 홀들(161) 각각의 중심영역에 의해 개구된 채널막(165) 상에 코어절연막(167)을 형성하는 단계, 코어절연막(167)의 일부를 제거하는 단계, 및 코어절연막(167)의 일부를 제거함으로써 개구된 채널막(165) 상에 도프트 반도체막(169)을 형성하는 단계를 포함할 수 있다. 도프트 반도체막(169)은 도전형 도펀트를 포함할 수 있다. 도전형 도펀트는 정션을 위한 n형 도펀트를 포함할 수 있다. 도전형 도펀트는 카운터 도핑된 p형 도펀트를 포함할 수 있다.
일 실시 예로서, 코어절연막(167)을 형성하는 단계는 생략될 수 있다. 이 경우, 채널구조들(160)을 형성하는 단계는 메모리막(163) 상에 홀들(161) 각각의 중심영역을 채우는 채널막을 형성하는 단계 및 채널막의 상단에 도전형 도펀트를 주입하는 단계를 포함할 수 있다.
채널막(165)은 반도체물질을 포함할 수 있다. 예를 들어, 채널막(165)은 실리콘을 포함할 수 있다.
일 실시 예로서, 제1 물질막들은 층간 절연막들(151)을 위한 절연물일 수 있고, 제2 물질막들은 도전패턴들(153)을 위한 도전물일 수 있다.
일 실시 예로서, 제1 물질막들은 층간 절연막들(151)을 위한 절연물일 수 있고, 제2 물질막들은 층간 절연막들(151)과 다른 식각률을 갖는 희생물일 수 있다. 이 경우, 메모리 셀 어레이를 형성하는 단계는 제2 물질막들을 도전패턴들(153)로 교체하는 단계를 더 포함할 수 있다.
일 실시 예로서, 제2 물질막들은 도전패턴들(153)을 위한 도전물일 수 있고, 제1 물질막들은 도전패턴들(153)과 다른 식각률을 갖는 희생물일 수 있다. 이 경우, 메모리 셀 어레이를 형성하는 단계는 제1 물질막들을 층간 절연막들(151)로 교체하는 단계를 더 포함할 수 있다.
홀들(161)을 형성하는 단계에서 식각 베리어로 이용된 마스크 패턴은 메모리 셀 어레이 형성 후 제거되고, 마스크 패턴이 제거된 영역은 제1 상부절연막(171)으로 채워질 수 있다.
이 후, 제1 상부절연막(171) 상에 채널구조들(160)을 덮는 제2 상부절연막(173)이 형성될 수 있다. 제2 상부절연막(173)은 도전성의 콘택플러그들(175)에 의해 관통될 수 있다. 일 실시 예로서, 콘택플러그들(175)을 형성하는 단계는 제2 상부절연막(173)을 관통하여 채널구조들(160)을 노출하는 콘택홀들을 형성하는 단계, 콘택홀들 내부를 도전물로 채우는 단계 및 제2 상부절연막(173)이 노출되도록 도전물의 표면을 평탄화하는 단계를 포함할 수 있다. 콘택플러그들(175)은 채널구조들(160)에 각각 연결될 수 있다.
이어서, 제2 상부절연막(173) 상에 비트라인들(179)에 의해 관통되는 제3 상부절연막(177)을 형성할 수 있다. 일 실시 예로서, 비트라인들(179)은 다마신 공정을 이용하여 형성될 수 있다. 비트라인들(179)은 다양한 도전물로 형성될 수 있다.
이 후, 제3 상부절연막(177)상에 제4 상부절연막(183)을 형성할 수 있다. 제4 상부절연막(183)을 형성하기 전, 식각정지막(181)을 형성할 수 있다.
도 6b를 참조하면, 제4 상부절연막(183) 상에 마스크 패턴(185)을 형성할 수 있다. 마스크 패턴(185)은 포토리소그래피 공정을 이용하여 형성된 포토레지스트 패턴일 수 있다.
이 후, 마스크 패턴(185)을 식각 베리어로 이용한 식각 공정으로 제4 상부절연막(183)에 오목부(187)를 형성할 수 있다. 오목부(187) 양측에 제4 상부절연막(183)의 돌출부들(189)이 정의될 수 있다. 오목부(187) 및 돌출부들(189)은 비트라인들(179)에 중첩될 수 있다.
도 6c를 참조하면, 도 6b에 도시된 마스크 패턴(185)을 제거한다. 이 후, 제4 상부절연막(183) 상에 도 6d에 도시된 제1 상부배선(190L1) 및 제2 상부배선(190L2)을 위한 적어도 하나의 도전막을 형성할 수 있다.
일 실시 예로서, 제4 상부절연막(183) 상에 도전성의 베리어막(191), 금속막(193) 및 도전성의 반사방지막(ARC: Anti-Reflective Coating layer)(195)을 형성할 수 있다. 베리어막(191)은 금속막(193)과 제4 상부절연막(183)의 직접적인 접촉을 방지할 수 있도록 제4 상부절연막(183)의 표면 상에 형성될 수 있다. 베리어막(191)은 금속막(193)으로부터의 금속이 제4 상부절연막(183) 내부로 확산되는 현상을 개선할 수 있는 도전물로 형성될 수 있다. 예를 들어, 베리어막(191)은 티타늄 질화막(TiN)을 포함할 수 있다. 금속막(193)은 제4 상부절연막(183)의 돌출부(189) 및 오목부(187)에 의해 제4 상부절연막(183)의 표면을 따라 정의된 단차를 완화시킬 수 있도록 리플로우(Reflow) 공정에 의해 형성될 수 있다. 금속막(193)은 리플로우 공정 적용이 가능한 물질일 수 있으며, 예를 들어 알루미늄을 포함할 수 있다. 반사방지막(195)은 후속 노광 공정시 반사를 방지할 뿐 아니라 알루미늄 힐락(hillock)을 방지할 수 있는 물질로 형성될 수 있다. 예를 들어, 반사방지막(195)은 티타늄 질화막(TiN)을 포함할 수 있다.
도 6d를 참조하면, 반사방지막(195) 상에 마스크 패턴(197)을 형성할 수 있다. 마스크 패턴(197)은 포토리소그래피 공정을 이용하여 형성된 포토레지스트 패턴일 수 있다. 포토리소그래피 공정은 노광 공정을 포함한다. 반사방지막(195)은 노광 공정시 반사를 방지할 수 있으므로 마스크 패턴(197)의 형태 왜곡이 방지될 수 있다.
이어서, 마스크 패턴(197)을 식각 베리어로 이용한 식각 공정으로 반사방지막(195), 금속막(193), 및 베리어막(191)을 식각한다. 이로써, 제4 상부절연막(183)의 오목부(187)를 채우는 제1 상부배선(190L1)과 제4 상부절연막(183)의 돌출부(189)에 중첩된 제2 상부배선(190L2)이 형성될 수 있다. 이 후, 마스크 패턴(197)을 제거함으로써, 도 5b를 참조하여 상술한 반도체 메모리 장치가 형성될 수 있다.
도 7 및 도 8을 다양한 실시 예에 따른 반도체 메모리 장치들을 나타내는 단면도들이다. 도 7 및 도 8에 도시된 제1 내지 제3 방향들(D1 내지 D3)은 도 5a 내지 도 5d를 참조하여 정의한 바와 동일하다.
도 7 및 도 8을 참조하면, 반도체 메모리 장치들 각각은 로직회로(210 또는 310)를 포함하는 기판(201 또는 301), 기판(201 또는 301) 상에 배치된 공통소스라인(241 또는 331), 및 공통소스라인(241 또는 331) 상에 배치된 비트라인들(279 또는 379), 비트라인들(279 또는 379)과 공통소스라인(241 또는 331)에 연결된 메모리 셀 어레이(200 또는 300)를 포함할 수 있다. 또한 반도체 메모리 장치들 각각은 비트라인들(279 또는 379)에 중첩된 제1 상부배선(290L1 또는 390L1) 및 제2 상부배선(290L2 또는 390L2)을 포함할 수 있다.
기판(201 또는 301)은 도 5b를 참조하여 상술한 기판(51)과 동일하게 구성될 수 있다. 로직회로(210 또는 310)는 도 5b를 참조하여 상술한 로직회로(LC)와 동일하게 구성될 수 있다.
로직회로(210 또는 310)는 기판(201 또는 301) 상에 배치된 절연구조(220 또는 320)로 덮일 수 있다. 절연구조(220 또는 320)은 다층의 절연막들을 포함할 수 있다.
공통소스라인(241 또는 331)은 도프트 반도체막을 포함할 수 있다. 공통소스라인(241 또는 331)을 위한 도프트 반도체막은 도전형 도펀트를 포함할 수 있다.도전형 도펀트는 정션을 위한 n형 도펀트를 포함할 수 있다. 도전형 도펀트는 카운터 도핑된 p형 도펀트를 포함할 수 있다.
메모리 셀 어레이(200 또는 300)는 다양한 구조로 형성될 수 있다.
도 7은 일 실시 예에 따른 메모리 셀 어레이(200)를 나타낸다.
도 7을 참조하면, 메모리 셀 어레이(200)는 공통소스라인(241) 상에 배치된 게이트 적층체(250), 게이트 적층체(250)를 관통하고 공통소스라인(241) 내부로 연장된 채널구조들(260) 및 채널구조들(260) 각각의 표면을 따라 연장된 메모리막(263)을 포함할 수 있다.
게이트 적층체(250)는 공통소스라인(241) 상에 교대로 적층된 층간 절연막들(251) 및 도전패턴들(253)을 포함할 수 있다. 도전패턴들(253)은 도 5b를 참조하여 상술한 바와 같이 소스 셀렉트 라인, 워드라인들 및 드레인 셀렉트 라인로 이용될 수 있다.
채널구조들(260) 각각은 도 5b 및 도 5c를 참조하여 상술한 바와 같이, 채널막(265), 코어절연막(267) 및 도프트 반도체막(269)을 포함할 수 있다. 다른 실시 예로서, 코어절연막(267)은 생략될 수 있고, 채널구조들(260) 각각은 그의 중심영역을 매립하는 매립형 채널막을 포함할 수 있다.
채널구조들(260) 각각은 공통소스라인(241)에 직접 접촉된 측벽을 포함할 수 있다. 공통소스라인(241)은 제1 반도체막(241A), 제2 반도체막(241B), 및 제3 반도체막(241C)을 포함할 수 있다. 일 실시 예로서, 제3 반도체막(241C)은 생략될 수 있다. 제1 내지 제3 반도체막들(241A 내지 241C) 각각은 실리콘을 포함할 수 있다. 제1 반도체막(241A)은 언도프트 반도체막 또는 도프트 반도체막 중 적어도 어느 하나를 포함할 수 있다. 제2 반도체막(241B)은 도프트 반도체막을 포함할 수 있다. 제3 반도체막(241C)은 언도프트 반도체막 또는 도프트 반도체막 중 적어도 어느 하나를 포함할 수 있다.
제1 반도체막(241A)은 채널구조들(260) 각각의 하단을 감쌀 수 있다. 제2 반도체막(241B)은 제1 반도체막(241A) 상에 배치되고, 채널구조들(260) 각각의 측벽에 직접 접촉될 수 있다. 제3 반도체막(241C)은 제2 반도체막(241B) 상에 적층되고, 채널구조들(260)에 의해 관통될 수 있다.
메모리막(263)은 도 5c를 참조하여 상술한 바와 같이 터널 절연막(TI), 데이터 저장막(DS), 및 블로킹 절연막(BI)을 포함할 수 있다. 메모리막(263)은 제2 반도체막(241B)에 의해 제1 메모리 패턴(263A) 및 제2 메모리 패턴(263B)으로 분리될 수 있다. 제1 메모리 패턴(263A)은 게이트 적층체(250) 및 제3 반도체막(241C)을 관통하는 채널구조들(260) 각각의 제1 부분 측벽을 따라 연장될 수 있다. 제2 메모리 패턴(263B)은 제1 반도체막(241A) 내부로 연장된 채널구조들(260) 각각의 제2 부분과 제1 반도체막(241A) 사이에 배치될 수 있다. 제1 부분과 제2 부분 사이에 배치된 채널구조들(260) 각각의 제3 부분은 제2 반도체막(241B)에 둘러싸일 수 있다. 제2 반도체막(241B)은 제1 및 제2 메모리 패턴들(263A 및 263B)보다 채널구조들(260) 각각을 향해 돌출되고, 채널구조들(260) 각각의 제3 부분에 직접 접촉될 수 있다.
게이트 적층체(250)는 제1 상부 절연막(271)으로 덮일 수 있다. 제1 상부 절연막(271)은 채널구조들(260)에 의해 관통될 수 있다. 채널구조들(260)은 콘택플러그들(275)을 경유하여 비트라인들(279)에 연결될 수 있다.
도 8은 일 실시 예에 따른 메모리 셀 어레이(300)를 나타낸다.
도 8을 참조하면, 메모리 셀 어레이(300)는 공통소스라인(331) 상에 배치된 제1 게이트 적층체(350A), 제1 게이트 적층체(350A) 상에 배치된 제2 게이트 적층체(350B), 제1 게이트 적층체(350A)를 관통하는 제1 채널구조들(337), 제2 게이트 적층체(350B)를 관통하는 제2 채널구조들(360), 제1 채널구조들(337) 각각의 측벽을 감싸는 게이트 절연막(335), 및 제2 채널구조들(360) 각각의 측벽을 감싸는 메모리막(363)을 포함할 수 있다.
제1 게이트 적층체(350A)는 공통소스라인(331) 상에 적층된 적어도 한 쌍의 제1 층간 절연막(351) 및 제1 도전패턴(353)을 포함할 수 있다. 제1 도전패턴(353)은 도 3을 참조하여 상술한 소스 셀렉트 라인(SSL)으로 이용될 수 있다.
제1 채널구조들(337) 각각은 도프트 반도체막을 포함할 수 있다. 예를 들어, 제1 채널구조들(337) 각각은 n형 도프트 실리콘을 포함할 수 있다. 게이트 절연막(335)은 그에 대응하는 제1 채널구조(337)의 상면 및 바닥면을 개구하도록 그에 대응하는 제1 채널구조(337)의 측벽을 따라 연장될 수 있다. 제1 채널구조들(337)은 공통소스라인(331)에 직접 접촉될 수 있다.
제2 게이트 적층체(350B)은 제1 게이트 적층체(350A) 상에 교대로 적층된 제2 도전패턴들(355) 및 제2 층간 절연막들(357)을 포함할 수 있다. 제2 도전패턴들(355)은 도 3을 참조하여 상술한 워드라인들(WL1 내지 WLn) 및 드레인 셀렉트 라인(DSL)으로 이용될 수 있다.
제2 채널구조들(360)은 제1 채널구조들(337)에 각각 연결될 수 있다. 메모리막(363)은 그에 대응하는 제2 채널구조(360)의 상면 및 바닥면을 개구하도록 그에 대응하는 제2 채널구조(360)의 측벽을 따라 연장될 수 있다. 메모리막(363)은 도 5c를 참조하여 상술한 바와 같이 터널 절연막(TI), 데이터 저장막(DS), 및 블로킹 절연막(BI)을 포함할 수 있다.
제2 채널구조들(360) 각각은 도 5b 및 도 5c를 참조하여 상술한 바와 같이, 채널막(365), 코어절연막(367) 및 도프트 반도체막(369)을 포함할 수 있다. 다른 실시 예로서, 코어절연막(367)은 생략될 수 있고, 제2 채널구조들(360) 각각은 그의 중심영역을 매립하는 매립형 채널막을 포함할 수 있다.
제2 게이트 적층체(350B)은 제1 상부 절연막(371)으로 덮일 수 있다. 제1 상부 절연막(371)은 제2 채널구조들(360)에 의해 관통될 수 있다. 제2 채널구조들(360) 각각의 채널막(365)은 그에 대응하는 제1 채널구조(337)에 직접 접촉될 수 있다. 제2 채널구조들(360)은 콘택플러그들(375)을 경유하여 비트라인들(379)에 연결될 수 있다.
도 7 및 도 8을 참조하면, 반도체 메모리 장치들 각각의 비트라인들(279 또는 379)은 제2 상부절연막(273 또는 373)을 덮는 제3 상부절연막(277 또는 377)을 관통하여, 콘택플러그들(275 또는 375)에 연결될 수 있다. 제2 상부절연막(273 또는 373)은 제1 상부절연막(271 또는 371)을 덮고, 콘택플러그들(275 또는 375)에 의해 관통될 수 있다.
제3 상부절연막(277 또는 377) 상에 도 5b 및 도 5d를 참조하여 상술한 제4 상부절연막(99)과 동일한 물질 및 동일한 구조로 형성된 제4 상부 절연막(283 또는 383)이 형성될 수 있다. 제3 상부 절연막(277 또는 377)과 제4 상부 절연막(283 또는 383) 사이에 도 5b를 참조하여 상술한 바와 동일한 물질로 형성된 식각 정지막(281 또는 381)이 배치될 수 있다.
제4 상부 절연막(283 또는 383) 상에 비트라인들(279 또는 379)에 중첩된 제1 상부배선(290L1 또는 390L1) 및 제2 상부배선(290L2 또는 390L2)이 배치될 수 있다. 제1 상부배선(290L1 또는 390L1) 및 제2 상부배선(290L2 또는 390L2)은 도 5a를 참조하여 상술한 제1 상부배선(L1) 및 제2 상부배선(L2)과 동일한 레이아웃으로 형성될 수 있다. 제1 상부배선(290L1 또는 390L1) 및 제2 상부배선(290L2 또는 390L2)은 도 5b 및 도 5d를 참조하여 상술한 제1 상부배선(L1) 및 제2 상부배선(L2)과 동일한 물질들로 형성될 수 있다. 제1 상부배선(290L1 또는 390L1) 및 제2 상부배선(290L2 또는 390L2)은 도 5b 및 도 5d를 참조하여 상술한 제1 상부배선(L1) 및 제2 상부배선(L2)과 동일한 구조로 형성될 수 있다.
도 9는 일 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 일 실시 예로서, 메모리 소자(1120)는 메모리 셀 어레이, 메모리 셀 어레이에 연결된 비트라인들, 및 비트라인들에 중첩되고 비트라인들로부터 서로 다른 거리로 이격된 제1 상부배선 및 제2 상부배선을 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10는 일 실시 예에 따른 컴퓨팅 시스템(1200)의 구성을 나타내는 블록도이다.
도 10을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
20: 내부전압생성부 30: 주변회로
31: 동작전압생성부 37: 소스라인드라이버
40, 200, 300: 메모리 셀 어레이 51, 101, 201, 301: 기판
CSL, 141, 241, 331: 공통소스라인 CTA:콘택영역
SCT: 소스콘택구조
BLs, BL1 내지 BLm, BL, 179, 279, 379: 비트라인
99, 183, 283, 383: 상부절연막
A1: 제1 영역 A2: 제2 영역
DP, 187: 오목부 189: 돌출부
L1, 190L1, 290L1, 390L1: 제1 상부배선
L2, 190L2, 290L2, 390L2: 제2 상부배선
71, 151, 251, 351, 357: 층간 절연막
73, 153, 253, 353, 355: 도전패턴
GST, 150, 250, 350A, 350B: 게이트 적층체
CH, 160, 260, 337, 360: 채널구조

Claims (16)

  1. 기판 상에 형성된 공통소스라인;
    상기 공통소스라인 상에 형성된 메모리 셀 어레이;
    상기 메모리 셀 어레이에 연결된 비트라인들;
    상기 비트라인들에 중첩되도록 연장되고, 제1 영역 및 제2 영역을 포함하되 상기 제2 영역에서보다 상기 제1 영역에서 더 얇은 두께를 갖는 절연막;
    상기 절연막의 상기 제1 영역에 중첩된 제1 상부배선; 및
    상기 절연막의 상기 제2 영역에 중첩된 제2 상부배선을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 상부배선은 소거전압을 전송하고, 상기 제2 상부배선은 접지전압을 전송하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 상부배선의 폭은 상기 제2 상부배선의 폭보다 넓은 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 상부배선에 소거전압이 인가되는 동안, 용량성 결합(capacitive coupling)에 의해 상기 소거전압이 상기 비트라인들에 전달되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 메모리 셀 어레이는,
    교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체; 및
    상기 게이트 적층체을 관통하여 상기 공통소스라인에 연결된 채널구조들을 포함하고,
    상기 채널구조들 각각은 상기 비트라인들 중 그에 대응하는 비트라인에 연결된 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 공통소스라인은 상기 게이트 적층체에 비중첩된 콘택영역을 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 공통소스라인의 상기 콘택영역으로부터 상기 제1 상부배선을 향하여 연장된 도전성소스콘택구조를 더 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 기판은,
    상기 공통소스라인에 소거전압을 제공하거나 상기 공통소스라인을 디스차지시키는 소스라인드라이버를 포함하는 주변회로, 및 상기 주변회로에 내부전압들을 제공하는 내부전압생성부를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제1 상부배선은 상기 공통소스라인을 상기 소스라인드라이버에 연결시키고,
    상기 제2 상부배선은 상기 내부전압생성부를 상기 주변회로에 연결시키는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제1 상부배선 및 상기 제2 상부배선 각각은 상기 비트라인들의 연장방향을 따라 지그재그 형으로 연장된 반도체 메모리 장치.
  11. 기판 상에 형성된 공통소스라인;
    상기 공통소스라인 상에 형성된 메모리 셀 어레이;
    상기 메모리 셀 어레이에 연결된 비트라인들;
    상기 비트라인들에 중첩되도록 연장된 절연막;
    상기 절연막 상에 형성된 제1 상부배선; 및
    상기 절연막 상에 형성되고, 상기 제1 상부배선보다 상기 비트라인들로부터 더 멀리 이격된 제2 상부배선을 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 절연막은 상기 제1 상부배선이 삽입되는 오목부와, 상기 제2 상부배선을 지지하는 돌출부를 포함하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제1 상부배선은 소거전압을 전송하고, 상기 제2 상부배선은 접지전압을 전송하는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 제1 상부배선의 폭은 상기 제2 상부배선의 폭보다 넓은 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 제1 상부배선에 소거전압이 인가되는 동안, 용량성 결합(capacitive coupling)에 의해 상기 소거전압이 상기 비트라인들에 전달되는 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 메모리 셀 어레이는,
    교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체; 및
    상기 게이트 적층체을 관통하여 상기 공통소스라인에 연결된 채널구조들을 포함하고,
    상기 채널구조들 각각은 상기 비트라인들 중 그에 대응하는 비트라인에 연결된 반도체 메모리 장치.
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