TW202303946A - 半導體記憶體裝置和半導體記憶體裝置的製造方法 - Google Patents

半導體記憶體裝置和半導體記憶體裝置的製造方法 Download PDF

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Abstract

提供了一種半導體記憶體裝置和半導體記憶體裝置的製造方法。該半導體記憶體裝置包括：堆疊結構，該堆疊結構包括在第一方向上交替堆疊的導電圖案和層間絕緣層；通道層，該通道層貫穿堆疊結構；第一半導體層，該第一半導體層設置在堆疊結構上，該第一半導體層包括第一導電類型的第一雜質；第二半導體層，該第二半導體層設置在第一半導體層上，該第二半導體層包括具有第二導電類型的第二雜質的井區，其中，第二導電類型不同於第一導電類型；以及記憶體層，該記憶體層位於通道層和堆疊結構之間。

Description

半導體記憶體裝置和半導體記憶體裝置的製造方法
本揭示內容總體上涉及一種半導體記憶體裝置和該半導體記憶體裝置的製造方法，更具體地，涉及一種三維半導體記憶體裝置和該三維半導體記憶體裝置的製造方法。 相關申請的交叉引用
本申請案主張於2021年7月2日提交於韓國知識產權局的韓國專利申請案號10-2021-0087392的優先權，其全部公開內容通過引用結合於此。
半導體記憶體裝置包括能夠存儲數據的記憶體單元。三維半導體記憶體裝置可以包括三維記憶體單元陣列。
記憶體單元的各種操作由周邊電路結構控制。三維半導體記憶體裝置可以包括與三維記憶體單元陣列交疊的周邊電路結構。由於結構的限制和製造製程的限制，用於擦除存儲在記憶體單元中的數據的擦除操作可能被限制為使用閘極感應汲極洩漏（gate induced drain leakage，GIDL）電流的GIDL方案。使用GIDL方案的擦除操作是基於少數載子而執行的，因此，擦除操作的可靠性可能較差。
根據本揭示內容的一個方面，提供了一種半導體記憶體裝置，該半導體記憶體裝置包括：堆疊結構，該堆疊結構包括在第一方向上交替堆疊的導電圖案和層間絕緣層；通道層，該通道層貫穿堆疊結構；第一半導體層，該第一半導體層設置在堆疊結構上，該第一半導體層包括第一導電類型的第一雜質；第二半導體層，該第二半導體層設置在第一半導體層上，該第二半導體層包括具有第二導電類型的第二雜質的井區，其中，第二導電類型不同於第一導電類型；以及記憶體層，該記憶體層位於通道層和堆疊結構之間，其中，通道層與第二半導體層的井區和第一半導體層直接接觸。
根據本揭示內容的另一方面，提供了一種製造半導體記憶體裝置的方法，該方法包括以下步驟：形成單元插塞，該單元插塞具有沿著通道孔的表面延伸的記憶體層和在通道孔中設置在記憶體層上的通道層，其中，通道孔貫穿交替堆疊在基板上的導電圖案和層間絕緣層，並且延伸到基板中；移除基板以暴露記憶體層的一部分；移除記憶體層的暴露部分以暴露通道層的一部分；形成圍繞通道層的暴露部分的第一半導體層，該第一半導體層包括第一導電類型的第一雜質；以及在第一半導體層上形成第二半導體層，該第二半導體層包括與第一半導體層和通道層直接接觸的井區，其中，第二半導體層的井區包括第二導電類型的第二雜質，第二導電類型不同於第一導電類型。
本文公開的特定的結構描述和功能描述僅僅是例示性的，用於描述根據本揭示內容的構思的實施方式。根據本揭示內容的構思的實施方式能夠以各種形式實現，並且它們不應被解釋為限於本文闡述的特定實施方式。
應當理解，儘管術語“第一”、“第二”等在本文中可以用來描述各種元件，但是這些元件不受這些術語的限制。這些術語用於區分一個元件和另一個元件，而且並不暗示元件的數量或順序。
實施方式提供了一種具有改進的操作可靠性的半導體記憶體裝置和該半導體記憶體裝置的製造方法。
圖1是示出根據本揭示內容的一個實施方式的半導體記憶體裝置的方塊圖。
參照圖1，半導體記憶體裝置100可以包括周邊電路結構190和記憶體單元陣列110。
周邊電路結構190可以被配置為執行用於將數據存儲在記憶體單元陣列110中的編程操作和驗證操作、用於輸出存儲在記憶體單元陣列110中的數據的讀取操作以及用於擦除存儲在記憶體單元陣列110中的數據的擦除操作。周邊電路結構190可以包括輸入/輸出電路180、控制電路150、電壓產生電路130、列解碼器120、行解碼器170、頁緩衝器160和源極線驅動器140。
記憶體單元陣列110可以包括多個記憶體單元串。每個記憶體單元串可以包括存儲有數據的多個記憶體單元。每個記憶體單元可以存儲單個位或兩個位或更多位的數據。多個記憶體單元可以通過通道層串聯連接。通道層可以通過與其對應的位元線BL連接到頁緩衝器160。通道層可以連接到第一半導體層和第二半導體層。第一半導體層可以設置為摻雜有第一導電類型的第一雜質的源極區。第二半導體層可以包括具有不同於第一導電類型的第二導電類型的第二雜質的井區。通道層不僅可以與設置為源極區第一半導體層直接接觸，而且還可以與第二半導體層的井區直接接觸。第一導電類型可以是n型，並且第二導電類型可以是p型。
輸入/輸出電路180可以將從記憶體裝置100的外部裝置（例如，記憶體控制器）傳輸的命令CMD和位址ADD傳輸到控制邏輯150。輸入/輸出電路180可以與外部裝置和行解碼器170交換數據DATA。
控制邏輯150可以響應於命令CMD和位址ADD而輸出操作信號OP_S、列位址RADD、源極線控制信號SL_S、頁緩衝器控制信號PB_S和行位址CADD。
電壓產生電路130可以響應於操作信號OP_S而產生用於編程操作、驗證操作、讀取操作和擦除操作的各種操作電壓Vop。電壓產生電路130可以響應於操作信號OP_S而在擦除操作期間向記憶體單元陣列110傳輸擦除電壓Vers。在擦除操作期間，可以將擦除電壓Vers傳輸到記憶體單元陣列110的第二半導體層。第二半導體層可以在擦除操作期間向通道層提供作為多數載子的電洞。
列解碼器120可以通過汲極選擇線DSL、字線WL和源極選擇線SSL連接到記憶體單元陣列110。列解碼器120可以響應於列位址RADD而將多個操作電壓Vop傳輸到多條汲極選擇線DSL、多條字線WL和多條源極選擇線SSL。
行解碼器170可以響應於行位址CADD而將從輸入/輸出電路180輸入的數據DATA傳輸到頁緩衝器160，或者將存儲在頁緩衝器160中的數據DATA傳輸到輸入/輸出電路180。行解碼器170可以通過行線CLL與輸入/輸出電路180交換數據DATA。行解碼器170可以通過數據線DTL與頁緩衝器160交換數據DATA。
頁緩衝器160可以通過位元線BL連接到記憶體單元陣列110。頁緩衝器160可以響應於頁緩衝器控制信號PB_S而臨時地存儲通過位元線BL接收的數據DATA。頁緩衝器160可以在讀取操作中感測位元線BL的電壓或電流。
源極線驅動器140可響應於源極線控制信號SL_S而將源極電壓Vsl傳輸到記憶體單元陣列110。在一個實施方式中，源極線驅動器140可以提供源極電壓Vsl，源極電壓Vsl在讀取操作或驗證操作期間放電到記憶體單元陣列110的源極區。在一個實施方式中，用於放電的源極電壓Vsl可以是接地電壓。
圖2是示出圖1所示的記憶體單元陣列和周邊電路結構的佈置的一個實施方式的視圖。
參照圖2，半導體記憶體裝置100的周邊電路結構190可以包括與記憶體單元陣列110交疊的區域。可以將周邊電路結構190面向記憶體單元陣列110的方向定義為第一方向。在一個實施方式中，周邊電路結構190可以在XYZ座標系統的Z軸方向上面對記憶體單元陣列110。周邊電路結構190可以連接到第一半導體層、第二半導體層、多條位元線、多條汲極選擇線、多條字線和多條源極選擇線。
圖3是示出圖2所示的記憶體單元陣列的一個實施方式的立體圖。
參照圖3，記憶體單元陣列110可以包括多條位元線BL、連接到多條位元線BL的多個單元插塞CPL、圍繞多個單元插塞CPL的多個導電圖案DSL、SSL和WL、以及設置在多個導電圖案DSL、SSL和WL上的第一半導體層SEL1和第二半導體層SEL2。
可以沿著每個單元插塞CPL限定記憶體單元串。單元插塞CPL可以在第一方向（例如，Z軸方向）上延伸。
多個導電圖案DSL、SSL和WL可以包括多條汲極選擇線DSL、多條字線WL和多條源極選擇線SSL。多條汲極選擇線DSL可以設置在多條位元線BL上方，並且可以設置在至少一個層中。相同高度處的多條汲極選擇線DSL可以通過多個狹縫SI和多個汲極隔離狹縫DSI彼此隔離。多條字線WL可以設置在多條汲極選擇線DSL上方，並且可以設置在沿第一方向（例如，Z軸方向）彼此隔開的多個層中。多個狹縫SI可以在相同高度處的相鄰字線WL之間延伸。多條源極選擇線SSL可以設置在多條字線WL上方，並且可以設置在至少一個層中。多個狹縫SI可以在相同高度處的相鄰源極選擇線SSL之間延伸。
每條汲極選擇線DSL可以用作汲極選擇電晶體的閘極電極。每條字線WL可以用作記憶體單元的閘極電極。每條源極選擇線SSL可以用作源極選擇電晶體的閘極電極。
多個導電圖案DSL、SSL和WL可以在與位元線BL相交的方向上延伸。在一個實施方式中，汲極選擇線DSL、字線WL和源極選擇線SSL可以在XYZ座標系統的X軸方向上延伸，並且位元線BL可以在XYZ座標系統的Y軸方向上延伸。
第一半導體層SEL1可以設置在多條源極選擇線SSL上。第二半導體層SEL2可以設置在第一半導體層SEL1上。第一半導體層SEL1和第二半導體層SEL2中的每一個可以沿著XYZ座標系統的X-Y平面延伸。
第一半導體層SEL1可以用作源極區，其在記憶體單元的讀取操作或驗證操作期間在單元插塞CPL的通道層和源極線驅動器140的放電電路之間提供電流移動路徑。設置為源極區的第一半導體層SEL1可以包括第一導電類型的第一雜質。第一導電類型可以是n型。
第二半導體層SEL2可以與第一半導體層SEL1的頂面接觸。第二半導體層SEL2可以包括與第一半導體層SEL1直接接觸的井區。除了井區之外，第二半導體層SEL2可以包括源極拾取區（source pickup region）和井拾取區。第二半導體層SEL2的源極拾取區和井拾取區可以摻雜有不同導電類型的雜質，並且可以在與單元插塞CPL相交的平面（例如，X-Y平面）上彼此隔開。
在下文中，為了便於描述，將會通過提供上述第一方向是Z軸方向，與單元插塞CPL相交的平面是X-Y平面，並且導電圖案DSL、WL和SSL中的每一個的延伸方向是X軸方向的情況作為示例來描述本揭示內容的實施方式。
圖4是示出圖3所示的第二半導體層的一個實施方式的平面圖。
參照圖4，第二半導體層SEL2可以沿著X-Y平面延伸以與多個單元插塞CPL交疊。第二半導體層SEL2可以包括井區213、井拾取區215和源極拾取區217。
井區213可以包括第二導電類型的第二雜質。第二導電類型可以是p型。井區213可以沿著X-Y平面延伸。
源極拾取區217可以包括第一導電類型的第三雜質。源極拾取區217中的第三雜質的濃度可以高於如圖3所示的第一半導體層SEL1中的第一雜質的濃度。源極拾取區217可以由井區213圍繞。源極拾取區217可以與源極拾取接觸部253接觸。源極拾取接觸部253可以從源極拾取區217在Z軸方向上延伸。
井拾取區215可以包括第二導電類型的第四雜質。井拾取區215中的第四雜質的濃度可以高於井區213中的第二雜質的濃度。井拾取區215可以由井區213圍繞。井拾取區215可以與井拾取接觸部251接觸。井拾取接觸部251可以從井拾取區215在Z軸方向上延伸。
第二半導體層SEL2中的源極拾取區217和井拾取區215的佈置可以是多種多樣的。在一個實施方式中，第二半導體層SEL2可以包括佈置在多個列上的多個源極拾取區217和多個井拾取區215。每列上的多個源極拾取區217可以在X軸方向上排成一條線，並且每列上的多個井拾取區215可以在X軸方向上排成一條線。由源極拾取區217構成的列和由井拾取區215構成的列可以在Y軸方向上彼此隔開。
在X-Y平面上，每個源極拾取區217和每個井拾取區215可以具有各種形狀，例如圓形形狀、橢圓形形狀和多邊形形狀。儘管圖中未示出，但是每個源極拾取區217和每個井拾取區215可以在X-Y平面上具有線形形狀。
源極拾取接觸部253和井拾取接觸部251的佈置可以是多種多樣的。在一個實施方式中，一個源極拾取區217可以接觸與其對應的一個源極拾取接觸部253，並且一個井拾取區215可以接觸與其對應的一個井拾取接觸部251。
圖5A和圖5B是示出根據本揭示內容的一個實施方式的第二半導體層的井拾取區和源極拾取區的平面圖。
參照圖5A和圖5B，與單元插塞CPL交疊的第二半導體層SEL2可以包括在X-Y平面上延伸的井區213。井拾取區215’和源極拾取區217’中的每一個都可以由井區213圍繞。
井拾取區215’和源極拾取區217’中的每一個可以在X軸方向上比在Y軸方向上延伸得更長。在一個實施方式中，井拾取區215’和源極拾取區217’可以在X-Y平面上具有X軸方向上的長軸的橢圓形形狀。兩個或更多個井拾取接觸部251可以與井拾取區215’接觸，並且兩個或更多個源極拾取接觸部253可以與源極拾取區217’接觸。
圖6A和圖6B是示出根據本揭示內容的一個實施方式的半導體記憶體裝置的截面圖。圖6A和圖6B示出遵循參照圖4描述的佈置的多個井拾取區215和多個源極拾取區217。圖6A是沿著在X軸方向上排成一條線的多個井拾取區215截取的半導體記憶體裝置的截面圖，並且圖6B是沿著在X軸方向上排成一條線的多個源極拾取區217截取的半導體記憶體裝置的截面圖。
參照圖6A和圖6B，半導體記憶體裝置的周邊電路結構可以包括基板301以及多個電晶體TR1和TR2。
基板301可以是包括矽、鍺等的半導體基板。基板301可以包括由隔離層303分隔的作用區。
多個電晶體TR1和TR2可以構成圖1所示的周邊電路結構190的一部分。在一個實施方式中，多個電晶體TR1和TR2可以包括構成圖1所示的頁緩衝器160的多個第一電晶體TR1，以及構成圖1所示的列解碼器120的多個第二電晶體TR2。
第一電晶體TR1和第二電晶體TR2中的每一個可以包括閘極絕緣層305、閘極電極307和接面301J。閘極絕緣層305和閘極電極307可以在作用區中堆疊在基板301上。接面301J可以設置為與其對應的電晶體的源極區和汲極區。可以通過將n型雜質和p型雜質中的任何一種摻雜到暴露在閘極電極307兩側的作用區中來設置接面301J。
半導體記憶體裝置可以包括連接到周邊電路結構的多個第一互連件330和多個第一導電結合圖案331。
第一互連件330可以包括連接到多個第一電晶體TR1和多個第二電晶體TR2的多個導電圖案311、313、315、317、319、321、323和325。多個導電圖案311、313、315、317、319、321、323和325可以形成為各種結構。
每個第一導電結合圖案331可以連接到與其對應的第一互連件330。第一導電結合圖案331可以經由第一互連件330連接到與其對應的第一電晶體TR1或第二電晶體TR2。
基板301可以由第一絕緣結構340覆蓋。第一電晶體TR1、第二電晶體TR2、第一互連件330和第一導電結合圖案331可以埋入第一絕緣結構340中。第一絕緣結構340可以包括兩個或更多個絕緣層。
記憶體單元陣列可以設置在第一絕緣結構340和第一導電結合圖案331上。記憶體單元陣列可以包括參照圖3描述的位元線BL、至少一條汲極選擇線DSL、多條字線WL、至少一條源極選擇線SSL、單元插塞CPL、第一半導體層SEL1和第二半導體層SEL2。至少一條汲極選擇線DSL、多條字線WL和至少一條源極選擇線SSL可以由在Z軸方向上堆疊為彼此隔開的多個導電圖案353配置。
多個導電圖案353可以與多個層間絕緣層351交替堆疊，從而構成堆疊結構350。堆疊結構350可以與包括第一電晶體TR1和第二電晶體TR2的周邊電路結構交疊。多個導電圖案353不僅可以在Z軸方向上彼此隔開，而且還可以通過多個層間絕緣層351彼此絕緣。多個導電圖案353可以形成階梯結構。在一個實施方式中，多個導電圖案353可以在變得離基板301更遠時在X軸方向上延伸得更長，從而形成階梯結構。
多個導電圖案353的階梯結構可以面對第一絕緣結構340，並且可以由第一絕緣層370覆蓋。第一絕緣層370可以設置在堆疊結構350和第一絕緣結構340之間。第一絕緣層370可以由多個閘極垂直接觸部375貫穿。多個閘極垂直接觸部375可以與多個導電圖案353的階梯結構交疊。閘極垂直接觸部375可以分別與導電圖案353接觸，並且可以朝向基板301延伸。
單元插塞CPL可以貫穿堆疊結構350。單元插塞CPL可以包括記憶體層361、通道層363和芯絕緣層365。
通道層363可以包括第一部分P1以及從第一部分P1在Z軸方向上延伸的第二部分P2。通道層363的第一部分P1可以是貫穿堆疊結構350的部分。通道層363的第二部分P2可以比堆疊結構350在Z軸方向上突出得更遠。通道層363的第二部分P2可以由第一半導體層SEL1圍繞。通道層363可以包括從第一部分P1朝向與第二部分P2的方向相反的方向延伸的汲極區DA。汲極區DA可以摻雜有第一導電類型的汲極雜質。汲極區DA可以包括由堆疊結構350圍繞的部分。可以根據設計規則來控制由堆疊結構350圍繞的汲極區DA的長度。通道層363是用作記憶體單元串的通道區的層，並且可以包括半導體層。在一個實施方式中，通道層363可以包括矽。
構成通道層363的第一部分P1和第二部分P2的半導體層可以形成為管狀形狀。芯絕緣層365可以設置在管狀半導體層的中央區域。芯絕緣層365可以設置在通道層363的汲極區DA和第二半導體層SEL2之間。
記憶體層361可以設置在通道層363的第一部分P1和堆疊結構350之間。
圖7是示出圖6B所示的區域AR1的放大截面圖。
參照圖7，記憶體層361可以包括位於通道層363與堆疊結構350之間的阻擋絕緣層BI、位於阻擋絕緣層BI與通道層363之間的數據存儲層DS以及位於數據存儲層DS與通道層363之間的穿隧絕緣層TI。數據存儲層DS可以被配置為能夠存儲通過福勒-諾德海姆隧穿改變的數據的材料層。該材料層可以包括其中能夠捕獲電荷的氮化物層。穿隧絕緣層TI可以包括電荷能夠隧穿通過的絕緣材料。在一個實施方式中，穿隧絕緣層TI可以包括氧化矽層。
參照圖6A和圖6B，可以在單元插塞CPL的通道層363和多條字線WL的交叉部分形成記憶體單元。記憶體單元可以形成三維記憶體單元陣列。可以在單元插塞CPL的通道層363和汲極選擇線DSL的交叉部分形成汲極選擇電晶體。可以在單元插塞CPL的通道層363和源極選擇線SSL的交叉部分形成源極選擇電晶體。至少一個汲極選擇電晶體、多個記憶體單元和至少一個源極選擇電晶體可以通過通道層363串聯連接。
單元插塞CPL可以延伸到第一絕緣層370中。通道層363的汲極區DA可以包括由第一絕緣層370圍繞的部分。記憶體層361可以在通道層363的汲極區DA和第一絕緣層370之間延伸。
多個閘極垂直接觸部375和第一絕緣層370可以由第一絕緣層370與第一絕緣結構340之間的第二絕緣層380覆蓋。
位元線BL可以設置在堆疊結構350與具有第一電晶體TR1和第二電晶體TR2的周邊電路結構之間。金屬線383可以設置在與位元線BL的高度基本相等的高度。位元線BL和金屬線383可以彼此隔開，並且可以包括各種導電材料。位元線BL和金屬線383可以埋入第二絕緣層380與第一絕緣結構340之間的第二絕緣結構390中。
第二絕緣結構390可以在第二絕緣層380與金屬線383和位元線BL所設置在的高度之間延伸，並且可以在第一絕緣結構340與金屬線383和位元線BL所設置在的高度之間延伸。第二絕緣結構390可以在位元線BL與金屬線BL之間絕緣。第二絕緣結構390可以包括堆疊在第一絕緣結構340與第二絕緣層380之間的兩個或更多個絕緣層。
位元線BL可以經由配置有具有各種結構的導電圖案的通道位元連接結構（channel-bit connection structure）連接到通道層363。在一個實施方式中，第一通道位元連接結構377A、第二通道位元連接結構379A和第三通道位元連接結構381A可以設置在位元線BL與堆疊結構350之間。第一通道位元連接結構377A可以從通道層363的汲極區DA延伸為貫穿第一絕緣層370和第二絕緣層380。第二通道位元連接結構379A和第三通道位元連接結構381A可以在第一通道位元連接結構377A與位元線BL之間埋入第二絕緣結構390中。
閘極垂直接觸部375可以經由配置有具有各種結構的導電圖案的閘極線連接結構連接到金屬線383。在一個實施方式中，第一閘極線連接結構377B、第二閘極線連接結構379B和第三閘極線連接結構381B可以設置在閘極垂直接觸部375和金屬線383之間。第一閘極線連接結構377B可以從閘極垂直接觸部375延伸為貫穿第二絕緣層380。第二閘極線連接結構379B和第三閘極線連接結構381B可以在第一閘極線連接結構377B與金屬線383之間埋入第二絕緣結構390中。
位元線BL和金屬線383可以經由配置有具有各種結構的導電圖案的多個第二互連件385和多個第二導電結合圖案387連接到多個第一導電結合圖案331。多個第二互連件385和多個第二導電結合圖案387可以在第一絕緣結構340與位元線BL和金屬線383所設置在的高度之間埋入第二絕緣結構390中。
每個第二導電結合圖案387可以結合到與其對應的第一導電結合圖案331。位元線BL和金屬線383中的每一個可以經由與其對應的第二互連件385連接到與其對應的第二導電結合圖案387。
根據上述結構，第一電晶體TR1可以經由第一互連件330、第一導電結合襯墊331、第二導電結合圖案387、第二互連件385、位元線BL以及通道位元連接結構377A、379A和381A連接到單元插塞CPL的通道層363。第二電晶體TR2可以經由第一互連件330、第一導電結合圖案331、第二導電結合圖案387、第二互連件385、金屬線383、閘極線連接結構377B、379B和381B以及閘極垂直接觸部375連接到堆疊結構350的導電圖案353。
第一半導體層SEL1可以設置在堆疊結構350上。第一半導體層SEL1可以圍繞通道層363的第二部分P2，並且可以與通道層363的第二部分P2直接接觸。
第二半導體層SEL2可以覆蓋第一半導體層SEL和單元插塞CPL的通道層363。第二半導體層SEL2的井區213可以與構成通道層363的管狀半導體層直接接觸。在一個實施方式中，第二半導體層SEL2可以與管狀半導體層的內壁直接接觸。為此，第二半導體層SEL2可以延伸到單元插塞CPL的中央區域。
井拾取接觸部251和源極拾取接觸部253中的每一個都可以由各種導電材料構成。井拾取接觸部251和源極拾取接觸部253中的每一個可以貫穿位於第二半導體層SEL2上的上絕緣層250。井拾取接觸部251可以將第二半導體層SEL2的井拾取區215連接到第一上部線261。源極拾取接觸部253可以將第二半導體層SEL2的源極拾取區217連接到第二上部線263。
第一上部線261可以經由井拾取接觸部251連接到第二半導體層SEL2的井區213。第一上部線261可以在擦除操作期間傳輸擦除電壓。第二半導體層SEL2的井區213可以包括第二導電類型的第二雜質，並且可以與通道層363接觸。第二導電類型可以是p型。因此，可以在擦除操作期間將作為井區213的多數載子的電洞提供給通道層363。
第二上部線263可以經由源極拾取接觸部253連接到作為源極區的第一半導體層SEL1。第一半導體層SEL1可以包括第一導電類型的第一雜質，並且可以與通道層363接觸。第一導電類型可以是n型。第二上部線263可以在讀取操作或驗證操作期間傳輸放電的源極電壓。在讀取操作或驗證操作期間，可以將讀取電壓或驗證電壓施加到與選定記憶體單元連接的選定字線，並且可以將用於放電的源極電壓（例如，接地電壓）施加到第一半導體層SEL1。因此，在讀取操作或驗證操作期間，當選定記憶體單元的閾值電壓低於施加到選定字線的讀取電壓或驗證電壓時，預充電到位元線BL的電壓可以經由通道層363通過第一半導體層SEL1放電。
如圖7所示，第二半導體層SEL2可以包括平行於第一半導體層SEL1的頂面的水平部分HP和從水平部分HP朝向芯絕緣層365突出的突出部分PP。
第二半導體層SEL2的突出部分PP可以設置在管狀半導體層的中央區域，以與構成通道層363的管狀半導體層的內壁直接接觸。井區213的一部分可以包括第二半導體層SEL2的突出部分PP。
圖6A和圖6B所示的源極拾取區217、井拾取區215和井區213的另一部分可以包括第二半導體層SEL2的水平部分HP。
通道層363可以包括通道雜質區363CA以及處於基本本質狀態的本質區363I。可以將本質區363I限定在圖6B所示的汲極區DA與通道雜質區363CA之間。在一個實施方式中，本質區363I可以由未摻雜矽層構成。通道雜質區363CA可以包括通道層363的與第一半導體層SEL1接觸的部分區域。通道雜質區363CA可以從第一半導體層SEL1所設置在的高度朝向與第一半導體層SEL1相鄰的導電圖案353所設置在的高度延伸。通道雜質區363CA可以包括第二導電類型的通道雜質。通道雜質區363CA中的通道雜質的濃度在靠近第二半導體層SEL2的區域中可以比在更靠近本質區363I的區域中相對更高。
根據本揭示內容的一個實施方式，第一半導體層SEL1和第二半導體層SEL2的每個源極拾取區217可以包括第一導電類型的雜質，並且通道層363的通道雜質區363CA、第二半導體層SEL2的井區213以及第二半導體層SEL2的井拾取區215（圖6A所示）可以包括第二導電類型的雜質。第一導電類型和第二導電類型可以是不同的類型。第一導電類型可以是n型，並且第二導電類型可以是p型。
根據本揭示內容的一個實施方式，通道層363可以與摻雜有不同導電類型的雜質的第一半導體層SEL1和第二半導體層SEL2的每個井區213直接接觸。當高電壓施加到通道層363並且放電電壓施加到第一導電類型的第一半導體層SEL1時，可以形成通道層363與第一半導體層SEL1之間的放電路徑。此外，當高電壓施加到第二半導體層SEL2的井區213時，可以將來自第二半導體層SEL2的電洞提供給通道層363。
在下文中，將針對每個製程描述製造圖6A和圖6B所示的半導體記憶體裝置的方法。在下文中，將省略相同組件的重疊描述。
圖8A和圖8B是示出根據本揭示內容的一個實施方式的形成電路結構的製程的截面圖。圖8A和圖8B是示出對應於圖6A和圖6B的區域的截面圖。
參照圖8A和圖8B，可以形成半導體記憶體裝置的電路結構410。
形成電路結構410的製程可以包括形成具有第一電晶體TR1和第二電晶體TR2的周邊電路結構的製程。第一電晶體TR1和第二電晶體TR2可以形成在基板301的由隔離層303分隔的作用區中。第一電晶體TR1和第二電晶體TR2可以與參照圖6A和圖6B描述的第一電晶體TR1和第二電晶體TR2相同地配置。
形成電路結構410的製程可以包括形成埋入第一絕緣結構340中的多個第一互連件330和多個第一導電結合圖案331的製程。多個第一互連件330和多個第一導電結合圖案331可以與參照圖6A和圖6B描述的多個第一互連件330和多個第一導電結合圖案331相同地配置。
圖9A和圖9B是示出根據本揭示內容的一個實施方式的形成初步記憶體陣列的方法的截面圖。圖9A和圖9B是示出對應於圖6A和圖6B的區域的截面圖。
參照圖9A和圖9B，可以在犧牲基板421上形成初步記憶體陣列420。犧牲基板421可以是矽層。
初步記憶體陣列420可包括三維記憶體單元陣列、多個閘極垂直接觸部375、第一通道位元連接結構377A、第二通道位元連接結構379A、第三通道位元連接結構381A、第一閘極線連接結構377B、第二閘極線連接結構379B、第三閘極線連接結構381B、金屬線383、位元線BL、多個第二互連件385和多個第二導電結合圖案387。
三維記憶體單元陣列可以包括設置在犧牲基板421上的堆疊結構350和貫穿堆疊結構350並且延伸到犧牲基板421內部的單元插塞CPL。堆疊結構350可以包括交替設置在犧牲基板421上的層間絕緣層351和導電圖案353。
單元插塞CPL可以形成在通道孔H中。通道孔H可以貫穿層間絕緣層351和導電圖案353，並且可以延伸到犧牲基板421中。單元插塞CPL可以包括沿著通道孔H的表面延伸的記憶體層361和設置在記憶體層361上的通道層363。單元插塞CPL可以包括填充通道孔H的中央區域的芯絕緣層365。通道層363可以沿著芯絕緣層365的側壁、底面和頂面延伸以圍繞芯絕緣層365。通道層363可以包括含有n型雜質的汲極區DA。汲極區DA可以覆蓋芯絕緣層365的頂端。可以將芯絕緣層365的頂端定義為芯絕緣層365的面向與面向犧牲基板421的方向相反的方向的端部。
單元插塞CPL和堆疊結構350可以由第一絕緣層370覆蓋。第一絕緣層370可以由多個閘極垂直接觸部375貫穿。
可以在第一絕緣層370上形成第二絕緣層380。第一通道位元連接結構377A和第一閘極線連接結構377B可以形成為貫穿第二絕緣層380。第一通道位元連接結構377A可以朝向通道層363的汲極區DA延伸。第一閘極線連接結構377B可以連接到與其對應的閘極垂直接觸部375。第一通道位元連接結構377A和第一閘極線連接結構377B可以通過一個遮罩製程形成，並且可以由相同的導電材料形成。
第二通道位元連接結構379A和第二閘極線連接結構379B可以通過一個遮罩製程形成，並且可以由相同的導電材料形成。第三通道位元連接結構381A和第三閘極線連接結構381B可以通過一個遮罩製程形成，並且可以由相同的導電材料形成。位元線BL和金屬線383可以通過一個遮罩製程形成，並且可以由相同的導電材料形成。在形成位元線BL和金屬線383之後，可以順序形成多個第二互連件385和多個第二導電結合圖案387。在形成第二通道位元連接結構397A和第二閘極線連接結構379B的製程、形成第三通道位元連接結構381A和第三閘極線連接結構381B的製程、形成位元線BL和金屬線383的製程以及形成多個第二互連件385和多個第二導電結合圖案387的製程中的每一個製程之前或之後，可以沉積第二絕緣結構390的兩個或更多個絕緣層。
圖10A和圖10B是示出結合製程的截面圖。圖10A和圖10B是示出對應於圖6A和圖6B的區域的截面圖。
參照圖10A和圖10B，電路結構410和初步記憶體陣列420可以對準，使得初步記憶體陣列420的第二絕緣結構390面對電路結構410的第一絕緣結構340。隨後，初步記憶體陣列420可以連接到電路結構410。在一個實施方式中，初步記憶體陣列420的第二導電結合圖案387可以結合到電路結構410的第一導電結合圖案331，使得初步記憶體陣列420能夠連接到電路結構410。
圖11A和圖11B是示出圖10A所示的區域AR2和圖10B所示的區域AR3的後續製程的截面圖。
參照圖11A和圖11B，可以移除圖10A和圖10B所示的犧牲基板421。因此，可以暴露堆疊結構350的層間絕緣層351和單元插塞CPL的記憶體層361。
圖12至圖14是示出在圖11所示的製程之後對圖10B所示的區域AR3執行的後續製程的一個實施方式的截面圖。
參照圖12，可以移除記憶體層361的一部分，從而暴露通道層363的一部分。因此，可以將通道層363分成第一部分P1和第二部分P2。通道層363的第一部分P1可以由堆疊結構350圍繞並且使剩餘的記憶體層361插置其間。可以在第二部分P2比堆疊結構350突出得更遠的狀態下暴露通道層363的第二部分P2。
隨後，可以將第二導電類型的通道雜質431注入通道層363的暴露的第二部分P2。第二導電類型可以是如上所述的P型。
參照圖13，通過圖12所示的製程，可以在圖12所示的通道層363的第二部分P2處限定通道雜質區363CA。通道雜質區363CA可以在堆疊結構350的一部分與記憶體層361之間延伸。通道層363的部分區域可以保持為本質區363I。
隨後，可以沿著由通道層363的比堆疊結構350突出得更遠的部分區域限定的臺階差形成第一半導體層SEL1。第一半導體層SEL1可以包括第一導電類型的第一雜質。第一導電類型可以是如上所述的n型。
在一個實施方式中，形成第一半導體層SEL1的製程可以包括沿著由通道層363的比堆疊結構350突出得更遠的部分區域限定的臺階差形成多晶矽層的製程，以及將第一導電類型的第一雜質注入多晶矽層的製程。形成第一半導體層SEL1的製程還可以包括用於激活第一導電類型的第一雜質的雷射退火製程。
參照圖14，可以對第一半導體層SEL1和通道層363進行平坦化，從而暴露芯絕緣層365。可以通過化學機械拋光（CMP）製程進行平坦化。第一半導體層SEL1可以保留為圍繞通道層363的通道雜質區363CA，並且可以保留在第一半導體層SEL1與通道雜質區363CA直接接觸的狀態。
隨後，可以移除芯絕緣層365的一部分，從而限定凹陷區域433。凹陷區域433可以對應於圖9B所示的通道孔H的中央區域的一部分。凹陷區域433可以由通道層363的通道雜質區363CA圍繞。
圖15A和圖15B是示出在圖14所示的製程之後對圖10A所示的區域AR2和圖10B所示的區域AR3執行的後續製程的一個實施方式的截面圖。
參照圖15A和圖15B，可以在第一半導體層SEL1上形成具有井區213的第二半導體層SEL2。井區213可以包括第二導電類型的第二雜質。井區213可以與第一半導體層SEL1和通道層363直接接觸。
在一個實施方式中，形成具有井區213的第二半導體層SEL2的製程可以包括在第一半導體層SEL1上形成多晶矽層的製程和將第二導電類型的第二雜質注入多晶矽層的製程。形成第二半導體層SEL2的製程還可以包括用於激活第二導電類型的第二雜質的雷射退火製程。對於井區213，第二導電類型的第二雜質可以是P型雜質。
第二半導體層SEL2可以包括平行於第一半導體層SEL1的頂面的水平部分HP和從水平部分HP延伸以填充圖14所示的凹陷區域433的突出部分PP。
圖16是示出在圖15B所示的製程之後對圖10B所示的區域AR3執行的後續製程的一個實施方式的截面圖，圖17是示出在圖15A所示的製程之後對圖10A所示的區域AR2執行的後續製程的一個實施方式的截面圖。
圖16所示的製程和圖17所示的製程可以單獨執行。可以在執行圖16所示的製程之後執行圖17所示的製程，或者可以在執行圖17所示的製程之後執行圖16所示的製程。
參照圖16，可以以高於第一半導體層SEL1中的第一雜質的濃度的濃度注入第一導電類型的第三雜質，從而在第二半導體層SEL2的水平部分HP中限定源極拾取區217。
參照圖17，可以以高於井區213中的第二雜質的濃度的濃度注入第二導電類型的第四雜質，使得井拾取區215包括第二半導體層SEL2的水平部分HP。
井區313可以保留在圖16所示的源極拾取區217和圖17所示的井拾取區215的周邊，並且可以保留在第二半導體層SEL2的突出部分PP中。
圖18A和圖18B是示出在圖16和17圖所示的製程之後對圖10A所示的區域AR2和圖10B所示的區域AR3執行的後續製程的一個實施方式的截面圖。
參照圖18A和圖18B，可以在第二半導體層SEL2上形成上絕緣層250。隨後，可以形成貫穿上絕緣層250的井拾取接觸部251和源極拾取接觸部253。井拾取接觸部251可以連接到井拾取區215，並且源極拾取接觸部253可以連接到源極拾取區217。
隨後，可以在上絕緣層250上形成連接到井拾取接觸部251和源極拾取接觸部253的第一上部線261和第二上部線263。
圖19和圖20是示出在圖13所示的製程之後執行的後續製程的一個實施方式的截面圖。圖19和圖20是示出對圖10B所示的區域AR3執行的製程的截面圖。
參照圖19，可以對圖13所示的第一半導體層SEL1和通道層363進行平坦化，從而暴露芯絕緣層365。可以通過化學機械拋光（CMP）製程進行平坦化。第一半導體層SEL1、通道層363和芯絕緣層365的表面可以通過平坦化而基本上設置在同一條線上。第一半導體層SEL1可以保留為圍繞通道層363的通道雜質區363CA，通道雜質區363CA比多個導電圖案353和多個層間絕緣層351的堆疊結構350以及記憶體層361突出得更遠。第一半導體層SEL1可以保留在第一半導體層SEL1與通道雜質區363CA的側壁直接接觸的狀態。
參照圖20，如參照圖15A和圖15B所述，可以在第一半導體層SEL1上形成具有井區213的第二半導體層SEL2’。第二半導體層SEL2’可以配置有覆蓋第一半導體層SEL1、通道層363和芯絕緣層365的經平坦化的表面的水平部分HP。在一個實施方式中，第二半導體層SEL2’和通道層363之間的界面可以與第二半導體層SEL2’和芯絕緣層365之間的界面基本上設置在同一條線上。第二半導體層SEL2’的井區213可以與通道層363的在芯絕緣層365和第一半導體層SEL1之間露出的部分接觸。在一個實施方式中，井區213可以與通道層363的通道雜質區363CA接觸。
隨後，如參照圖16所述，可以執行注入第三雜質的製程，使得源極拾取區217包括第二半導體層SEL2’的水平部分HP。隨後，可以執行與參照圖17、圖18A和圖18B描述的製程相同的製程。
圖21是示出根據本揭示內容的一個實施方式的記憶體系統的配置的方塊圖。
參照圖21，記憶體系統1100包括記憶體裝置1120和記憶體控制器1110。
記憶體裝置1120可以是配置有多個快閃記憶體晶片的多晶片封裝。記憶體裝置1120可以包括與記憶體單元陣列的通道層接觸的第一半導體層和第二半導體層。第一半導體層可以包括第一導電類型的第一雜質，並且第一雜質區可以與通道層接觸。第二半導體層可以包括不同於第一導電類型的第二導電類型的井區，並且井區可以與通道層接觸。第一半導體層可以在讀取操作或驗證操作中用作電流移動路徑。第二半導體層的井區可以在擦除操作中用作電流移動路徑。
記憶體控制器1110可以控制記憶體裝置1120，並且可以包括靜態隨機存取記憶體（Static Random Access Memory，SRAM）1111、中央處理單元（Central Processing Unit，CPU）1112、主機介面1113、錯誤校正塊1114和記憶體介面1115。SRAM 1111可以用作CPU 1112的操作記憶體，CPU 1112執行記憶體控制器1110的數據交換的總體控制操作，並且主機介面1113包括與記憶體系統1100連接的主機的數據交換協議。錯誤校正塊1114可以檢測從記憶體裝置1120讀取的數據中包含的錯誤並且校正檢測到的錯誤。記憶體介面1115與記憶體裝置1120進行介面連接。記憶體控制器1110還可以包括用於存儲與主機進行介面連接的代碼數據的唯讀記憶體（Read Only Memory，ROM）等。
如上所述地配置的記憶體系統1100可以是記憶卡或固態磁碟（Solid State Disk，SSD），其中記憶體裝置1120與控制器1110結合。例如，當記憶體系統1100是SSD時，記憶體控制器1100可以通過各種介面協議中的一種與外部（例如，主機）通信，所述介面協議例如是通用串列匯流排（Universal Serial Bus，USB）協議、多媒體卡（Multi-Media Card，MMC）協議、周邊組件互連（Peripheral Component Interconnection，PCI）協議、快速PCI（PCI-Express，PCI-E）協議、高級技術附件（Advanced Technology Attachment，ATA）協議、串列ATA（Serial-ATA，SATA）協議、平行ATA（Parallel-ATA，PATA）協議、小型計算機系統介面（Small Computer System Interface，SCSI）協議、增強型小型磁盤介面（Enhanced Small Disk Interface，ESDI）協議和整合式驅動電子裝置（Integrated Drive Electronics，IDE）協議。
圖22是示出根據本揭示內容實施方式的計算系統的配置的方塊圖。
參照圖22，計算系統1200可以包括電連接到系統匯流排1260的CPU 1220、隨機存取記憶體（Random Access Memory，RAM）1230、使用者介面1240、調變解調器1250和記憶體系統1210。當計算系統1200是移動裝置時，還可以包括向計算系統1200提供操作電壓的電池，並且還可以包括應用晶片組、影像處理器、移動D-RAM等。
記憶體系統1210可以配置有記憶體裝置1212和記憶體控制器1211。
記憶體裝置1212可以包括與記憶體單元陣列的通道層接觸的第一半導體層和第二半導體層。第一半導體層可以包括第一導電類型的第一雜質，並且第一雜質區可以與通道層接觸。第二半導體層可以包括不同於第一導電類型的第二導電類型的井區，並且井區可以與通道層接觸。第一半導體層可以在讀取操作或驗證操作中用作電流移動路徑。第二半導體層的井區可以在擦除操作中用作電流移動路徑。
記憶體控制器1211可以與上面參照圖21描述的記憶體控制器1110相同地配置。
根據本揭示內容，可以實現基於多數載子的擦除操作，因此可以提高半導體記憶體裝置的操作可靠性。
100:半導體記憶體裝置 / 記憶體裝置 110:記憶體單元陣列 120:列解碼器 130:電壓產生電路 140:源極線驅動器 150:控制電路 / 控制邏輯 160:頁緩衝器 170:行解碼器 180:輸入/輸出電路 190:周邊電路結構 213:井區 215:井拾取區 215’:井拾取區 217:源極拾取區 217’:源極拾取區 250:上絕緣層 251:井拾取接觸部 253:源極拾取接觸部 261:第一上部線 263:第二上部線 301:基板 301J:接面 303:隔離層 305:閘極絕緣層 307:閘極電極 311:導電圖案 313:導電圖案 315:導電圖案 317:導電圖案 319:導電圖案 321:導電圖案 323:導電圖案 325:導電圖案 330:第一互連件 331:第一導電結合圖案 / 第一導電結合襯墊 340:第一絕緣結構 350:堆疊結構 351:層間絕緣層 353:導電圖案 361:記憶體層 363:通道層 363CA:通道雜質區 363I:本質區 365:芯絕緣層 370:第一絕緣層 375:閘極垂直接觸部 377A:第一通道位元連接結構 / 通道位元連接結構 377B:第一閘極線連接結構 / 閘極線連接結構 379A:第二通道位元連接結構 / 通道位元連接結構 379B:第二閘極線連接結構 / 閘極線連接結構 380:第二絕緣層 381A:第三通道位元連接結構 / 通道位元連接結構 381B:第三閘極線連接結構 / 閘極線連接結構 383:金屬線 385:第二互連件 387:第二導電結合圖案 390:第二絕緣結構 410:電路結構 420:初步記憶體陣列 421:犧牲基板 431:通道雜質 433:凹陷區域 1100:記憶體系統 1110:記憶體控制器 1111:靜態隨機存取記憶體 / SRAM 1112:中央處理單元 1113:主機介面 1114:錯誤校正塊 1115:記憶體介面 1120:記憶體裝置 1200:計算系統 1210:記憶體系統 1211:記憶體控制器 1212:記憶體裝置 1220:CPU 1230:隨機存取記憶體 1240:使用者介面 1250:調變解調器 1260:系統匯流排 ADD:位址 AR1:區域 AR2:區域 AR3:區域 BI:阻擋絕緣層 BL:位元線 CADD:行位址 CLL:行線 CMD:命令 CPL:單元插塞 DA:汲極區 DATA:數據 DS:數據存儲層 DSI:汲極隔離狹縫 DSL:汲極選擇線 / 導電圖案 DTL:數據線 H:通道孔 HP:水平部分 OP_S:操作信號 P1:第一部分 P2:第二部分 PB_S:頁緩衝器控制信號 PP:突出部分 RADD:列位址 SEL1:第一半導體層 SEL2:第二半導體層 SEL2’:第二半導體層 SI:狹縫 SL_S:源極線控制信號 SSL:源極選擇線 / 導電圖案 TI:穿隧絕緣層 TR1:電晶體 / 第一電晶體 TR2:電晶體 / 第二電晶體 Vers:擦除電壓 Vop:操作電壓 Vsl:源極電壓 WL:字線 / 導電圖案
現在將參照附圖在下文中更全面地描述示例性實施方式。然而，這些實施方式可以以不同的形式實施，並且不應當被解釋為局限於本文闡述的實施方式。相反，提供這些實施方式使得本揭示內容將是本領域技術人員所能實現的。
在附圖中，為了圖示清楚可能放大尺寸。應當理解，當一個元件被稱為位於兩個元件“之間”時，該一個元件可以是該兩個元件之間的唯一元件，或者也可以存在一個或更多個中間元件。相同的附圖標記始終表示相同的元件。
[圖1]是示出根據本揭示內容的一個實施方式的半導體記憶體裝置的方塊圖。
[圖2]是示出圖1所示的記憶體單元陣列和周邊電路結構的佈置的一個實施方式的視圖。
[圖3]是示出圖2所示的記憶體單元陣列的一個實施方式的立體圖。
[圖4]是示出圖3所示的第二半導體層的一個實施方式的平面圖。
[圖5A]和[圖5B]是示出根據本揭示內容的一個實施方式的第二半導體層的井拾取區和源極拾取區的平面圖。
[圖6A]和[圖6B]是示出根據本揭示內容的一個實施方式的半導體記憶體裝置的截面圖。
[圖7]是圖6B所示的區域AR1的放大截面圖。
[圖8A]和[圖8B]是示出根據本揭示內容的一個實施方式的形成電路結構的製程的截面圖。
[圖9A]和[圖9B]是示出根據本揭示內容的一個實施方式的形成初步記憶體陣列的方法的截面圖。
[圖10A]和[圖10B]是示出結合製程的截面圖。
[圖11A]和[圖11B]是示出圖10A所示的區域AR2和圖10B所示的區域AR3的後續製程的截面圖。
[圖12]至[圖14]是示出在圖11所示的製程之後對圖10B所示的區域AR3所執行的後續製程的一個實施方式的截面圖。
[圖15A]和[圖15B]是示出在圖14所示的製程之後對圖10A所示的區域AR2和圖10B所示的區域AR3執行的後續製程的一個實施方式的截面圖。
[圖16]是示出在圖15B所示的製程之後對圖10B所示的區域AR3執行的後續製程的一個實施方式的截面圖。
[圖17]是示出在圖15A所示的製程之後對圖10A所示的區域AR2執行的後續製程的一個實施方式的截面圖。
[圖18A]和[圖18B]是示出在圖16和圖17所示的製程之後對圖10A所示的區域AR2和圖10B所示的區域AR3執行的後續製程的一個實施方式的截面圖。
[圖19]和[圖20]是示出在圖13所示的製程之後執行的後續製程的一個實施方式的截面圖。
[圖21]是示出根據本揭示內容的一個實施方式的記憶體系統的配置的方塊圖。
[圖22]是示出根據本揭示內容的一個實施方式的計算系統的配置的方塊圖。
213:井區
215:井拾取區
217:源極拾取區
251:井拾取接觸部
253:源極拾取接觸部
CPL:單元插塞
SEL2:第二半導體層

Claims (22)

  1. 一種半導體記憶體裝置，所述半導體記憶體裝置包括： 堆疊結構，所述堆疊結構包括在第一方向上交替堆疊的導電圖案和層間絕緣層； 通道層，所述通道層貫穿所述堆疊結構； 第一半導體層，所述第一半導體層設置在所述堆疊結構上，所述第一半導體層包括第一導電類型的第一雜質； 第二半導體層，所述第二半導體層設置在所述第一半導體層上，所述第二半導體層包括具有第二導電類型的第二雜質的井區，其中，所述第二導電類型不同於所述第一導電類型；以及 記憶體層，所述記憶體層位於所述通道層和所述堆疊結構之間， 其中，所述通道層與所述第二半導體層的所述井區和所述第一半導體層直接接觸。
  2. 根據請求項1所述的半導體記憶體裝置，其中，所述通道層包括貫穿所述堆疊結構的第一部分和從所述第一部分在所述第一方向上延伸的第二部分，並且 其中，所述第一半導體層與所述通道層的所述第二部分直接接觸，所述第一半導體層圍繞所述通道層的所述第二部分。
  3. 根據請求項1所述的半導體記憶體裝置，其中，所述通道層包括管狀半導體層。
  4. 根據請求項3所述的半導體記憶體裝置，其中，所述第二半導體層包括： 水平部分，所述水平部分平行於所述第一半導體層的頂面；以及 突出部分，所述突出部分從所述水平部分朝向所述管狀半導體層的中央區域延伸，以與所述管狀半導體層的內壁直接接觸。
  5. 根據請求項4所述的半導體記憶體裝置，其中，所述井區包括所述第二半導體層的所述水平部分的一部分和所述突出部分。
  6. 根據請求項3所述的半導體記憶體裝置，所述半導體記憶體裝置還包括填充所述管狀半導體層的中央區域的芯絕緣層，所述芯絕緣層與所述第二半導體層接觸， 其中，所述第二半導體層和所述通道層之間的界面與所述第二半導體層和所述芯絕緣層之間的界面設置在同一條線上。
  7. 根據請求項1所述的半導體記憶體裝置，其中，所述第二半導體層還包括與所述第一半導體層接觸的源極拾取區，所述源極拾取區具有所述第一導電類型的第三雜質。
  8. 根據請求項7所述的半導體記憶體裝置，其中，所述源極拾取區中的所述第三雜質的濃度高於所述第一半導體層中的所述第一雜質的濃度。
  9. 根據請求項7所述的半導體記憶體裝置，所述半導體記憶體裝置還包括經由所述源極拾取區連接到所述第一半導體層的上部線，所述上部線在讀取操作或驗證操作期間傳輸源極電壓。
  10. 根據請求項1所述的半導體記憶體裝置，其中，所述第二半導體層還包括井拾取區，所述井拾取區包括所述第二導電類型的第四雜質。
  11. 根據請求項10所述的半導體記憶體裝置，其中，所述井拾取區中的所述第四雜質的濃度高於所述井區中的所述第二雜質的濃度。
  12. 根據請求項10所述的半導體記憶體裝置，所述半導體記憶體裝置還包括經由所述井拾取區連接到所述井區的上部線，所述上部線在擦除操作期間傳輸擦除電壓。
  13. 根據請求項1所述的半導體記憶體裝置，其中，所述通道層的與所述第一半導體層接觸的部分摻雜有所述第二導電類型的通道雜質。
  14. 根據請求項1所述的半導體記憶體裝置，所述半導體記憶體裝置還包括： 周邊電路結構，所述周邊電路結構與所述堆疊結構交疊；以及 位元線，所述位元線設置在所述周邊電路結構和所述堆疊結構之間，所述位元線連接到所述通道層。
  15. 一種製造半導體記憶體裝置的方法，所述方法包括以下步驟： 形成單元插塞，所述單元插塞具有沿著通道孔的表面延伸的記憶體層和在所述通道孔中設置在所述記憶體層上的通道層，其中，所述通道孔貫穿交替堆疊在基板上的導電圖案和層間絕緣層，並且延伸到所述基板中； 移除所述基板以暴露所述記憶體層的一部分； 移除所述記憶體層的暴露部分以暴露所述通道層的一部分； 形成圍繞所述通道層的暴露部分的第一半導體層，所述第一半導體層包括第一導電類型的第一雜質；以及 在所述第一半導體層上形成第二半導體層，所述第二半導體層包括與所述第一半導體層和所述通道層直接接觸的井區， 其中，所述第二半導體層的所述井區包括第二導電類型的第二雜質，所述第二導電類型不同於所述第一導電類型。
  16. 根據請求項15所述的方法，其中，所述單元插塞還包括設置在所述通道孔的中央區域中的芯絕緣層，所述芯絕緣層由所述通道層圍繞。
  17. 根據請求項16所述的方法，所述方法還包括以下步驟：在所述第一半導體層上形成所述第二半導體層之前，對所述第一半導體層和所述通道層進行平坦化以暴露所述芯絕緣層， 其中，所述第二半導體層與所述芯絕緣層接觸，並且 其中，所述第二半導體層和所述通道層之間的界面與所述第二半導體層和所述芯絕緣層之間的界面設置在同一條線上。
  18. 根據請求項16所述的方法，所述方法還包括在所述第一半導體層上形成所述第二半導體層之前： 對所述第一半導體層和所述通道層進行平坦化以暴露所述芯絕緣層；以及 移除所述芯絕緣層的一部分以使所述通道孔的中央區域的一部分敞開， 其中，所述第二半導體層的所述井區填充所述通道孔的所述中央區域的敞開部分。
  19. 根據請求項15所述的方法，所述方法還包括以下步驟：將濃度高於所述第一雜質的濃度的所述第一導電類型的第三雜質注入所述第二半導體層中，以在所述第二半導體層中限定源極拾取區。
  20. 根據請求項15所述的方法，所述方法還包括以下步驟：將濃度高於所述第二雜質的濃度的所述第二導電類型的第四雜質注入所述第二半導體層中，以在所述第二半導體層中限定井拾取區。
  21. 根據請求項15所述的方法，所述方法還包括以下步驟：在形成所述第一半導體層之前，將所述第二導電類型的通道雜質注入所述通道層的所述暴露部分中。
  22. 根據請求項15所述的方法，所述方法還包括在移除所述基板之前： 形成具有多個電晶體的周邊電路結構； 形成連接到所述電晶體的第一導電結合圖案； 形成連接到所述單元插塞和所述導電圖案的第二導電結合圖案；以及 將所述第二導電結合圖案結合到所述第一導電結合圖案。
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