CN114823682A - 半导体装置和包括半导体装置的数据存储系统 - Google Patents

半导体装置和包括半导体装置的数据存储系统 Download PDF

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Abstract

提供了一种半导体装置和包括半导体装置的数据存储系统。所述半导体装置包括：基底，具有第一区域和第二区域；栅电极，在第一区域上在第一方向上堆叠，并且每个栅电极在第二区域中包括具有向上暴露的上表面的垫区域；沟道结构，穿透栅电极，并且在第一方向上延伸；分离区域，穿透栅电极，并且在第二方向延伸；接触插塞，每个接触插塞穿透栅电极中的每个栅电极的垫区域，并且在第一方向上延伸；氮化物层，设置在栅电极之中的最下面的第一栅电极的外侧中，与最下面的第一栅电极间隔开，并且水平地延伸；以及虚设栅电极，在第二方向上设置在最下面的第一栅电极与氮化物层之间，并且具有与最下面的第一栅电极间隔开的第一端部。

Description

半导体装置和包括半导体装置的数据存储系统
于2021年1月18日在韩国知识产权局提交的名称为“半导体装置和包括半导体装置的数据存储系统”的第10-2021-0006784号韩国专利申请通过引用全部包含于此。
技术领域
示例实施例涉及一种半导体装置和包括该半导体装置的数据存储系统。
背景技术
已经存在对可以在使用数据存储的数据存储系统中存储高容量(大容量)数据的半导体装置的需求。因此，已经对用于增大半导体装置的数据存储容量的措施进行了研究。例如，作为增大半导体装置的数据存储容量的一种方法，已经提出了包括三维布置的存储器单元而不是二维布置的存储器单元的半导体装置。
发明内容
实施例涉及一种半导体装置，所述半导体装置包括第一半导体结构和第二半导体结构，第一半导体结构包括第一基底和在第一基底上的电路器件，第二半导体结构设置在第一半导体结构上，其中，第二半导体结构包括：第二基底，具有第一区域和第二区域；栅电极，在第一区域上在第一方向上堆叠并彼此间隔开，在第二区域上在第二方向上延伸不同的长度，并且每个栅电极在第二区域中包括具有向上暴露的上表面的垫区域；层间绝缘层，与栅电极交替地堆叠；沟道结构，穿透栅电极、在第一方向上延伸，并且每个沟道结构包括沟道层；分离区域，在第一区域和第二区域中穿透栅电极并且在第二方向上延伸；接触插塞，每个接触插塞穿透栅电极中的每个栅电极的垫区域，并且在第一方向上延伸到第一半导体结构中；第一接触插塞绝缘层，在垫区域下方与层间绝缘层交替地设置，并且围绕接触插塞中的每个接触插塞；贯穿插塞，在第二基底的外侧上的第三区域中在第一方向上延伸以将第一半导体结构电连接到第二半导体结构；第一贯穿插塞绝缘层，在比栅电极之中的最下面的第一栅电极的上表面的水平低的水平上围绕贯穿插塞；以及第一氮化物层，与第一贯穿插塞绝缘层的外侧表面接触，并且在第三区域中水平地延伸。
实施例涉及一种半导体装置，所述半导体装置包括：基底，具有第一区域和第二区域；栅电极，在第一区域上在第一方向上堆叠并彼此间隔开，在第二区域上在第二方向上延伸不同的长度，并且每个栅电极在第二区域中包括具有向上暴露的上表面的垫区域；沟道结构，穿透栅电极，在第一方向上延伸，并且每个沟道结构包括沟道层；分离区域，在第一区域和第二区域中穿透栅电极并且在第二方向上延伸；接触插塞，每个接触插塞穿透栅电极中的每个栅电极的垫区域，并且在第一方向上延伸；氮化物层，设置在栅电极之中的最下面的第一栅电极的外侧中，与最下面的第一栅电极间隔开，并且水平地延伸；以及虚设栅电极，在第二方向上设置在最下面的第一栅电极与氮化物层之间，并且具有与最下面的第一栅电极间隔开的第一端部。
实施例涉及一种数据存储系统，所述数据存储系统包括半导体存储装置和控制器，半导体存储装置包括：第一基底；电路器件，在第一基底上；第二基底，具有第一区域和第二区域；栅电极，在第一区域上在第一方向上堆叠并彼此间隔开，在第二区域上在第二方向上延伸不同的长度，并且每个栅电极在第二区域中包括具有向上暴露的上表面的垫区域；沟道结构，穿透栅电极，在第一方向上延伸，并且每个沟道结构包括沟道层；分离区域，在第一区域和第二区域中穿透栅电极并且在第二方向上延伸；接触插塞，每个接触插塞穿透栅电极中的每个栅电极的垫区域，并且在第一方向上延伸；氮化物层，设置在栅电极之中的最下面的第一栅电极的外侧中，与最下面的第一栅电极间隔开，并且水平地延伸；虚设栅电极，在第二方向上设置在最下面的第一栅电极与氮化物层之间，并且具有与最下面的第一栅电极间隔开的第一端部；以及输入/输出垫，电连接到电路器件，控制器通过输入/输出垫电连接到半导体存储装置并且被构造为控制半导体存储装置。
附图说明
通过参照附图详细地描述示例实施例，特征对于本领域技术人员将变得清楚，在附图中：
图1是示出根据示例实施例的半导体装置的布局图；
图2是示出根据示例实施例的半导体装置的平面图；
图3A和图3B是示出根据示例实施例的半导体装置的剖视图；
图4A至图4C是示出根据示例实施例的半导体装置的部分区域的放大图；
图5A和图5B是示出根据示例实施例的半导体装置的部分区域的放大透视图；
图6是示出根据示例实施例的半导体装置的部分区域的放大透视图；
图7A是示出根据示例实施例的半导体装置的剖视图，图7B是示出根据示例实施例的半导体装置的一部分的放大图；
图8是示出根据示例实施例的半导体装置的一部分的放大图；
图9是示出根据示例实施例的半导体装置的剖视图；
图10是示出根据示例实施例的半导体装置的剖视图；
图11是示出根据示例实施例的半导体装置的剖视图；
图12是示出根据示例实施例的半导体装置的剖视图；
图13A至图13K是示出根据示例实施例的制造半导体装置的方法的剖视图；
图14是示出根据示例实施例的包括半导体装置的数据存储系统的视图；
图15是示出根据示例实施例的包括半导体装置的数据存储系统的透视图；以及
图16是示出根据示例实施例的半导体装置的剖视图。
具体实施方式
图1是示出根据示例实施例的半导体装置的布局图。
参照图1，半导体装置10可以包括在竖直方向上堆叠的第一半导体结构S1和第二半导体结构S2。第一半导体结构S1可以被构造为外围电路结构，并且可以包括行解码器DEC、页缓冲器PB和其它外围电路PC。第二半导体结构S2可以被构造为存储器单元结构，并且可以包括存储器单元阵列MCA以及第一贯穿互连区域TR1和第二贯穿互连区域TR2。
在第一半导体结构S1中，行解码器DEC可以通过对输入的地址进行解码来生成并发送字线的驱动信号。页缓冲器PB可以通过位线连接到存储器单元阵列MCA，并且可以读取存储在存储器单元中的数据。其它外围电路PC可以被构造为包括控制逻辑和电压生成器的区域，并且可以包括例如锁存电路、高速缓存电路和/或读出放大器。第一区域R1还可以包括垫(pad，又被称为“焊盘”)区域。在这种情况下，垫区域可以包括静电放电(ESD)器件或者数据输入/输出电路。
第一半导体结构S1中的各种电路区域(诸如行解码器DEC、页缓冲器PB和其它外围电路PC)的至少一部分可以设置在第二半导体结构S2的存储器单元阵列MCA下方。例如，页缓冲器PB和/或其它外围电路PC可以设置在存储器单元阵列MCA下方，以与存储器单元阵列MCA叠置。然而，包括在第一半导体结构S1中的电路及其布置形式可以变化，因此，与存储器单元阵列MCA叠置的电路也可以变化。
第二半导体结构S2可以具有第一区域R1、第二区域R2和第三区域R3。第一区域R1和第二区域R2可以被构造为其中可以设置有基底以使得存储器单元阵列MCA可以被设置的区域。第三区域R3可以被构造为在基底的外侧上的区域。第一区域R1可以被构造为其中设置有存储器单元的区域。第二区域R2可以被构造为将字线电连接到第一半导体结构S1的电路区域(诸如行解码器DEC、页缓冲器PB和其它外围电路PC)。
在第二半导体结构S2中，存储器单元阵列MCA可以设置为彼此间隔开。在图1中，设置了四个存储器单元阵列MCA，但是在示例实施例中，设置在第二半导体结构S2上的存储器单元阵列MCA的数量和布置形式可以变化。
第一贯穿互连区域TR1和第二贯穿互连区域TR2可以包括穿透第二半导体结构S2并且连接到第一半导体结构S1的互连结构。第一贯穿互连区域TR1可以按预定间距设置在第一区域R1中的存储器单元阵列MCA中。例如，在第一贯穿互连区域TR1中可以包括电连接到第一半导体结构S1的页缓冲器PB的互连结构。第二贯穿互连区域TR2可以设置在第二区域R2中的存储器单元阵列MCA的至少一个边缘区域中，并且可以包括互连结构(诸如电连接到第一半导体结构S1的行解码器DEC的接触插塞)。第二贯穿互连区域TR2的数量可以比第一贯穿互连区域TR1的数量大，但是在示例实施例中，第一贯穿互连区域TR1和第二贯穿互连区域TR2的形状、数量和位置可以变化。
在第二半导体结构S2中，氮化物层NL可以在第三区域R3中保留在单元区域绝缘层190(见图3A)中和/或单元区域绝缘层190下方。氮化物层NL可以保留在第二区域R2的与第三区域R3接触的外侧边缘区域中。下面将参照图2至图3B更详细地描述该构造。
图2是示出根据示例实施例的半导体装置的平面图。图3A和图3B是示出根据示例实施例的半导体装置的剖视图。图3A是沿着图2中的线I-I'截取的剖视图，图3B是沿着图2中的线II-II'截取的剖视图。图4A至图4C是示出根据示例实施例的半导体装置的部分区域的放大图。图4A是示出图3A中的区域“A”的放大图，图4B是示出图3A中的区域“B”的放大图，图4C是示出图3A中的区域“C”的放大图。
参照图2至图3B，半导体装置100可以包括外围电路区域PERI和存储器单元区域CELL，外围电路区域PERI可以是包括第一基底201的第一半导体结构，存储器单元区域CELL可以是包括第二基底101的第二半导体结构。存储器单元区域CELL可以设置在外围电路区域PERI上方。在另一实施方案中，在示例实施例中，存储器单元区域CELL可以设置在外围电路区域PERI下方。
外围电路区域PERI可以包括第一基底201、在第一基底201中的源极/漏极区域205和器件分离层210、设置在第一基底201上的电路器件220、电路接触插塞270、电路互连线280以及外围区域绝缘层290。
第一基底201可以具有在X方向和Y方向上延伸的上表面。有源区域可以通过器件分离层210被限定在第一基底201上。包括杂质的源极/漏极区域205可以设置在有源区域的一部分中。第一基底201可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。第一基底201可以设置为体晶片(bulk wafer)或外延层。
电路器件220可以包括平面晶体管。电路器件220中的每个可以包括电路栅极介电层222、间隔件层224和电路栅电极225。源极/漏极区域205可以在电路栅电极225的两侧上设置在第一基底201中。
外围区域绝缘层290可以在第一基底201上设置在电路器件220上。电路接触插塞270可以穿透外围区域绝缘层290，并且可以连接到源极/漏极区域205。电信号可以通过电路接触插塞270施加到电路器件220。在未示出的区域中，电路接触插塞270也可以连接到电路栅电极225。电路互连线280可以连接到电路接触插塞270，并且可以设置为多个层。
存储器单元区域CELL可以包括具有第一区域R1和第二区域R2的第二基底101、堆叠在第二基底101上的栅电极130、与栅电极130交替地堆叠的层间绝缘层120、设置为穿透栅电极130的堆叠结构的沟道结构CH、延伸穿透栅电极130的堆叠结构的第一分离区域MS1和第二分离区域MS2、在第二区域R2中延伸穿透栅电极130的接触插塞170以及设置在设置于第二基底101的外侧上的第三区域R3中的贯穿插塞175。
存储器单元区域CELL还可以包括围绕接触插塞170的第一接触插塞绝缘层160和第二接触插塞绝缘层165、围绕贯穿插塞175的第一贯穿插塞绝缘层180和第二贯穿插塞绝缘层185、分别与第一贯穿插塞绝缘层180和第二贯穿插塞绝缘层185接触的第一氮化物层150L和第二氮化物层150U以及第一虚设栅电极131D和第二虚设栅电极132D。
存储器单元区域CELL可以包括在第一区域R1上的第一水平导电层102、在第二区域R2上平行于第一水平导电层102设置的水平绝缘层110、在第一水平导电层102和水平绝缘层110上的第二水平导电层104、穿透第二基底101的基底绝缘层121、穿透栅电极130的堆叠结构的一部分的上分离区域SS、设置为在第二区域R2中穿透栅电极130的堆叠结构的虚设沟道结构DCH、单元区域绝缘层190以及单元互连线195。
第二基底101的第一区域R1可以被构造为其中可以竖直地堆叠有栅电极130并且可以设置有沟道结构CH的区域，并且存储器单元可以设置在第一区域R1中。第二区域R2可以被构造为其中栅电极130可以延伸不同的长度的区域，并且可以被构造为将存储器单元电连接到外围电路区域PERI。第二区域R2可以在至少一个方向上(例如，在X方向上)设置在第一区域R1的至少一端上。
第二基底101可以具有在X方向和Y方向上延伸的上表面。第二基底101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。第二基底101还可以包括杂质。第二基底101可以设置为多晶半导体层或外延层，诸如多晶硅层。
第一水平导电层102和第二水平导电层104可以依次堆叠在第二基底101的第一区域R1的上表面上。第一水平导电层102可以不延伸到第二基底101的第二区域R2。第二水平导电层104可以延伸到第二区域R2。
第一水平导电层102可以用作半导体装置100的共源极线的一部分，并且可以例如与第二基底101一起用作共源极线。参照图3B中的放大图，第一水平导电层102可以在沟道层140周围直接连接到沟道层140。
第二水平导电层104可以在其中未设置第一水平导电层102和水平绝缘层110的区域中与第二基底101接触。第二水平导电层104可以在该区域中弯曲以覆盖第一水平导电层102的端部和/或水平绝缘层110的端部，并且可以延伸到第二基底101上。
第一水平导电层102和第二水平导电层104可以包括半导体材料。例如，第一水平导电层102和第二水平导电层104两者可以包括多晶硅。在这种情况下，至少第一水平导电层102可以是掺杂层，第二水平导电层104可以是掺杂层或包括从第一水平导电层102扩散的杂质的层。然而，可以用绝缘层来替换第二水平导电层104。
水平绝缘层110可以在第二区域R2的至少一部分中与第一水平导电层102并排设置在第二基底101上。水平绝缘层110可以包括交替地堆叠在第二基底101的第二区域R2上的第一水平绝缘层111和第二水平绝缘层112。水平绝缘层110可以是在制造半导体装置100的工艺中其一部分被第一水平导电层102替换之后所保留的层。
水平绝缘层110可以包括氧化硅、氮化硅、碳化硅或氮氧化硅。第一水平绝缘层111和第二水平绝缘层112可以包括不同的绝缘材料。例如，第一水平绝缘层111可以由与层间绝缘层120的材料相同的材料形成，第二水平绝缘层112可以由与层间绝缘层120的材料不同的材料形成。
基底绝缘层121可以在Z方向上延伸，并且可以在第二区域R2中穿透第二基底101、水平绝缘层110和第二水平导电层104。基底绝缘层121可以设置为围绕接触插塞170中的每个。因此，连接到不同的栅电极130的接触插塞170可以彼此电分离。基底绝缘层121还可以设置在第三区域R3(第二基底101的外侧)上。基底绝缘层121可以包括例如氧化硅、氮化硅、碳化硅或氮氧化硅。
栅电极130可以在第二基底101上竖直地堆叠并彼此间隔开，并且可以形成堆叠结构。栅电极130可以包括形成地选择晶体管的栅极的下栅电极130L、形成多个存储器单元的栅极的存储器栅电极130M和形成串选择晶体管的栅极的上栅电极130U。可以根据半导体装置100的容量来确定形成存储器单元的栅极的存储器栅电极130M的数量。在一些示例实施例中，上栅电极130U和下栅电极130L中的每者数量可以为1至4或者更大，并且可以具有与存储器栅电极130M的结构相同的结构或不同的结构。在一些示例实施例中，栅电极130还可以包括这样的栅电极130：设置在上栅电极130U上方和/或设置在下栅电极130L下方，并且形成用于利用栅致漏极泄漏(GIDL)现象的擦除操作中的擦除晶体管的栅极。此外，栅电极130的一部分(例如，与上栅电极130U或下栅电极130L相邻的存储器栅电极130M)可以是虚设栅电极。
栅电极130可以在第一区域R1上竖直地堆叠并彼此间隔开，并且可以从第一区域R1向第二区域R2延伸不同的长度，并可以以阶梯形状形成台阶结构。参照图3A，栅电极130可以在X方向上在栅电极130之间形成台阶结构，并且还可以在Y方向上具有台阶结构。
由于台阶结构，在下的栅电极130可以比在上的栅电极130延伸得长，使得栅电极130可以具有从层间绝缘层120向上暴露的区域，并且所述区域可以被称为垫区域130P。在栅电极130中的每个中，垫区域130P可以包括栅电极的在X方向上的端部。垫区域130P可以与在第二基底101的第二区域R2中形成堆叠结构(例如，相应的台阶结构)的栅电极130之中的最上面的栅电极130的一部分对应。栅电极130可以在垫区域130P中连接到接触插塞170。
栅电极130可以在垫区域130P中具有增大的厚度。栅电极130中的每个的厚度可以以这样的方式增大：其下表面的水平(level，或“高度”)可以是恒定的，其上表面的水平可以增大。参照图4A，栅电极130可以以第一厚度T1从第一区域R1朝向第二区域R2延伸，并且可以在由图4A中的虚线标记的垫区域130P中具有比第一厚度T1大的第二厚度T2。第二厚度T2可以在第一厚度T1的约150％至约210％的范围内。
栅电极130可以通过在X方向上延伸的第一分离区域MS1在Y方向上彼此分离。一对第一分离区域MS1之间的栅电极130可以形成一个存储器块，但是存储器块的范围不限于此。例如，栅电极130可以包括诸如钨(W)的金属材料。在一些示例实施例中，栅电极130可以包括多晶硅或金属硅化物材料。
层间绝缘层120可以设置在栅电极130之间。类似于栅电极130，层间绝缘层120可以在与第二基底101的上表面垂直的方向上彼此间隔开，并且可以在X方向上延伸。层间绝缘层120可以包括诸如氧化硅或氮化硅的绝缘材料。
第一分离区域MS1和第二分离区域MS2可以设置为穿透栅电极130，并且可以在X方向上延伸。第一分离区域MS1和第二分离区域MS2可以彼此平行地设置。第一分离区域MS1和第二分离区域MS2可以穿透堆叠在第二基底101上的整个栅电极130，并且可以连接到(例如，延伸到)第二基底101。第一分离区域MS1可以在X方向上延伸为单个区域，第二分离区域MS2可以在一对第一分离区域MS1之间间断地(intermittently)延伸或者可以仅设置在部分区域中。然而，第一分离区域MS1和第二分离区域MS2的布置顺序和数量不限于图2中所示的示例。参照图3B，分离绝缘层105可以设置在第一分离区域MS1和第二分离区域MS2中。例如，分离绝缘层105可以包括诸如氧化硅、氮化硅、氮氧化硅的绝缘材料。
参照图2，上分离区域SS可以在第一区域R1中在第一分离区域MS1与第二分离区域MS2之间在X方向上延伸。参照图3B，上分离区域SS可以使包括上栅电极130U的三个栅电极130在Y方向上彼此分离。然而，在示例实施例中，被上分离区域SS分离的栅电极130的数量可以变化。被上分离区域SS分离的上栅电极130U可以形成不同的串选择线。上分离绝缘层103可以设置在上分离区域SS中。例如，上分离绝缘层103可以包括诸如氧化硅、氮化硅或氮氧化硅的绝缘材料。
参照图2，沟道结构CH中的每个可以形成单个存储器单元串，并且可以彼此间隔开并可以在第一区域R1上形成行和列。沟道结构CH可以设置为形成网格(grid)图案，或者可以在一个方向上以Z字形图案设置。沟道结构CH可以具有柱形形状，并且可以根据长宽比(aspect ratio)而具有倾斜的侧表面，所述倾斜的侧表面具有朝向第二基底101减小的宽度。
对于图3A中所示的示例实施例，沟道结构CH可以包括竖直地堆叠的第一沟道结构CH1和第二沟道结构CH2。在沟道结构CH中，穿透栅电极130的下堆叠结构的第一沟道结构CH1可以连接到穿透栅电极130的上堆叠结构的第二沟道结构CH2，并且可以在连接区域中由于宽度差异而具有弯曲部分。然而，在Z方向上堆叠的沟道结构的数量可以变化。
参照图3B中的放大图，沟道层140可以设置在沟道结构CH中。在沟道结构CH中，沟道层140可以以将沟道填充绝缘层147围绕在其中的环形形状(annular shape)形成。沟道层140可以在下部中连接到第一水平导电层102。沟道层140可以包括诸如多晶硅或单晶硅的半导体材料。
栅极介电层145可以设置在栅电极130与沟道层140之间。尽管未具体示出，但是栅极介电层145可以包括从沟道层140依次堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以将电荷隧穿到电荷存储层，并且可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或它们的组合。电荷存储层可以是电荷捕获层或浮栅导电层。阻挡层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料或它们的组合。在一些示例实施例中，栅极介电层145的至少一部分可以沿着栅电极130在水平方向上延伸。沟道垫149可以仅设置在在上的第二沟道结构CH2的上端上。沟道垫149可以包括例如掺杂的多晶硅。
沟道层140、栅极介电层145和沟道填充绝缘层147可以在第一沟道结构CH1与第二沟道结构CH2之间彼此连接。具有相对大的厚度的上层间绝缘层125可以设置在第一沟道结构CH1与第二沟道结构CH2之间，即，设置在下堆叠结构与上堆叠结构之间。然而，层间绝缘层120的形状和上层间绝缘层125的形状可以变化。
虚设沟道结构DCH可以彼此间隔开，并且可以在第二区域R2中形成行和列。在平面图上，虚设沟道结构DCH可以具有比沟道结构CH的尺寸大的尺寸，但是示例实施例不限于此。虚设沟道结构DCH还可以设置在第一区域R1的与第二区域R2相邻的部分中。与沟道结构CH不同，虚设沟道结构DCH可以不电连接到上互连结构，并且可以不形成半导体装置100中的存储器单元串。
虚设沟道结构DCH可以与沟道结构CH具有相同的结构或不同的结构。当虚设沟道结构DCH与沟道结构CH一起形成时，虚设沟道结构DCH可以与沟道结构CH具有相同的结构。当使用形成接触插塞170的工艺的一部分来形成虚设沟道结构DCH时，虚设沟道结构DCH可以与沟道结构CH具有不同的结构。在这种情况下，例如，虚设沟道结构DCH可以具有填充有绝缘材料(诸如氧化物)的结构。
接触插塞170可以在第二区域R2中穿透最上面的栅电极130和设置在最上面的栅电极130下方的第一接触插塞绝缘层160，并且可以连接到栅电极130的垫区域130P。接触插塞170可以穿透单元区域绝缘层190的至少一部分，并且可以连接到栅电极130的向上暴露的垫区域130P中的每个。接触插塞170可以穿透在栅电极130下方的第二基底101、第二水平导电层104和水平绝缘层110，并且可以连接到外围电路区域PERI中的电路互连线280。接触插塞170可以通过基底绝缘层121与第二基底101、第二水平导电层104和水平绝缘层110间隔开。
参照图4A，接触插塞170中的每个可以包括在Z方向上延伸的竖直延伸部分170V以及从竖直延伸部分170V水平地延伸并与垫区域130P接触的水平延伸部分170H。由于长宽比，竖直延伸部分170V可以具有其宽度可以朝向第二基底101减小的圆柱形形状。水平延伸部分170H可以沿着竖直延伸部分170V的圆周(circumference)设置，并且可以从竖直延伸部分170V的侧表面向另一端延伸第一长度L1。第一长度L1可以比在下的第一接触插塞绝缘层160的第二长度L2短。
参照图4C，接触插塞170可以被基底绝缘层121围绕，以与第二基底101电分离。包括接触插塞170的下端的区域可以被电路互连线280上的垫层285围绕。垫层285可以被构造为在制造半导体装置100的工艺期间保护电路互连线280，并且例如可以包括诸如多晶硅的导电材料。
接触插塞170可以包括例如钨(W)、铜(Cu)、铝(Al)和它们的合金中的至少一种。在一些示例实施例中，接触插塞170还可以包括在接触孔的侧壁和底表面上的阻挡层，接触插塞170设置在该接触孔中。阻挡层可以包括例如钛(Ti)、氮化钛(TiN)、钽(Ta)和氮化钽(TaN)中的至少一种。
第一接触插塞绝缘层160可以设置在垫区域130P下方，以围绕接触插塞170的侧表面。第一接触插塞绝缘层160的内侧表面可以围绕接触插塞170，第一接触插塞绝缘层160的外侧表面可以被栅电极130围绕。接触插塞170中的每个可以物理地电连接到单个栅电极130，并且可以通过第一接触插塞绝缘层160与设置在该单个栅电极130下方的栅电极130电分离。
第二接触插塞绝缘层165可以设置在垫区域130P上方，以围绕接触插塞170中的一部分的侧表面。例如，第二接触插塞绝缘层165可以设置为围绕连接到下堆叠结构的栅电极130的接触插塞170。上堆叠结构的栅电极130之中的设置为与第二沟道结构CH2的下端最相邻的栅电极可以被称为第二栅电极132。第二接触插塞绝缘层165可以设置在与第二栅电极132的水平对应的水平或与第二栅电极132的水平相似的水平上。在给出的示例实施例中，“对应的水平”可以表示在其中设置有特定组件的范围内的水平。因此，第二接触插塞绝缘层165可以设置在与其上设置有第二栅电极132的水平叠置(重叠)的水平上，或者设置在与其上设置有第二栅电极132的水平相似的水平上。在给出的示例实施例中，第二接触插塞绝缘层165可以设置在与其上设置有第二栅电极132的水平叠置的水平上，并且可以设置在比第二栅电极132的上表面的水平低的水平上。
第一接触插塞绝缘层160和第二接触插塞绝缘层165可以包括绝缘材料，并且可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。
贯穿插塞175可以设置在存储器单元区域CELL的第三区域R3(第三区域R3可以是第二基底101的外侧区域)中，并且可以穿透单元区域绝缘层190并可以延伸到外围电路区域PERI。贯穿插塞175可以设置为将存储器单元区域CELL的单元互连线195连接到外围电路区域PERI的电路互连线280。贯穿插塞175可以包括导电材料，并且可以包括诸如钨(W)、铜(Cu)和铝(Al)的金属材料。贯穿插塞175可以在形成接触插塞170的相同的工艺中形成，可以包括相同的材料，并且可以具有相同的内部结构。
第一贯穿插塞绝缘层180和第二贯穿插塞绝缘层185可以设置为分别围绕贯穿插塞175的在下部和上部中的侧表面。第一贯穿插塞绝缘层180可以设置在与栅电极130的下部对应的区域中。例如，第一贯穿插塞绝缘层180可以设置在与最下面的第一栅电极131的水平对应的水平或与第一栅电极131的水平相似的水平上。在给出的示例实施例中，第一贯穿插塞绝缘层180可以设置在比第一栅电极131的上表面的水平低的水平上。
第二贯穿插塞绝缘层185可以设置在与第二接触插塞绝缘层165的水平基本相同的水平上。在给出的示例实施例中，“基本相同”表示相同或存在可以发生于制造工艺中的偏差范围内的差异的示例，并且即使当表达“基本”被省略时也可以同样地进行解释。例如，第二贯穿插塞绝缘层185可以设置在与第二栅电极132的水平对应的水平或与第二栅电极132的水平相似的水平上。
第一贯穿插塞绝缘层180和第二贯穿插塞绝缘层185可以具有基本相同的厚度和/或宽度，但是示例实施例不限于此。第二贯穿插塞绝缘层185可以具有与第二接触插塞绝缘层165的厚度基本相同的厚度。第一贯穿插塞绝缘层180和第二贯穿插塞绝缘层185可以包括绝缘材料，并且可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。
第一氮化物层150L和第二氮化物层150U可以与上面参照图1描述的氮化物层NL对应。第一氮化物层150L和第二氮化物层150U可以在第二区域R2的一部分中和在第三区域R3中平行于第二基底101的上表面延伸。第一氮化物层150L可以与第一贯穿插塞绝缘层180的外侧表面接触，并且可以在与第一栅电极131的水平对应的水平上沿着X-Y平面水平地延伸。第二氮化物层150U可以与第二贯穿插塞绝缘层185的外侧表面接触，并且可以在与第二栅电极132的水平对应的水平上沿着X-Y平面水平地延伸。可以在制造工艺期间沉积第一氮化物层150L和第二氮化物层150U以使栅电极130的垫区域130P增厚(thicken)，并且可以保留第一氮化物层150L和第二氮化物层150U。
参照图4B，第一氮化物层150L可以围绕第一贯穿插塞绝缘层180，并且可以在与第二区域R2相邻的端部上与第一虚设栅电极131D的侧表面接触。第一氮化物层150L(例如，其下表面)可以设置在比第二基底101的上表面的水平高的水平上。第一氮化物层150L的厚度T4可以与第一虚设栅电极131D的厚度T3和第一贯穿插塞绝缘层180的厚度T5基本相同。第一氮化物层150L的厚度T4可以具有比第一栅电极131的在垫区域130P中的增大的第二厚度T2小的厚度。例如，第一氮化物层150L的厚度T4可以与参照图4A描述的第二厚度T2与第一厚度T1之间的差相同或相似。
类似地，第二氮化物层150U也可以围绕第二贯穿插塞绝缘层185，并且可以在与第二区域R2相邻的端部上与第二虚设栅电极132D接触。第二氮化物层150U可以具有与第一氮化物层150L的厚度基本相同的厚度，并且可以对其应用上面对第一氮化物层150L的厚度T4的描述。
第一氮化物层150L和第二氮化物层150U可以包括氮化硅，并且可以具有SixNy或SixNy:H的组分。参照图4B，第一氮化物层150L和第二氮化物层150U可以均包括具有不同组分且竖直地堆叠的两个层152和154，但是示例实施例不限于此。例如，下层152可以具有比上层154的厚度大的厚度，并且可以具有高含量的氢(H)。
第一虚设栅电极131D和第二虚设栅电极132D可以分别设置在与第一栅电极131的水平对应的水平上和在与第二栅电极132的水平对应的水平上。第一虚设栅电极131D和第二虚设栅电极132D可以分别设置为在X方向上与第一栅电极131的端部间隔开预定距离和在X方向上与第二栅电极132的端部间隔开预定距离。所述距离可以为例如约50nm或更小。因此，第一虚设栅电极131D和第二虚设栅电极132D可以分别与第一栅电极131和第二栅电极132电分离。
第一虚设栅电极131D和第二虚设栅电极132D可以分别具有与第一栅电极131的端部间隔开的第一端部和与第二栅电极132的端部间隔开的第一端部，并且可以分别具有与第一氮化物层150L接触的第二端部和与第二氮化物层150U接触的第二端部。在第一虚设栅电极131D和第二虚设栅电极132D中，第二端部的位置可以在Z方向上是相同或相似的。第二虚设栅电极132D可以与第二接触插塞绝缘层165的外侧表面接触，并且可以围绕第二接触插塞绝缘层165。
参照图2，第一虚设栅电极131D的外侧端部可以在平面图上沿着第一分离区域MS1的端部和第二分离区域MS2的端部具有波浪形(wavy)形状，并且可以围绕所述端部。第二虚设栅电极132D的外侧端部也可以设置在第一虚设栅电极131D的外侧端部上方，并且可以具有与第一虚设栅电极131D的形状相同或相似的形状。
第一虚设栅电极131D和第二虚设栅电极132D可以具有在X方向上向外延伸的区域，且比第一分离区域MS1和第二分离区域MS2延伸得远。在波浪形形状中，由于第一虚设栅电极131D和第二虚设栅电极132D形成在可以从其去除第一氮化物层150L和第二氮化物层150U的一部分的区域中，因此第一虚设栅电极131D和第二虚设栅电极132D可以具有根据从第一分离区域MS1和第二分离区域MS2注入的蚀刻剂的轮廓的形状。
如上面参照图4B描述的，第一虚设栅电极131D可以具有与第一氮化物层150L的厚度和第一贯穿插塞绝缘层180的厚度基本相同的厚度。第二虚设栅电极132D可以具有与第二接触插塞绝缘层165的厚度、第二氮化物层150U的厚度和第二贯穿插塞绝缘层185的厚度基本相同的厚度。第一虚设栅电极131D和第二虚设栅电极132D可以具有比包括第一栅电极131和第二栅电极132的栅电极130的上述第一厚度T1和第二厚度T2小的厚度。此外，第一虚设栅电极131D和第二虚设栅电极132D可以由与栅电极130的材料相同的材料形成。
单元区域绝缘层190可以设置为覆盖第二基底101、第二基底101上的栅电极130以及外围区域绝缘层290。单元区域绝缘层190可以由绝缘材料形成，或者可以由多个绝缘层形成。
单元互连线195可以形成电连接到存储器单元区域CELL中的存储器单元的上互连结构。单元互连线195可以连接到接触插塞170和贯穿插塞175，并且可以电连接到栅电极130和沟道结构CH。在一些示例实施例中，形成上互连结构的接触插塞和互连线的数量可以变化。单元互连线195可以包括金属，并且可以包括例如钨(W)、铜(Cu)、铝(Al)等。
图5A和图5B是示出根据示例实施例的半导体装置的部分区域的放大透视图。
图5A示出了接触插塞170和第二虚设栅电极132D的布置。例如，图5A示出了在垫区域130P上方的连接到围绕在下的第一沟道结构CH1的下堆叠结构的栅电极130的接触插塞170。接触插塞170可以被第二接触插塞绝缘层165围绕，并且第二接触插塞绝缘层165可以被第二虚设栅电极132D围绕。
图5B示出了贯穿插塞175以及第一氮化物层150L和第二氮化物层150U的布置。贯穿插塞175可以在下部中被第一贯穿插塞绝缘层180围绕，并且第一贯穿插塞绝缘层180可以被第一氮化物层150L围绕。贯穿插塞175可以在上部中被第二贯穿插塞绝缘层185围绕，并且第二贯穿插塞绝缘层185可以被第二氮化物层150U围绕。
当将接触插塞170与贯穿插塞175进行比较时，两个元件可以被绝缘层围绕，但是设置在绝缘层的外侧上的层可以是不同的。例如，在接触插塞170中，可以是导电材料的第二虚设栅电极132D可以设置在第二接触插塞绝缘层165的外侧上。在贯穿插塞175中，可以是绝缘材料的第一氮化物层150L和第二氮化物层150U可以设置在第一贯穿插塞绝缘层180和第二贯穿插塞绝缘层185的外侧上。
图6是示出根据示例实施例的半导体装置的部分区域的放大透视图。
图6示出了设置在与图3A中的第一栅电极131的水平对应的水平上的部分组件。第一栅电极131可以在包括端部的区域中通过第一分离区域MS1和第二分离区域MS2在Y方向上彼此分离。第一虚设栅电极131D可以与第一栅电极131间隔开，并且可以设置为单层。第一虚设栅电极131D可以具有围绕第一分离区域MS1的端部和第二分离区域MS2的端部的区域，并且可以沿着所述端部具有半圆形形状或波浪形形状。第一氮化物层150L可以与第一虚设栅电极131D的波浪形侧表面接触，并且可以水平地延伸。第一氮化物层150L和第一虚设栅电极131D可以具有比第一栅电极131的厚度小的厚度。
贯穿插塞175可以穿透第一氮化物层150L，并且可以通过第一贯穿插塞绝缘层180与第一氮化物层150L间隔开。
图7A是示出根据示例实施例的半导体装置的剖视图，图7B是示出根据示例实施例的半导体装置的一部分的放大图。图7B是示出图7A中的区域“B”的放大图。
参照图7A和图7B，在半导体装置100a中，其上设置有第一氮化物层150L和第二氮化物层150U的水平可以与图3A中的示例实施例不同。因此，第一虚设栅电极131D、第二虚设栅电极132D、第二接触插塞绝缘层165、第一贯穿插塞绝缘层180和第二贯穿插塞绝缘层185的水平也可以与图3A中的示例实施例不同。
参照图7A和图7B，第一氮化物层150L可以设置在比第一栅电极131的下表面的水平低的水平上。第一氮化物层150L可以设置为在X方向上不与第一栅电极131叠置。例如，第一氮化物层150L可以设置为与第二水平导电层104的上表面和基底绝缘层121的上表面接触。当在下面参照图13B描述的蚀刻牺牲绝缘层118的工艺期间从牺牲绝缘层118的外侧去除最下面的层间绝缘层120时，可以形成上述结构。
然而，最下面的层间绝缘层120可以不被完全去除，并且可以以相对小的厚度保留。在这种情况下，与图3A中的示例实施例不同，第一氮化物层150L的下表面可以不与第一栅电极131的下表面共面，并且可以设置在比第一栅电极131的下表面的水平低的水平处。根据示例实施例，与所示的、给出的示例实施例不同，第一氮化物层150L的上表面可以设置在比第一栅电极131的下表面的水平高的水平上。
类似地，第二氮化物层150U可以设置在比第二栅电极132的上表面和下表面的水平低的水平上。第二氮化物层150U可以被设置以在X方向上不与第二栅电极132叠置。例如，第二氮化物层150U可以设置在单元区域绝缘层190内。然而，层间绝缘层120的一部分也可以根据描述方法而被描述为属于单元区域绝缘层190，并且层间绝缘层120与单元区域绝缘层190之间的边界可以变化。此外，在示例实施例中，与图3A中的示例实施例不同，第二氮化物层150U的下表面可以不与第二栅电极132的下表面共面，并且可以设置在比第二栅电极132的下表面的水平低的水平上，并且与示例实施例不同，第二氮化物层150U的上表面可以设置在比第二栅电极132的下表面的水平高的水平上。
如上所述，在示例实施例中，第一氮化物层150L和第二氮化物层150U可以设置在与第一栅电极131和第二栅电极132中的每个的水平对应的水平或比第一栅电极131和第二栅电极132中的每个的水平低的水平上，并且具体的布置水平可以变化。此外，在示例实施例中，第一氮化物层150L与第一栅电极131之间的相对水平关系可以不同于第二氮化物层150U与第二栅电极132之间的相对水平关系。当第一氮化物层150L的水平改变时，第一虚设栅电极131D和第一贯穿插塞绝缘层180的水平也可以改变。当第二氮化物层150U的水平改变时，第二虚设栅电极132D、第二接触插塞绝缘层165和第二贯穿插塞绝缘层185的水平也可以改变。
图8是示出根据示例实施例的半导体装置的一部分的放大图，且示出了与图3B中的区域“D”对应的区域。
参照图8，在半导体装置100b中，与图3A和图3B中的示例实施例不同，存储器单元区域CELL可以不包括第二基底101上的第一水平导电层102和第二水平导电层104。此外，沟道结构CHb还可以包括外延层107。
外延层107可以在沟道结构CHb的下端上设置在第二基底101上，并且可以设置在至少一个栅电极130的侧表面上。外延层107可以设置在第二基底101的凹入区域中。外延层107的下表面的水平可以比最下面的下栅电极130L的上表面的水平高，并且可以比设置在最下面的下栅电极130L上方的下栅电极130L的下表面的水平低，但是示例实施例不限于此。外延层107可以通过上表面连接到沟道层140。还可以在下栅电极130L与外延层107之间设置栅极绝缘层141。
图9是示出根据示例实施例的半导体装置的剖视图。
参照图9，在半导体装置100c中，与图3A中的示例实施例不同，可以不设置第二氮化物层150U、第二虚设栅电极132D、第二接触插塞绝缘层165和第二贯穿插塞绝缘层185。此外，沟道结构CHc可以具有其宽度可以逐渐改变的形式，而不是上部和下部连接的形式。
给出的示例实施例中的沟道结构CHc可以通过在单个工艺中蚀刻图13B和图13E中的牺牲绝缘层118的整个下堆叠结构和上堆叠结构来形成。因此，形成牺牲垫区域118P的氮化物层可以不通过多个分开的工艺形成，而是可以通过单个工艺形成。因此，由于不单独形成第二氮化物层150U，因此可以不形成第二虚设栅电极132D、第二接触插塞绝缘层165和第二贯穿插塞绝缘层185。然而，即使在这种情况下，第一氮化物层150L、第一虚设栅电极131D和第一贯穿插塞绝缘层180也可以设置在与第一栅电极131的水平对应或相似的水平上。
图10是示出根据示例实施例的半导体装置的剖视图。
参照图10，在半导体装置100d中，与图3A中的示例实施例不同，可以不设置围绕贯穿插塞175的第一贯穿插塞绝缘层180和第二贯穿插塞绝缘层185。贯穿插塞175可以穿透第一氮化物层150L和第二氮化物层150U以及单元区域绝缘层190，并且可以包括被第一氮化物层150L和第二氮化物层150U围绕的区域。可以通过在与形成接触插塞170的工艺分离的工艺中形成贯穿插塞175来制造该结构。因此，即使在这种情况下，接触插塞170的一部分也可以具有被第二接触插塞绝缘层165围绕的区域。
图11是示出根据示例实施例的半导体装置的剖视图。
参照图11，在半导体装置100e中，存储器单元区域CELL还可以包括贯穿互连区域TR。贯穿互连区域TR可以对应于图1中的第二贯穿互连区域TR2，并且第一贯穿互连区域TR1可以具有相同或相似的结构。除了第一贯穿插塞175A之外，存储器单元区域CELL还可以包括设置在贯穿互连区域TR中的第二贯穿插塞175B。此外，连接到上栅电极130U的第二接触插塞170B可以具有与其它第一接触插塞170A的形状不同的形状。
贯穿互连区域TR可以包括从存储器单元区域CELL的上部穿透第二基底101并在Z方向上延伸的第二贯穿插塞175B。第二贯穿插塞175B可以具有与第一贯穿插塞175A的形状相同的形状，并且可以不连接到栅电极130。整个栅电极130可以在贯穿互连区域TR中被设置直到最上面的上栅电极130U，并且最上面的上栅电极130U可以在贯穿互连区域TR中不具有垫区域130P。因此，最上面的上栅电极130U可以不具有增大的厚度。第二贯穿插塞175B可以通过第一接触插塞绝缘层160与栅电极130分离。可以通过在制造工艺期间执行用于防止第二氮化物层150U保留的工艺来形成贯穿互连区域TR。然而，第二氮化物层150U可以不通过单独的工艺被去除，并且可以与用于在形成台阶部分时使蚀刻停止的层一起被去除。
与第一接触插塞170A不同，第二接触插塞170B可以设置为在垫区域130P中连接到上栅电极130U，并且不穿透上栅电极130U。第二接触插塞170B可以设置为部分地凹入到上栅电极130U中，或者可以设置为与上栅电极130U的上表面接触。
图12是示出根据示例实施例的半导体装置的剖视图。
参照图12，半导体装置100f可以具有其中外围电路区域PERI可以竖直地键合(bonding)到存储器单元区域CELL的结构。在给出的示例实施例中，外围电路区域PERI还可以包括第一键合金属层295，并且存储器单元区域CELL还可以包括上插塞187、第二键合金属层197和在第二基底101上的钝化层198。此外，接触插塞170的上端和贯穿插塞175的上端可以分别设置在第二基底101和基底绝缘层121中。
第一键合金属层295可以设置在电路接触插塞270和电路互连线280上，并且第一键合金属层295的上表面可以通过外围区域绝缘层290暴露于外围电路区域PERI的上表面。第二键合金属层197可以设置在上插塞187下方，并且第二键合金属层197的下表面可以通过单元区域绝缘层190暴露于存储器单元区域CELL的下表面。例如，第一键合金属层295和第二键合金属层197可以包括诸如铜(Cu)的导电材料。在一些示例实施例中，外围区域绝缘层290和单元区域绝缘层190中的每个可以包括围绕第一键合金属层295和第二键合金属层197中相应的一者并设置在距上表面的预定深度处的键合介电层。键合介电层可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。钝化层198可以设置在第二基底101上以保护第二基底101，并且可以包括绝缘材料。
外围电路区域PERI和存储器单元区域CELL可以通过将第一键合金属层295键合到第二键合金属层197并且将键合介电层彼此键合来键合。键合的第一键合金属层295和第二键合金属层197可以是例如铜(Cu)-铜(Cu)键合。键合的键合介电层可以通过电介质-电介质键合来彼此键合，并且可以是例如SiCN-SiCN键合的层。外围电路区域PERI和存储器单元区域CELL可以通过包括铜(Cu)-铜(Cu)键合和电介质-电介质键合的混合键合来键合。
接触插塞170的上端可以设置为在第二基底101中彼此电分离。在给出的示例实施例中，第二基底101可以包括绝缘区域106，并且接触插塞170的上端可以设置在绝缘区域106中。然而，第二基底101可以具有分开的形式以使接触插塞170彼此电分离，而不是包括绝缘区域106。
图13A至图13K是示出根据示例实施例的制造半导体装置的方法的剖视图。
参照图13A，可以在第一基底201上形成包括电路器件220和下互连结构的结构以形成外围电路区域PERI，并且可以在外围电路区域PERI上方形成存储器单元区域CELL的第二基底101、水平绝缘层110、第二水平导电层104和基底绝缘层121。
可以在第一基底201中形成器件分离层210，并且可以在第一基底201上依次形成电路栅极介电层222和电路栅电极225。可以通过例如浅沟槽分离(shallow trenchseparation，STI)工艺形成器件分离层210。可以使用原子层沉积(ALD)或化学气相沉积(CVD)来形成电路栅极介电层222和电路栅电极225。可以由氧化硅形成电路栅极介电层222，并且可以由多晶硅层和金属硅化物层中的至少一种形成电路栅电极225，但是示例实施例不限于此。此后，可以在电路栅极介电层222和电路栅电极225的两个侧壁上形成间隔件层224，并且可以在电路栅极介电层222和电路栅电极225的两个侧壁处在第一基底201中形成源极/漏极区域205。在一些示例实施例中，可以由多个层形成间隔件层224。此后，可以通过执行离子注入工艺来形成源极/漏极区域205。
在下互连结构之中，可以经由部分地形成外围区域绝缘层290、通过蚀刻去除外围区域绝缘层290的一部分并且填充导电材料来形成电路接触插塞270。可以通过沉积导电材料并且将导电材料图案化来形成电路互连线280。
外围区域绝缘层290可以包括多个绝缘层。外围区域绝缘层290可以在形成下互连结构的每个工艺中部分地形成并且可以部分地形成在最上面的电路互连线280上，使得外围区域绝缘层290可以形成为覆盖电路器件220和下互连结构。
此后，可以在外围区域绝缘层290上形成第二基底101。第二基底101可以由例如多晶硅形成，并且可以通过CVD工艺形成。形成第二基底101的多晶硅可以包括杂质。
可以在第二基底101上交替地堆叠形成水平绝缘层110的第一水平绝缘层111和第二水平绝缘层112。可以通过后续工艺用图3A中的第一水平导电层102部分地替换水平绝缘层110。第一水平绝缘层111可以包括与第二水平绝缘层112的材料不同的材料。例如，第一水平绝缘层111可以由与层间绝缘层120的材料相同的材料形成，第二水平绝缘层112可以由与后续的牺牲绝缘层118的材料相同的材料形成。可以(例如，在第二基底101的第二区域R2中)通过图案化工艺去除水平绝缘层110的部分区域。
可以在水平绝缘层110上形成第二水平导电层104，并且第二水平导电层104可以在从其去除了水平绝缘层110的区域中与第二基底101接触。因此，第二水平导电层104可以沿着水平绝缘层110的端部弯曲，可以覆盖所述端部，并且可以延伸到第二基底101上。
基底绝缘层121可以在其中将要设置第二区域R2的接触插塞170(见图3A)的区域中和在第三区域R3中穿透第二基底101。可以通过去除第二基底101、水平绝缘层110和第二水平导电层104的一部分并且填充绝缘材料来形成基底绝缘层121。在填充绝缘材料之后，还可以使用化学机械抛光(CMP)工艺来执行平坦化工艺。因此，基底绝缘层121的上表面可以与第二水平导电层104的上表面基本共面。
参照图13B，可以在第二水平导电层104上交替地堆叠形成下堆叠结构的牺牲绝缘层118和层间绝缘层120，可以形成台阶结构，并且可以形成第一初步氮化物层150LP。
在该工艺中，可以在位于其上将要设置第一沟道结构CH1(见图3A)的水平上的区域中形成牺牲绝缘层118和层间绝缘层120。可以在最上面的部分上形成具有相对大的厚度的上层间绝缘层125，并且可以在上层间绝缘层125上方形成蚀刻停止层126。可以通过后续工艺用栅电极130(见图3A)替换牺牲绝缘层118。牺牲绝缘层118可以由与层间绝缘层120的材料不同的材料形成，并且可以由在预定蚀刻条件下以相对于层间绝缘层120的蚀刻选择性被蚀刻的材料形成。例如，可以由氧化硅和氮化硅中的至少一种形成层间绝缘层120和上层间绝缘层125，并且可以由从硅、氧化硅、碳化硅和氮化硅之中选择的与层间绝缘层120的材料不同的材料形成牺牲绝缘层118。在一些示例实施例中，层间绝缘层120可以不具有相同的厚度。此外，层间绝缘层120和牺牲绝缘层118的厚度以及它们的层数可以从所示示例变化。蚀刻停止层126可以是用于在形成台阶结构时保护设置在下方的结构的层，并且可以被称为硬掩模层。
此后，在第二区域R2中，可以使用掩模层对牺牲绝缘层118重复执行光刻工艺和蚀刻工艺，使得在上的牺牲绝缘层118可以比在下的牺牲绝缘层118延伸得少。因此，牺牲绝缘层118可以以预定单元形成台阶结构，并且设置在牺牲绝缘层118的最上面的部分上的牺牲垫区域118P可以向上暴露。可以通过将最下面的层间绝缘层120形成为延伸与设置在最下面的层间绝缘层120上方的牺牲绝缘层118的长度相同的长度来形成图7A和图7B的示例实施例中的第一氮化物层150L。
此后，可以在下堆叠结构上形成第一初步氮化物层150LP。第一初步氮化物层150LP可以沿着下堆叠结构的阶梯形状覆盖暴露的牺牲垫区域118P，可以覆盖下堆叠结构的阶梯的侧表面，并且可以延伸到最下面的层间绝缘层120上。第一初步氮化物层150LP的厚度可以在牺牲绝缘层118的厚度的约50％至约110％的范围内，但是示例实施例不限于此。
参照图13C，可以通过将第一初步氮化物层150LP部分地去除为仅保留在牺牲垫区域118P上来形成第一氮化物层150L。
可以从下堆叠结构的阶梯的侧表面选择性地去除第一初步氮化物层150LP。例如，可以在使用等离子体改变第一初步氮化物层150LP的水平沉积区域的物理性质之后执行去除工艺。因此，第一初步氮化物层150LP可以保留在牺牲垫区域118P和最下面的层间绝缘层120上，并且可以形成第一氮化物层150L。在最下面的层间绝缘层120上，第一氮化物层150L可以与相邻的牺牲垫区域118P间隔开。
在给出的示例实施例中，可以不执行用于从下堆叠结构的外侧去除第一氮化物层150L的工艺，从而简化了工艺并且改善了生产率。因此，最下面的层间绝缘层120上的第一氮化物层150L可以保留在第二区域R2的一部分和第三区域R3中，并且可以包括在半导体装置100(见图3A)中。
参照图13D，可以形成穿透下堆叠结构的第一沟道牺牲层116a。
首先，可以形成单元区域绝缘层190的覆盖牺牲绝缘层118和层间绝缘层120的下堆叠结构的部分，并且可以通过平坦化工艺去除蚀刻停止层126。
此后，可以在第一区域R1中的与第一沟道结构CH1(见图3A)对应的区域中形成第一沟道牺牲层116a。可以通过形成下沟道孔以穿透下堆叠结构并且在下沟道孔中沉积形成第一沟道牺牲层116a的材料来形成第一沟道牺牲层116a。第一沟道牺牲层116a可以包括例如多晶硅。
参照图13E，可以在下堆叠结构上交替地堆叠形成上堆叠结构的牺牲绝缘层118和层间绝缘层120，可以形成台阶结构，并且可以形成第二氮化物层150U。
在该工艺中，在位于其上将要设置第二沟道结构CH2(见图3A)的水平上的上区域中，可以以相同的方式执行上面参照图13B和图13C描述的用于下堆叠结构的工艺。因此，第二氮化物层150U可以仅保留在牺牲垫区域118P上和上堆叠结构的最下面的层间绝缘层120上。此外，在上堆叠结构的最下面的层间绝缘层120上，第二氮化物层150U可以与相邻的牺牲垫区域118P间隔开。可以通过将上堆叠结构的最下面的层间绝缘层120形成为延伸与设置在最下面的层间绝缘层120上方的牺牲绝缘层118的长度相同的长度来形成图7A和图7B的示例实施例中的第二氮化物层150U。
在给出的示例实施例中，可以不执行用于从上堆叠结构的外侧去除第二氮化物层150U的工艺，从而简化了工艺并且改善了生产率。因此，上堆叠结构的最下面的层间绝缘层120上的第二氮化物层150U可以保留在第二区域R2的一部分和第三区域R3中，并且可以包括在半导体装置100中。
参照图13F，可以形成穿透上堆叠结构的第二沟道牺牲层116b。
可以形成单元区域绝缘层190的覆盖牺牲绝缘层118和层间绝缘层120的上堆叠结构的部分。
此后，可以通过形成上沟道孔以穿透上堆叠结构并暴露第一沟道牺牲层116a的上端并且在上沟道孔中沉积形成第二沟道牺牲层116b的材料来形成第二沟道牺牲层116b。第二沟道牺牲层116b可以包括例如多晶硅。
参照图13G，可以去除第一沟道牺牲层116a和第二沟道牺牲层116b，可以形成沟道结构CH，并且可以形成开口OH。
在上堆叠结构中，可以通过去除牺牲绝缘层118和层间绝缘层120的一部分来形成上分离区域SS(见图3B)。为了形成上分离区域SS，可以使用掩模层来暴露其中将形成上分离区域SS的区域，可以去除预定数量的牺牲绝缘层118和层间绝缘层120，可以沉积绝缘材料，从而形成上分离绝缘层103(见图3B)。
可以经由通过去除第一沟道牺牲层116a和第二沟道牺牲层116b形成沟道孔并且填充沟道孔来形成沟道结构CH。例如，可以通过在沟道孔中依次形成栅极介电层145、沟道层140、沟道填充绝缘层147和沟道垫149来形成沟道结构CH。在该工艺中，可以形成栅极介电层145的沿着沟道层140竖直地延伸的至少一部分。可以在沟道结构CH中在栅极介电层145上形成沟道层140。沟道填充绝缘层147可以形成为填充沟道结构CH，并且可以是绝缘材料。例如，可以由导电材料(诸如多晶硅)形成沟道垫149。
可以在其中将形成图3A中的接触插塞170和贯穿插塞175的区域中形成开口OH。在形成开口OH之前，还可以形成单元区域绝缘层190的覆盖沟道结构CH的部分。开口OH可以具有圆柱形孔形状，可以穿透基底绝缘层121，并且可以延伸到外围电路区域PERI。尽管未具体示出，但是可以形成开口OH，以暴露电路互连线280上的垫层285(见图4C)。开口OH的一部分可以延伸穿透第一氮化物层150L和第二氮化物层150U。
参照图13H，可以部分地去除通过开口OH暴露的牺牲绝缘层118以及第一氮化物层150L和第二氮化物层150U。
经由通过开口OH提供蚀刻剂，可以从开口OH的圆周将牺牲绝缘层118以及第一氮化物层150L和第二氮化物层150U去除预定长度，从而形成第一隧道部分TL1。第一隧道部分TL1可以形成为在牺牲垫区域118P中具有相对短的长度，并且可以形成为在设置在牺牲垫区域118P下方的牺牲绝缘层118中具有相对长的长度。
例如，首先，第一隧道部分TL1可以在牺牲垫区域118P中形成为相对长，这可能是因为第一氮化物层150L和第二氮化物层150U的蚀刻速率可以相对高于牺牲绝缘层118的蚀刻速率。此后，可以在开口OH和第一隧道部分TL1中形成牺牲层。可以由具有比第一氮化物层150L和第二氮化物层150U以及牺牲绝缘层118的蚀刻速率慢的蚀刻速率的材料形成牺牲层。此后，可以去除牺牲层和牺牲绝缘层118的一部分。在这种情况下，牺牲层可以保留在最上面的部分中，并且在下部中，牺牲层可以被去除，牺牲绝缘层118的部分可以被去除。因此，第一隧道部分TL1可以形成为在牺牲垫区域118P中具有相对短的长度。
参照图13I，可以用初步接触插塞绝缘层160P和竖直牺牲层191填充第一隧道部分TL1和开口OH，可以去除牺牲绝缘层118，从而形成第二隧道部分TL2。
初步接触插塞绝缘层160P可以在后续工艺中保留，并且可以形成第一接触插塞绝缘层160和第二接触插塞绝缘层165以及第一贯穿插塞绝缘层180和第二贯穿插塞绝缘层185。可以通过例如ALD工艺沉积初步接触插塞绝缘层160P。初步接触插塞绝缘层160P可以不完全填充台阶区域中的每个的具有相对大的厚度的最上面的区域(从其部分地去除了牺牲垫区域118P的区域)中的第一隧道部分TL1，并且可以完全填充下区域和从其去除了第一氮化物层150L和第二氮化物层150U的区域中的第一隧道部分TL1。
可以形成竖直牺牲层191，以填充开口OH中的剩余空间。竖直牺牲层191可以包括与初步接触插塞绝缘层160P的材料不同的材料，并且可以包括例如多晶硅。
此后，可以在第一分离区域MS1(见图2)和第二分离区域MS2(见图2)的位置中形成穿透牺牲绝缘层118和层间绝缘层120并朝向第二基底101延伸的开口。
通过在开口中形成牺牲间隔件层并且执行回蚀工艺，可以从第一区域R1选择性地去除水平绝缘层110，并且还可以去除暴露的栅极介电层145的一部分。可以通过在从其去除了水平绝缘层110的区域中沉积导电材料来形成第一水平导电层102，并且可以从开口去除牺牲间隔件层。通过该工艺，可以在第一区域R1中形成第一水平导电层102。
例如，可以使用湿法蚀刻来相对于层间绝缘层120、第二水平导电层104和基底绝缘层121选择性地去除牺牲绝缘层118。因此，可以在层间绝缘层120之间形成第二隧道部分TL2。在该工艺中，还可以去除第一氮化物层150L和第二氮化物层150U的一部分。例如，可以从与图3A中所示的第一虚设栅电极131D和第二虚设栅电极132D对应的区域去除第一氮化物层150L和第二氮化物层150U。
参照图13J，可以通过用导电材料填充第二隧道部分TL2来形成栅电极130，可以去除竖直牺牲层191，并且可以部分地去除初步接触插塞绝缘层160P。
在形成栅电极130之前，可以形成栅极介电层145的沿着栅电极130竖直地延伸的部分，并且可以形成栅电极130以及第一虚设栅电极131D和第二虚设栅电极132D。形成栅电极130的导电材料可以填充第二隧道部分TL2。该导电材料可以包括金属、多晶硅或金属硅化物材料。在形成栅电极130之后，可以在形成在第一分离区域MS1和第二分离区域MS2的区域中的开口中形成分离绝缘层105(见图3B)。
可以选择性地去除开口OH中的竖直牺牲层191。在去除竖直牺牲层191之后，可以部分地去除暴露的初步接触插塞绝缘层160P。在这种情况下，在垫区域130P中，初步接触插塞绝缘层160P可以被完全去除而使得可以形成第三隧道部分TL3，并且初步接触插塞绝缘层160P可以保留在下部中(例如，在垫区域130P下方)并可以形成第一接触插塞绝缘层160。在第三隧道部分TL3中，在去除初步接触插塞绝缘层160P之后，还可以部分地去除暴露的栅极介电层145，以暴露栅电极130的侧表面。在与第一氮化物层150L和第二氮化物层150U对应的水平上，初步接触插塞绝缘层160P可以保留，并且可以形成第二接触插塞绝缘层165以及第一贯穿插塞绝缘层180和第二贯穿插塞绝缘层185。
参照图13K，可以通过在开口OH中沉积导电材料来形成接触插塞170和贯穿插塞175。
可以通过从开口OH的下端去除垫层285(见图4C)来暴露电路互连线280，并且可以沉积导电材料。接触插塞170和贯穿插塞175可以在相同工艺中一起形成，因此，接触插塞170和贯穿插塞175可以具有相同的结构。接触插塞170可以形成为在垫区域130P中具有水平延伸部分170H(见图4A)，从而物理地电连接到栅电极130。
返回参照图3A，可以通过形成连接到贯穿插塞175的上端和接触插塞170的上端的单元互连线195来制造半导体装置100。
图14是示出根据示例实施例的包括半导体装置的数据存储系统的视图。
参照图14，数据存储系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。数据存储系统1000可以实施为包括一个半导体装置1100或多个半导体装置1100的存储装置或者包括存储装置的电子装置。例如，数据存储系统1000可以实施为包括一个半导体装置1100或多个半导体装置1100的固态驱动器(SSD)装置、通用串行总线(USB)装置、计算系统、医疗装置或通信装置。
半导体装置1100可以实施为非易失性存储器装置，并且可以实施为例如参照图1至图12描述的NAND闪存装置。半导体装置1100可以包括第一半导体结构1100F和在第一半导体结构1100F上的第二半导体结构1100S。在一些示例实施例中，第一半导体结构1100F可以设置在第二半导体结构1100S的侧部上。第一半导体结构1100F可以被构造为包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二半导体结构1100S可以被构造为包括位线BL、共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2以及在位线BL与共源极线CSL之间的存储器单元串CSTR的存储器单元结构。
在第二半导体结构1100S中，存储器单元串CSTR中的每个可以包括与共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。在示例实施例中，下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以变化。
在一些示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，下晶体管LT1和LT2可以包括地选择晶体管。栅极下线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储器单元晶体管MCT的栅电极，并且栅极上线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在一些示例实施例中，下晶体管LT1和LT2可以包括彼此串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可以包括彼此串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于利用GIDL现象擦除存储在存储器单元晶体管MCT中的数据的擦除操作。
共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL以及第一栅极上线UL1和第二栅极上线UL2可以通过从第一半导体结构1100F延伸到第二半导体结构1100S的第一连接互连1115电连接到解码器电路1110。位线BL可以通过从第一半导体结构1100F延伸到第二半导体结构1100S的第二连接互连1125电连接到页缓冲器1120。
在第一半导体结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管MCT之中的至少一个选择的存储器单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以被逻辑电路1130控制。半导体装置1100可以通过电连接到逻辑电路1130的输入和输出垫(或称为输入/输出垫)1101与控制器1200通信。输入和输出垫1101可以通过从第一半导体结构1100F延伸到第二半导体结构1100S的输入和输出连接互连1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(I/F)1230。在一些示例实施例中，数据存储系统1000可以包括多个半导体装置1100，并且在这种情况下，控制器1200可以控制多个半导体装置1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定固件来操作，并且可以通过控制NAND控制器1220来访问半导体装置1100。NAND控制器1220可以包括用于处理与半导体装置1100通信的NAND接口(I/F)1221。用于控制半导体装置1100的控制命令、将写入半导体装置1100的存储器单元晶体管MCT中的数据以及将从半导体装置1100的存储器单元晶体管MCT读取的数据可以通过NAND接口1221发送。主机接口1230可以提供数据存储系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令而控制半导体装置1100。
图15是示出根据示例实施例的包括半导体装置的数据存储系统的透视图。
参照图15，根据示例实施例的数据存储系统2000可以包括主基底2001、安装在主基底2001上的控制器2002、一个或更多个半导体封装件2003和DRAM 2004。半导体封装件2003和DRAM2004可以通过形成在主基底2001上的互连图案2005连接到控制器2002。
主基底2001可以包括连接器2006，连接器2006包括结合到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000与外部主机之间的通信接口而变化。在一些示例实施例中，数据存储系统2000可以通过通用串行总线(USB)、外围组件互连快速(PCI快速)、串行高级技术附件(SATA)和用于通用闪存(UFS)的M-phy中的一个与外部主机通信。在一些示例实施例中，数据存储系统2000可以以通过连接器2006从外部主机供应的电力进行操作。数据存储系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电源管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装件2003中或可以从半导体封装件2003读取数据，并且可以改善数据存储系统2000的操作速度。
DRAM2004可以被构造为用于减小半导体封装件2003、数据存储空间和外部主机之间的速度差异的缓冲存储器。包括在数据存储系统2000中的DRAM 2004也可以作为高速缓存存储器操作，并且可以提供用于在对半导体封装件2003的控制操作中临时存储数据的空间。当DRAM 2004包括在数据存储系统2000中时，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以被构造为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括封装基底2100、在封装基底2100上的半导体芯片2200、设置在半导体芯片2200中的每个的下表面上的粘合层2300、将半导体芯片2200电连接到封装基底2100的连接结构2400以及覆盖封装基底2100上的半导体芯片2200和连接结构2400的模制层2500。
封装基底2100可以被构造为包括封装上垫2130的印刷电路板。半导体芯片2200中的每个可以包括输入和输出垫2210。输入和输出垫2210可以与图14中的输入和输出垫1101对应。半导体芯片2200中的每个可以包括栅极堆叠结构3210和沟道结构3220。半导体芯片2200中的每个可以包括参照图1至图12描述的半导体装置。
在一些示例实施例中，连接结构2400可以是将输入和输出垫2210电连接到封装上垫2130的键合线(bonding wire)。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以通过键合线方法彼此电连接，并且可以电连接到封装基底2100的封装上垫2130。在一些示例实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以通过贯穿硅过孔(TSV，或称为硅通孔)的连接结构而不是键合线方法的连接结构2400来彼此电连接。
在一些示例实施例中，控制器2002和半导体芯片2200可以包括在单个封装件中。例如，控制器2002和半导体芯片2200可以安装在与主基底2001不同的单独的中介基底上，并且控制器2002可以通过形成在中介基底上的互连来连接到半导体芯片2200。
图16是示出根据示例实施例的半导体装置的剖视图。图16示出了图15中的半导体封装件2003的示例实施例，并且示出了图15中的半导体封装件2003的沿着线III-III'截取的剖视图。
参照图16，在半导体封装件2003中，封装基底2100可以被构造为印刷电路板。封装基底2100可以包括封装基底主体部分2120、设置在封装基底主体部分2120的上表面上的封装上垫2130(见图15)、设置在封装基底主体部分2120的下表面上或通过该下表面暴露的下垫2125以及在封装基底主体部分2120中将封装上垫2130电连接到下垫2125的内部互连2135。封装上垫2130可以电连接到连接结构2400(见图15)。如图15中一样，下垫2125可以通过导电连接部分2800连接到数据存储系统2000的主基底2001的互连图案2005。
半导体芯片2200中的每个可以包括半导体基底3010以及依次堆叠在半导体基底3010上的第一结构3100和第二结构3200。第一结构3100可以包括包含外围互连3110的外围电路区域。第二结构3200可以包括共源极线3205、在共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的沟道结构3220和分离结构(未示出)、电连接到沟道结构3220的位线3240以及电连接到栅极堆叠结构3210的字线WL(见图14)的接触插塞3235。如参照图1至图12描述的，在半导体芯片2200中的每个中，第一氮化物层150L和第二氮化物层150U可以保留在第二区域R2的一部分中和第三区域R3中。
半导体芯片2200中的每个可以包括贯穿互连3245，贯穿互连3245电连接到第一结构3100的外围互连3110并且延伸到第二结构3200中。贯穿互连3245可以设置在栅极堆叠结构3210的外侧上，并且还可以设置为穿透栅极堆叠结构3210。半导体芯片2200中的每个还可以包括电连接到第一结构3100的外围互连3110的输入和输出垫2210(见图15)。
示例实施例可以包括被第一接触插塞绝缘层围绕的接触插塞结构以及用于形成栅电极的垫区域的保留的氮化物层。
如上所述，示例实施例可以提供具有改善的生产率的半导体装置。示例实施例可以提供包括具有改善的生产率的半导体装置的数据存储系统。
在此已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般性和描述性意义被使用并解释，而不是为了限制的目的。在一些情况下，如对本领域普通技术人员将清楚的，自提交本申请之时起，除非另外具体指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
第一半导体结构，包括第一基底和在所述第一基底上的电路器件；以及
第二半导体结构，设置在所述第一半导体结构上，其中，所述第二半导体结构包括：
第二基底，具有第一区域和第二区域；
栅电极，在所述第一区域上在第一方向上堆叠并彼此间隔开，在所述第二区域上在第二方向上延伸不同的长度，并且每个栅电极在所述第二区域中包括具有向上暴露的上表面的垫区域；
层间绝缘层，与所述栅电极交替地堆叠；
沟道结构，穿透所述栅电极，在所述第一方向上延伸，并且每个沟道结构包括沟道层；
分离区域，在所述第一区域和所述第二区域中穿透所述栅电极并且在所述第二方向上延伸；
接触插塞，每个接触插塞穿透所述栅电极中的每个栅电极的所述垫区域，并且在所述第一方向上延伸到所述第一半导体结构中；
第一接触插塞绝缘层，在所述栅电极中的每个栅电极的所述垫区域下方与所述层间绝缘层交替地设置，并且围绕所述接触插塞中的每个接触插塞；
贯穿插塞，在所述第二基底的外侧上的第三区域中在所述第一方向上延伸以将所述第一半导体结构电连接到所述第二半导体结构；
第一贯穿插塞绝缘层，在比所述栅电极之中的最下面的第一栅电极的上表面的水平低的水平上围绕所述贯穿插塞；以及
第一氮化物层，与所述第一贯穿插塞绝缘层的外侧表面接触，并且在所述第三区域中水平地延伸。
2.根据权利要求1所述的半导体装置，其中，所述第一氮化物层设置为在所述第二方向上与所述最下面的第一栅电极间隔开。
3.根据权利要求1所述的半导体装置，其中，所述第一氮化物层具有第一厚度，并且所述栅电极中的每个栅电极在所述垫区域中具有比所述第一厚度大的第二厚度。
4.根据权利要求3所述的半导体装置，其中：
所述栅电极中的每个栅电极在除了所述垫区域之外的区域中具有比所述第二厚度小的第三厚度，并且
所述第三厚度等于或大于所述第一厚度。
5.根据权利要求1所述的半导体装置，其中，所述第二半导体结构还包括第一虚设栅电极，所述第一虚设栅电极与所述最下面的第一栅电极间隔开，设置在与所述第一氮化物层的水平对应的水平上，并且具有在所述第二方向上比所述分离区域远地延伸到所述分离区域的外侧的区域。
6.根据权利要求5所述的半导体装置，其中，所述第一虚设栅电极设置为围绕所述分离区域的在所述第二方向上的端部。
7.根据权利要求5所述的半导体装置，其中，所述第一氮化物层与所述第一虚设栅电极的侧表面接触。
8.根据权利要求1所述的半导体装置，其中：
所述沟道结构中的每个沟道结构包括在所述第一方向上堆叠的第一沟道结构和第二沟道结构，并且
所述第二半导体结构还包括第二接触插塞绝缘层，所述第二接触插塞绝缘层在比所述栅电极之中的与所述第二沟道结构的下端最相邻的第二栅电极的上表面的水平低的水平上围绕所述接触插塞。
9.根据权利要求8所述的半导体装置，其中，所述第二半导体结构还包括：
第二贯穿插塞绝缘层，在与所述第二接触插塞绝缘层的水平对应的水平上围绕所述贯穿插塞；以及
第二氮化物层，与所述第二贯穿插塞绝缘层的外侧表面接触，并且水平地延伸。
10.根据权利要求9所述的半导体装置，其中，所述第二半导体结构还包括第二虚设栅电极，所述第二虚设栅电极与所述第二接触插塞绝缘层的外侧表面接触并且与所述第二氮化物层接触。
11.根据权利要求1所述的半导体装置，其中，所述接触插塞中的每个接触插塞包括在所述第一方向上延伸的竖直延伸部分以及从所述竖直延伸部分水平地延伸以与所述垫区域接触的水平延伸部分。
12.根据权利要求11所述的半导体装置，其中，从所述竖直延伸部分的侧表面到所述水平延伸部分的端部的长度比从所述竖直延伸部分的所述侧表面到所述第一接触插塞绝缘层中的围绕所述竖直延伸部分的第一接触插塞绝缘层的端部的长度小。
13.根据权利要求1所述的半导体装置，其中，所述第一半导体结构还包括在所述接触插塞的下端上围绕所述接触插塞的垫层。
14.一种半导体装置，所述半导体装置包括：
基底，具有第一区域和第二区域；
栅电极，在所述第一区域上在第一方向上堆叠并彼此间隔开，在所述第二区域上在第二方向上延伸不同的长度，并且每个栅电极在所述第二区域中包括具有向上暴露的上表面的垫区域；
沟道结构，穿透所述栅电极，在所述第一方向上延伸，并且每个沟道结构包括沟道层；
分离区域，在所述第一区域和所述第二区域中穿透所述栅电极并且在所述第二方向上延伸；
接触插塞，每个接触插塞穿透所述栅电极中的每个栅电极的所述垫区域，并且在所述第一方向上延伸；
氮化物层，设置在所述栅电极之中的最下面的第一栅电极的外侧中，与所述最下面的第一栅电极间隔开，并且水平地延伸；以及
虚设栅电极，在所述第二方向上设置在所述最下面的第一栅电极与所述氮化物层之间，并且具有与所述最下面的第一栅电极间隔开的第一端部。
15.根据权利要求14所述的半导体装置，其中，所述虚设栅电极具有在所述第二方向上与所述第一端相对并与所述氮化物层接触的第二端部。
16.根据权利要求14所述的半导体装置，其中，所述虚设栅电极具有在所述第二方向上比所述分离区域远地延伸到所述分离区域的外侧的区域。
17.根据权利要求14所述的半导体装置，其中，所述氮化物层设置在与所述最下面的第一栅电极的水平对应的水平或比所述最下面的第一栅电极的水平低的水平上。
18.根据权利要求14所述的半导体装置，其中，所述氮化物层的下表面设置在比所述基底的上表面的水平高的水平上。
19.一种数据存储系统，所述数据存储系统包括：
半导体存储装置，包括：第一基底；电路器件，在所述第一基底上；第二基底，具有第一区域和第二区域；栅电极，在所述第一区域上在第一方向上堆叠并彼此间隔开，在所述第二区域上在第二方向上延伸不同的长度，并且每个栅电极在所述第二区域中包括具有向上暴露的上表面的垫区域；沟道结构，穿透所述栅电极，在所述第一方向上延伸，并且每个沟道结构包括沟道层；分离区域，在所述第一区域和所述第二区域中穿透所述栅电极并且在所述第二方向上延伸；接触插塞，每个接触插塞穿透所述栅电极中的每个栅电极的所述垫区域，并且在所述第一方向上延伸；氮化物层，设置在所述栅电极之中的最下面的第一栅电极的外侧中，与所述最下面的第一栅电极间隔开，并且水平地延伸；虚设栅电极，在所述第二方向上设置在所述最下面的第一栅电极与所述氮化物层之间，并且具有与所述最下面的第一栅电极间隔开的第一端部；以及输入/输出垫，电连接到所述电路器件；以及
控制器，通过所述输入/输出垫电连接到所述半导体存储装置，并且被构造为控制所述半导体存储装置。
20.根据权利要求19所述的数据存储系统，其中：
所述半导体存储装置还包括：贯穿插塞，在所述第二基底的外侧上的第三区域中穿透所述第二基底并且在所述第一方向上延伸；以及贯穿插塞绝缘层，在与所述氮化物层的水平对应的水平上围绕所述贯穿插塞，并且
所述氮化物层与所述贯穿插塞绝缘层的外侧表面接触。
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