KR20230108589A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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김형준
김은현
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 제1 반도체 구조물, 및 상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물을 포함하고, 상기 제2 반도체 구조물은, 제1 영역 및 제2 영역을 갖는 제2 기판, 상기 제1 영역 상에서 제1 방향으로 서로 이격되어 적층되고, 상기 제2 영역 상에서 제2 방향을 따라 서로 다른 길이로 연장되며, 상기 제2 영역에서 상면이 상부로 노출되는 패드 영역을 각각 포함하는 게이트 전극들, 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들 각각의 상기 패드 영역을 관통하고, 상기 제1 방향을 따라 상기 제1 반도체 구조물 내로 연장되는 게이트 콘택 플러그들, 및 각각의 상기 패드 영역의 아래에서 상기 층간 절연층들과 교대로 배치되며, 상기 게이트 콘택 플러그들을 둘러싸는 절연 구조물을 포함하고, 상기 절연 구조물은 제1 절연층 및 상기 제1 절연층의 적어도 일부를 둘러싸고 상기 제1 절연층과 다른 물질을 포함하는 제2 절연층을 더 포함하고, 상기 제2 절연층은 상기 제1 절연층 및 상기 제1 절연층과 마주보는 각각의 상기 게이트 전극들 사이를 채우고 상기 제1 절연층의 상면 및 하면 상으로 연장되는 제1 부분을 포함한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 생산 수율 또는 전기적 특성이 향상된 반도체 장치 및 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 제1 반도체 구조물, 및 상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물을 포함하고, 상기 제2 반도체 구조물은, 제1 영역 및 제2 영역을 갖는 제2 기판, 상기 제1 영역 상에서 제1 방향으로 서로 이격되어 적층되고, 상기 제2 영역 상에서 제2 방향을 따라 서로 다른 길이로 연장되며, 상기 제2 영역에서 상면이 상부로 노출되는 패드 영역을 각각 포함하는 게이트 전극들, 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들 각각의 상기 패드 영역을 관통하고, 상기 제1 방향을 따라 상기 제1 반도체 구조물 내로 연장되는 게이트 콘택 플러그들, 및 각각의 상기 패드 영역의 아래에서 상기 층간 절연층들과 교대로 배치되며, 상기 게이트 콘택 플러그들을 둘러싸는 절연 구조물을 포함하고, 상기 절연 구조물은 제1 절연층 및 상기 제1 절연층의 적어도 일부를 둘러싸고 상기 제1 절연층과 다른 물질을 포함하는 제2 절연층을 더 포함하고, 상기 제2 절연층은 상기 제1 절연층 및 상기 제1 절연층과 마주보는 각각의 상기 게이트 전극들 사이를 채우면서 상기 제1 절연층의 상면 및 하면 상으로 연장되는 제1 부분을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 영역 및 제2 영역을 갖는 기판, 상기 제1 영역 상에서 제1 방향으로 서로 이격되어 적층되고, 상기 제2 영역 상에서 제2 방향을 따라 서로 다른 길이로 연장되며, 상기 제2 영역에서 상면이 상부로 노출되는 패드 영역 및 나머지 적층 영역을 각각 포함하는 게이트 전극들, 상기 게이트 전극들 중 하나인 제1 게이트 전극의 상기 패드 영역을 관통하면서 상기 제1 게이트 전극과 전기적으로 연결되며, 상기 제1 게이트 전극의 아래에 배치된 제2 게이트 전극의 상기 적층 영역을 관통하고 상기 제2 게이트 전극과 이격되는 게이트 콘택 플러그, 및 상기 게이트 콘택 플러그 및 상기 제2 게이트 전극의 사이에 배치되는 절연 구조물을 포함하며, 상기 절연 구조물은 제1 절연층 및 상기 제1 절연층과 다른 물질을 포함하고, 상기 제1 절연층을 둘러싸는 제2 절연층을 포함할 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 제1 반도체 구조물, 및 상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물을 포함하고, 상기 제2 반도체 구조물은, 제1 영역 및 제2 영역을 갖는 제2 기판, 상기 제1 영역 상에서 제1 방향으로 서로 이격되어 적층되고, 상기 제2 영역 상에서 제2 방향을 따라 서로 다른 길이로 연장되며, 상기 제2 영역에서 상면이 상부로 노출되는 패드 영역을 각각 포함하는 게이트 전극들, 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들 각각의 상기 패드 영역을 관통하고, 상기 제1 방향을 따라 상기 제1 반도체 구조물 내로 연장되는 게이트 콘택 플러그들, 각각의 상기 패드 영역의 아래에서 상기 층간 절연층들과 교대로 배치되며, 상기 게이트 콘택 플러그들을 둘러싸는 절연 구조물, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하되, 상기 절연 구조물은 제1 절연층 및 상기 제1 절연층의 적어도 일부를 둘러싸고 상기 제1 절연층과 다른 물질을 포함하는 제2 절연층을 더 포함하고, 상기 제2 절연층은 상기 제1 절연층 및 상기 제1 절연층과 마주보는 각각의 상기 게이트 전극들 사이를 채우면서 상기 제1 절연층의 상면 및 하면 상으로 연장되는 제1 부분을 포함할 수 있다.
이중층 구조의 절연 구조물들에 의해 게이트 전극들 중 일부와 이격되는 콘택 플러그 구조를 포함함으로써, 생산 수율 또는 전기적 특성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대도들이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 단면도이다.
도 10a 내지 도 10l는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들 및 부분 확대도들이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 12는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 13은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 단면도들이다. 도 2a는 도 1의 절단선 Ⅰ-Ⅰ'를 따른 단면을 도시하고, 도 2b는 도 1의 절단선 Ⅱ-Ⅱ'를 따른 단면을 도시한다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치(100)의 일부 영역을 확대하여 도시하는 부분 확대도들이다. 도 3a에서는 도 2a의 'A' 영역을 확대하여 도시하고, 도 3b에서는 'B' 영역을 확대하여 도시한다.
도 1 내지 도 3b를 참조하면, 반도체 장치(100)는 제1 기판(201)을 포함하는 제1 반도체 구조물인 주변 회로 영역(PERI) 및 제2 기판(101)을 포함하는 제2 반도체 구조물인 메모리 셀 영역(CELL)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상부에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 메모리 셀 영역(CELL)이 주변 회로 영역(PERI)의 하부에 배치될 수도 있다.
주변 회로 영역(PERI)은, 제1 기판(201), 제1 기판(201) 내의 소스/드레인 영역들(205) 및 소자 분리층들(210), 제1 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270), 회로 배선 라인들(280), 및 주변 영역 절연층(290)을 포함할 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(201)에는 소자 분리층들(210)에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 제1 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)은 제1 기판(201) 상에서 회로 소자들(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자들(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
메모리 셀 영역(CELL)은, 제1 영역(R1) 및 제2 영역(R2)을 갖는 제2 기판(101), 제2 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 게이트 전극들(130)의 상기 적층 구조물을 관통하도록 배치되는 채널 구조물들(CH), 게이트 전극들(130)의 적층 구조물을 관통하며 연장되는 제1 및 제2 분리 영역들(MS1, MS2), 제2 영역(R2)에서 게이트 전극들(130)을 관통하여 연장되는 게이트 콘택 플러그들(170), 및 제2 기판(101) 외측의 제3 영역(R3)에 배치되는 관통 플러그들(175)을 포함할 수 있다.
메모리 셀 영역(CELL)은, 게이트 콘택 플러그들(170)을 둘러싸는 절연 구조물(160)을 더 포함할 수 있다.
메모리 셀 영역(CELL)은 제1 영역(R1) 상의 제1 수평 도전층(102), 제2 기판(101)의 제2 영역(R2) 상에서 제1 수평 도전층(102)과 나란하게 배치되는 수평 절연층(110), 제1 수평 도전층(102) 및 수평 절연층(110) 상의 제2 수평 도전층(104), 제2 기판(101)을 관통하는 기판 절연층(121), 게이트 전극들(130)의 상기 적층 구조물의 일부를 관통하는 상부 분리 영역들(SS), 제2 영역(R2)에서 게이트 전극들(130)의 상기 적층 구조물을 관통하도록 배치되는 더미 채널 구조물들(DCH), 셀 영역 절연층(190), 및 셀 배선 라인들(195)을 더 포함할 수 있다.
제2 기판(101)의 제1 영역(R1)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있으며, 제2 영역(R2)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 상기 메모리 셀들을 주변 회로 영역(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다.
제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 제2 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 제2 기판(101)의 제1 영역(R1)의 상면 상에 순차적으로 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 제2 기판(101)의 제2 영역(R2)으로 연장되지 않고, 제2 수평 도전층(104)은 제2 영역(R2)으로 연장될 수 있다.
제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 2b의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다.
제2 수평 도전층(104)은, 제1 수평 도전층(102) 및 수평 절연층(110)이 배치되지 않는 일부 영역들에서 제2 기판(101)과 접촉할 수 있다. 제2 수평 도전층(104)은 상기 일부 영역들에서 제1 수평 도전층(102) 또는 수평 절연층(110)의 단부를 덮으며 절곡되어 제2 기판(101) 상으로 연장될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 제1 및 제2 수평 도전층들(102, 104)은 모두 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 예시적인 실시예들에서, 제2 수평 도전층(104)은 절연층으로 대체될 수도 있다.
수평 절연층(110)은 제2 영역(R2)의 적어도 일부에서 제1 수평 도전층(102)과 나란하게 제2 기판(101) 상에 배치될 수 있다. 수평 절연층(110)은, 제2 기판(101)의 제2 영역(R2) 상에 교대로 적층된 제1 및 제2 수평 절연층들(111, 112)을 포함할 수 있다. 예시적인 실시예에서, 제1 수평 절연층들(111)은 제2 수평 절연층(112)의 상, 하면을 덮는 복수의 층일 수 있다. 수평 절연층(110)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다.
수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 수평 절연층들(111)과 제2 수평 절연층(112)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 제1 수평 절연층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있다.
기판 절연층(121)은, 제2 영역(R2)에서, z 방향으로 연장되며 제2 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)을 관통하도록 배치될 수 있다. 기판 절연층(121)은, 게이트 콘택 플러그들(170)을 각각 둘러싸도록 배치될 수 있다. 이에 의해, 서로 다른 게이트 전극들(130)과 연결되는 게이트 콘택 플러그들(170)이 서로 전기적으로 분리될 수 있다. 기판 절연층(121)은 제3 영역(R3), 즉 제2 기판(101)의 외측에도 배치될 수 있다. 기판 절연층(121)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다.
게이트 전극들(130)은 제2 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물을 이룰 수 있다. 게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극들(130L), 복수의 메모리 셀들을 이루는 메모리 게이트 전극들(130M), 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들(130U)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 상부 및 하부 게이트 전극들(130U, 130L)은 각각 1개 내지 4개 또는 그 이상일 수 있으며, 메모리 게이트 전극들(130M)과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 상부 게이트 전극들(130U)의 상부 및/또는 하부 게이트 전극들(130L)의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130)을 더 포함할 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 상부 또는 하부 게이트 전극들(130U, 130L)에 인접한 메모리 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 제1 영역(R1) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은, 도 2a에 도시된 것과 같이, x 방향을 따라 게이트 전극들(130) 사이에 단차 구조를 형성할 수 있으며, y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다.
상기 단차 구조에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되어, 층간 절연층들(120)로부터 상부로 노출되는 영역들을 각각 가질 수 있으며, 상기 영역들은 패드 영역들(130P)로 지칭될 수 있다. 각각의 게이트 전극(130)에서, 패드 영역(130P)은 x 방향을 따른 단부를 포함하는 영역일 수 있다. 패드 영역(130P)은, 제2 기판(101)의 제2 영역(R2)에서 상기 적층 구조물을 이루는 게이트 전극들(130) 중 각 영역에서 최상부에 위치하는 게이트 전극(130)의 일부분에 해당할 수 있다. 게이트 전극들(130)은 패드 영역들(130P)에서 게이트 콘택 플러그들(170)과 연결될 수 있다. 각각의 게이트 전극들(130)에서 패드 영역(130P)을 제외한 나머지 영역은 적층 영역(130G)으로 지칭될 수 있다. 적층 영역(130G)은 층간 절연층들(120)로부터 상부로 노출되지 않는 부분일 수 있다.
게이트 전극들(130)은 패드 영역들(130P)에서 증가된 두께를 가질 수 있다. 게이트 전극들(130)은 각각 하면의 레벨이 일정하면서, 상면의 레벨이 높아지는 형태로 두께가 증가될 수 있다. 도 3a에 도시된 것과 같이, 게이트 전극들(130) 중 적층 영역(130G)은 제1 영역(R1)으로부터 제2 영역(R2)을 향하면서 제1 게이트 두께(GT1)로 연장되며, 도 3a에 점선으로 경계가 표시된 패드 영역들(130P) 중 적어도 일부에서 제1 게이트 두께(GT1)보다 큰 제2 게이트 두께(GT2)를 가질 수 있다. 제2 게이트 두께(GT2)는 제1 게이트 두께(GT1)의 약 150 % 내지 약 210 %의 범위일 수 있다.
게이트 전극들(130)은 x 방향으로 연장되는 제1 분리 영역들(MS1)에 의하여 y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 제1 분리 영역들(MS1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
제1 및 제2 분리 영역들(MS1, MS2)은 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2)은 서로 평행하게 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2)은 제2 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 제2 기판(101)과 연결될 수 있다. 제1 분리 영역들(MS1)은 x 방향을 따라 하나로 연장되고, 제2 분리 영역들(MS2)은 한 쌍의 제1 분리 영역들(MS1)의 사이에서 단속적으로 연장되거나, 일부 영역에만 배치될 수 있다. 다만, 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2)의 배치 순서, 개수 등은 도 1에 도시된 것에 한정되지는 않는다. 도 2b에 도시된 것과 같이, 제1 및 제2 분리 영역들(MS1, MS2)에는 분리 절연층(105)이 배치될 수 있다.
상부 분리 영역들(SS)은, 도 1에 도시된 것과 같이, 제1 영역(R1)에서, 제1 분리 영역들(MS1)과 제2 분리 영역들(MS2)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은, 도 2b에 도시된 것과 같이, 예를 들어, 상부 게이트 전극들(130U)을 포함하여 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(SS)에 의해 분리된 상부 게이트 전극들(130U)은 서로 다른 스트링 선택 라인을 이룰 수 있다. 상부 분리 영역들(SS)에는 상부 분리 절연층(103)이 배치될 수 있다. 상부 분리 절연층(103)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
채널 구조물들(CH)은, 도 1에 도시된 것과 같이, 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(R1) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 구조물들(CH)은, 도 2a에 도시된 것과 같이, 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 각각의 채널 구조물들(CH)은, 게이트 전극들(130)의 하부 적층 구조물을 관통하는 제1 채널 구조물(CH1)과, 게이트 전극들(130)의 상부 적층 구조물을 관통하는 제2 채널 구조물(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 다만, 실시예들에 따라, z 방향을 따라 적층되는 채널 구조물들의 개수는 다양하게 변경될 수 있다.
도 2b의 확대도에 도시된 것과 같이, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 매립 절연층(147)을 둘러싸는 환형(annular)으로 형성될 수 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다. 채널 패드(149)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 채널 패드(149)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 매립 절연층(147)이 서로 연결된 상태일 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이, 즉 상기 하부 적층 구조물과 상기 상부 적층 구조물의 사이에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 형태는 실시예들에서 다양하게 변경될 수 있다.
더미 채널 구조물들(DCH)은 제2 영역(R2)에서 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 더미 채널 구조물들(DCH)은 평면도 상에서 채널 구조물들(CH)보다 큰 크기를 가질 수 있으나, 이에 한정되지는 않는다. 더미 채널 구조물들(DCH)은 제2 영역(R2)에 인접한 제1 영역(R1)의 일부에도 더 배치될 수 있다. 더미 채널 구조물들(DCH)은 상부의 배선 구조물들과 전기적으로 연결되지 않을 수 있으며, 반도체 장치(100) 내에서 채널 구조물들(CH)과 달리 메모리 셀 스트링을 이루지 않을 수 있다.
더미 채널 구조물들(DCH)은 채널 구조물들(CH)과 동일하거나 다른 구조를 가질 수 있다. 더미 채널 구조물들(DCH)이 채널 구조물들(CH)과 함께 형성되는 경우, 더미 채널 구조물들(DCH)은 채널 구조물들(CH)과 동일한 구조를 가질 수 있다. 더미 채널 구조물들(DCH)이 게이트 콘택 플러그들(170)의 형성 공정 중 일부를 이용하여 형성되는 경우, 더미 채널 구조물들(DCH)은 채널 구조물들(CH)과 다른 구조를 가질 수 있다. 이 경우, 예를 들어, 더미 채널 구조물들(DCH)은 산화물과 같은 절연 물질로 채워진 구조를 가질 수 있다.
게이트 콘택 플러그들(170)은 제2 영역(R2)에서 최상부의 게이트 전극들(130) 및 그 하부의 절연 구조물(160)을 관통하며, 게이트 전극들(130)의 패드 영역들(130P)과 연결될 수 있다. 게이트 콘택 플러그들(170)은 셀 영역 절연층(190)의 적어도 일부를 관통하고 상부로 노출된 게이트 전극들(130)의 패드 영역들(130P) 각각과 연결되도록 배치될 수 있다. 게이트 콘택 플러그들(170)은 게이트 전극들(130)의 하부에서, 제2 기판(101), 제2 수평 도전층(104), 및 수평 절연층(110)을 관통하여 주변 회로 영역(PERI) 내의 회로 배선 라인들(280)과 연결될 수 있다. 게이트 콘택 플러그들(170)은 기판 절연층(121)에 의해 제2 기판(101), 제2 수평 도전층(104), 및 수평 절연층(110)과 이격될 수 있다.
도 3a에 도시된 것과 같이, 게이트 콘택 플러그들(170) 각각은 z 방향을 따라 연장되는 수직 연장부(170V) 및 수직 연장부(170V)로부터 수평하게 연장되어 패드 영역들(130P)과 접촉하는 수평 연장부(170H)를 포함할 수 있다. 수직 연장부(170V)는 종횡비로 인하여, 제2 기판(101)을 향하면서 폭이 감소하는 원통형의 형상을 가질 수 있다. 수평 연장부(170H)는 수직 연장부(170V)의 둘레를 따라 배치되며, 수직 연장부(170V)의 측면으로부터 타 단부까지 제1 길이(L1)로 연장될 수 있다. 제1 길이(L1)는 하부의 절연 구조물(160)의 제2 길이(L2)보다 짧을 수 있다.
도 3b에 도시된 것과 같이, 게이트 콘택 플러그들(170)은 기판 절연층(121)으로 둘러싸여 제2 기판(101)과 전기적으로 분리될 수 있다. 예시적인 실시예에서, 게이트 콘택 플러그들(170)의 하단을 포함하는 영역은 회로 배선 라인들(280) 상의 패드층들(285)에 의해 둘러싸일 수 있다. 다만, 실시예들에 따라 게이트 콘택 플러그들(170)은 패드층들(285) 내로 연장되지 않고 패드층들(285)과 접촉할 수도 있다. 패드층들(285)은 반도체 장치(100)의 제조 공정 중에, 회로 배선 라인들(280)을 보호하기 위한 층일 수 있으며, 도전성 물질, 예를 들어 다결정 실리콘을 포함할 수 있다.
게이트 콘택 플러그들(170)은 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 및 이의 합금 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 게이트 콘택 플러그들(170)은 게이트 콘택 플러그들(170)이 배치되는 콘택홀들의 측벽 및 바닥면 상의 배리어층을 더 포함할 수 있다. 상기 배리어층은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
절연 구조물(160)은 층간 절연층들(120)과 교대로 배치되면서 게이트 콘택 플러그들(170)을 둘러쌀 수 있다. 절연 구조물(160)은, 패드 영역들(130P)의 하부에서 게이트 콘택 플러그들(170)의 측면들을 둘러싸도록 배치될 수 있다. 절연 구조물(160)의 내측면은 게이트 콘택 플러그들(170)을 둘러싸고, 절연 구조물(160)의 외측면은 게이트 전극들(130)에 의해 둘러싸일 수 있다. 절연 구조물(160)에 의해 게이트 콘택 플러그들(170)은 하나의 게이트 전극(130)과 물리적 및 전기적으로 연결되고, 그 하부의 게이트 전극들(130)과는 전기적으로 분리될 수 있다.
도 3a에 도시된 것과 같이, 절연 구조물(160)은 제1 절연층(161) 및 제1 절연층(161)의 적어도 일부를 둘러싸는 제2 절연층(162)을 포함할 수 있다. 예시적인 실시예에서, 제2 절연층(162)은 제1 절연층(161) 전체를 둘러쌀 수 있다. 이에 따라, 제1 절연층(161)은 게이트 전극들(130), 층간 절연층들(120), 및 게이트 콘택 플러그들(170)과 모두 이격될 수 있다.
예시적인 실시예에서, 제1 절연층(161)은 내부에 배치된 심(Seam, S)을 포함할 수 있다. 심(S)은 절연 물질이 배치되지 않고 공기(air) 또는 진공으로 채워진 공간일 수 있다. 심(S)은 절연 구조물(160)에 대응되는 영역이 미세한 두께를 가짐에 따라 공정 난이도가 증가하여 발생한 구조일 수 있다. 다만, 실시예들에 따라, 심(S)은 생략될 수도 있다.
제2 절연층(162)은 제1 절연층(161) 및 제1 절연층(161)과 마주보는 각각의 게이트 전극들(130) 사이의 공간을 채우며, 상기 공간으로부터 제1 절연층(161)의 상면 및 제1 절연층(161)의 하면 상으로 연장되는 제1 부분(P1)을 포함할 수 있다. 상기 제1 부분(P1)은 실질적으로 균일한 두께를 가질 수 있다. 본 명세서에서, 두께가 "실질적으로" 동일하다는 것은 두께가 완전히 동일한 경우뿐만 아니라, 동일한 공정을 통하여 함께 형성됨에도 불구하고, 실제로는 공정 상의 오차 등에 의하여 미세하게 두께 차이가 발생하는 경우를 포함하는 것을 의미하며, "실질적으로"의 표현이 생략되는 경우에도 동일한 의미로 해석될 수 있다. 제2 절연층(162)은 제1 부분(P1) 이외의 나머지 제2 부분(P2)을 더 포함할 수 있다. 제2 부분(P2)은 제1 절연층(161) 및 게이트 콘택 플러그들(170) 사이의 공간에 배치될 수 있다. 제2 부분(P2)은 게이트 콘택 플러그들(170)과 접촉할 수 있다. 제1 부분(P1) 및 제2 부분(P2)은 연속적으로 연결될 수 있다. 즉, 제1 부분(P1) 및 제2 부분(P2)은 동일한 물질로 이루어진 하나의 물질층으로써 임의로 경계를 구분한 것일 수 있다.
제1 부분(P1)은 제1 두께(t1)를 갖고, 제2 부분(P2)은 제2 두께(t2)를 가질 수 있다. 예시적인 실시예에서, 제1 두께(t1) 및 제2 두께(t2)는 동일할 수 있으나, 이에 한정되는 것은 아니다. 제1 두께(t1)는 예를 들어, 약 80Å 내지 약 100Å의 범위일 수 있다.
제1 및 제2 절연층들(161, 162)은 절연 물질, 예를 들어, 산화물, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제1 및 제2 절연층들(161, 162)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(161)은 실리콘 산화물을 포함하고, 제2 절연층(162)은 실리콘 산질화물을 포함할 수 있다.
도 3a를 참조할 때, 게이트 콘택 플러그들(170) 중 제1 게이트 콘택 플러그(170a)는 게이트 전극들(130) 중 제1 게이트 전극(130a)의 패드 영역(130P)을 관통하면서 제1 게이트 전극(130a) 아래에 배치된 제2 게이트 전극(130b)의 적층 영역(130G)을 관통할 수 있다.
제1 게이트 콘택 플러그(170a)는 제1 게이트 전극(130a)과 전기적으로 연결되고 제2 게이트 전극(130b)을 포함하는 나머지 게이트 전극들(130)과 전기적으로 분리될 수 있다. 절연 구조물(160)은 제2 게이트 전극(130b)과 제1 게이트 콘택 플러그(170a) 간의 이격된 공간 사이에 배치되어 제2 게이트 전극(130b) 및 제1 게이트 콘택 플러그(170a)를 전기적으로 분리시킬 수 있다.
절연 구조물(160)은 제1 및 제2 절연층들(161, 162)의 이중층 구조를 포함함에 따라 반도체 장치의 제조 공정 중에 제2 게이트 전극(130b)과 제1 게이트 콘택 플러그(170a)가 전기적으로 연결되어 생산성을 감소되는 문제를 개선할 수 있다. 예를 들어, 특정 식각 조건에 대하여 제1 절연층(161)보다 식각 내성이 상대적으로 강한 제2 절연층(162)을 포함함에 따라 식각 공정 등에 의한 절연 구조물(160)의 제거를 방지할 수 있다. 이에 따라, 전기적 특성이 향상되고 생산 수율이 향상된 반도체 장치(100)를 제공할 수 있다.
관통 플러그들(175)은 제2 기판(101)의 외측 영역인 메모리 셀 영역(CELL)의 제3 영역(R3)에 배치되며, 셀 영역 절연층(190)을 관통하여 주변 회로 영역(PERI)으로 연장될 수 있다. 관통 플러그들(175)은 메모리 셀 영역(CELL)의 셀 배선 라인들(195)과 주변 회로 영역(PERI)의 회로 배선 라인들(280)을 연결하도록 배치될 수 있다. 관통 플러그들(175)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질을 포함할 수 있다. 관통 플러그들(175)은 게이트 콘택 플러그들(170)과 동일한 공정 단계에서 형성되어, 동일한 물질을 포함할 수 있으며 동일한 내부 구조를 가질 수 있다.
셀 영역 절연층(190)은 제2 기판(101), 제2 기판(101) 상의 게이트 전극들(130) 및 주변 영역 절연층(290)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있으며, 복수의 절연층들로 이루어질 수도 있다.
셀 배선 라인들(195)은 메모리 셀 영역(CELL) 내의 메모리 셀들과 전기적으로 연결되는 상부 배선 구조물을 구성할 수 있다. 셀 배선 라인들(195)은 게이트 콘택 플러그들(170) 및 관통 플러그들(175)과 연결되며, 게이트 전극들(130) 및 채널 구조물들(CH)과 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 상기 상부 배선 구조물을 구성하는 콘택 플러그들 및 배선 라인들의 개수는 다양하게 변경될 수 있다. 셀 배선 라인들(195)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치(100a)의 부분 확대도이다. 도 4는 도 2a의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 4를 참조하면, 반도체 장치(100a)는 도 1 내지 도 3b의 반도체 장치(100)와 다른 절연 구조물(160)을 포함할 수 있다. 제2 절연층(162)은 제1 절연층(161)의 상면, 하면, 및 게이트 전극들(130)과 마주하는 외측면을 덮는 제1 부분(P1) 및 제1 절연층(161)의 게이트 콘택 플러그들(170)과 마주하는 내측면을 덮는 제2 부분(P2)을 포함할 수 있고, 제2 절연층(162)은 제1 부분(P1) 및 제2 부분(P2)의 두께가 다른 구조를 가질 수 있다. 예를 들어, 제1 및 제2 부분들(P1, P2)은 각각 실질적으로 균일한 두께를 가질 수 있으며, 제2 부분(P2)의 제2 두께(t2)는 제1 부분(P1)의 제1 두께(t1)보다 클 수 있다. 이는, 도 10h를 참조할 때 제2 부분(P2)의 두께는 산화 공정의 특정 조건에 따라 조절될 수 있기 때문일 수 있다. 제2 부분(P2)의 제2 두께(t2)가 두꺼워짐에 따라 후속 공정에서의 식각으로부터 절연 구조물(160)의 제거를 효율적으로 방지하여 생산 수율이 향상된 반도체 장치가 제공될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치(100b)의 부분 확대도이다. 도 5는 도 2a의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 5를 참조하면, 반도체 장치(100b)는 제2 부분(P2)을 포함하지 않을 수 있다. 제2 절연층(162)은 제1 절연층(161)의 상면, 하면, 및 게이트 전극들(130)과 마주하는 측면을 덮는 제1 부분(P1)만을 포함하고 제2 부분(P2)을 포함하지 않을 수 있다. 이에 따라, 제1 절연층(161)은 게이트 전극들(130) 및/또는 층간 절연층들(120)과 이격될 수 있으나, 게이트 콘택 플러그들(170)과는 접촉할 수 있다. 즉, 제2 절연층(162)은 게이트 콘택 플러그들(170)을 둘러싸는 제1 절연층(162)에 대하여 제1 절연층(161)의 외측면을 덮으면서 제1 절연층(161)의 내측면은 노출시킬 수 있다. 이는, 도 4에서 설명한 것과 유사하게 제2 부분(P2)의 두께는 도 10h의 산화 공정에 따라 조절될 수 있기 때문일 수 있다. 예를 들어, 상기 산화 공정에 따른 산화층의 두께가 상대적으로 얇은 경우 식각 공정 등의 후속 공정에서 제2 부분(P2)에 대응되는 부분이 제거될 수 있다.
도 6은 예시적인 실시예들에 다른 반도체 장치(100c)의 부분 확대도이다. 도 6은 도 2a의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 6을 참조하면, 반도체 장치(100c)는 돌출부(162P)를 포함하는 제2 절연층(162)을 포함할 수 있다. 제2 절연층(162)은 제1 절연층(161)을 둘러싸면서 제1 절연층(161)을 향하는 방향으로 연장되는 돌출부(162P)를 포함할 수 있다. 예시적인 실시예에서, 돌출부(162P)는 제2 부분(P2)으로부터 제1 절연층(161) 내부를 향하는 방향으로 돌출될 수 있다. 이에 따라, 제1 절연층(161)은 돌출부(162P)에 의해 발생한 리세스부를 포함할 수 있다. 돌출부(162P)의 형상은 도시된 것과 달리 다양한 형태로 변경될 수 있다.
도 7은 예시적인 실시예들에 다른 반도체 장치(100d)의 부분 확대도이다. 도 7은 도 2a의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 7을 참조하면, 반도체 장치(100d)는 도 1 내지 도 3b의 반도체 장치(100)와 다른 절연 구조물(160) 구조를 포함할 수 있다. 절연 구조물(160)은 각각의 게이트 전극들(130)을 향하는 면에서의 z 방향으로의 제1 폭(W1)이 각각의 게이트 콘택 플러그들(170)을 향하는 면에서의 z 방향으로의 제2 폭(W2)보다 클 수 있다. 이는, 도 10f의 식각 공정 상에서 잔존하는 희생층(122) 또는 부산물들에 의해 터널부들(TL3, TL4)이 좁아짐에 따라 발생한 구조일 수 있다. 제1 폭(W1) 및 제2 폭(W2)의 차이는 약 1nm 내지 약 4nm의 범위일 수 있으나, 이에 한정되는 것은 아니다. 상기 좁아진 터널부들(TL3, TL4)로 인해 심(S)의 크기가 상대적으로 증가하거나 게이트 콘택 플러그들(170)과 게이트 전극들(130)이 분리되지 못하는 등 공정 난이도가 증가할 수 있으나, 제1 절연층(161) 및 제2 절연층(162)을 포함하는 이중층 구조의 절연 구조물(160)에 의해 상기 공정 난이도가 개선될 수 있다.
예시적인 실시예에서, 절연 구조물(160)은 제2 게이트 전극(130b)으로부터 제1 게이트 콘택 플러그(170a)로 향할수록 z 방향으로의 폭이 계속하여 감소할 수 있으나, 이와 달리 제2 게이트 전극(130b)으로부터 제1 게이트 콘택 플러그(170a)로 향하면서 일정 두께를 유지하는 부분을 포함하고 z 방향으로의 폭이 감소하는 부분을 더 포함할 수도 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치(100e)의 부분 확대도이다. 도 8은 도 2b의 'D' 영역에 대응되는 영역을 확대하여 도시한다.
도 8을 참조하면, 반도체 장치(100e)에서, 메모리 셀 영역(CELL)은 도 2a 및 도 2b의 실시예에서와 달리, 제2 기판(101) 상의 제1 및 제2 수평 도전층들(102, 104)을 포함하지 않을 수 있다. 또한, 채널 구조물(CHb)은 에피택셜층(107)을 더 포함할 수 있다.
에피택셜층(107)은 채널 구조물(CHb)의 하단에서 제2 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(107)은 제2 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(107)의 하면의 높이는 최하부의 하부 게이트 전극(130L)의 상면보다 높고 그 상부의 하부 게이트 전극(130L)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 에피택셜층(107)은 상면을 통해 채널층(140)과 연결될 수 있다. 에피택셜층(107)과 접하는 하부 게이트 전극(130L)의 사이에는 게이트 절연층(141)이 더 배치될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치(100f)의 개략적인 단면도이다.
도 9를 참조하면, 반도체 장치(100f)는 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)이 상하로 본딩된 구조를 가질 수 있다. 이를 위하여, 주변 회로 영역(PERI)은 제1 본딩 금속층들(295)을 더 포함할 수 있으며, 메모리 셀 영역(CELL)은 상부 플러그들(187), 제2 본딩 금속층들(197), 및 제2 기판(101) 상의 패시베이션층(198)을 더 포함할 수 있다. 또한, 게이트 콘택 플러그들(170) 및 관통 플러그들(175)의 상단들은 각각 제2 기판(101) 내에 위치할 수 있다.
제1 본딩 금속층들(295)은 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)의 상부에 배치되어, 상면이 주변 영역 절연층(290)을 통해 주변 회로 영역(PERI)의 상면으로 노출될 수 있다. 제2 본딩 금속층들(197)은 상부 플러그들(187)의 하부에 배치되어, 하면이 셀 영역 절연층(190)을 통해 메모리 셀 영역(CELL)의 하면으로 노출될 수 있다. 제1 본딩 금속층들(295) 및 제2 본딩 금속층들(197)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다. 예시적인 실시예들에서, 주변 영역 절연층(290) 및 셀 영역 절연층(190)은 각각 제1 본딩 금속층들(295) 및 제2 본딩 금속층들(197)을 둘러싸며 상면으로부터 소정 깊이로 배치되는 본딩 유전층을 더 포함할 수 있다. 상기 본딩 유전층은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 패시베이션층(198)은 제2 기판(101)을 보호하도록 제2 기판(101) 상에 배치될 수 있으며, 절연 물질을 포함할 수 있다.
주변 회로 영역(PERI) 및 메모리 셀 영역(CELL)은, 제1 본딩 금속층들(295)과 제2 본딩 금속층들(197)의 접합 및 상기 본딩 유전층들 사이의 접합에 의해 본딩될 수 있다. 제1 본딩 금속층들(295)과 제2 본딩 금속층들(197)의 접합은, 예를 들어 구리(Cu)-구리(Cu) 본딩일 수 있으며, 제상기 본딩 유전층들의 접합은, 예를 들어 SiCN-SiCN 본딩과 같은 유전체-유전체 본딩일 수 있다. 주변 회로 영역(PERI) 및 메모리 셀 영역(CELL)은 구리(Cu)-구리(Cu) 본딩 및 유전체-유전체 본딩을 포함하는 하이브리드 본딩에 의해 접합될 수 있다.
게이트 콘택 플러그들(170)의 상단들은 제2 기판(101) 내에서 서로 전기적으로 분리되도록 위치할 수 있다. 이를 위하여, 제2 기판(101)은 절연 영역(106)을 포함할 수 있으며, 게이트 콘택 플러그들(170)의 상단들은 절연 영역(106) 내에 위치할 수 있다. 다만, 실시예들에 따라, 제2 기판(101)은 절연 영역(106)을 포함하는 대신, 게이트 콘택 플러그들(170)이 서로 전기적으로 분리되도록 분할된 형태를 가질 수도 있을 것이다.
도 10a 내지 도 10k는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 설명하기 위한 개략적인 단면도들 및 부분 확대도들이다. 도 10d 내지 도 10i는 도 10c의 'D' 영역에 대응되는 부분 확대도들이고, 도 10k는 도 10j의 'E' 영역에 대응되는 부분 확대도이다.
도 10a를 참조하면, 제1 기판(201) 상에 회로 소자들(220) 및 하부 배선 구조물들을 포함하는 주변 회로 영역(PERI)을 형성하고, 주변 회로 영역(PERI)의 상부에 메모리 셀 영역(CELL)이 제공되는 제2 기판(101), 수평 절연층(110), 제2 수평 도전층(104), 및 기판 절연층(121)을 형성할 수 있다.
먼저, 제1 기판(201) 내에 소자 분리층들(210)을 형성하고, 제1 기판(201) 상에 회로 게이트 유전층(222) 및 회로 게이트 전극(225)을 순차적으로 형성할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224) 및 소스/드레인 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성할 수 있다.
상기 하부 배선 구조물들 중 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(290)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(290)은 상기 하부 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 회로 배선 라인(280)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(220) 및 상기 하부 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 제2 기판(101)은 주변 영역 절연층(290) 상에 형성될 수 있다. 제2 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 제2 기판(101)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다.
수평 절연층(110)을 이루는 제1 및 제2 수평 절연층들(111, 112)은 교대로 제2 기판(101) 상에 적층될 수 있다. 수평 절연층(110)은 후속 공정을 통해 일부가 도 2a의 제1 수평 도전층(102)으로 교체되는 층들일 수 있다. 제1 수평 절연층들(111)은 제2 수평 절연층(112)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 수평 절연층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 후속의 희생 절연층들(118)과 동일한 물질로 이루어질 수 있다. 수평 절연층(110)은 일부 영역들, 예를 들어 제2 기판(101)의 제2 영역(R2)에서 일부가 패터닝 공정에 의해 제거될 수 있다.
제2 수평 도전층(104)은 수평 절연층(110) 상에 형성되며, 수평 절연층(110)이 제거된 영역에서 제2 기판(101)과 접촉될 수 있다. 이에 따라, 제2 수평 도전층(104)은 수평 절연층(110)의 단부들을 따라 절곡되며, 상기 단부들을 덮고 제2 기판(101) 상으로 연장될 수 있다.
기판 절연층(121)은, 제2 영역(R2)의 게이트 콘택 플러그들(170)(도 2a 참조)이 배치될 영역들 및 제3 영역(R3)에서, 제2 기판(101)을 관통하도록 형성될 수 있다. 기판 절연층(121)은 제2 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)의 일부를 제거한 후, 절연 물질을 매립함으로써 형성할 수 있다. 상기 절연 물질의 매립 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 평탄화 공정을 더 수행할 수 있다. 이에 의해, 기판 절연층(121)의 상면은 제2 수평 도전층(104)의 상면과 실질적으로 공면을 이룰 수 있다.
도 10b를 참조하면, 제2 수평 도전층(104) 상에 적층 구조물을 이루는 희생 절연층들(118) 및 층간 절연층들(120)을 교대로 적층하고 단차 구조를 형성한 후, 채널 구조물들(CH)을 형성하고, 상기 적층 구조물을 관통하는 개구부들(OH)을 형성할 수 있다.
먼저, 제2 수평 도전층(104) 상에 희생 절연층들(118) 및 층간 절연층들(120)을 서로 교대로 적층시킬 수 있다. 희생 절연층들(118)은 후속 공정을 통해 게이트 전극들(130)(도 2a 참조)로 교체되는 층일 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층들(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층들(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 또한, 층간 절연층들(120) 및 희생 절연층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
다음으로, 제2 영역(R2)에서 상부의 희생 절연층들(118)이 하부의 희생 절연층들(118)보다 짧게 연장되도록, 마스크층을 이용하여 희생 절연층들(118)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생 절연층들(118)은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있으며, 희생 절연층들(118)의 최상부에 위치하는 희생 패드 영역들(118P)이 상부로 노출될 수 있다. 다음으로, 희생 패드 영역들(118P)에 배치된 희생 절연층들(118) 상에 희생 패드 절연층(119)을 더 형성할 수 있다. 희생 패드 절연층(119)은 실리콘 질화물을 포함할 수 있다. 희생 패드 절연층(119)은 희생 절연층들(118)과 다른 물질을 포함할 수 있으나, 이에 한정되지 않는다. 희생 패드 절연층(119)은 희생 절연층들(118)과 함께 희생 패드 영역들(118P)을 이룰 수 있고, 후속 공정을 통해 희생 절연층들(118)과 함께 도전성 물질로 치환되어 각각의 게이트 전극들(130)의 패드 영역(130P)을 이룰 수 있다.
다음으로, 상기 적층 구조물을 관통하는 채널 홀들 내에 채널 구조물들(CH)을 형성할 수 있다. 구체적으로, 상기 적층 구조물을 덮는 셀 영역 절연층(190)을 형성하고, 셀 영역 절연층(190) 및 상기 적층 구조물을 관통하는 상기 채널 홀들에 게이트 유전층(145), 채널층(140), 채널 매립 절연층(147), 및 채널 패드(149)를 순차적으로 형성하여 채널 구조물들(CH)을 형성할 수 있다. 채널층(140)은 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
예시적인 실시예에서, 상기 적층 구조물은 하부 적층 구조물을 형성한 후 하부 단차 구조 및 이를 덮는 셀 영역 절연층(190) 일부를 형성하고, 상기 하부 적층 구조물 상에 상부 적층 구조물을 형성한 후 상부 단차 구조 및 나머지 셀 영역 절연층(190)을 추가로 형성할 수 있다. 이 경우, 채널 구조물들(CH)을 형성하기 위하여 상기 하부 단차 구조를 관통하는 하부 채널 홀 및 상기 상부 단차 구조를 관통하는 상부 채널 홀을 별도로 형성할 수 있다. 이에 따라, 채널 구조물들(CH)은 상기 하부 채널 홀에 대응되는 제1 채널 구조물(CH1) 및 상기 상부 채널 홀에 대응되는 제2 채널 구조물(CH2)을 포함할 수 있다.
다음으로, 도 2a의 게이트 콘택 플러그들(170) 및 관통 플러그들(175)이 형성될 영역에 개구부들(OH)을 형성할 수 있다. 개구부들(OH)의 형성 전에, 채널 구조물들(CH)을 덮는 셀 영역 절연층(190)의 일부를 더 형성할 수 있다. 개구부들(OH)은 원통형의 홀 형태를 가질 수 있으며, 기판 절연층(121)을 관통하고 주변 회로 영역(PERI)으로 연장될 수 있다. 구체적으로 도시하지는 않았으나, 개구부들(OH)은 회로 배선 라인들(280) 상의 패드층들(285)(도 3b 참조)을 노출시키도록 형성될 수 있다.
도 10c 및 도 10d를 참조하면, 개구부들(OH)을 통해 노출된 희생 절연층들(118)의 일부 제거하여 터널부들(TL1, TL2)을 형성할 수 있다.
개구부들(OH)을 통해 식각제를 유입하여, 희생 절연층들(118) 을 개구부들(OH)의 둘레에서 소정 길이로 제거하여 터널부들(TL1, TL2)을 형성할 수 있다. 터널부들(TL1, TL2)은 희생 패드 영역들(118P)의 희생 절연층들(118) 및 희생 패드 절연층(119) 일부를 관통하는 제1 터널부들(TL1) 및 희생 패드 영역들(118P) 아래의 희생 절연층들(118)을 관통하는 제2 터널부들(TL2)을 포함할 수 있다.
도 10d에 도시된 것처럼, 제1 터널부들(TL1)은 제2 터널부들(TL2)보다 상대적으로 긴 길이로 형성될 수 있다. 또한, 제1 터널부들(TL1) 각각은 경사진 측면 모양을 가질 수 있다. 이는, 희생 절연층들(118) 및 희생 패드 절연층(119)이 서로 다른 물질을 포함하기 때문일 수 있다. 예를 들어, 희생 패드 절연층(119)이 희생 절연층들(118)보다 특정 식각 조건에서 상대적으로 식각 속도가 빠르기 때문일 수 있다. 다만, 제1 터널부들(TL1)의 모양은 이에 한정되지 않고 다양하게 변경될 수 있다.
도 10e를 참조하면, 개구부들(OH) 및 터널부들(TL1, TL2) 내에 희생층(122)을 형성할 수 있다. 희생층(122)은 절연 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 형성될 수 있다. 희생층(122)은 특정 식각 조건에서, 희생 절연층들(118) 및 희생 패드 절연층(119)보다 식각 속도가 느린 물질로 이루어질 수 있다.
도 10f를 참조하면, 희생층(122) 및 희생 절연층들(118)의 일부를 제거하여 제3 및 제4 터널부들(TL3, TL4)을 형성할 수 있다. 먼저, 개구부들(OH)에 대응되는 영역의 희생층(122)이 제거된 뒤, 개구부들(OH)을 둘러싸는 희생층(122)이 추가적으로 제거되는 식각 공정이 수행될 수 있다. 상기 식각 공정에서 희생층(122)은 희생 절연층들(118) 및 희생 패드 절연층(119)보다 식각 속도가 느릴 수 있다. 이에 따라, 제1 터널부들(TL1)보다 짧은 제1 길이(L1)를 갖는 제3 터널부들(TL3) 및 제2 터널부들(TL2)보다 긴 제2 길이(L2)를 갖는 제4 터널부들(TL4)이 형성될 수 있다. 제1 길이(L1)는 제2 길이(L2)보다 짧을 수 있다. 즉, 희생 패드 영역들(118P)에 배치된 제3 터널부들(TL3)은 나머지 제4 터널부들(TL4)보다 상대적으로 짧은 길이로 형성될 수 있다.
본 단계에서, 잔존하는 희생층(122) 혹은 상기 식각 공정 상의 부산물들에 의해 제3 및 제4 터널부들(TL3, TL4)의 개구부들이 좁아질 수 있다. 이에 따라, 도 7의 절연 구조물(160)을 갖는 반도체 장치(100d)가 제공될 수 있다.
도 10g를 참조하면, 개구부들(OH), 제3 터널부들(TL3), 및 제4 터널부들(TL4)을 덮는 제1 물질층(160a)을 형성할 수 있다. 제1 물질층(160a)은 증착 공정, 예를 들어 원자층 증착(ALD) 공정을 통해 형성될 수 있다. 제1 물질층(160a)은 실질적으로 균일한 두께를 갖고 제3 및 제4 터널부들(TL3, TL4)을 컨포멀하게 덮을 수 있다. 제1 물질층(160a)의 두께는 예를 들어 약 80Å 내지 약 100Å의 범위일 수 있다. 제1 물질층(160a)은 예를 들어, 산화물, 실리콘 산화물 등의 절연 물질을 포함할 수 있다.
도 10h를 참조하면, 제1 물질층(160a)을 덮는 제2 물질층(160b)을 형성할 수 있다. 제2 물질층(160b)은 증착 공정, 예를 들어 원자층 증착(ALD) 공정을 통해 형성될 수 있다. 제2 물질층(160b)은 실질적으로 균일한 두께를 갖고 제1 물질층(160a) 상에 형성될 수 있다.
예시적인 실시예에서, 제1 및 제2 물질층들(160a, 160b)은 제4 터널부들(TL4)의 전체를 채우면서 제3 터널부들(TL3)의 일부만을 채울 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 물질층들(160a, 160b)이 제4 터널부들(TL4)을 다 채우지 못한 경우에 발생하는 빈 공간은 후속 공정을 통해 심(S, 도 3a 참조)으로 잔존할 수 있다.
제2 물질층(160b)의 두께는 예를 들어, 약 20Å 내지 약 50Å의 범위일 수 있다. 제2 물질층(160b)은 제1 물질층(160a)과 다른 물질을 포함할 수 있다. 제2 물질층(160b)은 예를 들어, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
도 10i를 참조하면, 개구부들(OH), 제3 터널부들(TL3), 및 제4 터널부들(TL4)에 제3 물질층(160c)을 형성할 수 있다. 제3 물질층(160c)은 제2 물질층(160b)의 적어도 일부에 대하여 산화 공정을 수행함에 따라 형성된 구조일 수 있다.
예시적인 실시예에서, 상기 산화 공정에 의해 제3 물질층(160c)은 제1 물질층(160a)과 동일한 물질을 포함할 수 있다. 이에 따라, 제1 물질층(160a) 및 제3 물질층(160c)이 접촉하는 경계면은 구분되지 않을 수도 있다. 제3 물질층(160c)은 상기 산화 공정의 공정 조건에 따라 제4 터널부들(TL4)에 대응되는 영역 내로 연장될 수 있으나, 이에 한정되는 것은 아니다. 본 단계에서 형성되는 산화 공정의 공정 조건 또는 제3 물질층(160c)의 두께에 따라 도 3a의 반도체 장치(100), 도 4의 반도체 장치(100a), 도 5의 반도체 장치(100b), 또는 도 6의 반도체 장치(100c)의 다양한 절연 구조물 구조가 형성될 수 있다.
제1 물질층(160a)의 적어도 일부는 후속 공정을 통해 형성될 제2 절연층(162, 도 3a 참조)의 제1 부분(P1, 도 3a 참조)을 이룰 수 있고, 제3 물질층(160c)의 적어도 일부는 후속 공정을 통해 형성될 제2 절연층(162)의 제2 부분(P2, 도 3a 참조)을 이룰 수 있다.
예시적인 실시예에서, 도 10g 내지 도 10i에서 설명한 공정들은 인 시츄(in-situ)로 하나의 공정 챔버 내에서 수행될 수 있으나, 이에 한정되는 것은 아니다.
도 10j를 참조하면, 수직 희생층들(191)을 형성하고, 희생 절연층들(118)을 제거하여 제5 터널부들(TL5)을 형성할 수 있다.
먼저, 개구부들(OH)을 채우는 수직 희생층들(191)을 형성할 수 있다. 수직 희생층들(191)은 제1 내지 제3 물질층들(160a, 160b, 160c)을 포함하는 예비 절연 구조물(160P)을 덮을 수 있다. 수직 희생층들(191)은 개구부들(OH) 내의 남은 공간을 채우도록 형성될 수 있다. 수직 희생층들(191)은 예비 콘택 플러그 절연층들(160P)과 다른 물질을 포함할 수 있으며, 예를 들어, 다결정 실리콘을 포함할 수 있다.
다음으로, 제1 및 제2 분리 영역들(MS1, MS2)(도 1 참조)의 위치에 희생 절연층들(118) 및 층간 절연층들(120)을 관통하여 제2 기판(101)으로 연장되는 개구부들을 형성할 수 있다.
다음으로, 상기 개구부들 내에 별도의 희생 스페이서층들을 형성하면서 에치-백 공정을 수행하여, 제1 영역(R1)에서, 수평 절연층(110)을 선택적으로 제거하고, 노출된 게이트 유전층(145)의 일부도 함께 제거할 수 있다. 수평 절연층(110)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 상기 개구부들 내에서 상기 희생 스페이서층들을 제거할 수 있다. 본 공정에 의해, 제1 영역(R1)에는 제1 수평 도전층(102)이 형성될 수 있다.
다음으로, 희생 절연층들(118)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120), 제2 수평 도전층(104), 및 기판 절연층(121)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 제5 터널부들(TL5)이 형성될 수 있다.
도 10k를 참조하면, 제5 터널부들(TL5)에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 개구부들(OH) 및 제3 터널부들(TL3)에 채워진 수직 희생층들(191) 및 예비 절연 구조물(160P)의 일부를 제거하여 절연 구조물(160)을 형성할 수 있다.
게이트 전극들(130)을 이루는 상기 도전성 물질은 제5 터널부들(TL5)을 채울 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)을 형성한 후, 제1 및 제2 분리 영역들(MS1, MS2)의 영역에 형성된 상기 개구부들 내에 분리 절연층(105, 도 2b 참조)을 형성할 수 있다.
다음으로, 개구부들(OH) 내의 수직 희생층들(191)을 선택적으로 제거할 수 있다. 수직 희생층들(191)이 제거된 후 노출된 예비 절연 구조물(160P)을 식각 공정, 예를 들어 습식 식각 공정을 통해 일부 제거할 수 있다. 이 때, 패드 영역들(130P)에서는 예비 절연 구조물(160P)이 모두 제거되어 제1 게이트 전극(130a)이 노출될 수 있으며, 그 하부에서는 예비 절연 구조물(160P)이 잔존하여 절연 구조물(160)을 이룰 수 있다. 이에 따라, 제1 게이트 전극(130a)의 하부에 배치된 제2 게이트 전극(130b)은 절연 구조물(160)에 의해 개구부들(OH)로부터 노출되지 않을 수 있다.
절연 구조물(160)은 제2 물질층(160b)의 일부인 제1 절연층(161)과 제1 및 제3 물질층(160a, 160c)의 일부인 제2 절연층(162)을 포함할 수 있다. 제2 절연층(162)은 제1 물질층(160a)인 제1 부분(P1)과 제3 물질층(160c)인 제2 부분(P2)이 연결된 형태로 제1 절연층(161)을 둘러쌀 수 있다.
본 단계에서, 제2 절연층(162)의 제2 부분(P2)과 제1 절연층(161)의 경계면은 상기 식각 공정 상에서 절연 구조물(160)이 제거되는 것을 방지하는 역할을 수행할 수 있다. 이에 따라, 제2 게이트 전극(130b)과 개구부들(OH)은 절연 구조물(160)에 의해 분리될 수 있다.
도 10l을 참조하면, 개구부들(OH) 내에 도전성 물질을 증착하여, 게이트 콘택 플러그들(170) 및 관통 콘택 플러그들(175)을 형성할 수 있다.
먼저, 개구부들(OH)의 하단에서 패드층들(285)(도 3b 참조)을 제거하여 회로 배선 라인들(280)을 노출시킨 후, 상기 도전성 물질을 증착할 수 있다. 게이트 콘택 플러그들(170) 및 관통 콘택 플러그들(175)은 동일한 공정 단계에서 함께 형성되므로, 동일한 구조를 가질 수 있다. 게이트 콘택 플러그들(170)은 패드 영역들(130P)에서 수평 연장부(170H)(도 3a 참조)를 갖도록 형성될 수 있으며, 이에 의해 게이트 전극들(130)과 물리적 및 전기적으로 연결될 수 있다.
다음으로, 도 2a를 함께 참조하면, 게이트 콘택 플러그들(170) 및 관통 콘택 플러그들(175)의 상단과 연결되는 셀 배선 라인들(195)을 형성하여 반도체 장치(100)가 제조될 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 11을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 9를 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 반도체 구조물(1100F) 및 제1 반도체 구조물(1100F) 상의 제2 반도체 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 구조물(1100F)은 제2 반도체 구조물(1100S)의 옆에 배치될 수도 있다. 제1 반도체 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 반도체 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 반도체 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 반도체 구조물(110F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 반도체 구조물(110F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 반도체 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 12는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 12를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 12의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 9를 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 13은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 13은 도 12의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 13의 반도체 패키지(2003)를 절단선 Ⅲ-Ⅲ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 13을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 12 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 12와 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 반도체 구조물(3100) 및 제2 반도체 구조물(3200)을 포함할 수 있다. 제1 반도체 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 반도체 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 11 참조)과 전기적으로 연결되는 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 9를 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각에서 절연 구조물(160)은 제1 절연층(161) 및 제1 절연층(161)의 적어도 일부를 둘러싸는 제2 절연층(162)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 반도체 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 12 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 제2 기판 102, 104: 수평 도전층
103: 상부 분리 절연층 105: 분리 절연층
110: 수평 절연층 118: 희생 절연층
120: 층간 절연층 121: 기판 절연층
125: 상부 층간 절연층 130: 게이트 전극
130P: 패드 영역 140: 채널층
145: 게이트 유전층 147: 채널 매립 절연층
149: 채널 패드 160: 절연 구조물
161: 제1 절연층 162: 제2 절연층
170: 게이트 콘택 플러그 175: 관통 플러그
190: 셀 영역 절연층 195: 셀 배선 라인

Claims (10)

  1. 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 제1 반도체 구조물; 및
    상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물; 을 포함하고,
    상기 제2 반도체 구조물은,
    제1 영역 및 제2 영역을 갖는 제2 기판;
    상기 제1 영역 상에서 제1 방향으로 서로 이격되어 적층되고, 상기 제2 영역 상에서 제2 방향을 따라 서로 다른 길이로 연장되며, 상기 제2 영역에서 상면이 상부로 노출되는 패드 영역을 각각 포함하는 게이트 전극들;
    상기 게이트 전극들과 교대로 적층되는 층간 절연층들;
    상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들;
    상기 게이트 전극들 각각의 상기 패드 영역을 관통하고, 상기 제1 방향을 따라 상기 제1 반도체 구조물 내로 연장되는 게이트 콘택 플러그들; 및
    각각의 상기 패드 영역의 아래에서 상기 층간 절연층들과 교대로 배치되며, 상기 게이트 콘택 플러그들을 둘러싸는 절연 구조물을 포함하고,
    상기 절연 구조물은 제1 절연층 및 상기 제1 절연층의 적어도 일부를 둘러싸고 상기 제1 절연층과 다른 물질을 포함하는 제2 절연층을 더 포함하고,
    상기 제2 절연층은 상기 제1 절연층 및 상기 제1 절연층과 마주보는 각각의 상기 게이트 전극들 사이를 채우면서 상기 제1 절연층의 상면 및 하면 상으로 연장되는 제1 부분을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 절연층은 상기 제1 절연층 및 상기 게이트 콘택 플러그들 사이에 배치되는 제2 부분을 더 포함하고,
    상기 제1 부분 및 상기 제2 부분은 연속적으로 연결되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 부분의 제1 두께는 상기 제2 부분의 제2 두께와 다른 반도체 장치.
  4. 제2 항에 있어서,
    상기 제2 절연층은 상기 제2 부분으로부터 상기 제1 절연층 내부를 향하는 방향으로 연장되는 돌출부를 갖는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 절연층은 상게 게이트 콘택 플러그들과 접촉하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 부분의 제1 두께는 80Å 내지 100Å의 범위인 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 절연층은 상기 제1 절연층 내부에 배치된 심(Seam)을 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제2 반도체 구조물은,
    상기 제2 기판을 관통하며 상기 게이트 콘택 플러그들을 각각 둘러싸는 기판 절연층들;
    상기 제2 기판의 일부 상에서 상기 게이트 전극들의 하부에 수평하게 배치되는 수평 절연층;
    상기 수평 절연층 상에 배치되는 수평 도전층을 더 포함하고,
    상기 게이트 콘택 플러그들은 상기 수평 절연층 및 상기 수평 도전층을 관통하며, 상기 기판 절연층들에 의해 상기 수평 절연층 및 상기 수평 도전층으로부터 이격되는 반도체 장치.
  9. 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 제1 반도체 구조물, 및 상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물을 포함하고, 상기 제2 반도체 구조물은, 제1 영역 및 제2 영역을 갖는 제2 기판; 상기 제1 영역 상에서 제1 방향으로 서로 이격되어 적층되고, 상기 제2 영역 상에서 제2 방향을 따라 서로 다른 길이로 연장되며, 상기 제2 영역에서 상면이 상부로 노출되는 패드 영역을 각각 포함하는 게이트 전극들; 상기 게이트 전극들과 교대로 적층되는 층간 절연층들; 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들; 상기 게이트 전극들 각각의 상기 패드 영역을 관통하고, 상기 제1 방향을 따라 상기 제1 반도체 구조물 내로 연장되는 게이트 콘택 플러그들; 각각의 상기 패드 영역의 아래에서 상기 층간 절연층들과 교대로 배치되며, 상기 게이트 콘택 플러그들을 둘러싸는 절연 구조물; 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하되,
    상기 절연 구조물은 제1 절연층 및 상기 제1 절연층의 적어도 일부를 둘러싸고 상기 제1 절연층과 다른 물질을 포함하는 제2 절연층을 더 포함하고,
    상기 제2 절연층은 상기 제1 절연층 및 상기 제1 절연층과 마주보는 각각의 상기 게이트 전극들 사이를 채우면서 상기 제1 절연층의 상면 및 하면 상으로 연장되는 제1 부분을 포함하는 데이터 저장 시스템.
  10. 제9 항에 있어서,
    상기 제2 절연층은 상기 제1 절연층 및 상기 게이트 콘택 플러그들 사이에 배치되는 제2 부분을 더 포함하고,
    상기 제1 절연층은 상기 제2 절연층의 상기 제1 부분 및 상기 제2 부분에 의해 상기 게이트 전극들 및 상기 게이트 콘택 플러그들과 이격되는 데이터 저장 시스템.
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