KR20230118409A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

반도체 장치 및 이를 포함하는 데이터 저장 시스템 Download PDF

Info

Publication number
KR20230118409A
KR20230118409A KR1020220014981A KR20220014981A KR20230118409A KR 20230118409 A KR20230118409 A KR 20230118409A KR 1020220014981 A KR1020220014981 A KR 1020220014981A KR 20220014981 A KR20220014981 A KR 20220014981A KR 20230118409 A KR20230118409 A KR 20230118409A
Authority
KR
South Korea
Prior art keywords
insulating layer
layer
substrate
circuit
insulating
Prior art date
Application number
KR1020220014981A
Other languages
English (en)
Inventor
권동훈
윤보언
장기훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220014981A priority Critical patent/KR20230118409A/ko
Priority to US18/047,376 priority patent/US20230255031A1/en
Priority to EP22213848.9A priority patent/EP4225005A3/en
Priority to CN202310089082.0A priority patent/CN116568035A/zh
Publication of KR20230118409A publication Critical patent/KR20230118409A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판, 상기 기판 상의 회로 소자, 상기 기판 상에서 상기 회로 소자와 전기적으로 연결되고 서로 다른 높이 레벨에 배치되는 연결 패턴들을 포함하는 회로 배선 구조물, 및 상기 기판 상에서 상기 회로 소자 및 상기 회로 배선 구조물을 덮는 주변 절연 구조물을 포함하는 주변 회로 구조물, 상기 주변 회로 구조물 상에 배치되고 상기 기판의 상부면과 수직한 제1 방향으로 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 구조물, 및 상기 채널 구조물 상에서 상기 채널 구조물과 전기적으로 연결되는 상부 배선을 포함하는 메모리 셀 구조물, 및 상기 게이트 전극들 및 상기 상부 배선 중 적어도 하나와 상기 연결 패턴들 중 최상부에 배치된 상부 연결 패턴을 전기적으로 연결하는 관통 콘택 플러그를 포함하되, 상기 주변 회로 구조물은 상기 상부 연결 패턴 상의 댐 구조물을 더 포함하고, 상기 주변 절연 구조물은 상기 회로 소자를 덮으면서 상기 상부 연결 패턴의 측면을 덮는 제1 절연층, 상기 제1 절연층 상의 제2 절연층, 상기 제2 절연층 상의 캡핑층, 및 상기 캡핑층 상의 제3 절연층을 포함하고, 상기 댐 구조물은 적어도 상기 제2 절연층을 관통하여 상기 상부 연결 패턴과 접촉하고, 상기 관통 콘택 플러그는 상기 댐 구조물을 관통하여 상기 상부 연결 패턴과 접촉하는 하부 부분, 및 상기 하부 부분 상의 상부 부분을 포함한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 생산 수율이 향상된 반도체 장치 및 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판, 상기 기판 상의 회로 소자, 상기 기판 상에서 상기 회로 소자와 전기적으로 연결되고 서로 다른 높이 레벨에 배치되는 연결 패턴들을 포함하는 회로 배선 구조물, 및 상기 기판 상에서 상기 회로 소자 및 상기 회로 배선 구조물을 덮는 주변 절연 구조물을 포함하는 주변 회로 구조물, 상기 주변 회로 구조물 상에 배치되고 상기 기판의 상부면과 수직한 제1 방향으로 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 구조물, 및 상기 채널 구조물 상에서 상기 채널 구조물과 전기적으로 연결되는 상부 배선을 포함하는 메모리 셀 구조물, 및 상기 게이트 전극들 및 상기 상부 배선 중 적어도 하나와 상기 연결 패턴들 중 최상부에 배치된 상부 연결 패턴을 전기적으로 연결하는 관통 콘택 플러그를 포함하되, 상기 주변 회로 구조물은 상기 상부 연결 패턴 상의 댐 구조물을 더 포함하고, 상기 주변 절연 구조물은 상기 회로 소자를 덮으면서 상기 상부 연결 패턴의 측면을 덮는 제1 절연층, 상기 제1 절연층 상의 제2 절연층, 상기 제2 절연층 상의 캡핑층, 및 상기 캡핑층 상의 제3 절연층을 포함하고, 상기 댐 구조물은 적어도 상기 제2 절연층을 관통하여 상기 상부 연결 패턴과 접촉하고, 상기 관통 콘택 플러그는 상기 댐 구조물을 관통하여 상기 상부 연결 패턴과 접촉하는 하부 부분, 및 상기 하부 부분 상의 상부 부분을 포함한다.
예시적인 실시예들에 따른 반도체 장치는, 기판, 상기 기판 상의 회로 소자, 상기 기판 상에서 상기 회로 소자와 전기적으로 연결되고 서로 다른 높이 레벨에 배치되는 연결 패턴들을 포함하는 회로 배선 구조물, 및 상기 기판 상에서 상기 회로 소자 및 상기 회로 배선 구조물을 덮는 주변 절연 구조물을 포함하는 주변 회로 구조물, 상기 주변 회로 구조물 상에 배치되고 상기 기판의 상부면과 수직한 제1 방향으로 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 구조물, 및 상기 채널 구조물 상에서 상기 채널 구조물과 전기적으로 연결되는 상부 배선을 포함하는 메모리 셀 구조물, 및 상기 연결 패턴들 중 최상부에 배치된 상부 연결 패턴과 상기 상부 배선 또는 상기 게이트 전극들을 전기적으로 연결하는 관통 콘택 플러그를 포함하되, 상기 주변 절연 구조물은 상기 상부 연결 패턴 상의 캡핑층 및 상기 캡핑층과 상기 상부 연결 패턴 사이의 중간 절연층을 포함하고, 상기 주변 회로 구조물은 적어도 상기 중간 절연층을 관통하면서, 상기 관통 콘택 플러그의 측면 일부를 둘러싸고, 상기 중간 절연층과 다른 물질을 포함하는 댐 구조물을 더 포함하고, 상기 캡핑층은 상기 중간 절연층과 다른 절연 물질을 포함한다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 기판, 상기 기판 상의 회로 소자, 상기 기판 상에서 상기 회로 소자와 전기적으로 연결되고 서로 다른 높이 레벨에 배치되는 연결 패턴들을 포함하는 회로 배선 구조물, 및 상기 기판 상에서 상기 회로 소자 및 상기 회로 배선 구조물을 덮는 주변 절연 구조물을 포함하는 주변 회로 구조물, 상기 주변 회로 구조물 상에 배치되고 상기 기판의 상부면과 수직한 제1 방향으로 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 구조물, 및 상기 채널 구조물 상에서 상기 채널 구조물과 전기적으로 연결되는 상부 배선을 포함하는 메모리 셀 구조물, 상기 연결 패턴들 중 최상부에 배치된 상부 연결 패턴과 상기 상부 배선 또는 상기 게이트 전극들을 전기적으로 연결하는 관통 콘택 플러그, 및 상기 회로 소자와 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하되, 상기 주변 절연 구조물은 상기 상부 연결 패턴 상의 캡핑층 및 상기 캡핑층과 상기 상부 연결 패턴 사이의 중간 절연층을 포함하고, 상기 주변 회로 구조물은 적어도 상기 중간 절연층을 관통하면서, 상기 관통 콘택 플러그의 측면 일부를 둘러싸고, 상기 중간 절연층과 다른 물질을 포함하는 댐 구조물을 더 포함하고, 상기 캡핑층은 상기 중간 절연층과 다른 절연 물질을 포함한다.
상부 연결 패턴과 캡핑층 사이의 중간 절연층을 관통하여 상부 연결 패턴과 접촉하는 댐 구조물을 포함함으로써, 브릿지 불량 및 몰드 뜯김(collapse of mold) 등의 문제가 개선되고, 생산 수율 및 집적도가 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a, 도 1b, 및 도 1c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들 및 평면도이다.
도 2 및 도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도 및 평면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 13a 내지 도 17은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들 및 부분 확대도들이다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 19는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 20은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
이하에서, "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 “제3”등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 단면도들이다. 도 1c는 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 평면도이다. 도 1c는 도 1a의 관통 배선 영역들 중 일부 영역을 확대하여 도시한 평면도이다.
도 2 및 도 3은 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 부분 확대도들이다. 도 2는 도 1a의 'A' 영역을 확대하여 도시하고 도 3은 도 1a의 'B' 영역을 확대하여 도시한다.
도 1a 내지 도 3을 참조하면, 반도체 장치(100)는 제1 기판(201)을 포함하는 주변 회로 구조물(PERI) 및 제2 기판(101)을 포함하는 메모리 셀 구조물(CELL)을 포함할 수 있다. 메모리 셀 구조물(CELL)은 주변 회로(PERI)의 상부에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 메모리 셀 구조물(CELL)이 주변 회로 구조물(PERI)의 하부에 배치될 수도 있다.
예시적인 실시예에서, 반도체 장치(100)는 메모리 셀 구조물(CELL)을 관통하여 메모리 셀 구조물(CELL)과 주변 회로 구조물(PERI)을 연결하도록 배치되는 관통 배선 영역(TA1, TA2)을 더 포함할 수 있다. 관통 배선 영역(TA1, TA2)은 관통 배선 영역(TA1, TA2) 내에 배치되어 주변 회로 구조물(PERI)과 메모리 셀 구조물(CELL)을 전기적으로 연결하는 관통 콘택 플러그들(174a, 174b)을 포함할 수 있다.
주변 회로 구조물(PERI)은, 제1 기판(201), 제1 기판(201) 내의 소자 분리층들(210), 제1 기판(201) 상에 배치된 회로 소자들(220), 회로 소자들(220)과 전기적으로 연결되는 회로 배선 구조물(INT), 제1 기판(201) 상에서 회로 소자들(220) 및 회로 배선 구조물(INT)을 덮는 주변 절연 구조물(230), 및 댐 구조물(240)을 포함할 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(201)은 벌크 웨이퍼 또는 에피택셜 층으로 제공될 수도 있다.
제1 기판(201)에는 소자 분리층들(210)에 의해 활성 영역이 정의될 수 있다. 소자 분리층들(210)은 얕은 소자분리막(shallow trench isolation)으로 형성될 수 있다.
회로 소자들(220)은 소스/드레인 영역들(221) 및 주변 게이트 구조물을 포함하는 수평(planar) 트랜지스터를 포함할 수 있다.
소스/드레인 영역들(221)은 상기 활성 영역의 일부에서 불순물을 포함하는 영역일 수 있다. 소스/드레인 영역들(221)은 상기 활성 영역 내에서 서로 이격되어 배치될 수 있다.
상기 주변 게이트 구조물은 상기 소스/드레인 영역들(221) 사이의 상기 활성 영역 상에 배치될 수 있다. 상기 주변 게이트 구조물은 회로 게이트 유전층(222), 스페이서층(224), 회로 게이트 전극(225), 및 회로 게이트 캡핑층(226)을 포함할 수 있다. 회로 게이트 유전층(222)은 제1 기판(201)과 회로 게이트 전극(225) 사이에 배치될 수 있다. 실시예들에 따라, 회로 게이트 유전층(22)은 회로 게이트 전극(225)의 하면과 함께 측면을 덮을 수도 있다. 스페이서층(224)은 회로 게이트 전극(225) 또는 회로 게이트 유전층(222)의 측벽을 덮을 수 있다. 소스/드레인 영역들(221)은 회로 게이트 전극(225)의 양 측에서 제1 기판(201) 내에 배치될 수 있다. 회로 게이트 캡핑층(226)은 회로 게이트 전극(225) 상에 배치될 수 있으며, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
예시적인 실시예에서, 주변 회로 구조물(PERI)은 회로 소자들(220)을 덮는 절연성 라이너(217)를 더 포함할 수 있다. 절연성 라이너(217)는 실리콘 질화물을 포함할 수 있다.
회로 배선 구조물(INT)은 회로 소자들(220)에 전기적 신호를 인가할 수 있다. 회로 배선 구조물(INT)은 소스/드레인 영역들(221)과 전기적으로 연결될 수 있으나, 실시예들에 따라 회로 게이트 전극(225)에 연결될 수도 있다.
회로 배선 구조물(INT)은 서로 다른 높이 레벨에 배치되는 복수의 연결 패턴들(INT1, INT2, INT3)을 포함할 수 있다. 예를 들어, 상기 복수의 연결 패턴들(INT1, INT2, INT3)은 회로 소자들(220)과 전기적으로 연결되는 하부 연결 패턴들(INT1), 하부 연결 패턴들(INT1)과 전기적으로 연결되며 하부 연결 패턴들(INT1) 보다 높은 레벨에 배치되는 중간 연결 패턴들(INT2), 및 중간 연결 패턴들(INT2)과 전기적으로 연결되며 중간 연결 패턴들(INT2) 보다 높은 레벨에 배치되는 상부 연결 패턴들(INT3)을 포함할 수 있다. 복수의 연결 패턴들(INT1, INT2, INT3)은 3개의 레벨로 도시되어 있으나, 복수의 연결 패턴들(INT1, INT2, INT3)의 층 수는 이에 한정되지 않고 다양하게 변경될 수 있다.
복수의 연결 패턴들(INT1, INT2, INT3)의 각각은 배선 부분(INT_I) 및 배선 부분(INT_I)의 일부로부터 아래로 연장되는 비아 부분(INT_V)을 포함할 수 있다.
예시적인 실시예에서, 복수의 연결 패턴들(INT1, INT2, INT3) 중 적어도 하나는 배선 부분(INT_I) 및 비아 부분(INT_V)을 동시에 형성하는 듀얼 다마신 공정으로 형성하는 듀얼 다마신 구조일 수 있다. 여기서, 다마신 공정은 절연층을 형성하고, 절연층 내에 개구부를 형성하고, 상기 개구부 내에 연결 패턴을 형성하는 것을 포함할 수 있다. 실시예들에 따라, 복수의 연결 패턴들(INT1, INT2, INT3) 중 적어도 하나는 비아 부분(INT_V)을 싱글 다마신 공정으로 형성하는 싱글 다마신 구조와 배선 부분(INT_I)을 싱글 다마신 공정으로 형성하는 싱글 다마신 구조를 포함할 수 있다. 또한, 실시예들에 따라, 복수의 연결 패턴들(INT1, INT2, INT3) 중 서로 다른 레벨에 배치되는 연결 패턴들은 싱글 다마신 구조와 듀얼 다마신 구조가 조합된 형태로 형성될 수도 있다.
도 2에 도시된 것과 같이, 각각의 복수의 연결 패턴들(INT1, INT2, INT3)은 금속 물질 패턴(PL) 및 금속 물질 패턴(PL)의 측면 및 바닥면을 덮는 도전성 배리어층(BM)을 포함할 수 있다. 예시적인 실시예에서, 금속 물질 패턴(PL)은 텅스텐(W) 등과 같은 금속 물질을 포함할 수 있고, 도전성 배리어층(BM)은 티타늄 질화물(TiN) 등과 같은 금속 질화물을 포함할 수 있다.
주변 절연 구조물(230)은 제1 기판(201) 상에서 회로 소자들(220)을 덮을 수 있다. 예시적인 실시예에서, 주변 절연 구조물(230)은 절연성 라이너(217) 상에 배치될 수 있다. 회로 배선 구조물(INT)은 주변 절연 구조물(230)을 관통하여 소스/드레인 영역들(221) 또는 회로 게이트 전극(225)에 연결될 수 있다.
주변 절연 구조물(230)은 제1 기판(201) 상에 차례로 적층된 제1 내지 제5 절연층들(231, 232, 233, 234, 236) 및 제4 절연층(234)과 제5 절연층(236) 사이에 배치된 캡핑층(235)을 포함할 수 있다.
제1 절연층(231)은 하부 연결 패턴들(INT1)의 측면들을 둘러쌀 수 있다. 제2 절연층(232)은 중간 연결 패턴들(INT2)의 측면들을 둘러쌀 수 있다. 제3 절연층(233)은 상부 연결 패턴들(INT3)의 측면들을 둘러쌀 수 있다. 제1 내지 제3 절연층(233)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
제4 절연층(234)은 제3 절연층(233) 상에 배치되고, 제3 절연층(223)의 두께보다 얇은 두께를 가질 수 있다. 캡핑층(235)은 제4 절연층(234) 상에 배치되고, 제5 절연층(236)의 두께보다 얇은 두께를 가질 수 있다.
제4 절연층(234)은 캡핑층(235)과 상부 연결 패턴들(INT3) 사이에 배치되는 중간 절연층일 수 있다. 본 명세서에서, 제4 절연층(234)은 '중간 절연층'으로 지칭될 수 있다. 제4 절연층(234)은 캡핑층(235) 형성 공정 상에서 발생할 수 있는 상부 연결 패턴들(INT3)의 브릿지 불량 문제를 개선할 수 있다. 상기 브릿지 불량은 캡핑층(235)의 증착 공정으로 인해 상부 연결 패턴들(INT3) 내부의 잔류 물질이 확산되어 인접한 상부 연결 패턴들(INT3) 간 발생하는 누설 전류 문제를 포함할 수 있다. 제4 절연층(234)은 캡핑층(235)과 상부 연결 패턴들(INT3)을 이격시킴에 따라 상기 브릿지 불량이 방지하거나 개선시킬 수 있다. 이에 따라, 생산 수율이 향상된 반도체 장치(100)가 제공될 수 있다.
또한, 상부 연결 패턴(INT3)의 누설 전류를 방지하는 제4 절연층(234)을 포함함으로써 서로 인접하는 상부 연결 패턴들(INT3)이 상대적으로 가깝게 배치될 수 있고, 이에 따라 집적도가 향상된 회로 배선 구조물(INT) 및 이를 포함하는 반도체 장치(100)가 제공될 수 있다.
제4 절연층(234) 및 캡핑층(235)은 상기 브릿지 불량을 개선하기 위한 최적의 두께를 가질 수 있다. 예시적인 실시예에서, 캡핑층(235)은 제4 절연층(234)보다 두꺼운 두께를 가질 수 있다. 캡핑층(235)의 두께는 예를 들어, 약 200Å 내지 약 400Å의 범위일 수 있고, 제4 절연층(234)의 두께는 약 100Å 내지 약 300Å의 범위일 수 있다.
캡핑층(235)은 제1 내지 제5 절연층들(231, 232, 233, 234, 236)과 다른 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 캡핑층(235)은 실리콘 질화물, 실리콘 산질화물, 또는 질화물 계열의 물질을 포함할 수 있고, 제4 절연층(234)은 실리콘 산화물을 포함할 수 있다.
제5 절연층(236)은 캡핑층(235) 상에 배치될 수 있다. 제5 절연층(236)의 상면은 주변 회로 구조물(PERI)의 상면에 해당할 수 있다. 이에 따라, 제5 절연층(236)은 제2 기판(101)과 접촉할 수 있다. 제5 절연층(236)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
댐 구조물(240)은 제4 절연층(234)을 관통하여 상부 연결 패턴(INT3)과 접촉할 수 있다. 댐 구조물(240)은 관통 콘택 플러그들(174)의 측면 일부를 둘러쌀 수 있다.
도 1c에 도시된 것처럼, 댐 구조물(240)은 관통 콘택 플러그들(174) 각각의 측면 일부를 둘러싸는 형상을 가질 수 있다. 평면적 관점에서, 댐 구조물(240)은 관통 콘택 플러그들(174)을 둘러싸는 원형의 형상을 가질 수 있으나, 이에 한정되지 않고 타원형, 직사각형, 또는 정사각형 등 다양한 형태의 형상을 가지면서 관통 콘택 플러그들(174)을 둘러쌀 수 있다.
예시적인 실시예에서, 댐 구조물(240)은 상부 연결 패턴(INT3) 내부로 소정 깊이만큼 연장될 수 있다. 이에 따라, 댐 구조물(240)의 하단(240_LE)은 상부 연결 패턴(INT3)의 상단(INT3_UE)보다 낮은 레벨에 위치할 수 있다. 본 명세서에서 '상/하단'은 해당 구성요소의 가장 높은/낮은 높이 레벨에 위치한 부분을 의미할 수 있다.
다만, 실시예들에 따라 댐 구조물(240)이 상부 연결 패턴(INT3) 내로 연장되지 않고 접촉함에 따라 댐 구조물(240)의 하단(240_LE) 및 상부 연결 패턴(INT3)의 상단(INT3_UE)이 실질적으로 동일한 레벨에 위치할 수도 있다.
댐 구조물(240)의 상면은 주변 회로 구조물(PERI)의 상면, 즉 제5 절연층(236)의 상면보다 낮은 레벨에 위치할 수 있다.
예시적인 실시예에서, 댐 구조물(240)의 상기 상면은 캡핑층(235)의 상면보다 높은 레벨에 위치할 수 있다. 이 경우, 댐 구조물(240)은 제4 절연층(234) 및 캡핑층(235)을 관통하여 제5 절연층(236) 내로 일부가 연장될 수 있다. 이에 따라, 댐 구조물(240)은 제4 절연층(234)에 둘러싸이는 제1 부분, 캡핑층(235)에 의해 둘러싸이는 제2 부분, 및 제5 절연층(236)에 의해 둘러싸이는 제3 부분을 포함할 수 있다.
예시적인 실시예에서, 제1 기판(201)과 평행한 수평 방향, 예를 들어 x 방향에서, 댐 구조물(240)의 폭은 상부 연결 패턴(INT3)의 폭보다 좁을 수 있다. 이에 따라, 상부 연결 패턴(INT3)의 상면은 제4 절연층(234)과 접촉하는 부분과 댐 구조물(240)과 접촉하는 부분을 포함할 수 있다. 즉, 제4 절연층(234)은 상부 연결 패턴(INT3)의 적어도 일부를 덮을 수 있다.
댐 구조물(240)은 제4 절연층(234)과 다른 물질을 포함할 수 있다. 예시적인 실시예에서, 제4 절연층(234)이 실리콘 산화물을 포함하는 경우, 댐 구조물(240)은 실리콘 질화물, 폴리 실리콘 등의 반도체 물질, 또는 텅스텐 등의 금속 물질 등을 포함할 수 있다.
댐 구조물(240)은 관통 콘택 플러그들(174)과 제4 절연층(234)을 이격시키기 위한 구조물일 수 있다. 댐 구조물(240)은 관통 콘택 플러그들(174)을 형성하기 위한 콘택 홀 형성 후 수행되는 세정 공정에서 발생하는 몰드 뜯김 현상을 방지할 수 있다. 즉, 댐 구조물(240)은 상기 세정 공정에서 상기 콘택 홀과 제4 절연층(234)을 이격시켜 제4 절연층(234)이 제거되는 것을 방지하는 배리어 구조물일 수 있다.
메모리 셀 구조물(CELL)은, 주변 절연 구조물(230) 상에 배치되고 제1 영역(R1) 및 제2 영역(R2)을 갖는 제2 기판(101), 제2 기판(101)의 제1 영역(R1) 상의 제1 수평 도전층(102), 제2 기판(101)의 제2 영역(R2) 상에서 제1 수평 도전층(102)과 나란하게 배치되는 수평 절연층(110), 제1 수평 도전층(102) 및 수평 절연층(110) 상의 제2 수평 도전층(104), 제2 수평 도전층(104) 상에서 서로 교대로 적층된 게이트 전극들(130a, 130b) 및 층간 절연층들(120a, 120b)을 포함하는 적층 구조물(GS), 적층 구조물(GS)을 덮는 캡핑 절연층(181a, 181b), 적층 구조물(GS)을 관통하며 연장되는 분리 구조물들(MS), 적층 구조물(GS)의 일부를 관통하는 상부 분리 구조물들(SS), 및 적층 구조물(GS)을 관통하도록 배치되며 채널층(140)을 포함하는 채널 구조물들(CH)을 포함할 수 있다.
예시적인 실시예에서, 메모리 셀 구조물(CELL)은 상부 절연층들(182, 183, 184), 게이트 콘택 플러그(161), 배선 라인들(192), 및 배선 비아(193)를 더 포함할 수 있다.
제2 기판(101)은 제5 절연층(236)의 상부면과 접촉할 수 있다. 제2 기판(101)의 제1 영역(R1)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있으며, 제2 영역(R2)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 상기 메모리 셀들을 주변 회로 구조물(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다.
제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 제1 및 제2 수평 도전층들(102, 104)보다 두꺼운 두께를 가질 수 있다. 제2 기판(101)은 반도체 물질, 예컨대 다결정 실리콘 층과 같은 다결정 반도체 층 또는 에피택셜 층으로 제공될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 제2 기판(101)의 제1 영역(R1)의 상면 상에 순차적으로 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 제2 기판(101)의 제2 영역(R2)으로 연장되지 않고, 제2 수평 도전층(104)은 제2 영역(R2)으로 연장될 수 있다.
제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 3의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다.
제2 수평 도전층(104)은, 제1 수평 도전층(102) 및 수평 절연층(110)이 배치되지 않는 일부 영역들에서 제2 기판(101)과 접촉할 수 있다. 제2 수평 도전층(104)은 상기 영역들에서 제1 수평 도전층(102) 또는 수평 절연층(110)의 단부를 덮으며 절곡되어 제2 기판(101) 상으로 연장될 수 있다. 즉, 제2 수평 도전층(104)은 제1 수평 도전층(102) 및 수평 절연층(110) 간의 이격된 공간 사이를 채울 수 있다. 예시적인 실시예에서 제2 수평 도전층(104)은 제1 수평 도전층(102)과 함께 공통 소스 라인으로 기능할 수 있다. 즉, 제2 기판(101), 제1 수평 도전층(102), 및 제2 수평 도전층(104)은 공통 소스 라인의 기능을 수행하는 소스 구조물을 이룰 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 제1 및 제2 수평 도전층들(102, 104)은 모두 다결정 실리콘을 포함할 수 있다.
수평 절연층(110)은 제2 영역(R2)의 적어도 일부에서 제1 수평 도전층(102)과 나란하게 제2 기판(101) 상에 배치될 수 있다. 수평 절연층(110)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다.
수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 예시적인 실시예에서, 수평 절연층(110)은 차례로 적층된 제1 내지 제3 수평 절연층들을 포함할 수 있으며, 상기 제1 및 제3 수평 절연층들은 실리콘 산화물층이고 상기 제2 수평 절연층은 실리콘 질화물층일 수 있다.
예시적인 실시예에서, 메모리 셀 구조물(CELL)은 주변 절연 구조물(230) 상의 제2 기판(101), 및 제2 수평 도전층(104)을 관통하는 내측 절연층들(109a, 109b) 및 제2 기판(101)의 외측에 배치되는 외측 절연층(109c)을 더 포함할 수 있다. 예시적인 실시예에서, 내측 절연층들(109a, 109b)은 제2 영역(R2) 상의 수평 절연층(110)을 관통하는 제1 내측 절연층(109a) 및 제1 영역(R1) 상의 제1 수평 도전층(102)을 관통하는 제2 내측 절연층(109b)을 포함할 수 있다.
게이트 전극들(130)은 제2 기판(101) 상에 수직으로 이격되어 적층되면서 적층 구조물(GS)을 이룰 수 있다. 게이트 전극들(130)은 제1 영역(R1) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은, 도 1a에 도시된 것과 같이, x 방향을 따라 게이트 전극들(130) 사이에 단차 구조를 형성할 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되는 계단 형태를 이루며 층간 절연층들(120)로부터 상부로 노출되는 단부들을 제공할 수 있다. 상기 단부들은 게이트 전극들(130)과 게이트 콘택 플러그(161)가 접촉하는 게이트 패드들(GP)일 수 있다. 예시적인 실시예들에서, 게이트 패드들(GP)은 게이트 전극들(130)의 나머지 영역과 비교하여 상대적으로 상향된 두께를 가질 수 있다.
도 1b에 도시된 것과 같이, 게이트 전극들(130)은 x 방향으로 연장되는 분리 구조물들(MS)에 의하여 y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 분리 구조물들(MS) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예에서, 게이트 전극들(130)은 게이트 전극층(131) 및 게이트 전극층의 측면, 상부면, 및 하부면을 덮는 게이트 유전층(132)을 더 포함할 수 있다. 게이트 유전층(132)은 상기 층간 절연층들(120) 및 채널 구조물들(CH)과 게이트 전극층(131) 사이에 배치될 수 있다. 게이트 유전층(132)은 예를 들어, 알루미늄 산화물(AlO)을 포함할 수 있다.
층간 절연층들(120)은 제2 기판(101) 상에 게이트 전극들(130)과 교대로 적층되어 적층 구조물(GS)을 이룰 수 있다. 층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
예시적인 실시예에서, 적층 구조물(GS)은 하부 적층 구조물(GS1) 및 상부 적층 구조물(GS2)을 포함할 수 있다. 하부 적층 구조물(GS1)은 교대로 적층되는 제1 게이트 전극들(130a) 및 제1 층간 절연층들(120a)을 포함할 수 있다. 상부 적층 구조물(GS2)은 교대로 적층되는 제2 게이트 전극들(130b) 및 제2 층간 절연층들(120b)을 포함할 수 있다. 예시적인 실시예에서, 제1 게이트 전극들(130a)의 개수가 제2 게이트 전극들(130b)의 개수보다 많을 수 있으나 이에 한정되는 것은 아니고 제1 및 제2 게이트 전극들(130a, 130b)의 개수는 다양하게 변경될 수 있다. 하부 적층 구조물(GS1)은 상부 적층 구조물(GS2)과 접촉하는 중간 절연층(125)을 더 포함할 수 있다. 중간 절연층(125)은 상부 적층 구조물(GS2) 아래에 배치될 수 있다.
캡핑 절연층(181a, 181b)은 제2 기판(101) 상에서 적층 구조물(GS)을 덮을 수 있다. 예시적인 실시예에서, 캡핑 절연층(181a, 181b)은 층간 절연층들(120a, 120b)과 동일한 물질을 포함할 수 있고, 예를 들어 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 캡핑 절연층(181a, 181b)은 하부 적층 구조물(GS1)의 측면을 덮는 하부 캡핑 절연층(181a) 및 하부 캡핑 절연층(181a) 상에서 상부 적층 구조물(GS2)의 측면을 덮는 상부 캡핑 절연층(181b)을 포함할 수 있다.
상부 절연층들(182, 183, 184)은 캡핑 절연층(181a, 181b) 상에 배치되고, 실리콘 산화물 등의 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 상부 절연층들(182, 183, 184)은 캡핑 절연층(181a, 181b)의 상면 상에 차례로 적층되는 제1 상부 절연층(182), 제2 상부 절연층(183), 및 제3 상부 절연층(184)을 포함할 수 있다.
분리 구조물들(MS)은 도 1b에 도시된 것과 같이, 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 분리 구조물들(MS)은 제2 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 제2 기판(101)과 연결될 수 있다. 분리 구조물들(MS)은 제1 영역(R1) 상에서 제1 수평 도전층(102)을 관통하고 제2 영역(R2) 상에서 수평 절연층(110)을 관통할 수 있다. 분리 구조물들(MS)은 서로 y 방향으로 이격되어 평행하게 배치될 수 있다. 예시적인 실시예에서, 분리 구조물들(MS)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있으나, 실시예들에 따라 도전성 패턴 및 상기 도전성 패턴의 측면을 덮는 절연성 물질층을 포함할 수도 있다.
상부 분리 구조물들(SS)은 제1 영역(R1)에서 분리 구조물들(MS) 사이에서 x 방향으로 연장될 수 있다. 상부 분리 구조물들(SS)은 게이트 전극들(130) 중 최상부의 게이트 전극을 포함한 게이트 전극들(130)의 일부를 관통하도록 배치될 수 있다. 상부 분리 구조물들(SS)은 적어도 하나의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 구조물들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 구조물들(SS)에 의해 분리된 게이트 전극들(130)은 서로 다른 스트링 선택 라인을 이룰 수 있다. 상부 분리 구조물들(SS)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
채널 구조물들(CH)은 제1 영역(R1) 상에서 게이트 전극들(130), 제2 수평 도전층(104), 및 제1 수평 도전층(102)을 관통하여 제2 기판(101)과 접촉할 수 있다. 채널 구조물들(CH)은 제2 기판(101) 내로 연장하여 제2 기판(101)과 접촉할 수 있으나, 이에 한정되는 것은 아니다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 채널 구조물들(CH)은, 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(R1) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다.
도 3을 참조하면, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 매립 절연층(144)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(144)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 매립 절연층(144)은 실리콘 산화물과 같은 절연성 물질을 포함할 수 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
예시적인 실시예에서, 채널 구조물들(CH)의 각각은, 유전층(142) 및 도전성 패드(145)를 더 포함할 수 있다. 유전층(142)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 유전층(142)은 채널층(140)의 외측면의 적어도 일부를 둘러쌀 수 있다. 도 3의 확대도에 도시된 것과 같이, 유전층(142)은 채널층(140)으로부터 순차적으로 적층된 터널링층(142a), 전하 저장층(142b) 및 블록킹층(142c)을 포함할 수 있다. 터널링층(142a)은 전하를 전하 저장층(142b)으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 전하 저장층(142b)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 블록킹층(142c)은 전하 저장층(142b)에 트랩된 전하가 게이트 전극들(130)로 이동하는 것을 블록킹할 수 있으며, 예를 들어 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
도 3의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 유전층(142)을 관통하여 채널층(140)과 접촉하는 부분을 포함할 수 있다. 상기 유전층(142)을 관통하는 부분은 제2 수평 도전층(104)의 측면의 적어도 일부 및 제2 기판(101)의 측면의 적어도 일부를 덮을 수 있다. 제1 수평 도전층(102)은 상기 유전층(142)을 관통하는 부분에서 나머지 부분보다 두꺼운 두께를 가질 수 있다.
도전성 패드(145)는 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 예시적인 실시예에서, 도전성 패드(145)는 채널 매립 절연층(144)의 상면 상에서 채널 매립 절연층(144)의 상면을 덮고, 채널층(140)은 도전성 패드(145)의 측면을 둘러쌀 수 있으나, 이와 달리 도전성 패드(145)는 채널층(140)의 상부에 배치될 수도 있다. 도전성 패드(145)는 예를 들어, 도핑된 다결정 실리콘을 포함할 수 있다.
예시적인 실시예에서, 채널 구조물들(CH)의 각각은 하부 적층 구조물(GS1)을 관통하는 제1 채널 구조물 및 상부 적층 구조물(GS2)을 관통하는 제2 채널 구조물을 포함할 수 있다. 상기 제1 및 제2 채널 구조물들은 서로 연결되어 일체로 연장될 수 있으며, 각각의 채널 구조물들(CH)은 상기 제1 및 제2 채널 구조물들이 접촉하는 영역에서 채널 절곡부(CH_V)를 포함할 수 있다.
게이트 콘택 플러그(161)는 도 1a에 도시된 것과 같이, 제2 영역(R2)에서 제1 상부 절연층(182), 제2 상부 절연층(183), 및 캡핑 절연층(181a, 181b)을 관통하여 게이트 패드들(GP)과 연결될 수 있다.
예시적인 실시예에서, 메모리 셀 구조물(CELL)은 게이트 전극들(130a, 130b)과 이격되고 제2 기판(101)과 접촉하는 소스 콘택 플러그(162)를 더 포함할 수 있다.
각각의 관통 콘택 플러그들(174)은 캡핑 절연층(181a, 181b), 제1 상부 절연층(182), 및 제2 상부 절연층(183)을 관통하고 상부 연결 패턴들(INT3)과 연결될 수 있다. 관통 콘택 플러그들(174) 및 회로 배선 구조물(INT)은 게이트 전극들(130)과 회로 소자들(220)을 전기적으로 연결하기 위한 신호 경로(signal path)일 수 있다.
관통 콘택 플러그들(174)은 하부 부분(174L) 및 하부 부분(174U) 상의 상부 부분을 포함할 수 있다.
도 2에서 도시된 것과 같이 각각의 관통 콘택 플러그들(174)은 댐 구조물(240)을 관통하여 상부 연결 패턴(INT3)과 접촉할 수 있다. 하부 부분(174L)은 댐 구조물(240)을 관통하여 상부 연결 패턴(INT3)과 접촉하는 부분을 의미할 수 있다. 하부 부분(174L)의 측면의 적어도 일부는 댐 구조물(240)에 의해 둘러싸일 수 있다. 관통 콘택 플러그들(174)은 댐 구조물(240)에 의해 제4 절연층(234)과 이격되어 배치될 수 있다. 예시적인 실시예에서, 관통 콘택 플러그들(174)은 댐 구조물(240)에 의해 캡핑층(235)과도 이격될 수 있다.
상부 부분(174U)은 하부 부분(174L) 상의 부분일 수 있다. 상부 부분(174U)는 댐 구조물(240)에 둘러싸이지 않는 부분일 수 있다. 관통 콘택 플러그들(174) 각각의 하부 부분(174L) 및 상부 부분(174U)은 연결될 수 있다.
예시적인 실시예에서, 각각의 관통 콘택 플러그들(174)은 댐 구조물(240)을 관통하여 상부 연결 패턴들(INT3) 내부로 소정 깊이만큼 연장되어 상부 연결 패턴들(INT3)과 접촉할 수 있다. 이에 따라, 관통 콘택 플러그들(174)의 하단(174_LE)은 상부 연결 패턴(INT3)의 상단(INT3_UE) 및/또는 댐 구조물(240)의 하단(240_LE)보다 낮은 레벨에 위치할 수 있다.
관통 콘택 플러그들(174)은 상부 연결 패턴들(INT3) 내부로 소정 깊이만큼 연장되어 상부 연결 패턴들(INT3)과 접촉하여 상부 연결 패턴들(INT3)과의 접촉 면적을 증가시킴으로써 콘택 저항 특성을 개선할 수 있다.
다만, 실시예들에 따라 관통 콘택 플러그들(174)이 상부 연결 패턴(INT3) 내로 연장되지 않고 접촉함에 따라 관통 콘택 플러그들(174)의 하단(174_LE) 및 댐 구조물(240)의 하단(240_LE)이 실질적으로 동일한 레벨에 위치할 수도 있다.
관통 콘택 플러그들(174)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 예시적인 실시예에서, 각각의 관통 콘택 플러그들(174)은 금속 물질을 갖는 플러그층(174-1) 및 금속 플러그층(174-1)의 측면 및 바닥면을 덮고 금속 질화물을 포함하는 배리어층(174-2)을 포함할 수 있다.
예시적인 실시예에서, 관통 콘택 플러그들(174)은 내측 절연층들(109a, 109b)을 관통하는 제1 및 제2 관통 콘택 플러그들(174a, 174b), 및 외측 절연층(109c)을 관통하는 제3 관통 콘택 플러그(174c)를 포함할 수 있다.
배선 라인들(192) 및 배선 비아(193)는 메모리 셀 구조물(CELL) 내의 메모리 셀들과 전기적으로 연결되는 상부 배선 구조물을 구성할 수 있다. 배선 라인들(192)은 제3 상부 절연층(184) 상에 배치될 수 있다. 배선 라인들(192)은 예를 들어, 관통 콘택 플러그들(174), 게이트 콘택 플러그(161), 게이트 전극들(130), 및/또는 채널 구조물들(CH)과 전기적으로 연결될 수 있다. 배선 비아(193)는 제3 상부 절연층(184)을 관통하고, 배선 라인들(192)과 관통 콘택 플러그들(174), 게이트 콘택 플러그(161), 및/또는 채널 구조물들(CH)을 전기적으로 연결할 수 있다. 상기 배선 구조물을 구성하는 콘택 플러그들 및 배선 라인들의 개수는 실시예들에서 다양하게 변경될 수 있다. 배선 라인들(192) 및 배선 비아(193)는 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
관통 배선 영역(TA1, TA2)은 메모리 셀 구조물(CELL) 및 주변 회로 구조물(PERI)을 서로 전기적으로 연결하기 위한 배선 구조물을 포함하는 영역일 수 있다. 관통 배선 영역(TA1, TA2)에는 게이트 전극들(130)이 배치되지 않을 수 있다.
예시적인 실시예에서, 관통 배선 영역(TA1, TA2)에는 게이트 전극들(130)의 적어도 일부와 나란하게 배치되는 희생 절연층들(118a, 118b)을 포함할 수 있다. 희생 절연층들(118a, 118b)은 게이트 전극 형성 공정 상에서 게이트 전극들로 치환되지 않고 잔존하는 절연층일 수 있다. 희생 절연층들(118a, 118b)은 층간 절연층들(120)과 다른 절연성 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
예시적인 실시예에서, 관통 배선 영역(TA1, TA2)은 제1 관통 배선 영역(TA1) 및 제2 관통 배선 영역(TA2)을 포함할 수 있다. 제1 관통 배선 영역(TA1)은 제2 영역(R2) 상의 희생 절연층들(118a), 제1 내측 절연층(109a), 및 희생 절연층들(118a) 및 제1 내측 절연층(109a)을 관통하는 제1 관통 콘택 플러그(174a)를 포함할 수 있다. 제2 관통 배선 영역(TA2)은 제1 영역(R1) 상의 희생 절연층들(118a, 118b), 제2 내측 절연층(109b), 및 희생 절연층들(118a, 118b) 및 제2 내측 절연층(109b)을 관통하는 제2 관통 콘택 플러그(174b)를 포함할 수 있다.
예시적인 실시예에서, 관통 배선 영역(TA1, TA2)은 제2 기판(101) 상에서 관통 배선 영역(TA1, TA2)을 둘러싸도록 배치되는 배리어 구조물을 더 포함할 수 있다.
예시적인 실시예에서, 관통 배선 영역(TA1, TA2)은 제1 및 제2 관통 배선 영역들(TA1, TA2) 이외의 제3 관통 배선 영역을 더 포함할 수 있다. 상기 제3 관통 배선 영역은 외측 절연층(109c)을 관통하는 제3 관통 콘택 플러그(174c)를 포함하는 영역일 수 있다. 상기 제3 관통 배선 영역은 희생 절연층들(118a, 118b) 및/또는 게이트 전극들(130a, 130b)을 포함하지 않을 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치(100a)의 개략적인 단면도 및 평면도이다. 도 4b는 도 1c에 대응되는 영역을 확대하여 도시한 평면도이다.
도 4a 및 도 4b를 참조하면, 댐 구조물(240')은 관통 콘택 플러그들(174) 각각의 측면을 둘러싸지 않고 복수 개의 관통 콘택 플러그들(174)을 둘러쌀 수 있다. 다만, 댐 구조물(240')의 형상은 도 4b에 도시된 것에 한정되지 않고 다양하게 변경될 수 있다. 예시적인 실시예들에 따른 반도체 장치(100a)는 도 1 내지 도 1c의 반도체 장치(100)와 비교하여 상대적으로 넓은 평면적의 댐 구조물(240')을 가짐에 따라, 댐 구조물 형성을 위한 공정 난이도가 개선될 수 있다.
예시적인 실시예에서, 댐 구조물(240')은 어느 한 방향, 예를 들어 x 방향으로 배열되는 복수 개의 관통 콘택 플러그들(174)을 둘러쌀 수 있다. 다만, 이에 한정되지 않고 댐 구조물(240')의 모양은 도 5에서와 같이 변형될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치(100b)의 개략적인 평면도이다. 도 5는 도 1c에 대응되는 영역을 확대하여 도시한 평면도이다.
도 5를 참조하면, 댐 구조물(240')은 하나의 관통 배선 영역, 예를 들어 제1 관통 배선 영역(TA1) 내에서 x 방향 및 y 방향으로 배열되는 복수 개의 관통 콘택 플러그들(174)을 둘러쌀 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치(100c)의 개략적인 부분 확대도이다. 도 6은 도 1a의 'A' 영역에 대응되는 부분 확대도이다.
도 6을 참조하면, 반도체 장치(100c)는 도 2의 반도체 장치(100)와 다른 댐 구조물(240) 구조를 포함할 수 있다.
예시적인 실시예에서, 댐 구조물(240)은 제4 절연층(234)에 의해 둘러싸이는 제1 부분, 캡핑층(235)에 의해 둘러싸이는 제2 부분, 및 제5 절연층(236)에 의해 둘러싸이는 제3 부분을 포함할 수 있다.
댐 구조물(240)의 상기 제2 부분은 캡핑층(235)을 향하는 방향으로 볼록하게 돌출된 측면인 돌출부(240P)를 포함할 수 있다. 이에 따라, 댐 구조물(240)은 상기 제2 부분에서의 폭이 상기 제1 부분 및/또는 상기 제3 부분에서의 폭보다 클 수 있다. 즉, 댐 구조물(240)은 상기 제2 부분에서의 평면적이 상기 제2 부분과 인접한 영역에서의 평면적보다 클 수 있다. 이는, 댐 구조물(240)을 형성하기 위한 개구부 형성 단계에서 캡핑층(235)과 제4 및 제5 절연층들(234, 236)의 식각 속도 차이로 발생한 구조일 수 있다. 다만, 돌출부(240P)의 형태는 도면에 도시된 것에 한정되지 않는다.
관통 콘택 플러그들(174)은 댐 구조물(240)의 상기 제1 내지 제3 부분들을 관통하는 영역에서 돌출부를 포함하지 않을 수 있다. 예시적인 실시예에서, 관통 콘택 플러그들(174)은 댐 구조물(240)을 관통하는 부분에서 경사진 측면을 가질 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치(100d)의 개략적인 부분 확대도이다. 도 7은 도 1a의 'A' 영역에 대응되는 부분 확대도이다.
도 7을 참조하면, 반도체 장치(100d)는 도 2의 반도체 장치(100)와 다른 관통 콘택 플러그들(174)을 포함할 수 있다.
관통 콘택 플러그들(174)은 댐 구조물(240)을 관통하는 부분의 제1 폭(W1)과 제5 절연층(236)을 관통하는 부분의 제2 폭(W2)이 다를 수 있다. 예시적인 실시예에서, 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다. 이는, 관통 콘택 플러그들(174)을 형성하기 위한 개구부 형성 단계에서 제5 절연층(236)과 댐 구조물(240)의 식각 속도 차이로 발생한 구조일 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치(100e)의 개략적인 부분 확대도이다. 도 8은 도 1a의 'A' 영역에 대응되는 부분 확대도이다.
도 8을 참조하면, 반도체 장치(100e)는 도 2의 반도체 장치(100)와 다른 댐 구조물(240)을 포함할 수 있다.
x 방향에서, 댐 구조물(240)의 폭은 상부 연결 패턴(INT3)의 폭보다 클 수 있다. 이에 따라, 댐 구조물(240)의 하면은 상부 연결 패턴(INT3)과 접촉하는 부분과 제3 절연층(233)과 접촉하는 부분을 포함할 수 있다.
실시예들에 따라, 이와 달리 댐 구조물(240)의 폭은 상부 연결 패턴(INT3)의 폭과 실질적으로 동일할 수도 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치(100f)의 개략적인 부분 확대도이다. 도 9는 도 1a의 'A' 영역에 대응되는 부분 확대도이다.
도 9를 참조하면, 반도체 장치(100f)는 도 2의 반도체 장치(100)와 다른 댐 구조물(240)을 포함할 수 있다.
캡핑층(235)은 댐 구조물(240)의 상면을 덮을 수 있다. 댐 구조물(240)의 상면은 제4 절연층(234)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
실시예들에 따라, 댐 구조물(240)의 상면은 제4 절연층(234)의 상면과 하면 사이의 레벨에 위치할 수도 있다. 다만, 이 경우에도 제4 절연층(234)은 댐 구조물(240)에 의해 관통 콘택 플러그들(174)과 이격될 수 있다.
관통 콘택 플러그들(174)은 캡핑층(235)과 접촉할 수 있다. 관통 콘택 플러그들(174)은 캡핑층(235)을 관통하면서 캡핑층(235)에 의해 측면 일부가 둘러싸일 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치(100g)의 개략적인 부분 확대도이다. 도 10은 도 1a의 'A' 영역에 대응되는 부분 확대도이다.
도 을 참조하면, 반도체 장치(100g)는 도 2의 반도체 장치(100)와 다른 댐 구조물(240)을 포함할 수 있다.
댐 구조물(240)의 상면은 제5 절연층(236)이 덮고, 댐 구조물(240)의 측면은 캡핑층(235) 및 제4 절연층(234)이 덮을 수 있다. 댐 구조물(240)의 상면은 캡핑층(235)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
다만, 실시예들에 따라, 댐 구조물(240)의 상면은 캡핑층(235)의 상면과 하면 사이의 레벨에 위치할 수도 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치(100h)의 개략적인 부분 확대도이다. 도 11은 도 1a의 'A' 영역에 대응되는 부분 확대도이다.
도 11을 참조하면, 상부 연결 패턴(INT3)의 상부면의 적어도 일부는 볼록한 모양일 수 있다. 또한, 제4 절연층(234) 및 캡핑층(235)은 상부 연결 패턴(INT3)의 상기 볼록한 모양 상에서 마찬가지로 볼록한 모양을 가질 수 있다. 즉, 제4 절연층(234) 및 캡핑층(235)은 상부 연결 패턴(INT3)의 상부면을 따라 컨포멀하게 형성될 수 있다.
상부 연결 패턴(INT3)의 상부면을 볼록한 모양으로 형성함으로써 상부 연결 패턴(INT3) 전체의 부피가 증가되어 저항 특성을 개선할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치(100i)의 개략적인 부분 확대도이다. 도 12는 도 1a의 'A' 영역에 대응되는 부분 확대도이다.
도 12를 참조하면, 상부 연결 패턴(INT3)의 상부면의 적어도 일부는 오목한 모양일 수 있다. 또한, 제4 절연층(234) 및 캡핑층(235)은 상부 연결 패턴(INT3)의 상기 오목한 모양 상에서 마찬가지로 오목한 모양을 가질 수 있다. 즉, 제4 절연층(234) 및 캡핑층(235)은 상부 연결 패턴(INT3)의 상부면을 따라 컨포멀하게 형성될 수 있다.
상부 연결 패턴(INT3)의 상부면을 오목한 모양으로 형성함으로써 인접한 상부 연결 패턴들(INT3) 간의 누설 전류 발생 등의 브릿지 불량이 개선될 수 있다.
도 13a 내지 도 17는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 설명하기 위한 개략적인 단면도들 및 부분 확대도들이다. 도 13b 내지 도 17은 도 13a의 'C' 영역에 대응되는 영역을 확대하여 도시한다.
도 13a 및 도 13b를 참조하면, 제1 기판(201) 상에 회로 소자들(220)을 형성하고, 회로 소자들(220)을 덮는 제1 내지 제3 절연층들(231, 232, 233) 및 회로 배선 구조물(INT)을 형성할 수 있다.
먼저, 제1 기판(201) 내에 활성 영역을 정의하는 소자 분리층들(210)을 형성하고, 제1 기판(201) 상에 회로 게이트 유전층(222), 회로 게이트 전극(225), 및 회로 게이트 캡핑층(226)을 순차적으로 형성할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(222), 회로 게이트 전극(225), 및 회로 게이트 캡핑층(226)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성되고, 회로 게이트 캡핑층(226)은 실리콘 질화물로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222) 및/또는 회로 게이트 전극(225)의 양 측벽에 스페이서층(224)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성하여 각각의 회로 소자들(220)을 형성할 수 있다.
다음으로, 제1 기판(201) 상에서 회로 소자들(220)을 덮는 절연성 라이너(217)를 형성할 수 있다. 절연성 라이너(217)는 실질적으로 균일한 두께를 갖고 컨포멀하게 형성될 수 있다.
다음으로, 절연성 라이너(217) 상에 제1 절연층(231) 및 제1 절연층(231) 내에 매립되고 제1 절연층(231)의 상면과 공면을 이루는 상면을 갖는 하부 연결 패턴들(INT1)을 형성할 수 있다. 하부 연결 패턴들(INT1)은 회로 소자들(220)과 전기적으로 연결될 수 있다.
다음으로, 제1 절연층(231) 및 하부 연결 패턴들(INT1) 상에 제2 절연층(232) 및 제2 절연층(232) 내에 매립되고 제2 절연층(232)의 상면과 공면을 이루는 상면을 갖는 중간 연결 패턴들(INT2)을 형성할 수 있다. 중간 연결 패턴들(INT2)은 하부 연결 패턴들(INT1)과 전기적으로 연결될 수 있다.
다음으로, 제2 절연층(232) 및 중간 연결 패턴들(INT2) 상에 제3 절연층(233) 및 제3 절연층(233) 내에 매립되고 제3 절연층(233)의 상면과 공면을 이루는 상면을 갖는 상부 연결 패턴들(INT3)을 형성할 수 있다. 상부 연결 패턴들(INT3)은, 식각 공정을 수행하여 제3 절연층(233)의 일부를 관통하는 개구부를 형성하고, 증착 공정을 수행함으로써 상기 개구부 내에 도전성 배리어층(BM) 및 금속 물질 패턴(PL)을 순차적으로 형성할 수 있다. 도전성 배리어층(BM) 및 금속 물질 패턴(PL)은 배리어 물질 및 금속 물질을 원자층 증착(ALD) 또는 화학 기상 증착(CVD) 공정을 이용하여 상기 개구부 내부 및 제3 절연층(233) 상에 형성한 뒤 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 공정을 수행하여 제3 절연층(233) 상에 형성된 상기 배리어 물질 및 상기 금속 물질을 제거함으로써 형성될 수 있다. 이에 따라, 제3 절연층(233)의 상면과 상부 연결 패턴들(INT3)의 상면은 실질적으로 동일한 레벨에 위치할 수 있다.
본 단계에서, 상기 화학적 기계적 연마 공정에서, 제3 절연층(233) 및 상부 연결 패턴들(INT3)의 연마 정도의 차이로 인해, 상부 연결 패턴들(INT3)의 상부면은 볼록하거나 오목한 모양을 가질 수 있다. 이에 따라, 도 11의 반도체 장치(100h) 또는 도 12의 반도체 장치(100i)가 제공될 수 있다.
상부 연결 패턴들(INT3)은 배선 부분(INT_I) 및 배선 부분(INT_I)의 일부로부터 아래로 연장되는 비아 부분(INT_V)을 포함할 수 있다. 예시적인 실시예에서, 배선 부분(INT_I) 및 비아 부분(INT_V)에 대응되는 영역을 동시에 식각하여 개구부를 형성하고 상기 배리어 물질 및 상기 금속 물질을 증착함으로써 상부 연결 패턴들(INT3)을 형성할 수 있다. 다만, 실시예들에 따라, 비아 부분(INT_V)에 대응되는 영역을 식각하여 개구부를 형성하고 상기 배리어 물질 및 상기 금속 물질을 증착하고 난 뒤, 배선 부분(INT_I)에 대응되는 영역을 식각하여 개구부를 형성하고 상기 배리어 물질 및 상기 금속 물질을 증착하여 상부 연결 패턴들(INT3)을 형성할 수도 있다.
제3 절연층(233)은 상부 연결 패턴들(INT3)의 측면을 덮을 수 있다. 상부 연결 패턴들(INT3)은 중간 연결 패턴들(INT3)과 전기적으로 연결될 수 있다. 이에 따라, 제1 내지 제3 절연층들(231, 232, 233)을 관통하면서 회로 소자들(220)과 전기적으로 연결되는 회로 배선 구조물(INT)을 형성할 수 있다. 회로 배선 구조물(INT)은 하부 연결 패턴들(INT1), 중간 연결 패턴들(INT2), 및 상부 연결 패턴들(INT3)을 포함할 수 있다. 예시적인 실시예에서, 제1 내지 제3 절연층들(231, 232, 233)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
도 14를 참조하면, 회로 배선 구조물(INT) 상에 제4 절연층(234) 및 캡핑층(235)을 형성할 수 있다.
제4 절연층(234)은 제3 절연층(233) 및 상부 연결 패턴들(INT3) 상에서 증착 공정, 예를 들어 원자층 증착(ALD) 또는 화학 기상 증착(CVD) 공정을 통해 형성할 수 있다. 제4 절연층(234)은 제3 절연층(233)의 상면 및 상부 연결 패턴들(INT3)의 상면을 컨포멀하게 덮을 수 있다. 제4 절연층(234)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
캡핑층(235)은 제4 절연층(234) 상에서 증착 공정, 예를 들어 원자층 증착(ALD) 또는 화학 기상 증착(CVD) 공정을 통해 형성할 수 있다. 캡핑층(235)은 제4 절연층(234)의 상면을 컨포멀하게 덮을 수 있다. 캡핑층(235)은 절연성 물질, 예를 들어 실리콘 질화물 또는 질화물 계열의 물질을 포함할 수 있다.
캡핑층(235)의 상기 증착 공정에서, 상부 연결 패턴들(INT3) 내부의 잔류 물질이 확산되어 인접한 상부 연결 패턴들(INT3) 간 누설 전류가 발생하는 등 브릿지 불량이 발생할 수 있다. 다만, 캡핑층(235)과 상부 연결 패턴들(INT3) 사이에 중간 절연층으로써 제4 절연층(234)을 형성하여 상부 연결 패턴들(INT3)을 보호함에 따라 상부 연결 패턴들(INT3) 내의 잔류 물질의 확산이 방지되고 상기 브릿지 불량 문제가 개선될 수 있다.
제4 절연층(234) 및 캡핑층(235)은 상기 브릿지 불량 문제를 방지하기 위한 최적의 두께를 가질 수 있고, 예를 들어 제4 절연층(234)은 캡핑층(235)보다 얇은 두께를 가질 수 있다. 예시적인 실시예에서, 제4 절연층(234)의 두께는 약 100Å 내지 약 300Å의 범위이고, 캡핑층(235)의 두께는 약 200Å 내지 약 400Å의 범위일 수 있다.
도 15를 참조하면, 캡핑층(235) 상에 제5 절연층(236)의 일부를 형성하고, 상부 연결 패턴들(INT3)과 접촉하는 댐 구조물(240)을 형성할 수 있다.
캡핑층(235) 상에 제5 절연층(236)을 일정 두께만큼 형성한 뒤, 식각 공정을 수행하여 제5 절연층(236), 캡핑층(235), 및 제4 절연층(234)을 관통하는 개구부를 형성할 수 있다. 상기 개구부는 상부 연결 패턴들(INT3)의 상면을 노출시킬 수 있다. 예시적인 실시예에서, 상기 개구부는 상부 연결 패턴들(INT3)의 일부를 함께 식각할 수 있으나, 이와 달리 상부 연결 패턴들(INT3)을 식각하지 않아 상기 개구부의 하면과 상부 연결 패턴들(INT3)의 상면이 공면을 이룰 수도 있다.
다음으로, 상기 개구부 내에 실리콘 등의 반도체 물질, 텅스텐 등의 금속 물질, 또는 질화물 계열의 물질을 채워넣고 화학적 기계적 연마(CMP) 공정을 수행하여 댐 구조물(240)을 형성할 수 있다.
본 단계에서, 상기 식각 공정의 공정 조건에서, 제4 및 제5 절연층들(234, 236)과 캡핑층(235)의 식각 속도가 다를 수 있다. 상기 식각 속도 차이로 인해 상기 개구부는 캡핑층(235)을 향하여 볼록한 모양을 가질 수 있다. 이 경우, 후속 공정을 수행하여 도 6의 반도체 장치(100c)가 제공될 수 있다.
본 단계에서, 상기 개구부의 폭을 상대적으로 크게 형성함에 따라 도 8의 반도체 장치(100e)가 제공될 수 있다.
본 단계에서, 도 12와 함께 참조할 때 제4 절연층(234)을 형성하지 않고 제4 절연층(234)을 관통하는 개구부를 형성하고 상기 물질을 채워넣은 후 캡핑층(235) 및 제5 절연층(236)을 형성함에 따라 도 9의 반도체 장치(100f)가 제공될 수 있다.
본 단계에서, 제5 절연층(236)을 형성하지 않고 캡핑층(235) 및 제4 절연층(234)을 관통하는 개구부를 형성하고 상기 물질을 채워 넣음에 따라 도 10의 반도체 장치(100g)가 제공될 수 있다.
도 16 및 도 1a 내지 도 3을 참조하면, 제5 절연층(236)을 더 형성하여 주변 회로 구조물(PERI)을 형성하고, 주변 회로 구조물(PERI) 상에 제2 기판(201), 적층 구조물(GS), 적층 구조물(GS)을 덮는 캡핑 절연층(181a, 181b), 및 제1 및 제2 상부 절연층들(182, 183)을 형성할 수 있다. 본 단계에서, 채널 구조물(CH) 및 분리 구조물(MS)을 함께 형성할 수 있다.
도 17 및 도 1a 내지 도 3을 참조하면, 식각 공정을 수행하여 캡핑 절연층(181a, 181b), 제5 절연층(236), 및 댐 구조물(240)을 관통하는 콘택 홀(H)을 형성한 뒤, 상기 식각 공정에 의한 잔류 물질 등을 제거하기 위한 세정 공정을 수행할 수 있다.
상기 세정 공정에서, 제4 절연층(234)이 콘택 홀(H)에 의해 노출되지 않음에 따라 몰드 뜯김 현상 등의 문제가 개선된 반도체 장치가 제공될 수 있다. 댐 구조물(240)은 콘택 홀(H)과 제4 절연층(234)을 이격시켜 상기 세정 공정에서 제4 절연층(234)이 제거되거나 녹는 현상을 방지하는 배리어 구조물일 수 있다.
다음으로, 도 1a 내지 도 3을 참조하면, 콘택 홀(H) 내에 도전성 물질을 채워 관통 콘택 플러그들(174)을 형성하고, 제3 상부 절연층(184) 및 배선 라인들(192)과 배선 비아(193)를 포함하는 상부 배선 구조물을 형성함으로써 반도체 장치를 제공할 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 18을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 12를 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 19는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 19를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 18의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 12를 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 20은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 20은 도 19의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 19의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 20을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 19 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 19과 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들, 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL, 도 16 참조)과 전기적으로 연결되는 게이트 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 10을 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각에서 댐 구조물(240)을 제4 절연층(234)을 관통하여 상부 연결 패턴들(INT3)과 접촉함으로써 관통 콘택 플러그들(174)과 제4 절연층(234)을 이격시킬 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 19 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
이하에서, "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 “제3”등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 단면도들이다. 도 1c는 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 평면도이다. 도 1c는 도 1a의 관통 배선 영역들 중 일부 영역을 확대하여 도시한 평면도이다.
도 2 및 도 3은 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 부분 확대도들이다. 도 2는 도 1a의 'A' 영역을 확대하여 도시하고 도 3은 도 1a의 'B' 영역을 확대하여 도시한다.
도 1a 내지 도 3을 참조하면, 반도체 장치(100)는 제1 기판(201)을 포함하는 주변 회로 구조물(PERI) 및 제2 기판(101)을 포함하는 메모리 셀 구조물(CELL)을 포함할 수 있다. 메모리 셀 구조물(CELL)은 주변 회로(PERI)의 상부에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 메모리 셀 구조물(CELL)이 주변 회로 구조물(PERI)의 하부에 배치될 수도 있다.
예시적인 실시예에서, 반도체 장치(100)는 메모리 셀 구조물(CELL)을 관통하여 메모리 셀 구조물(CELL)과 주변 회로 구조물(PERI)을 연결하도록 배치되는 관통 배선 영역(TA1, TA2)을 더 포함할 수 있다. 관통 배선 영역(TA1, TA2)은 관통 배선 영역(TA1, TA2) 내에 배치되어 주변 회로 구조물(PERI)과 메모리 셀 구조물(CELL)을 전기적으로 연결하는 관통 콘택 플러그들(174a, 174b)을 포함할 수 있다.
주변 회로 구조물(PERI)은, 제1 기판(201), 제1 기판(201) 내의 소자 분리층들(210), 제1 기판(201) 상에 배치된 회로 소자들(220), 회로 소자들(220)과 전기적으로 연결되는 회로 배선 구조물(INT), 제1 기판(201) 상에서 회로 소자들(220) 및 회로 배선 구조물(INT)을 덮는 주변 절연 구조물(230), 및 댐 구조물(240)을 포함할 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(201)은 벌크 웨이퍼 또는 에피택셜 층으로 제공될 수도 있다.
제1 기판(201)에는 소자 분리층들(210)에 의해 활성 영역이 정의될 수 있다. 소자 분리층들(210)은 얕은 소자분리막(shallow trench isolation)으로 형성될 수 있다.
회로 소자들(220)은 소스/드레인 영역들(221) 및 주변 게이트 구조물을 포함하는 수평(planar) 트랜지스터를 포함할 수 있다.
소스/드레인 영역들(221)은 상기 활성 영역의 일부에서 불순물을 포함하는 영역일 수 있다. 소스/드레인 영역들(221)은 상기 활성 영역 내에서 서로 이격되어 배치될 수 있다.
상기 주변 게이트 구조물은 상기 소스/드레인 영역들(221) 사이의 상기 활성 영역 상에 배치될 수 있다. 상기 주변 게이트 구조물은 회로 게이트 유전층(222), 스페이서층(224), 회로 게이트 전극(225), 및 회로 게이트 캡핑층(226)을 포함할 수 있다. 회로 게이트 유전층(222)은 제1 기판(201)과 회로 게이트 전극(225) 사이에 배치될 수 있다. 실시예들에 따라, 회로 게이트 유전층(22)은 회로 게이트 전극(225)의 하면과 함께 측면을 덮을 수도 있다. 스페이서층(224)은 회로 게이트 전극(225) 또는 회로 게이트 유전층(222)의 측벽을 덮을 수 있다. 소스/드레인 영역들(221)은 회로 게이트 전극(225)의 양 측에서 제1 기판(201) 내에 배치될 수 있다. 회로 게이트 캡핑층(226)은 회로 게이트 전극(225) 상에 배치될 수 있으며, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
예시적인 실시예에서, 주변 회로 구조물(PERI)은 회로 소자들(220)을 덮는 절연성 라이너(217)를 더 포함할 수 있다. 절연성 라이너(217)는 실리콘 질화물을 포함할 수 있다.
회로 배선 구조물(INT)은 회로 소자들(220)에 전기적 신호를 인가할 수 있다. 회로 배선 구조물(INT)은 소스/드레인 영역들(221)과 전기적으로 연결될 수 있으나, 실시예들에 따라 회로 게이트 전극(225)에 연결될 수도 있다.
회로 배선 구조물(INT)은 서로 다른 높이 레벨에 배치되는 복수의 연결 패턴들(INT1, INT2, INT3)을 포함할 수 있다. 예를 들어, 상기 복수의 연결 패턴들(INT1, INT2, INT3)은 회로 소자들(220)과 전기적으로 연결되는 하부 연결 패턴들(INT1), 하부 연결 패턴들(INT1)과 전기적으로 연결되며 하부 연결 패턴들(INT1) 보다 높은 레벨에 배치되는 중간 연결 패턴들(INT2), 및 중간 연결 패턴들(INT2)과 전기적으로 연결되며 중간 연결 패턴들(INT2) 보다 높은 레벨에 배치되는 상부 연결 패턴들(INT3)을 포함할 수 있다. 복수의 연결 패턴들(INT1, INT2, INT3)은 3개의 레벨로 도시되어 있으나, 복수의 연결 패턴들(INT1, INT2, INT3)의 층 수는 이에 한정되지 않고 다양하게 변경될 수 있다.
복수의 연결 패턴들(INT1, INT2, INT3)의 각각은 배선 부분(INT_I) 및 배선 부분(INT_I)의 일부로부터 아래로 연장되는 비아 부분(INT_V)을 포함할 수 있다.
예시적인 실시예에서, 복수의 연결 패턴들(INT1, INT2, INT3) 중 적어도 하나는 배선 부분(INT_I) 및 비아 부분(INT_V)을 동시에 형성하는 듀얼 다마신 공정으로 형성하는 듀얼 다마신 구조일 수 있다. 여기서, 다마신 공정은 절연층을 형성하고, 절연층 내에 개구부를 형성하고, 상기 개구부 내에 연결 패턴을 형성하는 것을 포함할 수 있다. 실시예들에 따라, 복수의 연결 패턴들(INT1, INT2, INT3) 중 적어도 하나는 비아 부분(INT_V)을 싱글 다마신 공정으로 형성하는 싱글 다마신 구조와 배선 부분(INT_I)을 싱글 다마신 공정으로 형성하는 싱글 다마신 구조를 포함할 수 있다. 또한, 실시예들에 따라, 복수의 연결 패턴들(INT1, INT2, INT3) 중 서로 다른 레벨에 배치되는 연결 패턴들은 싱글 다마신 구조와 듀얼 다마신 구조가 조합된 형태로 형성될 수도 있다.
도 2에 도시된 것과 같이, 각각의 복수의 연결 패턴들(INT1, INT2, INT3)은 금속 물질 패턴(PL) 및 금속 물질 패턴(PL)의 측면 및 바닥면을 덮는 도전성 배리어층(BM)을 포함할 수 있다. 예시적인 실시예에서, 금속 물질 패턴(PL)은 텅스텐(W) 등과 같은 금속 물질을 포함할 수 있고, 도전성 배리어층(BM)은 티타늄 질화물(TiN) 등과 같은 금속 질화물을 포함할 수 있다.
주변 절연 구조물(230)은 제1 기판(201) 상에서 회로 소자들(220)을 덮을 수 있다. 예시적인 실시예에서, 주변 절연 구조물(230)은 절연성 라이너(217) 상에 배치될 수 있다. 회로 배선 구조물(INT)은 주변 절연 구조물(230)을 관통하여 소스/드레인 영역들(221) 또는 회로 게이트 전극(225)에 연결될 수 있다.
주변 절연 구조물(230)은 제1 기판(201) 상에 차례로 적층된 제1 내지 제5 절연층들(231, 232, 233, 234, 236) 및 제4 절연층(234)과 제5 절연층(236) 사이에 배치된 캡핑층(235)을 포함할 수 있다.
제1 절연층(231)은 하부 연결 패턴들(INT1)의 측면들을 둘러쌀 수 있다. 제2 절연층(232)은 중간 연결 패턴들(INT2)의 측면들을 둘러쌀 수 있다. 제3 절연층(233)은 상부 연결 패턴들(INT3)의 측면들을 둘러쌀 수 있다. 제1 내지 제3 절연층(233)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
제4 절연층(234)은 제3 절연층(233) 상에 배치되고, 제3 절연층(223)의 두께보다 얇은 두께를 가질 수 있다. 캡핑층(235)은 제4 절연층(234) 상에 배치되고, 제5 절연층(236)의 두께보다 얇은 두께를 가질 수 있다.
제4 절연층(234)은 캡핑층(235)과 상부 연결 패턴들(INT3) 사이에 배치되는 중간 절연층일 수 있다. 본 명세서에서, 제4 절연층(234)은 '중간 절연층'으로 지칭될 수 있다. 제4 절연층(234)은 캡핑층(235) 형성 공정 상에서 발생할 수 있는 상부 연결 패턴들(INT3)의 브릿지 불량 문제를 개선할 수 있다. 상기 브릿지 불량은 캡핑층(235)의 증착 공정으로 인해 상부 연결 패턴들(INT3) 내부의 잔류 물질이 확산되어 인접한 상부 연결 패턴들(INT3) 간 발생하는 누설 전류 문제를 포함할 수 있다. 제4 절연층(234)은 캡핑층(235)과 상부 연결 패턴들(INT3)을 이격시킴에 따라 상기 브릿지 불량이 방지하거나 개선시킬 수 있다. 이에 따라, 생산 수율이 향상된 반도체 장치(100)가 제공될 수 있다.
또한, 상부 연결 패턴(INT3)의 누설 전류를 방지하는 제4 절연층(234)을 포함함으로써 서로 인접하는 상부 연결 패턴들(INT3)이 상대적으로 가깝게 배치될 수 있고, 이에 따라 집적도가 향상된 회로 배선 구조물(INT) 및 이를 포함하는 반도체 장치(100)가 제공될 수 있다.
제4 절연층(234) 및 캡핑층(235)은 상기 브릿지 불량을 개선하기 위한 최적의 두께를 가질 수 있다. 예시적인 실시예에서, 캡핑층(235)은 제4 절연층(234)보다 두꺼운 두께를 가질 수 있다. 캡핑층(235)의 두께는 예를 들어, 약 200Å 내지 약 400Å의 범위일 수 있고, 제4 절연층(234)의 두께는 약 100Å 내지 약 300Å의 범위일 수 있다.
캡핑층(235)은 제1 내지 제5 절연층들(231, 232, 233, 234, 236)과 다른 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 캡핑층(235)은 실리콘 질화물, 실리콘 산질화물, 또는 질화물 계열의 물질을 포함할 수 있고, 제4 절연층(234)은 실리콘 산화물을 포함할 수 있다.
제5 절연층(236)은 캡핑층(235) 상에 배치될 수 있다. 제5 절연층(236)의 상면은 주변 회로 구조물(PERI)의 상면에 해당할 수 있다. 이에 따라, 제5 절연층(236)은 제2 기판(101)과 접촉할 수 있다. 제5 절연층(236)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
댐 구조물(240)은 제4 절연층(234)을 관통하여 상부 연결 패턴(INT3)과 접촉할 수 있다. 댐 구조물(240)은 관통 콘택 플러그들(174)의 측면 일부를 둘러쌀 수 있다.
도 1c에 도시된 것처럼, 댐 구조물(240)은 관통 콘택 플러그들(174) 각각의 측면 일부를 둘러싸는 형상을 가질 수 있다. 평면적 관점에서, 댐 구조물(240)은 관통 콘택 플러그들(174)을 둘러싸는 원형의 형상을 가질 수 있으나, 이에 한정되지 않고 타원형, 직사각형, 또는 정사각형 등 다양한 형태의 형상을 가지면서 관통 콘택 플러그들(174)을 둘러쌀 수 있다.
예시적인 실시예에서, 댐 구조물(240)은 상부 연결 패턴(INT3) 내부로 소정 깊이만큼 연장될 수 있다. 이에 따라, 댐 구조물(240)의 하단(240_LE)은 상부 연결 패턴(INT3)의 상단(INT3_UE)보다 낮은 레벨에 위치할 수 있다. 본 명세서에서 '상/하단'은 해당 구성요소의 가장 높은/낮은 높이 레벨에 위치한 부분을 의미할 수 있다.
다만, 실시예들에 따라 댐 구조물(240)이 상부 연결 패턴(INT3) 내로 연장되지 않고 접촉함에 따라 댐 구조물(240)의 하단(240_LE) 및 상부 연결 패턴(INT3)의 상단(INT3_UE)이 실질적으로 동일한 레벨에 위치할 수도 있다.
댐 구조물(240)의 상면은 주변 회로 구조물(PERI)의 상면, 즉 제5 절연층(236)의 상면보다 낮은 레벨에 위치할 수 있다.
예시적인 실시예에서, 댐 구조물(240)의 상기 상면은 캡핑층(235)의 상면보다 높은 레벨에 위치할 수 있다. 이 경우, 댐 구조물(240)은 제4 절연층(234) 및 캡핑층(235)을 관통하여 제5 절연층(236) 내로 일부가 연장될 수 있다. 이에 따라, 댐 구조물(240)은 제4 절연층(234)에 둘러싸이는 제1 부분, 캡핑층(235)에 의해 둘러싸이는 제2 부분, 및 제5 절연층(236)에 의해 둘러싸이는 제3 부분을 포함할 수 있다.
예시적인 실시예에서, 제1 기판(201)과 평행한 수평 방향, 예를 들어 x 방향에서, 댐 구조물(240)의 폭은 상부 연결 패턴(INT3)의 폭보다 좁을 수 있다. 이에 따라, 상부 연결 패턴(INT3)의 상면은 제4 절연층(234)과 접촉하는 부분과 댐 구조물(240)과 접촉하는 부분을 포함할 수 있다. 즉, 제4 절연층(234)은 상부 연결 패턴(INT3)의 적어도 일부를 덮을 수 있다.
댐 구조물(240)은 제4 절연층(234)과 다른 물질을 포함할 수 있다. 예시적인 실시예에서, 제4 절연층(234)이 실리콘 산화물을 포함하는 경우, 댐 구조물(240)은 실리콘 질화물, 폴리 실리콘 등의 반도체 물질, 또는 텅스텐 등의 금속 물질 등을 포함할 수 있다.
댐 구조물(240)은 관통 콘택 플러그들(174)과 제4 절연층(234)을 이격시키기 위한 구조물일 수 있다. 댐 구조물(240)은 관통 콘택 플러그들(174)을 형성하기 위한 콘택 홀 형성 후 수행되는 세정 공정에서 발생하는 몰드 뜯김 현상을 방지할 수 있다. 즉, 댐 구조물(240)은 상기 세정 공정에서 상기 콘택 홀과 제4 절연층(234)을 이격시켜 제4 절연층(234)이 제거되는 것을 방지하는 배리어 구조물일 수 있다.
메모리 셀 구조물(CELL)은, 주변 절연 구조물(230) 상에 배치되고 제1 영역(R1) 및 제2 영역(R2)을 갖는 제2 기판(101), 제2 기판(101)의 제1 영역(R1) 상의 제1 수평 도전층(102), 제2 기판(101)의 제2 영역(R2) 상에서 제1 수평 도전층(102)과 나란하게 배치되는 수평 절연층(110), 제1 수평 도전층(102) 및 수평 절연층(110) 상의 제2 수평 도전층(104), 제2 수평 도전층(104) 상에서 서로 교대로 적층된 게이트 전극들(130a, 130b) 및 층간 절연층들(120a, 120b)을 포함하는 적층 구조물(GS), 적층 구조물(GS)을 덮는 캡핑 절연층(181a, 181b), 적층 구조물(GS)을 관통하며 연장되는 분리 구조물들(MS), 적층 구조물(GS)의 일부를 관통하는 상부 분리 구조물들(SS), 및 적층 구조물(GS)을 관통하도록 배치되며 채널층(140)을 포함하는 채널 구조물들(CH)을 포함할 수 있다.
예시적인 실시예에서, 메모리 셀 구조물(CELL)은 상부 절연층들(182, 183, 184), 게이트 콘택 플러그(161), 배선 라인들(192), 및 배선 비아(193)를 더 포함할 수 있다.
제2 기판(101)은 제5 절연층(236)의 상부면과 접촉할 수 있다. 제2 기판(101)의 제1 영역(R1)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있으며, 제2 영역(R2)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 상기 메모리 셀들을 주변 회로 구조물(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다.
제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 제1 및 제2 수평 도전층들(102, 104)보다 두꺼운 두께를 가질 수 있다. 제2 기판(101)은 반도체 물질, 예컨대 다결정 실리콘 층과 같은 다결정 반도체 층 또는 에피택셜 층으로 제공될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 제2 기판(101)의 제1 영역(R1)의 상면 상에 순차적으로 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 제2 기판(101)의 제2 영역(R2)으로 연장되지 않고, 제2 수평 도전층(104)은 제2 영역(R2)으로 연장될 수 있다.
제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 3의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다.
제2 수평 도전층(104)은, 제1 수평 도전층(102) 및 수평 절연층(110)이 배치되지 않는 일부 영역들에서 제2 기판(101)과 접촉할 수 있다. 제2 수평 도전층(104)은 상기 영역들에서 제1 수평 도전층(102) 또는 수평 절연층(110)의 단부를 덮으며 절곡되어 제2 기판(101) 상으로 연장될 수 있다. 즉, 제2 수평 도전층(104)은 제1 수평 도전층(102) 및 수평 절연층(110) 간의 이격된 공간 사이를 채울 수 있다. 예시적인 실시예에서 제2 수평 도전층(104)은 제1 수평 도전층(102)과 함께 공통 소스 라인으로 기능할 수 있다. 즉, 제2 기판(101), 제1 수평 도전층(102), 및 제2 수평 도전층(104)은 공통 소스 라인의 기능을 수행하는 소스 구조물을 이룰 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 제1 및 제2 수평 도전층들(102, 104)은 모두 다결정 실리콘을 포함할 수 있다.
수평 절연층(110)은 제2 영역(R2)의 적어도 일부에서 제1 수평 도전층(102)과 나란하게 제2 기판(101) 상에 배치될 수 있다. 수평 절연층(110)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다.
수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 예시적인 실시예에서, 수평 절연층(110)은 차례로 적층된 제1 내지 제3 수평 절연층들을 포함할 수 있으며, 상기 제1 및 제3 수평 절연층들은 실리콘 산화물층이고 상기 제2 수평 절연층은 실리콘 질화물층일 수 있다.
예시적인 실시예에서, 메모리 셀 구조물(CELL)은 주변 절연 구조물(230) 상의 제2 기판(101), 및 제2 수평 도전층(104)을 관통하는 내측 절연층들(109a, 109b) 및 제2 기판(101)의 외측에 배치되는 외측 절연층(109c)을 더 포함할 수 있다. 예시적인 실시예에서, 내측 절연층들(109a, 109b)은 제2 영역(R2) 상의 수평 절연층(110)을 관통하는 제1 내측 절연층(109a) 및 제1 영역(R1) 상의 제1 수평 도전층(102)을 관통하는 제2 내측 절연층(109b)을 포함할 수 있다.
게이트 전극들(130)은 제2 기판(101) 상에 수직으로 이격되어 적층되면서 적층 구조물(GS)을 이룰 수 있다. 게이트 전극들(130)은 제1 영역(R1) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은, 도 1a에 도시된 것과 같이, x 방향을 따라 게이트 전극들(130) 사이에 단차 구조를 형성할 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되는 계단 형태를 이루며 층간 절연층들(120)로부터 상부로 노출되는 단부들을 제공할 수 있다. 상기 단부들은 게이트 전극들(130)과 게이트 콘택 플러그(161)가 접촉하는 게이트 패드들(GP)일 수 있다. 예시적인 실시예들에서, 게이트 패드들(GP)은 게이트 전극들(130)의 나머지 영역과 비교하여 상대적으로 상향된 두께를 가질 수 있다.
도 1b에 도시된 것과 같이, 게이트 전극들(130)은 x 방향으로 연장되는 분리 구조물들(MS)에 의하여 y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 분리 구조물들(MS) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예에서, 게이트 전극들(130)은 게이트 전극층(131) 및 게이트 전극층의 측면, 상부면, 및 하부면을 덮는 게이트 유전층(132)을 더 포함할 수 있다. 게이트 유전층(132)은 상기 층간 절연층들(120) 및 채널 구조물들(CH)과 게이트 전극층(131) 사이에 배치될 수 있다. 게이트 유전층(132)은 예를 들어, 알루미늄 산화물(AlO)을 포함할 수 있다.
층간 절연층들(120)은 제2 기판(101) 상에 게이트 전극들(130)과 교대로 적층되어 적층 구조물(GS)을 이룰 수 있다. 층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
예시적인 실시예에서, 적층 구조물(GS)은 하부 적층 구조물(GS1) 및 상부 적층 구조물(GS2)을 포함할 수 있다. 하부 적층 구조물(GS1)은 교대로 적층되는 제1 게이트 전극들(130a) 및 제1 층간 절연층들(120a)을 포함할 수 있다. 상부 적층 구조물(GS2)은 교대로 적층되는 제2 게이트 전극들(130b) 및 제2 층간 절연층들(120b)을 포함할 수 있다. 예시적인 실시예에서, 제1 게이트 전극들(130a)의 개수가 제2 게이트 전극들(130b)의 개수보다 많을 수 있으나 이에 한정되는 것은 아니고 제1 및 제2 게이트 전극들(130a, 130b)의 개수는 다양하게 변경될 수 있다. 하부 적층 구조물(GS1)은 상부 적층 구조물(GS2)과 접촉하는 중간 절연층(125)을 더 포함할 수 있다. 중간 절연층(125)은 상부 적층 구조물(GS2) 아래에 배치될 수 있다.
캡핑 절연층(181a, 181b)은 제2 기판(101) 상에서 적층 구조물(GS)을 덮을 수 있다. 예시적인 실시예에서, 캡핑 절연층(181a, 181b)은 층간 절연층들(120a, 120b)과 동일한 물질을 포함할 수 있고, 예를 들어 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 캡핑 절연층(181a, 181b)은 하부 적층 구조물(GS1)의 측면을 덮는 하부 캡핑 절연층(181a) 및 하부 캡핑 절연층(181a) 상에서 상부 적층 구조물(GS2)의 측면을 덮는 상부 캡핑 절연층(181b)을 포함할 수 있다.
상부 절연층들(182, 183, 184)은 캡핑 절연층(181a, 181b) 상에 배치되고, 실리콘 산화물 등의 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 상부 절연층들(182, 183, 184)은 캡핑 절연층(181a, 181b)의 상면 상에 차례로 적층되는 제1 상부 절연층(182), 제2 상부 절연층(183), 및 제3 상부 절연층(184)을 포함할 수 있다.
분리 구조물들(MS)은 도 1b에 도시된 것과 같이, 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 분리 구조물들(MS)은 제2 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 제2 기판(101)과 연결될 수 있다. 분리 구조물들(MS)은 제1 영역(R1) 상에서 제1 수평 도전층(102)을 관통하고 제2 영역(R2) 상에서 수평 절연층(110)을 관통할 수 있다. 분리 구조물들(MS)은 서로 y 방향으로 이격되어 평행하게 배치될 수 있다. 예시적인 실시예에서, 분리 구조물들(MS)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있으나, 실시예들에 따라 도전성 패턴 및 상기 도전성 패턴의 측면을 덮는 절연성 물질층을 포함할 수도 있다.
상부 분리 구조물들(SS)은 제1 영역(R1)에서 분리 구조물들(MS) 사이에서 x 방향으로 연장될 수 있다. 상부 분리 구조물들(SS)은 게이트 전극들(130) 중 최상부의 게이트 전극을 포함한 게이트 전극들(130)의 일부를 관통하도록 배치될 수 있다. 상부 분리 구조물들(SS)은 적어도 하나의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 구조물들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 구조물들(SS)에 의해 분리된 게이트 전극들(130)은 서로 다른 스트링 선택 라인을 이룰 수 있다. 상부 분리 구조물들(SS)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
채널 구조물들(CH)은 제1 영역(R1) 상에서 게이트 전극들(130), 제2 수평 도전층(104), 및 제1 수평 도전층(102)을 관통하여 제2 기판(101)과 접촉할 수 있다. 채널 구조물들(CH)은 제2 기판(101) 내로 연장하여 제2 기판(101)과 접촉할 수 있으나, 이에 한정되는 것은 아니다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 채널 구조물들(CH)은, 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(R1) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다.
도 3을 참조하면, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 매립 절연층(144)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(144)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 매립 절연층(144)은 실리콘 산화물과 같은 절연성 물질을 포함할 수 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
예시적인 실시예에서, 채널 구조물들(CH)의 각각은, 유전층(142) 및 도전성 패드(145)를 더 포함할 수 있다. 유전층(142)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 유전층(142)은 채널층(140)의 외측면의 적어도 일부를 둘러쌀 수 있다. 도 3의 확대도에 도시된 것과 같이, 유전층(142)은 채널층(140)으로부터 순차적으로 적층된 터널링층(142a), 전하 저장층(142b) 및 블록킹층(142c)을 포함할 수 있다. 터널링층(142a)은 전하를 전하 저장층(142b)으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 전하 저장층(142b)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 블록킹층(142c)은 전하 저장층(142b)에 트랩된 전하가 게이트 전극들(130)로 이동하는 것을 블록킹할 수 있으며, 예를 들어 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
도 3의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 유전층(142)을 관통하여 채널층(140)과 접촉하는 부분을 포함할 수 있다. 상기 유전층(142)을 관통하는 부분은 제2 수평 도전층(104)의 측면의 적어도 일부 및 제2 기판(101)의 측면의 적어도 일부를 덮을 수 있다. 제1 수평 도전층(102)은 상기 유전층(142)을 관통하는 부분에서 나머지 부분보다 두꺼운 두께를 가질 수 있다.
도전성 패드(145)는 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 예시적인 실시예에서, 도전성 패드(145)는 채널 매립 절연층(144)의 상면 상에서 채널 매립 절연층(144)의 상면을 덮고, 채널층(140)은 도전성 패드(145)의 측면을 둘러쌀 수 있으나, 이와 달리 도전성 패드(145)는 채널층(140)의 상부에 배치될 수도 있다. 도전성 패드(145)는 예를 들어, 도핑된 다결정 실리콘을 포함할 수 있다.
예시적인 실시예에서, 채널 구조물들(CH)의 각각은 하부 적층 구조물(GS1)을 관통하는 제1 채널 구조물 및 상부 적층 구조물(GS2)을 관통하는 제2 채널 구조물을 포함할 수 있다. 상기 제1 및 제2 채널 구조물들은 서로 연결되어 일체로 연장될 수 있으며, 각각의 채널 구조물들(CH)은 상기 제1 및 제2 채널 구조물들이 접촉하는 영역에서 채널 절곡부(CH_V)를 포함할 수 있다.
게이트 콘택 플러그(161)는 도 1a에 도시된 것과 같이, 제2 영역(R2)에서 제1 상부 절연층(182), 제2 상부 절연층(183), 및 캡핑 절연층(181a, 181b)을 관통하여 게이트 패드들(GP)과 연결될 수 있다.
예시적인 실시예에서, 메모리 셀 구조물(CELL)은 게이트 전극들(130a, 130b)과 이격되고 제2 기판(101)과 접촉하는 소스 콘택 플러그(162)를 더 포함할 수 있다.
각각의 관통 콘택 플러그들(174)은 캡핑 절연층(181a, 181b), 제1 상부 절연층(182), 및 제2 상부 절연층(183)을 관통하고 상부 연결 패턴들(INT3)과 연결될 수 있다. 관통 콘택 플러그들(174) 및 회로 배선 구조물(INT)은 게이트 전극들(130)과 회로 소자들(220)을 전기적으로 연결하기 위한 신호 경로(signal path)일 수 있다.
관통 콘택 플러그들(174)은 하부 부분(174L) 및 하부 부분(174U) 상의 상부 부분을 포함할 수 있다.
도 2에서 도시된 것과 같이 각각의 관통 콘택 플러그들(174)은 댐 구조물(240)을 관통하여 상부 연결 패턴(INT3)과 접촉할 수 있다. 하부 부분(174L)은 댐 구조물(240)을 관통하여 상부 연결 패턴(INT3)과 접촉하는 부분을 의미할 수 있다. 하부 부분(174L)의 측면의 적어도 일부는 댐 구조물(240)에 의해 둘러싸일 수 있다. 관통 콘택 플러그들(174)은 댐 구조물(240)에 의해 제4 절연층(234)과 이격되어 배치될 수 있다. 예시적인 실시예에서, 관통 콘택 플러그들(174)은 댐 구조물(240)에 의해 캡핑층(235)과도 이격될 수 있다.
상부 부분(174U)은 하부 부분(174L) 상의 부분일 수 있다. 상부 부분(174U)는 댐 구조물(240)에 둘러싸이지 않는 부분일 수 있다. 관통 콘택 플러그들(174) 각각의 하부 부분(174L) 및 상부 부분(174U)은 연결될 수 있다.
예시적인 실시예에서, 각각의 관통 콘택 플러그들(174)은 댐 구조물(240)을 관통하여 상부 연결 패턴들(INT3) 내부로 소정 깊이만큼 연장되어 상부 연결 패턴들(INT3)과 접촉할 수 있다. 이에 따라, 관통 콘택 플러그들(174)의 하단(174_LE)은 상부 연결 패턴(INT3)의 상단(INT3_UE) 및/또는 댐 구조물(240)의 하단(240_LE)보다 낮은 레벨에 위치할 수 있다.
관통 콘택 플러그들(174)은 상부 연결 패턴들(INT3) 내부로 소정 깊이만큼 연장되어 상부 연결 패턴들(INT3)과 접촉하여 상부 연결 패턴들(INT3)과의 접촉 면적을 증가시킴으로써 콘택 저항 특성을 개선할 수 있다.
다만, 실시예들에 따라 관통 콘택 플러그들(174)이 상부 연결 패턴(INT3) 내로 연장되지 않고 접촉함에 따라 관통 콘택 플러그들(174)의 하단(174_LE) 및 댐 구조물(240)의 하단(240_LE)이 실질적으로 동일한 레벨에 위치할 수도 있다.
관통 콘택 플러그들(174)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 예시적인 실시예에서, 각각의 관통 콘택 플러그들(174)은 금속 물질을 갖는 플러그층(174-1) 및 금속 플러그층(174-1)의 측면 및 바닥면을 덮고 금속 질화물을 포함하는 배리어층(174-2)을 포함할 수 있다.
예시적인 실시예에서, 관통 콘택 플러그들(174)은 내측 절연층들(109a, 109b)을 관통하는 제1 및 제2 관통 콘택 플러그들(174a, 174b), 및 외측 절연층(109c)을 관통하는 제3 관통 콘택 플러그(174c)를 포함할 수 있다.
배선 라인들(192) 및 배선 비아(193)는 메모리 셀 구조물(CELL) 내의 메모리 셀들과 전기적으로 연결되는 상부 배선 구조물을 구성할 수 있다. 배선 라인들(192)은 제3 상부 절연층(184) 상에 배치될 수 있다. 배선 라인들(192)은 예를 들어, 관통 콘택 플러그들(174), 게이트 콘택 플러그(161), 게이트 전극들(130), 및/또는 채널 구조물들(CH)과 전기적으로 연결될 수 있다. 배선 비아(193)는 제3 상부 절연층(184)을 관통하고, 배선 라인들(192)과 관통 콘택 플러그들(174), 게이트 콘택 플러그(161), 및/또는 채널 구조물들(CH)을 전기적으로 연결할 수 있다. 상기 배선 구조물을 구성하는 콘택 플러그들 및 배선 라인들의 개수는 실시예들에서 다양하게 변경될 수 있다. 배선 라인들(192) 및 배선 비아(193)는 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
관통 배선 영역(TA1, TA2)은 메모리 셀 구조물(CELL) 및 주변 회로 구조물(PERI)을 서로 전기적으로 연결하기 위한 배선 구조물을 포함하는 영역일 수 있다. 관통 배선 영역(TA1, TA2)에는 게이트 전극들(130)이 배치되지 않을 수 있다.
예시적인 실시예에서, 관통 배선 영역(TA1, TA2)에는 게이트 전극들(130)의 적어도 일부와 나란하게 배치되는 희생 절연층들(118a, 118b)을 포함할 수 있다. 희생 절연층들(118a, 118b)은 게이트 전극 형성 공정 상에서 게이트 전극들로 치환되지 않고 잔존하는 절연층일 수 있다. 희생 절연층들(118a, 118b)은 층간 절연층들(120)과 다른 절연성 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
예시적인 실시예에서, 관통 배선 영역(TA1, TA2)은 제1 관통 배선 영역(TA1) 및 제2 관통 배선 영역(TA2)을 포함할 수 있다. 제1 관통 배선 영역(TA1)은 제2 영역(R2) 상의 희생 절연층들(118a), 제1 내측 절연층(109a), 및 희생 절연층들(118a) 및 제1 내측 절연층(109a)을 관통하는 제1 관통 콘택 플러그(174a)를 포함할 수 있다. 제2 관통 배선 영역(TA2)은 제1 영역(R1) 상의 희생 절연층들(118a, 118b), 제2 내측 절연층(109b), 및 희생 절연층들(118a, 118b) 및 제2 내측 절연층(109b)을 관통하는 제2 관통 콘택 플러그(174b)를 포함할 수 있다.
예시적인 실시예에서, 관통 배선 영역(TA1, TA2)은 제2 기판(101) 상에서 관통 배선 영역(TA1, TA2)을 둘러싸도록 배치되는 배리어 구조물을 더 포함할 수 있다.
예시적인 실시예에서, 관통 배선 영역(TA1, TA2)은 제1 및 제2 관통 배선 영역들(TA1, TA2) 이외의 제3 관통 배선 영역을 더 포함할 수 있다. 상기 제3 관통 배선 영역은 외측 절연층(109c)을 관통하는 제3 관통 콘택 플러그(174c)를 포함하는 영역일 수 있다. 상기 제3 관통 배선 영역은 희생 절연층들(118a, 118b) 및/또는 게이트 전극들(130a, 130b)을 포함하지 않을 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치(100a)의 개략적인 단면도 및 평면도이다. 도 4b는 도 1c에 대응되는 영역을 확대하여 도시한 평면도이다.
도 4a 및 도 4b를 참조하면, 댐 구조물(240')은 관통 콘택 플러그들(174) 각각의 측면을 둘러싸지 않고 2개의 관통 콘택 플러그들(174)을 한꺼번에 둘러쌀 수 있다. 다만, 댐 구조물(240')의 형상은 도 4b에 도시된 것에 한정되지 않고 다양하게 변경될 수 있다. 예시적인 실시예들에 따른 반도체 장치(100a)는 도 1 내지 도 1c의 반도체 장치(100)와 비교하여 상대적으로 넓은 평면적의 댐 구조물(240')을 가짐에 따라, 댐 구조물 형성을 위한 공정 난이도가 개선될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치(100b)의 개략적인 평면도이다. 도 5는 도 1c에 대응되는 영역을 확대하여 도시한 평면도이다.
도 5를 참조하면, 댐 구조물(240')은 하나의 관통 배선 영역, 예를 들어 제1 관통 배선 영역(TA1) 내의 관통 콘택 플러그들(174)을 전부 둘러쌀 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치(100c)의 개략적인 부분 확대도이다. 도 6은 도 1a의 'A' 영역에 대응되는 부분 확대도이다.
도 6을 참조하면, 반도체 장치(100c)는 도 2의 반도체 장치(100)와 다른 댐 구조물(240) 구조를 포함할 수 있다.
예시적인 실시예에서, 댐 구조물(240)은 제4 절연층(234)에 의해 둘러싸이는 제1 부분, 캡핑층(235)에 의해 둘러싸이는 제2 부분, 및 제5 절연층(236)에 의해 둘러싸이는 제3 부분을 포함할 수 있다.
댐 구조물(240)의 상기 제2 부분은 캡핑층(235)을 향하는 방향으로 볼록하게 돌출된 측면인 돌출부(240P)를 포함할 수 있다. 이에 따라, 댐 구조물(240)은 상기 제2 부분에서의 폭이 상기 제1 부분 및/또는 상기 제3 부분에서의 폭보다 클 수 있다. 즉, 댐 구조물(240)은 상기 제2 부분에서의 평면적이 상기 제2 부분과 인접한 영역에서의 평면적보다 클 수 있다. 이는, 댐 구조물(240)을 형성하기 위한 개구부 형성 단계에서 캡핑층(235)과 제4 및 제5 절연층들(234, 236)의 식각 속도 차이로 발생한 구조일 수 있다. 다만, 돌출부(240P)의 형태는 도면에 도시된 것에 한정되지 않는다.
관통 콘택 플러그들(174)은 댐 구조물(240)의 상기 제1 내지 제3 부분들을 관통하는 영역에서 돌출부를 포함하지 않을 수 있다. 예시적인 실시예에서, 관통 콘택 플러그들(174)은 댐 구조물(240)을 관통하는 부분에서 경사진 측면을 가질 수 있다.

도 7은 예시적인 실시예들에 따른 반도체 장치(100d)의 개략적인 부분 확대도이다. 도 7은 도 1a의 'A' 영역에 대응되는 부분 확대도이다.
도 7을 참조하면, 반도체 장치(100d)는 도 2의 반도체 장치(100)와 다른 관통 콘택 플러그들(174)을 포함할 수 있다.
관통 콘택 플러그들(174)은 댐 구조물(240)을 관통하는 부분의 제1 폭(W1)과 제5 절연층(236)을 관통하는 부분의 제2 폭(W2)이 다를 수 있다. 예시적인 실시예에서, 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다. 이는, 관통 콘택 플러그들(174)을 형성하기 위한 개구부 형성 단계에서 제5 절연층(236)과 댐 구조물(240)의 식각 속도 차이로 발생한 구조일 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치(100e)의 개략적인 부분 확대도이다. 도 8은 도 1a의 'A' 영역에 대응되는 부분 확대도이다.
도 8을 참조하면, 반도체 장치(100e)는 도 2의 반도체 장치(100)와 다른 댐 구조물(240)을 포함할 수 있다.
x 방향에서, 댐 구조물(240)의 폭은 상부 연결 패턴(INT3)의 폭보다 클 수 있다. 이에 따라, 댐 구조물(240)의 하면은 상부 연결 패턴(INT3)과 접촉하는 부분과 제3 절연층(233)과 접촉하는 부분을 포함할 수 있다.
실시예들에 따라, 이와 달리 댐 구조물(240)의 폭은 상부 연결 패턴(INT3)의 폭과 실질적으로 동일할 수도 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치(100f)의 개략적인 부분 확대도이다. 도 9는 도 1a의 'A' 영역에 대응되는 부분 확대도이다.
도 9를 참조하면, 반도체 장치(100f)는 도 2의 반도체 장치(100)와 다른 댐 구조물(240)을 포함할 수 있다.
캡핑층(235)은 댐 구조물(240)의 상면을 덮을 수 있다. 댐 구조물(240)의 상면은 제4 절연층(234)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
실시예들에 따라, 댐 구조물(240)의 상면은 제4 절연층(234)의 상면과 하면 사이의 레벨에 위치할 수도 있다. 다만, 이 경우에도 제4 절연층(234)은 댐 구조물(240)에 의해 관통 콘택 플러그들(174)과 이격될 수 있다.
관통 콘택 플러그들(174)은 캡핑층(235)과 접촉할 수 있다. 관통 콘택 플러그들(174)은 캡핑층(235)을 관통하면서 캡핑층(235)에 의해 측면 일부가 둘러싸일 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치(100g)의 개략적인 부분 확대도이다. 도 10은 도 1a의 'A' 영역에 대응되는 부분 확대도이다.
도 을 참조하면, 반도체 장치(100g)는 도 2의 반도체 장치(100)와 다른 댐 구조물(240)을 포함할 수 있다.
댐 구조물(240)의 상면은 제5 절연층(236)이 덮고, 댐 구조물(240)의 측면은 캡핑층(235) 및 제4 절연층(234)이 덮을 수 있다. 댐 구조물(240)의 상면은 캡핑층(235)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
다만, 실시예들에 따라, 댐 구조물(240)의 상면은 캡핑층(235)의 상면과 하면 사이의 레벨에 위치할 수도 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치(100h)의 개략적인 부분 확대도이다. 도 11은 도 1a의 'A' 영역에 대응되는 부분 확대도이다.
도 11을 참조하면, 상부 연결 패턴(INT3)의 상부면의 적어도 일부는 볼록한 모양일 수 있다. 또한, 제4 절연층(234) 및 캡핑층(235)은 상부 연결 패턴(INT3)의 상기 볼록한 모양 상에서 마찬가지로 볼록한 모양을 가질 수 있다. 즉, 제4 절연층(234) 및 캡핑층(235)은 상부 연결 패턴(INT3)의 상부면을 따라 컨포멀하게 형성될 수 있다.
상부 연결 패턴(INT3)의 상부면을 볼록한 모양으로 형성함으로써 상부 연결 패턴(INT3) 전체의 부피가 증가되어 저항 특성을 개선할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치(100i)의 개략적인 부분 확대도이다. 도 12는 도 1a의 'A' 영역에 대응되는 부분 확대도이다.
도 12를 참조하면, 상부 연결 패턴(INT3)의 상부면의 적어도 일부는 오목한 모양일 수 있다. 또한, 제4 절연층(234) 및 캡핑층(235)은 상부 연결 패턴(INT3)의 상기 오목한 모양 상에서 마찬가지로 오목한 모양을 가질 수 있다. 즉, 제4 절연층(234) 및 캡핑층(235)은 상부 연결 패턴(INT3)의 상부면을 따라 컨포멀하게 형성될 수 있다.
상부 연결 패턴(INT3)의 상부면을 오목한 모양으로 형성함으로써 인접한 상부 연결 패턴들(INT3) 간의 누설 전류 발생 등의 브릿지 불량이 개선될 수 있다.
도 13a 내지 도 17는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 설명하기 위한 개략적인 단면도들 및 부분 확대도들이다. 도 13b 내지 도 17은 도 13a의 'C' 영역에 대응되는 영역을 확대하여 도시한다.
도 13a 및 도 13b를 참조하면, 제1 기판(201) 상에 회로 소자들(220)을 형성하고, 회로 소자들(220)을 덮는 제1 내지 제3 절연층들(231, 232, 233) 및 회로 배선 구조물(INT)을 형성할 수 있다.
먼저, 제1 기판(201) 내에 활성 영역을 정의하는 소자 분리층들(210)을 형성하고, 제1 기판(201) 상에 회로 게이트 유전층(222), 회로 게이트 전극(225), 및 회로 게이트 캡핑층(226)을 순차적으로 형성할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(222), 회로 게이트 전극(225), 및 회로 게이트 캡핑층(226)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성되고, 회로 게이트 캡핑층(226)은 실리콘 질화물로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222) 및/또는 회로 게이트 전극(225)의 양 측벽에 스페이서층(224)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성하여 각각의 회로 소자들(220)을 형성할 수 있다.
다음으로, 제1 기판(201) 상에서 회로 소자들(220)을 덮는 절연성 라이너(217)를 형성할 수 있다. 절연성 라이너(217)는 실질적으로 균일한 두께를 갖고 컨포멀하게 형성될 수 있다.
다음으로, 절연성 라이너(217) 상에 제1 절연층(231) 및 제1 절연층(231) 내에 매립되고 제1 절연층(231)의 상면과 공면을 이루는 상면을 갖는 하부 연결 패턴들(INT1)을 형성할 수 있다. 하부 연결 패턴들(INT1)은 회로 소자들(220)과 전기적으로 연결될 수 있다.
다음으로, 제1 절연층(231) 및 하부 연결 패턴들(INT1) 상에 제2 절연층(232) 및 제2 절연층(232) 내에 매립되고 제2 절연층(232)의 상면과 공면을 이루는 상면을 갖는 중간 연결 패턴들(INT2)을 형성할 수 있다. 중간 연결 패턴들(INT2)은 하부 연결 패턴들(INT1)과 전기적으로 연결될 수 있다.
다음으로, 제2 절연층(232) 및 중간 연결 패턴들(INT2) 상에 제3 절연층(233) 및 제3 절연층(233) 내에 매립되고 제3 절연층(233)의 상면과 공면을 이루는 상면을 갖는 상부 연결 패턴들(INT3)을 형성할 수 있다. 상부 연결 패턴들(INT3)은, 식각 공정을 수행하여 제3 절연층(233)의 일부를 관통하는 개구부를 형성하고, 증착 공정을 수행함으로써 상기 개구부 내에 도전성 배리어층(BM) 및 금속 물질 패턴(PL)을 순차적으로 형성할 수 있다. 도전성 배리어층(BM) 및 금속 물질 패턴(PL)은 배리어 물질 및 금속 물질을 원자층 증착(ALD) 또는 화학 기상 증착(CVD) 공정을 이용하여 상기 개구부 내부 및 제3 절연층(233) 상에 형성한 뒤 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 공정을 수행하여 제3 절연층(233) 상에 형성된 상기 배리어 물질 및 상기 금속 물질을 제거함으로써 형성될 수 있다. 이에 따라, 제3 절연층(233)의 상면과 상부 연결 패턴들(INT3)의 상면은 실질적으로 동일한 레벨에 위치할 수 있다.
본 단계에서, 상기 화학적 기계적 연마 공정에서, 제3 절연층(233) 및 상부 연결 패턴들(INT3)의 연마 정도의 차이로 인해, 상부 연결 패턴들(INT3)의 상부면은 볼록하거나 오목한 모양을 가질 수 있다. 이에 따라, 도 11의 반도체 장치(100h) 또는 도 12의 반도체 장치(100i)가 제공될 수 있다.
상부 연결 패턴들(INT3)은 배선 부분(INT_I) 및 배선 부분(INT_I)의 일부로부터 아래로 연장되는 비아 부분(INT_V)을 포함할 수 있다. 예시적인 실시예에서, 배선 부분(INT_I) 및 비아 부분(INT_V)에 대응되는 영역을 동시에 식각하여 개구부를 형성하고 상기 배리어 물질 및 상기 금속 물질을 증착함으로써 상부 연결 패턴들(INT3)을 형성할 수 있다. 다만, 실시예들에 따라, 비아 부분(INT_V)에 대응되는 영역을 식각하여 개구부를 형성하고 상기 배리어 물질 및 상기 금속 물질을 증착하고 난 뒤, 배선 부분(INT_I)에 대응되는 영역을 식각하여 개구부를 형성하고 상기 배리어 물질 및 상기 금속 물질을 증착하여 상부 연결 패턴들(INT3)을 형성할 수도 있다.
제3 절연층(233)은 상부 연결 패턴들(INT3)의 측면을 덮을 수 있다. 상부 연결 패턴들(INT3)은 중간 연결 패턴들(INT3)과 전기적으로 연결될 수 있다. 이에 따라, 제1 내지 제3 절연층들(231, 232, 233)을 관통하면서 회로 소자들(220)과 전기적으로 연결되는 회로 배선 구조물(INT)을 형성할 수 있다. 회로 배선 구조물(INT)은 하부 연결 패턴들(INT1), 중간 연결 패턴들(INT2), 및 상부 연결 패턴들(INT3)을 포함할 수 있다. 예시적인 실시예에서, 제1 내지 제3 절연층들(231, 232, 233)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
도 14를 참조하면, 회로 배선 구조물(INT) 상에 제4 절연층(234) 및 캡핑층(235)을 형성할 수 있다.
제4 절연층(234)은 제3 절연층(233) 및 상부 연결 패턴들(INT3) 상에서 증착 공정, 예를 들어 원자층 증착(ALD) 또는 화학 기상 증착(CVD) 공정을 통해 형성할 수 있다. 제4 절연층(234)은 제3 절연층(233)의 상면 및 상부 연결 패턴들(INT3)의 상면을 컨포멀하게 덮을 수 있다. 제4 절연층(234)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
캡핑층(235)은 제4 절연층(234) 상에서 증착 공정, 예를 들어 원자층 증착(ALD) 또는 화학 기상 증착(CVD) 공정을 통해 형성할 수 있다. 캡핑층(235)은 제4 절연층(234)의 상면을 컨포멀하게 덮을 수 있다. 캡핑층(235)은 절연성 물질, 예를 들어 실리콘 질화물 또는 질화물 계열의 물질을 포함할 수 있다.
캡핑층(235)의 상기 증착 공정에서, 상부 연결 패턴들(INT3) 내부의 잔류 물질이 확산되어 인접한 상부 연결 패턴들(INT3) 간 누설 전류가 발생하는 등 브릿지 불량이 발생할 수 있다. 다만, 캡핑층(235)과 상부 연결 패턴들(INT3) 사이에 중간 절연층으로써 제4 절연층(234)을 형성하여 상부 연결 패턴들(INT3)을 보호함에 따라 상부 연결 패턴들(INT3) 내의 잔류 물질의 확산이 방지되고 상기 브릿지 불량 문제가 개선될 수 있다.
제4 절연층(234) 및 캡핑층(235)은 상기 브릿지 불량 문제를 방지하기 위한 최적의 두께를 가질 수 있고, 예를 들어 제4 절연층(234)은 캡핑층(235)보다 얇은 두께를 가질 수 있다. 예시적인 실시예에서, 제4 절연층(234)의 두께는 약 100Å 내지 약 300Å의 범위이고, 캡핑층(235)의 두께는 약 200Å 내지 약 400Å의 범위일 수 있다.
도 15를 참조하면, 캡핑층(235) 상에 제5 절연층(236)의 일부를 형성하고, 상부 연결 패턴들(INT3)과 접촉하는 댐 구조물(240)을 형성할 수 있다.
캡핑층(235) 상에 제5 절연층(236)을 일정 두께만큼 형성한 뒤, 식각 공정을 수행하여 제5 절연층(236), 캡핑층(235), 및 제4 절연층(234)을 관통하는 개구부를 형성할 수 있다. 상기 개구부는 상부 연결 패턴들(INT3)의 상면을 노출시킬 수 있다. 예시적인 실시예에서, 상기 개구부는 상부 연결 패턴들(INT3)의 일부를 함께 식각할 수 있으나, 이와 달리 상부 연결 패턴들(INT3)을 식각하지 않아 상기 개구부의 하면과 상부 연결 패턴들(INT3)의 상면이 공면을 이룰 수도 있다.
다음으로, 상기 개구부 내에 실리콘 등의 반도체 물질, 텅스텐 등의 금속 물질, 또는 질화물 계열의 물질을 채워넣고 화학적 기계적 연마(CMP) 공정을 수행하여 댐 구조물(240)을 형성할 수 있다.
본 단계에서, 상기 식각 공정의 공정 조건에서, 제4 및 제5 절연층들(234, 236)과 캡핑층(235)의 식각 속도가 다를 수 있다. 상기 식각 속도 차이로 인해 상기 개구부는 캡핑층(235)을 향하여 볼록한 모양을 가질 수 있다. 이 경우, 후속 공정을 수행하여 도 6의 반도체 장치(100c)가 제공될 수 있다.
본 단계에서, 상기 개구부의 폭을 상대적으로 크게 형성함에 따라 도 8의 반도체 장치(100e)가 제공될 수 있다.
본 단계에서, 도 12와 함께 참조할 때 제4 절연층(234)을 형성하지 않고 제4 절연층(234)을 관통하는 개구부를 형성하고 상기 물질을 채워넣은 후 캡핑층(235) 및 제5 절연층(236)을 형성함에 따라 도 9의 반도체 장치(100f)가 제공될 수 있다.
본 단계에서, 제5 절연층(236)을 형성하지 않고 캡핑층(235) 및 제4 절연층(234)을 관통하는 개구부를 형성하고 상기 물질을 채워 넣음에 따라 도 10의 반도체 장치(100g)가 제공될 수 있다.
도 16 및 도 1a 내지 도 3을 참조하면, 제5 절연층(236)을 더 형성하여 주변 회로 구조물(PERI)을 형성하고, 주변 회로 구조물(PERI) 상에 제2 기판(201), 적층 구조물(GS), 적층 구조물(GS)을 덮는 캡핑 절연층(181a, 181b), 및 제1 및 제2 상부 절연층들(182, 183)을 형성할 수 있다. 본 단계에서, 채널 구조물(CH) 및 분리 구조물(MS)을 함께 형성할 수 있다.
도 17 및 도 1a 내지 도 3을 참조하면, 식각 공정을 수행하여 캡핑 절연층(181a, 181b), 제5 절연층(236), 및 댐 구조물(240)을 관통하는 콘택 홀(H)을 형성한 뒤, 상기 식각 공정에 의한 잔류 물질 등을 제거하기 위한 세정 공정을 수행할 수 있다.
상기 세정 공정에서, 제4 절연층(234)이 콘택 홀(H)에 의해 노출되지 않음에 따라 몰드 뜯김 현상 등의 문제가 개선된 반도체 장치가 제공될 수 있다. 댐 구조물(240)은 콘택 홀(H)과 제4 절연층(234)을 이격시켜 상기 세정 공정에서 제4 절연층(234)이 제거되거나 녹는 현상을 방지하는 배리어 구조물일 수 있다.
다음으로, 도 1a 내지 도 3을 참조하면, 콘택 홀(H) 내에 도전성 물질을 채워 관통 콘택 플러그들(174)을 형성하고, 제3 상부 절연층(184) 및 배선 라인들(192)과 배선 비아(193)를 포함하는 상부 배선 구조물을 형성함으로써 반도체 장치를 제공할 수 있다.

도 18은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 18을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 12를 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.

컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 19는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 19를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 18의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 12를 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 20은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 20은 도 19의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 19의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 20을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 19 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 19과 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들, 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL, 도 16 참조)과 전기적으로 연결되는 게이트 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 10을 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각에서 댐 구조물(240)을 제4 절연층(234)을 관통하여 상부 연결 패턴들(INT3)과 접촉함으로써 관통 콘택 플러그들(174)과 제4 절연층(234)을 이격시킬 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 19 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 기판, 상기 기판 상의 회로 소자, 상기 기판 상에서 상기 회로 소자와 전기적으로 연결되고 서로 다른 높이 레벨에 배치되는 연결 패턴들을 포함하는 회로 배선 구조물, 및 상기 기판 상에서 상기 회로 소자 및 상기 회로 배선 구조물을 덮는 주변 절연 구조물을 포함하는 주변 회로 구조물;
    상기 주변 회로 구조물 상에 배치되고 상기 기판의 상부면과 수직한 제1 방향으로 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 구조물, 및 상기 채널 구조물 상에서 상기 채널 구조물과 전기적으로 연결되는 상부 배선을 포함하는 메모리 셀 구조물; 및
    상기 게이트 전극들 및 상기 상부 배선 중 적어도 하나와 상기 연결 패턴들 중 최상부에 배치된 상부 연결 패턴을 전기적으로 연결하는 관통 콘택 플러그를 포함하되,
    상기 주변 회로 구조물은 상기 상부 연결 패턴 상의 댐 구조물을 더 포함하고,
    상기 주변 절연 구조물은 상기 회로 소자를 덮으면서 상기 상부 연결 패턴의 측면을 덮는 제1 절연층, 상기 제1 절연층 상의 제2 절연층, 상기 제2 절연층 상의 캡핑층, 및 상기 캡핑층 상의 제3 절연층을 포함하고,
    상기 댐 구조물은 적어도 상기 제2 절연층을 관통하여 상기 상부 연결 패턴과 접촉하고,
    상기 관통 콘택 플러그는 상기 댐 구조물을 관통하여 상기 상부 연결 패턴과 접촉하는 하부 부분, 및 상기 하부 부분 상의 상부 부분을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 상부 연결 패턴의 상단은 상기 댐 구조물의 하단 및 상기 관통 콘택 플러그의 하단보다 높은 레벨에 위치하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 댐 구조물의 상기 하단은 상기 관통 콘택 플러그의 상기 하단보다 높은 레벨에 위치하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 상부 연결 패턴은 금속 물질 패턴, 및 상기 금속 물질 패턴의 측면 및 바닥면을 덮는 도전성 배리어층을 포함하고,
    상기 제2 절연층은 상기 금속 물질 패턴의 상면 및 상기 도전성 배리어층의 상면의 적어도 일부를 덮는 반도체 장치.
  5. 제1 항에 있어서,
    상기 댐 구조물은 상기 캡핑층을 관통하는 부분에서의 폭이 상기 캡핑층을 관통하는 부분과 인접한 영역에서의 폭보다 큰 반도체 장치.
  6. 제5 항에 있어서,
    상기 관통 콘택 플러그는 상기 댐 구조물을 관통하는 부분에서 경사진 측면을 갖는 반도체 장치.
  7. 기판, 상기 기판 상의 회로 소자, 상기 기판 상에서 상기 회로 소자와 전기적으로 연결되고 서로 다른 높이 레벨에 배치되는 연결 패턴들을 포함하는 회로 배선 구조물, 및 상기 기판 상에서 상기 회로 소자 및 상기 회로 배선 구조물을 덮는 주변 절연 구조물을 포함하는 주변 회로 구조물;
    상기 주변 회로 구조물 상에 배치되고 상기 기판의 상부면과 수직한 제1 방향으로 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 구조물, 및 상기 채널 구조물 상에서 상기 채널 구조물과 전기적으로 연결되는 상부 배선을 포함하는 메모리 셀 구조물; 및
    상기 연결 패턴들 중 최상부에 배치된 상부 연결 패턴과 상기 상부 배선 또는 상기 게이트 전극들을 전기적으로 연결하는 관통 콘택 플러그를 포함하되,
    상기 주변 절연 구조물은 상기 상부 연결 패턴 상의 캡핑층 및 상기 캡핑층과 상기 상부 연결 패턴 사이의 중간 절연층을 포함하고,
    상기 주변 회로 구조물은 적어도 상기 중간 절연층을 관통하면서, 상기 관통 콘택 플러그의 측면 일부를 둘러싸고, 상기 중간 절연층과 다른 물질을 포함하는 댐 구조물을 더 포함하고,
    상기 캡핑층은 상기 중간 절연층과 다른 절연 물질을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 중간 절연층은 실리콘 산화물을 포함하며,
    상기 캡핑층은 실리콘 질화물, 실리콘 산질화물, 또는 질화물 계열의 물질을 포함하며,
    상기 댐 구조물은 실리콘 질화물, 반도체 물질, 또는 금속 물질을 포함하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 댐 구조물은, 상기 중간 절연층에 의해 둘러싸이는 제1 부분 및 상기 캡핑층에 의해 둘러싸이는 제2 부분을 포함하며,
    상기 댐 구조물의 하면은 상기 상부 연결 패턴과 접촉하고,
    상기 댐 구조물의 상면은 상기 주변 회로 구조물의 상면보다 낮은 레벨에 위치하는 반도체 장치.
  10. 기판, 상기 기판 상의 회로 소자, 상기 기판 상에서 상기 회로 소자와 전기적으로 연결되고 서로 다른 높이 레벨에 배치되는 연결 패턴들을 포함하는 회로 배선 구조물, 및 상기 기판 상에서 상기 회로 소자 및 상기 회로 배선 구조물을 덮는 주변 절연 구조물을 포함하는 주변 회로 구조물, 상기 주변 회로 구조물 상에 배치되고 상기 기판의 상부면과 수직한 제1 방향으로 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 구조물, 및 상기 채널 구조물 상에서 상기 채널 구조물과 전기적으로 연결되는 상부 배선을 포함하는 메모리 셀 구조물, 상기 연결 패턴들 중 최상부에 배치된 상부 연결 패턴과 상기 상부 배선 또는 상기 게이트 전극들을 전기적으로 연결하는 관통 콘택 플러그, 및 상기 회로 소자와 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하되,
    상기 주변 절연 구조물은 상기 상부 연결 패턴 상의 캡핑층 및 상기 캡핑층과 상기 상부 연결 패턴 사이의 중간 절연층을 포함하고,
    상기 주변 회로 구조물은 적어도 상기 중간 절연층을 관통하면서, 상기 관통 콘택 플러그의 측면 일부를 둘러싸고, 상기 중간 절연층과 다른 물질을 포함하는 댐 구조물을 더 포함하고,
    상기 캡핑층은 상기 중간 절연층과 다른 절연 물질을 포함하는 데이터 저장 시스템.
KR1020220014981A 2022-02-04 2022-02-04 반도체 장치 및 이를 포함하는 데이터 저장 시스템 KR20230118409A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020220014981A KR20230118409A (ko) 2022-02-04 2022-02-04 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US18/047,376 US20230255031A1 (en) 2022-02-04 2022-10-18 Semiconductor devices and data storage systems including the same
EP22213848.9A EP4225005A3 (en) 2022-02-04 2022-12-15 Semiconductor devices and data storage systems including the same
CN202310089082.0A CN116568035A (zh) 2022-02-04 2023-01-29 半导体器件和包括该半导体器件的数据存储系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220014981A KR20230118409A (ko) 2022-02-04 2022-02-04 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Publications (1)

Publication Number Publication Date
KR20230118409A true KR20230118409A (ko) 2023-08-11

Family

ID=84537162

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220014981A KR20230118409A (ko) 2022-02-04 2022-02-04 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Country Status (4)

Country Link
US (1) US20230255031A1 (ko)
EP (1) EP4225005A3 (ko)
KR (1) KR20230118409A (ko)
CN (1) CN116568035A (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102239602B1 (ko) * 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102640174B1 (ko) * 2018-07-17 2024-02-26 삼성전자주식회사 3차원 반도체 소자

Also Published As

Publication number Publication date
CN116568035A (zh) 2023-08-08
EP4225005A2 (en) 2023-08-09
US20230255031A1 (en) 2023-08-10
EP4225005A3 (en) 2023-10-18

Similar Documents

Publication Publication Date Title
KR20220104459A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US20220173120A1 (en) Semiconductor devices and data storage systems including the same
KR20220060612A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
EP4225005A2 (en) Semiconductor devices and data storage systems including the same
US20230389322A1 (en) Semiconductor device and electronic system including the same
US20240178168A1 (en) Semiconductor devices and data storage systems including the same
KR20220013949A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
EP4319532A1 (en) Semiconductor devices and data storage systems including the same
US20240081064A1 (en) Semiconductor devices and data storage systems including the same
US20230083114A1 (en) Semiconductor devices and data storage systems including the same
US20230081373A1 (en) Semiconductor device and data storage system including the same
US20220367359A1 (en) Semiconductor devices and data storage systems including the same
KR20230108589A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220159313A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20240000749A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230163086A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230145774A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230025602A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230063912A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20240078910A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220166892A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20240032448A (ko) 반도체 장치의 제조 방법
KR20230115785A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20240042592A (ko) 반도체 장치 및 그의 제조 방법
KR20230073738A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템