KR102640174B1 - 3차원 반도체 소자 - Google Patents

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Abstract

3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 기판 상에 배치되며 내측 주변 패드 부분을 포함하는 주변 회로 구조물; 상기 주변 회로 구조물 상의 상부 기판; 상기 상부 기판 상에 배치되며 게이트 수평 패턴들을 포함하는 적층 구조물; 상기 상부 기판 상의 제1 영역 내에서, 상기 적층 구조물을 관통하는 수직 채널 구조물; 상기 상부 기판 상의 제2 영역 내에서, 상기 적층 구조물을 관통하는 제1 수직 지지 구조물; 및 상기 적층 구조물 및 상기 상부 기판을 관통하며 상기 내측 주변 패드 부분과 전기적으로 연결되는 내측 주변 콘택 구조물을 포함한다. 상기 제1 수직 지지 구조물의 상부면은 상기 수직 채널 구조물의 상부면과 다른 레벨에 위치하며 상기 내측 주변 콘택 구조물의 상부면과 공면을 형성한다.

Description

3차원 반도체 소자{THREE-DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 수직 채널 구조물 및 수직 지지 구조물을 포함하는 3차원 반도체 소자에 관한 것이다.
제품의 가격 경쟁력을 높이기 위하여, 반도체 소자의 집적도 향상에 대한 요구가 심화되고 있다. 반도체 소자의 집적도를 향상시키기 위하여, 게이트들을 기판의 수직 방향으로 적층시키는 3차원 구조의 반도체 소자가 개발되고 있지만, 적층되는 게이트들의 수를 점점 증가시키면서, 예상치 못한 문제들이 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 3차원 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 기판 상에 배치되며 내측 주변 패드 부분을 포함하는 주변 회로 구조물; 상기 주변 회로 구조물 상의 상부 기판; 상기 상부 기판 상에 배치되며 게이트 수평 패턴들을 포함하는 적층 구조물; 상기 상부 기판 상의 제1 영역 내에서, 상기 적층 구조물을 관통하는 수직 채널 구조물들; 상기 상부 기판 상의 제2 영역 내에서, 상기 적층 구조물을 관통하는 제1 수직 지지 구조물; 및 상기 적층 구조물 및 상기 상부 기판을 관통하며 상기 내측 주변 패드 부분과 전기적으로 연결되는 내측 주변 콘택 구조물을 포함한다. 상기 제1 수직 지지 구조물의 상부면은 상기 수직 채널 구조물의 상부면과 다른 레벨에 위치하며 상기 내측 주변 콘택 구조물의 상부면과 공면을 형성한다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 기판 상에 배치되며 내측 주변 패드 부분을 포함하는 주변 회로 구조물; 상기 주변 회로 구조물 상의 상부 기판; 상기 상부 기판 상에 배치되고, 게이트 수평 패턴들을 포함하는 적층 구조물; 상기 상부 기판 상에 배치되며 상기 적층 구조물을 관통하는 분리 구조물들; 상기 상부 기판 상에 배치되며 상기 적층 구조물을 관통하는 수직 채널 구조물; 상기 상부 기판 상에 배치되며 상기 적층 구조물을 관통하는 수직 지지 구조물; 및 상기 적층 구조물 및 상기 상부 기판을 차례로 관통하며 아래로 연장되어 상기 주변 패드 부분과 접촉하는 주변 콘택 구조물을 포함한다. 상기 수직 채널 구조물은 상기 수직 지지 구조물을 구성하는 물질 층과 다른 물질 층들을 포함하고, 상기 주변 콘택 구조물의 상부면 및 상기 수직 지지 구조물의 상부면은 상기 수직 채널 구조물의 상부면 보다 높은 레벨에 위치한다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 기판 상에 배치되고, 내측 주변 패드 부분을 포함하는 주변 회로 구조물; 상기 주변 회로 구조물 상의 상부 기판; 상기 상부 기판 상에 배치되고, 게이트 수평 패턴들을 포함하는 적층 구조물, 상기 게이트 수평 패턴들은 상기 상부 기판 상의 제1 영역 내에서 서로 이격되면서 상기 상부 기판의 상부면과 수직한 수직 방향으로 적층되고, 상기 제1 영역으로터 상기 상부 기판의 상부면과 평행한 제1 수평 방향으로 연장되어, 상기 상부 기판 상의 제2 영역 내에서 계단 모양으로 배열되는 패드 영역들을 포함하고; 상기 상부 기판 상에 배치되며 상기 제1 영역 및 상기 제2 영역을 가로지르며 상기 적층 구조물을 관통하는 분리 구조물들; 상기 분리 구조물들 사이에서, 상기 상부 기판 상의 상기 제1 영역 내에 배치되며 상기 적층 구조물을 관통하는 수직 채널 구조물; 상기 분리 구조물들 사이에서, 상기 상부 기판 상의 상기 제2 영역 내에 배치되며 상기 적층 구조물을 관통하는 수직 지지 구조물; 및 상기 내측 주변 패드 부분과 접촉하며 상부로 연장되어 상기 상부 기판 및 상기 적층 구조물을 차례로 지나는 주변 콘택 구조물을 포함하되, 상기 분리 구조물들, 상기 주변 콘택 구조물 및 상기 수직 지지 구조물의 상부면들은 상기 수직 채널 구조물의 상부면 보다 높은 레벨에 위치한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 수직 방향으로 적층되는 게이트들의 수를 증가시키어 집적도를 향상시키면서도 생산성을 증가시킬 수 있는 3차원 반도체 소자를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 메모리 어레이 영역을 개념적으로 나타낸 회로도이다.
도 2a 내지 도 3d는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타내는 도면들이다.
도 4a는 도 3c의 'A'로 표시된 부분을 확대한 부분 확대도이다.
도 4b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 일부 구성요소를 나타낸 단면도이다.
도 4c는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 일부 구성요소를 설명하기 위하여 개념적으로 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 도면들이다.
도 8 내지 도 9b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 도면들이다.
도 10은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 11 내지 도 12b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 도면들이다.
도 13은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 14a 내지 도 23b는 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 나타내는 단면도들이다.
도 14a 내지 도 23b는 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 나타내는 단면도들이다.
도 24 내지 도 26b는 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 변형 예를 나타내는 단면도들이다.
도 27은 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 변형 예를 나타내는 단면도이다.
도 1a를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(1)는 메모리 어레이 영역(MA), 로우 디코더(3), 페이지 버퍼(4), 컬럼 디코더(5) 및 제어 회로(6)를 포함할 수 있다. 상기 메모리 어레이 영역(MA)은 메모리 블록들(BLK)을 포함할 수 있다.
상기 메모리 어레이 영역(MA)은 복수의 행과 열을 따라 배열된 메모리 셀들을 포함할 수 있다. 상기 메모리 어레이 영역(MA)에 포함되는 상기 메모리 셀들은, 워드 라인들(WL), 적어도 하나의 공통 소스 라인(CSL), 스트링 선택 라인들(SSL), 적어도 하나의 접지 선택 라인(GSL) 등을 통해 로우 디코더(3)와 전기적으로 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(4) 및 컬럼 디코더(5)와 전기적으로 연결될 수 있다.
일 실시예에서, 상기 메모리 셀들 중에서, 동일한 행을 따라 배열되는 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(3)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록들(BLK)의 워드 라인들(WL)에 구동 신호를 제공할 수 있다. 예를 들어, 상기 로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 상기 메모리 블록들(BLK)에 전기적으로 연결된 상기 워드 라인들(WL), 상기 공통 소스 라인(CSL), 상기 스트링 선택 라인들(SSL) 및 상기 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
상기 페이지 버퍼(4)는 상기 비트 라인들(BL)을 통해 상기 메모리 어레이 영역(MA)과 전기적으로 연결될 수 있다. 상기 페이지 버퍼(4)는 상기 컬럼 디코더(5)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 연결될 수 있다. 상기 페이지 버퍼(4)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 상기 페이지 버퍼(4)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 상기 페이지 버퍼(4)는 제어 로직으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인(BL)에 이를 제공할 수 있다.
상기 컬럼 디코더(5)는 상기 페이지 버퍼(4)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 상기 컬럼 디코더(5)는 외부에서 입력된 어드레스를 디코딩하여, 상기 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
상기 컬럼 디코더(5)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록(BLK)의 상기 비트 라인들(BL)에 데이터 정보를 제공할 수 있다.
상기 제어 회로(6)는 반도체 소자(1)의 전반적인 동작을 제어할 수 있다. 상기 제어 회로(6)는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(6)는 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 상기 제어 회로(6)는 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
도 1b를 참조하여 도 1a에서 설명한 반도체 소자(1)의 상기 메모리 어레이 영역(도 1a의 MA) 내에 배치되는 회로의 예시적인 예를 설명하기로 한다. 도 1b는 상기 메모리 어레이 영역(도 1a의 MA)을 개념적으로 나타낸 회로도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 공통 소스 라인(CSL), 비트라인들(BL), 상기 공통 소스 라인(CSL)과 상기 비트라인들(BL) 사이에 배치되는 복수의 셀 스트링(CSTR)을 포함할 수 있다. 상기 공통 소스 라인(CSL), 상기 비트라인들(BL), 및 복수의 셀 스트링(CSTR)은 메모리 어레이 영역(MA) 내에 배치될 수 있다.
상기 복수의 셀 스트링(CSTR)은 각각의 상기 비트라인들(BL)에 병렬로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)의 각각은 직렬로 연결될 수 있는 하부 선택 트랜지스터(GST), 메모리 셀들(MCT) 및 상부 선택 트랜지스터(SST)를 포함할 수 있다.
상기 메모리 셀들(MCT)은 상기 하부 선택 트랜지스터(GST)와 상기 상부 선택 트랜지스터(SST) 사이에서 직렬 연결될 수 있다. 상기 메모리 셀들(MCT)의 각각은 정보를 저장할 수 있는 정보 저장 영역들을 포함할 수 있다.
상기 상부 선택 트랜지스터(SST)는 상기 비트라인들(BL)과 전기적으로 연결될 수 있고, 상기 하부 선택 트랜지스터(GST)는 상기 공통 소스 라인(CSL)과 전기적으로 연결될 수 있다.
상기 상부 선택 트랜지스터(SST)는 복수개가 배치될 수 있으며, 스트링 선택 라인들(SSL)에 의해 제어될 수 있다. 상기 메모리 셀들(MCT)은 복수개의 워드라인들(WL)에 의해 제어될 수 있다.
상기 하부 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터(GST)의 소스에 공통으로 연결될 수 있다.
예시적인 예에서, 상기 상부 선택 트랜지스터(SST)는 스트링 선택 트랜지스터일 수 있고, 상기 하부 선택 트랜지스터(GST)는 접지 선택 트랜지스터일 수 있다.
다음으로, 도 2a, 도 2b, 및 도 3a 내지 도 3d를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 설명하기로 한다. 도 2a 내지 도 3d에서, 도 2a는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타내는 개념적인 평면도이고, 도 2b는 도 2a의 일부 구성요소, 예를 들어 제1 수직 지지 구조물(155)과 제1 내측 주변 콘택 구조물(183a)을 개념적으로 나타낸 평면도이고, 도 3a는 도 2a의 I-I'선을 따라 취해진 영역을 나타낸 개념적인 단면도이고, 도 3b는 도 2a의 II-II'선을 따라 취해진 영역을 나타낸 개념적인 단면도이고, 도 3c는 도 2a의 III-III'선 및 IV-IV'선을 따라 취해진 영역들을 나타낸 개념적인 단면도이고, 도 3d는 도 2a의 V-V'선을 따라 취해진 영역을 나타낸 단면도이다.
도 2a 내지 도 3d를 참조하면, 하부 기판(50) 상에 주변 회로 구조물(80)이 배치될 수 있다. 상기 하부 기판(50)은 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다. 예를 들어, 상기 하부 기판(50)은 단결정 실리콘 기판일 수 있다. 상기 주변 회로 구조물(80)은 도 1a에서 설명한 상기 로우 디코더(3), 상기 페이지 버퍼(4), 및/또는 컬럼 디코더(5) 중 적어도 하나를 포함할 수 있다.
상기 주변 회로 구조물(80)은 주변 트랜지스터들(PTR), 상기 주변 트랜지스터들(PTR)과 전기적으로 연결될 수 있는 주변 배선 구조물(66), 및 상기 주변 트랜지스터들(PTR) 및 상기 주변 배선 구조물(66)을 덮는 하부 절연 층(70)을 포함할 수 있다.
상기 주변 트랜지스터들(PTR)은 상기 하부 기판(50)에서 필드 영역들(55f)에 의해 한정될 수 있는 활성 영역들(55a) 상에 형성되는 주변 게이트들(PG)을 포함할 수 있다.
상기 주변 배선 구조물(66)은 하부 주변 배선들(62) 및 상기 하부 주변 배선들(62) 상의 상부 주변 배선들(64)을 포함할 수 있다. 상기 상부 주변 배선들(64) 및 상기 하부 주변 배선들(62)은 텅스텐 또는 구리 등과 같은 금속성 물질로 형성될 수 있다. 각각의 상기 상부 주변 배선들(64)은 각각의 상기 하부 주변 배선들(62)의 두꼐(t1) 보다 큰 두께(t2)를 가질 수 있다.
상기 주변 회로 구조물(80) 상에 상부 기판(103)이 배치될 수 있다. 예시적인 예에서, 상기 상부 기판(103)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 예를 들어, 상기 상부 기판(103)은 폴리 실리콘 기판으로 형성될 수 있다.
상기 상부 기판(103)을 관통하는 제1 관통 영역(106)이 배치될 수 있다. 상기 제1 관통 영역(106)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 상부 기판(103)의 외측을 둘러싸는 중간 절연 층(109)이 배치될 수 있다. 상기 중간 절연 층(109)은 상기 제1 관통 영역(106)과 동일한 물질로 형성될 수 있다.
상기 상부 기판(103) 상에 적층 구조물(173)이 배치될 수 있다. 상기 적층 구조물(173)은 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)을 포함할 수 있다.
상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)은 제1 영역(A1) 내에서 수직 방향(Z)으로 서로 이격되면서 적층되고, 상기 제1 영역(A1)으로부터 제2 영역(A2) 내로 제1 수평 방향(X)으로 연장되어 계단 모양으로 배열되는 패드 영역들(P)을 포함할 수 있다. 상기 패드 영역들(P)은 도면에 도시된 형태의 계단 모양에 한정되지 않으며 다양한 형태로 변형될 수 있다. 상기 수직 방향(Z)은 상기 상부 기판(103)의 상부면(103s)과 수직한 방향일 수 있고, 상기 제1 수평 방향(X)은 상기 상부 기판(103)의 상부면(103s)과 평행 또는 수평한 방향일 수 있다.
실시 예들에서, 상기 제1 영역(A1)은 도 1a및 도 1b에서 설명한 메모리 어레이 영역(도 1a 및 도 1b의 MA) 또는 상기 메모리 어레이 영역(도 1a 및 도 1b의 MA)이 위치하는 영역일 수 있다. 따라서, 상기 제1 영역(A1)은 '메모리 어레이 영역(MA)'으로 지칭될 수도 있다.
실시 예들에서, 상기 제2 영역(A2)은 상기 제1 영역(A1)의 어느 한 측 또는 양 측에 위치할 수 있다. 상기 제2 영역(A2)은 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)이 상기 제1 영역(A1)으로부터 연장되어 상기 패드 영역들(P)이 형성되는 영역일 수 있다. 따라서, 상기 제2 영역(A2)은 '연장 영역'으로 지칭될 수도 있다.
실시 예들에서, 상기 적층 구조물(173) 중에서 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)이 형성되지 않는 상기 상부 기판(103) 상의 영역은 엣지 영역(B)으로 지칭하기로 하고, 상기 상부 기판(103)의 외측에 위치하는 상기 중간 절연 층(109) 상의 영역은 외측 영역(C)으로 지칭하기로 한다.
상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)은 하부 게이트 수평 패턴(170L), 상기 하부 게이트 수평 패턴(170L) 상의 상부 게이트 수평 패턴(170U), 상기 하부 게이트 수평 패턴(170L)과 상기 상부 게이트 수평 패턴(170U) 사이의 중간 게이트 수평 패턴들(170M1, 170M2)을 포함할 수 있다.
상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)은 상기 제1 영역(A1) 내에 배치되며 상기 제1 영역(A1)으로부터 상기 제2 영역(A2) 내로 연장될 수 있다. 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U) 중 일부 수평 패턴들 상에 상기 제1 영역(A1)과 이격되며 상기 제2 영역(A2) 내에 위치하는 플로팅 수평 패턴(170f)이 배치될 수 있다.
상기 패드 영역들(P)은 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U) 및 상기 플로팅 수평 패턴들(170f) 중에서 상대적으로 상부에 위치하는 수평 패턴들과 중접하는 않는 수평 패턴의 영역으로 정의할 수 있고, 최상위에 위치하는 패드 영역은 상기 제2 영역(A2) 내에 위치하는 상기 상부 게이트 수평 패턴(170U)의 영역으로 정의할 수 있다.
예시적인 예에서, 도면에 도시되는 상기 패드 영역들(P)이 배열되는 계단 모양은 도 3a 및 도 3b에서와 같이 상기 제1 수평 방향(X)으로 보았을 때, 상기 제1 영역(A1)으로부터 멀어지면서 제1 단차로 낮아지는 제1 계단, 상기 제1 계단과 마주보며 제1 단차로 높아지는 제2 계단, 상기 제2 계단으로부터 상기 제1 단차보다 큰 제2 단차로 낮아지는 제3 계단, 상기 제1 단차로 낮아지는 제4 계단이 차례로 배열되는 모양일 수 있고, 도 3d에서와 같이, 제2 수평 방향(Y)으로 보았을 때, 어느 하나의 분리 구조물(184)을 기준으로 하여 양 옆으로 상기 제1 단차로 낮아지는 계단을 포함할 수 있다. 상기 제2 수평 방향(Y)은 상기 상부 기판(103)의 상부면(103s)과 평행 또는 수평하며, 상기 제1 수평 방향(X)과 수직할 수 있다.상기 패드 영역들(P)은 도 2a, 도 3a, 도 3b 및 도 3d에 도시되는 계단 모양 뿐만 아니라, 다양한 형태의 계양 모양으로 변형되어 배열될 수도 있다.
상기 중간 게이트 수평 패턴들(170M1, 170M2)은 제1 중간 게이트 수평 패턴들(170M1) 및 상기 제1 중간 게이트 수평 패턴들(170M1) 상의 제2 중간 게이트 수평 패턴들(170M2)을 포함할 수 있다.
예시적인 예에서, 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)은 게이트 전극들일 수 있다.
예시적인 예에서, 상기 하부 게이트 수평 패턴(170L)은 도 1a 및 도 1b에서 설명한 접지 선택 라인(GSL)일 수 있다.
예시적인 예에서, 상기 상부 게이트 수평 패턴(170U)은 도 1a 및 도 1b에서 설명한 스트링 선택 라인(SSL)일 수 있다.
예시적인 예에서, 상기 상부 게이트 수평 패턴(170U)은 상기 수직 방향(Z)으로 복수개, 예를 들어 2개로 구성될 수 있다.
예시적인 예에서, 상기 중간 게이트 수평 패턴들(170M1, 170M2)은 일부 또는 전체가 도 1a 및 도 1b에서 설명한 워드라인들(WL)일 수 있다. 예를 들어, 상기 중간 게이트 수평 패턴들(170M1, 170M2) 중에서 일부는 더미 워드라인 또는 더미 게이트일 수 있다. 예를 들어, 상기 중간 게이트 수평 패턴들(170M1, 170M2) 중에서, 상기 하부 게이트 수평 패턴(170L)에 가장 가까운 중간 게이트 수평 패턴 및 상기 상부 게이트 수평 패턴(170U)에 가장 가까운 중간 게이트 수평 패턴은 전기적 신호가 인가되지 않는 더미 게이트일 수 있다.
상기 적층 구조물(173)은 층간 절연층들(112)을 포함할 수 있다. 상기 층간 절연 층들(112)은 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)과 교대로 반복적으로 적층될 수 있다. 예를 들어, 각각의 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)의 하부에 상기 층간 절연 층들(112)이 배치될 수 있다. 상기 층간 절연 층들(112)은 실리콘 산화물로 형성될 수 있다.
제1 상부 절연 층(120) 및 제2 상부 절연 층(125)이 배치될 수 있다. 상기 제1 및 제2 상부 절연 층들(120, 125)은 공면을 이루는 상부면을 가질 수 있다.
상기 제1 상부 절연 층(120)은 상기 제1 영역(A1) 내에 배치될 수 있고, 상기 제2 상부 절연 층(125)은 상기 제1 영역(A1)이외의 영역, 즉 상기 제2 영역(A2), 상기 엣지 영역(B) 및 상기 외측 영역(C) 내에 배치될 수 있다. 상기 제1 영역(A1) 내의 상기 적층 구조물(173)은 상기 제1 상부 절연 층(120)에 의해 덮일 수 있고, 상기 제2 영역(A2) 내의 상기 적층 구조물(173)은 상기 제2 상부 절연 층(125)에 의해 덮일 수 있다.
상기 제2 영역(A2) 내에서, 상기 적층 구조물(173)을 관통하는 제2 관통 영역(127)이 배치될 수 있다. 상기 제2 관통 영역(127)은 상기 적층 구조물(173)을 관통하며 상기 수직 방향(Z)으로 연장되어 상기 제2 상부 절연 층(125)을 관통할 수 있다. 상기 제2 관통 영역(127)은 실리콘 산화물을 포함할 수 있다. 상기 제2 관통 영역(127)은 상기 제1 관통 영역(106)과 중첩할 수 있다.
상기 제1 및 제2 상부 절연 층들(120, 125) 및 상기 제2 관통 영역(127) 상에 복수의 캐핑 절연 층들이 배치될 수 있다. 상기 복수의 캐핑 절연 층들은 차례로 적층되는 제1 캐핑 절연 층(148), 제2 캐핑 절연 층(185) 및 제3 캐핑 절연 층(187)을 포함할 수 있다. 상기 제1 내지 제3 캐핑 절연 층들(148, 185, 187)의 각각은 산화물 계열의 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
상기 제1 영역(A1) 내에서, 상기 적층 구조물(173)을 관통하는 수직 채널 구조물들(146c)이 배치될 수 있다. 상기 수직 채널 구조물들(146c)은 상기 적층 구조물(173)을 관통하며 상기 수직 방향(Z)으로 연장되어 상기 제1 상부 절연 층(120)을 관통할 수 있다.
상기 제2 영역(A2) 내에서, 상기 적층 구조물(173)을 관통하는 제1 수직 지지 구조물들(155)이 배치될 수 있다. 상기 제1 수직 지지 구조물들(155)은 상기 수직 방향(Z)으로 연장되어 상기 제2 상부 절연 층(125) 및 상기 제1 캐핑 절연 층(148)을 관통할 수 있다. 상기 상부 기판(103) 상에 배치되며 상기 적층 구조물(173)과 이격되는 외측 수직 구조물들(155e)이 배치될 수 있다. 상기 외측 수직 구조물들(155e)은 상기 제1 수직 지지 구조물들(155)과 동일한 물질 및 동일한 구조로 형성될 수 있기 때문에, 이하에서 상기 제1 수직 지지 구조물들(155)을 위주로 설명하며 상기 외측 수직 구조물들(155e)에 대한 자세한 설명은 생략하기로 한다.
상기 상부 주변 배선(64)의 제1 내측 패드 부분(64a) 상에 제1 내측 주변 콘택 구조물(183a)이 배치될 수 있다. 상기 제1 내측 콘택 구조물(183a)은 상기 상부 주변 배선(64)의 상기 제1 내측 패드 부분(64a)과 접촉하며 상기 수직 방향(Z)으로 연장되어 상기 하부 절연 층(70), 상기 제1 관통 영역(106), 상기 제2 관통 영역(127) 및 상기 제1 캐핑 절연 층(148)을 차례로 관통할 수 있다.
상기 상부 주변 배선(64)의 외측 주변 패드 부분(64b) 상에 외측 주변 콘택 구조물(183b)이 배치될 수 있다. 상기 외측 주변 콘택 구조물(183b)은 상기 상부 주변 배선(64)의 상기 외측 주변 패드 부분(64b)과 접촉하며 상기 수직 방향(Z)으로 연장되어 상기 하부 절연 층(70), 상기 중간 절연 층(109), 상기 제2 상부 절연 층(125) 및 상기 제1 캐핑 절연 층(148)을 차례로 관통할 수 있다.
상기 제1 내측 주변 콘택 구조물(183a) 및 상기 외측 주변 콘택 구조물(183b)은 서로 동일한 단면 구조 및 서로 동일한 평면 모양을 가질 수 있다. 예를 들어, 상기 제1 내측 주변 콘택 구조물(183a) 및 상기 외측 주변 콘택 구조물(183b)의 각각은 도전성 기둥(conductive pillar, 180) 및 상기 도전성 기둥(180)의 측면을 둘러싸는 콘택 스페이서(157)를 포함할 수 있다. 상기 도전성 기둥(180)은 TiN 등과 같은 금속 질화물 및/또는 텅스텐 등과 같은 금속으로 형성될 수 있다.
상기 상부 기판(103) 상에 서로 이격되는 제1 수직 지지 구조물들(155)이 배치될 수 있다. 상기 제1 수직 지지 구조물들(155)은 상기 제2 영역(A2) 내에서 상기 적층 구조물(173)을 관통할 수 있다.
예시적인 예에서, 평면으로 보았을 때, 상기 제1 수직 지지 구조물들(155)의 각각은 폭 보다 큰 길이를 갖는 모양일 수 있다. 예를 들어, 도 2b에서와 같은 평면으로 보았을 때, 상기 제1 수직 지지 구조물들(155)의 각각은 단축 방향(d1)을 갖는 길쪽한 모양일 수 있다. 평면으로 보았을 때, 상기 제1 내측 주변 콘택 구조물(183a)의 상기 콘택 스페이서(157)는 상기 도전성 기둥(180)을 일정한 두께(d2)로 둘러싸는 링 모양일 수 있다.
상기 콘택 스페이서(157) 및 상기 제1 수직 지지 구조물들(155)은 동시에 형성된 절연성 물질을 포함할 수 있다. 상기 콘택 스페이서(157) 및 상기 제1 수직 지지 구조물들(155)은 서로 동일한 반도체 공정, 예를 들어 원자층 증착 공정(ALD)을 진행하여, 동시에 형성되는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 콘택 스페이서(157) 및 상기 제1 수직 지지 구조물들(155)은 원자층 증착 공정(ALD)으로 동시에 형성되는 실리콘 산화물로 형성될 수 있다.
상기 콘택 스페이서(157) 및 상기 제1 수직 지지 구조물들(155)은 동시에 형성된 절연성 물질을 포함할 수 있으므로, 상기 콘택 스페이서(157) 및 상기 제1 수직 지지 구조물들(155)은 물질의 조성 및 성질이 서로 동일한 절연성 물질(e.g., 실리콘 산화물)을 포함할 수 있다. 여기서, 물질의 성질은 상기 콘택 스페이서(157) 및 상기 제1 수직 지지 구조물들(155)을 구성하는 물질의 밀도 또는 물질의 단단함(hardness)을 포함할 수 있다.
상기 제1 수직 지지 구조물들(155), 상기 제1 내측 주변 콘택 구조물(183a) 및 상기 외측 주변 콘택 구조물(183b)은 공면을 이루는 상부면들을 가질 수 있다. 따라서, 상기 제1 수직 지지 구조물들(155), 상기 제1 내측 주변 콘택 구조물(183a) 및 상기 외측 주변 콘택 구조물(183b)의 상부면들은 상기 상부 기판(103)의 상기 상부면(103s)으로부터의 높이가 서로 동일할 수 있다.
상기 제1 영역(A1) 내에서, 상기 적층 구조물(173)을 관통하는 수직 채널 구조물들(146c)이 배치될 수 있다. 상기 수직 채널 구조물들(146)은 상기 적층 구조물(173)을 관통하며 상기 수직 방향(Z)으로 연장되어 상기 제1 상부 절연 층(120)을 관통할 수 있다.
예시적인 예에서, 상기 수직 채널 구조물들(146)의 상부면들은 상기 제1 수직 지지 구조물들(155)의 상부면들과 다른 레벨에 위치할 수 있다. 예를 들어, 상기 수직 채널 구조물들(146)의 상부면들은 상기 제1 수직 지지 구조물들(155)의 상부면들 보다 낮은 레벨에 위치할 수 있다. 예를 들어, 상기 수직 채널 구조물들(146)의 상부면들과 상기 상부 기판(103)의 상기 상부면(103s) 사이의 거리는 상기 제1 수직 지지 구조물들(155)의 상부면들과 상기 상부 기판(103)의 상기 상부면(103s) 사이의 거리 보다 작을 수 있다.
상기 제1 영역(A1) 내에서, 상기 적층 구조물(173)을 관통하는 제2 수직 지지 구조물들(146s)이 배치될 수 있다. 상기 제2 수직 지지 구조물들(146s)의 상부면들은 상기 제1 수직 지지 구조물들(155)의 상부면과 다른 레벨에 위치할 수 있다. 상기 제2 수직 지지 구조물들(146s)의 상부면들은 상기 제1 수직 지지 구조물들(155)의 상부면 보다 낮은 레벨에 위치할 수 있다.
평면으로 보았을 때, 각각의 상기 제2 수직 지지 구조물들(146s) 및 각각의 상기 수직 채널 구조물들(146c)은 서로 동일한 폭을 가질 수 있다.
평면으로 보았을 때, 각각의 상기 제1 수직 지지 구조물들(155)의 평면 모양은 각각의 상기 제2 수직 지지 구조물들(146s)의 평면 모양과 다를 수 있다. 예를 들어, 평면으로 보았을 때, 각각의 상기 제1 수직 지지 구조물들(155)의 평면 모양은 길쭉한 모양 또는 폭 보다 길이가 큰 모양일 수 있고, 각각의 상기 제2 수직 지지 구조물들(146s)은 원 모양일 수 있다.
상기 제2 수직 지지 구조물들(146s)은 상기 수직 채널 구조물들(146)과 동일한 크기, 동일한 단면 구조 및 동일한 물질 층들로 형성될 수 있다. 따라서, 상기 제2 수직 지지 구조물들(146s)의 단면 구조 및 물질 층들은 상기 수직 채널 구조물들(146)에 대한 설명으로부터 이해될 수 있으므로, 여기서 자세한 설명은 생략하기로 한다.
상기 상부 기판(103) 상에 분리 구조물들(184)이 배치될 수 있다. 예시적인 예에서, 상기 분리 구조물들(184)은 상기 적층 구조물(173)을 관통할 수 있다. 상기 분리 구조물들(184)은 상기 제1 영역(A1) 내에서 상기 적층 구조물(173)을 관통하며 상기 수직 방향(Z)으로 연장되어 상기 제1 상부 절연 층(120) 및 상기 제1 캐핑 절연 층(148)을 관통할 수 있다. 상기 분리 구조물들(184) 중 일부는 상기 제1 영역(A1) 및 상기 제2 영역(A2)을 가로지를 수 있고, 나머지는 상기 제2 영역(A2) 내에 위치할 수 있다. 상기 분리 구조물들(184)은 상기 적층 구조물(173)을 관통하며 상기 제1 수평 방향(X)으로 연장되어, 상기 적층 구조물(173)을 상기 제2 수평 방향(Y)으로 분리 또는 이격시킬 수 있다.
상기 제1 영역(A1) 및 상기 제2 영역(A2)을 가로지르는 상기 분리 구조물들(184) 사이에서, 상기 적층 구조물(173)은 상기 제2 영역(A2) 내의 상기 제2 관통 영역(127)에 의해 완전히 절단되지 않고 상기 제2 관통 영역(127) 주위의 연결 영역(173i)을 통하여 연속적으로 이어질 수 있다. 예를 들어, 상기 제2 영역(A2) 내에서 패드 영역들을 갖는 게이트 수평 패턴들, 예를 들어 상기 제1 및 제2 중간 게이트 수평 패턴들(170M1, 170M2) 및 상기 하부 게이트 수평 패턴(170L)은 패드 영역들(P)로부터 상기 제2 관통 영역(127) 주위, 즉 상기 연결 영역(173i)을 지나서 상기 제1 영역(A1) 내로 연속적으로 연장될 수 있다.
상기 분리 구조물들(184)의 각각은 분리 코어 패턴(181) 및 상기 분리 코어 패턴(181)의 측면 상의 분리 스페이서(175)를 포함할 수 있다. 상기 분리 코어 패턴(181)은 도전성 물질로 형성될 수 있다. 예시적인 예에서, 상기 분리 코어 패턴(181)은 공통 소스 라인일 수도 있다. 상기 분리 스페이서(175)는 절연성 물질로 형성될 수 있다. 예를 들어, 상기 분리 스페이서(175)는 실리콘 산화물로 형성될 수 있다.
상기 적층 구조물(173)은 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)의 상부면 및 하부면을 덮으며, 일부 측면으로 연장될 수 있는 추가 유전체 층(168)을 더 포함할 수 있다. 예를 들어, 상기 추가 유전체 층(168)은 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)과 상기 수직 채널 구조물들(146c) 사이, 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)과 상기 제2 수직 지지 구조물들(146s) 사이, 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)과 절연성 패턴(133) 사이, 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)과 상기 제2 관통 영역(127) 사이, 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)과 상기 제2 상부 절연 층(125) 사이, 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)과 상기 제1 수직 지지 구조물들(155) 사이에 개재될 수 있다. 상기 추가 유전체 층(168)은 알루미늄 산화물 등과 같은 고유전체(high-k dielectric)으로 형성될 수 있다.
상기 수직 채널 구조물들(146c) 상의 비트라인 콘택 플러그들(191), 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)의 패드 영역들(P) 상의 게이트 콘택 플러그들(189), 상기 제1 내측 주변 콘택 구조물(183a) 상의 제1 주변 콘택 플러그(192a) 및 상기 외측 주변 콘택 구조물(183b) 상의 제2 주변 콘택 플러그(192b)가 배치될 수 있다.
상기 제3 캐핑 절연 층(187) 상에 비트라인들(193b), 스트링 선택 게이트 연결 배선(193s), 워드라인 연결 배선들(193w), 접지 선택 게이트 연결 배선(193g), 제1 내측 주변 연결 배선(194a), 및 외측 주변 연결 배선(194b)가 배치될 수 있다.
상기 비트라인들(193b)은 상기 비트라인 콘택 플러그들(191)을 통하여 상기 수직 채널 구조물들(146c)과 전기적으로 연결될 수 있다. 상기 스트링 선택 게이트 연결 배선(193s)은 상기 상부 게이트 수평 패턴(170U)의 패드 영역(P) 상의 게이트 콘택 플러그(189)를 통하여 상기 상부 게이트 수평 패턴(170U)과 전기적으로 연결될 수 있다. 상기 워드라인 연결 배선들(193w)은 워드라인들일 수 있는 상기 제1 및 제2 중간 게이트 수평 패턴들(170M1, 170M2) 상의 콘택 플러그들(189)을 통하여 상기 제1 및 제2 중간 게이트 수평 패턴들(170M1, 170M2)과 전기적으로 연결될 수 있다. 상기 접지 선택 게이트 연결 배선(193g)은 상기 하부 게이트 수평 패턴(170L)의 패드 영역 상의 콘택 플러그를 통하여 상기 하부 게이트 수평 패턴(170L)과 전기적으로 연결될 수 있다.
상기 제1 내측 주변 연결 배선(194a)은 상기 스트링 선택 라인 연결 배선(193s) 및 상기 워드라인 연결 배선들(193w) 중 적어도 일부와 연결될 수 있다. 상기 외측 주변 연결 배선(194b)은 상기 접지 선택 라인 연결 배선(193g) 및 상기 워드라인 연결 배선들(193w) 중 적어도 일부와 연결될 수 있다. 따라서, 상기 워드라인 연결 배선들(193w)은 상기 제1 내측 주변 연결 배선(194a) 및 상기 외측 주변 연결 배선(194b)을 통하여, 상기 주변 회로 구조물(80) 내의 주변 회로에 연결될 수 있다.
예시적인 예에서, 상기 중간 게이트 수평 패턴들(170M1, 170M2) 중에서 더미 워드라인 또는 더미 게이트일 수 있는 중간 게이트 수평 패턴들 상에 위치하는 게이트 콘택 플러그들(189)은 더미 게이트 콘택 플러그들(189d)로 지칭될 수 있다. 이와 같은 더미 게이트 콘택 플러그들(189d)은 상기 워드라인 연결 배선들(193w)과 이격될 수 있다.
실시예들에서, 상기 수직 채널 구조물들(146c)은 상기 제1 영역(A1) 내에서 상기 분리 구조물들(184) 사이에 배치될 수 있고, 상기 제1 수직 지지 구조물들(155)은 상기 제2 영역(A2) 내에서 상기 분리 구조물들(184) 사이에 배치될 수 있다.
다음으로, 도 4a를 참조하여 상기 수직 채널 구조물(146c)의 예시적인 예에 대하여 설명하기로 한다. 도 4a는 도 3c의 'A'로 표시된 부분을 확대한 부분 확대도이다.
도 2a 내지 도 3d과 함께, 도 4a를 참조하면, 상기 수직 채널 구조물(146c)은 채널 반도체 층(140) 및 상기 채널 반도체 층(140)과 적층 구조물(173) 사이에 배치되는 게이트 유전체 구조물(138)을 포함할 수 있다.
예시적인 예에서, 상기 수직 채널 구조물(146c)은 반도체 패턴(136), 상기 반도체 패턴(136) 상의 수직 코어 패턴(142), 상기 수직 코어 패턴(142) 상의 패드 패턴(144)을 더 포함할 수 있다.
상기 채널 반도체 층(140)은 상기 반도체 패턴(136)과 접촉하며 상기 수직 코어 패턴(142)의 외측면을 둘러싸도록 배치될 수 있다. 상기 게이트 유전체 구조물(138)은 상기 채널 반도체 층(140)의 외측면을 둘러싸도록 배치될 수 있다. 상기 반도체 패턴(136)은 에스이지(SEG) 공정에 의해 형성될 수 있는 에피택시얼 물질 층일 수 있다. 상기 수직 코어 패턴(142)은 절연성 물질(e.g., 실리콘 산화물 등)로 형성될 수 있다. 상기 패드 패턴(144)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있으며, 드레인 영역일 수 있다. 상기 패드 패턴(144)은 상기 상부 게이트 수평 패턴(170U) 보다 높은 레벨에 배치될 수 있다. 상기 수직 채널 구조물(146c)의 상기 패드 패턴(144)은 앞에서 상술한 비트라인 콘택 플러그(191)와 접촉하며 전기적으로 연결될 수 있다.
예시적인 예에서, 상기 채널 반도체 층(140)은 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)을 관통할 수 있다. 상기 수직 채널 구조물(146c)이 반도체 패턴(136)을 더 포함하는 경우에, 상기 반도체 패턴(136)은 상기 하부 게이트 수평 패턴(170L)을 관통하고, 상기 채널 반도체 층(140)은 상기 중간 및 상부 게이트 수평 패턴들(170M1, 170M2, 170U)을 관통할 수 있다. 상기 채널 반도체 층(140)은 폴리 실리콘 층으로 형성될 수 있다.
예시적인 예에서, 상기 반도체 패턴(136)은 채널 반도체 층으로 지칭될 수도 있다. 예를 들어, 상기 반도체 패턴(136)은 상대적으로 하부에 위치하는 하부 채널 반도체 층으로 지칭되고, 상기 채널 반도체 층(140)은 상대적으로 상부에 위치하는 상부 채널 반도체 층으로 지칭될 수도 있다.
상기 게이트 유전체 구조물(138)은 터널 유전체 층(138a), 정보 저장 층(138b) 및 블로킹 유전체 층(138c)을 포함할 수 있다. 상기 정보 저장 층(138b)은 상기 터널 유전체 층(138a) 및 상기 블로킹 유전체 층(138c) 사이에 배치될 수 있다. 상기 블로킹 유전체 층(138c)은 상기 정보 저장 층(138b)과 상기 적층 구조물(173) 사이에 배치될 수 있다. 상기 터널 유전체 층(138a)는 상기 정보 저장 층(138b)과 상기 채널 반도체 층(140) 사이에 배치될 수 있다. 상기 터널 유전체 층(138a)는 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체 층(138c)은 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 상기 정보 저장 층(138b)은 정보를 저장할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 정보 저장 층(138b)은 상기 채널 반도체 층(140)과 워드라인들(도 1a 및 도1b의 WL)일 수 있는 상기 제1 및 제2 중간 게이트 수평 패턴들(170M1, 170M2) 사이에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 예를 들어, 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(140)으로부터 상기 터널 유전체 층(138a)을 통하여 상기 정보 저장 층(138b) 내로 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(138b) 내에 트랩된 전자를 소거할 수 있다.
따라서, 상술한 바와 같이, 상기 워드라인들(도 1a 및 도1b의 WL)일 수 있는 상기 제1 및 제2 중간 게이트 수평 패턴들(170M1, 170M2)과 상기 채널 반도체 층(140) 사이에 위치하는 상기 정보 저장 층(138b)의 영역들은 정보 저장 영역들로 정의될 수 있고, 이러한 정보 저장 영역들은 도 1b에서 설명한 메모리 셀들(도 1b의 MCT)을 구성할 수 있다.
실시예들에서, 상기 수직 채널 구조물(146c)은 상기 제1 수직 지지 구조물(183a) 을 구성하는 물질 층과 다른 물질 층들을 더 포함할 수 있다. 예를 들어, 상기 제1 수직 지지 구조물(183a)은 실리콘 산화물 층으로 구성될 수 있고, 상기 수직 채널 구조물(146c)은 상술한 바와 같은 상기 정보 저장 층(138b), 상기 채널 반도체 층(140), 상기 패드 패턴(144) 또는 상기 반도체 패턴(136)을 더 포함할 수 있다.
상기 수직 채널 구조물(146c)은 하부 수직 영역(146L), 상기 하부 수직 영역(146L) 상의 상부 수직 영역(146U), 및 상기 하부 수직 영역(146L)과 상기 상부 수직 영역(146U) 사이의 폭 변동 영역(146V)을 포함할 수 있다.
각각의 상기 하부 수직 영역(146L) 및 상기 상부 수직 영역(146U)은 상기 상부 기판(103)의 상기 상부면(103s)으로터 상기 수직 방향(Z)으로 멀어질수록 폭이 증가하는 경향을 가질 수 있다. 따라서, 상기 하부 수직 영역(146L)의 상부 영역은 상기 상부 수직 영역(146U)의 하부 영역 보다 큰 폭을 가질 수 있다. 상기 폭 변동 영역(146V)은 상기 하부 수직 영역(146L)의 상부영역의 상대적으로 큰 폭에서 상기 상부 수직 영역(146U)의 하부 영역의 상대적으로 작은 폭으로 변화하는 영역일 수 있다.
다음으로, 도 4b를 참조하여 상기 패드 영역들(P)의 예시적인 예를 설명하기로 한다. 도 4b는 앞에서 상술한 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U) 중 어느 하나의 패드 영역(P)을 설명하기 위하여 개념적으로 나타낸 단면도이다.
도 2a 내지 도 3d과 함께, 도 4b를 참조하면, 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U) 중 적어도 일부 또는 전부는 두께가 증가된 패드 영역(P)을 가질 수 있다. 예를 들어, 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U) 중 적어도 일부 또는 전부는 일정한 두께를 가지면서 상기 패드 영역(P)에서 두께가 증가되는 모양일 수 있다. 따라서, 상기 게이트 콘택 플러그(189)에 의해 상기 패드 영역(P)이 관통되는 것을 방지하여, 불량이 발생하는 것을 방지할 수 있다.
다시, 도 2a 내지 도 3d를 참조하면, 상기 콘택 스페이서(157) 및 상기 제1 수직 지지 구조물들(155)은 동시에 형성된 절연성 물질로 형성될 수 있다. 예를 들어, 상기 제1 수직 지지 구조물들(155) 및 상기 콘택 스페이서(157)는 물질의 조성 및 성질이 서로 동일한 절연성 물질(e.g., 실리콘 산화물)로 형성될 수 있다.
상기 제1 수직 지지 구조물들(115) 각각은 상기 콘택 스페이서(157)를 구성하는 물질과 완전히 동일한 물질로 형성될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 각각의 상기 제1 수직 지지 구조물들(115)에서, 상기 제1 수직 지지 구조물(115)의 일부는 상기 콘택 스페이서(157)와 동일한 물질로 형성되고, 다른 일부는 상기 콘택 스페이서(157)와 다른 물질로 형성될 수도 있다. 이와 같이 일부는 상기 콘택 스페이서(157)와 동일한 물질로 형성되고 다른 일부는 상기 콘택 스페이서(157)와 다른 물질로 형성되는 상기 제1 수직 지지구조물(115)의 예시적인 예에 대하여 도 4c를 참조하여 설명하기로 한다. 도 4c는 앞에서 설명한 상기 상부 기판(103), 상기 제1 관통 영역(106), 상기 제1 내측 패드 부분(64a), 상기 제1 내측 주변 콘택 구조물(183a)을 개념적으로 나타내면서, 예시적인 예의 제1 수직 지지 구조물(155')을 개념적으로 나타내는 단면도이다.
도 2a 내지 도 3d와 함께, 도 4c를 참조하면, 예시적인 예의 제1 수직 지지 구조물(155')은 제1 부분(154a) 및 제2 부분(154b)을 포함할 수 있다. 상기 제1 수직 지지 구조물(155')에서, 상기 제2 부분(154b)은 상기 제1 부분(154a)의 상부면의 가운데 부분에서 상기 상부 기판(103)을 향하는 수직 방향, 즉 아래 방향으로 연장되고, 상기 제2 부분(154b)의 수직 길이는 상기 제1 부분(154a)의 수직 길이보다 작을 수 있다. 상기 제1 수직 지지 구조물(155')에서, 상기 제1 및 제2 부분들(154a, 154b)은 공면을 이루는 상부면을 가질 수 있다.
상기 제1 내측 주변 콘택 구조물(183a)은 앞에서 설명한 것과 같이 상기 도전성 기둥(180) 및 상기 도전성 기둥(180)의 측면을 둘러싸는 콘택 스페이서(157)를 포함할 수 있다. 상기 제1 수직 지지 구조물(155')의 상부면(155s)과 상기 상부 기판(103)의 상부면(103s) 사이의 높이 레벨 차이(H)는 상기 제1 내측 주변 콘택 구조물(183)의 상부면(183s)과 상기 상부 기판(103)의 상부면(103s) 사이의 높이 레벨 차이(H)와 동일할 수 있다.
예시적인 예에서, 상기 제1 수직 지지 구조물(155')에서, 상기 제1 부분(154a)은 상기 제2 부분(154b)과 다른 물질로 형성될 수 있다. 상기 제1 부분(154a)은 상기 콘택 스페이서(157)와 동일한 물질로 형성될 수 있고, 상기 제2 부분(154b)은 상기 콘택 스페이서(157)와 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 부분(154a)은 상기 콘택 스페이서(157)와 동일한 물질, 예를 들어 실리콘 산화물로 형성될 수 있고, 상기 제2 부분(154b)은 상기 콘택 스페이서(157)와 다른 물질, 예를 들어 언도우프트 폴리 실리콘, 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN 등) 또는 금속(e.g., W 등)으로 형성될 수 있다.
다시, 도 2a 내지 도 3d를 참조하면, 상기 분리 구조물들(184)의 상부면들은 상기 제1 수직 지지 구조물들(155), 상기 제1 내측 주변 콘택 구조물(183a) 및 상기 외측 주변 콘택 구조물(183b)의 상부면들과 공면을 형성할 수 있다. 예를 들어, 상기 분리 구조물들(184)의 상부면들과 상기 상부 기판(103)의 상기 상부면(103s) 사이의 거리, 상기 제1 수직 지지 구조물들(155)의 상부면들과 상기 상부 기판(103)의 상기 상부면(103s) 사이의 거리, 및 상기 제1 내측 주변 콘택 구조물(183a)의 상부면과 상기 상부 기판(103)의 상기 상부면(103s) 사이의 거리는 실질적으로 동일할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 도 5를 참조하여 상기 분리 구조물들(184)의 변형 예를 설명하기로 한다.
도 5를 참조하면, 분리 구조물들(284)은 도 2a 내지 도 3d를 참조하여 설명한 분리 구조물들(184)과 동일하게 상기 적층 구조물(173) 및 상기 제1 상부 절연 층(125)을 관통하고, 상기 수직 방향(Z)으로 연장되어 상기 제2 캐핑 절연 층(185)을 관통할 수 있다. 따라서, 상기 분리 구조물들(284)의 상부면들은 상기 제1 수직 지지 구조물들(155), 상기 제1 내측 주변 콘택 구조물(183a) 및 상기 외측 주변 콘택 구조물(183b)의 상부면들 보다 높은 레벨에 위치할 수 있다.
이하에서, 앞에서 설명한 반도체 소자의 다양한 예시적인 예 또는 다양한 변형 예를 설명하기로 한다. 이하에서 설명되는 다양한 예시적인 예 또는 다양한 변형 예에 따른 반도체 소자는 별도의 언급이 없더라도 앞에서 설명한 구성요소들을 포함하는 것으로 이해될 수 있다. 따라서, 이하에서 설명하는 예시적인 예 또는 변형 예를 설명하는 경우에, 앞의 실시예에서 설명한 구성요소들은 별도의 언급 또는 설명이 없이 직접적으로 인용될 수 있고, 중복되는 내용 또는 앞의 실시예에서 언급된 내용은 생략하고, 변형된 부분을 중심으로 설명될 수 있다.
다시, 도 2a 내지 도 3d를 참조하면, 앞에서 설명한 상기 제2 관통 영역(127)은 실리콘 산화물 기둥으로 형성될 수 있으며, 상기 제2 상부 절연 층(125)과 공면을 이룰 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 앞에서 설명한 상기 제2 관통 영역(127)의 변형 예에 대하여 도 6 및 도 7을 참조하여 설명하기로 한다.
변형 예에서, 도 6 및 도 7을 참조하면, 변형 예의 제2 관통 영역(320)은 제1 댐 구조물(310)에 의해 둘러싸일 수 있다. 평면으로 보았을 때, 상기 제1 댐 구조물(310)은 상기 제2 관통 영역(320)을 둘러싸는 링 모양일 수 있다. 따라서, 상기 제2 관통 영역(320)은 상기 제1 댐 구조물(310)에 의해 한정될 수 있다.
상기 제1 댐 구조물(310)은 앞에서 상술한 상기 제1 캐핑 절연 층(148) 및 상기 제2 상부 절연 층(125)을 차례로 관통하며 아래로 연장되어 상기 적층 구조물(173)을 관통할 수 있다. 따라서, 상기 제2 관통 영역(320)은 상기 적층 구조물(173)을 관통하며 상기 제1 댐 구조물(310)에 의해 둘러싸이는 제1 층들(112') 및 제2 층들(114')을 포함할 수 있다. 또한, 상기 제2 관통 영역(320)은 상기 제1 댐 구조물(310)에 의해 둘러싸이는 상기 제2 상부 절연 층(125)의 부분(125') 및 상기 제1 캐핑 절연 층(148)의 부분(148')을 포함할 수 있다.
상기 제2 관통 영역(320)에서, 상기 제1 층들(112') 및 상기 제2 층들(114')은 교대로 반복적으로 적층될 수 있다. 상기 제1 층들(112')은 앞에서 상술한 상기 층간 절연 층들(112)과 동일한 레벨에 위치하며 상기 층간 절연 층들(112)과 동일한 물질로 형성되고, 상기 층간 절연 층들(112)과 동일한 두께로 형성될 수 있다. 상기 제2 층들(114')은 상기 제1 층들(112')의 물질과 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 제2 층들(114')은 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 제2 층들(114')은 실리콘 질화물로 형성될 수 있다.
상기 제1 내측 주변 콘택 구조물(183a)은 상기 제2 관통 영역(320) 및 상기 제1 관통 영역(106)을 차례로 관통하며 아래로 연장되어 상기 상부 주변 배선(64)의 제1 내측 패드 부분(64a)과 접촉할 수 있다.
상기 제1 댐 구조물(310)은 앞에서 설명한 상기 제1 수직 지지 구조물들(155)과 동일한 높이로 형성될 수 있다. 예를 들어, 상기 제1 댐 구조물(310)은 상기 제1 수직 지지 구조물들(155)의 상부면들과 공면을 이루는 상부면을 가질 수 있다. 따라서, 상기 제1 댐 구조물(310), 상기 제1 수직 지지 구조물들(155), 상기 제1 내측 주변 콘택 구조물(183a), 및 상기 외측 주변 콘택 구조물(183b)은 공면을 형성하는 상부면들을 가질 수 있다.
예시적인 예에서, 상기 제1 댐 구조물(310)은 상기 제1 수직 지지 구조물들(155)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 댐 구조물(310)은 상기 제1 수직 지지 구조물들(155)과 동시에 형성됨으로써, 상기 제1 수직 지지 구조물들(155)과 동일한 조성 및 동일한 성질을 갖는 물질로 형성될 수 있다.
예시적인 예에서, 상기 제1 댐 구조물(310)의 단면 구조는 상기 제1 수직 지지 구조물들(155)의 단면 구조와 실질적으로 동일할 수 있다. 예를 들어, 상기 제1 댐 구조물(310)은 도 4c에서 설명한 예시적인 예의 상기 제1 수직 지지 구조물(도 4c155')와 동일한 상기 제1 부분(도 4c의 154a) 및 상기 제2 부분(도 4c의 154b)을 포함할 수 있다.
도 2a 내지 도 7을 참조하여 설명한 실시예들에서, 상기 제1 관통 영역(106) 및 상기 제2 관통 영역(127, 320)은 상기 제2 영역(A2) 내에 배치될 수 있다. 본 발명의 일 실시예에 따른 반도체 소자는 상기 제1 영역(A1) 내에 배치될 수 있는 관통 영역을 포함할 수 있다. 이와 같이, 상기 제1 영역(A1) 내에 배치될 수 있는 관통 영역에 대하여 도 8 내지 도 13을 참조하여 설명하기로 한다.
우선, 도 8 내지 도 9b를 참조하여 상기 제1 영역(A1) 내에 배치될 수 있는 관통 영역에 대하여 설명하기로 한다. 도 8 내지 도 9b에서, 도 8은 상기 제1 영역(A1) 내에 배치될 수 있는 관통 영역을 포함하는 반도체 소자를 개념적으로 나타낸 평면도이고, 도 9a는 도 8의 VI-VI'선을 따라 취해진 영역을 나타낸 개념적인 단면도이고, 도 9b는 도 8의 VII-VII'선 및 VIII-VIII'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
도 8 내지 도 9b를 참조하면, 도 2a 내지 도 3d를 참조하여 설명한 것과 동일하게, 상기 제2 영역(A2) 내에 상기 제1 관통 영역(106) 및 상기 제2 관통 영역(127)이 배치될 수 있다.
상기 제1 영역(A1) 내에 상기 상부 기판(103)을 관통하는 제3 관통 영역(406) 및 상기 제3 관통 영역(406) 상의 제4 관통 영역(427)이 배치될 수 있다. 상기 제3 관통 영역(406)은 상기 제1 관통 영역(106)과 동일한 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 제4 관통 영역(427)은 앞에서 상술한 것과 같은 상기 제1 영역(A1) 내에 위치하는 상기 적층 구조물(173)을 관통하며 상기 제1 상부 절연 층(120)을 관통할 수 있다. 상기 제4 관통 영역(427)은 상기 분리 구조물(184) 사이에 배치될 수 있다. 상기 제4 관통 영역(427)은 상기 제2 관통 영역(127)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 제4 관통 영역(427)은 상기 제2 관통 영역(127)과 동일한 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 예를 들어, 상기 제2 관통 영역(127)이 실리콘 산화물 기둥으로 형성되는 경우에, 상기 제4 관통 영역(427)도 상기 제2 관통 영역(127)과 같이 실리콘 산화물 기둥으로 형성될 수 있다.
상기 상부 주변 배선(64)은 상기 제3 및 제4 관통 영역들(406, 427)과 중접하는 제2 내측 주변 패드 부분(64c)을 포함할 수 있다. 상기 제1 캐핑 절연 층(148), 상기 제4 관통 영역(427) 및 상기 제3 관통 영역(406)을 차례로 관통하며 하부로 연장되어 상기 제2 내측 주변 패드 부분(64c)과 접촉하는 제2 내측 주변 콘택 구조물(483)이 배치될 수 있다. 상기 제2 내측 주변 콘택 구조물(483)은 도 2a 내지 도 3d에서 설명한 상기 제1 내측 주변 콘택 구조물(183a)과 동일한 물질 및 동일한 단면 구조로 형성될 수 있다. 따라서, 상기 제1 및 제2 내측 주변 콘택 구조물들(183a, 483)의 각각은 앞에서 상술한 상기 도전성 기둥(180) 및 상기 도전성 기둥(180)을 둘러싸는 콘택 스페이서(157)를 포함할 수 있다.
상기 제2 내측 주변 콘택 구조물(483)은 상기 비트라인(193b)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제2 및 제3 캐핑 절연 층들(185, 187)을 관통하는 비트라인 연결 플러그(192c)는 상기 제2 내측 주변 콘택 구조물(483) 및 상기 비트라인(193b)과 접촉하여, 상기 제2 내측 주변 콘택 구조물(483) 및 상기 비트라인(193b)을 전기적으로 연결시킬 수 있다.
상기 분리 구조물들(184)의 상부면의 높이 레벨은 상기 제1 및 제2 내측 주변 콘택 구조물들(183a, 483) 및 상기 제1 수직 지지 구조물들(155)의 상부면들의 높이 레벨과 동일할 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않고 도 10과 같이 변형될 수 있다. 도 10은 변형될 수 있는 분리 구조물들(284)을 설명하기 위하여 도 8의 VII-VII'선 및 VIII-VIII'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
변형 예에서, 도 10을 참조하면, 분리 구조물들(284)은 도 2a 내지 도 3d를 참조하여 설명한 분리 구조물들(184)과 동일하게 상기 적층 구조물(173) 및 상기 제1 상부 절연 층(125)을 관통하고, 상기 수직 방향(Z)으로 연장되어 상기 제2 캐핑 절연 층(185)을 관통할 수 있다. 따라서, 상기 분리 구조물들(284)의 상부면들은 상기 제1 수직 지지 구조물들(155), 상기 제1 및 제2 내측 주변 콘택 구조물들(183a, 483) 및 상기 외측 주변 콘택 구조물(183b)의 상부면들 보다 높은 레벨에 위치할 수 있다.
다음으로, 도 11 내지 도 12b를 참조하여 상기 제1 영역(A1) 내에 배치될 수 있는 관통 영역의 변형 예에 대하여 설명하기로 한다. 도 11 내지 도 12b에서, 도 11은 상기 제1 영역(A1) 내에 배치될 수 있는 관통 영역을 포함하는 반도체 소자를 개념적으로 나타낸 평면도이고, 도 12a는 도 11의 VI-VI'선을 따라 취해진 영역을 나타낸 개념적인 단면도이고, 도 12b는 도 11의 VII-VII'선 및 VIII-VIII'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
도 11 내지 도 12b를 참조하면, 도 6 및 도 7을 참조하여 설명한 것과 동일하게, 상기 제2 영역(A2) 내에 상기 제1 관통 영역(106), 상기 제2 관통 영역(320), 및 상기 제1 댐 구조물(310)이 배치될 수 있다.
상기 제1 영역(A1) 내에 상기 상부 기판(103)을 관통하는 제3 관통 영역(406) 및 상기 제3 관통 영역(406) 상의 제4 관통 영역(520)이 배치될 수 있다. 상기 제4 관통 영역(420)을 한정하는 제2 댐 구조물(510)이 배치될 수 있다.
상기 제2 댐 구조물(510)은 상기 제1 댐 구조물(310)과 동일한 물질 및 동일한 단면 구조로 형성될 수 있다. 상기 제2 댐 구조물(510)은 상기 제1 댐 구조물(310)의 상부면과 동일한 높이 레벨에 위치하는 상부면을 가질 수 있다. 상기 제2 댐 구조물(510)은 상기 제1 영역(A1) 내에서 상기 적층 구조물(173), 상기 제1 상부 절연 층(120) 및 상기 제1 캐핑 절연 층(148)을 관통할 수 있다.
상기 제4 관통 영역(520)은 상기 적층 구조물(173)을 관통하며 상기 제2 댐 구조물(510)에 의해 둘러싸이는 제1 층들(112') 및 제2 층들(114')을 포함할 수 있다. 상기 제1 층들(112') 및 상기 제2 층들(114')은 상기 제2 관통 영역(320)의 상기 제1 층들(112') 및 상기 제2 층들(114')과 동일할 수 있다. 따라서, 상기 제4 관통 영역(520)에서, 상기 제1 층들(112') 및 상기 제2 층들(114')은 교대로 반복적으로 적층될 수 있고, 상기 제1 층들(112')은 상기 적층 구조물(173)의 상기 층간 절연 층들(112)과 동일한 물질 및 동일한 두께로 형성될 수 있다. 또한, 상기 제4 관통 영역(420)은 상기 제2 댐 구조물(510)에 의해 둘러싸이는 상기 제1 상부 절연 층(120)의 부분(120') 및 상기 제1 캐핑 절연 층(148)의 부분(148')을 포함할 수 있다.
앞에서 상술한 바와 같이, 상기 제2 관통 영역(320) 및 상기 제1 관통 영역(106)을 차례로 관통하며 아래 방향으로 연장되어 상기 상부 배선(64)의 상기 제1 내측 패드 부분(64a)과 접촉하는 상기 제1 내측 주변 콘택 구조물(183)이 배치될 수 있다. 이와 마찬가지로, 상기 제4 관통 영역(520) 및 상기 제3 관통 영역(406)을 차례로 관통하며 아래 방향으로 연장되어 상기 상부 배선(64)의 제2 내측 패드 부분(64c)과 접촉하는 제2 내측 주변 콘택 구조물(483)이 배치될 수 있다. 상기 제2 내측 주변 콘택 구조물(483)은 도 11 및 도 12a에서와 동일할 수 있으므로, 자세한 설명은 생략하기로 한다.
도 8 및 도 9에서 설명한 것과 동일한 상기 분리 구조물들(184)이 배치될 수 있다. 이와 같은 분리 구조물들(184)은 상기 제2 내측 주변 콘택 구조물(483)의 상부면과 동일한 레벨에 위치하는 상부면을 가질 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다.
변형 예에서, 도 13을 참조하면, 분리 구조물들(284)은 상기 적층 구조물(173)을 관통하며 상부로 연장되어 상기 제1 및 제2 캐핑 절연 층들(148, 185)을 관통할 수 있다. 따라서, 상기 분리 구조물들(284)의 상부면들은 상기 제1 수직 지지 구조물들(155), 상기 제1 및 제2 내측 주변 콘택 구조물들(183a, 483) 및 상기 외측 주변 콘택 구조물(183b)의 상부면들 보다 높은 레벨에 위치할 수 있다. 여기서, 도 13은 분리 구조물들의 변형 예를 설명하기 위하여, 도 11의 VII-VII'선 및 VIII-VIII'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
다음으로, 도 2a 및 도 14a 내지 도 23b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 설명하기로 한다. 도 14a 내지 도 23b에서, 도 14a, 도 15, 도 16a, 도 17a, 도 18, 도 19, 도 20a, 도 21a, 도 22a 및 도 23a은 도 2의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 14b, 도 16b, 도 17b, 도 20b, 도 21b, 도 22b 및 도 23b는 도 2의 III-III'선 및 IV-IV'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 2, 도 14a 및 도 14b를 참조하면, 하부 기판(50) 상에 주변 회로 구조물(80)을 형성할 수 있다. 상기 하부 기판(50)은 단결정 실리콘 기판일 수 있다. 상기 주변 회로 구조물(80)은 도 1a에서 설명한 상기 로우 디코더(3), 상기 페이지 버퍼(4), 및 컬럼 디코더(5) 중 적어도 하나를 포함할 수 있다. 상기 주변 회로 구조물(80)은 주변 트랜지스터들(PTR), 상기 주변 트랜지스터들(PTR)과 전기적으로 연결될 수 있는 주변 배선 구조물(66), 및 상기 주변 트랜지스터들(PTR) 및 상기 주변 배선 구조물(66)을 덮는 하부 절연 층(70)을 포함할 수 있다.
상기 주변 회로 구조물(80) 상에 상부 기판(103)을 형성할 수 있다. 상기 상부 기판(103)은 폴리 실리콘 기판으로 형성될 수 있다.
상기 상부 기판(103)을 패터닝하여 개구부들을 형성하고, 상기 개구부들을 실리콘 산화물로 채울 수 있다. 따라서, 상기 상부 기판(103)을 관통하는 제1 관통 영역(106) 및 상기 상부 기판(103)의 외측면을 둘러싸는 중간 절연 층(109)이 형성될 수 있다.
상기 상부 기판(103), 상기 제1 관통 영역(106) 및 상기 중간 절연 층(109) 상에 교대로 반복적으로 적층되는 층간 절연 층들(112) 및 몰드 층들(114)을 형성할 수 있다. 상기 몰드 층들(114)은 '게이트 층들'로 지칭될 수도 있다. 상기 몰드 층들(114)은 상기 층간 절연 층들(112)의 물질과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 층간 절연 층들(112)은 실리콘 산화물로 형성될 수 있고, 상기 몰드 층들(114)은 실리콘 질화물으로 형성될 수 있다. 상기 층간 절연 층들(112) 및 상기 몰드 층들(114)을 관통하는 희생 수직 구조물들(118)을 형성할 수 있다.
도 2a및 도 15를 참조하면, 이어서, 추가적인 층간 절연 층들(112) 및 몰드 층들(114)을 교대로 반복적으로 형성할 수 있다. 따라서, 층간 절연 층들(112) 및 상기 몰드 층들(114)로 구성되는 몰드 구조물(122)이 형성될 수 있다. 상기 몰드 구조물(122) 상에 제1 상부 절연 층(120)을 형성할 수 있다. 상기 제1 상부 절연 층(120) 및 상기 몰드 구조물(122)을 패터닝할 수 있다. 그 결과, 상기 몰드 구조물(122)의 상기 몰드 층들(114)은 패터닝되어, 계단 모양으로 배열되는 패드 영역들(114p)이 형성될 수 있다. 이와 같은 패드 영역들(114p)은 사진 및 식각 공정을 반복진행함으로써 형성될 수 있다. 상기 패드 영역들(114p) 중 일부 패드 영역(114pa)은 다른 패드 영역들(114p) 보다 넓은 평면적을 갖도록 형성될 수 있으며, 상기 제1 관통 영역(106)과 중첩할 수 있다. 상기 몰드 층들(114) 중 일부는 플로팅 몰드 층(114a)으로 형성될 수 있다.
이어서, 상기 상부 기판(103), 상기 제1 관통 영역(106) 및 상기 중간 절연 층(109) 상에 상기 제1 상부 절연 층(120) 및 상기 몰드 구조물(122)을 덮는 절연성 물질을 형성하고, 상기 제1 상부 절연 층(120)이 노출될 때까지 평탄화할 수 있다. 그 결과, 상기 제1 상부 절연 층(120)과 공면을 형성하며 상기 몰드 구조물(122)의 패드 영역들(114p) 및 상기 중간 절연 층(109)을 덮는 제2 상부 절연 층(125)이 형성될 수 있다.
도 2, 도 16a 및 도 16b를 참조하면, 상기 몰드 구조물(122) 중 최상위의 몰드 층(114) 및 상기 제1 상부 절연 층(120)을 관통하는 절연성 패턴(133)을 형성할 수 있다. 상기 절연성 패턴(133)은 실리콘 산화물로 형성될 수 있다.
상기 제2 상부 절연 층(125) 및 상기 몰드 구조물(122)을 관통하는 제2 관통 영역(127)을 형성할 수 있다. 상기 제2 관통 영역(127)은 상기 제1 관통 영역(106)과 중첩할 수 있다. 상기 제2 관통 영역(127)은 실리콘 산화물로 형성될 수 있다. 이하에서, 설명의 편의를 위하여, 상기 제1 및 제2 관통 영역들(103, 127)은 관통 영역(130)으로 지칭하여 설명하기로 한다.
상기 제1 상부 절연 층(120) 및 상기 몰드 구조물(122)의 일부를 식각하여 상기 희생 수직 구조물들(118)을 노출시키는 예비 채널 홀들을 형성하고, 상기 예비 채널 홀들을 통해서 상기 희생 수직 구조물들(118)을 제거하여, 상기 몰드 구조물(122)을 관통하는 채널 홀들을 형성하고, 상기 채널 홀들을 채우는 수직 채널 구조물들(146c) 및 제2 수직 지지 구조물들(146s)을 형성할 수 있다. 상기 수직 채널 구조물들(146c) 및 상기 제2 수직 지지 구조물들(146s)은 도 4a에서 설명한 것과 동일한 구조로 형성될 수 있다. 예를 들어, 상기 수직 채널 구조물들(146c) 및 상기 제2 수직 지지 구조물들(146s)을 형성하는 것은 상기 채널 홀들의 하부 영역 내에 반도체 패턴들(도 4a의 136)을 형성하고, 상기 반도체 패턴(도 4a의 136) 상에 상기 채널 홀들의 측벽들 상에 게이트 유전체 구조물들(138)을 형성하고, 상기 채널 홀들의 내벽들을 덮는 채널 반도체 층들(도 4a의 140)을 형성하고, 상기 채널 홀들을 부분적으로 채우는 수직 코어 패턴들(도 4a의 142)을 형성하고, 상기 채널 홀들의 나머지 부분을 채우는 패드 패턴들(도 4a의 144)을 형성하는 것을 포함할 수 있다. 상기 게이트 유전체 구조물들(138)을 형성하는 것은 블로킹 유전체 층(138c), 정보 저장 층(138b) 및 터널 유전체 층(138a)을 차례로 형성하는 것을 포함할 수 있다.
예시적인 예에서, 상기 제2 관통 영역(127)을 형성한 후에, 상기 수직 채널 구조물들(146c) 및 상기 제2 수직 지지 구조물들(146s)을 형성할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 수직 채널 구조물들(146c) 및 상기 제2 수직 지지 구조물들(146s)을 형성한 후에, 상기 제2 관통 영역(127)을 형성할 수도 있다.
도 2, 도 17a 및 도 17b를 참조하면, 제1 캐핑 절연 층(148)을 형성할 수 있다. 이어서, 패터닝 공정을 진행하여, 지지 홀들(150a), 제1 내측 주변 콘택 홀(150b) 및 외측 주변 콘택 홀(150c)을 동시에 형성할 수 있다. 상기 지지 홀들(150a)은 상기 제1 캐핑 절연 층(148), 상기 제2 상부 절연 층(125) 및 상기 몰드 구조물(122)을 차례로 관통하며 상기 상부 기판(103)을 노출시킬 수 있고, 상기 제1 내측 주변 콘택 홀(150b)은 상기 제1 캐핑 절연 층(148), 상기 관통 영역(130)을 차례로 관통하며 상기 하부 절연 층(70) 내로 연장되어 상기 상부 주변 배선(64)의 제1 내측 주변 패드 부분(64a)을 노출시킬 수 있고, 상기 외측 주변 콘택 홀(150c)은 상기 제1 캐핑 절연 층(148), 상기 제2 상부 절연 층(125), 상기 중간 절연 층(109)을 차례로 관통하며 상기 하부 절연 층(70) 내로 연장되어 상기 상부 주변 배선(64)의 제2 내측 주변 패드 부분(64a)을 노출시킬 수 있다.
도 2a및 도 18을 참조하면, 상기 결과물에 대하여, 증착 공정을 진행할 수 있다. 예를 들어, 원자층 증착 공정(ALD)을 진행하여, 상기 지지 홀들(150a)은 채우며 상기 제1 내측 주변 콘택 홀(150b) 및 상기 외측 주변 콘택 홀(150c)의 내벽은 콘포멀하게 덮고, 상기 제1 캐핑 절연 층(148)을 덮는 물질 층(152)을 형성할 수 있다.
상기 지지 홀들(150a)을 채우는 물질 층(152)은 제1 수직 지지 구조물들(155)로 지칭될 수 있다. 상기 제1 내측 주변 콘택 홀(150b) 및 상기 외측 주변 콘택 홀(150c)의 내벽을 콘포멀하게 덮는 물질 층(152)은 콘택 스페이서(157)로 지칭될 수 있다. 상기 제1 수직 지지 구조물들(155) 및 상기 콘택 스페이서(157)는 서로 동일한 반도체 공정, 예를 들어 원자층 증착 공정으로 형성되는 실리콘 산화물로 형성될 수 있다. 따라서, 상기 제1 수직 지지 구조물들(155) 및 상기 콘택 스페이서(157)는 반도체 공정, 예를 들어 원자층 증착 공정으로 동시에 형성되기 때문에, 상기 제1 수직 지지 구조물들(155)의 물질 및 상기 콘택 스페이서(157)의 물질은 서로 동일한 조성 및 서로 동일한 성질을 가질 수 있다.
도 2a및 도 19를 참조하면, 이어서, 상기 콘택 스페이서(157) 상에 상기 제1 내측 주변 콘택 홀(150b) 및 상기 외측 주변 콘택 홀(150c)의 나머지 부분을 채우는 희생 기둥들(160)을 형성할 수 있다. 상기 희생 기둥들(160)은 폴리 실리콘으로 형성될 수 있다.
도 2, 도 20a 및 도 20b를 참조하면, 상기 물질 층(152) 상에 마스크 층(162)을 형성하고, 패터닝 공정을 진행하여, 상기 상부 기판(103)을 노출시키는 분리 트렌치들(164)을 형성하고, 상기 몰드 층들(도 19의 114)을 노출시킬 수 있다. 어이서, 상기 분리 트렌치들(164)에 의해 노출되는 상기 몰드 층들(도 19의 114)을 제거하여 빈 공간들(166)을 형성할 수 있다.
상기 제1 수직 지지 구조물들(155)은 상기 제2 영역(A2) 내에서 상기 빈 공간들(166)에 의해 상기 층간 절연 층들(112)이 변형되거나, 또는 휘어지는 것을 방지하고, 상기 제2 수직 지지 구조물들(146s)은 상기 수직 채널 구조물들(145c)과 함께, 상기 제1 영역(A1) 내에서 상기 빈 공간들(166)에 의해 상기 층간 절연 층들(112)이 변형되거나, 또는 휘어지는 것을 방지할 수 있다.
따라서, 상기 제1 수직 지지 구조물들(155) 및 상기 제2 수직 지지 구조물들(146s)은 상기 빈 공간들(166)에 의해 상기 층간 절연 층들(112)이 변형되거나, 또는 휘어지는 것을 방지함으로써, 반도체 소자의 불량률을 감소시키어, 생산성을 향상시킬 수 있다.
도 2, 도 21a 및 도 21b를 참조하면, 상기 빈 공간들(도 20a 및 도 20b의 166) 내에 콘포멀하게 형성되는 추가 유전체 층(168) 및 상기 빈 공간들(도 20a 및 도 20b의 166)을 채우는 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)을 차례로 형성할 수 있다.
상기 분리 트렌치들(164)의 내벽들을 콘포멀하게 덮으며 상기 제2 캐핑 절연층(162)을 덮는 분리 스페이서(175)를 형성할 수 있다. 상기 분리 스페이서(175)는 실리콘 산화물로 형성될 수 있다.
이어서, 상기 분리 스페이서(175) 상에 상기 분리 트렌치들(164)을 채우며 상기 제2 캐핑 절연 층(162)을 덮는 희생 층(177)을 형성할 수 있다. 상기 희생 층(177)은 상기 제1 내측 주변 콘택 홀(150b) 및 상기 외측 주변 콘택 홀(150c) 내의 상기 희생 기둥들(160)과 동일한 물질, 예를 들어 폴리 실리콘으로 형성될 수 있다.
도 2, 도 22a 및 도 22b를 참조하면, 이어서, 상기 분리 트렌치들(164) 내의 상기 희생 층(177), 및 상기 제1 내측 주변 콘택 홀(150b) 및 상기 외측 주변 콘택 홀(150c) 내의 상기 희생 기둥들(160)의 상부면들이 동시에 노출될 때까지 평탄화 공정(e.g, 화학 기계적 연마 공정)을 진행할 수 있다. 예를 들어, 상기 제1 캐핑 절연 층(148)이 노출될 때까지 평탄화공정을 진행하여, 상기 희생 층(177) 및 상기 희생 기둥들(160)을 동시에 노출시킬 수 있다.
도 2, 도 23a 및 도 23b를 참조하면, 상기 분리 스페이서(175) 및 상기 콘택 스페이서(157)를 이방석 식각하여, 상기 분리 트렌치들(164) 하부의 상기 상부 기판(103)을 노출시킴과 동시에, 상기 제1 내측 주변 콘택 홀(150b) 하부의 상기 제1 내측 패드 부분(64a) 및 상기 외측 주변 콘택 홀(150c) 하부의 상기 외측 패드 부분(64b)을 노출시킬 수 있다. 이어서, 도전성 물질을 증착하고, 상기 도전성 물질을 평탄화하는 공정을 진행할 수 있다. 그 결과, 상기 분리 트렌치들(164) 내에는 상기 도전성 물질이 잔존하여 분리 코어 패턴(181)으로 형성되고, 상기 제1 내측 주변 콘택 홀(150b) 및 상기 외측 주변 콘택 홀(150c) 내에는 상기 도전성 물질이 잔존하여 도전성 기둥들(180)이 형성될 수 있다. 따라서, 상기 분리 코어 패턴(181) 및 상기 도전성 기둥들(180)은 서로 동일한 물질로 형성될 수 있다.
따라서, 상기 분리 트렌치들(164) 내에 상기 분리 코어 패턴(181) 및 상기 분리 스페이서(175)를 포함하는 분리 구조물들(184)이 형성될 수 있고, 상기 제1 내측 주변 콘택 홀(150b) 및 상기 외측 주변 콘택 홀(150c) 내에 각각 상기 콘택 스페이서(157) 및 상기 도전성 기둥(180)을 포함하는 제1 내측 주변 콘택 구조물(183a) 및 외측 주변 콘택 구조물(183b)이 형성될 수 있다.
상기 도전성 물질을 평탄화함으로써, 상기 분리 구조물들(184), 상기 제1 내측 주변 콘택 구조물(183a), 및 외측 주변 콘택 구조물(183b)이 형성될 수 있다. 따라서, 상기 분리 구조물들(184), 상기 제1 내측 주변 콘택 구조물(183a), 및 외측 주변 콘택 구조물(183b)의 상부면들은 공면을 형성할 수 있다.
예시적인 예에서, 상기 도전성 물질을 평탄화하면서, 상기 제1 수직 지지 구조물들(155)은 상기 분리 구조물들(184), 상기 제1 내측 주변 콘택 구조물(183a), 및 외측 주변 콘택 구조물(183b)의 상부면들과 공면을 이루는 상부면들을 갖도록 형성될 수 있다.
다시, 도 2a내지 도 3d를 참조하여, 상기 결과물 상에 제2 캐핑 절연 층(185) 및 제3 캐핑 절연 층(187)을 차례로 형성할 수 있다. 이어서, 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)의 패드 영역들(P) 상에 콘택 플러그들(189)을 형성할 수 있고, 상기 수직 채널 구조물들(146c) 상에 비트라인 콘택 플러그들(191)을 형성할 수 있고, 상기 제1 내측 주변 콘택 구조물(183a) 상의 제1 주변 콘택 플러그(192a) 및 상기 외측 주변 콘택 구조물(183b) 상의 제2 주변 콘택 플러그(192b)를 형성할 수 있다. 이어서, 상기 제3 캐핑 절연 층(187) 상에 배선들을 형성할 수 있다. 예를 들어, 상기 제3 캐핑 절연 층(187) 상에 비트라인들(193b), 스트링 선택 게이트 연결 배선(193s), 워드라인 연결 배선들(193w), 접지 선택 게이트 연결 배선(193g), 제1 내측 주변 연결 배선(194a), 및 외측 주변 연결 배선(194b)을 형성할 수 있다. 따라서, 도 2a내지 도 3d에서 설명한 것과 같은 반도체 소자를 형성할 수 있다.
상술한 예시적인 방법의 예에 따르면, 상기 분리 구조물들(184)은 상기 제1 내측 주변 콘택 구조물(183a), 및 상기 외측 주변 콘택 구조물(183b)의 상부면들과 공면을 이루는 상부면들을 갖도록 형성될 수 있다. 그렇지만, 본 발명의 몇몇 실시예들에 따르면, 도 5 및 도 10을 참조하여 설명한 바와 같이, 상기 제1 내측 주변 콘택 구조물(183a), 및 상기 외측 주변 콘택 구조물(183b)의 상부면들 보다 높은 레벨에 위치하는 상부면을 갖는 상기 분리 구조물들(도 5 및 도 10의 284)을 제공할 수 있다. 이와 같은 상기 분리 구조물들(도 5 및 도 10의 284)을 형성하는 방법의 예시적인 예에 대하여 도 24 내지 도 26b를 참조하여 설명하기로 한다. 도 24 내지 도 26b에서, 도 24, 도 25a 및 도 26a는 도 2의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 25b 및 도 26b는 도 2의 III-III'선 및 IV-IV'선을 따라 취해진 영역들을 나타낸 단면도들이다.
도 2a및 도 24를 참조하면, 앞에서 상술한 도 14a 내지 도 18을 참조하여 설명한 방법으로 상기 물질 층(도 18의 152)까지 형성할 수 있다. 이어서, 상기 물질 층(도 18의 152)을 이방성 식각하여, 상기 제1 내측 주변 콘택 홀(150b) 하부의 상기 제1 내측 패드 부분(64a) 및 상기 외측 주변 콘택 홀(150c) 하부의 상기 외측 패드 부분(64b)을 노출시킬 수 있다. 상기 물질 층(도 18의 152)은 이방성 식각되어 상기 제1 내측 주변 콘택 홀(150b) 및 상기 외측 주변 콘택 홀(150c)의 측벽들 상에 잔존하는 콘택 스페이서(157)로 형성될 수 있다. 상기 콘택 스페이서(157)가 형성되는 경우에, 도 18에서 설명한 것과 동일한 상기 제1 수직 지지 구조물들(155)이 형성될 수 있다.
이어서, 도전성 물질을 증착하고, 평탄화 공정을 진행하여, 상기 제1 내측 주변 콘택 홀(150b) 및 상기 외측 주변 콘택 홀(150c) 내에 도전성 기둥(180)을 형성할 수 있다. 그 결과, 상기 제1 내측 주변 콘택 홀(150b) 및 상기 외측 주변 콘택 홀(150c) 내에 각각 상기 콘택 스페이서(157) 및 상기 도전성 기둥(180)을 포함하는 제1 내측 주변 콘택 구조물(183a) 및 외측 주변 콘택 구조물(183b)이 형성될 수 있다. 상기 평탄화 공정에 의해서 제1 내측 주변 콘택 구조물(183a) 및 외측 주변 콘택 구조물(183b)의 상부면들은 상기 제1 수직 지지 구조물들(155)의 상부면들과 공면을 형성할 수 있다.
도 2, 도 25a 및 도 25b를 참조하면, 이어서, 제2 캐핑 절연 층(162)을 형성할 수 있다. 이어서, 상기 제2 캐핑 절연 층(162)을 관통하며 아래로 연장되어 상기 몰드 구조물(122)을 관통하는 분리 트렌치들(164)을 형성할 수 있다. , 도 20a 및 도 20b에서 설명한 것과 동일하게, 상기 분리 트렌치들(164)에 의해 노출되는 몰드 층들(114)을 제거하여 빈 공간들(166)을 형성할 수 있다.
도 2, 도 26a 및 도 26b를 참조하면, 상기 빈 공간들(도 25a 및 도 25b의 166) 내에 콘포멀하게 형성되는 추가 유전체 층(168) 및 상기 빈 공간들(도 25a 및 도 25b의 166)을 채우는 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)을 차례로 형성할 수 있다. 이어서, 상기 분리 트렌치들(164)의 측벽들 상에 분리 스페이서(175)를 형성하고, 상기 분리 트렌치들(164)을 채우며 상기 제2 캐핑 절연 층(162)을 덮는 물질 층을 형성하고, 상기 제2 캐핑 절연 층(162)이 노출될 때까지 상기 물질 층을 평탄화하여 상기 분리 트렌치들(164) 내에 잔존하는 물질 층, 즉 분리 코어 패턴(181)을 형성할 수 있다. 따라서, 상기 분리 트렌치들(164) 내에, 상기 분리 스페이서(175) 및 상기 분리 코어 패턴(181)을 포함하는 분리 구조물들(284)이 형성될 수 있다. 따라서, 상기 제1 내측 주변 콘택 구조물(183a), 및 상기 외측 주변 콘택 구조물(183b)의 상부면들 보다 높은 레벨에 위치하는 상부면을 갖는 상기 분리 구조물들(284)을 형성할 수 있다.
앞에서 설명한 도 6 및 도 7에서 설명한 실시예에서, 상기 댐 구조물(310) 및 상기 제2 관통 영역(320)을 형성하는 방법의 예시적인 예에 대하여 도 27을 참조하여 설명하기로 한다. 도 27은 도 6의 Ia-Ia'선을 따라 취해진 영역을 나타내는 단면도이다.
도 6 및 도 27을 참조하면, 도 14a 내지 도 15에서 설명한 방법으로 도 15에서 상술한 상기 제2 상부 절연 층(125)까지 형성할 수 있다. 이어서, 도 16a에서 설명한 상기 제2 관통 영역(127)을 형성하는 공정을 생략한 후에, 도 17a 및 도 17b에서 설명한 상기 지지 홀들(150a), 상기 제1 내측 주변 콘택 홀(150b) 및 상기 외측 주변 콘택 홀(150c)을 형성함과 동시에, 상기 제1 내측 주변 콘택 홀(150b) 주변을 둘러싸는 그루브(150d)를 형성할 수 있다. 상기 그루브(150d)는 지지 홀들(150a)과 마찬가지로 상기 제1 캐핑 절연 층(148), 상기 제2 상부 절연 층(125) 및 상기 몰드 구조물(122)을 차례로 관통할 수 있다.
이어서, 도 18에서 설명한 것과 같은 물질 층(152)을 형성할 수 있다. 상기 물질 층(152)은 상기 지지 홀들(150a) 및 상기 그루브(150d)를 채울 수 있고, 상기 제1 내측 주변 콘택 홀(150b) 및 상기 외측 주변 콘택 홀(150c)의 내벽을 콘포멀하게 덮을 수 있고, 상기 제1 캐핑 절연 층(148)을 덮을 수 있다.
상기 지지 홀들(150a)을 채우는 물질 층(152)은 제1 수직 지지 구조물들(155)로 지칭될 수 있고, 상기 그루브(150d)를 채우는 물질 층(152)은 댐 구조물(310)로 지칭될 수 있고, 상기 제1 내측 주변 콘택 홀(150b) 및 상기 외측 주변 콘택 홀(150c)의 내벽을 콘포멀하게 덮는 물질 층(152)은 콘택 스페이서(157)로 지칭될 수 있다.
이어서, 도 19 내지 도 20b를 참조하여 설명한 것과 동일한 공정을 진행하여 도 20a 및 도 20b에서 설명한 것과 같은 빈 공간들(도 20a 및 도 20b의 166)을 형성할 수 있다. 이 경우에, 앞에서 도 20a 및 도 20b에서 설명한 것과 같이 상기 몰드 층들(도 19의 114)를 제거하는 경우에, 상기 댐 구조물(310)에 의해 둘러싸이는 몰드 층들(114)은 제거되지 않고 잔존할 수 있다. 따라서, 도 6 및 도 7에서 설명한 실시예에서 설명한 상기 제1 층들(도 7의 112') 및 상기 제2 층들(도 7의 114') 중에서 상기 제1 층들(도 7의 112')은 상기 층간 절연 층들(112)이 상기 댐 구조물(310)에 의해 둘러싸이며 형성될 수 있고, 상기 제2 층들(도 7의 114')은 상기 댐 구조물(310)에 의해 둘러싸이는 상기 몰드 층들(도 19의 114)이 잔존하여 형성될 수 있다. 이어서, 도 21a 내지 도 23b를 참조하여 설명한 것과 동일한 공정을 진행하여, 도 6 및 도 7에서 설명한 반도체 소자를 형성할 수 있다.
실시예들에 따르면, 상기 하부 기판(50)과 상기 상부 기판(103) 사이에 상기 주변 회로 구조물(80)을 배치함으로써, 3차원 반도체 소자의 집적도를 향상시킬 수 있다.
실시예들에 따르면, 상기 제1 수직 지지 구조물들(155)은 상기 제2 영역(A2) 내에서 상기 빈 공간들(도 20a 및 도 20b의 166)에 의해 상기 층간 절연 층들(112)이 변형되거나, 또는 휘어지는 것을 방지하고, 상기 제2 수직 지지 구조물들(146s)은 상기 수직 채널 구조물들(145c)과 함께, 상기 제1 영역(A1) 내에서 상기 빈 공간들(도 20a 및 도 20b의 166)에 의해 상기 층간 절연 층들(112)이 변형되거나, 또는 휘어지는 것을 방지할 수 있다. 이와 같은 상기 제1 및 제2 수직 지지 구조물들(155, 146s)은 상기 빈 공간들(도 20a 및 도 20b의 166)에 의해 상기 층간 절연 층들(112)이 변형 또는 휘어짐으로써 발생하는 불량을 방지할 수 있다.
실시예들에 따르면, 상기 제1 수직 지지 구조물들(155)은 상기 수직 채널 구조물들(146c)과 다른 공정으로 형성되며, 상기 패드 영역들(도 16의 114p)을 형성한 후에 형성될 수 있다. 따라서, 상기 제1 수직 지지 구조물들(155)을 형성하는 공정은 상기 수직 채널 구조물(146c) 및 상기 패드 영역들(도 16의 114p)을 형성하는데 방해 되지 않을 수 있다. 따라서, 상기 수직 채널 구조물(146c) 및 상기 패드 영역들(도 16의 114p)을 안정적으로 형성할 수 있다.
실시예들에 따르면, 상기 제1 수직 지지 구조물들(155)을 형성하기 위한 상기 지지 홀들(150a) 및 상기 제1 내측 주변 콘택 구조물(183a)을 형성하기 위한 상기 제1 내측 주변 콘택 홀(150b)을 동시에 형성함으로써, 생산 비용을 절감하여 생산성을 향상시킬 수 있다.
실시예들에 따르면, 상기 제1 수직 지지 구조물들(155)을 상기 제1 내측 주변 콘택 구조물(183a)의 콘택 스페이서(157)와 동일한 공정으로 동일한 물질로 형성할 수 있기 때문에, 생산성을 향상시킬 수 있다.
실시예들에 따르면, 상기 제1 내측 주변 콘택 구조물(183a)의 상기 도전성 기둥(180)과 상기 분리 구조물들(184)의 상기 분리 코어 패턴(181)을 동일한 물질로 동시에 형성할 수 있기 때문에, 생산성을 향상시킬 수 있다.
상술한 상기 수직 셀 수직 구조물들(146c), 상기 제1 수직 지지 구조물들(155) 및 상기 제2 수직 지지 구조물들(146s)로 인하여, 게이트들, 즉 상기 게이트 수평 패턴들(170L, 170M1, 170M2, 170U)의 적층 수를 안정적으로 증가시킬 수 있다. 따라서, 3차원 반도체 소자의 집적도를 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
50 : 하부 기판 PTR : 주변 트랜지스터
62 : 하부 주변 배선 64 : 상부 주변 배선
64a : 제1 내측 주변 패드 부분 64b : 외측 주변 패드 부분
64c : 제2 내측 주변 패드 부분 66 : 주변 배선 구조물
70 : 하부 절연 층 80 : 주변 회로 구조물
103 : 상부 기판 106 : 제1 관통 영역
109 : 중간 절연 층 112 : 층간 절연 층
120, 125 : 상부 절연 층 127 : 제2 관통 영역
133 : 절연성 패턴 136 : 반도체 패턴
138 : 게이트 유전체 구조물 138a : 터널 유전체 층
138b : 정보 저장 층 138b : 블로킹 층
140 : 채널 반도체 층 142 : 수직 코어 패턴
144 : 패드 패턴 148 : 제1 캐핑 절연 층
185 : 제2 캐핑 절연 층 187 : 제3 캐핑 절연 층
146c : 수직 채널 구조물 146s : 제2 수직 지지 구조물
155 : 제1 수직 지지 구조물 155e : 더미 수직 지지 구조물
157 : 콘택 스페이서 170L : 하부 게이트 수평 패턴
170M1 : 제1 중간 게이트 수평 패턴 170M2 : 제2 중간 게이트 수평 패턴
170U : 상부 게이트 수평 패턴 168 : 추가 게이트 유전체 층
173 : 적층 구조물 180 : 도전성 기둥
183a : 제1 내측 주변 콘택 구조물 183b : 외측 주변 콘택 구조물
175 : 분리 스페이서 181 : 분리 코어 패턴
184 : 분리 구조물들 189 :게이트 콘택 플러그들
191 : 비트라인 콘택 플러그 193s : 스트링 선택 라인 연결 배선
193w : 워드라인 연결 배선 193g : 접지 선택 라인 연결 배선
193b : 비트라인 192a, 192b : 제1 및 제2 주변 콘택 플러그
192c : 비트라인 연결 플러그 194a : 제1 내측 주변 연결 배선
194b : 외측 주변 연결 배선

Claims (20)

  1. 하부 기판 상에 배치되며 내측 주변 패드 부분을 포함하는 주변 회로 구조물;
    상기 주변 회로 구조물 상의 상부 기판;
    상기 상부 기판 상에 배치되며 게이트 수평 패턴들을 포함하는 적층 구조물;
    상기 상부 기판 상의 제1 영역 내에서, 상기 적층 구조물의 상기 게이트 수평 패턴들을 관통하는 수직 채널 구조물;
    상기 상부 기판 상의 제2 영역 내에서, 상기 적층 구조물의 상기 게이트 수평 패턴들을 관통하는 제1 수직 지지 구조물;
    상기 적층 구조물 및 상기 상부 기판을 관통하며 상기 내측 주변 패드 부분과 전기적으로 연결되는 내측 주변 콘택 구조물; 및
    상기 수직 채널 구조물과 전기적으로 연결되고, 상기 제1 수직 지지 구조물과 전기적으로 연결되지 않는 비트라인을 포함하되,
    상기 제1 수직 지지 구조물의 상부면은 상기 수직 채널 구조물의 상부면과 다른 레벨에 위치하며 상기 내측 주변 콘택 구조물의 상부면과 공면을 형성하는 3차원 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 수평 패턴들은 상기 상부 기판 상의 상기 제1 영역 내에서 서로 이격되면서 상기 상부 기판의 상부면과 수직한 수직 방향으로 적층되고, 상기 제1 영역으로부터 상기 상부 기판의 상부면과 평행한 수평 방향으로 연장되어, 상기 상부 기판 상의 상기 제2 영역 내에서 계단 모양으로 배열되는 패드 영역들을 포함하는 3차원 반도체 소자.
  3. 제 1 항에 있어서,
    상기 내측 주변 콘택 구조물은 도전성 기둥 및 상기 도전성 기둥의 측면을 둘러싸는 콘택 스페이서를 포함하되,
    상기 콘택 스페이서 및 상기 제1 수직 지지 구조물은 서로 동일한 절연성 물질을 포함하는 3차원 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 수직 지지 구조물의 상부면과 상기 상부 기판의 상부면 사이의 거리는 상기 수직 채널 구조물의 상부면과 상기 상부 기판의 상부면 사이의 거리 보다 큰 3차원 반도체 소자.
  5. 제 1 항에 있어서,
    상기 적층 구조물을 관통하는 제2 수직 지지 구조물을 더 포함하되,
    상기 제2 수직 지지 구조물의 상부면은 상기 제1 수직 지지 구조물의 상부면과 다른 레벨에 위치하고,
    상기 제2 수직 지지 구조물 및 상기 수직 채널 구조물은 서로 동일한 폭을 갖고,
    평면으로 보았을 때, 상기 제1 수직 지지 구조물의 평면 모양은 상기 제2 수직 지지 구조물의 평면 모양과 다른 3차원 반도체 소자.
  6. 제 1 항에 있어서,
    상기 상부 기판을 관통하는 제1 관통 영역; 및
    상기 적층 구조물을 관통하는 제2 관통 영역을 더 포함하되,
    상기 주변 콘택 구조물은 상기 제1 및 제2 관통 영역들을 관통하는 3차원 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제2 관통 영역을 둘러싸는 댐 구조물을 더 포함하고,
    상기 댐 구조물의 상부면은 상기 제1 수직 지지 구조물의 상부면과 공면을 이루는 3차원 반도체 소자.
  8. 하부 기판 상에 배치되고, 내측 주변 패드 부분을 포함하는 주변 회로 구조물;
    상기 주변 회로 구조물 상의 상부 기판;
    상기 상부 기판 상에 배치되고, 게이트 수평 패턴들을 포함하는 적층 구조물;
    상기 상부 기판 상에 배치되며 상기 적층 구조물을 관통하는 분리 구조물들;
    상기 상부 기판 상에 배치되며 상기 적층 구조물의 상기 게이트 수평 패턴들을 관통하는 수직 채널 구조물;
    상기 상부 기판 상에 배치되며 상기 적층 구조물의 상기 게이트 수평 패턴들을 관통하는 수직 지지 구조물;
    상기 적층 구조물 및 상기 상부 기판을 차례로 관통하며 아래로 연장되어 상기 내측 주변 패드 부분과 접촉하는 주변 콘택 구조물; 및
    상기 수직 채널 구조물과 전기적으로 연결되고, 상기 수직 지지 구조물과 전기적으로 연결되지 않는 비트라인을 포함하되,
    상기 수직 채널 구조물은 상기 수직 지지 구조물을 구성하는 물질 층과 다른 물질 층들을 포함하고,
    상기 주변 콘택 구조물의 상부면 및 상기 수직 지지 구조물의 상부면은 상기 수직 채널 구조물의 상부면 보다 높은 레벨에 위치하는 3차원 반도체 소자.
  9. 제 8 항에 있어서,
    상기 분리 구조물들의 각각은 분리 코어 패턴 및 상기 분리 코어 패턴의 측면을 둘러싸는 분리 스페이서를 포함하고,
    상기 주변 콘택 구조물은 도전성 기둥 및 상기 도전성 기둥의 측면을 둘러싸는 콘택 스페이서를 포함하고,
    상기 분리 구조물들은 상기 주변 콘택 구조물의 상부면과 공면을 이루는 상부면들을 갖고,
    상기 분리 코어 패턴 및 상기 도전성 기둥은 서로 동일한 물질로 형성되는 3차원 반도체 소자.
  10. 하부 기판 상에 배치되고, 내측 주변 패드 부분을 포함하는 주변 회로 구조물;
    상기 주변 회로 구조물 상의 상부 기판;
    상기 상부 기판 상에 배치되고, 게이트 수평 패턴들을 포함하는 적층 구조물, 상기 게이트 수평 패턴들은 상기 상부 기판 상의 제1 영역 내에서 서로 이격되면서 상기 상부 기판의 상부면과 수직한 수직 방향으로 적층되고, 상기 제1 영역으로부터 상기 상부 기판의 상부면과 평행한 수평 방향으로 연장되어, 상기 상부 기판 상의 제2 영역 내에서 계단 모양으로 배열되는 패드 영역들을 포함하고;
    상기 상부 기판 상에 배치되며 상기 제1 영역 및 상기 제2 영역을 가로지르며 상기 적층 구조물을 관통하는 분리 구조물들;
    상기 분리 구조물들 사이에서, 상기 상부 기판 상의 상기 제1 영역 내에 배치되며 상기 적층 구조물의 상기 게이트 수평 패턴들을 관통하는 수직 채널 구조물;
    상기 분리 구조물들 사이에서, 상기 상부 기판 상의 상기 제2 영역 내에 배치되며 상기 적층 구조물의 상기 게이트 수평 패턴들을 관통하는 수직 지지 구조물;
    상기 내측 주변 패드 부분과 접촉하며 상부로 연장되어 상기 상부 기판 및 상기 적층 구조물을 차례로 지나는 주변 콘택 구조물; 및
    상기 수직 채널 구조물과 전기적으로 연결되고, 상기 수직 지지 구조물과 전기적으로 연결되지 않는 비트라인을 포함하되,
    상기 분리 구조물들, 상기 주변 콘택 구조물 및 상기 수직 지지 구조물의 상부면들은 상기 수직 채널 구조물의 상부면 보다 높은 레벨에 위치하는 3차원 반도체 소자.
  11. 하부 기판 상에 배치되며 내측 주변 패드 부분을 포함하는 주변 회로 구조물;
    상기 주변 회로 구조물 상에 배치되고 폴리 실리콘 층을 포함하는 상부 기판;
    상기 상부 기판을 관통하는 절연성의 관통 영역;
    상기 상부 기판 상에 배치되는 제1 적층 구조물;
    상기 관통 영역 상에 배치되는 제2 적층 구조물;
    상기 상부 기판 상의 제1 영역 내에서, 상기 제1 적층 구조물을 관통하는 수직 채널 구조물;
    상기 상부 기판 상의 제2 영역 내에서, 상기 제1 적층 구조물을 관통하는 수직 지지 구조물들;
    상기 제1 적층 구조물을 관통하는 분리 구조물;
    상기 제2 적층 구조물을 관통하는 주변 콘택 플러그; 및
    상기 주변 콘택 플러그의 측면과 상기 제2 적층 구조물 사이의 절연성 콘택 스페이서를 포함하되,
    상기 제1 적층 구조물은 상기 상부 기판의 상부면과 수직한 수직 방향으로 교대로 적층되는 제1 층들 및 제2 층들을 포함하고,
    상기 제2 적층 구조물은 상기 수직 방향으로 교대로 적층되는 제3 층들 및 제4 층들을 포함하고,
    상기 제1 층들 및 상기 제3 층들은 제1 절연성 물질을 포함하고,
    상기 제2 층들은 도전성 물질을 포함하고,
    상기 제4 층들은 상기 제1 절연성 물질과 다른 제2 절연성 물질을 포함하고,
    상기 주변 콘택 플러그의 상부면은 상기 제2 층들 중 최상위의 제2 층 보다 높은 레벨에 배치되고,
    상기 주변 콘택 플러그의 하부면은 상기 제2 층들 중 최하위의 제2 층 보다 낮은 레벨에 배치되는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 관통 영역과 접촉하며 상기 수직 방향으로 연장되고, 상기 제2 적층 구조물과 접촉하는 수직 구조물을 더 포함하되,
    상기 수직 구조물의 상부면은 상기 제4 층들 중 최상위의 제4 층 보다 높은 레벨에 배치되는 반도체 소자.
  13. 제 11 항에 있어서,
    상기 분리 구조물의 상부면 및 상기 주변 콘택 플러그의 상기 상부면은 상기 수직 채널 구조물의 상부면 및 상기 수직 지지 구조물들의 상부면들 보다 높은 레벨에 배치되는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 주변 콘택 플러그의 상부면은 상기 분리 구조물의 상기 상부면과 다른 레벨에 배치되는 반도체 소자.
  15. 제 13 항에 있어서,
    상기 분리 구조물의 상기 상부면은 상기 주변 콘택 플러그의 상기 상부면 보다 높은 레벨에 배치되는 반도체 소자.
  16. 제 13 항에 있어서,
    상기 주변 콘택 플러그의 상부면 상에 배치되며 상기 주변 콘택 플러그와 전기적으로 연결되는 상부 콘택 플러그를 더 포함하되,
    상기 주변 콘택 플러그의 상기 상부면의 폭은 상기 상부 콘택 플러그의 하부 영역의 폭 보다 큰 반도체 소자.
  17. 제 16 항에 있어서,
    상기 수직 채널 구조물 상에서 상기 수직 채널 구조물과 전기적으로 연결되는 비트라인 콘택 플러그;
    상기 비트라인 콘택 플러그 상에서 상기 비트라인 콘택 플러그와 전기적으로 연결되고, 상기 수직 지지 구조물들과 전기적으로 연결되지 않는 비트라인; 및
    상기 상부 콘택 플러그 상에서 상기 상부 콘택 플러그와 전기적으로 연결되고, 상기 비트라인과 동일한 레벨에 배치되는 연결 배선을 더 포함하는 반도체 소자.
  18. 제 11 항에 있어서,
    상기 절연성 콘택 스페이서는 상기 주변 콘택 플러그의 측면과 상기 제3 층들 및 상기 제4 층들과 접촉하는 반도체 소자.
  19. 제 11 항에 있어서,
    상기 주변 콘택 플러그의 상기 하부면은 상기 상부 기판의 상부면 보다 낮은 레벨에 배치되고,
    상기 절연성 콘택 스페이서의 하단은 상기 상부 기판의 상기 상부면 보다 낮은 레벨에 배치되고,
    상기 수직 지지 구조물들의 하단들은 상기 상부 기판의 상기 상부면 보다 낮은 레벨에 배치되는 반도체 소자.
  20. 제 11 항에 있어서,
    상기 분리 구조물은 도전성 패턴 및 상기 도전성 패턴의 측면과 접촉하는 절연성 층을 포함하는 반도체 소자.




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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102588311B1 (ko) 2018-04-03 2023-10-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102592882B1 (ko) 2018-04-03 2023-10-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2020017572A (ja) 2018-07-23 2020-01-30 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
US11107537B2 (en) * 2018-09-20 2021-08-31 Samsung Electronics Co., Ltd. Memory device and method of reading data
JP2020047810A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2020155450A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置
KR102649568B1 (ko) 2019-05-03 2024-03-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법과, 상기 반도체 장치를 포함하는 메모리 장치 및 시스템
KR20210015422A (ko) * 2019-08-02 2021-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102650428B1 (ko) * 2019-11-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210089358A (ko) * 2020-01-08 2021-07-16 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20210124836A (ko) * 2020-04-07 2021-10-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210125268A (ko) * 2020-04-08 2021-10-18 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20210131638A (ko) * 2020-04-24 2021-11-03 삼성전자주식회사 분리 절연층을 갖는 반도체 소자
US11470038B1 (en) 2020-05-19 2022-10-11 Marvell Asia Pte Ltd. Line side multiplexers with protection switching
KR20210156460A (ko) * 2020-06-18 2021-12-27 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US11404091B2 (en) * 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
KR20220019557A (ko) 2020-08-10 2022-02-17 삼성전자주식회사 페이지 버퍼 회로 및 이를 포함하는 메모리 장치
KR20220021091A (ko) * 2020-08-13 2022-02-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
JP2022041226A (ja) * 2020-08-31 2022-03-11 キオクシア株式会社 半導体記憶装置
KR20220048747A (ko) * 2020-10-13 2022-04-20 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
WO2022087772A1 (en) * 2020-10-26 2022-05-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with supporting structure for staircase region and spacer structure for contact structure and methods for forming the same
KR20220057917A (ko) * 2020-10-30 2022-05-09 삼성전자주식회사 댐 구조체를 갖는 반도체 소자
CN112466878A (zh) * 2020-11-02 2021-03-09 长江存储科技有限责任公司 一种半导体器件制作方法、半导体器件和三维存储器器件
KR20220085103A (ko) * 2020-12-14 2022-06-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230006990A (ko) * 2021-07-05 2023-01-12 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20230118409A (ko) * 2022-02-04 2023-08-11 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8980731B2 (en) 2010-06-24 2015-03-17 Samsung Electronics Co., Ltd. Methods of forming a semiconductor device
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR102128465B1 (ko) * 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR102135181B1 (ko) * 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102323571B1 (ko) * 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
KR102239602B1 (ko) 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160045457A (ko) 2014-10-17 2016-04-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
US9799671B2 (en) 2015-04-07 2017-10-24 Sandisk Technologies Llc Three-dimensional integration schemes for reducing fluorine-induced electrical shorts
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US10038006B2 (en) 2015-12-22 2018-07-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US9633945B1 (en) 2016-01-27 2017-04-25 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
JP2017163044A (ja) 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法
US10636806B2 (en) * 2016-05-23 2020-04-28 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US10256248B2 (en) * 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
US9748266B1 (en) * 2016-07-20 2017-08-29 Sandisk Technologies Llc Three-dimensional memory device with select transistor having charge trapping gate dielectric layer and methods of making and operating thereof
US10276585B2 (en) 2016-08-12 2019-04-30 Toshiba Memory Corporation Semiconductor memory device
KR102634947B1 (ko) 2016-08-18 2024-02-07 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10115632B1 (en) * 2017-04-17 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device having conductive support structures and method of making thereof
US9960181B1 (en) * 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
US20180331118A1 (en) * 2017-05-12 2018-11-15 Sandisk Technologies Llc Multi-layer barrier for cmos under array type memory device and method of making thereof
US10388666B1 (en) * 2018-03-08 2019-08-20 Sandisk Technologies Llc Concurrent formation of memory openings and contact openings for a three-dimensional memory device
US10475879B1 (en) * 2018-06-28 2019-11-12 Sandisk Technologies Llc Support pillar structures for leakage reduction in a three-dimensional memory device and methods of making the same

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