JP2020047810A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】動作信頼性を向上させることができる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、基板上に設けられた論理回路と、論理回路上に設けられ、複数の第1絶縁層33と複数の導電層35_0〜35_7、36とが第1方向に交互に積層された第1領域と、第1領域を第1方向に延伸する複数のメモリピラーMPと、論理回路上に設けられ、複数の第1絶縁層33と複数の第2絶縁層50とが第1方向に交互に積層された第2領域と、第2領域を第1方向に延伸し、論理回路に接続されたコンタクトプラグCP1とを備える。【選択図】図5
Description
実施形態は、半導体記憶装置及びその製造方法に関する。
メモリセルが三次元に配列された半導体記憶装置が知られている。
動作信頼性を向上させることができる半導体記憶装置及びその製造方法を提供する。
実施形態の半導体記憶装置は、基板上に設けられた論理回路と、前記論理回路上に設けられ、複数の第1絶縁層と複数の導電層とが第1方向に交互に積層された第1領域と、前記第1領域を前記第1方向に延伸する複数のメモリピラーと、前記論理回路上に設けられ、前記複数の第1絶縁層と複数の第2絶縁層とが前記第1方向に交互に積層された第2領域と、前記第2領域を前記第1方向に延伸し、前記論理回路に接続されたコンタクトプラグとを具備する。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、不揮発性半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のNAND型フラッシュメモリを例に挙げて説明する。
1.第1実施形態
以下に、第1実施形態の半導体記憶装置について説明する。
以下に、第1実施形態の半導体記憶装置について説明する。
1.1 半導体記憶装置の回路ブロック構成
まず、第1実施形態の半導体記憶装置の回路ブロック構成について説明する。図1は、第1実施形態の半導体記憶装置の回路構成を示すブロック図である。半導体記憶装置としてのNAND型フラッシュメモリ10は、メモリセルアレイ11、ロウデコーダ12、ドライバ13、センスアンプ14、アドレスレジスタ15、コマンドレジスタ16、及びシーケンサ17を備える。また例えば、NAND型フラッシュメモリ10には、外部にNANDバスを介してコントローラ20が接続される。コントローラ20は、NAND型フラッシュメモリ10にアクセスし、NAND型フラッシュメモリ10を制御する。
まず、第1実施形態の半導体記憶装置の回路ブロック構成について説明する。図1は、第1実施形態の半導体記憶装置の回路構成を示すブロック図である。半導体記憶装置としてのNAND型フラッシュメモリ10は、メモリセルアレイ11、ロウデコーダ12、ドライバ13、センスアンプ14、アドレスレジスタ15、コマンドレジスタ16、及びシーケンサ17を備える。また例えば、NAND型フラッシュメモリ10には、外部にNANDバスを介してコントローラ20が接続される。コントローラ20は、NAND型フラッシュメモリ10にアクセスし、NAND型フラッシュメモリ10を制御する。
1.1.1 各ブロックの構成
メモリセルアレイ11は、ロウ及びカラムに対応付けられた複数の不揮発性メモリセルを含む複数のブロックBLK0、BLK1、BLK2、…BLKn(nは0以上の整数)を備える。以降、ブロックBLKと記した場合、ブロックBLK0〜BLKnの各々を示すものとする。メモリセルアレイ11は、コントローラ20から与えられたデータを記憶する。メモリセルアレイ11及びブロックBLKの詳細については後述する。
メモリセルアレイ11は、ロウ及びカラムに対応付けられた複数の不揮発性メモリセルを含む複数のブロックBLK0、BLK1、BLK2、…BLKn(nは0以上の整数)を備える。以降、ブロックBLKと記した場合、ブロックBLK0〜BLKnの各々を示すものとする。メモリセルアレイ11は、コントローラ20から与えられたデータを記憶する。メモリセルアレイ11及びブロックBLKの詳細については後述する。
ロウデコーダ12は、ブロックBLKのいずれかを選択し、更に選択したブロックBLKにおけるワード線を選択する。ロウデコーダ12の詳細については後述する。
ドライバ13は、選択されたブロックBLKに対して、ロウデコーダ12を介して電圧を供給する。
センスアンプ14は、データの読み出し時には、メモリセルアレイ11から読み出されたデータDATをセンスし、必要な演算を行う。そして、このデータDATをコントローラ20に出力する。センスアンプ14は、データの書き込み時には、コントローラ20から受信した書き込みデータDATを、メモリセルアレイ11に転送する。
アドレスレジスタ15は、コントローラ20から受信したアドレスADDを保持する。アドレスADDは、動作対象のブロックBLKを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指示するページアドレスを含む。コマンドレジスタ16は、コントローラ20から受信したコマンドCMDを保持する。コマンドCMDは、例えばシーケンサ17に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。
シーケンサ17は、コマンドレジスタ16に保持されたコマンドCMDに基づいて、NAND型フラッシュメモリ10の動作を制御する。具体的には、シーケンサ17は、コマンドレジスタ16に保持された書き込みコマンドに基づいて、ロウデコーダ12、ドライバ13、及びセンスアンプ14を制御して、アドレスADDにて指定された複数のメモリセルトランジスタに書き込みを行う。シーケンサ17は、またコマンドレジスタ16に保持された読み出しコマンドに基づいて、ロウデコーダ12、ドライバ13、及びセンスアンプ14を制御して、アドレスADDにて指定された複数のメモリセルトランジスタから読み出しを行う。
NAND型フラッシュメモリ10には、前述したように、NANDバスを介してコントローラ20が接続される。NANDバスは、NANDインターフェースに従った信号の送受信を行う。具体的には、NANDバスは、例えばチップイネーブル信号CEn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WEn、リードイネーブル信号REn、入出力信号I/O、及びレディ/ビジー信号R/Bnを通信するバスを含む。入出力信号I/Oは8ビットのバス幅で伝送される。入出力信号I/Oは、コマンドCMD、アドレスADD、及びデータDAT等を通信する。
1.1.2 メモリセルアレイ11の回路構成
前述したように、メモリセルアレイ11は、ブロックBLK0〜BLKnを備える。ブロックBLK0〜BLKnの各々は、同じ構成を有する。以下に、1つのブロックBLKの回路構成を説明する。
前述したように、メモリセルアレイ11は、ブロックBLK0〜BLKnを備える。ブロックBLK0〜BLKnの各々は、同じ構成を有する。以下に、1つのブロックBLKの回路構成を説明する。
図2は、メモリセルアレイ11が有するブロックBLKの回路図である。図示するように、ブロックBLKは、例えば4つのストリングユニットSU0〜SU3を含む。以降、ストリングユニットSUと記した場合、ストリングユニットSU0〜SU3の各々を示すものとする。ストリングユニットSUは、複数のNANDストリングNSを含む。
NANDストリングNSの各々は、例えば8個のメモリセルトランジスタMT0〜MT7及び選択トランジスタS1、S2を含む。以降、メモリセルトランジスタMTと記した場合、メモリセルトランジスタMT0〜MT7の各々を示すものとする。メモリセルトランジスタ(以下、メモリセルとも記す)MTは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタMTは、選択トランジスタS1のソースと選択トランジスタS2のドレインとの間に直列接続されている。
ストリングユニットSU0〜SU3の各々における選択トランジスタS1のゲートは、それぞれセレクトゲート線SGD0〜SGD3に接続される。これに対して、ストリングユニットSU0〜SU3の各々における選択トランジスタS2のゲートは、例えば1つのセレクトゲート線SGSに接続される。選択トランジスタS2のゲートは、ストリングユニット毎に異なるセレクトゲート線SGS0〜SGS3に接続されてもよい。また、ブロックBLK内のストリングユニットSU0〜SU3にあるメモリセルトランジスタMT0〜MT7の制御ゲートは、それぞれワード線WL0〜WL7に接続される。
また、メモリセルアレイ11は、複数のブロックBLK0〜BLKn間でビット線BL0〜BL(L−1)を共有する。但し、Lは2以上の自然数である。ブロックBLK内の複数のストリングユニットSU0〜SU3において、各ビット線BLは、同一列にあるNANDストリングNSの選択トランジスタS1のドレインに共通に接続される。すなわち、各ビット線BLは、同一列の複数のストリングユニットSU0〜SU3間でNANDストリングNSを共通に接続する。更に、複数の選択トランジスタS2のソースは、ソース線SLに共通に接続されている。つまり、ストリングユニットSUは、異なるビット線BLに接続され、且つ同一のセレクトゲート線SGDに接続されたNANDストリングNSを複数含む。
また、ブロックBLKは、ワード線WLを共通にする複数のストリングユニットSUを含む。
ストリングユニットSU内で共通のワード線WLに接続された複数のメモリセルトランジスタMTは、セルユニットCUと称される。セルユニットCUは、メモリセルトランジスタMTが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットCUは、各メモリセルトランジスタMTが1ビットデータを記憶する場合に1ページデータを記憶し、2ビットデータを記憶する場合に2ページデータを、3ビットデータを記憶する場合に3ページデータをそれぞれ記憶する。
なお、メモリセルアレイ11の構成は、上記の構成に限定されない。例えば、各ブロックBLKが含むストリングユニットSUは、任意の個数に設定可能である。各NANDストリングNSが含むメモリセルトランジスタMT、及び選択ゲートトランジスタS1及びS2の各々も、任意の個数に設定可能である。
メモリセルアレイ11の構成については、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
1.2 半導体記憶装置の全体構造
次に、図3を用いて、第1実施形態の半導体記憶装置の構造について説明する。図3は、第1実施形態の半導体記憶装置における構造ブロックを示すレイアウト図である。図3及び以降の図面において、相互に直交(または交差)し、半導体基板面に平行な2方向をX方向(A−A’線方向)及びY方向(B−B’線方向)とし、これらX方向及びY方向(XY面)に対して直交(または交差)する方向をZ方向とする。
次に、図3を用いて、第1実施形態の半導体記憶装置の構造について説明する。図3は、第1実施形態の半導体記憶装置における構造ブロックを示すレイアウト図である。図3及び以降の図面において、相互に直交(または交差)し、半導体基板面に平行な2方向をX方向(A−A’線方向)及びY方向(B−B’線方向)とし、これらX方向及びY方向(XY面)に対して直交(または交差)する方向をZ方向とする。
図3に示すように、半導体記憶装置は、セルアレイ領域CA、ビット線フックアップ領域BHU、ワード線フックアップ領域WHU、コンタクト領域CRI、及びコンタクト領域CREを有する。
セルアレイ領域CA及びビット線フックアップ領域BHUは、X方向及びY方向に行列状に複数配列される。ビット線フックアップ領域BHUは、Y方向においてセルアレイ領域CA間に配置される。ワード線フックアップ領域WHUは、X方向においてセルアレイ領域CAの端部に配置される。コンタクト領域CREは、X方向においてワード線フックアップ領域WHUの、セルアレイ領域CAが配置された側と反対側に配置される。さらに、コンタクト領域CRIは、X方向において、セルアレイ領域CA間及びビット線フックアップ領域BHU間に配置される。
ビット線フックアップ領域BHU上及びセルアレイ領域CA上には、Y方向に延伸するビット線BLがX方向に複数配列される。さらに、ワード線フックアップ領域WHU上には、X方向に延伸するワード線WLがY方向に複数配列される。
1.2.1 半導体記憶装置の平面構造
次に、図4を用いて、第1実施形態の半導体記憶装置の平面構造について説明する。図4は、第1実施形態の半導体記憶装置の平面構造を模式的に示す平面図である。
次に、図4を用いて、第1実施形態の半導体記憶装置の平面構造について説明する。図4は、第1実施形態の半導体記憶装置の平面構造を模式的に示す平面図である。
図4に示すように、Y方向において、セルアレイ領域CA間には、ビット線フックアップ領域BHUが設けられる。セルアレイ領域CAとビット線フックアップ領域BHUとの間には、スリット(または分離領域)ST1が設けられる。スリットST1は、X方向及びZ方向に延伸するプレート形状を有する。スリットST1は、セルアレイ領域CAとビット線フックアップ領域BHUとの間を分離する。
各セルアレイ領域CAには、複数のメモリピラーMP及びスリットSLTが設けられる。複数のメモリピラーMPは、千鳥状に配列される。スリットSLTは、X方向及びZ方向に延伸するプレート形状を有する。スリットSLTは、セルアレイ領域CA内の複数のメモリピラーMPをX方向に区分する。
セルアレイ領域CAのY方向における端部に設けられたワード線フックアップ領域WHUには、複数のコンタクトプラグCCが設けられる。コンタクトプラグCC上には、コンタクトプラグCCに電気的に接続された配線層が設けられる。これら配線層はワード線WLとして機能する。
ビット線フックアップ領域BHUには、複数のコンタクトプラグCP1が千鳥状に配列される。ビット線フックアップ領域BHU上及びセルアレイ領域CA上のビット線BLは、メモリピラーMP及びコンタクトプラグCP1にそれぞれ電気的に接続される。
コンタクト領域CREには、複数のコンタクトプラグCP2が千鳥状に配列される。コンタクトプラグCP2は、上層に設けられる配線層(不図示)に電気的に接続される。さらに、コンタクト領域CRIには、複数のコンタクトプラグ(不図示)が千鳥状に配列される。
1.2.2 半導体記憶装置の断面構造
次に、図5及び図6を用いて、第1実施形態の半導体記憶装置の断面構造について説明する。図5は、図4におけるA−A’線に沿った断面図である。図6は、図4におけるB−B’線に沿った断面図である。なお、メモリピラーMP及びコンタクトプラグCP1、CP2の個数は任意であり、図4とその断面図におけるメモリピラーMP及びコンタクトプラグCP1、CP2の個数は合っていない場合がある。以降の実施形態においても同様である。
次に、図5及び図6を用いて、第1実施形態の半導体記憶装置の断面構造について説明する。図5は、図4におけるA−A’線に沿った断面図である。図6は、図4におけるB−B’線に沿った断面図である。なお、メモリピラーMP及びコンタクトプラグCP1、CP2の個数は任意であり、図4とその断面図におけるメモリピラーMP及びコンタクトプラグCP1、CP2の個数は合っていない場合がある。以降の実施形態においても同様である。
まず、半導体記憶装置のA−A’線に沿った断面構造を説明する。
図5に示すように、半導体基板(例えば、シリコン単結晶基板)30上には、周辺回路層PEが設けられる。周辺回路層PEには、周辺回路(または論理回路)、例えば、前述したロウデコーダ12、ドライバ13、センスアンプ14、アドレスレジスタ15、コマンドレジスタ16、及びシーケンサ17等が設けられる。具体的には、半導体基板30上に素子分離領域30Aが形成され、素子分離領域30A間にnチャネルMOS電界効果トランジスタ(以下、nMOSトランジスタ)NT及びpチャネルMOS電界効果トランジスタ(以下、pMOSトランジスタ)PTを含むCMOS回路が形成される。
さらに詳述すると、素子分離領域30A間にソース領域及びドレイン領域(不図示)が形成され、ソース領域とドレイン領域間の半導体基板30上に、ゲート絶縁膜を介してゲート電極GEが形成される。ソース領域上とドレイン領域上には、ビアC1がそれぞれ形成される。ビアC1上には配線層D0が形成され、さらに配線層D0上には、ビアC2を介して配線層(または電極パッド)D1が形成される。配線層D1上には、後述するコンタクトプラグCP1が設けられる。さらに、nMOSトランジスタNT及びpMOSトランジスタPT、配線層D0、D1、及びビアC1、C2の周囲には、絶縁層31が設けられる。配線層D0、D1、及びビアC1、C2は、例えば、タングステン(W)を含む。絶縁層31は、例えば、シリコン酸化層を含む。
絶縁層31上には、導電層32が設けられる。導電層32は、絶縁層31側から配置された導電層32A、32B、32Cを含む。導電層32は、ソース線SLとして機能する。導電層32A、32B、32Cは、例えば、多結晶シリコンあるいはタングステン(W)を含む。
導電層32上には、複数の絶縁層33と、複数の導電層34、35_0、35_1、35_2、35_3、35_4、35_5、35_6、35_7、36とがZ方向に交互に積層された積層体が設けられる。導電層34、35_0〜35_7、36は、XY面(または半導体基板30面)に平行なプレート形状を有し、X方向に延伸している。X方向に延伸した各導電層34、35_0〜35_7、36は、ワード線フックアップ領域WHUにて、コンタクトプラグを介してX方向に延伸する配線層(不図示)に電気的に接続される。導電層34は、選択ゲート線SGSとして機能する。導電層35_0〜35_7は、ワード線WL0〜WL7として機能する。導電層36は、選択ゲート線SGDとして機能する。絶縁層33は、例えば、シリコン酸化層を含む。導電層34、35_0〜35_7、36は、例えば、タングステン(W)あるいは多結晶シリコンを含む。
複数の絶縁層33及び複数の導電層34、35_0〜35_7、36を含む積層体には、柱状体の複数のメモリピラーMPが設けられる。各メモリピラーMPはZ方向に延伸する。各メモリピラーMPは、絶縁層33及び導電層34、35_0〜35_7、36を積層方向に貫くように配置され、最上層の絶縁層33の上面から導電層32に達する。すなわち、メモリピラーMPは、絶縁層33上面から、選択ゲート線SGD、複数のワード線WL0〜WL7、選択ゲート線SGS、及び複数の絶縁層33を通り、ソース線SLに接続される。メモリピラーMPの詳細については後述する。
さらに、複数の絶縁層33及び複数の導電層34、35_0〜35_7、36を含む積層体には、複数のスリットSLTが設けられる。スリットSLTは、複数の絶縁層33及び複数の導電層34、35_0〜35_7、36の積層体を分離する。スリットSLTは、X方向及びZ方向に延伸するプレート形状を有する。スリットSLTは、絶縁材料、例えばシリコン酸化層が埋め込まれた絶縁層を含む。
絶縁層33上には、絶縁層37が設けられる。メモリピラーMP上の絶縁層37には、Z方向に延伸するビアV1が設けられる。ビアV1上及び絶縁層37上には、絶縁層38が設けられる。ビアV1上の絶縁層38には、Z方向に延伸するビアV2が設けられる。さらに、ビアV2上及び絶縁層38上に導電層(または配線、上層配線)39が設けられる。導電層39は、ビアV2、V1を介してメモリピラーMPに電気的に接続され、さらに、ビット線フックアップ領域BHUにおいて、ビアV2、V1を介してコンタクトプラグCP1に電気的に接続される。導電層39はビット線BLとして機能する。絶縁層37は、例えば、シリコン酸化層を含む。導電層39及びビアV1、V2は、例えば、タングステン(W)を含む。
また、図5に示すように、ビット線フックアップ領域BHUは、スリットST1に挟まれている。スリットST1は、X方向及びZ方向に延伸するプレート形状を有する。スリットST1は、セルアレイ領域CAにおける導電層32上の積層体と、ビット線フックアップ領域BHUにおける導電層32上の積層体とを分離する。スリットST1の上面は、スリットSLTの上面より低い。すなわち、スリットST1の半導体基板面からの高さは、スリットSLTの半導体基板面からの高さより低い。スリットST1は、絶縁材料、例えば、シリコン酸化層またはアルミニウム酸化層の少なくともいずれかが埋め込まれた絶縁層を含む。
ビット線フックアップ領域BHUでは、導電層32上に絶縁層33が設けられ、絶縁層33上に導電層34が設けられる。導電層34上には、複数の絶縁層33と複数の絶縁層50とがZ方向に交互に積層された積層体が設けられる。最上層の絶縁層33上には、絶縁層37が設けられる。
絶縁層37、複数の絶縁層33、複数の絶縁層50、導電層34、32、及び絶縁層31には、柱状体の複数のコンタクトプラグCP1が設けられる。各コンタクトプラグCP1はZ方向に延伸する。各コンタクトプラグCP1は、複数の絶縁層33、複数の絶縁層50、導電層34、32、及び絶縁層31を積層方向に貫くように配置され、最上層の絶縁層33の上面から配線層D1に達する。すなわち、コンタクトプラグCP1は、絶縁層33上面から、複数の絶縁層33、複数の絶縁層50、選択ゲート線SGS、ソース線SL、及び絶縁層31を通り、周辺回路層PEが有する配線層D1に接続される。
コンタクトプラグCP1は、例えば、内部に設けられた導電層52と、導電層52の外周面に設けられた絶縁層53を有する。コンタクトプラグCP1の絶縁層53と導電層32、34との間には、絶縁層51が設けられる。絶縁層51は、コンタクトプラグCP1と導電層32、34間の絶縁性を強化する。導電層52は、例えば、タングステンを含む。絶縁層51、53は、例えば、シリコン酸化層を含む。
次に、図6を用いて、半導体記憶装置のB−B’線に沿った断面構造を説明する。図6は、コンタクト領域CRE、ワード線フックアップ領域WHU、及びビット線フックアップ領域BHUの断面図である。ビット線フックアップ領域BHUでは、上述したように、各コンタクトプラグCP1が、複数の絶縁層33、複数の絶縁層50、導電層34、32、及び絶縁層31を積層方向に延伸するように設けられ、最上層の絶縁層33の上面から配線層D1に達する。
ワード線フックアップ領域WHUでは、複数の絶縁層33及び複数の絶縁層50がX方向に順に階段状に設けられている。また、コンタクト領域CREでは、各コンタクトプラグCP2が、絶縁層37絶縁層33、導電層32、及び絶縁層31を積層方向に延伸するように設けられ、最上層の絶縁層33の上面から配線層D1に達する。コンタクトプラグCP2の絶縁層53と導電層32との間には、絶縁層51が設けられる。絶縁層51は、コンタクトプラグCP2と導電層32間の絶縁性を強化する。
1.2.3 メモリピラーMP(メモリセルトランジスタ)の構造
次に、図7を用いて、セルアレイ領域CA内のメモリピラーMPに設けられたメモリセルトランジスタMTの断面構造を説明する。図7は、第1実施形態におけるセルアレイ領域CA内のメモリセルトランジスタの断面図である。なお、図7では導電層間の層間絶縁膜が省略されている。
次に、図7を用いて、セルアレイ領域CA内のメモリピラーMPに設けられたメモリセルトランジスタMTの断面構造を説明する。図7は、第1実施形態におけるセルアレイ領域CA内のメモリセルトランジスタの断面図である。なお、図7では導電層間の層間絶縁膜が省略されている。
図7に示すように、セルアレイ領域CAは、導電層32、34、35_0〜35_7、36、及びメモリピラーMPを含む。導電層32は、XY面に沿ったプレート状に形成され、前述したように、ソース線SLとして機能する。
導電層32上には、下層から順に、導電層34、35_0〜35_7、36が設けられる。これらの導電層のうちZ方向に隣り合う導電層は、層間絶縁膜を介して積層される。導電層34、35_0〜35_7、36は、それぞれがXY面に沿ったプレート状に形成される。前述したように、導電層34は、選択ゲート線SGSとして機能する。導電層35_0〜35_7は、下層から順に、それぞれワード線WL0〜WL7として機能する。導電層36は、選択ゲート線SGDとして機能する。
複数のメモリピラーMPは、例えばXY方向に千鳥状に配列される。各メモリピラーMPは、1つのNANDストリングNSとして機能する。各メモリピラーMPは、導電層36の上面から導電層32の上面に達するように、導電層34、35_0〜35_7、36を通過するように設けられる。
メモリピラーMPは、例えば、導電層側から順に設けられたセル絶縁膜40、半導体層41、及びコア絶縁膜42を含む。セル絶縁膜40は、ブロック絶縁膜40A、電荷蓄積膜(または電荷蓄積層とも称する)40B、及びトンネル絶縁膜40Cを有する。具体的には、メモリピラーMPを形成するためのメモリホールの内壁に、ブロック絶縁膜40Aが設けられる。ブロック絶縁膜40Aの内壁に、電荷蓄積膜40Bが設けられる。電荷蓄積膜40Bの内壁に、トンネル絶縁膜40Cが設けられる。トンネル絶縁膜40Cの内壁に半導体層41が設けられる。さらに、半導体層41の内部にコア絶縁層(例えば、シリコン酸化層)42が設けられる。
上述したメモリピラーMPの構成において、メモリピラーMPと導電層34とが交差する部分が、選択ゲートトランジスタS2として機能する。メモリピラーMPと導電層35_0〜35_7とが交差する部分が、それぞれメモリセルトランジスタMT0〜MT7として機能する。各メモリセルトランジスタMT0〜MT7は、データが記憶可能なメモリセルである。各メモリセルトランジスタMT0〜MT7には、書き込み動作によりデータが書き込まれる。さらに、メモリピラーMPと導電層36とが交差する部分が、選択ゲートトランジスタS1として機能する。
半導体層41は、メモリセルトランジスタMT、及び選択ゲートトランジスタS1、S2のチャネル層として機能する。半導体層41の内部には、NANDストリングNSの電流経路が形成される。
電荷蓄積膜40Bは、メモリセルトランジスタMTにおいて半導体層41から注入される電荷を蓄積する機能を有する。電荷蓄積膜40Bは、例えば、シリコン窒化膜を含む。
トンネル絶縁膜40Cは、半導体層41から電荷蓄積膜40Bに電荷が注入される際に、または電荷蓄積膜40Bに蓄積された電荷が半導体層41へ拡散する際に、電位障壁として機能する。トンネル絶縁膜40Cは、例えば、シリコン酸化膜を含む。
ブロック絶縁膜40Aは、電荷蓄積膜40Bに蓄積された電荷が導電層(ワード線WL)35_0〜35_7へ拡散するのを防止する。ブロック絶縁膜40Aは、例えば、シリコン酸化膜及びシリコン窒化膜を含む。
メモリピラーMP上にはビアV1が設けられ、メモリピラーMP上にはビット線BLとしての配線層(不図示)が設けられる。
なお、セルアレイ領域CAを含むメモリセルアレイ11の構成は、上記の構成に限定されない。また、ワード線WL、及び選択ゲート線SGD及びSGSの本数は、それぞれメモリセルトランジスタMT、及び選択ゲートトランジスタS1及びS2の個数に従って変更される。選択ゲート線SGSは、複数の導電層で構成されてもよく、選択ゲート線SGDは、複数の導電層で構成されてもよい。
1.3 半導体記憶装置の製造方法
次に、図8〜図13を用いて、第1実施形態の半導体記憶装置の製造方法について説明する。図8〜図13は、第1実施形態の半導体記憶装置の各製造工程における構造の断面図であり、図4におけるA−A’線(Y方向)に沿った断面図である。
次に、図8〜図13を用いて、第1実施形態の半導体記憶装置の製造方法について説明する。図8〜図13は、第1実施形態の半導体記憶装置の各製造工程における構造の断面図であり、図4におけるA−A’線(Y方向)に沿った断面図である。
まず、図8に示すように、半導体基板30上に、周辺回路層PE、導電層32A、32D、32C、34を形成し、複数の絶縁層33と複数の絶縁層50とを積層し、さらに、メモリピラーMPを形成する。具体的には、半導体基板30上に、例えば、nMOSトランジスタ及びpMOSトランジスタを含むCMOS回路を形成し、さらに、これらに接続されたビアC1、配線層D0、ビアC2及び配線層D1等を形成する。さらに、配線層D1上に絶縁層31を形成する。これにより、半導体基板30上に、前述したロウデコーダ12、ドライバ13、センスアンプ14、アドレスレジスタ15、コマンドレジスタ16、及びシーケンサ17等を含む周辺回路層PEを形成する。
続いて、例えば、CVD(Chemical vapor deposition)法(あるいはALD(Atomic layer deposition)法)により、絶縁層31上に導電層32A、犠牲層(不図示)、導電層32D、犠牲層(不図示)、導電層32Cを順に形成する。さらに、導電層32C上に、例えば、CVD(あるいはALD)法により、絶縁層33と絶縁層34を順に形成する。導電層32Dは、例えば、多結晶シリコン層を含む。犠牲層は、例えば、シリコン酸化層を含む。また、ビット線フックアップ領域BHUにおいて、コンタクトプラグCP1を形成するべき領域に、導電層32A、32D、32C、34をZ方向に延伸する絶縁層51を形成する。
続いて、導電層34上に、例えば、CVD(あるいはALD)法により、複数の絶縁層33と複数の絶縁層50とを交互に積層する。これにより、絶縁層33、導電層34、及び複数の絶縁層33と複数の絶縁層50とが交互に積層された積層体を形成する。続いて、積層体及び導電層32A、32D、32Cに、Z方向に延伸するメモリピラーMPを形成する。
次に、図9及び図10に示すように、セルアレイ領域CAとビット線フックアップ領域BHUとの間にスリットST1を形成する。具体的には、例えば、CVD(あるいはALD)法により、メモリピラーMP上及び絶縁層33上に絶縁層37を形成する。さらに、例えば、RIE(Reactive ion etching)法により、図9に示すように、セルアレイ領域CAとビット線フックアップ領域BHU間の絶縁層37、複数の絶縁層33及び複数の絶縁層50に、X方向及びZ方向に延伸するスリットST1用の溝54を形成する。続いて、例えば、CVD(あるいはALD)法により、溝54内に、絶縁材料、例えば、シリコン酸化層またはアルミニウム酸化層の少なくともいずれかを埋め込む。これにより、セルアレイ領域CAとビット線フックアップ領域BHU間にスリットST1を形成する。
次に、図11及び図12に示すように、絶縁層(例えば、シリコン窒化層)50を導電層(例えば、タングステン層)35_0〜35_7、36に置き換え、さらに、導電層35_0〜35_7、36を分離するスリットSLTを形成する。また、導電層(ソース線SL)32をメモリピラーMPに接続する。具体的には、絶縁層37、複数の絶縁層33、複数の絶縁層50、導電層34、絶縁層33、及び導電層32が積層された積層体に、例えば、RIE法により、スリットSLT用の溝55を形成する。溝55は、絶縁層37の表面から導電層32まで達する。続いて、ウェットエッチングにより、溝55を介して導電層(多結晶シリコン層)32D(図10参照)、及び導電層32Dの上下に配置されていた犠牲層を除去する。これにより、導電層32Aと導電層32C間に隙間が形成される。さらに、CVD(あるいはALD)法により、導電層32Aと導電層32C間の隙間を埋め込むように、導電層32Bを形成する。これにより、導電層32BがメモリピラーMPに接続される。
続いて、セルアレイ領域CAでは、例えば、燐酸溶液を用いたウェットエッチングにより、溝55を介して絶縁層(シリコン窒化層)50を除去する。このウェットエッチングにより絶縁層(シリコン酸化層)33は除去されず、残存する。これにより、絶縁層33間に隙間が形成される。さらに、CVD(あるいはALD)法により、絶縁層33間の隙間を導電材料、例えばタングステンで埋め込み、導電層35_0〜35_7、36を形成する。続いて、例えば、CVD(あるいはALD)法により、溝55内に、絶縁材料、例えばシリコン酸化層を埋め込む。これにより、スリットSLTを形成する。
一方、ビット線フックアップ領域BHUでは、燐酸溶液を用いたウェットエッチングにおいて、燐酸溶液がスリットST1により遮られ、ビット線フックアップ領域BHU内の絶縁層50に達しない。このため、ビット線フックアップ領域BHU内の絶縁層50は除去されず、そのまま残存する。すなわち、絶縁層50を導電層35_0〜35_7、36に置き換える工程において、ビット線フックアップ領域BHU内の絶縁層50は導電層に置き換えられず、ビット線フックアップ領域BHU内は、複数の絶縁層33と複数の絶縁層50との積層体のまま維持される。
次に、図13に示すように、ビット線フックアップ領域BHUにコンタクトプラグCP1を形成する。具体的には、例えば、CVD(あるいはALD)法により、スリットSLT上及び絶縁層37上に、さらに絶縁層37を形成する。続いて、ビット線フックアップ領域BHUの絶縁層37、複数の絶縁層33、複数の絶縁層50、及び絶縁層51が積層された積層体に、例えば、RIE法により、コンタクトプラグCP1用のホールを形成する。続いて、例えば、CVD(あるいはALD)法により、コンタクトプラグCP1用ホールの内壁に絶縁層53を形成し、さらに、絶縁層53の内部に導電層52を埋め込む。これにより、ビット線フックアップ領域BHUにコンタクトプラグCP1を形成する。
次に、図5に示すように、メモリピラーMP及びコンタクトプラグCP1に接続されたビアV1、V2及び導電層39を形成する。具体的には、例えば、CVD(あるいはALD)法により、コンタクトプラグCP1上及び絶縁層37上に、さらに絶縁層37を形成する。続いて、メモリピラーMP上及びコンタクトプラグCP1上の絶縁層37にビアV1を形成する。さらに、ビアV1上及び絶縁層37上に、絶縁層38を形成する。続いて、ビアV1上の絶縁層38にビアV2を形成する。さらに、ビアV2上及び絶縁層38上に、導電層39を形成する。以上により、第1実施形態の半導体記憶装置の製造が終了する。
1.4 第1変形例
次に、図14を用いて、第1実施形態の第1変形例について説明する。第1変形例では、第1実施形態と異なる点について主に述べる。以降の変形例でも同様である。図14は、第1実施形態における第1変形例の半導体記憶装置の平面構造を示し、セルアレイ領域CA、ワード線フックアップ領域WHU、及びビット線フックアップ領域BHUを表している。
次に、図14を用いて、第1実施形態の第1変形例について説明する。第1変形例では、第1実施形態と異なる点について主に述べる。以降の変形例でも同様である。図14は、第1実施形態における第1変形例の半導体記憶装置の平面構造を示し、セルアレイ領域CA、ワード線フックアップ領域WHU、及びビット線フックアップ領域BHUを表している。
ビット線フックアップ領域BHUは、Y方向においてセルアレイ領域CA間に配置される。ビット線フックアップ領域BHUには、複数のコンタクトプラグCP1、及びスリット(または分離領域)ST2が設けられる。スリットST2は、複数のコンタクトプラグCP1を囲うように、複数のコンタクトプラグCP1の周囲に配置される。スリットST2は、絶縁材料、例えば、シリコン酸化層またはアルミニウム酸化層の少なくともいずれか埋め込まれた絶縁層を含む。
スリットST2の外側には、複数の絶縁層33と複数の導電層34、35_0〜35_7、36との積層体が配置される。スリットST2の内側には、複数の絶縁層33と複数の絶縁層50との積層体が配置される。すなわち、スリットST2に囲まれた領域は、複数の絶縁層33と複数の絶縁層50との積層体を有する。スリットST2は、Z方向に延伸しており、スリットST2外側の積層体と、スリットST2内側の積層体とを分離する。コンタクトプラグCP1は、複数の絶縁層33及び複数の絶縁層50をZ方向に延伸し、周辺回路層PEの配線層D1に達する。
すなわち、スリットST2に囲まれた領域は、スリットST2の外側のように、複数の絶縁層50が導電層35_0〜35_7、36に置き換えられておらず、複数の絶縁層50がそのまま配置されている。コンタクトプラグCP1は、複数の絶縁層33及び複数の絶縁層50を貫通するように設けられ、その一端は半導体基板30とセルアレイ領域CAとの間に配置された配線層D1に接続される。その他の構造は、前述した第1実施形態と同様である。
1.5 第2変形例
次に、図15を用いて、第1実施形態の第2変形例について説明する。図15は、第1実施形態における第2変形例の半導体記憶装置の平面構造を示し、セルアレイ領域CA、ワード線フックアップ領域WHU、及びビット線フックアップ領域BHUを表している。
次に、図15を用いて、第1実施形態の第2変形例について説明する。図15は、第1実施形態における第2変形例の半導体記憶装置の平面構造を示し、セルアレイ領域CA、ワード線フックアップ領域WHU、及びビット線フックアップ領域BHUを表している。
ビット線フックアップ領域BHUには、複数のコンタクトプラグCP1、及び複数のスリット(または分離領域)ST3が設けられる。各スリットST3は、各々のコンタクトプラグCP1を囲うように、各々のコンタクトプラグCP1の周囲に配置される。スリットST3は、絶縁材料、例えば、シリコン酸化層またはアルミニウム酸化層の少なくともいずれか埋め込まれた絶縁層を含む。
スリットST3の外側には、複数の絶縁層33と複数の導電層34、35_0〜35_7、36との積層体が配置される。スリットST3の内側には、複数の絶縁層33と複数の絶縁層50との積層体が配置される。すなわち、スリットST3に囲まれた領域は、複数の絶縁層33と複数の絶縁層50との積層体を有する。スリットST3は、Z方向に延伸しており、スリットST3外側の積層体と、スリットST3内側の積層体とを分離する。コンタクトプラグCP1は、複数の絶縁層33及び複数の絶縁層50をZ方向に延伸し、周辺回路層PEの配線層D1に達する。
すなわち、スリットST3に囲まれた領域は、スリットST3の外側のように、複数の絶縁層50が導電層35_0〜35_7、36に置き換えられておらず、複数の絶縁層50がそのまま配置されている。コンタクトプラグCP1は、複数の絶縁層33及び複数の絶縁層50を貫通するように設けられ、その一端は半導体基板30とセルアレイ領域CAとの間に配置された配線層D1に接続される。その他の構造は、前述した第1実施形態と同様である。
1.4 第1実施形態の効果
第1実施形態によれば、書き込み、読み出し、及び消去等の動作信頼性を向上させることができる半導体記憶装置を提供できる。
第1実施形態によれば、書き込み、読み出し、及び消去等の動作信頼性を向上させることができる半導体記憶装置を提供できる。
以下に、第1実施形態の効果について詳述する。例えば、三次元積層型の不揮発性半導体記憶装置は、絶縁層(例えば、シリコン酸化層)と、ワード線としての導電層(例えば、金属層)とが積層された積層体と、積層体を貫通するコンタクトプラグとを有する。コンタクトプラグは、積層体の上方に配置された上層配線と、積層体の下方に配置された下層配線、あるいは積層体の下方に設けられた周辺回路の配線層とを接続する。このような構造では、積層体を貫通するコンタクトプラグと導電層との間に、絶縁耐圧の劣化が生じる場合がある。
そこで、第1実施形態では、コンタクトプラグCP1が設けられる領域の積層体を、絶縁層(例えば、シリコン酸化層)33と絶縁層(例えば、シリコン窒化層)50との積層構造とする。これにより、コンタクトプラグCP1と導電層35_0〜35_7、36との間に、絶縁層50が配置される。この結果、積層体を貫通するコンタクトプラグCP1と導電層35_0〜35_7、36との間の絶縁耐圧を向上させることができる。
また、例えば、三次元積層型の不揮発性半導体記憶装置の製造工程では、シリコン酸化層とシリコン窒化層とが積層された積層体に対して積層方向にホールを形成し,そのホールの内部にメモリ機能膜を形成する。その後、複数の溝を形成して、溝からシリコン窒化層を除去しシリコン酸化層間の隙間に金属材料を埋め込み、ワード線WLを形成する。このような製造工程では、積層体を貫通するコンタクトプラグが形成される領域はメモリセルアレイ領域と比較して、溝からの距離が長いため、シリコン窒化層の除去不良や金属材料の埋め込み不良等が発生し、その後の工程中にかかる熱により、シリコン酸化層の破壊等の不具合が生じる場合がある。
そこで、第1実施形態では、絶縁層(例えば、シリコン窒化層)50を除去して絶縁層(例えば、シリコン酸化層)33間の隙間に金属材料を埋め込む工程より前の工程において、セルアレイ領域CAで導線層35_0〜35_7、36を分離するスリットSLTとは異なるスリットST1、あるいはST2、ST3を形成する。スリットST1、あるいはST2、ST3は、メモリピラーMPが形成される領域の積層体と、コンタクトプラグCP1が形成される領域の積層体とを分離するように、あるいはコンタクトプラグCP1が形成される領域を囲むように配置される。
これにより、絶縁層50を除去する工程において、エッチング液がスリットST1、あるいはST2、ST3により遮られ、コンタクトプラグCP1が形成される領域内の絶縁層50に達するのを防ぐことができる。このため、コンタクトプラグCP1が形成される領域内の絶縁層50は除去されず、そのまま残存する。これにより、コンタクトプラグCP1と導電層35_0〜35_7、36との間に、絶縁層50が配置される。この結果、積層体を貫通するコンタクトプラグCP1と導電層35_0〜35_7、36との間の絶縁耐圧を向上させることができる。
以上により、第1実施形態の半導体記憶装置によれば、書き込み、読み出し、及び消去等の動作信頼性を向上させることが可能である。
2.第2実施形態
次に、第2実施形態の半導体記憶装置について説明する。第2実施形態では、メモリピラーMPと同じ膜を含む部材を用いて、あるいは、ワード線フックアップ領域WHUに配置され、ワード線WLを支える支持柱と同じ部材を用いて、セルアレイ領域CAとビット線フックアップ領域BHUとの間を分離する。第2実施形態の回路ブロック構成は第1実施形態と同様である。第2実施形態では、第1実施形態と異なる点について主に説明する。
次に、第2実施形態の半導体記憶装置について説明する。第2実施形態では、メモリピラーMPと同じ膜を含む部材を用いて、あるいは、ワード線フックアップ領域WHUに配置され、ワード線WLを支える支持柱と同じ部材を用いて、セルアレイ領域CAとビット線フックアップ領域BHUとの間を分離する。第2実施形態の回路ブロック構成は第1実施形態と同様である。第2実施形態では、第1実施形態と異なる点について主に説明する。
2.1 半導体記憶装置の構造
次に、第2実施形態の半導体記憶装置の構造について説明する。
次に、第2実施形態の半導体記憶装置の構造について説明する。
2.1.1 半導体記憶装置の平面構造
次に、図16を用いて、第2実施形態の半導体記憶装置の平面構造について説明する。図16は、第2実施形態の半導体記憶装置におけるセルアレイ領域CA及びビット線フックアップ領域BHUの平面図である。
次に、図16を用いて、第2実施形態の半導体記憶装置の平面構造について説明する。図16は、第2実施形態の半導体記憶装置におけるセルアレイ領域CA及びビット線フックアップ領域BHUの平面図である。
図16に示すように、セルアレイ領域CAとビット線フックアップ領域BHUとの間には、分離領域MPLが設けられる。分離領域MPLは、X方向及びZ方向に延伸するプレート形状を有する。分離領域MPLは、セルアレイ領域CAとビット線フックアップ領域BHUとの間を分離する。
セルアレイ領域CAには、メモリピラーMPが千鳥状に配列される。ビット線フックアップ領域BHUには、複数のコンタクトプラグCP1が配列される。
2.1.2 半導体記憶装置の断面構造
次に、図17を用いて、第2実施形態の半導体記憶装置の断面構造について説明する。図17は、第2実施形態の半導体記憶装置の断面図であり、図4におけるA−A’線に相当する線に沿った断面を示す。
次に、図17を用いて、第2実施形態の半導体記憶装置の断面構造について説明する。図17は、第2実施形態の半導体記憶装置の断面図であり、図4におけるA−A’線に相当する線に沿った断面を示す。
図17に示すように、ビット線フックアップ領域BHUは、分離領域MPLに挟まれている。分離領域MPLは、X方向及びZ方向に延伸するプレート形状を有する。分離領域MPLは、セルアレイ領域CAにおける複数の絶縁層33及び複数の導電層34、35_0〜35_7、36を含む積層体と、ビット線フックアップ領域BHUにおける複数の絶縁層33及び複数の絶縁層50の積層体とを分離する。分離領域MPLの上面の高さは、メモリピラーMPの上面の高さと同じである。すなわち、分離領域MPLの半導体基板面からの高さは、メモリピラーMPの半導体基板面からの高さと同じである。分離領域MPLは、メモリピラーMPと同じ工程で形成され、同じ材料の膜を有する。
ビット線フックアップ領域BHUでは、導電層32上に絶縁層33が設けられ、絶縁層33上に導電層34が設けられる。導電層34上には、複数の絶縁層33と複数の絶縁層50とがZ方向に交互に積層された積層体が設けられる。最上層の絶縁層33上には、絶縁層37が設けられる。絶縁層37、複数の絶縁層33、複数の絶縁層50、導電層34、32、及び絶縁層31には、複数のコンタクトプラグCP1が設けられる。その他の構造は、前述した第1実施形態と同様である。
2.2 半導体記憶装置の製造方法
次に、第2実施形態の半導体記憶装置の製造方法について説明する。図18及び図19は、第2実施形態の半導体記憶装置の各製造工程における構造の断面図であり、図4におけるA−A’線(Y方向)に沿った断面を示す。
次に、第2実施形態の半導体記憶装置の製造方法について説明する。図18及び図19は、第2実施形態の半導体記憶装置の各製造工程における構造の断面図であり、図4におけるA−A’線(Y方向)に沿った断面を示す。
図18に示すように、メモリピラーMPの形成と共に、セルアレイ領域CAとビット線フックアップ領域BHU間に分離領域MPLを形成する。具体的には、例えば、CVD(あるいはALD)法により、導電層32C上に、絶縁層33、導電層34、及び複数の絶縁層33と複数の絶縁層50とが交互に積層された積層体を形成する。続いて、積層体及び導電層32A、32D、32Cに、Z方向に延伸するメモリピラーMPを形成すると共に、同様に、Z方向に延伸する分離領域MPLを形成する。すなわち、分離領域MPLを、メモリピラーMPと同じ工程で形成する。このため、分離領域MPLは、メモリピラーMPと同じ材料の膜を有する。
次に、絶縁層(例えば、シリコン窒化層)50を導電層(例えば、タングステン層)35_0〜35_7、36に置き換え、さらに、導電層35_0〜35_7、36を分離するスリットSLTを形成する。また、導電層(ソース線SL)32をメモリピラーMPに接続する。具体的には、絶縁層37、複数の絶縁層33、複数の絶縁層50、導電層34、絶縁層33、及び導電層32が積層された積層体に、例えば、RIE法により、スリットSLT用の溝55を形成する。その後、第1実施形態と同様に、導電層32BをメモリピラーMPに接続する。さらに、セルアレイ領域CAでは、燐酸溶液を用いたウェットエッチングにより、絶縁層50を除去し、導電層35_0〜35_7、36に置き換える。続いて、溝55内に、絶縁材料を埋め込み、スリットSLTを形成する。
一方、ビット線フックアップ領域BHUでは、燐酸溶液を用いたウェットエッチングにより、絶縁層(シリコン窒化層)50を除去する工程において、燐酸溶液が分離領域MPLにより遮られ、ビット線フックアップ領域BHU内の絶縁層50に達しない。このため、ビット線フックアップ領域BHU内の絶縁層50は除去されず、そのまま残存する。すなわち、ビット線フックアップ領域BHU内の絶縁層50は導電層に置き換えられず、ビット線フックアップ領域BHU内は、複数の絶縁層33と複数の絶縁層50との積層体のまま維持される。その後の工程は、前述した第1実施形態の製造方法と同様である。
2.3 第1変形例
次に、図20を用いて、第2実施形態の第1変形例について説明する。図20は、第1変形例の半導体記憶装置におけるセルアレイ領域CA及びビット線フックアップ領域BHUの平面図である。第1変形例では、第2実施形態と異なる点について主に述べる。以降の変形例でも同様である。
次に、図20を用いて、第2実施形態の第1変形例について説明する。図20は、第1変形例の半導体記憶装置におけるセルアレイ領域CA及びビット線フックアップ領域BHUの平面図である。第1変形例では、第2実施形態と異なる点について主に述べる。以降の変形例でも同様である。
図20に示すように、セルアレイ領域CAとビット線フックアップ領域BHUとの間には、分離領域MPSが設けられる。分離領域MPSは、X方向に連続的に配列された複数のメモリピラーMPで構成される。すなわち、Z方向に延伸する複数のメモリピラーMPがX方向に数珠状に配列されて、分離領域MPSが構成される。分離領域MPSは、メモリピラーMPと同じ工程で形成され、同じ材料の膜を有する。
分離領域MPSは、セルアレイ領域CAにおける複数の絶縁層33及び複数の導電層34、35_0〜35_7、36を含む積層体と、ビット線フックアップ領域BHUにおける複数の絶縁層33及び複数の絶縁層50の積層体とを分離する。分離領域MPSの上面の高さは、セルアレイ領域CAに配置されたメモリピラーMPの上面の高さと同じである。すなわち、分離領域MPSの半導体基板面からの高さは、メモリピラーMPの半導体基板面からの高さと同じである。その他の構造は、前述した第2実施形態と同様である。
2.4 第2変形例
次に、図21を用いて、第2実施形態の第2変形例について説明する。図21は、第2変形例の半導体記憶装置におけるセルアレイ領域CA及びビット線フックアップ領域BHUの平面図である。
次に、図21を用いて、第2実施形態の第2変形例について説明する。図21は、第2変形例の半導体記憶装置におけるセルアレイ領域CA及びビット線フックアップ領域BHUの平面図である。
図21に示すように、セルアレイ領域CAとビット線フックアップ領域BHUとの間には、分離領域HRLが設けられる。分離領域HRLは、X方向及びZ方向に延伸するプレート形状を有する。分離領域HRLは、ワード線フックアップ領域WHUに配置される支持柱と同じ工程で形成され、同じ材料の層を有する。支持柱は、ワード線フックアップ領域WHUにおいて、積層された絶縁層33が倒壊するのを防ぐために配置される。分離領域HRL及び支持柱は、例えば、シリコン酸化層を含む。
分離領域HRLは、セルアレイ領域CAにおける複数の絶縁層33及び複数の導電層34、35_0〜35_7、36を含む積層体と、ビット線フックアップ領域BHUにおける複数の絶縁層33及び複数の絶縁層50の積層体とを分離する。分離領域HRLの上面の高さは、ワード線フックアップ領域WHUに配置される支持柱の上面の高さと同じである。その他の構造は、前述した第2実施形態と同様である。
2.5 第3変形例
次に、図22を用いて、第2実施形態の第3変形例について説明する。図22は、第3変形例の半導体記憶装置におけるセルアレイ領域CA及びビット線フックアップ領域BHUの平面図である。
次に、図22を用いて、第2実施形態の第3変形例について説明する。図22は、第3変形例の半導体記憶装置におけるセルアレイ領域CA及びビット線フックアップ領域BHUの平面図である。
図23に示すように、セルアレイ領域CAとビット線フックアップ領域BHUとの間には、分離領域HRSが設けられる。分離領域HRSは、X方向に連続的に複数配列された絶縁材料を含む柱部(以下、絶縁柱と記す)で構成される。すなわち、Z方向に延伸する複数の絶縁柱がX方向に数珠状に配列されて、分離領域HRSが構成される。絶縁柱は、Z方向に延伸する柱状形状を有する。分離領域HRSは、同様に、ワード線フックアップ領域WHUに配置される支持柱と同じ工程で形成され、同じ材料の層を有する。絶縁柱を含む分離領域HRSは、例えば、シリコン酸化層を含む。
分離領域HRSは、セルアレイ領域CAにおける複数の絶縁層33及び複数の導電層34、35_0〜35_7、36を含む積層体と、ビット線フックアップ領域BHUにおける複数の絶縁層33及び複数の絶縁層50の積層体とを分離する。分離領域HRSの上面の高さは、ビット線フックアップ領域BHUに配置される支持柱の上面の高さと同じである。その他の構造は、前述した第2実施形態及び第3変形例と同様である。
2.6 第2実施形態の効果
第2実施形態では、メモリピラーMPが設けられるセルアレイ領域CAの積層体と、コンタクトプラグCP1が設けられるビット線フックアップ領域BHUの積層体との間に、分離領域MPLあるいはMPS、HRL、HRSを配置する。これにより、セルアレイ領域CAの積層体と、ビット線フックアップ領域BHUの積層体とを分離する。
第2実施形態では、メモリピラーMPが設けられるセルアレイ領域CAの積層体と、コンタクトプラグCP1が設けられるビット線フックアップ領域BHUの積層体との間に、分離領域MPLあるいはMPS、HRL、HRSを配置する。これにより、セルアレイ領域CAの積層体と、ビット線フックアップ領域BHUの積層体とを分離する。
このように、メモリピラーMPが設けられる領域の積層体と、コンタクトプラグCP1が設けられる領域の積層体を分離することにより、コンタクトプラグCP1の領域の積層体を、絶縁層(例えば、シリコン酸化層)33と絶縁層(例えば、シリコン窒化層)50との積層構造とすることが可能となる。これにより、コンタクトプラグCP1と導電層35_0〜35_7、36との間に、絶縁層50が配置される。この結果、積層体を貫通するコンタクトプラグCP1と導電層35_0〜35_7、36との間の絶縁耐圧を向上させることができ、さらには、半導体記憶装置における書き込み、読み出し、及び消去等の動作の信頼性を向上させることが可能である。
また、セルアレイ領域CAにメモリピラーMPを形成する工程にて、セルアレイ領域CAとビット線フックアップ領域BHUとの間に、分離領域MPLあるいはMPSを形成する。また、ワード線フックアップ領域WHUに支持柱を形成する工程にて、セルアレイ領域CAとビット線フックアップ領域BHUとの間に、分離領域HRLあるいはHRSを形成する。このため、分離領域MPLあるいはMPS、HRL、HRSを形成する工程を新たに設ける必要がない。したがって、第2実施形態では、半導体記憶装置を製造するために、新たな工程は増加せず、製造コストの増加を抑制することが可能である。
3.第3実施形態
次に、第3実施形態の半導体記憶装置について説明する。第3実施形態では、複数の絶縁層50を除去して導電層35_0〜35_7、36に置き換える工程において、コンタクトプラグCP1近傍に絶縁層50を残し、コンタクトプラグと導電層間の絶縁耐圧を向上させる。第3実施形態の回路ブロック構成は第1実施形態と同様である。第3実施形態では、第1実施形態と異なる点について主に説明する。
次に、第3実施形態の半導体記憶装置について説明する。第3実施形態では、複数の絶縁層50を除去して導電層35_0〜35_7、36に置き換える工程において、コンタクトプラグCP1近傍に絶縁層50を残し、コンタクトプラグと導電層間の絶縁耐圧を向上させる。第3実施形態の回路ブロック構成は第1実施形態と同様である。第3実施形態では、第1実施形態と異なる点について主に説明する。
3.1 半導体記憶装置の構造
以下に、第3実施形態の半導体記憶装置の構造について説明する。
以下に、第3実施形態の半導体記憶装置の構造について説明する。
3.1.1 半導体記憶装置の平面構造
次に、図23を用いて、第3実施形態の半導体記憶装置の平面構造について説明する。図23は、第3実施形態の半導体記憶装置の平面構造を模式的に示す平面図である。第3実施形態の半導体記憶装置の平面構造では、図4に示した第1実施形態の平面構造において、セルアレイ領域CAとビット線フックアップ領域BHUとの間にスリットST1が設けられていない。その他の構造は、図4に示した平面構造と同様である。
次に、図23を用いて、第3実施形態の半導体記憶装置の平面構造について説明する。図23は、第3実施形態の半導体記憶装置の平面構造を模式的に示す平面図である。第3実施形態の半導体記憶装置の平面構造では、図4に示した第1実施形態の平面構造において、セルアレイ領域CAとビット線フックアップ領域BHUとの間にスリットST1が設けられていない。その他の構造は、図4に示した平面構造と同様である。
3.1.2 半導体記憶装置の断面構造
次に、図24を用いて、第3実施形態の半導体記憶装置の断面構造について説明する。図24は、第3実施形態の半導体記憶装置における図23のA−A’線に沿った断面図である。
次に、図24を用いて、第3実施形態の半導体記憶装置の断面構造について説明する。図24は、第3実施形態の半導体記憶装置における図23のA−A’線に沿った断面図である。
第3実施形態の半導体記憶装置の断面構造では、図5に示した第1実施形態の断面構造において、図24に示すように、セルアレイ領域CAとビット線フックアップ領域BHUとの間にスリットST1が設けられていない。
さらに、セルアレイ領域から延伸した導電層がセルアレイ領域CAとビット線フックアップ領域BHUとの境を超えてビット線フックアップ領域BHUまで延びている。言い換えると、コンタクトプラグCP1と導電層35_0〜35_7、36との間には、絶縁層50が配置されている。この絶縁層50のY方向の長さは、コンタクトプラグCP1と導電層35_0〜35_7、36との間の絶縁耐圧を向上させるのに十分な長さである。その他の構造は、前述した第1実施形態と同様である。
3.2 半導体記憶装置の製造方法
次に、第3実施形態の半導体記憶装置の製造方法について説明する。図25は、第3実施形態の半導体記憶装置の製造工程における構造の断面図であり、図23におけるA−A’線(Y方向)に沿った断面を示す。
次に、第3実施形態の半導体記憶装置の製造方法について説明する。図25は、第3実施形態の半導体記憶装置の製造工程における構造の断面図であり、図23におけるA−A’線(Y方向)に沿った断面を示す。
積層体及び導電層32A、32D、32CにメモリピラーMPを形成した後、絶縁層(例えば、シリコン窒化層)50を導電層(例えば、タングステン層)35_0〜35_7、36に置き換える。具体的には、絶縁層37、複数の絶縁層33、複数の絶縁層50、導電層34、絶縁層33、及び導電層32が積層された積層体に、例えば、図25に示すように、RIE法により、スリットSLT用の溝55を形成する。続いて、第1実施形態と同様に、導電層32BをメモリピラーMPに接続する。
その後、燐酸溶液を用いたウェットエッチングにより、絶縁層50を除去し、導電層35_0〜35_7、36に置き換える。この絶縁層50を除去する工程において、ウェットエッチングの条件により、絶縁層50が除去される長さ(あるいは位置)を制御する。具体的には、絶縁層50の除去工程は、セルアレイ領域CA内の絶縁層50が除去され、コンタクトプラグCP1から所定距離内の絶縁層50は残るように制御される。その後の工程は、前述した第1実施形態の製造方法と同様である。
3.3 第3実施形態の効果
第3実施形態では、複数の絶縁層50を除去して導電層35_0〜35_7、36に置き換える工程において、コンタクトプラグCP1周囲の絶縁層50を除去せずに残し、コンタクトプラグCP1周囲の絶縁層50を導電層35_0〜35_7、36に置き換えない。これにより、コンタクトプラグCP1と導電層35_0〜35_7、36との間に絶縁層50を配置する。この結果、コンタクトプラグCP1と導電層35_0〜35_7、36との間の絶縁耐圧を向上させることができ、さらには、半導体記憶装置における書き込み、読み出し、及び消去等の動作の信頼性を向上させることが可能である。
第3実施形態では、複数の絶縁層50を除去して導電層35_0〜35_7、36に置き換える工程において、コンタクトプラグCP1周囲の絶縁層50を除去せずに残し、コンタクトプラグCP1周囲の絶縁層50を導電層35_0〜35_7、36に置き換えない。これにより、コンタクトプラグCP1と導電層35_0〜35_7、36との間に絶縁層50を配置する。この結果、コンタクトプラグCP1と導電層35_0〜35_7、36との間の絶縁耐圧を向上させることができ、さらには、半導体記憶装置における書き込み、読み出し、及び消去等の動作の信頼性を向上させることが可能である。
4.第4実施形態
次に、第4実施形態の半導体記憶装置について説明する。第4実施形態では、コンタクトプラグCP1が形成される領域に、コンタクトプラグCP2が形成される領域と同じ材料の層を予め形成しておき、コンタクトプラグCP1、CP2を同時加工により形成する。第4実施形態の回路ブロック構成は第1実施形態と同様である。第4実施形態では、第1実施形態と異なる点について主に説明する。
次に、第4実施形態の半導体記憶装置について説明する。第4実施形態では、コンタクトプラグCP1が形成される領域に、コンタクトプラグCP2が形成される領域と同じ材料の層を予め形成しておき、コンタクトプラグCP1、CP2を同時加工により形成する。第4実施形態の回路ブロック構成は第1実施形態と同様である。第4実施形態では、第1実施形態と異なる点について主に説明する。
4.1 半導体記憶装置の構造
以下に、第4実施形態の半導体記憶装置の構造について説明する。第4実施形態の半導体記憶装置の平面構造は、図4に示した第1実施形態と同様である。
以下に、第4実施形態の半導体記憶装置の構造について説明する。第4実施形態の半導体記憶装置の平面構造は、図4に示した第1実施形態と同様である。
4.1.1 半導体記憶装置の断面構造
次に、図26を用いて、第4実施形態の半導体記憶装置の断面構造について説明する。図26は、図4におけるセルアレイ領域CA、ビット線フックアップ領域BHU、及びコンタクト領域CREのY方向に沿った断面図である。なお、図26では、ビアV1、V2及び導電層39は省略している。
次に、図26を用いて、第4実施形態の半導体記憶装置の断面構造について説明する。図26は、図4におけるセルアレイ領域CA、ビット線フックアップ領域BHU、及びコンタクト領域CREのY方向に沿った断面図である。なお、図26では、ビアV1、V2及び導電層39は省略している。
図26に示すように、セルアレイ領域CAの断面構造は、図5に示した第1実施形態と同様である。
ビット線フックアップ領域BHUでは、第1実施形態と、コンタクトプラグCP1の構造が異なり、その他の構造は同様である。図26に示すコンタクトプラグCP1は、Z方向に延伸し、絶縁層38の上面から配線層D1に達する。すなわち、コンタクトプラグCP1は、絶縁層38、37、複数の絶縁層33、複数の絶縁層50、導電層34、32、及び絶縁層31を積層方向に貫くように設けられ、配線層D1に接続される。
コンタクトプラグCP1は、導電層36から下側(あるいは基板側)のプラグ部分CP1aと、導電層36より上側(あるいはビット線側)のプラグ部分CP1bを有する。Z方向に垂直に交差する方向(XY面上)におけるプラグ部分CP1aとプラグ部分CP1bの中心位置は一致しない。言い換えると、Z方向に垂直に交差する方向において、プラグ部分CP1bの中心軸は、プラグ部分CP1aの中心軸に対してずれている。なお、プラグ部分CP1aとプラグ部分CP1bの境界は上述に限らず、Z方向に変更可能である。
コンタクト領域CREでは、半導体基板30上に周辺回路層PEが設けられ、周辺回路層PE上に絶縁層37が設けられる。さらに、絶縁層37上に絶縁層38が設けられる。
コンタクトプラグCP2は、Z方向に延伸し、絶縁層38の上面から配線層D1に達する。すなわち、コンタクトプラグCP1は、絶縁層38、37、複数の絶縁層33、複数の絶縁層50、導電層34、32、及び絶縁層31を積層方向に貫くように設けられ、配線層D1に接続される。なお、コンタクトプラグCP2は、コンタクトプラグCP1のように、プラグ部分CP1aとプラグ部分CP1bとに分かれてはいない。
4.2 半導体記憶装置の製造方法
次に、第4実施形態の半導体記憶装置の製造方法について説明する。図27〜図32は、第4実施形態の半導体記憶装置の製造工程における構造の断面図であり、図4におけるセルアレイ領域CA、ビット線フックアップ領域BHU、及びコンタクト領域CREのY方向に沿った断面を示す。
次に、第4実施形態の半導体記憶装置の製造方法について説明する。図27〜図32は、第4実施形態の半導体記憶装置の製造工程における構造の断面図であり、図4におけるセルアレイ領域CA、ビット線フックアップ領域BHU、及びコンタクト領域CREのY方向に沿った断面を示す。
まず、メモリピラーMPを形成した後、図27及び図28に示すように、スリットST1と共に、コンタクトプラグCP1の形成領域にコンタクトプラグCP1と同等な形状(例えば、柱状体)を持つ絶縁層62を形成する。具体的には、例えば、RIE法により、図27に示すように、セルアレイ領域CAとビット線フックアップ領域BHU間の絶縁層37、複数の絶縁層33及び複数の絶縁層50に、X方向及びZ方向に延伸するスリットST1用の溝54を形成する。このスリットST1用溝54の形成と同時に、コンタクトプラグCP1を形成するべき領域にホール54Aを形成する。
続いて、図28に示すように、例えば、CVD(あるいはALD)法により、溝54内及びホール54A内に、絶縁材料、例えば、シリコン酸化層を埋め込む。これにより、セルアレイ領域CAとビット線フックアップ領域BHU間にスリットST1を形成すると共に、ホール54A内に絶縁層62を形成する。
次に、図29及び図30に示すように、絶縁層(例えば、シリコン窒化層)50を導電層(例えば、タングステン層)35_0〜35_7、36に置き換え、さらに、導電層35_0〜35_7、36を分離するスリットSLTを形成する。また、導電層(ソース線SL)32をメモリピラーMPに接続する。具体的には、絶縁層37、複数の絶縁層33、複数の絶縁層50、導電層34、絶縁層33、及び導電層32が積層された積層体に、例えば、RIE法により、スリットSLT用の溝55を形成する。その後、第1実施形態と同様に、導電層32BをメモリピラーMPに接続する。さらに、セルアレイ領域CAでは、燐酸溶液を用いたウェットエッチングにより、絶縁層50を除去し、導電層35_0〜35_7、36に置き換える。続いて、溝55内に、絶縁材料、例えば、シリコン酸化層を埋め込み、スリットSLTを形成する。
一方、ビット線フックアップ領域BHUでは、燐酸溶液を用いたウェットエッチングにより、絶縁層(シリコン窒化層)50を除去する工程において、燐酸溶液がスリットST1により遮られ、ビット線フックアップ領域BHU内の絶縁層50は除去されず、そのまま残存する。すなわち、ビット線フックアップ領域BHU内は、複数の絶縁層33と複数の絶縁層50との積層体のまま維持される。
次に、図31及び図32に示すように、コンタクトプラグCP1用及びコンタクトプラグCP2用のホールを形成する。具体的には、図31に示すように、開口部63A及び63Bを有するレジスト層63を形成する。開口部63Aは、コンタクトプラグCP1用のホール64Aを形成するためのものであり、コンタクトプラグCP1を形成すべき領域の上方に配置される。開口部63Bは、コンタクトプラグCP2用のホール64Bを形成するためのものであり、コンタクトプラグCP2を形成すべき領域の上方に配置される。
続いて、例えば、RIE法により、図32に示すように、ビット線フックアップ領域BHUでは、絶縁層38、37、複数の絶縁層33、複数の絶縁層50、及び絶縁層51に、Z方向に延伸するコンタクトプラグCP1用のホール64Aを形成する。このホール64Aの形成と共に、コンタクト領域CREでは、絶縁層38、37にZ方向に延伸するコンタクトプラグCP2用のホール64Bを形成する。
次に、図26に示すように、コンタクトプラグCP1用ホール64A及びコンタクトプラグCP2用ホール64Bに絶縁層53及び導電層52を形成し、コンタクトプラグCP1及びコンタクトプラグCP2を同時加工により形成する。具体的には、例えば、CVD(あるいはALD)法により、コンタクトプラグCP1及びCP2用のホール64A及び64Bの内壁に絶縁層53を形成し、さらに、絶縁層53の内部に導電層52を埋め込む。これにより、ビット線フックアップ領域BHUにコンタクトプラグCP1を形成すると共に、コンタクト領域CREにコンタクトプラグCP2を形成する。以上により、第4実施形態の半導体記憶装置の製造が終了する。
4.3 第4実施形態の効果
第4実施形態では、絶縁層(例えば、シリコン酸化層)33と絶縁層(例えば、シリコン窒化層)50とが積層された領域に設けられるコンタクトプラグCP1と、絶縁層(例えば、シリコン酸化層)37の領域に設けられるコンタクトプラグCP2を同時に形成することができる。これにより、製造工程を簡素化でき、製造コストを低減することが可能である。
第4実施形態では、絶縁層(例えば、シリコン酸化層)33と絶縁層(例えば、シリコン窒化層)50とが積層された領域に設けられるコンタクトプラグCP1と、絶縁層(例えば、シリコン酸化層)37の領域に設けられるコンタクトプラグCP2を同時に形成することができる。これにより、製造工程を簡素化でき、製造コストを低減することが可能である。
以下に、第4実施形態の効果について詳述する。例えば、三次元積層型の不揮発性半導体記憶装置は、絶縁層(例えば、シリコン酸化層)と、絶縁層(例えば、シリコン窒化層)あるいは導電層(例えば、金属層)とが積層された積層体を貫通するコンタクトプラグと、絶縁層(例えば、シリコン酸化層)のみを貫通するコンタクトプラグを有する場合がある。これらコンタクトプラグは、例えば、積層体の上方に配置された上層配線と、積層体の下方に配置された下層配線、あるいは積層体の下方に設けられた周辺回路の配線層とを接続する。このような構造では、積層体を貫通するコンタクトプラグと、絶縁層のみを貫通するコンタクトプラグとを同時に形成することが困難であり、製造コストが増大する場合がある。
そこで、第4実施形態では、積層体を貫通するコンタクトプラグCP1を形成する位置に、予め絶縁層(例えば、シリコン酸化層)のみを貫通するコンタクトプラグが形成される領域と同じ絶縁材料の絶縁層(シリコン酸化層)を形成しておく。これにより、コンタクトプラグCP1及びCP2用のホールを形成するときのホールの加工方向の層構造を同じにできるため、コンタクトプラグCP1用ホールとコンタクトプラグCP2用ホールを同じ工程で同時に形成できる。さらに、コンタクトプラグCP1及びコンタクトプラグCP2用のホールへの絶縁物の埋め込みも、同じ工程で同時に行うことができる。これにより、製造工程を簡素化でき、製造コストを低減することが可能である。その他の効果は、前述した第1実施形態と同様である。
5.第5実施形態
次に、第5実施形態の半導体記憶装置について説明する。第5実施形態では、図3に示したコンタクト領域CRIに設けられるコンタクトプラグCP3と、コンタクト領域CREのコンタクトプラグCP2を例に挙げる。コンタクトプラグCP3周囲の絶縁層50を、コンタクトプラグCP2周囲の絶縁層と同じ絶縁材料(例えば、シリコン酸化層)に置き換え、コンタクトプラグCP2、CP3を同時加工にて形成する。第5実施形態の回路ブロック構成は第1実施形態と同様である。第5実施形態では、第1実施形態と異なる点について主に説明する。
次に、第5実施形態の半導体記憶装置について説明する。第5実施形態では、図3に示したコンタクト領域CRIに設けられるコンタクトプラグCP3と、コンタクト領域CREのコンタクトプラグCP2を例に挙げる。コンタクトプラグCP3周囲の絶縁層50を、コンタクトプラグCP2周囲の絶縁層と同じ絶縁材料(例えば、シリコン酸化層)に置き換え、コンタクトプラグCP2、CP3を同時加工にて形成する。第5実施形態の回路ブロック構成は第1実施形態と同様である。第5実施形態では、第1実施形態と異なる点について主に説明する。
5.1 半導体記憶装置の構造
次に、第5実施形態の半導体記憶装置の構造について説明する。
次に、第5実施形態の半導体記憶装置の構造について説明する。
5.1.1 半導体記憶装置の平面構造
図33A(a)は、第5実施形態の半導体記憶装置におけるセルアレイ領域CA及びコンタクト領域CRIの平面図である。図33A(b)は、図33A(a)における領域R1の拡大図であり、XY面に沿った絶縁柱HRSa及び絶縁層33の断面を示す。図33A(c)は、領域R1の拡大図であり、XY面に沿った絶縁柱HRSa及び絶縁層71の断面を示す。
図33A(a)は、第5実施形態の半導体記憶装置におけるセルアレイ領域CA及びコンタクト領域CRIの平面図である。図33A(b)は、図33A(a)における領域R1の拡大図であり、XY面に沿った絶縁柱HRSa及び絶縁層33の断面を示す。図33A(c)は、領域R1の拡大図であり、XY面に沿った絶縁柱HRSa及び絶縁層71の断面を示す。
図33A(a)に示すように、X方向において、セルアレイ領域CAの間にコンタクト領域CRIが設けられる。コンタクト領域CRI及びセルアレイ領域CAのY方向の両端には、スリットSLTが設けられる。セルアレイ領域CAには、メモリピラーMPが千鳥状に配列される。
コンタクト領域CRIには、複数のコンタクトプラグCP3、複数の絶縁柱HRSa、及びスリットST4が設けられる。コンタクトプラグCP3は、セルアレイ領域CA上方の上層配線(不図示)と周辺回路層の配線層D1とを接続する。絶縁柱HRSaは、Z方向に延伸する柱状形状を有する。絶縁柱HRSaは、ワード線フックアップ領域WHUに配置される支持柱HRと同じ工程で形成され、同じ材料の層を有する。絶縁柱HRSaは、例えば、シリコン酸化層を含む。スリットST4は、絶縁材料、例えば、シリコン酸化層またはアルミニウム酸化層の少なくともいずれか埋め込まれた絶縁層を含む。
絶縁柱HRSaは、コンタクト領域CRIを囲うように、コンタクト領域CRIの端部に数珠状に配列される。詳述すると、コンタクト領域CRIとセルアレイ領域CAとの境界近傍のコンタクト領域CRIに、絶縁柱HRSaが連続的に配列される。さらに、コンタクト領域CRIとスリットSLTとの境界近傍のコンタクト領域CRIに、絶縁柱HRSaが連続的に配列される。
コンタクト領域CRIを囲うように配列された絶縁柱HRSaは、絶縁柱HRSaで囲まれた領域と、絶縁柱HRSaで囲まれていない領域(主にセルアレイ領域CA)とを分離する。セルアレイ領域CAには、複数の絶縁層33と複数の導電層34、35_0〜35_3、36とが積層された積層体が設けられる。コンタクト領域CRI内の絶縁柱HRSaで囲まれた領域には、複数の絶縁層33と複数の絶縁層71とが積層された積層体が設けられる。絶縁層71は、例えば、シリコン酸化層を含む。
コンタクトプラグCP3は、コンタクト領域CRI内に配列される。絶縁柱HRSaは、コンタクトプラグCP3の周囲に配列される。コンタクトプラグCP3の周囲に配列された絶縁柱HRSaは、積層された絶縁層33が倒壊するのを防ぐ支持柱として機能する。スリットST4は、コンタクト領域CRI内の中央部に設けられる。
図33A(b)は、領域R1におけるXY面に沿った絶縁柱HRSa及び絶縁層33の断面を示す。絶縁柱HRSaの周囲は、絶縁層33により覆われている。すなわち、絶縁柱HRSaの周囲には、絶縁層33が配置されている。図33A(c)は、領域R1におけるXY面に沿った絶縁柱HRSa及び絶縁層71の断面を示す。絶縁柱HRSaのセルアレイ領域CA側には導電層34、35_0〜35_3、36が配置され、絶縁柱HRSaのコンタクト領域CRI側には絶縁層71が配置される。
5.1.2 半導体記憶装置の断面構造
次に、図33Bを用いて、第5実施形態の半導体記憶装置の断面構造について説明する。図33Bは、図3におけるコンタクト領域CRE、ワード線フックアップ領域WHU、セルアレイ領域CA、及びコンタクト領域CRIのX方向に沿った断面図である。
次に、図33Bを用いて、第5実施形態の半導体記憶装置の断面構造について説明する。図33Bは、図3におけるコンタクト領域CRE、ワード線フックアップ領域WHU、セルアレイ領域CA、及びコンタクト領域CRIのX方向に沿った断面図である。
図33Bに示すように、半導体基板30上に周辺回路層PEが設けられる。周辺回路層PEは、配線層D1を有する。配線層D1は、周辺回路層PE内に設けられる周辺回路に電気的に接続される。さらに、周辺回路層PE上に導電層32が設けられる。導電層32は、ソース線SLとして機能する。導電層32は、例えば、多結晶シリコンあるいはタングステンを含む。
導電層32上には、複数の絶縁層33と、複数の導電層34、35_0、35_1、35_2、35_3、36とがZ方向に交互に積層された積層体が設けられる。導電層34、35_0〜35_3、36は、XY面(または半導体基板30面)に平行なプレート形状を有し、X方向に延伸している。導電層34は、選択ゲート線SGSとして機能する。導電層35_0〜35_3は、ワード線WL0〜WL3として機能する。導電層36は、選択ゲート線SGDとして機能する。絶縁層33は、例えば、シリコン酸化層を含む。導電層34、35_0〜35_3、36は、例えば、タングステン(W)あるいは多結晶シリコンを含む。なお、ここでは、4本のワード線WLを示したが、ワード線WLの数は任意である。
複数の絶縁層33及び複数の導電層34、35_0〜35_3、36を含む積層体には、柱状体の複数のメモリピラーMPが設けられる。各メモリピラーMPはZ方向に延伸する。各メモリピラーMPは、絶縁層33及び導電層34、35_0〜35_3、36を積層方向に貫くように配置され、最上層の絶縁層33の上面から導電層32に達する。すなわち、メモリピラーMPは、絶縁層33上面から、選択ゲート線SGD、複数のワード線WL0〜WL3、選択ゲート線SGS、及び複数の絶縁層33を通り、ソース線SLに接続される。
ビット線フックアップ領域BHUにおいて、導電層34、35_0〜35_3、36は、X方向に順に階段状に設けられた領域(以下、階段領域と記す)をそれぞれ有する。導電層34、35_0〜35_3、36の階段領域は、図示しないコンタクトプラグを介して配線層(ビット線BL)にそれぞれ電気的に接続される。
ビット線フックアップ領域BHUには、複数の支持柱HRが設けられる。支持柱HRは、Z方向に延伸し、最上層の絶縁層33から導電層32に達する。支持柱HRは、ワード線フックアップ領域WHUにおいて、積層された絶縁層33が倒壊するのを防ぐために配置される。支持柱HRは、例えば、シリコン酸化層を含む。
また、図33Bに示すように、コンタクト領域CRIには、複数の絶縁柱HRSaが設けられる。絶縁柱HRSaは、図33Aに示したように配列される。絶縁柱HRSaは、複数の絶縁層33と複数の絶縁層71との積層体をZ方向に延伸し、最上層の絶縁層33から導電層32に達する。さらに、コンタクト領域CRIには、柱状体の複数のコンタクトプラグCP3が設けられる。各コンタクトプラグCP3は、Z方向に延伸し、最上層の絶縁層33の上面から配線層D1に達する。各コンタクトプラグCP3は、複数の絶縁層33と複数の絶縁層71との積層体、及び導電層32を積層方向に貫くように配置され、配線層D1に接続される。
コンタクト領域CREには、柱状体の複数のコンタクトプラグCP2が設けられる。各コンタクトプラグCP2は、Z方向に延伸し、絶縁層33の上面から配線層D1に達する。各コンタクトプラグCP2は、絶縁層33、絶縁層37、及び導電層32を積層方向に貫くように配置され、配線層D1に接続される。
5.2 半導体記憶装置の製造方法
次に、第5実施形態の半導体記憶装置の製造方法について説明する。図34A、34B〜図39A、39Bは、第5実施形態の半導体記憶装置の各製造工程における構造を示す図である。図34A〜図39Aは、半導体記憶装置の各製造工程における構造を示す平面図であり、図34B〜図39Bは、各製造工程における構造のX方向に沿った断面図である。
次に、第5実施形態の半導体記憶装置の製造方法について説明する。図34A、34B〜図39A、39Bは、第5実施形態の半導体記憶装置の各製造工程における構造を示す図である。図34A〜図39Aは、半導体記憶装置の各製造工程における構造を示す平面図であり、図34B〜図39Bは、各製造工程における構造のX方向に沿った断面図である。
まず、図34A及び図34Bに示すように、半導体基板30上に、周辺回路層PE、導電層32を形成し、さらに、複数の絶縁層33と複数の絶縁層50とを積層し、さらに、階段領域及びメモリピラーMPを形成する。具体的には、半導体基板30上に配線層D1を含む周辺回路層PEを形成した後、例えば、CVD(あるいはALD)法により、周辺回路層PE上に導電層32を形成する。続いて、例えば、CVD(あるいはALD)法により、導電層32上に、複数の絶縁層33と複数の絶縁層50とを交互に積層し積層体を形成する。続いて、フォトリソグラフィ法により、積層体の絶縁層33及び絶縁層50を階段状にエッチングして、図34Bに示すように、絶縁層33と絶縁層50がX方向に順に引き出された階段領域を形成する。さらに、絶縁層33と絶縁層50との積層体に、Z方向に延伸するメモリピラーMPを形成する。
次に、図35A及び図35Bに示すように、ワード線フックアップ領域WHU及びコンタクト領域CRIに、支持柱HR及び絶縁柱HRSa用のホール72を形成する。具体的には、例えば、RIE法により、図35Bに示すように、絶縁層33と絶縁層50との積層体、あるいは積層体と絶縁層37に、Z方向に延伸する支持柱HR及び絶縁柱HRSa用のホール72を形成する。
次に、図36A及び図36Bに示すように、ウェットエッチングを用いて、ホール72を介して絶縁層50を後退させる。具体的には、例えば、燐酸溶液を用いたウェットエッチングにより、図36Bに示すように、ホール72を介して絶縁層50を少量除去する。このウェットエッチングでは、図36A(c)に示すように、隣接するホール72同士が接触するまで、絶縁層50をエッチングする。
次に、図37A及び図37Bに示すように、ワード線フックアップ領域WHU及びコンタクト領域CRIに、支持柱HR及び絶縁柱HRSaを同時加工により形成する。具体的には、例えば、CVD(あるいはALD)法により、ホール72内に、絶縁材料(例えば、シリコン酸化層)を埋め込む。これにより、ワード線フックアップ領域WHUに支持柱HRを形成すると共に、コンタクト領域CRIに絶縁柱HRSaを形成する。
次に、図38A及び図38Bに示すように、絶縁層(例えば、シリコン窒化層)50を導電層34、35_0〜35_3、36に置き換える。具体的には、複数の絶縁層33と複数の絶縁層50との積層体に、例えば、RIE法により、スリットSLT用の溝を形成する。溝は、最上層の絶縁層33の表面から導電層32まで達する。続いて、セルアレイ領域CA及びワード線フックアップ領域WHUでは、例えば、燐酸溶液を用いたウェットエッチングにより、溝を介して絶縁層50を除去する。これにより、絶縁層33間に隙間が形成される。さらに、CVD(あるいはALD)法により、絶縁層33間の隙間を導電材料、例えばタングステンで埋め込み、導電層35_0〜35_7、36を形成する。続いて、例えば、CVD(あるいはALD)法により、溝内に、絶縁材料、例えば、シリコン酸化層を埋め込む。これにより、スリットSLTを形成する。
一方、コンタクト領域CRI内の絶縁柱HRSaで囲まれた領域では、燐酸溶液を用いたウェットエッチングにおいて、燐酸溶液が絶縁柱HRSaにより遮られ、絶縁柱HRSaで囲まれた領域の絶縁層50に達しない。このため、絶縁柱HRSaで囲まれた領域内の絶縁層50は除去されず、そのまま残存する。すなわち、絶縁層50を導電層34、35_0〜35_3、36に置き換える工程において、図38A(b)及び図38A(c)に示すように、コンタクト領域CRI内の絶縁柱HRSaで囲まれた領域内の絶縁層50は導電層に置き換えられず、絶縁柱HRSaで囲まれていない領域の絶縁層50は導電層34、35_0〜35_3、36に置き換えられる。絶縁柱HRSaで囲まれた領域内は、複数の絶縁層33と複数の絶縁層50との積層体のまま維持される。
次に、図39A及び図39Bに示すように、コンタクト領域CRI内にスリットST4を形成し、絶縁柱HRSaで囲まれた領域内の絶縁層50を絶縁層71に置き換える。具体的には、コンタクト領域CRIの絶縁柱HRSaで囲まれた領域内に、例えば、RIE法により、スリットST4用の溝を形成する。スリットST4用溝は、複数の絶縁層33と複数の絶縁層50との積層体に形成され、最上層の絶縁層33の表面から導電層32まで達する。続いて、例えば、燐酸溶液を用いたウェットエッチングにより、スリットST4用溝を介して絶縁層50を除去する。これにより、絶縁層33間に隙間が形成される。さらに、CVD(あるいはALD)法により、絶縁層33間の隙間に絶縁材料、例えば、シリコン酸化層を埋め込み、絶縁層71を形成する。これにより、絶縁柱HRSaで囲まれた領域内は、複数の絶縁層33と複数の絶縁層71との積層体となる。続いて、例えば、CVD(あるいはALD)法により、スリットST4用溝内に、絶縁材料、例えば、シリコン酸化層またはアルミニウム酸化層の少なくともいずれかを埋め込む。これにより、スリットST4を形成する。
次に、図33A及び図33Bに示すように、コンタクト領域CRI及びコンタクト領域CREに、コンタクトプラグCP3及びコンタクトプラグCP2を同時加工により形成する。具体的には、例えば、RIE法により、コンタクト領域CRIの絶縁柱HRSaで囲まれた領域内にコンタクトプラグCP3用のホールを、コンタクト領域CREにコンタクトプラグCP2用のホールを同時加工により形成する。このとき、絶縁柱HRSaで囲まれた領域内は、複数の絶縁層33と複数の絶縁層71との積層体で形成され、コンタクト領域CRE内は絶縁層37で形成されている。絶縁層33、71、37は共に例えば、シリコン酸化層であるため、同じエッチング条件によりホールを容易に加工することができ、同時に形成が可能である。続いて、例えば、CVD(あるいはALD)法により、コンタクトプラグCP3及びCP2用のホール内に導電材料を埋め込む。これにより、コンタクト領域CRIにコンタクトプラグCP3を形成すると共に、コンタクト領域CREにコンタクトプラグCP2を形成する。
5.3 第5実施形態の効果
第5実施形態では、コンタクト領域CRIを囲うように、コンタクト領域CRIの周辺領域に、あるいはコンタクト領域CRIの端部周辺に沿うように、絶縁柱HRSaを隙間無く配列する。これにより、絶縁柱HRSaは、セルアレイ領域CA及びワード線フックアップ領域WHU内の絶縁層50と、コンタクト領域CRI内の絶縁層50とを分離する。コンタクト領域CRI内の絶縁層50を孤立させることにより、セルアレイ領域CA及びワード線フックアップ領域WHU内の絶縁層50が導電層に置き換えられる工程において、コンタクト領域CRI内の絶縁層50が導電層に置き換えられるのを防ぐ。
第5実施形態では、コンタクト領域CRIを囲うように、コンタクト領域CRIの周辺領域に、あるいはコンタクト領域CRIの端部周辺に沿うように、絶縁柱HRSaを隙間無く配列する。これにより、絶縁柱HRSaは、セルアレイ領域CA及びワード線フックアップ領域WHU内の絶縁層50と、コンタクト領域CRI内の絶縁層50とを分離する。コンタクト領域CRI内の絶縁層50を孤立させることにより、セルアレイ領域CA及びワード線フックアップ領域WHU内の絶縁層50が導電層に置き換えられる工程において、コンタクト領域CRI内の絶縁層50が導電層に置き換えられるのを防ぐ。
さらに、コンタクト領域CRI内にスリットST4を形成し、コンタクト領域CRI内の絶縁層50を絶縁層(例えば、シリコン酸化層)71に置き換えることにより、コンタクト領域CRIの層構造を絶縁層33と絶縁層71との積層構造に変える。これにより、コンタクト領域CRIの層材料をコンタクト領域CREの層材料と同じ絶縁層(例えば、シリコン酸化層)にする。
このように、コンタクト領域CRIの層材料を絶縁層71にすることにより、コンタクトプラグCP3と導電層34、35_0〜35_3、36との間の絶縁耐圧を向上させることができ、さらには、半導体記憶装置における書き込み、読み出し、及び消去等の動作の信頼性を向上させることが可能である。
また、コンタクト領域CRIとコンタクト領域CREの層材料を同じ絶縁層(例えば、シリコン酸化層)にすることにより、コンタクトプラグCP3とコンタクトプラグCP2を同じ工程にて同時に形成することが容易となる。この結果、製造工程を簡素化でき、製造コストを低減することが可能である。
6.その他変形例等
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
10…NAND型フラッシュメモリ、11…メモリセルアレイ、12…ロウデコーダ、13…ドライバ、14…センスアンプ、15…アドレスレジスタ、16…コマンドレジスタ、17…シーケンサ、20…コントローラ、30…半導体基板、32…導電層、33…絶縁層、34,35_0〜35_7,36…導電層、37…絶縁層、50…絶縁層、71…絶縁層、BHU…ビット線フックアップ領域、CA…セルアレイ領域、CRE…コンタクト領域、CRI…コンタクト領域、WHU…ワード線フックアップ領域、CC…コンタクトプラグ、CP1〜CP3…コンタクトプラグ、HRL…分離領域、HRS…分離領域、HRSa…絶縁柱、MP…メモリピラー、MPL…分離領域、MPS…分離領域、PE…周辺回路層、ST1〜ST4…スリット、SLT…スリット。
Claims (13)
- 基板上に設けられた論理回路と、
前記論理回路上に設けられ、複数の第1絶縁層と複数の導電層とが第1方向に交互に積層された第1領域と、
前記第1領域を前記第1方向に延伸する複数のメモリピラーと、
前記論理回路上に設けられ、前記複数の第1絶縁層と複数の第2絶縁層とが前記第1方向に交互に積層された第2領域と、
前記第2領域を前記第1方向に延伸し、前記論理回路に接続されたコンタクトプラグと、
を具備する半導体記憶装置。 - 前記第2領域を囲み、前記第1方向に延伸する第1分離領域をさらに具備する請求項1に記載の半導体記憶装置。
- 前記第1領域と前記第2領域との間に設けられ、前記第1方向に延伸する第1分離領域をさらに具備する請求項1に記載の半導体記憶装置。
- 前記第1領域に設けられ、前記第1方向、及び前記第1方向と交差する第2方向に延伸し前記導電層を分離する第2分離領域をさらに具備し、
前記第1分離領域の上面は、前記第2分離領域の上面より低い請求項2または3に記載の半導体記憶装置。 - 前記第1分離領域は、前記第1方向と交差する第2方向に延伸するプレート形状を有する請求項2乃至4のいずれかに記載の半導体記憶装置。
- 前記第1分離領域は、前記第1方向と交差する第2方向に連続的に配列された複数の柱状体を有し、前記柱状体の各々は前記第1方向に延伸している請求項2乃至4のいずれかに記載の半導体記憶装置。
- 前記第1分離領域は、シリコン酸化層またはアルミニウム酸化層の少なくともいずれかを含む請求項2乃至6のいずれかに記載の半導体記憶装置。
- 前記第1分離領域は、前記メモリピラーが有する膜と同じ膜を含む請求項2乃至6のいずれかに記載の半導体記憶装置。
- 前記第1絶縁層はシリコン酸化層を含み、第2絶縁層はシリコン窒化層を含む請求項1乃至8のいずれかに記載の半導体記憶装置。
- 複数の第1絶縁層と複数の第2絶縁層とが第1方向に交互に積層された積層体を形成する工程と、
前記積層体に、前記第1方向に延伸する複数のメモリピラーを形成する工程と、
前記積層体に、前記第1方向、及び前記第1方向と交差する第2方向に延伸する第1分離領域を形成し、前記積層体を前記第1分離領域により、前記メモリピラーを有する第1領域と、前記メモリピラーを有しない第2領域とに分離する工程と、
前記積層体の前記第1領域に、前記第1方向及び前記第2方向に延伸する溝を形成する工程と、
前記溝を介して、前記第1領域内の前記第2絶縁層を導電層に置き換える工程と、
前記溝に絶縁材料を埋め込み、前記導電層を分離する第2分離領域を形成する工程と、
前記積層体の前記第1絶縁層と前記第2絶縁層とが積層された前記第2領域に、前記第1方向に延伸する第1コンタクトプラグを形成する工程と、
を具備する半導体記憶装置の製造方法。 - 前記積層体の前記第2領域内の前記第2絶縁層を前記第1絶縁層に置き換える工程をさらに具備する請求項10に記載の半導体記憶装置の製造方法。
- 前記第1分離領域を形成する工程において、前記第2領域に前記第1方向に延伸する柱状体を形成する工程と、
前記第1コンタクトプラグを形成する工程において、前記柱状体に前記第1コンタクトプラグを形成する工程と、
をさらに具備する請求項10に記載の半導体記憶装置の製造方法。 - 複数の第1絶縁層と複数の第2絶縁層とが第1方向に交互に積層された第1領域及び第2領域を有する積層体を形成する工程と、
前記積層体の前記第1領域に、前記第1方向に延伸する複数のメモリピラーを形成する工程と、
前記積層体に、前記第1方向、及び前記第1方向と交差する第2方向に延伸する溝を形成する工程と、
前記溝を介して、前記第1領域内の前記第2絶縁層を除去し、かつ前記第2領域内の前記第2絶縁層を残す工程と、
前記第1領域内の前記第2絶縁層が除去された隙間に、導電層を形成する工程と、
前記積層体の前記第1絶縁層と前記第2絶縁層とが積層された前記第2領域に、前記第1方向に延伸する第1コンタクトプラグを形成する工程と、
を具備する半導体記憶装置の製造方法。
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