KR20220033594A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

반도체 장치 및 이를 포함하는 데이터 저장 시스템 Download PDF

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임근원
강민준
박병곤
신중식
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삼성전자주식회사
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Abstract

반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공된다. 이 반도체 장치는 주변 회로를 포함하는 하부 구조물; 상기 하부 구조물 상에서, 교대로 적층된 층간 절연 층들 및 수평 층들을 포함하는 적층 구조물, 상기 하부 구조물 상에서, 상기 적층 구조물을 덮는 캐핑 절연 구조물; 상기 적층 구조물을 관통하고 상기 캐핑 절연 구조물 내로 연장되는 제1 댐 수직 구조물, 상기 제1 댐 수직 구조물은 상기 적층 구조물을 게이트 적층 영역 및 절연체 적층 영역으로 분할하고, 상기 수평 층들 중에서, 상기 게이트 적층 영역 내에 위치하는 수평 층들은 게이트 수평 층들이고, 상기 절연체 적층 영역 내에 위치하는 수평 층들은 절연성 수평 층들이고; 상기 게이트 적층 영역을 관통하는 메모리 수직 구조물; 상기 게이트 적층 영역을 관통하고 상기 캐핑 절연 구조물 내로 연장되는 서포터 수직 구조물; 및상기 게이트 적층 영역을 관통하며 상기 캐핑 절연 구조물 내로 연장되는 복수의 분리 구조물들을 포함한다. 상기 분리 구조물들 중 적어도 하나는 제1 측면, 상기 제1 측면과 수직하게 정렬되지 않는 제2 측면, 상기 제1 측면으로부터 상기 제2 측면까지 연장되는 연결 측면을 포함하고, 상기 분리 구조물들 중 적어도 하나의 상기 연결 측면은 상기 적층 구조물의 상기 게이트 수평 층들 중 최상위 게이트 수평 층 보다 높은 레벨에 배치된다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICE AND DATA STORAGE SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰도를 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 주변 회로를 포함하는 하부 구조물; 상기 하부 구조물 상에서, 교대로 적층된 층간 절연 층들 및 수평 층들을 포함하는 적층 구조물, 상기 적층 구조물은 메모리 셀 영역 및 상기 메모리 셀 영역과 인접하는 계단 영역 내에 배치되고, 상기 적층 구조물은 상기 계단 영역 내에서 계단 모양을 갖고; 상기 하부 구조물 상에서, 상기 적층 구조물을 덮는 캐핑 절연 구조물; 상기 계단 영역 내의 상기 적층 구조물을 관통하고 상기 캐핑 절연 구조물 내로 연장되는 제1 댐 수직 구조물, 상기 제1 댐 수직 구조물은 상기 적층 구조물을 게이트 적층 영역 및 절연체 적층 영역으로 분할하고, 상기 수평 층들 중에서, 상기 게이트 적층 영역 내에 위치하는 수평 층들은 게이트 수평 층들이고, 상기 절연체 적층 영역 내에 위치하는 수평 층들은 절연성 수평 층들이고; 상기 메모리 셀 영역 내에서, 상기 게이트 적층 영역을 관통하는 메모리 수직 구조물; 상기 계단 영역 내에서, 상기 게이트 적층 영역을 관통하고 상기 캐핑 절연 구조물 내로 연장되는 서포터 수직 구조물; 및상기 게이트 적층 영역을 관통하며 상기 캐핑 절연 구조물 내로 연장되는 복수의 분리 구조물들을 포함한다. 상기 분리 구조물들 중 적어도 하나는 제1 측면, 상기 제1 측면과 수직하게 정렬되지 않는 제2 측면, 상기 제1 측면으로부터 상기 제2 측면까지 연장되는 연결 측면을 포함하고, 상기 분리 구조물들 중 적어도 하나의 상기 연결 측면은 상기 적층 구조물의 상기 게이트 수평 층들 중 최상위 게이트 수평 층 보다 높은 레벨에 배치된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 하부 구조물; 상기 하부 구조물 상에서, 교대로 적층된 층간 절연 층들 및 수평 층들을 포함하는 적층 구조물, 상기 적층 구조물은 메모리 셀 영역 및 상기 메모리 셀 영역과 인접하는 계단 영역 내에 배치되고, 상기 적층 구조물은 상기 계단 영역 내에서 계단 모양을 갖고, 상기 적층 구조물은 게이트 적층 영역 및 절연체 적층 영역을 포함하고; 상기 하부 구조물 상에서, 상기 적층 구조물을 덮는 캐핑 절연 구조물; 상기 메모리 셀 영역 내에서, 상기 게이트 적층 영역을 관통하는 메모리 수직 구조물; 상기 계단 영역 내에서, 상기 게이트 적층 영역을 관통하고 상기 캐핑 절연 구조물 내로 연장되는 서포터 수직 구조물; 상기 적층 구조물의 상기 게이트 적층 영역과 상기 절연체 적층 영역 사이를 관통하는 댐 수직 구조물; 및 상기 게이트 적층 영역을 관통하며 상기 캐핑 절연 구조물 내로 연장되는 복수의 분리 구조물들을 포함한다. 상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물은 공면을 이루는 상부면들을 갖고, 상기 분리 구조물들은 제1 분리 구조물을 포함하고, 상기 제1 분리 구조물은 분리 갭필 물질 층 및 상기 분리 갭필 물질 층 내의 보이드를 포함하고, 각각의 상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물은 갭필 절연 층; 상기 갭필 절연 층의 외측면 및 바닥면을 덮는 채널 물질 층; 상기 채널 물질 층의 외측면 및 바닥면을 덮는 제1 유전체 층; 상기 제1 유전체 층의 외측면 및 바닥면을 덮는 정보 저장 물질 층; 상기 정보 저장 물질 층의 외측면 및 바닥면을 덮는 제2 유전체 층; 및 상기 갭필 절연 층 상의 패드 물질 층을 포함한다. 상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물 중 적어도 하나의 상기 갭필 절연 층은 보이드를 포함하고, 상기 분리 갭필 물질 층 내의 상기 보이드의 최대 폭은 상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물 중 적어도 하나의 상기 갭필 절연 층의 상기 보이드의 최대 폭 보다 크다.
본 발명의 기술적 사상의 일 실시 예에 따른 데이트 저장 시스템을 제공한다. 이 데이터 저장 시스템은 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함한다. 상기 반도체 장치는, 주변 회로를 포함하는 하부 구조물; 상기 하부 구조물 상에서, 교대로 적층된 층간 절연 층들 및 수평 층들을 포함하는 적층 구조물, 상기 적층 구조물은 메모리 셀 영역 및 상기 메모리 셀 영역과 인접하는 계단 영역 내에 배치되고, 상기 적층 구조물은 상기 계단 영역 내에서 계단 모양을 갖고; 상기 하부 구조물 상에서, 상기 적층 구조물을 덮는 캐핑 절연 구조물; 상기 계단 영역 내의 상기 적층 구조물을 관통하고 상기 캐핑 절연 구조물 내로 연장되는 댐 수직 구조물, 상기 댐 수직 구조물은 상기 적층 구조물을 게이트 적층 영역 및 절연체 적층 영역으로 분할하고, 상기 수평 층들 중에서, 상기 게이트 적층 영역 내에 위치하는 수평 층들은 게이트 수평 층들이고, 상기 절연체 적층 영역 내에 위치하는 수평 층들은 절연성 수평 층들이고; 상기 메모리 셀 영역 내에서, 상기 게이트 적층 영역을 관통하는 메모리 수직 구조물; 상기 계단 영역 내에서, 상기 게이트 적층 영역을 관통하고 상기 캐핑 절연 구조물 내로 연장되는 서포터 수직 구조물; 및 상기 게이트 적층 영역을 관통하며 상기 캐핑 절연 구조물 내로 연장되는 복수의 분리 구조물들을 포함하고, 상기 분리 구조물들 중 적어도 하나는 제1 측면, 상기 제1 측면과 수직하게 정렬되지 않는 제2 측면, 상기 제1 측면으로부터 상기 제2 측면까지 연장되는 연결 측면을 포함하고, 상기 분리 구조물들 중 적어도 하나의 상기 연결 측면은 상기 적층 구조물의 상기 게이트 수평 층들 중 최상위 게이트 수평 층 보다 높은 레벨에 배치된다.
본 발명의 기술적 사상의 실시 예들에 따르면, 집적도 및 신뢰도를 향상시킬 수 있는 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 내지 도 2b은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 일부 구성요소들을 확대한 부분 확대 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 부분 확대 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 부분 확대 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 부분 확대 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 부분 확대 평면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 부분 확대 평면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 부분 확대 평면도이다.
도 10 내지 도 13b는 본 발명의 일 실시예에 따른 반도체 장치 형성 방법의 일 예를 나타낸 도면들이다.
도 14는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 15는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 16은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명하기로 한다.
우선, 도 1a 내지 도 2b를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치를 설명하기로 한다. 도 1a 내지 도 2b에서, 도 1a은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 평면도이고, 도 1b는 도 1a의 'A'로 표시한 부분을 확대한 부분 확대 평면도이고, 도 2a는 도 1a 및 도 1b의 I-I'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이고, 도 2b는 도 1b의 II-II'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이다.
도 1a 내지 도 2b를 참조하면, 일 실시예에 따른 반도체 장치(1)는 하부 구조물(3), 적층 구조물(ST), 캐핑 절연 구조물(90), 복수의 메모리 수직 구조물들(54m), 복수의 댐 수직 구조물(54d), 복수의 서포터 수직 구조물들(54s), 복수의 분리 구조물들(71) 및 복수의 관통 콘택 플러그들(80)을 포함할 수 있다.
상기 하부 구조물(3)은 주변 회로(7)를 포함할 수 있다. 예를 들어, 상기 하부 구조물(3)은 반도체 기판(5), 상기 반도체 기판(5) 상의 주변 트랜지스터(8), 상기 주변 트랜지스터(8)와 전기적으로 연결되는 주변 배선(10), 상기 주변 배선(10)과 전기적으로 연결되는 주변 패드들(11), 상기 반도체 기판(5) 상에서 상기 주변 트랜지스터(8), 상기 주변 배선(10) 및 상기 주변 패드들(11)을 덮는 하부 절연 층(13)을 포함할 수 있다. 상기 주변 트랜지스터(8) 및 상기 주변 배선(10)은 상기 주변 회로(7)를 구성할 수 있다.
상기 하부 구조물(3)은 패턴 구조물(16)을 더 포함할 수 있다. 예를 들어, 상기 패턴 구조물(16)은 하부 패턴 층(18), 상기 하부 패턴 층(18) 상에서 서로 이격되는 제1 중간 패턴 층(20) 및 제2 중간 패턴 층(21), 상기 하부 패턴 층(18) 상에서 상기 제1 및 제2 중간 패턴 층들(20a, 21)을 덮는 상부 패턴 층(23)을 포함할 수 있다.
일 예에서, 상기 하부 패턴 층(18)은 제1 폴리 실리콘을 포함할 수 있고, 상기 제1 중간 패턴 층(20)은 제2 폴리 실리콘을 포함할 수 있고, 상기 상부 패턴 층(23)은 제3 폴리 실리콘을 포함할 수 있다. 예를 들어, 상기 하부 패턴 층(18), 상기 제1 중간 패턴 층(20) 및 상기 상부 패턴 층(23)은 N형의 도전형을 갖는 폴리 실리콘을 포함할 수 있다.
일 예에서, 상기 상부 패턴 층(23)은 상기 제1 및 제2 중간 패턴 층들(20, 21) 사이에서 상기 하부 패턴 층(18)과 접촉할 수 있고, 상기 제2 중간 패턴 층(21)의 일부를 관통하면서 상기 하부 패턴 층(22)과 접촉할 수 있다.
일 예에서, 상기 제2 중간 패턴 층(21)은 절연성 물질 층을 포함할 수 있다. 예를 들어, 상기 제2 중간 패턴 층(21)은 실리콘 질화물 층 및 상기 실리콘 질화물 층의 상부면 및 하부면을 덮는 실리콘 산화물 층을 포함할 수 있다. 다른 예에서, 상기 제2 중간 패턴 층(21)은 폴리 실리콘 층 및 상기 폴리 실리콘 층의 상부면 및 하부면을 덮는 실리콘 산화물 층을 포함할 수 있다.
일 예에서, 상기 하부 구조물(3)은 상기 패턴 구조물(16)을 관통하는 제1 중간 절연 층들(26a) 및 제2 중간 절연 층(26b), 및 상기 패턴 구조물(16)의 외측면 상의 외측 절연 층(26o)을 더 포함할 수 있다. 상기 제1 및 제2 중간 절연 층들(26a, 26b) 및 상기 외측 절연 층(26o)은 실리콘 산화물을 포함할 수 있다.
상기 적층 구조물(ST)은 상기 하부 구조물(3) 상에서 교대로 적층되는 층간 절연 층들(33, 39, 41) 및 수평 층들(35, 39, 43)을 포함할 수 있다.
상기 층간 절연 층들(33, 39, 41) 및 상기 수평 층들(35, 39, 43)은 상기 적층 구조물(ST)의 제1 영역(MCA) 내에서 교대로 반복적으로 적층될 수 있고, 상기 제1 영역(MCA)으로부터 상기 적층 구조물(ST)의 제2 영역(SA)으로 연장되어, 상기 제2 영역(SA) 내에서 계단 모양을 가질 수 있다. 따라서, 상기 적층 구조물(ST)은 상기 제2 영역(SA)에서, 계단 모양을 가질 수 있다.
실시 예들에서, 상기 제1 영역(MCA)은 메모리 셀 영역 또는 메모리 셀 어레이 영역으로 지칭될 수 있고, 상기 제2 영역(SA)은 계단 영역, 연장 영역, 연결 영역 또는 콘택 영역으로 지칭될 수도 있다.
상기 적층 구조물(ST)은 하부 적층 구조물(ST_L), 상기 하부 적층 구조물(ST_L) 상의 제1 적층 구조물(ST_U1), 및 상기 제1 적층 구조물(ST_U1) 상의 제2 적층 구조물(ST_U2)을 포함할 수 있다.
상기 하부 적층 구조물(ST_L)은 교대로 반복적으로 적층되는 하부 층간 절연 층들(33) 및 하부 수평 층들(35)을 포함할 수 있다. 상기 하부 층간 절연 층들(33) 및 상기 하부 수평 층들(35) 중에서, 최하위 층 및 최상위 층은 하부 층간 절연 층들일 수 있다. 일 예에서, 상기 하부 층간 절연 층들(33) 중에서, 최상위의 하부 층간 절연 층은 나머지 하부 층간 절연 층들 각각의 두께 보다 큰 두께를 가질 수 있다.
상기 제1 적층 구조물(ST_U1)은 교대로 반복적으로 적층되는 제1 층간 절연 층들(37) 및 제1 수평 층들(39)을 포함할 수 있다. 상기 제1 층간 절연 층들(37) 및 상기 제1 수평 층들(39) 중에서, 최하위 층 및 최상위 층은 제1 층간 절연 층들일 수 있다. 일 예에서, 상기 제1 층간 절연 층들(37) 중에서, 최상위의 제1 층간 절연 층은 나머지 제1 층간 절연 층들 각각의 두께 보다 큰 두께를 가질 수 있다.
상기 제2 적층 구조물(ST_U2)은 교대로 반복적으로 적층되는 제2 층간 절연 층들(41) 및 제2 수평 층들(43)을 포함할 수 있다. 상기 제2 층간 절연 층들(41) 및 상기 제2 수평 층들(43) 중에서, 최하위 층 및 최상위 층은 제2 층간 절연 층들일 수 있다. 일 예에서, 상기 제2 층간 절연 층들(41) 중에서, 최상위의 제2 층간 절연 층은 나머지 제2 층간 절연 층들 각각의 두께 보다 큰 두께를 가질 수 있다.
일 예에서, 상기 적층 구조물(ST)의 상기 계단 영역(SA)은 상기 메모리 셀 영역(MCA)으로부터 상기 계단 영역(SA)을 향하는 방향, 예를 들어 제1 방향(X)으로 차례로 배열되는 상기 제2 적층 구조물(ST_U2)의 계단 영역(SAa), 상기 제1 적층 구조물(ST_U1)의 계단 영역(SAb), 및 상기 하부 적층 구조물(ST_L)의 계단 영역(SAc)을 포함할 수 있다.
상기 하부 적층 구조물(ST_L)의 계단 영역(SAc)은 상기 제1 방향(X)으로 제1 높이 차이로 차례로 낮아지는 계단 모양일 수 있다.
상기 계단 영역(SA)에서, 상기 제1 및 제2 적층 구조물들(ST_U1, ST_U2)은 실질적으로 서로 동일한 또는 서로 유사한 평면 모양의 계단 모양을 가질 수 있다. 예를 들어, 상기 계단 영역(SA)에서, 상기 제1 및 제2 적층 구조물들(ST_U1, ST_U2)의 각각은 상기 제1 방향(X)으로 차례로 배열되는 상부 계단 영역(USa, USb), 중간 계단 영역(ISa, ISb), 및 하부 계단 영역(LS1a, LS1b)을 포함할 수 있다.
각각의 상기 제1 및 제2 적층 구조물들(ST_U1, ST_U2)에서, 상기 상부 계단 영역(USa, USb)은 상기 제1 방향(X)으로 상기 제1 높이 차이로 낮아지는 계단 모양을 갖는 제1 상부 계단 영역(US1a, US2a) 및 상기 제1 상부 계단 영역(US1a, US2a)으로부터 상기 제1 방향(X)으로 상기 제1 높이 차이로 높아지는 계단 모양을 포함하는 제2 상부 계단 영역(US1b, US2b)을 포함할 수 있다.
각각의 상기 제1 및 제2 적층 구조물들(ST_U1, ST_U2)에서, 상기 하부 계단 영역(LS1a, LS1b)은 상기 제1 방향(X)으로 제1 높이 차이로 차례로 낮아지는 계단 모양을 포함할 수 있다.
각각의 상기 제1 및 제2 적층 구조물들(ST_U1, ST_U2)에서, 중간 계단 영역(ISa, ISb)은 상기 제1 방향(X)으로 차례로 배열되는 제1 중간 계단 영역(IS1a, IS2a) 및 계단 연결 영역(CSa, CSb) 및 제2 중간 계단 영역(IS1b, IS2b)을 포함할 수 있다.
각각의 상기 제1 및 제2 적층 구조물들(ST_U1, ST_U2)에서, 상기 제1 중간 계단 영역(IS1a, IS2a)은 상기 제2 중간 계단 영역(IS1b, IS2b) 보다 높은 높이 레벨에 위치하는 상부면을 가질 수 있다.
상기 제1 중간 계단 영역(IS1a, IS2a) 및 상기 제2 중간 계단 영역(IS1b, IS2b)은 각각 상기 제1 방향(X)으로 상기 제1 높이 차이 보다 큰 제2 높이 차이로 낮아지는 계단 모양을 가질 수 있다. 상기 제1 중간 계단 영역(IS1a, IS2a) 및 상기 제2 중간 계단 영역(IS1b, IS2b)은 각각 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 상기 제1 높이 차이로 낮아지거나, 또는 상기 제1 높이 차이로 높아지는 계단 모양을 가질 수 있다.
각각의 상기 제1 및 제2 적층 구조물들(ST_U1, ST_U2)에서, 상기 계단 연결 영역(CSa, CSb)은 상기 제1 방향(X)으로 실질적으로 평평하고, 상기 제2 방향(Y)으로 상기 제1 높이 차이로 낮아지거나, 또는 상기 제1 높이 차이로 높아지는 계단 모양을 가질 수 있다.
상기 적층 구조물(ST)에서, 상기 수평 층들(35, 39, 43)은 게이트 수평 층들(35G, 39G, 43G) 및 절연성 수평 층들(35I, 39I, 43I)을 포함할 수 있다. 예를 들어, 어느 한 높이 레벨에서, 어느 하나의 수평 층은 어느 하나의 게이트 수평 층 및 상기 어느 하나의 게이트 수평 층과 이격되는 적어도 하나의 절연성 수평 층을 포함할 수 있다.
상기 적층 구조물(ST)에서, 상기 게이트 수평 층들(35G, 39G, 43G)이 위치하는 영역은 게이트 적층 영역(ST_G)으로 정의할 수 있고, 상기 절연성 수평 층들(35I, 39I, 43I)이 위치하는 영역은 절연체 적층 영역(ST_I)으로 정의할 수 있다. 상기 층간 절연 층들(33, 37, 41)은 실리콘 산화물로 형성될 수 있고, 상기 절연성 수평 층들(35I, 39I, 43I)은 상기 층간 절연 층들(33, 37, 41)과 다른 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 적층 구조물(ST)의 상기 계단 영역(SA)에서, 상기 게이트 수평 층들(35G, 39G, 43G)은 게이트 패드 영역들(GP)을 가질 수 있다. 상기 게이트 패드 영역들(GP)은 다른 게이트 수평 층에 의해 상부가 덮이지 않는 영역으로 정의될 수 있다.
상기 계단 영역(SA) 내에서, 상기 절연체 적층 영역(ST_I)은 복수개가 배치될 수 있다. 예를 들어, 상기 복수개의 절연체 적층 영역들(ST_I)은 상기 제1 방향(X)으로 차례로 배치되며 서로 이격되는 제1 절연체 적층 영역(ST_Ia) 및 제2 절연체 적층 영역(ST_Ib)을 포함할 수 있다.
일 예에서, 상기 제1 절연체 적층 영역(ST_Ia)은 상기 하부 적층 구조물(ST_L), 상기 제1 적층 구조물(ST_U1) 및 상기 제2 적층 구조물(ST_U2) 내에 배치될 수 있고, 상기 제2 절연체 적층 영역(ST_Ib)은 상기 하부 적층 구조물(ST_L) 및 상기 제1 적층 구조물(ST_U1) 내에 배치될 수 있다.
상기 하부 적층 구조물(ST_L)에서, 상기 하부 절연성 수평 층들(35I)은 상기 제1 절연체 적층 영역(ST_Ia) 내에 배치되는 하부 절연성 수평 층들(35Ia) 및 상기 제2 절연체 적층 영역(ST_Ib) 내에 배치되는 하부 절연성 수평 층들(35Ib)을 포함할 수 있다. 따라서, 상기 하부 수평 층들(35) 중 어느 하나의 하부 수평 층은 어느 하나의 게이트 수평 층(35G) 및 상기 어느 하나의 게이트 수평 층(35G)과 연결되는 복수개의 절연성 수평 층들(35Ia, 35Ib)을 포함할 수 있다.
상기 제1 적층 구조물(ST_U1)에서, 상기 제1 절연성 수평 층들(39I)은 상기 제1 절연체 적층 영역(ST_Ia) 내에 배치되는 제1 절연성 수평 층들(39Ia) 및 상기 제2 절연체 적층 영역(ST_Ib) 내에 배치되는 제1 절연성 수평 층들(39Ib)을 포함할 수 있다.
상기 제2 적층 구조물(ST_U2)에서, 상기 제2 절연성 수평 층들(43I)은 상기 제1 절연체 적층 영역(ST_Ia) 내에 배치될 수 있다.
상기 캐핑 절연 구조물(90)은 상기 하부 구조물(3) 상에서 상기 적층 구조물(ST)을 덮을 수 있다. 상기 캐핑 절연 구조물(90)은 제1 캐핑 절연 층(90a), 제2 캐핑 절연 층(90b), 제3 캐핑 절연 층(90c), 제4 캐핑 절연 층(90d) 및 제5 캐핑 절연 층(90e)을 포함할 수 있다. 상기 캐핑 절연 구조물(90)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 제1 내지 제5 캐핑 절연 층들(90a, 90b, 90c, 90d, 90e)은 실리콘 산화물로 형성될 수 있다.
상기 제1 캐핑 절연 층(90a)은 상기 적층 구조물(ST)과 중첩하지 않는 상기 하부 구조물(3)의 영역을 덮으면서 상기 하부 적층 구조물(ST_L)의 상기 계단 영역(SAc)을 덮고, 상기 하부 적층 구조물(ST_L)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 제2 캐핑 절연 층(90b)은 상기 제1 캐핑 절연 층(90a) 및 상기 제1 적층 구조물(ST_U1)의 상기 계단 영역(SAb)을 덮고, 상기 제1 적층 구조물(ST_U1)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 제3 캐핑 절연 층(90c)은 상기 제2 캐핑 절연 층(90b) 및 상기 제2 적층 구조물(ST_U2)의 상기 계단 영역(SAa)을 덮고, 상기 제2 적층 구조물(ST_U2)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 제4 캐핑 절연 층(90d) 및 상기 제5 캐핑 절연 층(90e)은 상기 제3 캐핑 절연 층(90c) 및 상기 제2 적층 구조물(ST_U2)의 상부면 상에서 차례로 적층될 수 있다.
상기 복수의 메모리 수직 구조물들(54m)은 상기 적층 구조물(ST)의 상기 메모리 셀 영역(MCA)을 관통할 수 있다. 상기 메모리 수직 구조물들(54m)은 상기 패턴 구조물(16)과 접촉할 수 있다. 상기 메모리 수직 구조물들(54m)은 상기 게이트 적층 영역(ST_G)의 상기 게이트 수평 층들(35G, 39G, 43G)을 관통할 수 있다.
상기 복수의 서포터 수직 구조물들(54s)은 상기 적층 구조물(ST)의 상기 계단 영역(SA)을 관통하고, 상기 캐핑 절연 구조물(90) 내로 연장될 수 있다. 상기 복수의 서포터 수직 구조물들(54s)은 상기 적층 구조물(ST)의 상기 게이트 적층 영역(ST_G)의 상기 게이트 수평 층들(35G, 39G, 43G)을 관통할 수 있다. 상기 복수의 서포터 수직 구조물들(54s)은 상기 패턴 구조물(16)과 접촉할 수 있다.
일 예에서, 상기 복수의 서포터 수직 구조물들(54s) 중 적어도 몇몇은 장축 및 단축을 갖는 타원형 모양일 수 있다. 예를 들어, 어느 하나의 서포터 수직 구조물(54s)은 장축 방향의 길이 및 단축 방향의 폭을 가질 수 있다. 상기 서포터 수직 구조물(54s)의 상기 장축 방향의 길이는 상기 메모리 수직 구조물들(54m) 각각의 폭 보다 클 수 있다. 상기 서포터 수직 구조물(54s)의 상기 단축 방향의 폭은 상기 메모리 수직 구조물들(54m) 각각의 폭과 실질적으로 동일할 수 있다.
다른 예에서, 상기 복수의 서포터 수직 구조물들(54s) 중 적어도 몇몇은 원 모양일 수 있다.
상기 복수의 댐 수직 구조물들(54d)은 상기 적층 구조물(ST)의 상기 계단 영역(SA)을 관통하고, 상기 캐핑 절연 구조물(90) 내로 연장될 수 있다. 상기 댐 수직 구조물들(54d)은 상기 패턴 구조물(16)과 접촉할 수 있다. 상기 댐 수직 구조물들(45d)은 상기 복수개의 절연체 적층 영역들(ST_I)과 상기 게이트 적층 영역(ST_G)을 분리할 수 있다.
상기 복수의 댐 수직 구조물들(45d)은 각각의 상기 복수개의 절연체 적층 영역들(ST_I)과 상기 게이트 적층 영역(ST_G) 사이에 배치될 수 있다. 상기 댐 수직 구조물들(54d)은 상기 복수개의 절연체 적층 영역들(ST_I)을 각각 둘러쌀 수 있다. 예를 들어, 상기 댐 수직 구조물들(54d)는 상기 제1 절연체 적층 영역(ST_Ia)의 측면을 둘러싸는 제1 댐 수직 구조물(54d1) 및 상기 제2 절연체 적층 영역(ST_Ib)의 측면을 둘러싸는 제2 댐 수직 구조물(54d2)을 포함할 수 있다. 따라서, 상기 댐 수직 구조물들(45d)은 수평 방향으로 인접하는 상기 게이트 수평 층들(35G, 39G, 43G)과 상기 절연성 수평 층들(35I, 39I, 43I)을 서로 이격시키킬 수 있다.
일 예에서, 각각의 상기 댐 수직 구조물들(54d)은 제1 폭을 갖는 라인 부분을 포함할 수 있다. 각각의 상기 댐 수직 구조물들(54d)은 상기 제1 방향(X)으로 연장되는 한 쌍의 제1 및 제2 라인 부분들(54d_1, 54d_2) 및 상기 제2 방향(Y)으로 연장되는 한 쌍의 제3 및 제4 라인들(54d_3, 54d_4)을 포함할 수 있다. 상기 한 쌍의 제1 및 제2 라인 부분들(54d_1, 54d_2) 및 상기 한 쌍의 제3 및 제4 라인들(54d_3, 54d_4)은 끝 부분들이 서로 연결되어, 사각형 링 모양 또는 사각형과 유사한 링 모양일 수 있다.
평면으로 보았을 때, 상기 댐 수직 구조물들(54d)에서, 상기 제1 방향(X)으로 연장되는 한 쌍의 제1 및 제2 라인 부분들(54d_1, 54d_2)은 상기 보조 분리 구조물들(77s) 중 일부 분리 구조물들과 상기 제1 방향(X)으로 정렬될 수 있다.
일 예에서, 상기 댐 수직 구조물들(54d)의 상기 제1 내지 제4 라인 부분들(54d_1, 54d_2, 54d_3, 54d_4) 각각의 폭은 상기 분리 구조물들(77) 각각의 폭과 실질적으로 동일할 수 있다.
일 예에서, 상기 댐 수직 구조물들(54d)의 상기 제1 내지 제4 라인 부분들(54d_1, 54d_2, 54d_3, 54d_4) 각각의 폭은 상기 메모리 수직 구조물들(54m) 각각의 폭 보다 클 수 있다.
일 예에서, 상기 보조 분리 구조물들(77s) 중 어느 하나의 보조 분리 구조물(77s)은 상기 제1 라인 부분(54d_1)과 상기 제1 주 분리 구조물(77m1) 사이로 연장될 수 있다. 상기 제2 라인 부분(54d_2)은 상기 제2 주 분리 구조물(77m2)과 마주보는 측면을 가질 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 게이트 수평 층들(35G, 39G, 43G)의 상기 게이트 패드 영역들(GP)과 접촉하며 상기 캐핑 절연 구조물(90) 내로 연장되는 게이트 콘택 플러그들(82)을 더 포함할 수 있다. 상기 게이트 콘택 플러그들(82)과 접촉하는 상기 게이트 패드 영역들(GP)은 도전성 물질로 형성될 수 있다.
상기 게이트 콘택 플러그들(82) 중 일부는 더미 게이트 콘택 플러그(82d)일 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 적층 구조물(ST)을 관통하며, 상기 캐핑 절연 구조물(90) 내로 연장되는 복수의 주변 관통 콘택 플러그들(80)을 더 포함할 수 있다. 상기 복수의 주변 관통 콘택 플러그들(80)은 상기 적층 구조물(ST)의 상기 절연체 적층 영역(ST_I)을 관통할 수 있다. 상기 복수의 주변 관통 플러그들(80)은 상기 제1 절연체 적층 영역(ST_Ia)을 관통하는 복수의 주변 관통 플러그들 및 상기 제2 절연체 적층 영역(ST_Ib)을 관통하는 복수의 주변 관통 플러그들을 포함할 수 있다. 상기 복수의 주변 관통 플러그들(80)은 상기 적층 구조물(ST)을 관통하는 부분으로부터 아래 방향으로 연장되어, 상기 중간 절연 층들(26a, 26b)을 관통하고, 상기 주변 회로(7)의 상기 주변 패드들(11)과 전기적으로 연결될 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 캐핑 절연 구조물(90) 내에서, 상기 메모리 수직 구조물들(54m)과 전기적으로 연결되는 비트라인 연결 패턴들(85a), 상기 게이트 콘택 플러그들(82)과 전기적으로 연결되는 게이트 연결 패턴들(85b) 및 상기 복수의 주변 관통 콘택 플러그들(80)과 전기적으로 연결되는 주변 연결 패턴들(85c)을 더 포함할 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 비트라인 연결 패턴들(85a) 상에 배치되는 비트라인들(93a)을 더 포함할 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 게이트 연결 패턴들(85b) 및 상기 주변 연결 패턴들(85c) 상에 배치되는 게이트 연결 배선들(93b)을 더 포함할 수 있다.
상기 메모리 수직 구조물들(54m)은 상기 비트라인들(93a)과 전기적으로 연결될 수 있다. 상기 게이트 수평 층들(35G, 39G, 43G)은 상기 게이트 콘택 플러그들(82), 상기 게이트 연결 배선들(93b), 및 상기 복수의 관통 콘택 플러그들(80)을 통해서, 상기 주변 회로(7)와 전기적으로 연결될 수 있다.
상기 적층 구조물(ST)을 수직 방향(Z)을 관통하며, 상기 캐핑 절연 구조물(90) 내로 연장되는 분리 구조물들(77)이 배치될 수 있다. 각각의 상기 분리 구조물들(77)은 상기 제1 방향(X)으로 연장되는 라인 모양일 수 있다.
상기 분리 구조물들(77)은 상기 적층 구조물(ST)을 상기 제2 방향(Y)으로 서로 이격시키면서 분리하고, 서로 평행한 제1 및 제2 분리 구조물들(77m1, 77m2)을 포함할 수 있다.
상기 분리 구조물들(77)은 상기 제1 및 제2 분리 구조물들(77m1, 77m2) 사이에 배치되며, 상기 적층 구조물(ST)을 관통하는 보조 분리 구조물들(77s)을 포함할 수 있다. 상기 보조 분리 구조물들(77s)의 각각은 상기 적층 구조물(ST)의 상기 제1 방향(X)의 길이 보다 작은 길이를 가질 수 있다.
상기 보조 분리 구조물들(77s)은 상기 적층 구조물(ST)의 상기 계단 영역(SA) 내에 배치될 수 있고, 상기 보조 분리 구조물들(77s) 중 적어도 하나는 상기 적층 구조물(ST)의 상기 메모리 셀 영역(MCA) 내로 연장될 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 메모리 셀 영역(MCA) 내에서, 상기 분리 구조물들(77) 사이에 배치되는 상부 선택 게이트 분리 패턴들(50)을 더 포함할 수 있다. 상기 상부 선택 게이트 분리 패턴들(50)은 상기 게이트 수평 층들(35G, 39G, 43G) 중에서 워드라인일 수 있는 게이트 수평 층들 보다 높은 레벨에 위치하는 상부 선택 게이트 라인들일 수 있는 게이트 수평 층들을 상기 제2 방향(Y)으로 서로 이격시키면서 분리할 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 상부 선택 게이트 분리 패턴들(50)을 관통하는 더미 수직 구조물들(54a)을 더 포함할 수 있다. 상기 더미 수직 구조물들(54a)은 상기 메모리 수직 구조물들(54m)과 실질적으로 동일한 물질들로 형성될 수 있고, 상기 메모리 수직 구조물들(54m)과 실질적으로 동일한 크기 및 동일한 단면 구조를 가질 수 있다.
상기 복수의 메모리 수직 구조물들(54m), 상기 복수의 댐 수직 구조물(54d), 및 상기 복수의 서포터 수직 구조물들(54s)은 공면을 이루는 상부면들을 가질 수 있다. 예를 들어, 상기 복수의 메모리 수직 구조물들(54m), 상기 복수의 댐 수직 구조물(54d), 및 상기 복수의 서포터 수직 구조물들(54s)의 상기 상부면들은 서로 동일한 레벨에 배치될 수 있다. 예를 들어, 상기 복수의 메모리 수직 구조물들(54m), 상기 복수의 댐 수직 구조물(54d), 및 상기 복수의 서포터 수직 구조물들(54s)의 상기 상부면들은 상기 제4 캐핑 절연 층(90d) 아래에 배치될 수 있다. 예를 들어, 상기 복수의 메모리 수직 구조물들(54m) 각각의 상부면의 일부는 상기 제4 캐핑 절연 층(90d)과 접촉하고, 상부면의 나머지는 상기 비트라인 연결 패턴(85a)과 접촉할 수 있다. 상기 복수의 댐 수직 구조물(54d) 및 상기 복수의 서포터 수직 구조물들(54s)의 전체 상부면들은 상기 제4 캐핑 절연 층(90d)과 접촉할 수 있다.
다음으로, 도 3a, 도 3b 및 도 3c를 참조하여, 상기 패턴 구조물(16), 상기 적층 구조물(ST), 상기 복수의 메모리 수직 구조물들(54m) 중 어느 하나의 메모리 수직 구조물(도 3a의 54m), 상기 복수의 서포터 수직 구조물들(54s) 중 어느 하나의 서포터 수직 구조물(도 3b의 54s) 및 상기 복수의 댐 수직 구조물들(54d) 중 상기 제1 댐 수직 구조물(도 3c의 54d1)을 중심으로 설명하기로 한다. 도 3a, 도 3b 및 도 3c에서, 도 3a는 도 2a의 'A1'로 표시된 부분을 확대한 부분 확대 단면도이고, 도 3b는 도 2b의 "A2"로 표시된 부분을 확대한 부분 확대도이고, 도 3c는 도 2b의 "A3"로 표시된 부분을 확대한 부분 확대도이다.
도 3a, 도 3b 및 도 3c를 참조하면, 상기 적층 구조물(ST)에서, 상기 게이트 수평 층들(35G, 39G, 43G)의 각각은 제1 게이트 층(45) 및 제2 게이트 층(47)을 포함할 수 있다. 상기 제2 게이트 층(47)은 상기 분리 수직 구조물들(77)과 접촉하는 어느 한 측면을 가질 수 있고, 상기 제1 게이트 층(45)은 상기 제2 게이트 층(47)의 상부면 및 하부면을 덮고, 상기 제2 게이트 층(47)의 측면들 중 상기 분리 수직 구조물들(77)과 접촉하지 않는 측면들을 덮을 수 있다. 예를 들어, 상기 제1 게이트 층(45)은 상기 제2 게이트 층(47)과 상기 메모리 수직 구조물(54m) 사이에 개재된 부분을 포함할 수 있다.
일 예에서, 상기 제1 게이트 층(45)은 유전체 물질을 포함할 수 있고, 상기 제2 게이트 층(47)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제1 게이트 층(45)은 AlO 등과 같은 고유전체(high-k dielectric)를 포함할 수 있고, 상기 제2 게이트 층(47)은 TiN, WN, Ti 또는 W 등과 같은 도전성 물질을 포함할 수 있다.
다른 예에서, 상기 제1 게이트 층(45)은 제1 도전성 물질(e.g., TiN 또는 W 등)을 포함할 수 있고, 상기 제2 게이트 층(47)은 상기 제1 도전성 물질과 다른 제2 도전성 물질(e.g., Ti 또는 W 등)을 포함할 수 있다.
또 다른 예에서, 상기 제1 및 제2 게이트 층들(45, 47)의 각각은 도우프트 폴리 실리콘, 금속-반도체 화합물(e.g., TiSi, TaSi, CoSi, NiSi 또는 WSi), 금속 질화물(e.g., TiN, TaN 또는 WN) 또는 금속(e.g., Ti 또는 W)으로 형성될 수 있다.
일 예에서, 상기 게이트 수평 층들(35G, 39G, 43G) 중에서, 최하위에 배치되는 제1 하부 게이트 수평 층(35g_La)은 하부 소거 제어 게이트 전극들일 수 있고, 상기 제1 하부 게이트 수평 층(35g_La) 상의 제2 하부 게이트 수평 층(35g_Lb)은 하부 선택 게이트 전극, 예를 들어 접지 선택 게이트 전극일 수 있다. 상기 게이트 수평 층들(35G, 39G, 43G) 중에서, 제1 상부 수평 게이트 층(43g_Ua)은 상부 선택 게이트 전극, 예를 들어 스트링 선택 게이트 전극일 수 있고, 상기 제1 상부 수평 게이트 층(43g_Ua) 상의 제2 상부 수평 게이트 층(43g_Ub)은 상부 소거 제어 게이트 전극일 수 있다. 상기 제1 하부 게이트 수평 층(35g_La)은 하나 또는 상기 수직 방향(Z)으로 적층되는 복수개일 수 있고, 상기 제2 상부 게이트 수평 층(43g_Ub)은 하나 또는 상기 수직 방향(Z)으로 적층되는 복수개일 수 있다.
일 예에서, 상기 게이트 수평 층들(35G, 39G, 43G) 중에서, 상기 제2 하부 수평 게이트 층(35g_Lb)과 상기 제1 상부 수평 게이트 층(43g_Ua) 사이에 배치되는 게이트 수평 층들(39G, 43M) 중 적어도 몇몇은 워드라인들일 수 있다.
상기 메모리 수직 구조물(54m), 상기 서포터 수직 구조물(54s) 및 상기 댐 수직 구조물(54d)은 서로 동일한 물질 층들을 포함할 수 있다. 예를 들어, 각각의 상기 메모리 수직 구조물(54m), 상기 서포터 수직 구조물(54s) 및 상기 댐 수직 구조물(54d)은 갭필 절연 층(60, 60s, 60d), 상기 갭필 절연 층(60, 60s, 60d)의 외측면 및 바닥면을 덮는 채널 물질 층(58, 58s, 58d), 상기 채널 물질 층(58, 58s, 58d)의 외측면 및 바닥면을 덮는 정보 저장 구조물(56, 56s, 56d), 상기 갭필 절연 층(60, 60s, 60d) 상의 패드 물질 층(62, 62s, 62d)을 포함할 수 있다.
상기 정보 저장 구조물(56, 56s, 56d)은 상기 채널 물질 층(58, 58s, 58d)의 외측면 및 바닥면을 덮는 제1 유전체 층(도 3a의 56c), 상기 제1 유전체 층(56c)의 외측면 및 바닥면을 덮는 정보 저장 물질 층(도 3a의 56b) 및 상기 정보 저장 물질 층(도 3a의 56b)의 외측면 및 바닥면을 덮는 제2 유전체 층(도 3a의 56a)을 포함할 수 있다. 상기 제2 유전체 층(56c)은 상기 채널 물질 층(58)과 접촉할 수 있고, 상기 정보 저장 물질 층(56b)은 상기 채널 물질 층(58)과 이격될 수 있다.
상기 갭필 절연 층(60, 60s, 60d)은 실리콘 산화물, 예를 들어 원자층 증착 공정으로 형성될 수 있는 ALD 실리콘 산화물을 포함할 수 있다.
상기 제1 유전체 층(60a)은 실리콘 산화물 또는 불순물이 도핑된 실리콘 산화물을 포함할 수 있다. 상기 제2 유전체 층(56c)은 실리콘 산화물 및 고유전체 중 적어도 하나를 포함할 수 있다. 상기 정보 저장 물질 층(56b)은 차지(charge)를 트랩할 수 있는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
상기 메모리 수직 구조물(54m)의 상기 정보 저장 구조물(56)의 상기 정보 저장 물질 층(56b)은 플래쉬 메모리 소자와 같은 반도체 소자에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 상기 서포터 수직 구조물(54s) 및 상기 댐 수직 구조물(54d)의 상기 정보 저장 구조물(56)의 상기 정보 저장 물질 층(56b)은 정보를 저장하지 않는 더미일 수 있다.
상기 갭필 절연 층(60, 60s, 60d)은 실리콘 산화물을 포함할 수 있다. 상기 채널 물질 층(58, 58s, 58d)은 폴리 실리콘을 포함할 수 있다. 상기 패드 물질 층(62, 62s, 62d)은 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN 등), 금속(e.g., W 등), 및 금속-반도체 화합물(e.g., TiSi 등) 중 적어도 하나를 포함할 수 있다.
일 예에서, 폴리 실리콘 층으로 형성될 수 있는 상기 제1 중간 패턴 층(20)은 상기 메모리 수직 구조물(54m)의 상기 정보 저장 구조물(56)을 관통하며 상기 메모리 수직 구조물(54m)의 상기 채널 물질 층(58)과 접촉할 수 있다. 따라서, 상기 제1 중간 패턴 층(20)에 의해 상기 메모리 수직 구조물(54m)의 상기 정보 저장 구조물(56)은 하부 부분(56L)과 상부 부분(56U)으로 분리될 수 있다.
일 예에서, 절연성 물질 층을 포함할 수 있는 상기 제2 중간 패턴 층(21)은 상기 서포터 수직 구조물(54s) 및 상기 댐 수직 구조물(54d)의 상기 정보 저장 구조물(56)의 외측면과 접촉하면서 상기 채널 물질 층(58)과 이격될 수 있다.
상기 비트라인 연결 패턴(85a)은 상기 메모리 수직 구조물(54m)의 상기 패드 물질 층(62)과 접촉하면서 전기적으로 연결될 수 있다.
도 3a에서, 상기 메모리 수직 구조물(54m)은 상기 하부 적층 구조물(ST_L) 및 상기 제1 적층 구조물(ST_U1)을 관통하며 상기 패턴 구조물(16)의 상기 하부 패턴 층(18)과 접촉하는 제1 메모리 수직 부분(54m_L), 및 상기 제1 메모리 수직 부분(54m_L)으로부터 연장되고 상기 제2 적층 구조물(ST_U2)을 관통하는 제2 메모리 수직 부분(54m_U)을 포함할 수 있다. 상기 제2 메모리 수직 부분(54m_U)과 인접하는 상기 제1 메모리 수직 부분(54m_L)의 상부 영역의 폭은 상기 제1 메모리 수직 부분(54m_L)과 인접하는 상기 제2 메모리 수직 부분(54m_U)의 하부 영역 폭 보다 클 수 있다. 이와 같이, 상대적으로 큰 폭을 갖는 상기 제1 메모리 수직 부분(54m_L)의 상부 영역과, 상대적으로 작은 폭을 갖는 상기 제2 메모리 수직 부분(54m_U)의 하부 영역 사이에서, 폭이 변화하는 부분을 폭 변동 부분(54m_b)으로 정의할 수 있다. 따라서, 상기 메모리 수직 구조물(54m)은 상기 제1 메모리 수직 부분(54m_L)과 상기 제2 메모리 수직 부분(54m_U)이 서로 인접하는 영역에서 폭이 변화하는 상기 폭 변동 부분(54m_b)을 포함할 수 있다.
실시 예들에서, 상기 폭 변동 부분(54m_b)은 변곡 부 등과 같은 용어로 대체되어 설명될 수도 있다.
이하에서, 사용되는 "폭 변동 부분" 용어는 별도의 설명이 없더라도, 상기 메모리 수직 구조물(54m)의 상기 폭 변동 부분(54m_b)과 마찬가지로, 상대적으로 폭이 큰 하부 부분의 상부 영역과 상대적으로 폭이 작은 상부 부분의 하부 영역 사이의 영역으로 이해될 수 있다.
일 예에서, 상기 메모리 수직 구조물(54m)은 상기 갭필 절연 층(60) 내의 보이드(54m_V1, 54m_V2)를 더 포함할 수 있다. 일 예에서, 상기 메모리 수직 구조물(54m)에서, 상기 보이드(54m_V1, 54m_V2)는 상기 제1 메모리 수직 부분(54m_L) 내의 제1 보이드(54m_V1) 및 상기 제2 메모리 수직 부분(54m_U) 내의 제2 보이드(54m_V2)를 포함할 수 있다. 상기 메모리 수직 구조물(54m)에서, 상기 제1 보이드(54m_V1)와 상기 제2 보이드(54m_V2)는 서로 이격될 수 있다.
도 3b에서, 상기 서포터 수직 구조물(54s)은 상기 제1 메모리 수직 부분(54m_L)과 실질적으로 동일한 레벨에 배치되는 제1 서포터 수직 부분(54s_L), 상기 제2 메모리 수직 부분(54m_U)과 실직적으로 동일한 레벨에 배치되는 제2 서포터 수직 부분(54s_U), 상기 제1 서포터 수직 부분(54s_L)과 제2 서포터 수직 부분(54s_U) 사이의 폭 변동 부분(54s_b)을 포함할 수 있다. 상기 제2 서포터 수직 부분(54s_U)과 인접하는 상기 제1 서포터 수직 부분(54s_L)의 상부 영역의 폭은 상기 제1 서포터 수직 부분(54s_L)과 인접하는 상기 제2 서포터 수직 부분(54s_U)의 하부 영역 폭 보다 클 수 있다.
일 예에서, 상기 서포터 수직 구조물(54s)은 배치되는 위치에 따라, 상기 제2 적층 구조물(ST_U2)을 관통하는 부분을 포함하거나, 또는 상기 제2 적층 구조물(ST_U2)과 이격될 수 있다. 예를 들어, 상기 서포터 수직 구조물(54s)의 일부가 상기 제2 적층 구조물(ST_U2)의 계단 영역(SAa)을 관통하는 경우에, 상기 제1 서포터 수직 부분(54s_L)은 상기 하부 적층 구조물(ST_L) 및 상기 제1 적층 구조물(ST_U1)을 관통하며 상기 패턴 구조물(16)의 상기 하부 패턴 층(18)과 접촉하고, 상기 제2 서포터 수직 부분(54s_U)은 상기 제1 서포터 수직 부분(54s_L)으로부터 연장되어 상기 제2 적층 구조물(ST_U2)을 관통하고 상기 캐핑 절연 구조물(90) 내로 연장될 수 있다. 다른 예에서, 상기 서포터 수직 구조물(54s)의 일부가 상기 제1 적층 구조물(ST_U1)의 계단 영역(SAa)을 관통하는 경우에, 상기 제1 서포터 수직 부분(54s_L)은 상기 패턴 구조물(16)의 상기 하부 패턴 층(18)과 접촉하고, 상기 하부 적층 구조물(ST_L) 및 상기 제1 적층 구조물(ST_U1)을 관통하며 상기 캐핑 절연 구조물(90) 내로 연장되고, 상기 제2 서포터 수직 부분(54s_U)은 상기 캐핑 절연 구조물(90)에 의해 측면 및 상부면이 둘러싸이고 상기 제2 적층 구조물(ST_U2)과 이격될 수 있다.
일 예에서, 상기 서포터 수직 구조물(54s)은 상기 갭필 절연 층(60s) 내의 보이드(54s_V1, 54s_V2)를 더 포함할 수 있다. 일 예에서, 상기 서포터 수직 구조물(54s)에서, 상기 보이드(54s_V1, 54s_V2)는 상기 제1 서포터 수직 부분(54s_L) 내의 제1 보이드(54s_V1) 및 상기 제2 서포터 수직 부분(54s_U) 내의 제2 보이드(54s_V2)를 포함할 수 있다. 상기 서포터 수직 구조물(54s)에서, 상기 제1 보이드(54s_V1)와 상기 제2 보이드(54s_V2)는 서로 이격될 수 있다.
도 3c에서, 상기 제1 댐 수직 구조물(54d1)은 상기 제1 메모리 수직 부분(54m_L)과 실질적으로 동일한 레벨에 배치되는 제1 댐 수직 부분(54d_L), 상기 제2 메모리 수직 부분(54m_U)과 실직적으로 동일한 레벨에 배치되는 제2 댐 수직 부분(54d_U), 상기 제1 댐 수직 부분(54d_L)과 제2 댐 수직 부분(54d_U) 사이의 폭 변동 부분(54d_b)을 포함할 수 있다. 상기 제2 댐 수직 부분(54d_U)과 인접하는 상기 제1 댐 수직 부분(54d_L)의 상부 영역의 폭은 상기 제1 댐 수직 부분(54d_L)과 인접하는 상기 제2 댐 수직 부분(54d_U)의 하부 영역 폭 보다 클 수 있다. 상기 제2 댐 수직 구조물(도 1a 및 도 2a의 54d2)은 상기 제1 댐 수직 구조물(54d1)과 실질적으로 동일한 모양을 가질 수 있다. 예를 들어, 상기 제2 댐 수직 구조물(도 1a 및 도 2a의 54d2)은 상기 제1 댐 수직 부분(54d_L), 상기 제2 댐 수직 부분(54d_U) 및 상기 폭 변동 부분(54d_b)을 포함할 수 있다.
일 예에서, 상기 제1 댐 수직 구조물(54d1)에서, 상기 제1 댐 수직 부분(54d_L)은 상기 하부 적층 구조물(ST_L) 및 상기 제1 적층 구조물(ST_U1)을 관통하며 상기 패턴 구조물(16)의 상기 하부 패턴 층(18)과 접촉하고, 상기 제2 댐 수직 부분(54d_U)은 상기 제1 댐 수직 부분(54d_L)으로부터 연장되어 상기 제2 적층 구조물(ST_U2)을 관통하고 상기 캐핑 절연 구조물(90) 내로 연장될 수 있다. 상기 제2 댐 수직 구조물(도 2a의 54d2)에서, 상기 제1 댐 수직 부분(54d_L)은 상기 패턴 구조물(16)의 상기 하부 패턴 층(18)과 접촉하고, 상기 하부 적층 구조물(ST_L) 및 상기 제1 적층 구조물(ST_U1)을 관통하며 상기 캐핑 절연 구조물(90) 내로 연장되고, 상기 제2 댐 수직 부분(54d_U)은 상기 캐핑 절연 구조물(90)에 의해 측면 및 상부면이 둘러싸이고 상기 제2 적층 구조물(ST_U2)과 이격될 수 있다.
도 1 내지 도 2b를 참조하여 설명한 바와 같이, 상기 게이트 수평 층들(35G, 39G, 43G)의 측면들은 상기 제1 댐 수직 구조물(54d1)에 의해 둘러싸일 수 있다. 따라서, 상기 제1 댐 수직 구조물(54d1)은 상기 절연성 수평 층들(35I, 39I, 43I)과 상기 게이트 수평 층들(35G, 39G, 43G) 사이에 배치되는 부분을 포함할 수 있다.
일 예에서, 상기 제1 댐 수직 구조물(54d1)은 상기 갭필 절연 층(60d) 내의 보이드(54d_V1, 54d_V2)를 더 포함할 수 있다. 일 예에서, 상기 제1 댐 수직 구조물(54d1)에서, 상기 보이드(54d_V1, 54d_V2)는 상기 제1 댐 수직 부분(54d_L) 내의 제1 보이드(54d_V1) 및 상기 제2 댐 수직 부분(54d_U) 내의 제2 보이드(54d_V2)를 포함할 수 있다. 상기 제1 댐 수직 구조물(54d1)에서, 상기 제1 보이드(54d_V1)와 상기 제2 보이드(54d_V2)는 서로 이격될 수 있다.
다음으로, 도 3d를 참조하여, 서로 동일한 물질 및 서로 동일한 구조로 형성될 수 있는 상기 분리 구조물들(77)을 설명하기 위하여, 상기 분리 구조물들(77) 중 어느 하나, 예를 들어 상기 제1 분리 구조물(77m1)의 단면 구조를 중심으로 설명하기로 한다. 도 3d는 도 2b의 "A4"로 표시된 부분을 확대한 부분 확대도이다.
도 3d를 참조하면, 상기 제1 분리 구조물(77m1)은 상기 제1 메모리 수직 부분(54m_L)과 실질적으로 동일한 레벨에 배치되며 제1 분리 트렌치(77t1a)를 채우는 제1 분리 수직 부분(77_L), 상기 제2 메모리 수직 부분(54m_U)과 실직적으로 동일한 레벨에 배치되고 제2 분리 트렌치(77t1b)를 채우는 제2 분리 수직 부분(77_Ua), 상기 제2 분리 수직 부분(77_Ua) 상에 배치되며 상부 분리 트렌치(77t2)를 채우는 상부 수직 부분(77_Ub)을 포함할 수 있다. 여기서, 상기 제1 및 제2 분리 트렌치들(77t1a, 77t1b)은 하부 분리 트렌치(77t1)으로 정의할 수 있다. 상기 하부 분리 트렌치(77t1) 및 상기 상부 분리 트렌치(77t2)는 분리 트렌치(77t)를 구성할 수 있다. 따라서, 상기 제1 분리 구조물(77m1)은 상기 분리 트렌치(77t)를 채우는 분리 갭필 물질 층으로 형성될 수 있다.
상기 제1 분리 구조물(77m1)은 상기 제1 분리 수직 부분(77_L)과 상기 제2 분리 수직 부분(77_Ua) 사이의 제1 폭 변동 부분(77_ba), 및 상기 제2 분리 수직 부분(77_Ua)과 상기 상부 분리 수직 부분(77_Ub) 사이의 제2 폭 변동 부분(77_bb)을 포함할 수 있다.
상기 제2 분리 수직 부분(77_Ua)과 인접하는 상기 제1 분리 수직 부분(77_L)의 상부 영역의 폭은 상기 제1 분리 수직 부분(77_L)과 인접하는 상기 제2 분리 수직 부분(77_Ua)의 하부 영역 폭 보다 클 수 있다. 상기 상부 분리 수직 부분(77_Ub)과 인접하는 상기 제2 분리 수직 부분(77_Ua)의 상부 영역의 폭은 상기 제2 분리 수직 부분(77_Ub)과 인접하는 상기 상부 분리 수직 부분(77_Ub)의 하부 영역 폭 보다 클 수 있다.
일 예에서, 상기 제1 분리 구조물(77m1)은 제1 측면(77_s1), 상기 제1 측면(77_s1) 보다 높은 레벨에 위치하며 상기 제1 측면(77_s1)과 수직하게 정렬되지 않는 제2 측면(77_s2), 상기 제1 측면(77_s1)으로부터 상기 제2 측면(77_s2)까지 연장되는 연결 측면(77_s3)을 포함할 수 있다. 상기 제1 분리 구조물(77m1)에서, 상기 연결 측면(77_s3)의 적어도 일부는 상기 메모리 수직 구조물들(54n), 상기 서포터 구조물들(54s) 및 상기 댐 수직 구조물들(54d)의 상부면들과 동일한 레벨에 배치될 수 있다. 상기 제1 분리 구조물(77m1)에서, 상기 제1 측면(77_s1)은 상기 제2 분리 수직 부분(77_Ua)의 상부 측면일 수 있고, 상기 제2 측면(77_s2)은 상기 상부 분리 수직 부분(77_Ub)의 하부 측면일 수 있고, 상기 연결 측면(77_s3)은 제2 폭 변동 부분(77_bb)의 표면일 수 있다.
일 예에서, 상기 제1 분리 수직 구조물(77m1)은 배치되는 위치에 따라, 상기 제2 적층 구조물(ST_U2)을 관통하는 부분을 포함하거나, 또는 상기 제2 적층 구조물(ST_U2)과 이격될 수 있다. 예를 들어, 상기 제1 분리 수직 구조물(77m1)의 일부가 상기 제2 적층 구조물(ST_U2)의 계단 영역(SAa)을 관통하는 경우에, 상기 제1 분리 수직 부분(77_L)은 상기 하부 적층 구조물(ST_L) 및 상기 제1 적층 구조물(ST_U1)을 관통하며 상기 패턴 구조물(16)의 상기 하부 패턴 층(18)과 접촉하고, 상기 제2 분리 수직 부분(77_U)은 상기 제1 분리 수직 부분(77_L)으로부터 연장되어 상기 제2 적층 구조물(ST_U2)을 관통하고 상기 캐핑 절연 구조물(90) 내로 연장될 수 있다. 다른 예에서, 상기 제1 분리 수직 구조물(77m1) 일부가 상기 제1 적층 구조물(ST_U1)의 계단 영역(SAa)을 관통하는 경우에, 상기 제1 분리 수직 부분(77_L)은 상기 패턴 구조물(16)의 상기 하부 패턴 층(18) 및 상기 상부 패턴 층(23)과 접촉하고, 상기 하부 적층 구조물(ST_L) 및 상기 제1 적층 구조물(ST_U1)을 관통하며 상기 캐핑 절연 구조물(90) 내로 연장되고, 상기 제2 분리 수직 부분(77_Ua)은 상기 캐핑 절연 구조물(90)에 의해 측면이 둘러싸이고 상기 제2 적층 구조물(ST_U2)과 이격될 수 있고, 상기 제3 분리 수직 부분(77_Ub)은 상기 캐핑 절연 구조물(90)에 의해 측면 및 상부면이 둘러싸이고 상기 제2 적층 구조물(ST_U2)과 이격될 수 있다.
일 예에서, 상기 제1 분리 수직 구조물(77m1)은 상기 패턴 구조물(16)의 상기 제1 및 제2 중간 패턴 층들(20, 21)과 이격될 수 있다. 예를 들어, 상기 제1 분리 수직 구조물(77m1)은 상기 하부 패턴 층(18)과 상기 상부 패턴 층(23)이 서로 접촉하는 영역을 관통하며 상기 하부 패턴 층(18) 내로 연장될 수 있다.
상기 제1 분리 구조물(77m1)에서, 상기 하부 분리 트렌치(77t1) 및 상기 상부 분리 트렌치(77t2)를 채우는 분리 갭필 물질 층은 단일 물질 층 또는 복수의 물질 층들을 포함할 수 있다. 예를 들어, 상기 제1 분리 수직 구조물(77m1)은 실리콘 산화물 등과 같은 절연성 물질을 포함하는 분리 갭필 물질 층으로 형성될 수 있다. 다른 예에서, 상기 제1 분리 수직 구조물(77m1)은 도전성 물질의 갭필 패턴 및 상기 갭필 패턴의 측면을 둘러싸는 절연성 물질의 절연 층을 포함하는 분리 갭필 물질 층으로 형성될 수 있다.
상기 제1 분리 수직 구조물(77m1)의 상기 분리 갭필 물질 층을 실리콘 산화물로 형성하는 경우에, 상기 실리콘 산화물은 상기 캐핑 절연 구조물(90)의 실리콘 산화물과 다른 반도체 공정으로 형성될 수 있다. 예를 들어, 상기 제1 분리 수직 구조물(77m1)의 상기 분리 갭필 물질 층은 ALD(atomic layer deposition) 공정으로 제1 실리콘 산화물로 형성할 수 있고, 상기 캐핑 절연 구조물(90)은 ALD 공정과 다른 공정, 예를 들어 CVD 공정으로 제2 실리콘 산화물로 형성할 수 있다. 여기서, 상기 캐핑 절연 구조물(90)은 CVD 공정에 한정되지 않고, ALD 공정과 다른 공정, 예를 들어 플라즈마 증착 공정 또는 코팅 공정으로 제2 실리콘 산화물을 형성할 수도 있다.
일 예에서, 상기 제1 분리 수직 구조물(77m1)은 상기 분리 갭필 물질 층 내의 보이드(77_v1, 77_v2)를 더 포함할 수 있다. 일 예에서, 상기 제1 분리 수직 구조물(77m1)에서, 상기 보이드(77_v1, 77_v2)는 상기 제1 분리 수직 부분(77_L) 내의 제1 보이드(77_v1) 및 상기 제2 분리 수직 부분(77_Ua) 내의 제2 보이드(77_v2)를 포함할 수 있다. 상기 제1 분리 수직 구조물(77m1)에서, 상기 제1 보이드(77_v1)와 상기 제2 보이드(77_v2)는 서로 이격될 수 있다.
도 3a 및 도 3d에서, 상기 제1 분리 수직 구조물(77m1) 내의 상기 제1 및 제2 보이드들(77_v1, 77_v2)의 최대 폭은 상기 메모리 수직 구조물(54m) 내의 상기 제1 및 제2 보이드들(54m_V1, 54m_V2)의 최대 폭 보다 클 수 있다. 상기 제1 분리 수직 구조물(77m1) 내의 상기 제1 및 제2 보이드들(77_v1, 77_v2) 중 어느 하나의 수직 방향의 길이는 상기 메모리 수직 구조물(54s) 내의 상기 제1 및 제2 보이드들(54m_V1, 54m_V2) 중 어느 하나의 수직 방향의 길이 보다 클 수 있다.
도 3b 및 도 3d에서, 상기 제1 분리 수직 구조물(77m1) 내의 상기 제1 및 제2 보이드들(77_v1, 77_v2)의 최대 폭은 상기 서포터 수직 구조물(54s) 내의 상기 제1 및 제2 보이드들(54s_V1, 54s_V2)의 최대 폭 보다 클 수 있다. 상기 제1 분리 수직 구조물(77m1) 내의 상기 제1 및 제2 보이드들(77_v1, 77_v2) 중 어느 하나의 수직 방향의 길이는 상기 서포터 수직 구조물(54s) 내의 상기 제1 및 제2 보이드들(54s_V1, 54s_V2) 중 어느 하나의 수직 방향의 길이 보다 클 수 있다.
도 3c 및 도 3d에서, 상기 제1 분리 수직 구조물(77m1) 내의 상기 제1 및 제2 보이드들(77_v1, 77_v2)의 최대 폭은 상기 제1 댐 수직 구조물(54d1) 내의 상기 제1 및 제2 보이드들(54d_V1, 54d_V2)의 최대 폭 보다 클 수 있다. 상기 제1 분리 수직 구조물(77m1) 내의 상기 제1 및 제2 보이드들(77_v1, 77_v2) 중 어느 하나의 수직 방향의 길이는 상기 제1 댐 수직 구조물(54d1) 내의 상기 제1 및 제2 보이드들(54d_V1, 54d_V2) 중 어느 하나의 수직 방향의 길이 보다 클 수 있다.
도 3a, 도 3b 및 도 3c에서, 상기 제1 댐 수직 구조물(54d1) 내의 상기 제1 및 제2 보이드들(54d_V1, 54d_V2)의 최대 폭은 상기 서포터 수직 구조물(54s) 내의 상기 제1 및 제2 보이드들(54s_V1, 54s_V2)의 최대 폭 또는 상기 메모리 수직 구조물(54m) 내의 상기 제1 및 제2 보이드들(54m_V1, 54m_V2)의 최대 폭 보다 클 수 있다
상기 제1 댐 수직 구조물(54d1) 내의 상기 제1 및 제2 보이드들(54d_V1, 54d_V2) 중 어느 하나의 수직 방향의 길이는 상기 서포터 수직 구조물(54s) 내의 상기 제1 및 제2 보이드들(54s_V1, 54s_V2) 중 어느 하나의 수직 방향의 길이 또는 상기 메모리 수직 구조물(54m) 내의 상기 제1 및 제2 보이드들(54m_V1, 54m_V2) 중 어느 하나의 수직 방향의 길이 보다 클 수 있다
다음으로, 도 4를 참조하여, 도 3b에서 설명한 상기 서포터 수직 구조물(54s)의 서로 이격되는 상기 제1 및 제2 보이드들(54s_V1, 54s_V2)의 변형 예에 대하여 설명하기로 한다.
변형 예에서, 도 4를 참조하면, 상기 서포터 수직 구조물(54s)은 상기 갭필 절연 층(60s) 내에 배치되고, 상기 제1 서포터 수직 부분(54s_L)으로부터 상기 제2 서포터 수직 부분(54s_U) 까지 연장되는 보이드(54sV)를 포함할 수 있다. 따라서, 상기 보이드(54sV)의 일부는 상기 서포터 구조물(54s)의 상기 폭 변동 부분(54s_b) 내부를 지날 수 있다.
다음으로, 도 5를 참조하여, 도 3c에서 설명한 상기 제1 댐 수직 구조물(54d1)의 서로 이격되는 상기 제1 및 제2 보이드들(54d_V1, 54d_V2)의 변형 예에 대하여 설명하기로 한다.
변형 예에서, 도 5를 참조하면, 상기 제1 댐 수직 구조물(54d1)은 상기 갭필 절연 층(60d) 내에 배치되고, 상기 제1 댐 수직 부분(54d_L)으로부터 상기 제2 댐 수직 부분(54d_U)까지 연장되는 보이드(54dV)를 포함할 수 있다. 따라서, 상기 보이드(54dV)의 일부는 상기 제1 댐 수직 구조물(54d1)의 상기 폭 변동 부분(54d_b) 내부를 지날 수 있다.
다음으로, 도 6을 참조하여, 도 3d에서 설명한 상기 제1 분리 수직 구조물(77m1)의 서로 이격되는 상기 제1 및 제2 보이드들(77_v1, 77_v2)의 변형 예에 대하여 설명하기로 한다.
변형 예에서, 도 6을 참조하면, 상기 제1 분리 수직 구조물(77m1의 상기 분리 갭필 층내에 배치되고, 상기 제1 댐 수직 부분(77_L)으로부터 상기 제2 댐 수직 부분(77_Ua)까지 연장되는 보이드(77v)를 포함할 수 있다. 따라서, 상기 보이드(77v)의 일부는 상기 제1 댐 수직 구조물(77m1)의 상기 제1 폭 변동 부분(77_ba) 내부를 지날 수 있다.
도 4 및 도 6에서, 상기 제1 댐 수직 구조물(77m1) 내의 상기 보이드(77v)의 최대 폭은 상기 서포터 수직 구조물(54s) 내의 상기 보이드(54sV)의 최대 폭 보다 클 수 있다. 상기 제1 댐 수직 구조물(77m1) 내의 상기 보이드(77v)의 수직 방향의 길이는 상기 서포터 수직 구조물(54s) 내의 상기 보이드(54sV)의 수직 방향의 길이 보다 클 수 있다.
도 5 및 도 6에서, 상기 제1 댐 수직 구조물(77m1) 내의 상기 보이드(77v)의 최대 폭은 상기 제1 댐 수직 구조물(54d1) 내의 상기 보이드(54dV)의 최대 폭 보다 클 수 있다. 상기 제1 댐 수직 구조물(77m1) 내의 상기 보이드(77v)의 수직 방향의 길이는 상기 제1 댐 수직 구조물(54d1) 내의 상기 보이드(54dV)의 수직 방향의 길이 보다 클 수 있다.
도 4 및 도 5에서, 상기 제1 댐 수직 구조물(54d1) 내의 상기 보이드(54dV)의 최대 폭은 상기 서포터 수직 구조물(54s) 내의 상기 보이드(54sV)의 최대 폭 보다 클 수 있다. 상기 제1 댐 수직 구조물(54d1) 내의 상기 보이드(54dV)의 수직 방향의 길이는 상기 서포터 수직 구조물(54s) 내의 상기 보이드(54sV)의 수직 방향의 길이 보다 클 수 있다.
다음으로, 도 7을 참조하여, 도 1b에서의 상기 댐 수직 구조물(54d)의 변형 예를 설명하기로 한다.
변형 예에서, 도 7을 참조하면, 댐 수직 구조물(54da)은 상기 제1 방향(X)으로 연장되는 한 쌍의 제1 및 제2 라인 부분들(54d_1a, 54d_2a) 및 상기 제2 방향(Y)으로 연장되는 한 쌍의 제3 및 제4 라인들(54d_3a, 54d_4a)을 포함할 수 있다.
일 예에서, 상기 댐 수직 구조물(54da)의 상기 제1 내지 제4 라인 부분들(54d_1, 54d_2, 54d_3, 54d_4) 각각의 폭은 상기 분리 구조물들(77) 각각의 폭과 보다 작을 수 있다.
다음으로, 도 8을 참조하여, 도 1b에서의 상기 댐 수직 구조물(54d)의 변형 예를 설명하기로 한다.
변형 예에서, 도 8을 참조하면, 댐 수직 구조물(54db)은 상기 제1 방향(X)으로 연장되는 한 쌍의 제1 및 제2 라인 부분들(54d_1b, 54d_2b) 및 상기 제2 방향(Y)으로 연장되는 한 쌍의 제3 및 제4 라인들(54d_3b, 54d_4b)을 포함할 수 있다.
평면으로 보았을 때, 상기 분리 수직 구조물들(77)은 상기 제2 방향(Y)으로 제1 간격으로 이격될 수 있고, 상기 제1 라인 부분(54d_1b)은 상기 제1 라인 부분(54d_1b)과 상기 제2 방향(Y)으로 마주보는 상기 분리 수직 구조물들(77) 중 어느 하나의 분리 수직 구조물(77s)과 상기 제1 간격 보다 작은 제2 간격으로 이격될 수 있다. 상기 제2 라인 부분(54d_2b)은 상기 제2 라인 부분(54d_2b)과 상기 제2 방향(Y)으로 마주보는 상기 제2 주 분리 수직 구조물(77m2)과 상기 제1 간격 보다 작은 상기 제2 간격으로 이격될 수 있다.
다음으로, 도 9를 참조하여, 도 1b에서의 상기 댐 수직 구조물(54d)의 변형 예를 설명하기로 한다.
변형 예에서, 도 9를 참조하면, 댐 수직 구조물(54dc)은 상기 제1 방향(X)으로 연장되는 한 쌍의 제1 및 제2 라인 부분들(54d_1c, 54d_2c) 및 상기 제2 방향(Y)으로 연장되는 한 쌍의 제3 및 제4 라인들(54d_3c, 54d_4c)을 포함할 수 있다.
평면으로 보았을 때, 상기 분리 수직 구조물들(77)은 상기 제2 방향(Y)으로 제1 간격으로 이격될 수 있고, 상기 제1 라인 부분(54d_1c)은 상기 제1 라인 부분(54d_1c)과 상기 제2 방향(Y)으로 마주보는 상기 분리 수직 구조물들(77) 중 어느 하나의 분리 수직 구조물(77s)과 상기 제1 간격 보다 큰 제2 간격으로 이격될 수 있다. 상기 제2 라인 부분(54d_2c)은 상기 제2 라인 부분(54d_2c)과 상기 제2 방향(Y)으로 마주보는 상기 제2 주 분리 수직 구조물(77m2)과 상기 제1 간격 보다 큰 상기 제2 간격으로 이격될 수 있다.
다음으로, 도 10 내지 도 13b을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 형성 방법을 설명하기로 한다. 도 10 내지 도 13b에서, 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 공정 흐름도이고, 도 11a, 도 12a 및 도 13a는 도 1a의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 11b, 도 12b 및 도 13b는 도 1b의 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 1a, 도 1b, 도 10, 도 11a 및 도 11b를 참조하면, 하부 구조물(3)을 형성할 수 있다. 상기 하부 구조물(3)은 반도체 기판(5), 상기 반도체 기판(5) 상의 주변 회로(7) 및 상기 반도체 기판(5) 상에서 주변 회로(7)를 덮는 하부 절연 층(13), 상기 하부 절연 층(13) 상의 패턴 구조물(16), 상기 패턴 구조물(16)을 관통하는 중간 절연 층들(26a, 26b), 및 상기 패턴 구조물(16)의 외측면을 덮는 외측 절연 층(26c)을 포함할 수 있다. 따라서, 주변 회로(7)를 형성할 수 있다 (S10).
상기 패턴 구조물(16)은 하부 패턴 층(18), 상기 하부 패턴 층(18) 상의 중간 패턴 층(19), 및 상기 중간 패턴 층(19) 상의 상부 패턴 층(23)을 포함할 수 있다. 상기 중간 패턴 층(19)은 차레로 적층되는 실리콘 산화물 층, 실리콘 질화물 층 및 실리콘 산화물 층을 포함할 수 있다. 상기 하부 및 상부 패턴 층들(18, 23)은 폴리 실리콘 층일 수 있다. 상기 상부 패턴 층(23)은 상기 중간 패턴 층(19)을 관통하며 상기 하부 패턴 층(18)과 직접적으로 접촉하는 부분을 포함할 수 있다.
상기 하부 구조물(3) 상에 예비 하부 적층 구조물(ST_L')을 형성할 수 있다. 상기 예비 하부 적층 구조물(ST_L')은 교대로 반복적으로 적층되는 하부 층간 절연 층들(33) 및 예비 하부 수평 층들(35')을 포함할 수 있다. 상기 예비 하부 적층 구조물(ST_L')의 적어도 한 측(side)은 계단 모양으로 형성될 수 있다. 상기 예비 하부 적층 구조물(ST_L')의 상부면과 공면을 이루는 상부면을 갖고, 계단 모양의 상기 예비 하부 적층 구조물(ST_L1')의 적어도 한 측(side)을 덮는 제1 캐핑 절연 층(90a)을 형성할 수 있다.
상기 예비 하부 적층 구조물(ST_L') 상에 제1 예비 적층 구조물(ST_U1')을 형성할 수 있다. 상기 제1 예비 적층 구조물(ST_U1')은 교대로 반복적으로 적층되는 제1 층간 절연 층들(37) 및 제1 예비 수평 층들(39')을 포함할 수 있다. 상기 예비 하부 수평 층들(35') 및 상기 제1 예비 수평 층들(39')은 실리콘 질화물로 형성될 수 있다. 상기 제1 예비 적층 구조물(ST_U1')의 적어도 한 측(side)은 계단 모양으로 형성될 수 있다. 상기 제1 예비 적층 구조물(ST_U1')의 상부면과 공면을 이루는 상부면을 갖고, 계단 모양의 상기 제1 예비 적층 구조물(ST_U1')의 적어도 한 측(side)을 덮는 제2 캐핑 절연 층(90b)을 형성할 수 있다.
상기 예비 하부 적층 구조물(ST_L') 및 상기 제1 예비 적층 구조물(ST_U1')을 관통하는 하부 메모리 희생 수직 구조물(53m), 하부 댐 희생 수직 구조물(53d), 하부 서포터 희생 수직 구조물(53s) 및 하부 분리 희생 수직 구조물들(76)을 형성할 수 있다.
상기 하부 메모리 희생 수직 구조물(53m), 상기 하부 댐 희생 수직 구조물(53d), 상기 하부 서포터 희생 수직 구조물(53s) 및 상기 하부 분리 희생 수직 구조물들(76)은 동시에 형성될 수 있다. 상기 하부 메모리 희생 수직 구조물(53m), 상기 하부 댐 희생 수직 구조물(53d), 상기 하부 서포터 희생 수직 구조물(53s) 및 상기 하부 분리 희생 수직 구조물들(76)은 서로 동일한 희생 물질 층으로 형성할 수 있다.
도 1a, 도 1b, 도 10, 도 12a 및 도 12b를 참조하면, 상기 제1 예비 적층 구조물(ST_U1') 상에 제2 예비 적층 구조물(ST_U2')을 형성할 수 있다. 상기 제2 예비 적층 구조물(ST_U2')은 교대로 반복적으로 적층되는 제2 층간 절연 층들(41) 및 제2 예비 수평 층들(43')을 포함할 수 있다. 상기 제2 예비 수평 층들(43')은 실리콘 질화물로 형성될 수 있다. 상기 제2 예비 적층 구조물(ST_U2')의 적어도 한 측(side)은 계단 모양으로 형성될 수 있다. 상기 제2 예비 적층 구조물(ST_U2')의 상부면과 공면을 이루는 상부면을 갖고, 계단 모양의 상기 제2 예비 적층 구조물(ST_U2')의 적어도 한 측(side)을 덮는 제3 캐핑 절연 층(90c)을 형성할 수 있다.
상기 예비 하부 적층 구조물(ST_L'), 상기 제1 예비 적층 구조물(ST_U1') 및 상기 제2 예비 적층 구조물(ST_U2')은 적층 구조물(ST')을 구성할 수 있다. 상기 제1 내지 제3 캐핑 절연 층(90a, 90b, 90c)은 절연 구조물을 구성할 수 있다. 따라서, 상기 적층 구조물(ST') 및 상기 절연 구조물(90a, 90b, 90c)을 형성할 수 있다 (S20).
상기 제2 예비 적층 구조물(ST_U2') 및/또는 상기 절연 구조물(90a, 90b, 90c)을 관통하며, 상기 하부 메모리 희생 수직 구조물(53m), 상기 하부 댐 희생 수직 구조물(53d), 상기 하부 서포터 희생 수직 구조물(53s) 및 상기 하부 분리 희생 수직 구조물들(76)을 노출시키는 상부 홀들을 형성하고, 상기 노출되는 상기 하부 메모리 희생 수직 구조물(53m), 상기 하부 댐 희생 수직 구조물(53d), 상기 하부 서포터 희생 수직 구조물(53s) 및 상기 하부 분리 희생 수직 구조물들(76)을 제거하여, 하부 홀들을 형성하고, 상기 하부 홀들 및 상기 상부 홀들을 채우는 구조물들을 형성할 수 있다. 상기 구조물들은 메모리 수직 구조물(54m), 서포터 수직 구조물(54s), 댐 수직 구조물(54d) 및 예비 분리 구조물들(76)일 수 있다. 예를 들어, 상기 하부 홀들 및 상기 상부 홀들을 형성한 후에, 상기 하부 및 상부 홀들의 측면들을 콘포멀하게 덮는 정보 저장 구조물 및 채널 물질 층을 차례로 형성하고, 상기 하부 및 상부 홀들을 부분적으로 채우는 갭필 절연 층을 형성하고, 상기 갭필 절연 층 상에 상기 상부 홀들의 나머지 부분을 채우는 패드 물질 층을 형성할 수 있다.
따라서, 상기 메모리 수직 구조물(54m), 상기 서포터 수직 구조물(54s), 상기 댐 수직 구조물(54d) 및 상기 예비 분리 구조물들(76)을 동시에 형성할 수 있다 (S30).
도 1a, 도 1b, 도 10, 도 13a 및 도 13b를 참조하면, 절연 층(90d)을 형성할 수 있다 (S40). 상기 절연 층(90d)은 상기 적층 구조물(ST') 및 상기 절연 구조물(90a, 90b, 90c) 상에 형성될 수 있다. 상기 절연 층(90d)은 제4 캐핑 절연 층일 수 있다.
상기 절연 층(90d)을 관통하며, 상기 예비 분리 구조물들(66)을 노출시키는 개구부들을 형성할 수 있다 (S50). 상기 개구부들은 도 3d에서 설명한 상기 상부 분리 트렌치들(77t2)일 수 있다.
상기 개구부들에 의해 노출되는 상기 예비 분리 구조물들을 식각하여 개구부들을 포함하는 분리 트렌치들(77t)을 형성할 수 있다 (S60). 상기 분리 트렌치들(77t)의 각각은 도 3d에서 설명한 상기 분리 트렌치(77t)와 실질적으로 동일한 모양일 수 있다.
상기 분리 트렌치들(77t)은 상기 예비 적층 구조물(ST')을 관통하며 상기 패턴 구조물(16) 내부로 연장될 수 있다. 상기 분리 트렌치들(77t)에 의해 노출되는 메모리 셀 영역(MCA)의 중간 패턴 층을 제1 중간 패턴 층(20)으로 치환할 수 있다. 상기 제1 중간 패턴 층(20)은 폴리 실리콘 층으로 형성될 수 있고, 계단 영역(SA) 내에 잔존하는 중간 패턴 층은 제2 중간 패턴 층(21)으로 지칭될 수 있다.
상기 적층 구조물(ST')의 절연성 수평 층들 중 일부를 게이트 수평 층들로 대체할 수 있다 (S70). 여기서, 상기 절연성 수평 층들은 상기 예비 하부 수평 층들(35'), 상기 제1 예비 수평 층들(39') 및 상기 제2 예비 수평 층들(43')일 수 있다.
상기 댐 수직 구조물(54d)을 식각 장벽 층으로 이용하는 식각 공정을 진행하여, 상기 분리 트렌치들(77t)에 의해 노출되고, 상기 분리 트렌치들(77t)과 상기 댐 수직 구조물(54d) 사이에 위치하는 상기 예비 하부 수평 층들(35'), 상기 제1 예비 수평 층들(39') 및 상기 제2 예비 수평 층들(43')을 제거하여 빈 공간들을 형성하고, 상기 빈 공간들을 채우는 게이트 수평 층들(35G, 39G, 43G)을 형성할 수 있다. 상기 게이트 수평 층들(35G, 39G, 43G)은 도 1a 내지 도 3d에서 설명한 것과 동일할 수 있다. 상기 예비 하부 수평 층들(35'), 상기 제1 예비 수평 층들(39') 및 상기 제2 예비 수평 층들(43') 중에서, 상기 댐 수직 구조물(54d)에 의해 둘러싸이면서 잔존하는 수평 층들은 절연성 수평 층들(35I, 39I, 43I)로 지칭될 수 있다. 따라서, 상기 게이트 수평 층들(35G, 39G, 43G) 및 상기 절연성 수평 층들(35I, 39I, 43I)을 포함하는 수평 층들(35, 39, 43)이 형성될 수 있다. 따라서, 상기 수평 층들(35, 39, 43)을 포함하는 적층 구조물(ST)이 형성될 수 있다. 상기 분리 트렌치들(77t) 내에 분리 구조물들(77)을 형성할 수 있다 (S80).
다시, 도 1a, 도 1b, 도 2a 및 도 2b를 참조하면, 관통 콘택 플러그들(80) 및 게이트 콘택 플러그들(82)을 형성할 수 있다. 이어서, 제2 캐핑 절연 층(90e)을 형성할 수 있다. 이어서, 연결 패턴들(85a, 85b, 85c)을 형성하고, 비트라인들(93a) 및 게이트 연결 배선들(93b)을 형성할 수 있다.
실시예에서, 상기 메모리 수직 구조물(54m), 상기 서포터 수직 구조물(54s), 상기 댐 수직 구조물(54d) 및 상기 예비 분리 구조물들(76)을 동시에 형성할 수 있기 때문에, 생산성을 향상시킬 수 있고, 반도체 장치(1)의 집적도를 증가시키고, 반도체 장치(1)의 신뢰성을 보다 향상시킬 수 있다.
실시예에서, 상기 분리 트렌치들(77t)에 의해 노출되는 상기 예비 하부 수평 층들(35'), 상기 제1 예비 수평 층들(39') 및 상기 제2 예비 수평 층들(43')을 식각하여 빈 공간들을 형성하는 식각 공정에서, 상기 댐 수직 구조물(54d)은 식각 정지 층 역할을 할 수 있다. 따라서, 상기 댐 수직 구조물(54d)에 의해 둘러싸이는 영역에 위치하는 상기 예비 하부 수평 층들(35'), 상기 제1 예비 수평 층들(39') 및 상기 제2 예비 수평 층들(43')이 식각되는 것을 방지할 수 있다. 따라서, 상기 제1 및 제2 주 분리 구조물들(77m1, 77m2) 사이에서, 상기 댐 수직 구조물(54d)에 정의되는 상기 절연체 적층 영역(ST_I)을 보다 안정적으로 확보할 수 있다. 따라서, 상기 댐 수직 구조물(54d)로 인하여, 반도체 장치(1)의 전체 면적을 증가시키지 않으면서도 상기 관통 콘택 플러그들(80)을 배치할 수 있는 공간을 보다 많이 확보할 수 있다. 따라서, 반도체 장치(1)의 집적도를 향상시킬 수 있다.
실시예에서, 상기 서포터 수직 구조물(54s) 및 상기 댐 수직 구조물(54d)은 상기 분리 트렌치들(77t)에 의해 노출되는 상기 예비 하부 수평 층들(35'), 상기 제1 예비 수평 층들(39') 및 상기 제2 예비 수평 층들(43')을 부분 식각하여 빈 공간들을 형성하는 식각 공정에서, 상기 층간 절연 층들(33, 37, 41)이 휘어지거나, 변형되는 것을 방지할 수 있다. 따라서, 상기 서포터 수직 구조물(68) 및 상기 댐 수직 구조물(54d)은 상기 게이트 수평 층들(35G, 39G, 43G) 중 일부의 게이트 수평 층의 두께가 얇아지거나, 또는 단락되는 것을 방지할 수 있기 때문에, 반도체 장치(1)의 신뢰성을 향상시킬 수 있다.
도 14는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 14를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 상기 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 상기 데이터 저장 시스템(1000)은 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 상기 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
실시 예에서, 상기 데이터 저장 시스템(1000)은 테이터를 저장하는 전자 시스템일 수 있다.
상기 반도체 장치(1100)는 도 1 내지 도 13b를 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치일 수 있다. 상기 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.
예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다.
예시적인 실시예들에서, 상기 반도체 장치(1000)는 서로 접합된 두 개의 반도체 칩들을 포함할 수 있다. 예를 들어, 상기 반도체 장치(1000)에서, 상기 제1 구조물(1100F)은 적어도 도 2a 및 도 2b에서 설명한 상기 하부 구조물(3)의 상기 주변 회로(7)를 포함하는 하나의 반도체 칩일 수 있고, 상기 제2 구조물(1100S)은 상기 제1 구조물(1100F)과 웨이퍼 본딩 공정에 의해 접합되고, 적어도 도 2a 및 도 2b에서 설명한 상기 적층 구조물(ST) 및 상기 메모리 수직 구조물(54m)을 포함하는 하나의 반도체 칩일 수 있다. 예를 들어, 상기 제1 구조물(1100F)의 구리 물질로 형성되는 패드들과 상기 제2 구조물(1000S)의 구리 물질로 형성될 수 있는 패드들은 서로 접촉하면서 접합될 수 있다. 따라서, 상기 반도체 장치(1000)는 서로 접합된 상기 제1 및 제2 구조물들(1100F, 1100S), 즉 서로 접합된 두 개의 반도체 칩들을 포함할 수 있다.
상기 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 예를 들어, 상기 제1 구조물(1100F)은 앞에서 상술한 상기 주변 회로(도 2a 및 도 2b의 7)를 포함할 수 있다.
상기 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 상기 비트라인(BL)과 상기 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
앞에서 설명한 상기 패턴 구조물(도 2a의 16)은 N형의 도전형을 갖는 실리콘 층(18, 20, 23)을 포함할 수 있으며, N형의 도전형을 갖는 실리콘 층은 상기 공통 소스 라인(CSL)일 수 있다.
상기 제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 상기 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 상기 하부 트랜지스터들(LT1, LT2)의 개수와 상기 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상기 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 상기 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 상기 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 상기 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상기 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
앞에서 설명한 상기 게이트 수평 층들(35G, 39G, 43G)은 상기 게이트 하부 라인들(LL1, LL2), 상기 워드라인들(WL) 및 상기 게이트 상부 라인들(UL1, UL2)을 구성할 수 있다. 예를 들어, 도 3a에서와 같은 상기 제1 및 제2 하부 게이트 수평 층들(35g_La, 35Lb)은 상기 게이트 하부 라인들(LL1, LL2)을 구성할 수 있고, 상기 게이트 수평 층들(39G, 43M)은 상기 워드라인들(WL)을 구성할 수 있고, 상기 제1 및 제2 상부 게이트 수평 층들(43g_Ua, 43g_Ub)은 상기 게이트 상부 라인들(UL1, UL2)을 구성할 수 있다.
예시적인 실시예들에서, 상기 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상기 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 상기 하부 소거 제어 트랜지스터(LT1) 및 상기 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 상기 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
상기 공통 소스 라인(CSL), 상기 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 상기 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 상기 디코더 회로(1110)와 전기적으로 연결될 수 있다.
상기 제1 연결 배선들(1115)은 앞에서 설명한 상기 게이트 콘택 플러그들(82), 상기 게이트 연결 배선들(93b) 및 상기 관통 콘택 플러그들(80)로 구성될 수 있다.
상기 비트라인들(BL)은 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 상기 페이지 버퍼(1120)와 전기적으로 연결될 수 있다. 상기 비트라인들(BL)은 앞에서 설명한 상기 비트라인들(도 2a 및 도 3a의 93a)일 수 있다.
상기 제1 구조물(1100F)에서, 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 상기 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 상기 반도체 장치(1000)는 상기 로직 회로(1130)와 전기적으로 연결되는 상기 입출력 패드(1101)를 통해, 상기 컨트롤러(1200)와 통신할 수 있다. 상기 입출력 패드(1101)는 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 상기 로직 회로(1130)와 전기적으로 연결될 수 있다.
상기 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 상기 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 상기 컨트롤러(1200)는 상기 복수의 반도체 장치들(1000)을 제어할 수 있다.
상기 프로세서(1210)는 상기 컨트롤러(1200)를 포함한 상기 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 상기 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, 상기 NAND 컨트롤러(1220)를 제어하여 상기 반도체 장치(1100)에 억세스할 수 있다. 상기 NAND 컨트롤러(1220)는 상기 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. 상기 NAND 인터페이스(1221)를 통해, 상기 반도체 장치(1100)를 제어하기 위한 제어 명령, 상기 반도체 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 상기 반도체 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 상기 호스트 인터페이스(1230)는 상기 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 상기 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 상기 프로세서(1210)는 제어 명령에 응답하여 상기 반도체 장치(1100)를 제어할 수 있다.
도 15는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 15를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 상기 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 상기 반도체 패키지(2003) 및 상기 DRAM(2004)은 상기 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 상기 컨트롤러(2002)와 서로 연결될 수 있다.
상기 메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 상기 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 상기 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 상기 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 상기 데이터 저장 시스템(2000)은 상기 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 상기 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 상기 컨트롤러(2002) 및 상기 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
상기 컨트롤러(2002)는 상기 반도체 패키지(2003)에 데이터를 기록하거나, 상기 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 상기 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
상기 DRAM(2004)은 데이터 저장 공간인 상기 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 상기 데이터 저장 시스템(2000)에 포함되는 상기 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 상기 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 상기 데이터 저장 시스템(2000)에 상기 DRAM(2004)이 포함되는 경우, 상기 컨트롤러(2002)는 상기 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 상기 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
상기 반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 상기 반도체 칩들(2200) 각각은 도 1 내지 도 13b를 참조하여 상술한 실시 예들 중 어느 하나의 실시예에 따른 반도체 장치를 포함할 수 있다.
상기 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 상기 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 상기 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 상기 패키지 기판(2100) 상에서 상기 반도체 칩들(2200) 및 상기 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
상기 패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 상기 반도체 칩(들2200)은 입출력 패드(2210)를 포함할 수 있다.
예시적인 실시예들에서, 상기 연결 구조물(2400)은 상기 입출력 패드(2210)와 상기 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 상기 패키지 기판(2100)의 상기 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식의 상기 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 상기 메인 기판(2001)과 다른 별도의 인터포저 기판에 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 16은 본 발명의 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도들이다. 도 16은 도 15의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 15의 반도체 패키지(2003)를 절단선 III-III'선을 따라 절단한 영역을 개념적으로 나타낸다.
도 16을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 15의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(도 15의 2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(도 15의 2130)은 연결 구조물들(도 15의 2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 20과 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(도 14의 WL)과 전기적으로 연결되는 게이트 연결 배선들(도 2a의 93b)을 포함할 수 있다. 상기 제1 구조물(3100)은 도 14의 상기 제1 구조물(1100F)을 포함할 수 있고, 상기 제2 구조물(3200)은 도 14의 상기 제2 구조물(1100S)을 포함할 수 있다.
상기 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)을 관통할 수 있으며, 게이트 적층 구조물(3210)의 외측에 더 배치될 수 있다.
상기 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.
도 16에서, 도면부호 1로 나타내는 반도체 장치(1)의 부분 확대 부분은 도 16의 반도체 칩들(2200)이 도 2a에서와 같은 단면 구조를 포함하도록 변형될 수 있다는 것을 설명하기 위한 것이다. 따라서, 상기 반도체 칩들(2200) 각각은 도 1 내지 도 13b를 참조하여 상술한 실시 예들 중 어느 하나의 실시예에 따른 반도체 장치(1)를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 장치 MCA: 메모리 셀 영역
SA: 계단 영역 USa, USb: 상부 계단 영역
ISa, ISb: 중간 계단 영역 IS1a, IS1b: 제1 중간 계단 영역
IS2a, IS2b: 제2 중간 계단 영역 CSa, CSb : 계단 연결 영역
LS1a, LS2b: 제1 하부 계단 영역 LS2: 제2 하부 계단 영역
3: 하부 구조물 5: 반도체 기판
7: 주변 회로 8: 주변 트랜지스터
10: 주변 배선 11: 주변 패드
13: 하부 절연 층 16: 패턴 구조물
26a: 제1 중간 절연 층 26b: 제2 중간 절연 층
26c: 외측 절연 층 ST: 적층 구조물
ST_L : 하부 적층 구조물 ST_U1: 제1 적층 구조물
ST_U2: 제2 적층 구조물 33: 하부 층간 절연 층들
35: 하부 수평 층들 35G: 하부 게이트 수평 층들
35I: 하부 절연성 수평 층들 37: 제1 층간 절연 층들
39: 제1 수평 층들 39G: 제1 상부 게이트 수평 층들
39I: 제1 절연성 수평 층들 41: 제2 층간 절연 층들
43: 제2 수평 층들 43G: 제2 상부 게이트 수평 층들
43I: 제2 절연성 수평 층들 45: 제1 게이트 층
47: 제2 게이트 층
54m: 메모리 수직 구조물 54s: 서포터 수직 구조물
54d: 댐 수직 구조물 56: 정보 저장 구조물
58: 채널 물질 층 60: 갭필 절연 층
62: 패드 물질 층 77: 분리 구조물들
77m1: 제1 주 분리 구조물 77m2: 제2 주 분리 구조물
77s: 보조 분리 구조물들 80: 관통 콘택 플러그
82: 게이트 콘택 플러그 85a: 비트라인 연결 패턴
85b: 게이트 연결 패턴 90: 캐핑 절연 구조물
93a: 비트라인 93b: 게이트 연결 배선

Claims (10)

  1. 주변 회로를 포함하는 하부 구조물;
    상기 하부 구조물 상에서, 교대로 적층된 층간 절연 층들 및 수평 층들을 포함하는 적층 구조물, 상기 적층 구조물은 메모리 셀 영역 및 상기 메모리 셀 영역과 인접하는 계단 영역 내에 배치되고, 상기 적층 구조물은 상기 계단 영역 내에서 계단 모양을 갖고;
    상기 하부 구조물 상에서, 상기 적층 구조물을 덮는 캐핑 절연 구조물;
    상기 계단 영역 내의 상기 적층 구조물을 관통하고 상기 캐핑 절연 구조물 내로 연장되는 제1 댐 수직 구조물, 상기 제1 댐 수직 구조물은 상기 적층 구조물을 게이트 적층 영역 및 절연체 적층 영역으로 분할하고, 상기 수평 층들 중에서, 상기 게이트 적층 영역 내에 위치하는 수평 층들은 게이트 수평 층들이고, 상기 절연체 적층 영역 내에 위치하는 수평 층들은 절연성 수평 층들이고;
    상기 메모리 셀 영역 내에서, 상기 게이트 적층 영역을 관통하는 메모리 수직 구조물;
    상기 계단 영역 내에서, 상기 게이트 적층 영역을 관통하고 상기 캐핑 절연 구조물 내로 연장되는 서포터 수직 구조물; 및
    상기 게이트 적층 영역을 관통하며 상기 캐핑 절연 구조물 내로 연장되는 복수의 분리 구조물들을 포함하되,
    상기 분리 구조물들 중 적어도 하나는 제1 측면, 상기 제1 측면과 수직하게 정렬되지 않는 제2 측면, 상기 제1 측면으로부터 상기 제2 측면까지 연장되는 연결 측면을 포함하고,
    상기 분리 구조물들 중 적어도 하나의 상기 연결 측면은 상기 적층 구조물의 상기 게이트 수평 층들 중 최상위 게이트 수평 층 보다 높은 레벨에 배치되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 연결 측면의 적어도 일부는 상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물 중 적어도 하나의 상부면과 동일한 레벨에 위치하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물은 공면을 이루는 상부면들을 갖고,
    상기 연결 측면의 적어도 일부는 상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물의 상기 상부면들과 동일한 레벨에 위치하는 반도체 장치.
  4. 제 1 항에 있어서,
    각각의 상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 제1 댐 수직 구조물은,
    갭필 절연 층;
    상기 갭필 절연 층의 외측면 및 바닥면을 덮는 채널 물질 층;
    상기 채널 물질 층의 외측면 및 바닥면을 덮는 제1 유전체 층;
    상기 제1 유전체 층의 외측면 및 바닥면을 덮는 정보 저장 물질 층;
    상기 정보 저장 물질 층의 외측면 및 바닥면을 덮는 제2 유전체 층; 및
    상기 갭필 절연 층 상의 패드 물질 층을 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 메모리 수직 구조물은 상기 메모리 수직 구조물의 상기 갭필 절연 층 내부에 배치되는 보이드를 더 포함하고,
    상기 분리 구조물들 중 어느 하나의 제1 분리 구조물은 제1 수평 방향으로 연장되는 라인 모양이고,
    상기 제1 분리 구조물은 분리 갭필 물질 층 및 상기 분리 갭필 물질 층 내의 보이드를 포함하고,
    상기 제1 분리 구조물의 상기 보이드의 최대 폭은 상기 메모리 수직 구조물의 상기 보이드의 최대 폭 보다 큰 반도체 장치.
  6. 제 1 항에 있어서,
    상기 적층 구조물은,
    제1 적층 구조물; 및
    상기 제1 적층 구조물 상의 제2 적층 구조물을 포함하고,
    상기 제1 적층 구조물은 교대로 적층된 제1 층간 절연 층들 및 제1 수평 층들을 포함하고,
    상기 제2 적층 구조물은 교대로 적층된 제2 층간 절연 층들 및 제2 수평 층들을 포함하고,
    상기 제1 층간 절연 층들 및 상기 제1 수평 층들 중에서 최상위 층은 제1 최상위 층간 절연 층이고, 최하위 층은 제1 최하위 층간 절연 층이고,
    상기 제2 층간 절연 층들 및 상기 제2 수평 층들 중에서 최상위 층은 제2 최상위 층간 절연 층이고, 최하위 층은 제2 최하위 층간 절연 층이고,
    상기 메모리 수직 구조물은 상기 제1 적층 구조물을 관통하는 제1 메모리 수직 부분 및 상기 제2 적층 구조물을 관통하는 제2 메모리 수직 부분을 포함하고,
    상기 제2 메모리 수직 부분과 인접하는 상기 제1 메모리 수직 부분의 상부 영역의 폭은 상기 제1 메모리 수직 부분과 인접하는 상기 제2 메모리 수직 부분의 하부 영역 폭 보다 크고,
    상기 서포터 수직 구조물은 상기 제1 적층 구조물을 관통하는 제1 서포터 수직 부분 및 상기 제2 적층 구조물의 적어도 일부를 관통하며 상기 캐핑 절연 구조물 내로 연장되는 제2 서포터 수직 부분을 포함하고,
    상기 제2 서포터 수직 부분과 인접하는 상기 제1 서포터 수직 부분의 상부 영역의 폭은 상기 제1 서포터 수직 부분과 인접하는 상기 제2 서포터 수직 부분의 하부 영역 폭 보다 크고,
    상기 제1 댐 수직 구조물은 상기 제1 적층 구조물을 관통하는 제1 댐 수직 부분 및 상기 제2 적층 구조물의 적어도 일부를 관통하며 상기 캐핑 절연 구조물 내로 연장되는 제2 댐 수직 부분을 포함하고,
    상기 제2 댐 수직 부분과 인접하는 상기 제1 댐 수직 부분의 상부 영역의 폭은 상기 제1 댐 수직 부분과 인접하는 상기 제2 댐 수직 부분의 하부 영역 폭 보다 크고,
    상기 분리 구조물들 중 적어도 하나는 상기 제1 적층 구조물을 관통하는 제1 분리 수직 부분, 상기 제2 적층 구조물의 적어도 일부를 관통하며 상기 캐핑 절연 구조물 내로 연장되는 제2 분리 수직 부분 및 상기 제2 분리 수직 부분 상의 상부 수직 부분을 포함하고,
    상기 제2 분리 수직 부분과 인접하는 상기 제1 분리 수직 부분의 상부 영역의 폭은 상기 제1 분리 수직 부분과 인접하는 상기 제2 분리 수직 부분의 하부 영역 폭 보다 크고,
    상기 상부 수직 부분과 인접하는 상기 제2 분리 수직 부분의 상부 영역의 폭은 상기 제2 분리 수직 부분과 인접하는 상기 상부 수직 부분의 하부 영역의 폭 보다 큰 반도체 장치.
  7. 하부 구조물;
    상기 하부 구조물 상에서, 교대로 적층된 층간 절연 층들 및 수평 층들을 포함하는 적층 구조물, 상기 적층 구조물은 메모리 셀 영역 및 상기 메모리 셀 영역과 인접하는 계단 영역 내에 배치되고, 상기 적층 구조물은 상기 계단 영역 내에서 계단 모양을 갖고, 상기 적층 구조물은 게이트 적층 영역 및 절연체 적층 영역을 포함하고;
    상기 하부 구조물 상에서, 상기 적층 구조물을 덮는 캐핑 절연 구조물;
    상기 메모리 셀 영역 내에서, 상기 게이트 적층 영역을 관통하는 메모리 수직 구조물;
    상기 계단 영역 내에서, 상기 게이트 적층 영역을 관통하고 상기 캐핑 절연 구조물 내로 연장되는 서포터 수직 구조물;
    상기 적층 구조물의 상기 게이트 적층 영역과 상기 절연체 적층 영역 사이를 관통하는 댐 수직 구조물; 및
    상기 게이트 적층 영역을 관통하며 상기 캐핑 절연 구조물 내로 연장되는 복수의 분리 구조물들을 포함하되,
    상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물은 공면을 이루는 상부면들을 갖고,
    상기 분리 구조물들은 제1 분리 구조물을 포함하고,
    상기 제1 분리 구조물은 분리 갭필 물질 층 및 상기 분리 갭필 물질 층 내의 보이드를 포함하고,
    각각의 상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물은,
    갭필 절연 층;
    상기 갭필 절연 층의 외측면 및 바닥면을 덮는 채널 물질 층;
    상기 채널 물질 층의 외측면 및 바닥면을 덮는 제1 유전체 층;
    상기 제1 유전체 층의 외측면 및 바닥면을 덮는 정보 저장 물질 층;
    상기 정보 저장 물질 층의 외측면 및 바닥면을 덮는 제2 유전체 층; 및
    상기 갭필 절연 층 상의 패드 물질 층을 포함하고,
    상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물 중 적어도 하나의 상기 갭필 절연 층은 보이드를 포함하고,
    상기 분리 갭필 물질 층 내의 상기 보이드의 최대 폭은 상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물 중 적어도 하나의 상기 갭필 절연 층의 상기 보이드의 최대 폭 보다 큰 반도체 장치.
  8. 제 7 항에 있어서,
    상기 분리 갭필 물질 층 내의 상기 보이드의 수직 방향의 길이는 상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 제1 댐 수직 구조물 중 적어도 하나의 상기 갭필 절연 층의 상기 보이드의 상기 수직 방향의 길이 보다 큰 반도체 장치.
  9. 메인 기판;
    상기 메인 기판 상의 반도체 장치; 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하되,
    상기 반도체 장치는,
    주변 회로를 포함하는 하부 구조물;
    상기 하부 구조물 상에서, 교대로 적층된 층간 절연 층들 및 수평 층들을 포함하는 적층 구조물, 상기 적층 구조물은 메모리 셀 영역 및 상기 메모리 셀 영역과 인접하는 계단 영역 내에 배치되고, 상기 적층 구조물은 상기 계단 영역 내에서 계단 모양을 갖고;
    상기 하부 구조물 상에서, 상기 적층 구조물을 덮는 캐핑 절연 구조물;
    상기 계단 영역 내의 상기 적층 구조물을 관통하고 상기 캐핑 절연 구조물 내로 연장되는 댐 수직 구조물, 상기 댐 수직 구조물은 상기 적층 구조물을 게이트 적층 영역 및 절연체 적층 영역으로 분할하고, 상기 수평 층들 중에서, 상기 게이트 적층 영역 내에 위치하는 수평 층들은 게이트 수평 층들이고, 상기 절연체 적층 영역 내에 위치하는 수평 층들은 절연성 수평 층들이고;
    상기 메모리 셀 영역 내에서, 상기 게이트 적층 영역을 관통하는 메모리 수직 구조물;
    상기 계단 영역 내에서, 상기 게이트 적층 영역을 관통하고 상기 캐핑 절연 구조물 내로 연장되는 서포터 수직 구조물; 및
    상기 게이트 적층 영역을 관통하며 상기 캐핑 절연 구조물 내로 연장되는 복수의 분리 구조물들을 포함하고,
    상기 분리 구조물들 중 적어도 하나는 제1 측면, 상기 제1 측면과 수직하게 정렬되지 않는 제2 측면, 상기 제1 측면으로부터 상기 제2 측면까지 연장되는 연결 측면을 포함하고,
    상기 분리 구조물들 중 적어도 하나의 상기 연결 측면은 상기 적층 구조물의 상기 게이트 수평 층들 중 최상위 게이트 수평 층 보다 높은 레벨에 배치되는 데이터 저장 시스템.
  10. 제 9 항에 있어서,
    상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물은 공면을 이루는 상부면들을 갖고,
    상기 연결 측면의 적어도 일부는 상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물의 상기 상부면들과 동일한 레벨에 위하고,
    각각의 상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물은,
    갭필 절연 층;
    상기 갭필 절연 층의 외측면 및 바닥면을 덮는 채널 물질 층;
    상기 채널 물질 층의 외측면 및 바닥면을 덮는 제1 유전체 층;
    상기 제1 유전체 층의 외측면 및 바닥면을 덮는 정보 저장 물질 층;
    상기 정보 저장 물질 층의 외측면 및 바닥면을 덮는 제2 유전체 층; 및
    상기 갭필 절연 층 상의 패드 물질 층을 포함하고,
    상기 분리 구조물들은 제1 분리 구조물을 포함하고,
    상기 제1 분리 구조물은 분리 갭필 물질 층 및 상기 분리 갭필 물질 층 내의 보이드를 포함하고,
    상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물 중 적어도 하나의 상기 갭필 절연 층은 보이드를 포함하고,
    상기 분리 갭필 물질 층 내의 상기 보이드의 최대 폭은 상기 메모리 수직 구조물, 상기 서포터 수직 구조물 및 상기 댐 수직 구조물 중 적어도 하나의 상기 갭필 절연 층의 상기 보이드의 최대 폭 보다 큰 데이터 저장 시스템.
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