CN114725115A - 半导体器件和包括该半导体器件的数据存储系统 - Google Patents

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任智芸
朴柄善
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Abstract

公开了一种半导体器件和一种数据存储系统。所述半导体器件包括：存储单元结构，位于衬底上；以及虚设单元，位于所述存储单元结构的一侧。所述存储单元结构包括：存储堆叠结构，包括交替堆叠在所述衬底上的层间绝缘层和栅电极；沟道结构，穿透所述存储堆叠结构并接触所述衬底；以及第一分隔结构，穿透所述存储堆叠结构并在第一方向上延伸，以在第二方向上将所述栅电极彼此分隔开。所述虚设结构包括：虚设堆叠结构，与所述存储堆叠结构间隔开并且包括交替堆叠的第一绝缘层和虚设栅电极；虚设沟道结构，穿透所述虚设堆叠结构；和第二分隔结构，穿透所述虚设堆叠结构，并且在所述第二方向上延伸以在所述第一方向上将所述虚设栅电极彼此分隔开。

Description

半导体器件和包括该半导体器件的数据存储系统
相关申请的交叉引用
本申请要求于2021年1月5日在韩国知识产权局提交的韩国专利申请No.10-2021-0001099的优先权的权益，其公开内容通过引用整体并入本文。
技术领域
本公开涉及半导体器件和/或包括该半导体器件的数据存储系统。
背景技术
在数据存储系统中，可能需要能够存储高容量数据的半导体器件。因此，正在研究增加半导体器件的数据存储容量的方法。例如，作为提高半导体器件的数据存储容量的方法，已经提出了包括三维地而非二维地布置的存储单元的半导体器件。
发明内容
一些示例实施例提供了具有改善的可靠性的半导体器件。
一些示例实施例提供了包括具有改善的可靠性的半导体器件的数据存储系统。
根据示例实施例，半导体器件可以包括：外围电路区域，所述外围电路区域包括第一衬底和位于所述第一衬底上的电路元件；和存储单元区域，所述存储单元区域位于所述外围电路区域上。所述存储单元区域可以包括：第二衬底，所述第二衬底位于所述外围电路区域上；存储堆叠结构，所述存储堆叠结构包括交替堆叠在所述第二衬底上的层间绝缘层和栅电极；沟道结构，所述沟道结构在垂直方向上穿透所述存储堆叠结构，并且每个所述沟道结构包括电连接到所述第二衬底的沟道层；第一分隔结构，所述第一分隔结构在所述垂直方向上穿透所述存储堆叠结构；虚设堆叠结构，所述虚设堆叠结构与所述存储堆叠结构的至少一侧间隔开；虚设沟道结构；以及第二分隔结构。所述第一分隔结构可以在第一方向上延伸，并且可以在第二方向上彼此间隔开。所述虚设堆叠结构可以包括在所述垂直方向上彼此间隔开地堆叠在所述第二衬底上的第一绝缘层、位于所述第一绝缘层之间的第二绝缘层和具有与所述第二绝缘层的侧表面接触的侧表面的虚设栅电极。所述虚设沟道结构可以在所述垂直方向上穿透所述虚设堆叠结构的所述第一绝缘层和所述虚设栅电极。每一个所述虚设沟道结构可以包括虚设沟道层。所述第二分隔结构可以在所述垂直方向上穿透所述虚设堆叠结构的所述第一绝缘层和所述虚设栅电极。所述第二分隔结构可以在所述第二方向上延伸，并且可以在所述第一方向上彼此间隔开。所述第一方向和所述第二方向可以平行于所述第一衬底的上表面，并且可以彼此相交。
根据示例实施例，半导体器件可以包括：衬底；存储单元结构，所述存储单元结构位于所述衬底上；以及虚设结构，所述虚设结构在所述衬底上位于所述存储单元结构的至少一侧。所述存储单元结构可以包括：存储堆叠结构，所述存储堆叠结构包括交替堆叠在所述衬底上的层间绝缘层和栅电极；沟道结构，所述沟道结构穿透所述存储堆叠结构并接触所述衬底；以及第一分隔结构，所述第一分隔结构穿透所述存储堆叠结构并在第一方向上延伸，以在第二方向上将所述栅电极彼此分隔开。所述虚设结构可以包括：虚设堆叠结构，所述虚设堆叠结构在所述衬底上与所述存储堆叠结构间隔开；虚设沟道结构，所述虚设沟道结构穿透所述虚设堆叠结构；和第二分隔结构，所述第二分隔结构穿透所述虚设堆叠结构。所述虚设堆叠结构可以包括交替堆叠的第一绝缘层和虚设栅电极。所述第二分隔结构可以在所述第二方向上延伸以在所述第一方向上将所述虚设栅电极彼此分隔开。
根据示例实施例，数据存储系统可以包括半导体存储器件和被配置为控制所述半导体存储器件的控制器。所述半导体存储器件可以包括具有电路元件的外围电路区域、位于所述外围电路区域上的存储单元结构、在所述外围电路区域上位于所述存储单元结构的至少一侧的虚设结构以及电连接到所述电路元件的输入/输出焊盘。所述外围电路区域可以包括第一衬底。所述电路元件可以位于所述第一衬底上。所述存储单元结构可以包括存储堆叠结构，所述存储堆叠结构包括位于所述外围电路区域上的第二衬底、交替堆叠在所述第二衬底上的层间绝缘层和栅电极、穿透所述存储堆叠结构以接触所述第二衬底的沟道结构以及穿透所述存储堆叠结构的第一分隔结构。所述第一分隔结构可以在第一方向上延伸，以在第二方向上将所述栅电极彼此分隔开。所述虚设结构可以包括虚设堆叠结构和第二分隔结构。所述虚设堆叠结构可以在所述第二衬底上与所述存储堆叠结构间隔开。所述虚设堆叠结构可以包括交替堆叠的第一绝缘层和虚设栅电极、穿透所述虚设堆叠结构的虚设沟道结构和穿透所述虚设堆叠结构的第二分隔结构。所述第二分隔结构可以在所述第二方向上延伸，以在所述第一方向上将所述虚设栅电极彼此分隔开。所述控制器可以通过所述输入/输出焊盘电连接到所述半导体存储器件。
附图说明
根据以下结合附图的详细描述，将更清楚地理解本公开的以上以及其他方面、特征和优点。
图1是根据一些示例实施例的半导体器件的示意性俯视图。
图2A至图2C是根据一些示例实施例的半导体器件的示意性截面图。
图3A至图3E是根据一些示例实施例的半导体器件的被放大的局部示意性截面图。
图4A至图4D是根据一些示例实施例的半导体器件的示意性俯视图。
图5是根据一些示例实施例的半导体器件的示意性截面图。
图6A和图6B是根据一些示例实施例的半导体器件的示意性截面图。
图7是根据一些示例实施例的半导体器件的示意性截面图。
图8A至图8F是示出根据一些示例实施例的制造半导体器件的方法的截面图。
图9是根据一些示例实施例的包括半导体器件的数据存储系统的示意图。
图10是根据一些示例实施例的包括半导体器件的数据存储系统的示意性透视图。
图11是根据一些示例实施例的半导体封装件的示意性截面图。
具体实施方式
当在本说明书中结合数值使用术语“基本上”时，相关联的数值旨在包括围绕所列数值的制造或操作公差(例如，±10％)。此外，当结合几何形状使用词语“大体上”和“基本上”时，旨在不需要几何形状的精确度，而是形状的幅度在本公开的范围内。此外，无论数值或形状是否被“基本上”修饰，将理解的是，这些值和形状应当被解释为包括围绕所列数值或形状的制造或操作公差(例如，±10％)。
诸如“至少一种(至少一个)”的表述当在要素列表(例如，A、B和C)之后时，修饰整个要素列表，而不是修饰列表的各个要素。例如，“A、B和C中的至少一种(至少一个)”、“A、B或C中的至少一种(至少一个)”、“A、B、C中的一种或者它们的组合”和“A、B、C中的一种以及它们的组合”分别可以被解释为覆盖下列组合中的任何一种：A；B；A和B；A和C；B和C；A、B和C。
在下文中，将参照附图描述一些示例实施例。
图1是根据一些示例实施例的半导体器件的示意性俯视图。
图2A是根据一些示例实施例的半导体器件的示意性截面图。图2A示出了沿着图1的线I-I'和II-II'截取的横截面。
参照图1和图2A，半导体器件10A可以包括存储单元区域CELL和外围电路区域PERI。存储单元区域CELL可以设置在外围电路区域PERI上。相反，在示例实施例中，存储单元区域CELL可以设置在外围电路区域PERI下方。
外围电路区域PERI可以包括第一衬底11、设置在第一衬底11上的电路元件20、电路接触插塞70和电路互连线80。
第一衬底11可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。第一衬底11可以包括在分隔半导体晶片上的多个半导体器件的工艺期间形成的边缘区域。在示例实施例中，湿气氧化阻挡结构和/或裂纹停止结构可以设置在与边缘区域相邻的区域上。第一衬底11可以具有在X方向和Y方向上延伸的上表面。X方向和Y方向可以平行于第一衬底11的上表面，并且可以彼此相交。在第一衬底11中，可以形成器件隔离层15以限定有源区，如图2A所示。包括杂质的源极/漏极区30可以设置在有源区的一部分中。
电路元件20可以包括晶体管。电路元件20中的每个晶体管可以包括电路栅极电介质层22、间隔物层24和电路栅电极25。源极/漏极区30可以在与电路栅电极25相邻的相对侧设置第一衬底11中。间隔物层24可以设置在电路栅电极25的侧表面上。
外围区域绝缘层90可以设置在第一衬底11和电路元件20上。电路接触插塞70可以穿透外围区域绝缘层90的一部分，以连接到电路元件20或源极/漏极区30。电信号可以通过电路接触插塞70施加到电路元件20或源极/漏极区30。电路互连线80可以连接到电路接触插塞70，并且可以设置为多个层。
存储单元区域CELL可以包括第二衬底101、存储单元结构MC1和MC2以及虚设结构ED。虚设结构ED可以设置为在存储单元结构MC1和MC2的至少一侧与存储单元结构MC1和MC2间隔开。存储单元区域CELL还可以包括衬底绝缘层109、覆盖绝缘层190和290、上接触插塞PL、接触插塞CNT以及上互连件UP。
第二衬底101可以设置在外围电路区域PERI上。第二衬底101可以具有单元区域CR和外围区域CT。单元区域CR可以包括其中设置有沟道结构CH以提供存储单元的单元阵列区域CA以及用于将存储单元的栅电极130和230连接到上互连件UP的单元阶梯区域CB。在单元阶梯区域CB上，存储单元的栅电极130和230可以在具有阶梯形状的同时延伸。单元阶梯区域CB可以在至少一个方向上(例如，在X方向上)设置在单元阵列区域CA的至少一端，或者可以沿着单元阵列区域CA的边缘设置。
第二衬底101可以包括硅层。第二衬底101还可以包括杂质。例如，第二衬底101可以包括N型硅层。第二衬底101可以包括N型多晶硅层。在一些示例实施例中，第二衬底101可以具有比第一衬底11的厚度大的厚度，但是示例实施例不限于此。衬底绝缘层109可以设置为穿透第二衬底101的一部分。
存储单元结构MC1和MC2可以包括在第二衬底101上彼此间隔开并且设置为彼此并排的第一存储单元结构MC1和第二存储单元结构MC2。然而，在一些示例实施例中，存储单元结构MC1和MC2的数目和设置形式可以变化。在下文中，将描述一个存储单元结构MC1。
存储单元结构MC1可以包括存储堆叠结构GS1和GS2、沟道结构CH以及第一分隔结构MS1。存储堆叠结构GS1和GS2可以包括位于第二衬底101上的第一堆叠结构GS1和位于第一堆叠结构GS1上的第二堆叠结构GS2。
第一堆叠结构GS1可以包括交替堆叠在第二衬底101上的第一层间绝缘层120和第一栅电极130。第二堆叠结构GS2可以包括交替堆叠在第一堆叠结构GS1上的第二层间绝缘层220和第二栅电极230。第一堆叠结构GS1的第一栅电极130可以构成第一栅极组，并且第二堆叠结构GS2的第二栅电极230可以构成第二栅极组。
栅电极130和230可以设置为在第二衬底101上垂直间隔开。构成存储单元的栅电极130和230的数目可以根据半导体器件10A的数据存储容量来确定。
栅电极130和230可以以在Y方向上的不同长度从单元阵列区域CA延伸到单元阶梯区域CB，以构成具有阶梯形状的第一阶梯结构SR1。栅电极130和230的端部可以通过第一阶梯结构SR1在Y方向上降低，以形成其中位于下方的栅电极比位于上方的栅电极更长地延伸的阶梯形状并提供从层间绝缘层120和220向上暴露的焊盘区域。如图1所示，其中设置有第一阶梯结构SR1的单元阶梯区域CB可以设置在单元阵列区域CA的在X方向上的两侧。特定数目的栅电极130和230(例如，两个、四个或六个栅电极)可以构成组以在X方向上形成位于组之间的阶梯结构。栅电极130和230的阶梯结构可以在一些示例实施例中变化。
栅电极130和230可以设置为由第一分隔结构MS1以期望的(和/或可替代地预定的)单元分隔开。例如，栅电极130和230可以通过彼此相邻且在X方向上延伸的成对的第一分隔结构MS1在Y方向上分隔开，以分别在X方向上延伸。栅电极130和230可以在彼此相邻的成对的第一分隔结构MS1之间构成单个存储块，但是存储块的范围不限于此。
栅电极130和230可以包括金属材料，例如钨(W)、钛(Ti)、钽(Ta)、铝(Al)、钼(Mo)和钌(Ru)中的至少一种。根据实施例，栅电极130和230可以包括多晶硅或金属硅化物材料。在一些示例实施例中，栅电极130和230还可以包括扩散阻挡物。例如，扩散阻挡物可以包括金属氮化物，例如，氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合。
层间绝缘层120和220均可以设置在栅电极130和230之间。类似于栅电极130和230，层间绝缘层120和220可以在垂直于第二衬底101的上表面的方向上彼此间隔开，并且可以设置为在至少一个方向上延伸。另外，层间绝缘层120和220可以与栅电极130和230一起在单元阶梯区域CB上构成第一阶梯结构SR1。类似于栅电极130和230，层间绝缘层120和220可以通过彼此相邻且在X方向上延伸的成对的第一分隔结构MS1在Y方向上分隔开，以分别在X方向上延伸。层间绝缘层120和220可以包括诸如氧化硅或氮化硅的绝缘材料。
沟道结构CH可以各自形成单个存储单元串，并且可以在第二衬底101的单元阵列区域CA上形成行和列的同时彼此间隔开。
沟道结构CH可以设置为形成网格图案，或者可以在一个方向上以Z字形形状设置。沟道结构CH可以具有柱状形状，并且可以具有根据纵横比在其靠近第二衬底101时变窄的倾斜侧表面。在一些示例实施例中，基本上不形成存储单元串的虚设沟道可以设置在单元阵列区域CA的与单元阶梯区域CB相邻的端部，以及设置在单元阶梯区域CB上。
每个沟道结构CH可以设置为在垂直方向(例如，Z方向)上穿透堆叠结构GS1和GS2以与第二衬底101接触。沟道结构CH的沟道层140(参见图3A或图3B)可以电连接到第二衬底101。每个沟道结构CH可以具有穿透第一栅电极130的第一栅极组的下沟道结构和穿透第二栅电极230的第二栅极组的上沟道结构彼此连接的形状，并且可以具有由连接区域中的宽度差异或变化形成的弯折部分(也被称为弯折区域)。弯折部分可以设置在第一栅电极130的第一栅极组与第二栅电极230的第二栅极组之间。稍后将参照图3A和图3B更详细地描述沟道结构CH的详细结构。
如图2A所示，第一分隔结构MS1可以在垂直方向(例如，Z方向)上穿透存储堆叠结构GS1和GS2。第一分隔结构MS1可以在Y方向上分隔存储堆叠结构GS1和GS2的栅电极130和230。如图1所示，第一分隔结构MS1可以在X方向上从单元阵列区域CA向单元阶梯区域CB延伸。第一分隔结构MS1可以在Y方向上彼此间隔开，并且可以彼此并排设置。第一分隔结构MS1可以在Z方向上穿透栅电极130和230以与第二衬底101接触。第一分隔结构MS1可以设置为凹陷到第二衬底101的上部的一部分中，或者可以设置在第二衬底101上以与第二衬底101的上表面接触。第一分隔结构MS1可以包括绝缘材料，例如，氧化硅、氮化硅或它们的组合。
虚设结构ED可以包括虚设堆叠结构DS1和DS2、虚设沟道结构DCH以及第二分隔结构MS2。虚设堆叠结构DS1和DS2可以包括位于第二衬底101上的第一虚设堆叠结构DS1和位于第一虚设堆叠结构DS1上的第二虚设堆叠结构DS2。当形成存储堆叠结构GS1和GS2的阶梯结构时，可以引入虚设堆叠结构DS1和DS2以减小工艺分布，并且在对外围区域CT的平坦化工艺中减小覆盖绝缘层190和290的凹坑(dishing)现象。如图1所示，多个虚设结构ED可以设置在存储单元结构MC1的相对侧区域上。
第一虚设堆叠结构DS1可以包括交替堆叠在第二衬底101上的第一下绝缘层170和第二下绝缘层180。第一虚设堆叠结构DS1还可以包括具有与位于第一下绝缘层170之间的第二下绝缘层180的侧表面接触的侧表面的第一虚设栅电极130d。第二虚设堆叠结构DS2可以包括交替堆叠在第一虚设堆叠结构DS1上的第一上绝缘层270和第二上绝缘层280。第二虚设堆叠结构DS2还可以包括具有与位于第一上绝缘层270之间的第二上绝缘层280的侧表面接触的侧表面的第二虚设栅电极230d。第一虚设堆叠结构DS1的第一虚设栅电极130d可以构成第一虚设栅极组，并且第二虚设堆叠结构DS2的第二虚设栅电极230d可以构成第二虚设栅极组。
第一虚设堆叠结构DS1可以具有阶梯形台阶。例如，第二下绝缘层180可以在X方向上延伸不同的长度以形成第二阶梯结构SR2a和SR2b。类似于第二下绝缘层180，第一下绝缘层170可以构成第二阶梯结构SR2a和SR2b。第一下绝缘层170和第二下绝缘层180可以具有其中虚设堆叠结构DS1和DS2的端部通过第二阶梯结构SR2a和SR2b在X方向上沿着朝向虚设堆叠结构DS1和DS2的两侧的方向降低的形状。
第二虚设堆叠结构DS2可以具有阶梯形台阶。例如，第二上绝缘层280可以在X方向上延伸不同的长度以构成第二阶梯结构SR2a和SR2b。类似于第二上绝缘层280，第一上绝缘层270可以构成具有阶梯形状的第二阶梯结构SR2a和SR2b。
如图2A所示，第二阶梯结构SR2a和SR2b可以设置在虚设堆叠结构DS1和DS2的在X方向上的两侧。在示例实施例中，阶梯结构可以形成在虚设堆叠结构DS1和DS2的在Y方向上的两侧。第二阶梯结构SR2a和SR2b的一部分SR2a可以设置为在X方向上面向单元阶梯区域CB上的第一阶梯结构SR1，并且另一部分SR2b可以设置为面向半导体器件10A的边缘区域。在示例实施例中，第二阶梯结构SR2a和SR2b均可以具有与第一阶梯结构SR1的形状不同的形状。在示例实施例中，虚设栅电极130d和230d的至少一部分可以构成第二阶梯结构SR2a和SR2b的一部分。
第一下绝缘层170可以在垂直方向(例如，Z方向)上彼此间隔开地堆叠在第二衬底101上。第一下绝缘层170可以设置在与第一层间绝缘层120的高度水平相对应的高度水平处。第一下绝缘层170可以具有与第一层间绝缘层120的厚度基本上相同的厚度。第一下绝缘层170可以包括与第一层间绝缘层120的材料相同的材料，并且可以包括与第二下绝缘层180的材料不同的材料。
第二下绝缘层180可以在垂直方向上(例如，在Z方向上)彼此间隔开地堆叠在第二衬底101上。第二下绝缘层180可以设置在与第一栅电极130的高度水平相对应的高度水平处。第二下绝缘层180可以具有与第一栅电极130的厚度基本上相同的厚度。
第一上绝缘层270可以在垂直方向(例如，Z方向)上彼此间隔开地堆叠在第一虚设堆叠结构DS1上。第一上绝缘层270可以设置在与第二层间绝缘层220的高度水平相对应的高度水平处。第一上绝缘层270可以具有与第二层间绝缘层220的厚度基本上相同的厚度。第一上绝缘层270可以包括与第二层间绝缘层220的材料相同的材料，并且可以包括与第二上绝缘层280的材料不同的材料。
第二上绝缘层280可以在垂直方向(例如，Z方向)上彼此间隔开地堆叠在第一虚设堆叠结构DS1上。第二上绝缘层280可以设置在与第二栅电极230的高度水平相对应的高度水平处。第二上绝缘层280可以具有与第二栅电极230的厚度基本上相同的厚度。
在示例实施例中，第一层间绝缘层120和第二层间绝缘层220以及第一下绝缘层170和第一上绝缘层270包括氧化硅，并且第二下绝缘层180和第二上绝缘层280可以包括氮化硅。
第一虚设栅电极130d可以是其中第二下绝缘层180的一部分被导电材料代替的层。第一虚设栅电极130d可以设置在与第二下绝缘层180的高度水平基本上相同的高度水平处，并且可以具有与第二下绝缘层180的厚度基本上相同的厚度。
第二虚设栅电极230d可以是其中第二上绝缘层280的一部分被导电材料代替的层。第二虚设栅电极230d可以设置在与第二上绝缘层280的高度水平基本上相同的高度水平处，并且可以具有与第二上绝缘层280的厚度基本上相同的厚度。
第一虚设栅电极130d和第二虚设栅电极230d各自可以通过彼此相邻且在Y方向上延伸的成对的第二分隔结构MS2在X方向上分隔开，以各自在Y方向上延伸。第一下绝缘层170和第一上绝缘层270各自也可以通过彼此相邻且在Y方向上延伸的成对的第二分隔结构MS2在X方向上分隔开，以各自在Y方向上延伸。第一虚设栅电极130d和第二虚设栅电极230d可以包括与第一栅电极130和第二栅电极230的材料相同的材料。
每个虚设沟道结构DCH可以在垂直方向上(例如，在Z方向上)穿透虚设堆叠结构DS1和DS2。每个虚设沟道结构DCH可以具有其中穿透第一下绝缘层170和第一虚设栅电极130d的下虚设沟道结构和穿透第一上绝缘层270和第二虚设栅电极230d的上虚设沟道结构彼此连接的形状，并且可以具有由连接区域中的宽度差异或变化形成的弯折部分(也被称为弯折区域)。弯折部分可以设置在第一虚设栅电极130d的第一虚设栅极组与第二虚设栅电极230d的第二虚设栅极组之间。虚设沟道结构DCH可以具有与沟道结构CH的结构基本上相同或相似的结构。稍后将参照图3A和图3C更详细地描述虚设沟道结构DCH的详细结构。
如图2A所示，第二分隔结构MS2可以在垂直方向上(例如，在Z方向上)穿透虚设堆叠结构DS1和DS2。第二分隔结构MS2可以在X方向上将虚设堆叠结构DS1和DS2的虚设栅电极130d和230d分隔开。如图1所示，第二分隔结构MS2可以在Y方向上延伸。第二分隔结构MS2可以设置为在X方向上彼此间隔开并且彼此并排。第二分隔结构MS2可以在Z方向上穿透虚设栅电极130d和230d以与第二衬底101接触。第二分隔结构MS2可以设置为凹陷到第二衬底101的上部的一部分中，或者可以设置在第二衬底101上以与第二衬底101的上表面接触。第二分隔结构MS2可以以与形成第一分隔结构MS1的工艺相同的工艺形成，或者可以以与形成第一分隔结构MS1的工艺不同的工艺形成。第二分隔结构MS2可以包括绝缘材料，例如，氧化硅、氮化硅或它们的组合。
由于由第一分隔结构MS1分隔开的栅电极130和230仅在一个方向(X方向)上延伸，所以在制造半导体器件或半导体封装件的工艺期间，堆叠结构可能容易翘曲。在本公开中，第二分隔结构MS2可以穿透虚设堆叠结构DS1和DS2，并且可以在与第一分隔结构MS1延伸的方向不同的Y方向上延伸，并且虚设栅电极130d和230d在Y方向上延伸，因此可以弥补堆叠结构容易在仅一个方向上的翘曲。因此，可以改善半导体器件的可靠性。
覆盖绝缘层190和290可以包括覆盖第一堆叠结构GS1和第一虚设堆叠结构DS1的第一覆盖绝缘层190以及覆盖第二堆叠结构GS2和第二虚设堆叠结构DS2的第二覆盖绝缘层290。第一覆盖绝缘层190和第二覆盖绝缘层290可以包括绝缘材料，例如，氧化硅。
接触插塞CNT可以在单元阶梯区域CB上分别电连接到栅电极130和230。接触插塞CNT可以在单元阶梯区域CB上穿透覆盖绝缘层190和290，以分别连接到通过第一阶梯结构SR1向上暴露的栅电极130和230。接触插塞CNT中的一部分接触插塞可以连接到第二衬底101。接触插塞CNT可以连接到其上方的附加接触插塞PL，以连接到上互连件UP。接触插塞CNT可以包括导电材料。接触插塞CNT可以包括穿透第二衬底101并且在垂直方向(例如，Z方向)上延伸以电连接到外围电路区域PERI的电路元件20的贯通接触插塞。
上接触插塞PL可以在单元阵列区域CA上连接到沟道结构CH，并且可以在单元阶梯区域CB上连接到接触插塞CNT。上接触插塞PL可以连接到沟道结构CH的沟道焊盘155。上互连件UP可以设置在上接触插塞PL上。上接触插塞PL可以包括导电材料。
上互连件UP可以构成电连接到存储单元区域CELL中的存储单元的互连结构。在上互连件UP当中，一些上互连件UP可以包括连接到沟道结构CH的位线。在上互连件UP当中，一些上互连件UP可以电连接到例如栅电极130和230。在一些示例实施例中，构成互连结构的接触插塞和上互连件UP的数目可以变化。上互连件UP可以包括导电材料。
图2B是根据一些示例实施例的半导体器件的示意性截面图。图2B示出了对应于图2A的区域。
参照图2B，在半导体器件10B中，虚设结构ED可以不包括第一虚设堆叠结构DS1，而是可以包括第二虚设堆叠结构DS2、虚设沟道结构DCH和第二分隔结构MS2。第二虚设堆叠结构DS2可以设置在比第一栅电极130的第一栅极组的高度水平高的高度水平上。虚设沟道结构DCH的下虚设沟道结构可以穿透第一覆盖绝缘层190，并且虚设沟道结构DCH的上虚设沟道结构可以穿透第二虚设堆叠结构DS2。
图2C是根据一些示例实施例的半导体器件的示意性截面图。图2C示出了对应于图2A的区域。
参照图2C，在半导体器件10C中，虚设结构ED可以不包括第一虚设堆叠结构DS1，而是可以包括第二虚设堆叠结构DS2、虚设沟道结构DCH'和第二分隔结构MS2。与沟道结构CH不同，虚设沟道结构DCH'可以穿透第二虚设堆叠结构DS2，并且可以凹陷到第一覆盖绝缘层190的上部区域的一部分中。
图3A至图3E是根据一些示例实施例的半导体器件的被放大的局部示意性截面图。图3A是对应于图2A的区域“A”的区域的放大图。
参照图3A，沟道结构CH可以包括沟道层140、沟道绝缘层150、沟道焊盘155、栅极电介质层145和外延层105。沟道层140、栅极电介质层145和沟道绝缘层150均可以在下沟道结构与上沟道结构之间连接。虚设沟道结构DCH还可以具有类似于图3A的沟道结构CH的结构。
沟道层140可以以围绕内部的沟道绝缘层150的环形形状形成，但是在不包括沟道绝缘层150的情况下可以具有柱状形状，例如圆柱形形状或棱柱形状。沟道层140可以连接到其下方的外延层105，以电连接到第二衬底101。沟道层140可以包括诸如多晶硅或单晶硅的半导体材料，并且半导体材料可以是未掺杂的材料或者包括P型或N型杂质的材料。
沟道焊盘155可以在沟道结构CH中设置在沟道层140上。沟道焊盘155可以设置为覆盖沟道绝缘层150的上表面并且电连接到沟道层140。沟道焊盘155可以包括例如掺杂的多晶硅。
栅极电介质层145可以设置在栅电极130和230与沟道层140之间。尽管未详细示出，但是栅极电介质层145可以包括从沟道层140顺序地堆叠的隧穿层、数据存储层和阻挡层。隧穿层可以使电荷隧穿到数据存储层，并且可以包括例如氧化硅、氮化硅、氮氧化硅或它们的任何组合。数据存储层可以是电荷俘获层或浮栅导电层。阻挡层可以包括氧化硅、氮化硅、氮氧化硅、高k介电材料或它们的任何组合。
外延层105可以在沟道结构CH的下端设置在第二衬底101的上表面上，并且可以设置在至少一个第一栅电极130的侧表面上。外延层105可以连接到沟道层140。外延层105可以设置在第二衬底101的凹陷区域中。绝缘层107可以设置在外延层105与下栅电极130之间。在一些示例实施例中，可以省略外延层105。在这种情况下，沟道层140可以直接连接到第二衬底101，或者可以连接到第二衬底101上的附加导电层。
图3A至图3E是根据一些示例实施例的半导体器件的被放大的局部示意性截面图。图3B至图3E分别是与图2A的区域“A”、“B”、“C”和“D”相对应的区域的放大视图。
参照图3B至图3E，第一水平导电层102和第二水平导电层104可以在单元阵列区域CA上顺序地堆叠并设置在第二衬底101的上表面上。尽管在附图中未示出，但是第一水平导电层102可以在单元阶梯区域CB上不向上延伸，并且第二水平导电层104可以在单元阶梯区域CB上向上延伸。
第一水平导电层102可以用作半导体器件的公共源极线的一部分，例如，可以与第二衬底101一起用作公共源极线。如图3B所示，第一水平导电层102可以围绕沟道结构CH的沟道层140直接连接到沟道层140。如图3C所示，虚设沟道结构DCH的虚设沟道层140d的侧表面的一部分可以被水平绝缘层110围绕。
在其中未设置第一水平导电层102和水平绝缘层110的一些区域中，第二水平导电层104可以与第二衬底101接触。第二水平导电层104可以在一些区域中弯曲以覆盖第一水平导电层102或水平绝缘层110的端部，从而向下延伸到第二衬底101。
第一水平导电层102和第二水平导电层104可以包括半导体材料。例如，第一水平导电层102和第二水平导电层104均可以包括多晶硅。在这种情况下，至少第一水平导电层102可以是掺杂层，并且第二水平导电层104可以是掺杂层或含有从第一水平导电层102扩散的杂质的层。然而，在一些示例实施例中，第二水平导电层104可以被绝缘层代替。
水平绝缘层110可以在单元阶梯区域CB的至少一部分上平行于第一水平导电层102设置在第二衬底101上。水平绝缘层110可以包括顺序地堆叠在第二衬底101的单元阶梯区域CB和外围区域CT上的第一水平绝缘层111、第二水平绝缘层112和第三水平绝缘层113。水平绝缘层110可以是在制造半导体器件10A的工艺中将水平绝缘层110的一部分替换为第一水平导电层102之后剩余的层。水平绝缘层110可以设置为在外围区域CT上覆盖第二衬底101的一部分。
水平绝缘层110可以包括氧化硅、氮化硅、碳化硅或氮氧化硅。第一水平绝缘层111和第三水平绝缘层113与第二水平绝缘层112可以包括不同的绝缘材料。第一水平绝缘层111和第三水平绝缘层113可以包括相同的材料。例如，第一水平绝缘层111和第三水平绝缘层113由与层间绝缘层120和220的材料相同的材料形成，并且第二水平绝缘层112可以由与牺牲绝缘层118和218的材料相同的材料形成。
如图3C所示，虚设沟道结构DCH可以包括虚设沟道层140d、虚设栅极电介质层145d、虚设沟道绝缘层150d和沟道焊盘155。与沟道结构CH不同，虚设沟道结构DCH可以穿透水平绝缘层110以与第二衬底101接触。
如图3D所示，第一分隔结构MS1可以设置为在垂直方向上(例如，在Z方向上)穿透第一水平导电层102和第二水平导电层104。如图3E所示，第二水平导电层104可以覆盖水平绝缘层110的端部，并且可以弯曲以与第二衬底101接触。第二分隔结构MS2可以设置为在Z方向上穿透第二水平导电层104以与第二衬底101接触。
图4A至图4D是根据一些示例实施例的半导体器件的示意性俯视图。
参照图4A，在半导体器件10D中，第二分隔结构MS2a可以在Y方向上间断地设置。例如，第二分隔结构MS2a可以在X方向上彼此间隔开以彼此并排，并且也可以在Y方向上彼此间隔开。虚设栅电极130d和230d可以延伸到第二分隔结构MS2a在Y方向上彼此间隔开的特定区域。这可以通过从第二分隔结构MS2a的开口去除第二下绝缘层180和第二上绝缘层280的一部分并用导电材料填充所去除的区域来形成。
参照图4B，在半导体器件10E中，虚设结构EDa可以设置为围绕存储单元结构MC1和MC2的三个侧区域。例如，虚设结构EDa可以设置在第一存储单元结构MC1在X方向上的相对侧，并且还可以设置在第一存储单元结构MC1在Y方向上的一侧。第二分隔结构MS2可以包括在Y方向上具有不同长度的第一分隔图案S1和第二分隔图案S2。第一分隔图案S1可以被提供为设置在存储单元结构MC1在X方向上的相对侧的多个第一分隔图案S1，并且第二分隔图案S2可以被提供为设置在存储单元结构MC1在Y方向上的一侧的多个第二分隔图案S2。第一分隔图案S1可以在Y方向上具有比第二分隔图案S2的长度大的长度。
参照图4C，在半导体器件10F中，虚设结构EDb可以以完全围绕存储单元结构MC1和MC2的栅栏的形式设置。例如，虚设结构EDb可以设置在第一存储单元结构MC1在X方向上的相对侧，并且还可以设置在第一存储单元结构MC1在Y方向上的相对侧。类似于图4B的实施例，第二分隔结构MS2可以包括第一分隔图案S1和第二分隔图案S2。
参照图4D，在半导体器件10G中，第一存储单元结构MC1和第二存储单元结构MC2可以设置为彼此相邻，并且虚设结构EDc1可以与第一存储单元结构MC1并排设置。另一虚设结构EDc2可以与第一存储单元结构MC1和第二存储单元结构MC2以及虚设结构EDc1间隔开，以与第一存储单元结构MC1和第二存储单元结构MC2在Y方向上的相对侧彼此并排。类似于图4B的实施例，第二分隔结构MS2可以包括第一分隔图案S1和第二分隔图案S2。
图5是根据一些示例实施例的半导体器件的示意性截面图。图5示出了对应于图2A的区域。
参照图5，半导体器件10H还可以包括在外围区域CT中穿透第二衬底101的贯通接触插塞TH。贯通接触插塞TH可以穿透虚设堆叠结构DS1和DS2的绝缘层170、180、270和280中的至少一部分。衬底绝缘层109可以围绕贯通接触插塞TH的侧表面的一部分。衬底绝缘层109可以通过在第二衬底101的一部分被去除的区域中形成绝缘层并且然后执行平坦化工艺来形成。衬底绝缘层109可以通过用与形成层间绝缘层120的材料相同的材料填充该区域来形成。在一些示例实施例中，衬底绝缘层109的设置可以变化。
图6A和图6B是根据一些示例实施例的半导体器件的示意性截面图。
参照图6A和图6B，半导体器件10I和10J的存储单元区域CELL还可以包括第三堆叠结构GS3和第三虚设堆叠结构DS3。在上述实施例中，存储单元结构的堆叠结构被示出为具有双堆叠结构。同时，在图6A和图6B的一些示例实施例中，存储单元结构的堆叠结构被示出为具有三堆叠结构。半导体器件10I和10J还可以包括第三覆盖绝缘层390和连接绝缘层225。
第三堆叠结构GS3可以包括交替堆叠的第三层间绝缘层320和第三栅电极330。第三层间绝缘层320的描述将参考第一层间绝缘层120和第二层间绝缘层220的描述，并且第三栅电极330的描述将参考第一栅电极130和第二栅电极230的描述。
第三虚设堆叠结构DS3可以设置在第一虚设结构DS1和第二虚设结构DS2上。第三虚设堆叠结构DS3可以设置为与存储单元结构MC1的第三堆叠结构GS3间隔开。第三虚设堆叠结构DS3可以包括第三绝缘层370、第四绝缘层380和第三虚设栅电极330d。第三虚设堆叠结构DS3的描述将参考第一堆叠结构DS1或第二虚设堆叠结构DS2的描述。
沟道结构CH和第一分隔结构MS1可以设置为穿透第一存储单元结构MC1、第二存储单元结构MC2和第三存储单元结构MC3。上互连件UP可以设置在第三存储单元结构MC3和第三覆盖绝缘层390上。接触插塞CNT和上接触插塞PL可以设置在第三存储单元结构MC3上，以连接到栅电极130、230和330以及沟道结构CH。
与图6A的半导体器件10I相比，图6B的半导体器件10J可以不包括第一虚设堆叠结构DS1，并且虚设沟道结构DCH可以设置为不与第二衬底101接触。在一些实施例中，关于对是否设置虚设堆叠结构DS1、DS2和DS3中的每一者进行的判断以及虚设沟道结构DCH的形状可以变化。
本发明构思的实施例还可以应用于存储单元结构的堆叠结构具有四个或更多个堆叠结构的多堆叠结构的实施例。即使在这种情况下，第二分隔结构MS2也可以在Z方向上穿透虚设堆叠结构DS1、DS2和DS3以在Y方向上延伸。另外，本公开可以应用于存储单元结构的堆叠结构具有单个堆叠结构的示例实施例。
图7是根据一些示例实施例的半导体器件的示意性截面图。
参照图7，半导体器件10K可以包括具有第一分隔结构MS1和第二分隔结构MS2的存储单元结构CELL以及上面参照图2A描述的外围电路结构PERI。存储单元结构CELL和外围电路结构PERI可以通过接合结构彼此接合。半导体器件10K的存储单元结构CELL通过垂直反转图2A的半导体器件10A的存储单元结构CELL来示出，并且还可以包括连接到上互连件UP的上接合结构60和65。外围电路结构PERI还可以包括接合到上接合结构60和65并连接到电路互连线80的下接合结构50和55。
下接合结构50和55可以包括连接到电路互连线80的下接合通路50和连接到下接合通路50的下接合焊盘55。上接合结构60和65可以包括连接到上互连件UP的上接合通路60和连接到上接合通路60的上接合焊盘65。下接合结构50和55以及上接合结构65和65均可以包括例如钨(W)、铝(Al)、铜(Cu)、氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的任何组合。下接合焊盘55和上接合焊盘65可以用作用于接合外围电路结构PERI和存储单元结构CELL的接合层。另外，下接合焊盘55和上接合焊盘65可以在外围电路结构PERI和存储单元结构CELL之间提供电连接路径。
图8A至图8F是示出根据一些示例实施例的制造半导体器件的方法的截面图。
参照图8A，可以在第一衬底11上形成包括电路元件20和电路互连结构的外围电路区域PERI，并且可以在外围电路区域PERI上方形成设置有存储单元区域的第二衬底101。
可以在第一衬底11上顺序地形成电路栅极电介质层22和电路栅电极25。电路栅极电介质层22可以由氧化硅形成，并且电路栅电极25可以由多晶硅或金属硅化物中的至少一种形成，但示例实施例不限于此。可以在电路栅极电介质层22和电路栅电极25的相对侧壁上形成间隔物层24和源极/漏极区30。根据实施例，间隔物层24可以包括多个层。然后，可以执行离子注入工艺以形成源极/漏极区30。
在下互连结构当中，可以通过形成外围绝缘层90的一部分、蚀刻将要被去除的部分并且用导电材料填充去除区域来形成电路接触插塞70。可以通过沉积例如导电材料并且然后对导电材料进行图案化来形成电路互连线80。
外围区域绝缘层90可以包括多个绝缘层。可以通过在形成下互连结构的各个操作中部分地形成以及在最上面的电路互连线80上部分地形成，来形成最终覆盖下电路元件20和下互连结构的外围区域绝缘层90。
接下来，可以在外围区域绝缘层90上形成第二衬底101。第二衬底101可以形成为具有比第一衬底11小的尺寸或者具有与第一衬底11相同的尺寸。
在该操作中，可以形成衬底绝缘层109以穿透第二衬底101。在形成衬底绝缘层109之后，可以进一步执行平坦化工艺，例如，化学机械抛光(CMP)工艺。
参照图8B，可以在第二衬底101的单元区域CR上交替堆叠第一层间绝缘层120和第一牺牲绝缘层180'以形成初步堆叠结构PS1，并且可以在第二衬底101的外围区域CT上交替堆叠第一下绝缘层170和第二下绝缘层180以形成初步虚设堆叠结构PD1，然后可以形成垂直牺牲结构VS1和VS2。
第一牺牲绝缘层180'可以是具有通过后续工艺被替换为第一栅电极130(参见图2A)的部分的层。第一牺牲绝缘层180'可以由与第一层间绝缘层120的材料不同的材料形成，并且可以由可以在特定蚀刻条件下相对于第一层间绝缘层120具有蚀刻选择性而被蚀刻的材料形成。例如，第一层间绝缘层120可以由氧化硅形成，并且第一牺牲绝缘层180'可以由选自硅、氧化硅、碳化硅和氮化硅并且与第一层间绝缘层120的材料不同的材料形成。第一层间绝缘层120和第一牺牲绝缘层180'的厚度及其构成层的数目可以从所示的厚度和所示的构成层的数目进行各种改变。可以进一步在最上面的第一牺牲绝缘层180'上形成连接绝缘层125。连接绝缘层125可以包括相对于第一牺牲绝缘层180'具有蚀刻选择性的材料，例如，与第一层间绝缘层120相同的材料。
第一下绝缘层170可以在与第一层间绝缘层120的高度水平相对应的高度水平处由与第一层间绝缘层120相同的材料形成，并且第二下绝缘层180可以在与第一牺牲绝缘层180'的高度水平相对应的高度水平处由与第一牺牲绝缘层180'相同的材料形成。
在第二衬底101的单元阶梯区域CB上，可以使用掩模层对第一牺牲绝缘层180'重复执行光刻工艺和蚀刻工艺，使得位于上方的第一牺牲绝缘层180'比位于下方的第一牺牲绝缘层180'更短地延伸。因此，第一牺牲绝缘层180'可以具有阶梯形状，并且第一层间绝缘层120也可以具有阶梯形状。
在第二衬底101的外围区域CT上，可以使用掩模层对第二下绝缘层180重复执行光刻工艺和蚀刻工艺，使得位于上方的第二下绝缘层180比位于下方的第二下绝缘层180更短地延伸。因此，第二下绝缘层180可以具有阶梯形状，并且第一下绝缘层170也可以具有阶梯形状。第一牺牲绝缘层180'的阶梯形状和第二下绝缘层180的阶梯形状可以在同一工艺操作中形成，但不限于此，并且可以分别在不同的工艺操作中形成。
接下来，可以形成第一覆盖绝缘层190以覆盖第一初步堆叠结构PS1和第一初步虚设堆叠结构PD1。
接下来，可以形成下沟道孔以分别穿透第一初步堆叠结构PS1和第一初步虚设堆叠结构PD1，然后可以在下沟道孔中形成牺牲层以分别形成第一垂直牺牲结构VS1和第二垂直牺牲结构VS2。牺牲层可以包括诸如多晶硅或单晶硅的半导体材料，并且半导体材料可以是未掺杂的材料。
在该操作中，为了制造图3B至图3E的半导体器件，可以形成包括第一水平绝缘层111、第二水平绝缘层112和第三水平绝缘层113的水平绝缘层110以及第二水平导电层104。第二水平绝缘层112可以由相对于第一水平绝缘层111和第三水平绝缘层113具有蚀刻选择性的材料形成。例如，第一水平绝缘层111和第三水平绝缘层113可以由氧化硅形成，并且第二水平绝缘层112可以由氮化硅形成。第二水平导电层104可以由半导体材料形成。
参照图8C，可以在第一初步虚设堆叠结构PS1上交替堆叠第二层间绝缘层220和第二牺牲绝缘层280'以形成第二初步堆叠结构PS2，并且可以在第一初步虚设堆叠结构PD1上交替堆叠第一上绝缘层270和第二上绝缘层280以形成第二初步虚设堆叠结构PD2。
第二牺牲绝缘层280'可以是具有通过后续工艺被替换为第二栅电极230(参见图2A)的部分的层。第二牺牲绝缘层280'可以由与第二层间绝缘层220的材料不同的材料形成，并且可以由可以在特定蚀刻条件下相对于第二层间绝缘层220具有蚀刻选择性而被蚀刻的材料形成。例如，第二层间绝缘层220可以由氧化硅形成，并且第二牺牲绝缘层280'可以由选自硅、氧化硅、碳化硅和氮化硅并且与第二层间绝缘层220的材料不同的材料形成。第二层间绝缘层220和第二牺牲绝缘层280'的厚度及其构成层的数目可以从所示的厚度和所示的构成层的数目进行各种改变。
第一上绝缘层270可以在与第二层间绝缘层220的高度水平相对应的高度水平处由与第二层间绝缘层220相同的材料形成，并且第二上绝缘层280可以在与第二牺牲绝缘层280'的高度水平相对应的高度水平处由与第二牺牲绝缘层280'相同的材料形成。
在第二衬底101的单元阶梯区域CB上，可以使用掩模层对第二牺牲绝缘层280'重复执行光刻工艺和蚀刻工艺，使得位于上方的第二牺牲绝缘层280'比位于下方的第二牺牲绝缘层280'更短地延伸。因此，第二牺牲绝缘层280'可以具有阶梯形状，并且第二层间绝缘层120也可以具有阶梯形状。
在第二衬底101的外围区域CT上，可以使用掩模层对第二牺牲绝缘层280'重复执行光刻工艺和蚀刻工艺，使得位于上方的第二牺牲绝缘层280'比位于下方的第二牺牲绝缘层280'更短地延伸。因此，第二牺牲绝缘层280'可以具有阶梯形状，并且第一上绝缘层270也可以具有阶梯形状。第二牺牲绝缘层280'的阶梯形状和第二上绝缘层280的阶梯形状可以在同一工艺操作中形成，但不限于此，并且可以分别在不同的工艺操作中形成。
接下来，可以形成第二覆盖绝缘层290以覆盖第二初步堆叠结构PS2和第二初步虚设堆叠结构PD2。
参照图8D，可以形成穿透第一初步堆叠结构PS1和第二初步堆叠结构PS2的沟道结构CH以及穿透第一初步虚设堆叠结构PD1和第二初步虚设堆叠结构PD2的虚设沟道结构DCH。
可以在垂直牺牲结构VS1和VS2上各向异性地蚀刻第二初步堆叠结构PS2和第二初步虚设堆叠结构PD2以形成上沟道孔，并且可以去除通过上沟道孔暴露的垂直牺牲结构VS1和VS2。因此，可以形成包括上沟道孔和连接到上沟道孔的下沟道孔的沟道孔。
可以在沟道孔中形成沟道层140、栅极电介质层145、沟道绝缘层250和沟道焊盘155以形成沟道结构CH。当沟道结构CH包括外延层105时，可以使用选择性外延生长(SEG)工艺来形成外延层105。外延层105可以包括单个层或多个层。外延层105可以包括掺杂或未掺杂杂质的多晶硅、单晶硅、多晶锗或单晶锗。栅极电介质层145可以形成为具有均匀的厚度。沟道层140可以在沟道结构CH中形成在栅极电介质层145上。沟道绝缘层150可以形成为填充沟道结构CH，并且可以包括绝缘材料。沟道焊盘155可以由诸如多晶硅的导电材料形成。虚设沟道结构DCH可以在与形成沟道结构CH的工艺操作相同的工艺操作中形成，并且可以形成为具有与沟道结构CH的结构相同(或相似)的结构。
参照图8E，可以形成穿透初步堆叠结构PS1和PS2的第一分隔沟槽T1以及穿透初步虚设堆叠结构PD1和PD2的第二分隔沟槽T2，并且可以通过第一分隔沟槽T1和第二分隔沟槽T2去除牺牲绝缘层180'和280'的一部分以及第二下绝缘层180和第二上绝缘层280的一部分。
第一分隔沟槽T1可以形成在与第一分隔结构MS1(参见图1)相对应的区域中，并且可以是在X方向上延伸的沟槽的形式。第二分隔沟槽T2可以形成在与第二分隔结构MS2(参见图1)相对应的区域中，并且可以是在Y方向上延伸的沟槽的形式。可以相对于层间绝缘层120和220以及第一下绝缘层170和第一上绝缘层270使用例如各向同性蚀刻来选择性地去除牺牲绝缘层180'和280'以及第二下绝缘层180和第二上绝缘层280。因此，沟道结构CH的侧壁的一部分可以暴露在层间绝缘层120和220之间，并且虚设沟道结构DCH的侧壁的一部分可以暴露在第一下绝缘层170和第一上绝缘层270之间。可以去除牺牲绝缘层180'和280'以及第二下绝缘层180和第二上绝缘层280的一部分以形成水平开口OP1和OP2。
在该操作中，在去除牺牲绝缘层180'和280'的一部分以及第二下绝缘层180和第二上绝缘层280的一部分之前，可以通过第一分隔沟槽T1在单元阵列区域CA上将水平绝缘层110的一部分和栅极电介质层145的一部分替换为第一水平导电层102。水平绝缘层110可以保留在单元阶梯区域CB和外围区域CT上。因此，可以制造图3B至图3E的半导体器件。
参照图8F，可以在去除了牺牲绝缘层180'和280'的区域中形成栅电极130和230，可以在去除了第二下绝缘层180的一部分和第二上绝缘层280的一部分的区域中形成虚设栅电极130d和230d，并且可以在分隔沟槽T1和T2中形成分隔结构MS1和MS2。
栅电极130和230可以通过用导电材料填充去除了牺牲绝缘层180'和280'的区域来形成。栅电极130和230可以包括金属、多晶硅或金属硅化物材料。
接下来，可以通过用绝缘材料填充分隔沟槽T1和T2来形成分隔结构MS1和MS2。在形成分隔结构MS1和MS2之前，可以进一步执行去除形成在分隔沟槽T1和T2中的导电材料的工艺。
接下来，参照图2A，可以形成接触孔以穿透覆盖绝缘层190和290，并且可以在接触孔中沉积导电材料以形成接触插塞CNT和上接触插塞PL，并且可以形成连接到其的上互连件。结果，可以制造半导体器件10A。
图9是根据一些示例实施例的包括半导体器件的数据存储系统的示意图。
参照图9，数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。数据存储系统1000可以被配置为包括一个或多个半导体器件1100的存储装置或者包括存储装置的电子设备。例如，数据存储系统1000可以被配置为包括一个或多个半导体器件1100的固态硬盘(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备。
半导体器件1100可以被配置为非易失性存储器件，例如，上面参照图1至图7描述的NAND闪存器件。半导体器件1100可以包括第一结构1100F和位于第一结构1100F上的第二结构1100S。在一些示例实施例中，第一结构1100F可以设置为与第二结构1100S相邻。第一结构1100F可以被配置为包括译码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以被配置为包括位线BL、公共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2以及位于位线BL与公共源极线CSL之间的存储单元串CSTR的存储单元结构。
在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。在一些示例实施例中，下晶体管LT1和LT2的数目和上晶体管UT1和UT2的数目可以变化。
在一些示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括接地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在一些示例实施例中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT1中的至少一者可以用于擦除操作以使用GIDL现象擦除存储在存储单元晶体管MCT中的数据。
公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL以及第一栅极上线UL1和第二栅极上线UL2可以通过从第一结构1100F延伸到第二结构1100S的第一互连线1115电连接到译码器电路1110。位线BL可以通过从第一结构1100F延伸到第二结构1100S的第二互连线1125电连接到页面缓冲器1120。
在第一结构1100F中，译码器电路1110和页面缓冲器1120可以针对多个存储单元晶体管MCT当中的至少一个选定存储单元晶体管执行控制操作。译码器电路1110和页面缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F延伸到第二结构1100S的输入/输出互连线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。根据一些示例实施例，数据存储系统1000可以包括多个半导体器件1100。在这种情况下，控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据期望的(和/或可替代地预定的)固件运行，并且可以控制NAND控制器1220访问半导体器件1100。NAND控制器1220可以包括用于处理与半导体器件1100的通信的NAND接口1221。用于控制半导体器件1100的控制命令、要被写入在半导体器件1100的存储单元晶体管MCT中的数据、要从半导体器件1100的存储单元晶体管MCT读取的数据等可以通过NAND接口1221传送。主机接口1230可以提供数据存储系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令控制半导体器件1100。
图10是根据一些示例实施例的包括半导体器件的数据存储系统的示意性透视图。
参照图10，根据示例实施例的数据存储系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、一个或更多个半导体封装件2003以及DRAM 2004。半导体封装件2003和DRAM 2004可以通过形成在主基板2001上的互连图案2005连接到控制器2002。
主基板2001可以包括连接器2006，该连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数目和布置可以根据数据存储系统2000与外部主机之间的通信接口而变化。在一些示例实施例中，数据存储系统2000可以根据诸如通用串行总线(USB)、快速外围组件互连(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存存储的M-PHY(UFS)等的接口中的一种接口与外部主机通信。在一些示例实施例中，数据存储系统2000可以利用经由连接器2006从外部主机提供的电力运行。数据存储系统2000还可以包括将从外部主机提供的电力分配给控制器2002和半导体封装件2003的电源管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装2003中，或者可以从半导体封装2003读取数据，并且可以改善数据存储系统2000的运行速度。
DRAM 2004可以被配置为用于减轻半导体封装件2003、数据存储空间和外部主机之间的速度的差异的缓冲存储器。包括在数据存储系统2000中的DRAM 2004也可以运行为一种高速缓冲存储器，并且可以提供用于在半导体封装件2003的控制操作中临时存储数据的空间。当DRAM 2004被包括在数据存储系统2000中时，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以被配置为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以包括封装基板2100、位于封装基板2100上的半导体芯片2200、设置在每个半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400以及在封装基板2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以被配置为包括上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图9中的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括上面参照图1至图7描述的半导体器件。
在一些示例实施例中，连接结构2400可以被配置为将输入/输出焊盘2210电连接到上焊盘2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装基板2100的上焊盘2130。在一些示例实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者中，半导体芯片2200可以通过包括贯穿硅通路TSV的连接结构而非接合线类型的连接结构2400彼此电连接。
在一些示例实施例中，控制器2002和半导体芯片2200可以被包括在单个封装件中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主基板2001不同的中介(interposer)基板上，并且控制器2002和半导体芯片可以通过形成在中介基板上的布线彼此连接。
图11是根据一些示例实施例的半导体封装件的示意性截面图。将参照概念性地示出了沿着线III-III'截取的区域的图11来描述图10中的半导体封装件2003的示例实施例。
参照图11，在半导体封装件2003中，封装基板2100可以被配置为印刷电路板。封装基板2100可以包括封装基板主体部分2120、设置在封装基板主体部分2120的上表面上的上焊盘2130(参见图10)、设置在封装基板主体部分2120的下表面上或通过封装基板主体部分2120的下表面暴露的下焊盘2125以及在封装基板主体部分2120中将上焊盘2130电连接到下焊盘2125的内部布线2135。上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到如图10所示的数据存储系统2000的主基板2001的布线图案2005。
每个半导体芯片2200可以包括半导体衬底3010和依次堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括具有外围布线3110的外围电路区域。第二结构3200可以包括公共源极线3205、位于公共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的沟道结构3220和隔离区域3230、电连接到存储沟道结构3220的位线3240以及电连接到栅极堆叠结构3210的字线WL(参见图9)的栅极接触插塞。如上面参照图1至图2A所描述的，每个半导体芯片2200可以包括穿透堆叠结构GS1和GS2以在X方向上延伸的第一分隔结构MS1以及穿透虚设堆叠结构DS1和DS2以在Y方向上延伸的第二分隔结构MS2，如图11的放大图所示。每个半导体芯片2200的半导体器件可以包括上面参照图1至图7描述的半导体器件。在半导体封装件中，可以通过第一分隔结构MS1和第二分隔结构MS2控制堆叠结构的翘曲。
每个半导体芯片2200可以包括电连接到第一结构3100的外围布线3110并在第二结构3200内部延伸的贯通布线3245。贯通布线3245可以设置在栅极堆叠结构3210的外侧，并且还可以设置为穿透栅极堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围布线3110的输入/输出焊盘2210(参见图10)。
如上所述，可以设置分别在彼此相交的方向上延伸的第一分隔结构和第二分隔结构，以控制堆叠结构的翘曲。因此，可以提供具有改善的可靠性的半导体器件和包括该半导体器件的数据存储系统。
上面公开的一个或更多个元件可以包括处理电路或者以处理电路实现，该处理电路例如为：包括逻辑电路的硬件；硬件/软件组合，例如执行软件的处理器；或它们的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
虽然上面已经示出和描述了一些示例实施例，但是对于本领域普通技术人员显而易见的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
外围电路区域，所述外围电路区域包括第一衬底和位于所述第一衬底上的电路元件；和
存储单元区域，所述存储单元区域位于所述外围电路区域上，
所述存储单元区域包括：
第二衬底，所述第二衬底位于所述外围电路区域上，
存储堆叠结构，所述存储堆叠结构包括交替堆叠在所述第二衬底上的层间绝缘层和栅电极，
沟道结构，所述沟道结构在垂直方向上穿透所述存储堆叠结构，并且每个所述沟道结构包括电连接到所述第二衬底的沟道层，
第一分隔结构，所述第一分隔结构在所述垂直方向上穿透所述存储堆叠结构，
虚设堆叠结构，所述虚设堆叠结构与所述存储堆叠结构的至少一侧间隔开，
虚设沟道结构，和
第二分隔结构，
所述第一分隔结构在第一方向上延伸并且在第二方向上彼此间隔开，
所述虚设堆叠结构包括在所述垂直方向上彼此间隔开地堆叠在所述第二衬底上的第一绝缘层、位于所述第一绝缘层之间的第二绝缘层和具有与所述第二绝缘层的侧表面接触的侧表面的虚设栅电极，
所述虚设沟道结构在所述垂直方向上穿透所述虚设堆叠结构的所述第一绝缘层和所述虚设栅电极，
每一个所述虚设沟道结构包括虚设沟道层，
所述第二分隔结构在所述垂直方向上穿透所述虚设堆叠结构的所述第一绝缘层和所述虚设栅电极，
所述第二分隔结构在所述第二方向上延伸并且在所述第一方向上彼此间隔开，并且
所述第一方向和所述第二方向平行于所述第一衬底的上表面并且彼此相交。
2.根据权利要求1所述的半导体器件，其中，
所述栅电极由所述第一分隔结构分隔开并且在所述第一方向上延伸，并且
所述虚设栅电极由所述第二分隔结构分隔开并且在所述第二方向上延伸。
3.根据权利要求2所述的半导体器件，其中，
所述层间绝缘层由所述第一分隔结构分隔开并且在所述第一方向上延伸，并且
所述第一绝缘层由所述第二分隔结构分隔开并且在所述第二方向上延伸。
4.根据权利要求1所述的半导体器件，其中，
所述存储堆叠结构包括第一阶梯结构，在所述第一阶梯结构中，所述层间绝缘层和所述栅电极在所述第一方向上形成阶梯形状，
所述虚设堆叠结构包括第二阶梯结构，在所述第二阶梯结构中，所述第一绝缘层和所述第二绝缘层在所述第一方向上形成阶梯形状，并且
所述第一阶梯结构和所述第二阶梯结构彼此相邻并且彼此面对。
5.根据权利要求4所述的半导体器件，其中，
所述存储单元区域还包括分别在所述垂直方向上延伸的接触插塞，并且
所述接触插塞通过所述第一阶梯结构连接到所述栅电极。
6.根据权利要求4所述的半导体器件，其中，所述第一阶梯结构的形状不同于所述第二阶梯结构的形状。
7.根据权利要求4所述的半导体器件，其中，所述虚设栅电极中的至少一部分虚设栅电极限定所述第二阶梯结构的一部分。
8.根据权利要求1所述的半导体器件，其中，
所述存储单元区域还包括贯通接触插塞，
所述贯通接触插塞穿透所述第二衬底，并且
所述贯通接触插塞在所述垂直方向上延伸并且电连接到所述外围电路区域的所述电路元件。
9.根据权利要求1所述的半导体器件，其中，
所述存储堆叠结构的所述栅电极包括第一栅极组和位于所述第一栅极组上的第二栅极组，并且
每个所述沟道结构具有位于所述第一栅极组与所述第二栅极组之间的弯折部分。
10.根据权利要求9所述的半导体器件，其中，
所述虚设堆叠结构的所述虚设栅电极包括第一虚设栅极组和位于所述第一虚设栅极组上的第二虚设栅极组，并且
每个所述虚设沟道结构具有位于所述第一虚设栅极组与所述第二虚设栅极组之间的弯折区域。
11.根据权利要求9所述的半导体器件，其中，所述虚设堆叠结构的高度水平高于所述第一栅极组的高度水平。
12.根据权利要求1所述的半导体器件，其中，所述栅电极包括钨、钛、钽、铝、钼和钌中的至少一种。
13.根据权利要求1所述的半导体器件，其中，
所述第二分隔结构包括第一分隔图案和第二分隔图案，并且
所述第一分隔图案在所述第二方向上的长度不同于所述第二分隔图案在所述第二方向上的长度。
14.一种半导体器件，所述半导体器件包括：
衬底；
存储单元结构，所述存储单元结构位于所述衬底上，所述存储单元结构包括：
存储堆叠结构，所述存储堆叠结构包括交替堆叠在所述衬底上的层间绝缘层和栅电极，
沟道结构，所述沟道结构穿透所述存储堆叠结构并接触所述衬底，以及
第一分隔结构，所述第一分隔结构穿透所述存储堆叠结构并在第一方向上延伸，以在第二方向上将所述栅电极彼此分隔开；
虚设结构，所述虚设结构在所述衬底上位于所述存储单元结构的至少一侧，所述虚设结构包括：
虚设堆叠结构，所述虚设堆叠结构在所述衬底上与所述存储堆叠结构间隔开，
虚设沟道结构，所述虚设沟道结构穿透所述虚设堆叠结构，和
第二分隔结构，所述第二分隔结构穿透所述虚设堆叠结构，
所述虚设堆叠结构包括交替堆叠的第一绝缘层和虚设栅电极，并且
所述第二分隔结构在所述第二方向上延伸以在所述第一方向上将所述虚设栅电极彼此分隔开。
15.根据权利要求14所述的半导体器件，其中，
所述第一分隔结构在所述第二方向上彼此并排设置，并且
所述第二分隔结构在所述第一方向上彼此并排设置。
16.根据权利要求14所述的半导体器件，其中，所述第二分隔结构穿透所述虚设栅电极并接触所述衬底。
17.根据权利要求14所述的半导体器件，其中，
所述存储堆叠结构包括具有所述沟道结构的单元阵列区域，所述存储堆叠结构包括围绕所述单元阵列区域的单元阶梯区域，在所述单元阶梯区域中，所述栅电极在所述第一方向上形成台阶，并且
所述虚设堆叠结构包括阶梯区域，在所述阶梯区域中，所述第一绝缘层在所述第一方向上形成台阶。
18.根据权利要求17所述的半导体器件，其中，所述单元阶梯区域和所述阶梯区域在所述第一方向上彼此面对。
19.一种数据存储系统，所述数据存储系统包括：
半导体存储器件，所述半导体存储器件包括具有电路元件的外围电路区域、位于所述外围电路区域上的存储单元结构、在所述外围电路区域上位于所述存储单元结构的至少一侧的虚设结构以及电连接到所述电路元件的输入/输出焊盘；以及
控制器，所述控制器通过所述输入/输出焊盘电连接到所述半导体存储器件，并且被配置为控制所述半导体存储器件，
所述外围电路区域包括第一衬底，
所述电路元件位于所述第一衬底上，
所述存储单元结构包括存储堆叠结构，所述存储堆叠结构包括位于所述外围电路区域上的第二衬底、交替堆叠在所述第二衬底上的层间绝缘层和栅电极、穿透所述存储堆叠结构以接触所述第二衬底的沟道结构以及穿透所述存储堆叠结构的第一分隔结构，
所述第一分隔结构在第一方向上延伸，以在第二方向上将所述栅电极彼此分隔开，并且
所述虚设结构包括虚设堆叠结构和第二分隔结构，
所述虚设堆叠结构在所述第二衬底上与所述存储堆叠结构间隔开，
所述虚设堆叠结构包括交替堆叠的第一绝缘层和虚设栅电极、穿透所述虚设堆叠结构的虚设沟道结构和穿透所述虚设堆叠结构的第二分隔结构，
所述第二分隔结构在所述第二方向上延伸，以在所述第一方向上将所述虚设栅电极彼此分隔开。
20.根据权利要求19所述的数据存储系统，其中，
所述存储堆叠结构在所述第一方向上包括第一阶梯结构，并且
所述虚设堆叠结构在所述第一方向上包括第二阶梯结构，并且
所述第一阶梯结构和所述第二阶梯结构在所述第一方向上彼此面对。
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