KR20220099212A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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김익수
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박병선
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판; 상기 기판 상에 배치되는 메모리 셀 구조물; 및 상기 기판 상에서 상기 메모리 셀 구조물의 적어도 일 측에 배치되는 더미 구조물을 포함하고, 상기 메모리 셀 구조물은, 상기 기판 상에 교대로 적층되는 층간 절연층들 및 게이트 전극들을 포함하는 메모리 적층 구조물; 상기 메모리 적층 구조물을 관통하여 상기 기판과 접하는 채널 구조물들; 및 상기 메모리 적층 구조물을 관통하며, 제1 방향으로 연장되어 상기 게이트 전극들을 제2 방향에서 서로 분리시키는 제1 분리 구조물들을 포함하고, 상기 더미 구조물은, 상기 기판 상에서 상기 메모리 적층 구조물과 이격되어 배치되며, 교대로 적층된 제1 절연층들 및 더미 게이트 전극들을 포함하는 더미 적층 구조물; 상기 더미 적층 구조물을 관통하는 더미 채널 구조물들; 및 상기 더미 적층 구조물을 관통하며, 상기 제2 방향으로 연장되어 상기 더미 게이트 전극들을 상기 제1 방향에서 서로 분리시키는 제2 분리 구조물들을 포함할 수 있다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCOTR DEVICE AND DATA STORAGE SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역; 및 상기 주변 회로 영역 상에 배치되는 메모리 셀 영역을 포함하되, 상기 메모리 셀 영역은, 상기 주변 회로 영역 상의 제2 기판; 상기 제2 기판 상에 교대로 적층된 층간 절연층들 및 게이트 전극들을 포함하는 메모리 적층 구조물; 상기 메모리 적층 구조물을 수직 방향으로 관통하고, 상기 제2 기판에 전기적으로 연결되는 채널층을 각각 포함하는 채널 구조물들; 상기 메모리 적층 구조물을 상기 수직 방향으로 관통하며, 제1 방향으로 연장되고, 제2 방향에서 서로 이격되어 배치되는 제1 분리 구조물들; 상기 메모리 적층 구조물의 적어도 일 측으로부터 이격되어 배치되며, 상기 제2 기판 상에 상기 수직 방향으로 서로 이격되어 적층되는 제1 절연층들, 상기 제1 절연층들 사이의 제2 절연층들, 및 상기 제1 절연층들의 사이에서 상기 제2 절연층들의 측면들과 접하는 측면들을 갖는 더미 게이트 전극들을 포함하는 더미 적층 구조물; 상기 더미 적층 구조물의 상기 제1 절연층들 및 상기 더미 게이트 전극들을 상기 수직 방향으로 관통하며, 더미 채널층을 각각 포함하는 더미 채널 구조물들; 및 상기 더미 적층 구조물의 상기 제1 절연층들 및 상기 더미 게이트 전극들을 상기 수직 방향으로 관통하며, 상기 제2 방향으로 연장되고, 상기 제1 방향에서 서로 이격되어 배치되는 제2 분리 구조물들을 포함하고, 상기 제1 방향과 상기 제2 방향은 상기 제1 기판의 상면에 평행하며, 서로 교차할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판; 상기 기판 상에 배치되는 메모리 셀 구조물; 및 상기 기판 상에서 상기 메모리 셀 구조물의 적어도 일 측에 배치되는 더미 구조물을 포함하고, 상기 메모리 셀 구조물은, 상기 기판 상에 교대로 적층되는 층간 절연층들 및 게이트 전극들을 포함하는 메모리 적층 구조물; 상기 메모리 적층 구조물을 관통하여 상기 기판과 접하는 채널 구조물들; 및 상기 메모리 적층 구조물을 관통하며, 제1 방향으로 연장되어 상기 게이트 전극들을 제2 방향에서 서로 분리시키는 제1 분리 구조물들을 포함하고, 상기 더미 구조물은, 상기 기판 상에서 상기 메모리 적층 구조물과 이격되어 배치되며, 교대로 적층된 제1 절연층들 및 더미 게이트 전극들을 포함하는 더미 적층 구조물; 상기 더미 적층 구조물을 관통하는 더미 채널 구조물들; 및 상기 더미 적층 구조물을 관통하며, 상기 제2 방향으로 연장되어 상기 더미 게이트 전극들을 상기 제1 방향에서 서로 분리시키는 제2 분리 구조물들을 포함할 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 회로 소자들을 포함하는 주변 회로 영역, 상기 주변 회로 영역 상의 메모리 셀 구조물, 상기 주변 회로 영역 상에서 상기 메모리 셀 구조물의 적어도 일 측에 배치되는 더미 구조물, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고, 상기 주변 회로 영역은, 제1 기판 및 상기 제1 기판 상에 배치되는 상기 회로 소자들을 포함하고, 상기 메모리 셀 구조물은, 상기 주변 회로 영역 상의 제2 기판, 상기 제2 기판 상에 교대로 적층되는 층간 절연층들 및 게이트 전극들을 포함하는 메모리 적층 구조물; 상기 메모리 적층 구조물을 관통하여 상기 제2 기판과 접하는 채널 구조물들; 및 상기 메모리 적층 구조물을 관통하며, 제1 방향으로 연장되어 상기 게이트 전극들을 제2 방향에서 서로 분리시키는 제1 분리 구조물들을 포함하고, 상기 더미 구조물은, 상기 제2 기판 상에서 상기 메모리 적층 구조물과 이격되어 배치되며, 교대로 적층된 제1 절연층들 및 더미 게이트 전극들을 포함하는 더미 적층 구조물; 상기 더미 적층 구조물을 관통하는 더미 채널 구조물들; 및 상기 더미 적층 구조물을 관통하며, 상기 제2 방향으로 연장되어 상기 더미 게이트 전극들을 상기 제1 방향에서 서로 분리시키는 제2 분리 구조물들을 포함할 수 있다.
서로 교차하는 방향으로 각각 연장되는 제1 분리 구조물 및 제2 분리 구조물을 배치함으로써, 적층 구조물의 워피지를 제어하여 신뢰성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 3a 내지 도 3e는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 단면도들이다.
도 4a 내지 도 4d는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8a 내지 도 8f는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 11은 예시적인 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2a는 도 1의 절단선 I-I' 및 II-II'를 따른 단면들을 도시한다.
도 1 및 도 2a를 참조하면, 반도체 장치(10A)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(CELL) 상에 배치될 수 있다. 예시적인 실시예에서, 이와 반대로 메모리 셀 영역(CELL)이 주변 회로 영역(PERI)의 아래에 배치될 수도 있다.
주변 회로 영역(PERI)은 제1 기판(11), 제1 기판(11) 상에 배치된 회로 소자들(20), 회로 콘택 플러그들(70) 및 회로 배선 라인들(80)을 포함할 수 있다.
제1 기판(11)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(11)은 반도체 웨이퍼 상에 다수의 반도체 장치를 분리하는 과정에서 형성된 엣지 영역을 포함할 수 있다. 예시적인 실시예에서, 상기 엣지 영역에 인접한 영역 상에 습기 산화 배리어(Moisture Oxidation Barrier) 구조물 및/또는 크랙 스탑(Crack Stop) 구조물이 배치될 수 있다. 제1 기판(11)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. x 방향과 y 방향은 제1 기판(11)의 상면에 평행하며, 서로 교차할 수 있다. 제1 기판(11)은 도 2a에 도시된 것과 같이, 별도의 소자 분리층들(15)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물들을 포함하는 소스/드레인 영역들(30)이 배치될 수 있다.
회로 소자들(20)은 트랜지스터를 포함할 수 있다. 회로 소자들(20) 중 트랜지스터는 회로 게이트 유전층(22), 스페이서층(24) 및 회로 게이트 전극(25)을 포함할 수 있다. 회로 게이트 전극(25)의 양 측에서 제1 기판(11) 내에는 소스/드레인 영역들(30)이 배치될 수 있다. 스페이서층(24)은 회로 게이트 전극(25)의 측면 상에 배치될 수 있다.
주변 영역 절연층(90)이 제1 기판(11) 및 회로 소자들(20) 상에 배치될 수 있다. 회로 콘택 플러그들(70)은 주변 영역 절연층(90)의 일부를 관통하여 회로 소자들(20) 또는 소스/드레인 영역들(30)에 연결될 수 있다. 회로 콘택 플러그들(70)에 의해 회로 소자(20) 또는 소스/드레인 영역들(30)에 전기적 신호가 인가될 수 있다. 회로 배선 라인들(80)은 회로 콘택 플러그들(70)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
메모리 셀 영역(CELL)은, 제2 기판(101), 메모리 셀 구조물(MC1, MC2) 및 더미 구조물(ED)을 포함할 수 있다. 더미 구조물(ED)은 메모리 셀 구조물(MC1, MC2)의 적어도 일 측에서 메모리 셀 구조물(MC1, MC2)과 이격되어 배치될 수 있다. 메모리 셀 영역(CELL)은 기판 절연층(109), 캡핑 절연층(190, 290), 상부 콘택 플러그(PL), 콘택 플러그(CNT), 및 상부 배선들(UP)을 더 포함할 수 있다.
제2 기판(101)은 주변 회로 영역(PERI) 상에 배치될 수 있다. 제2 기판(101)은 셀 영역(CR) 및 주변 영역(CT)을 가질 수 있다. 셀 영역(CR)은 채널 구조물들(CH)이 배치되어 메모리 셀들이 제공되는 셀 어레이 영역(CA) 및 상기 메모리 셀들의 게이트 전극들(130, 230)을 상부 배선들(UP)과 연결하기 위한 셀 계단 영역(CB)을 포함할 수 있다. 셀 계단 영역(CB) 상에서, 상기 메모리 셀들의 게이트 전극들(130, 230)이 계단 형태를 이루며 연장될 수 있다. 셀 계단 영역(CB)은 적어도 일 방향, 예를 들어, x 방향에서 셀 어레이 영역(CA)의 적어도 일 단에 배치되거나, 또는 셀 어레이 영역(CA)의 가장자리를 따라 배치될 수 있다.
제2 기판(101)은 실리콘 층을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 예를 들어, 제2 기판(101)은 n형의 도전형을 갖는 실리콘 층을 포함할 수 있다. 제2 기판(101)은 n형의 도전형을 갖는 다결정 실리콘 층을 포함할 수 있다. 예시적인 실시예들에서, 제2 기판(101)은 제1 기판(11)보다 얇은 두께를 가질 수 있으나, 이에 한정되지는 않는다. 기판 절연층(109)은 제2 기판(101)의 일부를 관통하도록 배치될 수 있다.
메모리 셀 구조물(MC1, MC2)은 제2 기판(101) 상에서 서로 이격되어 나란하게 배치되는 제1 메모리 셀 구조물(MC1) 및 제2 메모리 셀 구조물(MC2)을 포함할 수 있다. 다만, 실시예들에서 메모리 셀 구조물(MC1, MC2)의 개수 및 배치 형태는 다양하게 변경될 수 있다. 이하, 하나의 메모리 셀 구조물(MC1)에 대해서 설명하기로 한다.
메모리 셀 구조물(MC1)은 메모리 적층 구조물(GS1, GS2), 채널 구조물들(CH) 및 제1 분리 구조물들(MS1)을 포함할 수 있다. 메모리 적층 구조물(GS1, GS2)은 제2 기판(101) 상의 제1 적층 구조물(GS1) 및 제1 적층 구조물(GS1) 상의 제2 적층 구조물(GS2)을 포함할 수 있다.
제1 적층 구조물(GS1)은 제2 기판(101) 상에 교대로 적층된 제1 층간 절연층들(120) 및 제1 게이트 전극들(130)을 포함할 수 있다. 제2 적층 구조물(GS2)은 제1 적층 구조물(GS1) 상에 교대로 적층된 제2 층간 절연층들(220) 및 제2 게이트 전극들(230)을 포함할 수 있다. 제1 적층 구조물(GS1)의 제1 게이트 전극들(130)은 제1 게이트 그룹을 이루고, 제2 적층 구조물(GS2)의 제2 게이트 전극들(230)은 제2 게이트 그룹을 이룰 수 있다.
게이트 전극들(130, 230)은 제2 기판(101) 상에 수직으로 이격되어 배치될 수 있다. 반도체 장치(10A)의 데이터 저장 용량에 따라서 상기 메모리 셀들을 이루는 게이트 전극들(130, 230)의 개수가 결정될 수 있다.
게이트 전극들(130, 230)은 셀 어레이 영역(CA) 상으로부터 셀 계단 영역(CB) 상으로 y 방향에서 서로 다른 길이로 연장되어 계단 형태의 제1 계단 구조(SR1)를 이룰 수 있다. 게이트 전극들(130, 230)은 제1 계단 구조(SR1)에 의해 y 방향을 따라 단부들이 낮아져, 하부의 게이트 전극이 상부의 게이트 전극보다 길게 연장되는 계단 형태를 이루며 층간 절연층들(120, 220)로부터 상부로 노출되는 패드 영역을 제공할 수 있다. 제1 계단 구조(SR1)가 제공되는 셀 계단 영역(CB)은 도 1에 도시된 것과 같이, 셀 어레이 영역(CA)의 x 방향을 따른 양 측에 배치될 수 있다. 게이트 전극들(130, 230)은 일정 개수, 예를 들어 두 개, 네 개, 또는 여섯 개의 게이트 전극들이 하나의 그룹을 이루어, x 방향을 따라 상기 그룹들 사이에 단차 구조를 형성할 수 있다. 게이트 전극들(130, 230)의 계단 구조는 실시예들에 따라 다양하게 변경될 수 있다.
게이트 전극들(130, 230)은 제1 분리 구조물(MS1)에 의해 일정 단위로 분리되도록 배치될 수 있다. 예를 들어, 게이트 전극들(130, 230)은 x 방향으로 연장되는 인접한 한 쌍의 제1 분리 구조물들(MS1)에 의해 y 방향에서 분리되어 x 방향으로 각각 연장될 수 있다. 인접하는 한 쌍의 제1 분리 구조물들(MS1) 사이에서 게이트 전극들(130, 230)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다.
게이트 전극들(130, 230)은 금속 물질, 예컨대 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 몰리브데넘(Mo) 및 루테늄(Ru) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 전극들(130, 230)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130, 230)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 상기 확산 방지막은 금속 질화물, 예를 들어 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120, 220)은 게이트 전극들(130, 230)의 사이에 각각 배치될 수 있다. 층간 절연층들(120, 230)도 게이트 전극들(130, 230)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 적어도 일 방향으로 연장되도록 배치될 수 있으며, 셀 계단 영역(CB) 상에서 게이트 전극들(130, 230)과 함께 제1 계단 구조(SR1)를 이룰 수 있다. 층간 절연층들(120, 230)도 게이트 전극들(130, 230)과 마찬가지로 x 방향으로 연장되는 인접한 한 쌍의 제1 분리 구조물들(MS1)에 의해 y 방향에서 분리되어 x 방향으로 각각 연장될 수 있다. 층간 절연층들(120, 220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제2 기판(101)의 셀 어레이 영역(CA) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 셀 계단 영역(CB)과 인접한 셀 어레이 영역(CA)의 단부 상 및 셀 계단 영역(CB) 상에, 실질적으로 메모리 셀 스트링을 이루지 않는 더미 채널들이 배치될 수 있다.
채널 구조물들(CH) 각각은 메모리 적층 구조물(GS1, GS2)을 수직 방향, 예를 들어 z 방향으로 관통하여 제2 기판(101)과 접촉하도록 배치될 수 있다. 채널 구조물들(CH)의 채널층(140)(도 3a 또는 도 3b 참조)은 제2 기판(101)과 전기적으로 연결될 수 있다. 채널 구조물들(CH) 각각은 제1 및 제2 게이트 전극들(130, 230)의 상기 제1 및 제2 게이트 그룹을 관통하는 하부 및 상부 채널 구조물들이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이 또는 변경에 의한 절곡부를 가질 수 있다. 상기 절곡부는 제1 게이트 전극들(130)의 상기 제1 게이트 그룹과 제2 게이트 전극들(230)의 상기 제2 게이트 그룹의 사이에 위치할 수 있다. 채널 구조물들(CH)의 구체적인 구조에 대해서는, 하기에 도 3a 및 도 3b를 참조하여 더욱 상세히 설명한다.
제1 분리 구조물들(MS1)은 도 2a에 도시된 것과 같이, 메모리 적층 구조물(GS1, GS2)을 수직 방향, 예를 들어 z 방향으로 관통할 수 있다. 제1 분리 구조물들(MS1)은 메모리 적층 구조물(GS1, GS2)의 게이트 전극들(130, 230)을 y 방향에서 분리시킬 수 있다. 제1 분리 구조물들(MS1)은 도 1에 도시된 것과 같이, 셀 어레이 영역(CA) 상에서 셀 계단 영역(CB) 상으로 x 방향을 따라 연장될 수 있다. 제1 분리 구조물들(MS1)은 y 방향에서 서로 이격되고, 서로 나란하게 배치될 수 있다. 제1 분리 구조물들(MS1)은 게이트 전극들(130, 230)을 z 방향을 따라 관통하여 제2 기판(101)과 접촉할 수 있다. 제1 분리 구조물들(MS1)은 제2 기판(101)의 상부를 일부 리세스하여 배치되거나, 제2 기판(101)의 상면에 접하도록 제2 기판(101) 상에 배치될 수 있다. 제1 분리 구조물들(MS1)은 절연성 물질, 예를 들어 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
더미 구조물(ED)은 더미 적층 구조물(DS1, DS2), 더미 채널 구조물들(DCH), 및 제2 분리 구조물들(MS2)을 포함할 수 있다. 더미 적층 구조물(DS1, DS2)은 제2 기판(101) 상의 제1 더미 적층 구조물(DS1) 및 제1 더미 적층 구조물(DS1) 상의 제2 더미 적층 구조물(DS2)을 포함할 수 있다. 더미 적층 구조물(DS1, DS2)은 메모리 적층 구조물(GS1, GS2)의 계단 구조 형성시 공정 산포를 줄이고, 주변 영역(CT) 상에서 평탄화 공정시 캡핑 절연층(190, 290)의 디싱(dishing) 현상을 줄이기 위해 도입될 수 있다. 더미 구조물(ED)은 도 1에 도시된 것과 같이, 메모리 셀 구조물(MC1)의 양 측면 영역들 상에 복수개로 배치될 수 있다.
제1 더미 적층 구조물(DS1)은 제2 기판(101) 상에 교대로 적층된 제1 하부 절연층들(170) 및 제2 하부 절연층들(180)을 포함할 수 있다. 제1 더미 적층 구조물(DS1)은 제1 하부 절연층들(170)의 사이에서 제2 하부 절연층들(180)의 측면들과 접하는 측면들을 갖는 제1 더미 게이트 전극들(130d)을 더 포함할 수 있다. 제2 더미 적층 구조물(DS2)은 제1 더미 적층 구조물(DS1) 상에 교대로 적층된 제1 상부 절연층들(270) 및 제2 상부 절연층들(280)을 포함할 수 있다. 제2 더미 적층 구조물(DS2)은 제1 상부 절연층들(270)의 사이에서 제2 상부 절연층들(280)의 측면들과 접하는 측면들을 갖는 제2 더미 게이트 전극들(230d)을 더 포함할 수 있다. 제1 더미 적층 구조물(DS1)의 제1 더미 게이트 전극들(130d)은 제1 더미 게이트 그룹을 이루고, 제2 더미 적층 구조물(DS2)의 제2 더미 게이트 전극들(230d)은 제2 더미 게이트 그룹을 이룰 수 있다.
제1 더미 적층 구조물(DS1)은 계단 형상의 단차들을 가질 수 있다. 예를 들어, 제2 하부 절연층들(180)은 x 방향에서 서로 다른 길이로 연장되어 제2 계단 구조(SR2a, SR2b)를 이룰 수 있다. 제1 하부 절연층들(170)은 제2 하부 절연층들(180)과 마찬가지로 제2 계단 구조(SR2a, SR2b)를 이룰 수 있다. 제1 및 제2 하부 절연층들(170, 180)은 제2 계단 구조(SR2a, SR2b)에 의해 더미 적층 구조물(DS1, DS2)의 x 방향을 따른 양 측을 향하여 단부들이 낮아지는 형태를 가질 수 있다.
제2 더미 적층 구조물(DS2)은 계단 형상의 단차들을 가질 수 있다. 예를 들어, 제2 상부 절연층들(280)은 x 방향에서 서로 다른 길이로 연장되어 제2 계단 구조(SR2a, SR2b)를 이룰 수 있다. 제1 상부 절연층들(270)은 제2 상부 절연층들(280)과 마찬가지로 계단 형태의 제2 계단 구조(SR2a, SR2b)를 이룰 수 있다.
제2 계단 구조(SR2a, SR2b)는 도 2a에 도시된 것과 같이, 더미 적층 구조물(DS1, DS2)의 x 방향을 따른 양 측에 배치될 수 있다. 예시적인 실시예에서, 더미 적층 구조물(DS1, DS2)의 y 방향을 따른 양 측에도 계단 구조가 형성될 수 있다. 제2 계단 구조(SR2a, SR2b) 중 일부(SR2a)는 셀 계단 영역(CB) 상의 제1 계단 구조(SR1)와 x 방향에서 마주하도록 배치될 수 있고, 다른 일부(SR2b)는 반도체 장치(10A)의 상기 엣지 영역과 마주하도록 배치될 수 있다. 예시적인 실시예에서, 제2 계단 구조(SR2a, SR2b)는 제1 계단 구조(SR1)와 다른 형상을 가질 수 있다. 예시적인 실시예에서, 더미 게이트 전극들(130d, 230d) 중 일부는 제2 계단 구조(SR2a, SR2b)의 일부를 이룰 수 있다.
제1 하부 절연층들(170)은 제2 기판(101) 상에 수직 방향, 예를 들어 z 방향으로 서로 이격되어 적층될 수 있다. 제1 하부 절연층들(170)은 제1 층간 절연층들(120)과 대응되는 높이 레벨에 위치할 수 있다. 제1 하부 절연층들(170)은 제1 층간 절연층들(120)과 실질적으로 동일한 두께를 가질 수 있다. 제1 하부 절연층들(170)은 제1 층간 절연층들(120)과 동일한 물질을 포함하고, 제2 하부 절연층들(180)과 다른 물질을 포함할 수 있다.
제2 하부 절연층들(180)은 제2 기판(101) 상에 수직 방향, 예를 들어 z 방향으로 서로 이격되어 적층될 수 있다. 제2 하부 절연층들(180)은 제1 게이트 전극들(130)과 대응되는 높이 레벨에 위치할 수 있다. 제2 하부 절연층들(180)은 제1 게이트 전극들(130)과 실질적으로 동일한 두께를 가질 수 있다.
제1 상부 절연층들(270)은 제1 더미 적층 구조물(DS1) 상에 수직 방향, 예를 들어 z 방향으로 서로 이격되어 적층될 수 있다. 제1 상부 절연층들(270)은 제2 층간 절연층들(220)과 대응되는 높이 레벨에 위치할 수 있다. 제1 상부 절연층들(270)은 제2 층간 절연층들(220)과 실질적으로 동일한 두께를 가질 수 있다. 제1 상부 절연층들(270)은 제2 층간 절연층들(220)과 동일한 물질을 포함하고, 제2 상부 절연층들(280)과 다른 물질을 포함할 수 있다.
제2 상부 절연층들(280)은 제1 더미 적층 구조물(DS1) 상에 수직 방향, 예를 들어 z 방향으로 서로 이격되어 적층될 수 있다. 제2 상부 절연층들(280)은 제2 게이트 전극들(230)과 대응되는 높이 레벨에 위치할 수 있다. 제2 상부 절연층들(280)은 제2 게이트 전극들(230)과 실질적으로 동일한 두께를 가질 수 있다.
예시적인 실시예에서, 제1 및 제2 층간 절연층들(120, 220), 및 제1 하부 및 제1 상부 절연층들(170, 270)은 실리콘 산화물을 포함하고, 제2 하부 및 제2 상부 절연층들(180, 280)은 실리콘 질화물을 포함할 수 있다.
제1 더미 게이트 전극들(130d)은 제2 하부 절연층들(180)의 일부가 도전성 물질로 교체된 층들일 수 있다. 제1 더미 게이트 전극들(130d)은 제2 하부 절연층들(180)과 실질적으로 동일한 높이 레벨에 위치하며, 제2 하부 절연층들(180)과 실질적으로 동일한 두께를 가질 수 있다.
제2 더미 게이트 전극들(230d)은 제2 상부 절연층들(280)의 일부가 도전성 물질로 교체된 층들일 수 있다. 제2 더미 게이트 전극들(230d)은 제2 상부 절연층들(280)과 실질적으로 동일한 높이 레벨에 위치하며, 제2 상부 절연층들(280)과 실질적으로 동일한 두께를 가질 수 있다.
제1 및 제2 더미 게이트 전극들(130d, 230d)은 y 방향으로 연장되는 인접한 한 쌍의 제2 분리 구조물들(MS2)에 의해 x 방향에서 분리되어 y 방향으로 각각 연장될 수 있다. 제1 하부 및 제1 상부 절연층들(170, 270)도 y 방향으로 연장되는 인접한 한 쌍의 제2 분리 구조물들(MS2)에 의해 x 방향에서 분리되어 y 방향으로 각각 연장될 수 있다. 제1 및 제2 더미 게이트 전극들(130d, 230d)은 제1 및 제2 게이트 전극들(130, 230)과 동일한 물질을 포함할 수 있다.
더미 채널 구조물들(DCH) 각각은 더미 적층 구조물(DS1, DS2)을 수직 방향, 예를 들어 z 방향으로 관통할 수 있다. 더미 채널 구조물들(DCH) 각각은 제1 하부 절연층들(170) 및 제1 더미 게이트 전극들(130d)을 관통하는 하부 더미 채널 구조물 및 제1 상부 절연층들(270) 및 제2 더미 게이트 전극들(230d)을 관통하는 상부 더미 채널 구조물이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이 또는 변경에 의한 절곡부를 가질 수 있다. 상기 절곡부는 제1 더미 게이트 전극들(130d)의 상기 제1 더미 게이트 그룹과 제2 더미 게이트 전극들(230d)의 상기 제2 더미 게이트 그룹 사이에 위치할 수 있다. 더미 채널 구조물들(DCH)은 채널 구조물들(CH)과 실질적으로 동일하거나 유사한 구조를 가질 수 있다. 더미 채널 구조물들(DCH)의 구체적인 구조에 대해서는, 하기에 도 3a 및 도 3c를 참조하여 더욱 상세히 설명한다.
제2 분리 구조물들(MS2)은 도 2a에 도시된 것과 같이, 더미 적층 구조물(DS1, DS2)을 수직 방향, 예를 들어 z 방향으로 관통할 수 있다. 제2 분리 구조물들(MS2)은 더미 적층 구조물(DS1, DS2)의 더미 게이트 전극들(130d, 230d)을 x 방향에서 분리시킬 수 있다. 제2 분리 구조물들(MS2)은 도 1에 도시된 것과 같이, y 방향을 따라 연장될 수 있다. 제2 분리 구조물들(MS2)은 x 방향에서 서로 이격되고, 서로 나란하게 배치될 수 있다. 제2 분리 구조물들(MS2)은 더미 게이트 전극들(130d, 230d)을 z 방향을 따라 관통하여 제2 기판(101)과 접촉할 수 있다. 제2 분리 구조물들(MS2)은 제2 기판(101)의 상부를 일부 리세스하여 배치되거나, 제2 기판(101)의 상면에 접하도록 제2 기판(101) 상에 배치될 수 있다. 제2 분리 구조물들(MS2)은 제1 분리 구조물들(MS1)과 동일한 공정 단계에서 형성될 수 있으나, 이와 달리 제1 분리 구조물들(MS1)과 별도의 공정 단계에서 형성될 수 있다. 제2 분리 구조물들(MS2)은 절연성 물질, 예를 들어 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
제1 분리 구조물들(MS1)에 의해 분리된 게이트 전극들(130, 230)은 일 방향(x 방향)으로만 연장되므로, 반도체 장치의 제조 과정 또는 반도체 패키지의 제조 과정에서 적층 구조물은 워피지(warpage)에 취약할 수 있다. 본 발명에서, 제2 분리 구조물들(MS2)은 더미 적층 구조물(DS1, DS2)을 관통하며 제1 분리 구조물들(MS1)의 연장 방향과 다른 y 방향으로 연장되고, 더미 게이트 전극들(130d, 230d)은 y 방향으로 연장되므로, 일 방향에서만 취약한 적층 구조물의 워피지를 보상해줄 수 있다. 따라서, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
캡핑 절연층(190, 290)은 제1 적층 구조물(GS1) 및 제1 더미 적층 구조물(DS1)을 덮는 제1 캡핑 절연층(190) 및 제2 적층 구조물(GS2) 및 제2 더미 적층 구조물(DS2)을 덮는 제2 캡핑 절연층(290)을 포함할 수 있다. 제1 캡핑 절연층(190) 및 제2 캡핑 절연층(290)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
콘택 플러그들(CNT)은 셀 계단 영역(CB) 상에서 게이트 전극들(130, 230)과 각각 전기적으로 연결될 수 있다. 콘택 플러그들(CNT)은 셀 계단 영역(CB) 상에서 캡핑 절연층들(190, 290)을 관통하여 제1 계단 구조(SR1)를 통해 상부로 노출된 게이트 전극들(130, 230)과 각각 연결되도록 배치될 수 있다. 콘택 플러그들(CNT) 중 일부는 제2 기판(101)과 연결될 수 있다. 콘택 플러그들(CNT)은 상부에서 별도의 콘택 플러그들(PL)과 연결되어 상부 배선들(UP)과 연결될 수 있다. 콘택 플러그들(CNT)은 도전성 물질을 포함할 수 있다. 콘택 플러그들(CNT)은 제2 기판(101)을 관통하며, 수직 방향, 예를 들어 z 방향으로 연장되어 주변 회로 영역(PERI)의 회로 소자들(20)과 전기적으로 연결되는 관통 콘택 플러그들을 포함할 수 있다.
상부 콘택 플러그들(PL)은 셀 어레이 영역(CA) 상에서 채널 구조물들(CH)과 연결되고, 셀 계단 영역(CB) 상에서 콘택 플러그들(CNT)과 연결될 수 있다. 상부 콘택 플러그들(PL)은 채널 구조물들(CH)의 채널 패드들(155)과 연결될 수 있다. 상부 콘택 플러그들(PL) 상에 상부 배선들(UP)이 배치될 수 있다. 상부 콘택 플러그들(PL)은 도전성 물질을 포함할 수 있다.
상부 배선들(UP)은 메모리 셀 영역(CELL) 내의 메모리 셀들과 전기적으로 연결되는 배선 구조물을 구성할 수 있다. 상부 배선들(UP) 중 일부는 채널 구조물들(CH)과 연결되는 비트라인들을 포함할 수 있다. 상부 배선들(UP) 중 일부는 예를 들어, 게이트 전극들(130, 230)과 전기적으로 연결될 수 있다. 상기 배선 구조물을 구성하는 콘택 플러그들 및 배선 라인들의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 배선들(UP)은 상기 도전성 물질을 포함할 수 있다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2b는 도 2a에 대응하는 영역을 도시한다.
도 2b를 참조하면, 반도체 장치(10B)에서, 더미 구조물(ED)은 제1 더미 적층 구조물(DS1)을 포함하지 않고, 제2 더미 적층 구조물(DS2), 더미 채널 구조물들(DCH), 및 제2 분리 구조물들(MS2)을 포함할 수 있다. 제2 더미 적층 구조물(DS2)은 제1 게이트 전극들(130)의 상기 제1 게이트 그룹보다 높은 레벨에 배치될 수 있다. 더미 채널 구조물(DCH)의 하부 더미 채널 구조물은 제1 캡핑 절연층(190)을 관통하고, 상부 더미 채널 구조물은 제2 더미 적층 구조물(DS2)을 관통할 수 있다.
도 2c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2c는 도 2a에 대응하는 영역을 도시한다.
도 2c를 참조하면, 반도체 장치(10C)에서, 더미 구조물(ED)은 제1 더미 적층 구조물(DS1)을 포함하지 않고, 제2 더미 적층 구조물(DS2), 더미 채널 구조물들(DCH), 및 제2 분리 구조물들(MS2)을 포함할 수 있다. 더미 채널 구조물(DCH)은 채널 구조물(CH)과 달리 제2 더미 적층 구조물(DS2)을 관통하고, 제1 캡핑 절연층(190)의 상부 영역을 일부 리세스할 수 있다.
도 3a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 단면도이다. 도 3a는 도 2a의 'A' 영역에 대응하는 영역을 확대하여 도시한다.
도 3a를 참조하면, 채널 구조물(CH)은 채널층(140), 채널 절연층(150), 채널 패드(155), 게이트 유전층(145), 및 에피택셜층(105)을 포함할 수 있다. 상기 하부 채널 구조물과 상기 상부 채널 구조물의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 절연층(150)은 서로 연결된 상태일 수 있다. 더미 채널 구조물(DCH)도 도 3a의 채널 구조물(CH)과 유사한 구조를 가질 수 있다.
채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 에피택셜층(105)과 연결되어 제2 기판(101)과 전기적으로 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
채널 구조물(CH)에서 채널층(140)의 상부에는 채널 패드(155)가 배치될 수 있다. 채널 패드(155)는 채널 절연층(150)의 하면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(155)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130, 230)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 정보 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 정보 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물또는 이들의 조합을 포함할 수 있다. 상기 정보 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
에피택셜층(105)은 채널 구조물(CH)의 하단에서 제2 기판(101)의 상면 상에 배치되며, 적어도 하나의 제1 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(105)은 채널층(140)과 연결될 수 있다. 에피택셜층(105)은 제2 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(105)과 하부 게이트 전극(130) 사이에 절연층(107)이 배치될 수 있다. 예시적인 실시예들에서, 에피택셜층(105)은 생략될 수도 있으며, 이 경우, 채널층(140)은 제2 기판(101)과 직접 연결되거나 제2 기판(101) 상의 별도의 도전층과 연결될 수 있다.
도 3b 내지 도 3e는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 단면도들이다. 도 3b 내지 도 3e는 도 2a의 'A', 'B', 'C', 및 'D' 영역에 대응하는 영역을 확대하여 각각 도시한다.
도 3b 내지 도 3e를 참조하면, 제1 및 제2 수평 도전층들(102, 104)이 제2 기판(101)의 셀 어레이 영역(CA)의 상면 상에 순차적으로 적층되어 배치될 수 있다. 도시되지 않았으나, 제1 수평 도전층(102)은 제2 기판(101)의 셀 계단 영역(CB) 상으로 연장되지 않고, 제2 수평 도전층(104)은 셀 계단 영역(CB) 상으로 연장될 수 있다.
제1 수평 도전층(102)은 반도체 장치의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 3b에 도시된 것과 같이, 제1 수평 도전층(102)은 채널 구조물(CH)의 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 도 3c에 도시된 것과 같이, 더미 채널 구조물(DCH)의 더미 채널층(140d)은 수평 절연층(110)에 의해 둘러싸일 수 있다.
제2 수평 도전층(104)은, 제1 수평 도전층(102) 및 수평 절연층(110)이 배치되지 않는 일부 영역들에서 제2 기판(101)과 접촉할 수 있다. 제2 수평 도전층(104)은 상기 영역들에서 제1 수평 도전층(102) 또는 수평 절연층(110)의 단부를 덮으며 절곡되어 제2 기판(101) 상으로 연장될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 제1 및 제2 수평 도전층들(102, 104)은 모두 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 예시적인 실시예들에서, 제2 수평 도전층(104)은 절연층으로 대체될 수 있다.
수평 절연층(110)은 셀 계단 영역(CB)의 적어도 일부 상에서 제1 수평 도전층(102)과 나란하게 제2 기판(101) 상에 배치될 수 있다. 수평 절연층(110)은, 제2 기판(101)의 셀 계단 영역(CB) 상 및 주변 영역(CT) 상에 순차적으로 적층된 제1 내지 제3 수평 절연층들(111, 112, 113)을 포함할 수 있다. 수평 절연층(110)은 반도체 장치(10A)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다. 수평 절연층(110)은 주변 영역(CT) 상에서 제2 기판(101)의 일부를 덮도록 배치될 수 있다.
수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 및 제3 수평 절연층들(111, 113)과 제2 수평 절연층(112)은 서로 다른 절연 물질을 포함할 수 있다. 제1 및 제3 수평 절연층들(111, 113)은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 제1 및 제3 수평 절연층들(111, 113)은 층간 절연층들(120, 220)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 희생 절연층들(118, 218)과 동일한 물질로 이루어질 수 있다.
도 3c에 도시된 것과 같이, 더미 채널 구조물들(DCH)은 더미 채널층(140d), 더미 게이트 유전층(145d), 더미 채널 절연층(150d), 및 채널 패드(155)를 포함할 수 있다. 더미 채널 구조물들(DCH)은 채널 구조물들(CH)과 달리, 수평 절연층(110)을 관통하여 제2 기판(101)과 접하도록 배치될 수 있다.
도 3d에 도시된 것과 같이, 제1 분리 구조물(MS1)은 제1 및 제2 수평 도전층들(102, 104)을 수직 방향, 예를 들어 z 방향으로 관통하도록 배치될 수 있다. 도 3e에 도시된 것과 같이, 제2 수평 도전층(104)은 수평 절연층(110)의 단부를 덮으며 절곡되어 제2 기판(101)과 접하도록 배치될 수 있다. 제2 분리 구조물(MS2)은 제2 기판(101)과 접하는 제2 수평 도전층(104)을 z 방향으로 관통하도록 배치될 수 있다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 4a를 참조하면, 반도체 장치(10D)에서, 제2 분리 구조물들(MS2a)이 y 방향을 따라 단속적으로 배치될 수 있다. 예를 들어, 제2 분리 구조물들(MS2a)은 x 방향에서 이격되어 나란히 배치되고, y 방향에서도 이격되어 배치될 수 있다. 제2 분리 구조물들(MS2a)이 y 방향에서 이격된 일부 영역으로 더미 게이트 전극들(130d, 230d)이 연장될 수 있다. 이는, 제2 분리 구조물들(MS2a)의 개구들로부터 제2 하부 및 제2 상부 절연층들(180, 280)의 일부가 제거되고, 상기 제거된 영역에 도전성 물질이 채워짐으로써 형성될 수 있다.
도 4b를 참조하면, 반도체 장치(10E)에서, 더미 구조물(EDa)이 메모리 셀 구조물(MC1, MC2)의 세 개의 측면 영역을 둘러싸도록 배치될 수 있다. 예를 들어, 더미 구조물(EDa)은 제1 메모리 셀 구조물(MC1)의 x 방향을 따른 양 측에 배치되며, 제1 메모리 셀 구조물(MC1)의 y 방향을 따른 일 측에도 배치될 수 있다. 제2 분리 구조물들(MS2)은 y 방향에서 길이가 서로 다른 제1 분리 패턴(S1) 및 제2 분리 패턴(S2)을 포함할 수 있다. 제1 분리 패턴(S1)은 메모리 셀 구조물(MC1)의 x 방향을 따른 양 측에 복수개로 배치되고, 제2 분리 패턴(S2)은 메모리 셀 구조물(MC1)의 y 방향을 따른 일 측에 복수개로 배치될 수 있다. 제1 분리 패턴(S1)은 제2 분리 패턴(S2) 보다 y 방향에서 긴 길이를 가질 수 있다.
도 4c를 참조하면, 반도체 장치(10F)에서, 더미 구조물(EDb)이 메모리 셀 구조물(MC1, MC2)을 완전히 둘러싸는 울타리 형태로 배치될 수 있다. 예를 들어, 더미 구조물(EDb)은 제1 메모리 셀 구조물(MC1)의 x 방향을 따른 양 측에 배치되며, 제1 메모리 셀 구조물(MC1)의 y 방향을 따른 양 측에도 배치될 수 있다. 제2 분리 구조물들(MS2)은 도 4b의 실시예와 유사하게, 제1 및 제2 분리 패턴(S1, S2)을 포함할 수 있다.
도 4d를 참조하면, 반도체 장치(10G)에서, 제1 및 제2 메모리 셀 구조물(MC1, MC2)이 서로 인접하게 배치되고, 더미 구조물(EDc1)이 제1 메모리 셀 구조물(MC1)과 나란히 배치될 수 있다. 다른 더미 구조물들(EDc2)이 제1 및 제2 메모리 셀 구조물(MC1, MC2), 더미 구조물(EDc1)과 이격되어 제1 및 제2 메모리 셀 구조물(MC1, MC2)의 y 방향을 따른 양 측으로 나란하게 배치될 수 있다. 제2 분리 구조물들(MS2)은 도 4b의 실시예와 유사하게, 제1 및 제2 분리 패턴(S1, S2)을 포함할 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 5는 도 2a에 대응하는 영역을 도시한다.
도 5를 참조하면, 반도체 장치(10H)는, 주변 영역(CT)에서 제2 기판(101)을 관통하는 관통 콘택 플러그들(TH)을 더 포함할 수 있다. 관통 콘택 플러그들(TH)은 더미 적층 구조물(DS1, DS2)의 절연층들(170, 180, 270, 280) 중 적어도 일부를 관통할 수 있다. 기판 절연층(109)이 관통 콘택 플러그들(TH)의 측면들의 일부를 둘러쌀 수 있다. 기판 절연층(109)은 제2 기판(101)의 일부를 제거한 영역에 절연막을 형성한 후, 평탄화 공정을 수행함으로써 형성될 수 있다. 기판 절연층(109)은 상기 영역에 층간 절연층(120)을 이루는 물질과 동일한 물질을 채워 형성할 수 있다. 기판 절연층(109)의 배치는 실시예들에 따라 다양하게 변경될 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 6a 및 도 6b를 참조하면, 반도체 장치(10I, 10J)의 메모리 셀 영역(CELL)은 제3 적층 구조물(GS3) 및 제3 더미 적층 구조물(DS3)을 더 포함할 수 있다. 앞선 실시예들에서는, 메모리 셀 구조물의 적층 구조물들이 2단 구조인 경우를 도시하였으나, 도 6a 및 도 6b의 실시예들에서는 메모리 셀 구조물의 적층 구조물들이 3단 구조인 경우를 도시한다. 반도체 장치(10I, 10J)는 제3 캡핑 절연층(390) 및 연결 절연층(225)을 더 포함할 수 있다.
제3 적층 구조물(GS3)은 교대로 적층된 제3 층간 절연층(320) 및 제3 게이트 전극들(330)을 포함할 수 있다. 제3 층간 절연층들(320)은 제1 및 제2 층간 절연층들(120, 220)에 대한 설명을, 제3 게이트 전극들(330)은 제1 및 제2 게이트 전극들(130, 230)에 대한 설명을 인용하기로 한다.
제3 더미 적층 구조물(DS3)은 제1 및 제2 더미 구조물들(DS1, DS2) 상에 배치될 수 있다. 제3 더미 적층 구조물(DS3)은 메모리 셀 구조물(MC1)의 제3 적층 구조물(MC3)과 이격되어 배치될 수 있다. 제3 더미 적층 구조물(DS3)은 제3 절연층들(370), 제4 절연층들(380), 및 제3 더미 게이트 전극들(330d)을 포함할 수 있다. 제3 더미 적층 구조물(DS3)은 제1 또는 제2 더미 적층 구조물(DS2)에 대한 설명을 인용하기로 한다.
채널 구조물들(CH), 제1 분리 구조물들(MS1)은 제1 내지 제3 메모리 셀 구조물들(MC1, MC2, MC3)을 관통하도록 배치될 수 있다. 상부 배선들(UP)은 제3 메모리 셀 구조물(MC3) 및 제3 캡핑 절연층(390) 상에 배치될 수 있다. 콘택 플러그들(CNT), 상부 콘택 플러그들(PL)은 제3 메모리 셀 구조물(MC3) 상에 배치되어 게이트 전극들(130, 230, 330) 및 채널 구조물들(CH)과 연결될 수 있다.
도 6b의 반도체 장치(10J)는 도 6a의 반도체 장치(10I)와 비교하여, 제1 더미 적층 구조물(DS1)을 포함하지 않고, 더미 채널 구조물들(DCH)이 제2 기판(101)과 접하지 않도록 배치될 수 있다. 더미 적층 구조물(DS1, DS2, DS3) 각각의 배치 유무 및 더미 채널 구조물들(DCH)의 형상은 실시예들에 따라 다양하게 변경될 수 있다.
본 발명은 메모리 셀 구조물의 적층 구조물들이 4단 이상의 멀티 스택(multi-stack) 구조를 갖는 실시예들에 대해서도 적용될 수 있다. 이 경우에도, 제2 분리 구조물들(MS2)은 더미 적층 구조물(DS1, DS2, DS3)을 z 방향으로 관통하며 y 방향으로 연장되도록 배치될 수 있다. 또한, 본 발명은 메모리 셀 구조물의 적층 구조물이 1단 구조를 갖는 실시예에도 적용될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7을 참조하면, 반도체 장치(10K)는 도 2a를 참조하여 상술한 제1 분리 구조물들(MS1) 및 제2 분리 구조물들(MS2)을 포함하는 메모리 셀 구조물(CELL)과 주변 회로 구조물(PERI)은 본딩 구조물을 통해 서로 접합될 수 있다. 반도체 장치(10K)의 메모리 셀 구조물(CELL)은 도 2a의 반도체 장치(10A)의 메모리 셀 구조물(CELL)을 상하반전시켜 도시되었으며, 상부 배선들(UP)과 연결되는 상부 본딩 구조물(60, 65)을 더 포함할 수 있다. 주변 회로 구조물(PERI)은 상부 본딩 구조물(60, 65)과 접합되며 회로 배선 라인들(80)과 연결되는 하부 본딩 구조물(50, 55)을 더 포함할 수 있다.
하부 본딩 구조물(50, 55)은 회로 배선 라인들(80)과 연결되는 하부 본딩 비아(50) 및 하부 본딩 비아(50)와 연결되는 하부 본딩 패드(55)를 포함할 수 있다. 상부 본딩 구조물(60, 65)은 상부 배선들(UP)과 연결되는 상부 본딩 비아(60) 및 상부 본딩 비아(60)와 연결되는 상부 본딩 패드(65)를 포함할 수 있다. 하부 본딩 구조물(50, 55) 및 상부 본딩 구조물(65, 65)은 각각 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 하부 본딩 패드(55) 및 상부 본딩 패드(65)는 주변 회로 구조물(PERI)과 메모리 셀 구조물(CELL)의 접합을 위한 본딩층으로 기능할 수 있다. 또한, 하부 본딩 패드(55) 및 상부 본딩 패드(65)는 주변 회로 구조물(PERI)과 메모리 셀 구조물(CELL) 사이의 전기적 연결 경로를 제공할 수 있다.
도 8a 내지 도 8f는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 8a를 참조하면, 제1 기판(11) 상에 회로 소자들(20) 및 회로 배선 구조물들을 포함하는 주변 회로 영역(PERI)을 형성하고, 주변 회로 영역(PERI)의 상부에 메모리 셀 영역이 제공되는 제2 기판(101)을 형성할 수 있다.
먼저, 회로 게이트 유전층(22)과 회로 게이트 전극(25)이 제1 기판(11) 상에 순차적으로 형성될 수 있다. 회로 게이트 유전층(22)은 실리콘 산화물로 형성되고, 회로 게이트 전극(25)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(22)과 회로 게이트 전극(25)의 양 측벽에 스페이서층(24) 및 소스/드레인 영역들(30)을 형성할 수 있다. 실시예들에 따라, 스페이서층(24)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(30)을 형성할 수 있다.
상기 하부 배선 구조물들 중 회로 콘택 플러그들(70)은 주변 영역 절연층(90)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(80)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(90)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(90)은 상기 하부 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 회로 배선 라인(80)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(20) 및 상기 하부 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 제2 기판(101)은 주변 영역 절연층(90) 상에 형성될 수 있다. 제2 기판(101)은 제1 기판(11)보다 작거나 제1 기판(11)과 동일한 크기로 형성될 수 있다.
본 단계에서, 제2 기판(101)을 관통하는 기판 절연층(109)을 형성할 수 있다. 기판 절연층(109)을 형성한 후, 평탄화 공정, 예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 더 수행할 수 있다.
도 8b를 참조하면, 제2 기판(101)의 셀 영역(CR) 상에 제1 층간 절연층들(120) 및 제1 희생 절연층들(180')을 교대로 적층하여 제1 예비 적층 구조물(PS1)을 형성하고, 제2 기판(101)의 주변 영역(CT) 상에 제1 하부 절연층들(170) 및 제2 하부 절연층들(180)을 교대로 적층하여 제1 예비 더미 적층 구조물(PD1)을 형성하고, 수직 희생 구조물(VS1, VS2)을 형성할 수 있다.
제1 희생 절연층들(180')은 후속 공정을 통해 일부가 제1 게이트 전극들(130)(도 2a 참조)로 교체되는 층일 수 있다. 제1 희생 절연층들(180')은 제1 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 제1 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 층간 절연층(120)은 실리콘 산화물로 형성될 수 있고, 제1 희생 절연층들(180')은 실리콘, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 제1 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 제1 층간 절연층들(120) 및 제1 희생 절연층들(180')의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다. 최상위 제1 희생 절연층들(180') 상에 연결 절연층(125)을 더 형성할 수 있다. 연결 절연층(125)은 제1 희생 절연층들(180')에 대하여 식각 선택성을 갖는 물질, 예를 들어, 제1 층간 절연층들(120)과 동일한 물질을 포함할 수 있다.
제1 하부 절연층들(170)은 제1 층간 절연층들(120)과 대응되는 높이 레벨에서, 제1 층간 절연층들(120)과 동일한 물질로 형성될 수 있고, 제2 하부 절연층들(180)은 제1 희생 절연층들(180')과 대응되는 높이 레벨에서, 제1 희생 절연층들(180')과 동일한 물질로 형성될 수 있다.
제2 기판(101)의 셀 계단 영역(CB) 상에서, 상위의 제1 희생 절연층들(180')이 하위의 제1 희생 절연층들(180')보다 짧게 연장되도록, 마스크층을 이용하여 제1 희생 절연층들(180')에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제1 희생 절연층들(128)은 계단 형상을 이룰 수 있고, 제1 층간 절연층들(120)도 계단 형상을 이룰 수 있다.
제2 기판(101)의 주변 영역(CT) 상에서, 상위의 제2 하부 절연층들(180')이 하위의 제2 하부 절연층들(180)보다 짧게 연장되도록, 마스크층을 이용하여 제2 하부 절연층들(180')에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제2 하부 절연층들(180')은 계단 형상을 이룰 수 있고, 제1 하부 절연층들(170)도 계단 형상을 이룰 수 있다. 제1 희생 절연층들(180')의 계단 형상과 제2 절연층들(180)의 계단 형상은, 동일한 공정 단계에서 형성될 수 있으나, 이에 한정되지는 않고, 다른 공정 단계에서 각각 형성될 수도 있다.
다음으로, 제1 예비 적층 구조물(PS1) 및 제1 예비 더미 적층 구조물(PD1)을 덮는 제1 캡핑 절연층(190)을 형성할 수 있다.
다음으로, 제1 예비 적층 구조물(PS1) 및 제1 예비 더미 적층 구조물(PD1)을 각각 관통하는 하부 채널 홀들을 형성한 후, 상기 하부 채널 홀들에 희생층을 형성하여 제1 및 제2 수직 희생 구조물들(VS1, VS2)을 각각 형성할 수 있다. 상기 희생층은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질일 수 있다.
본 단계에서, 도 3b 내지 도 3e의 반도체 장치를 제조하기 위하여, 제1 내지 제3 수평 절연층들(111, 112, 113)을 포함하는 수평 절연층(110) 및 제2 수평 도전층(104)을 형성할 수 있다. 제2 수평 절연층(112)은 제1 및 제3 수평 절연층(111, 113)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 제1 및 제3 수평 절연층(111, 113)은 실리콘 산화물로 형성되고, 제2 수평 절연층(112)은 실리콘 질화물로 형성될 수 있다. 제2 수평 도전층(104)은 반도체 물질로 형성될 수 있다.
도 8c를 참조하면, 제1 예비 적층 구조물(PS1) 상에 제2 층간 절연층들(220) 및 제2 희생 절연층들(280')을 교대로 적층하여 제2 예비 적층 구조물(PS2)을 형성하고, 제1 예비 더미 적층 구조물(PD1) 상에 제1 상부 절연층들(270) 및 제2 상부 절연층들(280)을 교대로 적층하여 제2 예비 더미 적층 구조물(PD2)을 형성할 수 있다.
제2 희생 절연층들(280')은 후속 공정을 통해 일부가 제2 게이트 전극들(230)(도 2a 참조)로 교체되는 층일 수 있다. 제2 희생 절연층들(280')은 제2 층간 절연층들(220)과 다른 물질로 이루어질 수 있으며, 제2 층간 절연층들(220)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 제2 층간 절연층(220)은 실리콘 산화물로 형성될 수 있고, 제2 희생 절연층들(280')은 실리콘, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 제2 층간 절연층(220)과 다른 물질로 이루어질 수 있다. 제2 층간 절연층들(220) 및 제2 희생 절연층들(280')의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
제1 상부 절연층들(270)은 제2 층간 절연층들(220)과 대응되는 높이 레벨에서, 제2 층간 절연층들(220)과 동일한 물질로 형성될 수 있고, 제2 상부 절연층들(280)은 제2 희생 절연층들(280')과 대응되는 높이 레벨에서, 제2 희생 절연층들(280')과 동일한 물질로 형성될 수 있다.
제2 기판(101)의 셀 계단 영역(CB) 상에서, 상위의 제2 희생 절연층들(280')이 하위의 제2 희생 절연층들(280')보다 짧게 연장되도록, 마스크층을 이용하여 제2 희생 절연층들(280')에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제2 희생 절연층들(280')은 계단 형상을 이룰 수 있고, 제2 층간 절연층들(120)도 계단 형상을 이룰 수 있다.
제2 기판(101)의 주변 영역(CT) 상에서, 상위의 제2 상부 절연층들(280')이 하위의 제2 상부 절연층들(280')보다 짧게 연장되도록, 마스크층을 이용하여 제2 상부 절연층들(280')에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제2 상부 절연층들(280')은 계단 형상을 이룰 수 있고, 제1 상부 절연층들(270)도 계단 형상을 이룰 수 있다. 제2 희생 절연층들(280')의 계단 형상과 제2 상부 절연층들(280)의 계단 형상은, 동일한 공정 단계에서 형성될 수 있으나, 이에 한정되지는 않고, 다른 공정 단계에서 각각 형성될 수도 있다.
다음으로, 제2 예비 적층 구조물(PS2) 및 제2 예비 더미 적층 구조물(PD2)을 덮는 제2 캡핑 절연층(290)을 형성할 수 있다.
도 8d를 참조하면, 제1 및 제2 예비 적층 구조물(PS1, PS2)을 관통하는 채널 구조물들(CH) 및 제1 및 제2 예비 더미 적층 구조물(PD1, PD2)을 관통하는 더미 채널 구조물들(DCH)을 형성할 수 있다.
먼저, 수직 희생 구조물(VS1, VS2) 상에서, 제2 예비 적층 구조물(PS2) 및 제2 예비 더미 적층 구조물(PD2)을 이방성 식각하여 상부 채널홀을 형성하고, 상기 상부 채널홀을 통해 노출된 수직 희생 구조물(VS1, VS2)을 제거할 수 있다. 이에 의해, 상기 하부 채널홀 및 상기 상부 채널홀이 연결된 채널홀이 형성될 수 있다.
상기 채널홀들 내에 채널층(140), 게이트 유전층(145), 채널 절연층(250), 및 채널 패드들(155)을 형성하여 채널 구조물들(CH)을 형성할 수 있다. 채널 구조물(CH)이 에피택셜층(105)을 포함하는 경우, 에피택셜층(105)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(105)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(105)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 게이트 유전층(145)은 균일한 두께를 가지도록 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 채널 패드들(155)은 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다. 더미 채널 구조물(DCH)은 채널 구조물(CH)과 동일한 공정 단계에서 형성될 수 있고 채널 구조물(CH)과 동일하거나 유사한 구조를 갖도록 형성될 수 있다.
도 8e를 참조하면, 예비 적층 구조물(PS1, PS2)을 관통하는 제1 분리 트렌치(T1) 및 예비 더미 적층 구조물(PD1, PD2)을 관통하는 제2 분리 트렌치(T2)를 형성하고, 제1 및 제2 분리 트렌치(T1, T2)를 통해, 희생 절연층들(180', 280') 및 제2 하부 및 제2 상부 절연층들(180, 280)의 일부를 제거할 수 있다.
제1 분리 트렌치(T1)는 제1 분리 구조물(MS1)(도 1 참조)에 대응되는 영역에 형성될 수 있으며, x 방향으로 연장되는 트렌치 형태를 가질 수 있다. 제2 분리 트렌치(T2)는 제2 분리 구조물(MS2)(도 1 참조)에 대응되는 영역에 형성될 수 있으며, y 방향으로 연장되는 트렌치 형태를 가질 수 있다. 희생 절연층들(180', 280') 및 제2 하부 및 제2 상부 절연층들(180, 280)은 예를 들어, 등방성 식각을 이용하여, 층간 절연층들(120, 220) 및 제1 하부 및 제1 상부 절연층들(170, 270)에 대하여 선택적으로 제거될 수 있다. 이에 따라, 층간 절연층들(120, 220)의 사이에서 채널 구조물들(CH)의 측벽들이 일부 노출될 수 있고, 제1 하부 및 제1 상부 절연층들(170, 270)의 사이에서 더미 채널 구조물들(DCH)의 측벽들이 일부 노출될 수 있다. 희생 절연층들(180', 280') 및 제2 하부 및 제2 상부 절연층들(180, 280)이 제거되어 수평 개구부들(OP1, OP2)이 형성될 수 있다.
본 단계에서, 희생 절연층들(180', 280') 및 제2 하부 및 제2 상부 절연층들(180, 280)의 일부를 제거하기 전에, 제1 분리 트렌치(T1)를 통해 셀 어레이 영역(CA) 상에서 수평 절연층(110)의 일부 및 게이트 유전층(145)의 일부를 제1 수평 도전층(102)으로 교체할 수 있다. 셀 계단 영역(CB) 및 주변 영역(CT) 상에서 수평 절연층(110)은 잔존할 수 있다. 이에 의해, 도 3b 내지 도 3e의 반도체 장치가 제조될 수 있다.
도 8f를 참조하면, 희생 절연층들(180', 280')이 제거된 영역에 게이트 전극들(130, 230)을 형성하고, 제2 하부 및 제2 상부 절연층들(180, 280)의 일부가 제거된 영역에 더미 게이트 전극들(130d, 230d)을 형성하고, 분리 트렌치(T1, T2) 내에 분리 구조물들(MS1, MS2)을 형성할 수 있다.
게이트 전극들(130, 230)은 희생 절연층들(180', 280')이 제거된 영역에 도전성 물질을 매립하여 형성할 수 있다. 게이트 전극들(130, 230)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
다음으로, 분리 트렌치(T1, T2) 내에 절연 물질을 채워 분리 구조물(MS1, MS2)을 형성할 수 있다. 분리 구조물(MS1, MS2)을 형성하기 전에, 분리 트렌치(T1, T2) 내에 형성된 도전성 물질을 제거하는 공정을 더 수행할 수 있다.
다음으로, 도 2a를 참조하면, 캡핑 절연층(190, 290)을 관통하는 콘택 홀들을 형성하고, 상기 콘택 홀들 내에 도전성 물질을 증착하여 콘택 플러그들(CNT) 및 상부 콘택 플러그들(PL)을 형성하고, 이와 연결되는 상부 배선들(UP)을 형성하여 반도체 장치(10A)를 제조할 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 9를 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 7을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(110F) 및 제1 구조물(110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(110F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 10은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 10을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 9의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 7를 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 11는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도들이다. 도 11 각각 도 10의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 10의 반도체 패키지(2003)를 절단선 Ⅲ-Ⅲ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 11을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 10 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 10과 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 9 참조)과 전기적으로 연결되는 게이트 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 2a를 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각은, 확대도에 도시된 것과 같이, 적층 구조물(GS1, GS2)을 관통하며 x 방향으로 연장되는 제1 분리 구조물(MS1)과 더미 적층 구조물(DS1, DS2)을 관통하며 y 방향으로 연장되는 제2 분리 구조물(MS2)을 포함할 수 있다. 반도체 칩들(2200) 각각의 반도체 장치는, 도 1 내지 도 7을 참조하여 상술한 반도체 장치를 포함할 수 있다. 제1 및 제2 분리 구조물(MS1, MS2)에 의해 반도체 패키지에서 적층 구조물의 워피지를 제어할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 10 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 DS1, DS2: 더미 적층 구조물
GS1, GS2: 적층 구조물 MS1, MS2: 분리 구조물
10: 반도체 장치 11: 제1 기판
20: 회로 소자들 30: 소스/드레인 영역들
70: 회로 콘택 플러그들 80: 회로 배선 라인들
101: 제2 기판 102: 제1 도전층
104: 제2 도전층 120: 제1 층간 절연층
130: 제1 게이트 전극 140: 채널층
145: 게이트 유전층 150: 채널 절연층
170: 제1 하부 절연층 180: 제2 하부 절연층
220: 제2 층간 절연층 230: 제2 게이트 전극
270: 제1 상부 절연층 280: 제2 상부 절연층

Claims (20)

  1. 제1 기판 및 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역; 및
    상기 주변 회로 영역 상에 배치되는 메모리 셀 영역을 포함하되,
    상기 메모리 셀 영역은,
    상기 주변 회로 영역 상의 제2 기판;
    상기 제2 기판 상에 교대로 적층된 층간 절연층들 및 게이트 전극들을 포함하는 메모리 적층 구조물;
    상기 메모리 적층 구조물을 수직 방향으로 관통하고, 상기 제2 기판에 전기적으로 연결되는 채널층을 각각 포함하는 채널 구조물들;
    상기 메모리 적층 구조물을 상기 수직 방향으로 관통하며, 제1 방향으로 연장되고, 제2 방향에서 서로 이격되어 배치되는 제1 분리 구조물들;
    상기 메모리 적층 구조물의 적어도 일 측으로부터 이격되어 배치되며, 상기 제2 기판 상에 상기 수직 방향으로 서로 이격되어 적층되는 제1 절연층들, 상기 제1 절연층들 사이의 제2 절연층들, 및 상기 제1 절연층들의 사이에서 상기 제2 절연층들의 측면들과 접하는 측면들을 갖는 더미 게이트 전극들을 포함하는 더미 적층 구조물;
    상기 더미 적층 구조물의 상기 제1 절연층들 및 상기 더미 게이트 전극들을 상기 수직 방향으로 관통하며, 더미 채널층을 각각 포함하는 더미 채널 구조물들; 및
    상기 더미 적층 구조물의 상기 제1 절연층들 및 상기 더미 게이트 전극들을 상기 수직 방향으로 관통하며, 상기 제2 방향으로 연장되고, 상기 제1 방향에서 서로 이격되어 배치되는 제2 분리 구조물들을 포함하고,
    상기 제1 방향과 상기 제2 방향은 상기 제1 기판의 상면에 평행하며, 서로 교차하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 게이트 전극들은 상기 제1 분리 구조물들에 의해 분리되어 상기 제1 방향으로 연장되고,
    상기 더미 게이트 전극들은 상기 제2 분리 구조물들에 의해 분리되어 상기 제2 방향으로 연장되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 층간 절연층들은 상기 제1 분리 구조물들에 의해 분리되어 상기 제1 방향으로 연장되고,
    상기 제1 절연층들은 상기 제2 분리 구조물들에 의해 분리되어 상기 제2 방향으로 연장되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 메모리 적층 구조물은, 상기 층간 절연층들 및 상기 게이트 전극들이 상기 제1 방향을 따라 계단 형상을 이루는 제1 계단 구조를 갖고,
    상기 더미 적층 구조물은, 상기 제1 절연층들 및 상기 제2 절연층들이 상기 제1 방향을 따라 계단 형상을 이루는 제2 계단 구조를 갖고,
    서로 인접한 상기 제1 계단 구조와 상기 제2 계단 구조는 서로 마주하도록 배치되는 반도체 장치.
  5. 제4 항에 있어서,
    상기 메모리 셀 영역은, 상기 수직 방향으로 연장되어 상기 제1 계단 구조를 통해 상기 게이트 전극들과 각각 연결되는 콘택 플러그들을 더 포함하는 반도체 장치.
  6. 제4 항에 있어서,
    상기 제1 계단 구조와 상기 제2 계단 구조는 서로 다른 형상을 갖는 반도체 장치.
  7. 제4 항에 있어서,
    상기 더미 게이트 전극들 중 일부는 상기 제2 계단 구조의 일부를 이루는 반도체 장치.
  8. 제1 항에 있어서,
    상기 메모리 셀 영역은, 상기 제2 기판을 관통하며, 상기 수직 방향으로 연장되어 상기 주변 회로 영역의 상기 회로 소자들과 전기적으로 연결되는 관통 콘택 플러그들을 더 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 메모리 적층 구조물의 상기 게이트 전극들은 제1 게이트 그룹 및 상기 제1 게이트 그룹 상의 제2 게이트 그룹을 포함하고,
    상기 채널 구조물들은 각각 상기 제1 게이트 그룹과 상기 제2 게이트 그룹의 사이에서 절곡부를 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 더미 적층 구조물의 상기 더미 게이트 전극들은 제1 더미 게이트 그룹 및 상기 제1 더미 게이트 그룹 상의 제2 더미 게이트 그룹을 포함하고,
    상기 더미 채널 구조물들은 각각 상기 제1 더미 게이트 그룹과 상기 제2 더미 게이트 그룹의 사이에서 절곡부를 포함하는 반도체 장치.
  11. 제9 항에 있어서,
    상기 더미 적층 구조물은 상기 제1 게이트 그룹보다 높은 레벨에 배치되는 반도체 장치.
  12. 제1 항에 있어서,
    상기 게이트 전극들은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 몰리브데넘(Mo) 및 루테늄(Ru) 중 적어도 하나를 포함하는 반도체 장치.
  13. 제1 항에 있어서,
    상기 제2 분리 구조물들은 상기 제2 방향에서 길이가 서로 다른 제1 분리 패턴 및 제2 분리 패턴을 포함하는 반도체 장치.
  14. 기판;
    상기 기판 상에 배치되는 메모리 셀 구조물; 및
    상기 기판 상에서 상기 메모리 셀 구조물의 적어도 일 측에 배치되는 더미 구조물을 포함하고,
    상기 메모리 셀 구조물은,
    상기 기판 상에 교대로 적층되는 층간 절연층들 및 게이트 전극들을 포함하는 메모리 적층 구조물;
    상기 메모리 적층 구조물을 관통하여 상기 기판과 접하는 채널 구조물들; 및
    상기 메모리 적층 구조물을 관통하며, 제1 방향으로 연장되어 상기 게이트 전극들을 제2 방향에서 서로 분리시키는 제1 분리 구조물들을 포함하고,
    상기 더미 구조물은,
    상기 기판 상에서 상기 메모리 적층 구조물과 이격되어 배치되며, 교대로 적층된 제1 절연층들 및 더미 게이트 전극들을 포함하는 더미 적층 구조물;
    상기 더미 적층 구조물을 관통하는 더미 채널 구조물들; 및
    상기 더미 적층 구조물을 관통하며, 상기 제2 방향으로 연장되어 상기 더미 게이트 전극들을 상기 제1 방향에서 서로 분리시키는 제2 분리 구조물들을 포함하는 반도체 장치.
  15. 제14 항에 있어서,
    상기 제1 분리 구조물들은 상기 제2 방향에서 서로 나란하게 배치되고,
    상기 제2 분리 구조물들은 상기 제1 방향에서 서로 나란하게 배치되는 반도체 장치.
  16. 제14 항에 있어서,
    상기 제2 분리 구조물들은 상기 더미 게이트 전극들을 관통하여 상기 기판과 접촉하는 반도체 장치.
  17. 제14 항에 있어서,
    상기 메모리 적층 구조물은 상기 채널 구조물들이 배치되는 셀 어레이 영역 및 상기 셀 어레이 영역을 둘러싸도록 배치되며, 상기 게이트 전극들이 상기 제1 방향에서 단차들을 갖는 셀 계단 영역을 갖고,
    상기 더미 적층 구조물은 상기 제1 절연층들이 상기 제1 방향에서 단차들을 갖는 계단 영역을 갖는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 방향에서, 상기 셀 계단 영역과 상기 계단 영역은 서로 마주하도록 배치되는 반도체 장치.
  19. 회로 소자들을 포함하는 주변 회로 영역, 상기 주변 회로 영역 상의 메모리 셀 구조물, 상기 주변 회로 영역 상에서 상기 메모리 셀 구조물의 적어도 일 측에 배치되는 더미 구조물, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 주변 회로 영역은, 제1 기판 및 상기 제1 기판 상에 배치되는 상기 회로 소자들을 포함하고,
    상기 메모리 셀 구조물은, 상기 주변 회로 영역 상의 제2 기판, 상기 제2 기판 상에 교대로 적층되는 층간 절연층들 및 게이트 전극들을 포함하는 메모리 적층 구조물; 상기 메모리 적층 구조물을 관통하여 상기 제2 기판과 접하는 채널 구조물들; 및 상기 메모리 적층 구조물을 관통하며, 제1 방향으로 연장되어 상기 게이트 전극들을 제2 방향에서 서로 분리시키는 제1 분리 구조물들을 포함하고,
    상기 더미 구조물은, 상기 제2 기판 상에서 상기 메모리 적층 구조물과 이격되어 배치되며, 교대로 적층된 제1 절연층들 및 더미 게이트 전극들을 포함하는 더미 적층 구조물; 상기 더미 적층 구조물을 관통하는 더미 채널 구조물들; 및 상기 더미 적층 구조물을 관통하며, 상기 제2 방향으로 연장되어 상기 더미 게이트 전극들을 상기 제1 방향에서 서로 분리시키는 제2 분리 구조물들을 포함하는 데이터 저장 시스템.
  20. 제19 항에 있어서,
    상기 메모리 적층 구조물은 상기 제1 방향에서 제1 계단 구조를 갖고,
    상기 더미 적층 구조물은 상기 제1 방향에서 제2 계단 구조를 갖고,
    상기 제1 방향에서 상기 제1 계단 구조와 상기 제2 계단 구조는 서로 마주하도록 배치되는 데이터 저장 시스템.
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