CN114256264A - 半导体装置和包括该半导体装置的数据存储系统 - Google Patents

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Abstract

提供了半导体装置和包括该半导体装置的数据存储系统。所述半导体装置包括存储器单元区域。存储器单元区域包括：存储器堆叠结构，包括第一堆叠结构和第二堆叠结构；多个沟道结构，垂直地穿透存储器堆叠结构并且连接到第二基底；至少一个第一虚设结构；以及至少一个第二虚设结构。第一虚设结构的至少一部分在竖直方向上不与第二虚设结构叠置。

Description

半导体装置和包括该半导体装置的数据存储系统
本申请要求于2020年9月25日在韩国知识产权局提交的第10-2020-0124633号韩国专利申请的优先权的权益，该韩国专利申请的全部公开内容出于所有目的通过引用包含于此。
技术领域
发明构思的各种示例实施例涉及一种半导体装置、包括半导体装置的数据存储系统和/或操作半导体装置的方法。
背景技术
在数据存储系统中，期望和/或需要能够存储高容量数据的半导体装置。因此，正在研究增加半导体装置的数据存储容量的方法。例如，作为用于增加半导体装置的数据存储容量的方法，已经提出了包括代替二维的三维布置的存储器单元的半导体装置。
发明内容
各种示例实施例提供具有改善的集成度和可靠性的半导体装置。
各种示例实施例提供包括具有改善的集成度和可靠性的半导体装置的数据存储系统。
根据至少一个示例实施例，一种半导体装置包括：外围电路区域，包括第一基底和位于第一基底上的多个电路元件；以及至少一个存储器单元区域，位于外围电路区域上，其中，所述至少一个存储器单元区包括：第二基底，位于外围电路区域上；存储器堆叠结构，包括第一堆叠结构和第二堆叠结构，第一堆叠结构包括交替地堆叠在第二基底上的多个第一栅电极和多个第一层间绝缘层，并且第二堆叠结构包括交替地堆叠在第一堆叠结构上的多个第二栅电极和多个第二层间绝缘层；多个沟道结构，垂直穿透存储器堆叠结构并且连接到第二基底，所述多个沟道结构均包括相应的沟道层；至少一个第一虚设结构，位于第二基底上，所述至少一个第一虚设结构与第一堆叠结构的至少一侧间隔开，并且所述至少一个第一虚设结构包括交替地堆叠的多个第一绝缘层和多个第二绝缘层；至少一个第二虚设结构，位于所述至少一个第一虚设结构上，所述至少一个第二虚设结构与第二堆叠结构的至少一侧间隔开，所述至少一个第二虚设结构包括交替地堆叠的多个第三绝缘层和多个第四绝缘层；并且所述至少一个第一虚设结构的至少一部分在竖直方向上不与至少一个第二虚设结构叠置。
根据至少一个示例实施例，一种半导体装置包括：外围电路区域，包括第一基底和设置在第一基底上的多个电路元件；第二基底，位于外围电路区域上；存储器单元结构，位于第二基底上；以及虚设结构，位于存储器单元结构的至少一侧上，虚设结构位于第二基底上，其中，存储器单元结构包括：第一堆叠结构，包括交替地堆叠在第二基底上的多个第一栅电极和多个第一层间绝缘层；第二堆叠结构，包括交替地堆叠在第一堆叠结构上的多个第二栅电极和多个第二层间绝缘层；以及多个沟道结构，穿透第一堆叠结构和第二堆叠结构，所述多个沟道结构连接到第二基底，其中，虚设结构包括：第一虚设结构，位于第二基底上，第一虚设结构与第一堆叠结构间隔开，并且第一虚设结构包括交替地堆叠的多个第一绝缘层和多个第二绝缘层；以及第二虚设结构，位于第二基底上，第二虚设结构与第二堆叠结构和第一虚设结构间隔开，第二虚设结构包括交替地堆叠的多个第三绝缘层和多个第四绝缘层，其中，第二虚设结构的侧表面之间的中心轴在平行于第二基底的上表面的至少一个方向上从第一虚设结构的侧表面之间的中心轴偏移。
根据至少一个示例实施例，一种数据存储系统包括半导体存储装置以及通过输入/输出垫电连接到半导体存储装置并控制半导体存储装置的控制器，半导体存储装置包括：外围电路区域，包括第一基底和设置在第一基底上的电路元件；第二基底，位于外围电路区域上；存储器单元结构，位于第二基底上；虚设结构，位于存储器单元结构的至少一侧上并且位于第二基底上；其中，存储器单元结构包括：第一堆叠结构，包括交替地堆叠在第二基底上的多个第一栅电极和多个第一层间绝缘层；第二堆叠结构，包括交替地堆叠在第一堆叠结构上的多个第二栅电极和多个第二层间绝缘层；以及多个沟道结构，穿透第一堆叠结构和第二堆叠结构，所述多个沟道结构连接到第二基底，其中，虚设结构包括：第一虚设结构，与第一堆叠结构间隔开并且位于第二基底上；以及第二虚设结构，位于第二基底上，第二虚设结构与第二堆叠结构和第一虚设结构间隔开，其中，第二虚设结构的侧表面之间的中心轴在平行于第二基底的上表面的至少一个方向上从第一虚设结构的侧表面之间的中心轴偏移。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解发明构思的示例实施例的以上和其它方面、特征及优点，在附图中：
图1是根据至少一个示例实施例的半导体装置的示意性平面图；
图2A和图2B是根据至少一个示例实施例的半导体装置的示意性剖视图；
图3A、图3B和图3C是根据至少一个示例实施例的半导体装置的示意性剖视图；
图4A是根据至少一个示例实施例的半导体装置的示意性平面图；
图4B和图4C是根据至少一个示例实施例的半导体装置的示意性剖视图；
图5A是根据至少一个示例实施例的半导体装置的示意性平面图；
图5B是根据至少一个示例实施例的半导体装置的示意性剖视图；
图6是根据至少一个示例实施例的半导体装置的示意性剖视图；
图7A、图7B和图7C是根据一些示例实施例的半导体装置的示意性剖视图；
图8A是根据至少一个示例实施例的半导体装置的示意性平面图；
图8B是根据至少一个示例实施例的半导体装置的示意性剖视图；
图9A和图9B是根据一些示例实施例的半导体装置的示意性平面图；
图10A和图10B是根据一些示例实施例的半导体装置的示意性剖视图；
图11A和图11B是根据一些示例实施例的半导体装置的示意性剖视图；
图12是根据至少一个示例实施例的半导体装置的示意性剖视图；
图13是根据至少一个示例实施例的半导体装置的示意性剖视图；
图14是示出根据至少一个示例实施例的制造半导体装置的方法的示意性平面图；
图15A、图15B、图15C和图15D是示出根据一些示例实施例的制造半导体装置的方法的示意性剖视图；
图16A是根据至少一个示例实施例的包括半导体装置的数据存储系统的示意图；
图16B是根据至少一个示例实施例的包括半导体装置的数据存储系统的示意性透视图；
图17是示出根据至少一个示例实施例的半导体封装件的示意性剖视图；以及
图18是示出根据至少一个示例实施例的半导体封装件的示意性剖视图。
具体实施方式
在下文中，将参照附图来描述各种示例实施例。
图1是根据至少一个示例实施例的半导体装置的示意性平面图。
图2A和图2B是根据一些示例实施例的半导体装置的示意性剖视图。图2A和图2B是分别示出沿着图1的线I-I'和线II-II'截取的剖面的示意性剖视图。
参照图1、图2A和图2B，半导体装置10可以包括至少一个存储器单元区域CELL和/或至少一个外围电路区域PERI等，但不限于此。存储器单元区域CELL可以在外围电路区域PERI上。相反，在至少一个示例实施例中，存储器单元区域CELL可以在外围电路区域PERI下方，但示例实施例不限于此。
外围电路区域PERI可以包括第一基底11、在第一基底11上的电路元件20、电路接触插塞70和/或电路布线80等，但不限于此，例如，可以包括更多或更少数量的构成组件。
第一基底11可以具有在X方向和Y方向上延伸的上表面。第一基底11可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体，或者换言之，第一基底11可以是半导体基底。
第一基底11可以具有中心区域C1和围绕中心区域C1的保护环区域C2，但示例实施例不限于此。保护环区域C2可以包括半导体装置10的边缘区域10eg。边缘区域10eg可以在分离半导体晶圆上的多个半导体装置的工艺期间形成。根据至少一个示例实施例，与划线区域中的结构相同的结构可以进一步在边缘区域10eg中。包括在湿气氧化阻挡结构和/或裂纹停止结构中的保护环结构GR可以在保护环区域C2中，但示例实施例不限于此。
在第一基底11中，可以形成分离的器件隔离层以限定有源区。包括杂质的一个或更多个源区/漏区30可以在有源区的一部分中。
电路元件20可以包括平面晶体管，但不限于此。每个电路元件20可以包括电路栅极介电层22、间隔层24和/或电路栅电极25等。源区/漏区30可以在电路栅电极25的两侧上在第一基底11中，但示例实施例不限于此。
外围区域绝缘层90可以在电路元件20上和/或在第一基底11上。电路接触插塞70可以穿透外围区域绝缘层90并且连接到源区/漏区30。可以使用电路接触插塞70将电信号施加到电路元件20。在未示出的区域中，电路接触插塞70还可以连接到电路栅电极25。电路布线80可以连接到电路接触插塞70，并且可以在多个层中，但不限于此。
存储器单元区域CELL可以包括第二基底101、存储器单元结构MC1和MC2以及/或者虚设结构DS1和DS2等，但示例实施例不限于此。虚设结构DS1和DS2可以在存储器单元结构MC1和MC2的至少一侧上与存储器单元结构MC1和MC2间隔开，或者换言之，多个虚设结构可以在存储器单元区域CELL中在与包括多个存储器单元结构的区域不同的区域中，并且多个虚设结构和/或多个存储器单元结构可以彼此间隔开。存储器单元区域CELL还可以包括多个盖绝缘层(诸如盖绝缘层190和290)、多个上绝缘层(诸如上绝缘层310、320和330)、多个接触插塞(诸如栅极接触插塞CP1、沟道接触插塞CP2)以及位线350和/或上布线355等，但示例实施例不限于此。
第二基底101可以具有单元区域CR和外围区域CT，但不限于此。单元区域CR可以包括其中形成有存储器单元的单元阵列区域CA以及用于将存储器单元的栅电极连接到上布线等的连接区域CB。外围区域CT可以是用于将外围电路区域PERI的电路元件20与单元区域CR的至少一侧上的上布线等连接的区域。连接区域CB可以在至少一个方向上(例如，在X方向上)在单元阵列区域CA的至少一端上，或者可以沿着单元阵列区域CA的边缘，但示例实施例不限于此。
第二基底101可以具有在X方向和Y方向上延伸的上表面。第二基底101(例如，第二半导体基底)可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。第二基底101可以由例如多晶硅等形成，并且可以包括杂质或者可以不包括杂质。
存储器单元结构MC1和MC2可以彼此间隔开并且可以在第二基底101上平行。然而，在至少一个示例实施例中，单元区域CR中的存储器单元结构MC1和MC2的数量和布置形式可以不同地改变，并且在数量上可以小于或大于图1、图2A和图2B中所示的数量。在下文中，将描述一个存储器单元结构MC1。
存储器单元结构MC1可以包括多个存储器堆叠结构(诸如存储器堆叠结构GS1和GS2等)、多个沟道结构CH、多个导电层(诸如第一导电层104和第二导电层105等)以及多个分离结构MS，但不限于此。存储器堆叠结构GS1和GS2可以包括在第二基底101上的第一堆叠结构GS1和在第一堆叠结构GS1上的第二堆叠结构GS2，但不限于此。
第一堆叠结构GS1可以包括交替地堆叠在第二基底101上的第一栅电极130和第一层间绝缘层120，但不限于此。第二堆叠结构GS2可以包括交替地堆叠在第一堆叠结构GS1上的第二栅电极230和第二层间绝缘层220，但不限于此。
第一栅电极130和第二栅电极230可以在第二基底101上垂直地间隔开。第一栅电极130和第二栅电极230可以包括一个或多个下栅电极、多个中间栅电极以及一个或多个上栅电极，但示例实施例不限于此。
一个或多个下栅电极可以包括地选择晶体管的栅电极和/或下擦除控制晶体管的栅电极，但不限于此。一个或多个上栅电极可以包括串选择晶体管的栅电极和/或上擦除控制晶体管的栅电极，但不限于此。下擦除控制晶体管和上擦除控制晶体管可以是利用使用栅极感应漏极泄漏(GIDL)现象等的擦除操作的晶体管。
多个中间栅电极可以是存储器单元晶体管等的栅电极。多个中间栅电极之中的上栅电极或下栅电极中的一些可以是虚设栅电极。可以根据半导体装置10的存储容量来确定包括在存储器单元中的第一栅电极130和第二栅电极230的数量，但示例实施例不限于此。
第一栅电极130和第二栅电极230在单元区域CR上堆叠以彼此垂直地间隔开，并且从单元阵列区域CA延伸到连接区域CB以具有不同的长度并形成具有台阶结构(例如，阶梯形状等)的台阶。第一栅电极130和第二栅电极230形成其中下栅电极以台阶结构比上栅电极延伸得远的台阶形状，并且可以提供从第一层间绝缘层120和第二层间绝缘层220等向上暴露的端部。
在至少一个示例实施例中，期望和/或预定数量的第一栅电极130和第二栅电极230(例如，两个、四个或六个栅电极等)形成一个栅极组，并且可以在栅极组之间形成台阶结构，但示例实施例不限于此。包括在一个栅极组中的栅电极也可以在Y方向上具有台阶结构，但不限于此。
如图2B中所示，第一栅电极130和第二栅电极230可以通过在X方向上延伸的一对分离结构MS与在Y方向上彼此相邻的第一栅电极130和第二栅电极230分离。换言之，栅电极130和230中的第一对栅电极可以与邻近于栅电极130和230中的第二对栅电极等的一对分离结构MS相邻。在该对分离结构MS之间的第一栅电极130和第二栅电极230可以形成一个存储器块，但是存储器块的范围不限于此。第一栅电极130和第二栅电极230中的一些(例如，包括在存储器单元中的第一栅电极130和第二栅电极230)可以在一个存储器块内形成一个层等。
第一栅电极130和第二栅电极230可以包括诸如钨(W)的金属材料，但不限于此。根据至少一个示例实施例，第一栅电极130和第二栅电极230可以包括多晶硅或金属硅化物材料。在至少一个示例实施例中，第一栅电极130和第二栅电极230还可以包括扩散阻挡层。例如，扩散阻挡层可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)等或其任何组合。
第一层间绝缘层120和第二层间绝缘层220可以分别在栅电极130和230之间。类似于第一栅电极130和第二栅电极230的情况，第一层间绝缘层120和第二层间绝缘层220也可以在垂直于第二基底101的上表面的方向上彼此间隔开，并且可以在至少一个方向上延伸。第一层间绝缘层120和第二层间绝缘层220可以包括诸如氧化硅或氮化硅等的绝缘材料。
每个沟道结构CH形成一个存储器单元串，并且可以彼此间隔开，同时在第二基底101的单元阵列区域CA上形成行和列，但不限于此。沟道结构CH可以形成网格图案和/或可以在一个方向上呈之字形形状，但示例实施例不限于此，并且沟道结构CH可以以其它期望的图案布置。沟道结构CH具有柱形状，并且可以具有倾斜的侧表面，该倾斜的侧表面根据期望的纵横比随着它们靠近第二基底101而变窄，但不限于此。在至少一个示例实施例中，基本不形成存储器单元串的虚设沟道可以在单元阵列区域CA的与连接区域CB相邻的一端上并且在连接区域CB中，但示例实施例不限于此。
沟道层140可以在沟道结构CH中。在沟道结构CH中，沟道层140可以形成为围绕沟道绝缘层150的环形形状，但是根据一些示例实施例，在没有沟道绝缘层150等的情况下，沟道层140可以具有柱形状，诸如圆柱体或棱柱形柱。沟道层140的下部可以连接到第一导电层104。沟道层140可以连接到第二基底101。沟道层140可以包括半导体材料，诸如多晶硅和/或单晶硅等，但不限于此。
沟道垫(pad，或称为“焊盘”或“焊垫”)155可以在沟道结构CH中的沟道层140上。沟道垫155可以覆盖沟道绝缘层150的上表面并且电连接到沟道层140。沟道垫155可以包括例如掺杂的多晶硅等。
栅极介电层145可以在第一栅电极130和第二栅电极230与沟道层140之间。栅极介电层145向上延伸得比沟道层140长(例如，栅极介电层145延伸超过沟道层140)，如此栅极介电层145的内侧表面的一部分可以接触沟道垫155。尽管未示出，但是栅极介电层145可以包括从沟道层140顺序地堆叠的隧穿层、信息存储层和/或阻挡层等，但示例实施例不限于此。隧穿层可以将电荷隧穿到信息存储层，并且可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)等或其任何组合。信息存储层可以是电荷捕获层或浮栅导电层，但不限于此。阻挡层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料等或其任何组合。
沟道结构CH可以垂直地穿透存储器堆叠结构GS1和GS2以连接到第二基底101。如图2B中所示，沟道结构CH可以包括垂直地堆叠的第一沟道结构CH1和第二沟道结构CH2，但示例实施例不限于此。
沟道结构CH可以具有穿透第一堆叠结构GS1的第一沟道结构CH1和穿透第二堆叠结构GS2的第二沟道结构CH2连接的形式，并且如图2B的放大视图中所示，由于连接区域中的宽度的差异，沟道结构CH可以具有弯曲部分，但示例实施例不限于此。沟道层140、栅极介电层145和沟道绝缘层150可以在第一沟道结构CH1与第二沟道结构CH2之间彼此连接。沟道垫155可以仅在上第二沟道结构CH2的上端上，但不限于此。然而，在至少一个示例实施例中，第一沟道结构CH1和第二沟道结构CH2可以均包括沟道垫155，在这种情况下，第一沟道结构CH1的沟道垫155可以连接到第二沟道结构CH2的沟道层140等。
在至少一个示例实施例中，沟道结构CH可以包括在底部处连接到第二基底101的外延层，但不限于此。根据一些示例实施例，外延层可以连接到沟道层140。在这种情况下，半导体装置10可以不包括第一导电层104和第二导电层105。
第一导电层104和第二导电层105可以堆叠在第二基底101的上表面上。第一导电层104和第二导电层105的至少一部分可以用作半导体装置10的共源极线的一部分，并且可以与第二基底101一起用作共源极线。如图2B的放大视图中所示，第一导电层104可以在沟道层140周围连接和/或直接连接到沟道层140。第一导电层104和第二导电层105可以包括半导体材料，例如，多晶硅，但不限于此，根据一些示例实施例，第一导电层104和第二导电层105可以由不同的半导体材料等制成。在这种情况下，至少第一导电层104可以是掺杂层，并且第二导电层105可以是掺杂层或包括从第一导电层104扩散的杂质的层等。
如图2A中所示，多个源极牺牲层(例如，第一源极牺牲层111和第二源极牺牲层112等)没有被第一导电层104替代，并且部分地保留在连接区域CB中的第二基底101上，或者换言之，源极牺牲层没有从第二基底101完全去除等，但示例实施例不限于此。第一源极牺牲层111和第二源极牺牲层112可以不执行和/或基本不执行半导体装置10中的功能。第一源极牺牲层111和第二源极牺牲层112以及第二导电层105也可以堆叠在外围区域CT中的第二基底101上，但不限于此。
如图2B中所示，分离结构MS可以沿着竖直方向(例如，Z方向)穿透存储器堆叠结构GS1和GS2，但不限于此。分离结构MS可以将存储器堆叠结构GS1和GS2在Y方向上分离，但不限于此。分离结构MS可以沿着X方向从单元阵列区域CA延伸到连接区域CB，但不限于此。分离结构MS可以沿着Z方向穿透第一栅电极130和第二栅电极230以接触第二基底101。分离结构MS可以填充第二基底101的上部中的部分凹陷(例如，可以穿透第二基底101的上表面)，或者可以接触第二基底101以接触第二基底101的上表面。分离结构MS可以包括绝缘材料，例如，氧化硅、氮化硅等或其任何组合。
在至少一个示例实施例中，分离结构MS可以包括间歇地延伸或者仅在一些区域中延伸的辅助分离区域。辅助分离区域可以在连接区域CB中在X方向上以期望和/或预定的间隔分离，并且可以是多个，但不限于此。
虚设结构DS1和DS2可以在第二基底101上以与存储器单元结构MC1间隔开。在一些示例实施例中，外围区域CT中的虚设结构DS1和DS2的数量、尺寸和布置形式可以不同地改变。
虚设结构DS1和DS2可以包括在第二基底101上与第一堆叠结构GS1间隔开的第一虚设结构DS1以及在第二基底101上与第二堆叠结构GS2间隔开的第二虚设结构DS2。第一虚设结构DS1可以被称为“第一绝缘结构”，并且第二虚设结构DS2可以被称为“第二绝缘结构”。
第一虚设结构DS1可以包括交替地堆叠在第二基底101上的第一绝缘层170和第二绝缘层180，但不限于此。第一虚设结构DS1可以包括具有阶梯形状的台阶，但不限于此。例如，第二绝缘层180可以延伸至不同长度来形成以台阶等形式的台阶结构。第二绝缘层180可以形成下第二绝缘层180由于台阶结构等而比上第二绝缘层180延伸得远的台阶形状。类似于第二绝缘层180，第一绝缘层170可以形成以台阶形式的台阶结构，但不限于此。由于台阶形状等，第一虚设结构DS1可以具有上宽度小于下宽度的形状。
第一虚设结构DS1可以与第一堆叠结构GS1的至少一侧间隔开。第一虚设结构DS1可以例如在X方向上与第一堆叠结构GS1叠置。第一虚设结构DS1与第一堆叠结构GS1一起可以被第一盖绝缘层190覆盖，但不限于此。第一虚设结构DS1可以是单个虚设结构，或者可以是在第二基底101上的多个虚设结构。
第一源极牺牲层111和第二源极牺牲层112以及第二导电层105可以在第一虚设结构DS1与第二基底101之间，但是示例实施例的构造不限于此。
第二虚设结构DS2可以包括交替地堆叠在第一虚设结构DS1上的第三绝缘层270和第四绝缘层280，但不限于此。第二虚设结构DS2可以包括具有阶梯形状的台阶，但不限于此。例如，第四绝缘层280可以延伸至不同的长度来形成以台阶等形式的台阶结构。第四绝缘层280可以形成下第四绝缘层280由于台阶结构而比上第四绝缘层280延伸得远的台阶形状，但不限于此。类似于第四绝缘层280，第三绝缘层270可以具有以台阶形式的台阶结构。由于台阶形状，第二虚设结构DS2可以具有小于下宽度的上宽度，但不限于此。
第二虚设结构DS2可以与第二堆叠结构GS2的至少一侧间隔开。第二虚设结构DS2可以与第一虚设结构DS1间隔开。第二虚设结构DS2可以例如在X方向上与第二堆叠结构GS2叠置。第二虚设结构DS2与第二堆叠结构GS2一起可以被第二盖绝缘层290覆盖。一个或多个第二虚设结构DS2可以在第一虚设结构DS1上。
第一绝缘层170可以定位在与第一层间绝缘层120对应的高度水平处，但不限于此。第一绝缘层170可以具有与第一层间绝缘层120的厚度相同和/或基本相同的厚度(例如，在+/-10％内等)。第一绝缘层170可以由与第一层间绝缘层120的材料相同的材料形成。
第二绝缘层180可以定位在与第一栅电极130对应的高度水平处。第二绝缘层180可以具有与第一栅电极130的厚度相同和/或基本相同的厚度(例如，在+/-10％内等)。第二绝缘层180可以由与第一栅电极130的材料不同的材料形成，但不限于此。
第三绝缘层270可以定位在与第二层间绝缘层220对应的高度水平处。第三绝缘层270可以具有与第二层间绝缘层220的厚度相同和/或基本相同的厚度(例如，在+/-10％内等)。第三绝缘层270可以由与第二层间绝缘层220的材料相同的材料形成，但不限于此。
第四绝缘层280可以定位在与第二栅电极230对应的高度水平处。第四绝缘层280可以具有与第二栅电极230的厚度相同和/或基本相同的厚度(例如，在+/-10％内等)。第四绝缘层280可以由与第二栅电极230的材料不同的材料形成，但不限于此。
第一虚设结构DS1可以在竖直方向(例如，Z方向)上不与第二虚设结构DS2叠置。第二虚设结构DS2可以在竖直方向上不与第一虚设结构DS1叠置。
第一虚设结构DS1的第二绝缘层180之中的最上面的第二绝缘层180可以在竖直方向上不与第二虚设结构DS2叠置。
第一虚设结构DS1的上表面可以在竖直方向上不与第二虚设结构DS2叠置。第二虚设结构DS2的上表面可以在竖直方向上不与第一虚设结构DS1叠置。在这种情况下，第一虚设结构DS1的上表面和第二虚设结构DS2的上表面可以分别表示最上面的第二绝缘层180的上表面和最上面的第四绝缘层280的上表面。第一虚设结构DS1的上表面可以不面对第二虚设结构DS2的底表面。
第一虚设结构DS1的侧表面可以在竖直方向上不与第二虚设结构DS2叠置。在这种情况下，第一虚设结构DS1的侧表面可以指第一绝缘层170和第二绝缘层180的侧表面(例如，在X方向或Y方向上的表面)。在至少一个示例实施例中，第一虚设结构DS1的侧表面和第二虚设结构DS2的侧表面可以分别相对于第二基底101的上表面倾斜，但不限于此。
第一虚设结构DS1的最上面的台阶可以在竖直方向上不与第二虚设结构DS2叠置。在至少一个示例实施例中，第一虚设结构DS1的最上面的台阶在竖直方向上可以不与第二虚设结构DS2的最下面的台阶叠置。
第一虚设结构DS1的最下面的台阶可以在竖直方向上不与第二虚设结构DS2叠置。在至少一个示例实施例中，第一虚设结构DS1的最下面的台阶可以在竖直方向上不与第二虚设结构DS2的最下面的台阶叠置。
第二虚设结构DS2的侧表面之间的中心轴可以在平行于第二基底101的上表面的至少一个方向上(例如，在X方向上等)从第一虚设结构DS1的侧表面之间的中心轴偏移(例如，不对准等)。
第一虚设结构DS1的中心轴和第二虚设结构DS2的中心轴可以与存储器单元结构MC1的中心轴间隔开不同和/或相同的期望的距离。例如，如图1中所示，存储器单元结构MC1的中心轴与第一虚设结构DS1的中心轴之间的第一距离d1可以不同于存储器单元结构MC1的中心轴与第二虚设结构DS2的中心轴之间的第二距离d2，但不限于此。
由于第一虚设结构DS1和第二虚设结构DS2的布置，第一堆叠结构GS1和第二堆叠结构GS2在X方向上的两侧上的连接区域CB中的台阶结构的工艺(例如，制造)分布可以减少和/或显著减少。在第二盖绝缘层290的平坦化工艺期间，可以减少和/或显著减少第二盖绝缘层290的上部朝向第二基底101向下局部凹陷的碟形现象。
通过使第一虚设结构DS1和第二虚设结构DS2在竖直方向上不叠置，可以减少和/或显著减少通过将第二基底101的碟形部分转移到上部结构而发生的第二盖绝缘层290的平坦化工艺的扩展。另外，在以半导体晶圆为单位制造根据至少一个示例实施例的半导体装置的工艺期间，可以防止用作对准键的第一外绝缘层275和第二外绝缘层285(见图15B)的上弯曲部断裂和/或可以存在降低的使对准键断裂的可能性等。
盖绝缘层190和290可以包括覆盖第一堆叠结构GS1和第一虚设结构DS1的第一盖绝缘层190以及覆盖第二堆叠结构GS2和第二虚设结构DS2的第二盖绝缘层290。第一盖绝缘层190和第二盖绝缘层290可以包括绝缘材料，例如，氧化硅，但不限于此。
第一虚设结构DS1可以在竖直方向上与第二盖绝缘层290叠置。第一虚设结构DS1的上表面可以在竖直方向上与第二盖绝缘层290叠置。
第二虚设结构DS2可以在竖直方向上与第一盖绝缘层190叠置。
上绝缘层310、320和330可以包括顺序地堆叠在第二盖绝缘层290上的第一上绝缘层310、第二上绝缘层320和第三上绝缘层330，但示例实施例不限于此。上绝缘层310、320和330可以包括绝缘材料，例如，氧化硅等，但不限于此。另外，绝缘层中的一个或更多个可以包括与其它绝缘层不同的绝缘材料等。
栅极接触插塞CP1可以分别电连接到连接区域CB中的第一栅电极130和第二栅电极230。栅极接触插塞CP1可以穿透连接区域CB中的第一盖绝缘层190和第二盖绝缘层290以及第一上绝缘层310和第二上绝缘层320，以分别连接到向上暴露的第一栅电极130和第二栅电极230，但不限于此。栅极接触插塞CP1可以部分地穿透第一栅电极130和第二栅电极230中的凹陷，并且可以连接到第一栅电极130和第二栅电极230，但示例实施例不限于此。栅极接触插塞CP1的上部可以连接到单独的接触插塞344，以连接到上布线355。栅极接触插塞CP1可以包括导电材料，并且可以包括例如钨(W)、铜(Cu)、铝(Al)等，但不限于此。栅极接触插塞CP1还可以包括扩散阻挡层等。
沟道接触插塞CP2可以电连接到单元阵列区域CA中的沟道结构CH。沟道接触插塞CP2可以穿透单元阵列区域CA中的多个上绝缘层(诸如第一上绝缘层310、第二上绝缘层320和第三上绝缘层330)以连接到沟道结构CH的沟道垫155。电连接到沟道接触插塞CP2的位线350可以在沟道接触插塞CP2上。沟道接触插塞CP2可以包括导电材料。
上布线355可以形成电连接到存储器单元区域CELL中的存储器单元的布线结构。上布线355可以电连接到例如第一栅电极130和第二栅电极230。根据至少一个示例实施例，包括在布线结构中的接触插塞和布线的数量可以根据需要不同地改变。上布线355可以包括导电材料。
保护环结构GR可以与半导体装置10的边缘区域10eg相邻。保护环结构GR可以在第一基底11的保护环区域C2上。保护环结构GR可以包括通过穿透第一盖绝缘层190和第二盖绝缘层290而连接到第一基底11的多个接触插塞和多条布线，但示例实施例不限于此。保护环结构GR可以围绕第一基底11的中心区域C1上的电路元件20以及第二基底101上的存储器单元结构MC1和MC2及虚设结构DS1和DS2，但示例实施例不限于此。
图3A、图3B和图3C是根据一些示例实施例的半导体装置的示意性剖视图。图3A至图3C示出了与图2A对应的剖面。在图3A至图3C中，第一虚设结构DS1和第二虚设结构DS2的布置和数量可以与图2A的至少一个示例实施例不同。
参照图3A，在半导体装置10a中，至少两个第一虚设结构DS1可以在第二基底101上。第二虚设结构DS2可以在第一虚设结构DS1上，以在竖直方向上不与第一虚设结构DS1叠置。
在图2A中，第一虚设结构DS1可以是一个或多个第一虚设结构，第二虚设结构DS2可以是一个或多个第二虚设结构，并且第二虚设结构DS2的数量可以大于第一虚设结构DS1的数量。
在图3A中，可以存在一个或多个第一虚设结构DS1、一个或多个第二虚设结构DS2，并且第一虚设结构DS1的数量可以大于第二虚设结构DS2的数量。
参照图3B，在半导体装置10b中，至少两个第一虚设结构DS1可以在第二基底101上，并且至少两个第二虚设结构DS2还可以在第一虚设结构DS1上。第一虚设结构DS1可以分别在竖直方向上不与第二虚设结构DS2叠置。
参照图3C，在半导体装置10c中，至少两个第一虚设结构DS1可以比至少两个第二虚设结构DS2彼此靠近。至少两个第一虚设结构DS1可以在竖直方向上不与至少两个第二虚设结构DS2叠置。
图4A是根据至少一个示例实施例的半导体装置的示意性平面图。图4B和图4C是根据一些示例实施例的半导体装置的示意性剖视图。图4B和图4C示出了与图2A对应的剖面。
参照图4A和图4B，在半导体装置10d中，第一虚设结构DS1a的台阶结构的斜率和第二虚设结构DS2a的台阶结构的斜率可以与图2A的至少一个示例实施例的台阶结构的斜率不同。第一虚设结构DS1a和第二虚设结构DS2a中的每个的斜率可以与存储器单元结构MC1的连接区域CB中的台阶的斜率相同和/或基本相同(例如，在+/-10％内等)。
在至少一个示例实施例中，第一虚设结构DS1a的一部分(例如，第一部分)可以在竖直方向上与第二虚设结构DS2a叠置。第一虚设结构DS1a的另一部分(例如，第二部分)可以在竖直方向上不与第二虚设结构DS2a叠置。第一虚设结构DS1a的最上面的第二绝缘层180可以在竖直方向上不与第二虚设结构DS2a叠置。
在至少一个示例实施例中，第一虚设结构DS1a的侧表面的一部分(例如，第一部分)可以在竖直方向上与第二虚设结构DS2叠置，并且第一虚设结构DS1a的侧表面的另一部分(例如，第二部分)可以在竖直方向上不与第二虚设结构DS2叠置。
在至少一个示例实施例中，第一虚设结构DS1a的一侧台阶的至少一部分(例如，第一部分)可以在竖直方向上与第二虚设结构DS2a叠置，但是第一虚设结构DS1a的另一侧台阶(例如，第二部分)可以在竖直方向上不与第二虚设结构DS2a完全叠置。
然而，根据至少一个示例实施例，第一虚设结构DS1a和第二虚设结构DS2a可以在竖直方向上不完全叠置，但示例实施例不限于此。
参照图4A和图4C，在半导体装置10e中，第一虚设结构DS1a可以比第二虚设结构DS2a靠近单元区域CR，但不限于此。第一虚设结构DS1a可以比第二虚设结构DS2a靠近存储器单元结构MC1，但不限于此。第一虚设结构DS1a和第二虚设结构DS2a的非叠置部分的描述与参照图4B描述的相同。
图5A是根据至少一个示例实施例的半导体装置的示意性平面图。图5B是根据至少一个示例实施例的半导体装置的示意性剖视图。图5B示出了与图2A对应的剖面。
参照图5A和图5B，在半导体装置10f中，第一虚设结构DS1a可以包括在竖直方向上分别与至少两个第二虚设结构DS2叠置的第一部分。在这种情况下，第一虚设结构DS1a的第二部分也可以在竖直方向上不与第二虚设结构DS2叠置。
然而，根据至少一个示例实施例，第一虚设结构DS1a具有比第二虚设结构DS2的尺寸大的尺寸(例如，比第二虚设结构DS2的宽度大的宽度)并且/或者具有比第二虚设结构DS2的阶梯倾斜度(例如，阶梯角度)平缓或轻微的阶梯倾斜度(例如，不太陡峭的角度)，并且可以在竖直方向上不与第二虚设结构DS2完全叠置，但示例实施例不限于此。
图6是根据至少一个示例实施例的半导体装置的示意性剖视图。图6示出了与图2A对应的剖面。
参照图6，在半导体装置10g中，第一虚设结构DS1b和第二虚设结构DS2b可以均具有相对于第二基底101的上表面倾斜的侧表面。可以在蚀刻第一虚设结构DSb1和第二虚设结构DS2b的工艺中形成倾斜的侧表面。第一虚设结构DS1b和第二虚设结构DS2b中的每个可以具有上宽度小于下宽度的形状。第一虚设结构DS1b和第二虚设结构DS2b中的每个可以具有其宽度朝向顶部减小的形状，但不限于此。根据至少一个示例实施例，第一虚设结构DS1b和第二虚设结构DS2b可以具有与第二基底101的上表面垂直的侧表面，但不限于此。
第一虚设结构DS1b和第二虚设结构DS2b的倾斜侧表面的形状可以等同地应用于发明构思的一个或更多个的其它示例实施例。
图7A是根据至少一个示例实施例的半导体装置的示意性剖视图。在与图2A的区域不同的区域中示出了半导体装置的剖面。
参照图7A，半导体装置10可以包括贯穿区域TH，贯穿区域TH穿透在外围区域CT中的第二基底101以及第一源极牺牲层111和第二源极牺牲层112。贯穿绝缘层可以在贯穿区域TH中。第一虚设结构DS1的至少一部分可以在贯穿区域TH上，但不限于此。可以通过在已经去除(例如，蚀刻)第二基底101以及第一源极牺牲层111和第二源极牺牲层112的部分的区域中形成绝缘层，然后执行平坦化工艺来形成贯穿区域TH。贯穿区域TH的贯穿绝缘层可以通过用与第一层间绝缘层120的材料相同的材料填充所述区域来形成，但不限于此。可以根据一个或更多个的示例实施例不同地改变贯穿区域TH的布置。
图7B是根据至少一个示例实施例的半导体装置的示意性剖视图。图7B是与图7A的“C”对应的区域的放大视图。
参照图7B，第一虚设结构DS1c的形状可以与先前的示例实施例的形状不同。第一虚设结构DS1c的第一绝缘层170a的一部分和第二绝缘层180a的一部分可以向下弯曲(例如，在竖直方向上向下弯曲/凹陷)。例如，第二绝缘层180a中的每个可以包括在第二基底101上的第一部分P1和在贯穿区域TH上的第二部分P2，第二部分P2可以从第一部分P1延伸并且可以包括向下弯曲的部分，但不限于此。第二部分P2可以比第一部分P1朝向第一基底11向下突出。第二部分P2可以包括弯曲部分。例如，第二部分P2的下表面可以向下凸出，并且第二部分P2的上表面可以向下凹入，但示例实施例不限于此。
在第二绝缘层180a的第二部分P2的情况下，第二部分P2的弯曲部分的长度可以朝向上部变化(例如，改变)。当第二绝缘层180a的第二部分P2接近上部时，第二部分P2的弯曲部分的曲率半径可以变化(例如，改变)。例如，在第二绝缘层180a的第二部分P2的情况下，第二部分P2的弯曲部分的曲率半径可以朝向上部增加，但示例实施例不限于此。
类似于第二绝缘层180a，第一绝缘层170a也可以包括向下弯曲或向下突出的部分，但示例实施例不限于此。在图7B的至少一个示例实施例中，在贯穿区域TH在第一虚设结构DS1c下方的情况下，第一虚设结构DS1c的结构可以出现。第一虚设结构DS1c的结构可以由于通过在第一虚设结构DS1c上的上结构引起的应力而形成。该示例实施例的第一虚设结构DS1c的形状可以等同地应用于发明构思的一个或更多个的其它示例实施例。
图7C是根据至少一个示例实施例的半导体装置的示意性剖视图。图7C示出了与图2A的区域不同的区域中的半导体装置的剖面。
参照图7C，半导体装置10还可以包括贯穿接触插塞CV。还可以包括穿透第二基底101的多个贯穿区域TH。穿透第二基底101的贯穿绝缘层可以在多个贯穿区域TH中。贯穿接触插塞CV可以穿透第一盖绝缘层190和第二盖绝缘层290以及贯穿绝缘层，并且延伸到外围电路区域PERI，但不限于此。贯穿接触插塞CV可以在竖直方向上穿透第一虚设结构DS1和第二虚设结构DS2中的至少一个，并且可以在竖直方向上穿透第二基底101，但不限于此。贯穿接触插塞CV可以电连接到外围电路区域PERI的电路元件20等。例如，贯穿接触插塞CV可以连接到电路布线80的一部分，但不限于此。
图8A是根据至少一个示例实施例的半导体装置的示意性平面图。图8A示出了与图1对应的区域。
图8B是根据至少一个示例实施例的半导体装置的示意性剖视图。图8B示出了沿着图8A的线IIa-IIa'截取的剖面。
参照图8A和图8B，在半导体装置10h的情况下，第一虚设结构DS1_1和第二虚设结构DS2_1在平面中的布置可以与图1的至少一个示例实施例的布置不同。在图1的至少一个示例实施例中，在平面图中，第一虚设结构DS1和第二虚设结构DS2均具有在Y方向上的长度大于在X方向上的长度的形状，并且在X方向上彼此间隔开以在竖直方向上彼此不叠置。在图8A的至少一个示例实施例中，在平面图中，第一虚设结构DS1_1和第二虚设结构DS2_1均具有在X方向上的长度大于在Y方向上的长度的形状，并且可以在Y方向上彼此间隔开以在竖直方向上彼此不叠置。在图1的至少一个示例实施例中，第一虚设结构DS1和第二虚设结构DS2在平面图中在X方向上交替地布置，但是在图8A的至少一个示例实施例中，第一虚设结构DS1_1和第二虚设结构DS2_1可以在平面中在Y方向上交替地布置。第一虚设结构DS1_1和第二虚设结构DS2_1的数量可以大于图1的至少一个示例实施例中的第一虚设结构DS1和第二虚设结构DS2的数量，但不限于此。
图9A是根据至少一个示例实施例的半导体装置的示意性平面图。图9A示出了与图1对应的区域。
参照图9A，在半导体装置10i中，第一虚设结构DS1_2和第二虚设结构DS2_2的布置可以与图1的至少一个示例实施例的布置不同。在图9A的至少一个示例实施例中，在平面图中，第一虚设结构DS1_2和第二虚设结构DS2_2以之字形方式(例如，交替的方式等)布置，并且可以在竖直方向上彼此不叠置。例如，在平面中，第一虚设结构DS1_2和第二虚设结构DS2_2可以在X方向上交替地布置，并且可以在Y方向上交替地布置。在平面图中，第一虚设结构DS1_2和第二虚设结构DS2_2可以在X方向上彼此间隔开，并且可以在Y方向上彼此间隔开，但示例实施例不限于此。
沿着图9A中所示的线Ia-Ia'和线Ib-Ib'截取的剖面可以分别与图2A和图3A对应。
图9B是根据至少一个示例实施例的半导体装置的示意性平面图。图9B示出了与图1对应的区域。
参照图9B，半导体装置10j的平面图中的第一虚设结构DS1_3和第二虚设结构DS2_3的布置可以与图1的至少一个示例实施例的布置不同。在图9B的至少一个示例实施例中，在平面图中，第一虚设结构DS1_3和第二虚设结构DS2_3可以在竖直方向上彼此不叠置，并且可以在沿X方向和/或Y方向不具有特定规则(例如，期望的布置)的情况下布置。第一虚设结构DS1_3中的一些可以具有图案，该图案具有与其它第一虚设结构DS1_3的图案的形状不同的形状。例如，第一虚设结构DS1_3中的一些可以具有在平面图中在一个方向上弯曲的形状等。第一虚设结构DS1_3和第二虚设结构DS2_3的图案在平面图中的形状可以与所示出的形状不同地改变，并且不限于此。
图10A是根据至少一个示例实施例的半导体装置的示意性剖视图。图10A示出了与由图2A中的“A”表示的部分对应的区域。
图10B是根据至少一个示例实施例的半导体装置的示意性剖视图。图10B示出了与由图2A中的“B”标记的部分对应的区域。
参照图10A和图10B，在半导体装置10k中，存储器堆叠结构GS1和GS2以及虚设结构DS1d和DS2d的剖面形状可以与图2A的至少一个示例实施例的剖面形状不同。
首先，参照图10A，在第一堆叠结构GS1的第一栅电极130aa中，例如，多个栅电极(例如，四个栅电极)形成一个栅极组，以在X方向上在栅极组之间形成台阶结构。包括单个栅极组的四个栅电极可以各自在X方向上形成台阶结构。类似于第一栅电极130aa，第二堆叠结构GS2的第二栅电极230aa可以形成单个栅极组，同时在X方向上形成台阶结构。第一层间绝缘层120aa和第二层间绝缘层220aa也可以具有类似的结构，但不限于此。在第一堆叠结构GS1和第二堆叠结构GS2中，栅极组中的相应的最上面的栅电极可以具有延伸相对长的垫区域LP。然而，示例实施例不限于此，并且不同数量的栅电极可以包括单个栅极组等。
接下来，参照图10B，虚设结构DS1d和DS2d的第二绝缘层180aa和第四绝缘层280aa可以具有类似于第一栅电极130aa和第二栅电极230aa的台阶结构。例如，在第二绝缘层180aa中，多个绝缘层(例如，四个绝缘层)可以形成一个虚设绝缘结构，同时在X方向上在虚设绝缘结构之间形成台阶结构，但示例实施例不限于此。包括在单个虚设绝缘结构中的四个绝缘层可以分别在X方向上形成台阶结构，但示例实施例不限于此。类似于第二绝缘层180aa，第二虚设结构DS2d的多个第四绝缘层(例如，第四绝缘层280aa)可以形成单个虚设绝缘结构以在X方向上形成台阶结构，但示例实施例不限于此。第一绝缘层170aa和第三绝缘层270aa也可以具有与第二绝缘层180aa和第四绝缘层280aa类似的结构，但不限于此。
图11A是根据至少一个示例实施例的半导体装置的示意性剖视图。图11A示出与由图2A中的“A”表示的部分对应的区域。
图11B是根据至少一个示例实施例的半导体装置的示意性剖视图。图11B示出与由图2A中“B”标记的部分对应的区域。
参照图11A和图11B，在半导体装置10l中，存储器堆叠结构GS1和GS2以及虚设结构DS1e和DS2e的剖面形状可以与图2A的至少一个示例实施例的剖面形状不同。
首先，参照图11A，与图10A的至少一个示例实施例相比，第一堆叠结构GS1还可以包括第一虚设单元结构DCS1，并且第二堆叠结构GS2还可以包括第二虚设单元结构DCS2，但示例实施例不限于此。
该示例实施例可以与其中第一虚设单元结构DCS1在图10A的至少一个示例实施例中的最上面的栅电极的垫区域LP上的结构相同。第一虚设单元结构DCS1中的每个可以由第一层间绝缘层120aa和第一栅电极130aa等形成。第一虚设单元结构DCS1中的至少一个可以具有相对于第二基底101的上表面倾斜的一侧，并且另一侧具有台阶结构等。第一虚设单元结构DCS1中的至少一个可以具有相对于第二基底101的上表面倾斜的一侧，并且另一侧与倾斜侧一起具有台阶结构。第二堆叠结构GS2的第二虚设单元结构DCS2也可以具有与第一虚设单元结构DCS1的结构类似的结构。
接下来，参照图11B，与图10B的至少一个示例实施例相比，第一虚设结构DS1e的至少一侧可以包括倾斜(例如，成角度的)部分(或侧表面)S1和台阶部分SP1一起。例如，第一虚设结构DS1的上部区域的侧表面S1可以是倾斜的(例如，成角度的)，并且第一虚设结构DS1e的下部区域可以具有其中第一绝缘层170aa和第二绝缘层180aa的台阶在一个方向上降低的台阶部分SP1。第一虚设结构DS1e的至少一部分与第一虚设单元结构DCS1在同一工艺操作中形成，以具有与第一虚设单元结构DCS1的倾斜侧相同和/或基本相同的倾斜侧。第二虚设结构DS2e可以具有与第一虚设结构DS1e的结构类似的结构，并且第二虚设结构DS2e可以包括随着第二虚设结构的至少一侧倾斜(例如，成角度)而设置的部分S2和台阶部分SP2。第一虚设结构DS1e和第二虚设结构DS2e可以在竖直方向上不叠置。
图12是根据至少一个示例实施例的半导体装置的示意性剖视图。图12示出了与图2A对应的区域。
参照图12，半导体装置10m的存储器单元区域CELL还可以包括第三堆叠结构GS3和第三虚设结构DS3。在至少一些前述示例实施例中，存储器单元结构的堆叠结构具有双重结构，但是图12的至少一个示例实施例示出了存储器单元结构的堆叠结构具有三重结构的情况。半导体装置10m还可以包括第三盖绝缘层390，但不限于此。
第三堆叠结构GS3可以包括交替地堆叠的第三层间绝缘层520和第三栅电极530。第三层间绝缘层520的描述可以类似于第一层间绝缘层120和第二层间绝缘层220的描述，并且第三栅电极530的描述可以类似于第一栅电极130和第二栅电极230的描述。然而，在第一栅电极130和第二栅电极230的描述中，上擦除控制晶体管的栅电极和上串选择晶体管的栅电极的描述可以应用于第三栅电极530之中的上第三栅电极530等。
第三虚设结构DS3可以在第一虚设结构DS1和第二虚设结构DS2上。第三虚设结构DS3可以与存储器单元结构MC1的第三堆叠结构GS3间隔开。第三虚设结构DS3可以被称为“第三绝缘结构”。第三虚设结构DS3可以包括交替地堆叠在第二基底101上的第五绝缘层370和第六绝缘层380，但示例实施例不限于此。第三虚设结构DS3可以具有台阶式台阶，但不限于此。第三虚设结构DS3的结构可以类似于第一虚设结构DS1和第二虚设结构DS2的结构的描述，但不限于此。
在至少一个示例实施例中，第一虚设结构DS1在竖直方向上不与第二虚设结构DS2叠置，并且第三虚设结构DS3在竖直方向上不与第二虚设结构DS2叠置。第一虚设结构DS1和第三虚设结构DS3可以在竖直方向上部分叠置，但示例实施例不限于此。
沟道结构CH和分离结构MS可以穿透多个存储器单元结构，例如，第一存储器单元结构MC1、第二存储器单元结构MC2和第三存储器单元结构(MC3，附图中未示出)等。多个上绝缘层(例如，上绝缘层310、320和330等)、位线350和上布线355可以在第三存储器单元结构(MC3)和第三盖绝缘层390上。栅极接触插塞CP1和沟道接触插塞CP2可以在第三存储器单元结构(MC3)上，以连接到第三栅电极530和沟道结构CH。
图12的结构也可以应用于存储器单元结构的堆叠结构具有三级或更多级的多层堆叠结构的示例实施例。在这种情况下，在上部/下部中彼此相邻的虚设结构也可以在竖直方向等上不叠置。
图13是根据至少一个示例实施例的半导体装置的示意性剖视图。图13示出了与图2A对应的区域。
参照图13，半导体装置10_B可以具有芯片到芯片(C2C)结构。C2C结构可以表示如下结构：在第一晶圆上制造包括存储器单元区域CELL的上芯片，在不同于第一晶圆的第二晶圆上制造包括外围电路区域PERI的下芯片，然后通过接合方法将上芯片和下芯片彼此连接。例如，接合方法可以指将形成在上芯片的最上面的金属层上的接合金属电连接到形成在下芯片的最上面的金属层上的接合金属的方法，但不限于此。例如，当接合金属由铜(Cu)形成时，接合方法可以是Cu-Cu接合方法，并且接合金属也可以由铝或钨形成，但示例实施例不限于此。
半导体装置10_B还可以包括在单元阵列区域CA中的第一下接合结构193a和第一上接合结构195a、在连接区域CB中的第二下接合结构193b和第二上接合结构195b以及在外围区域CT中的第三下接合结构193c和第三上接合结构195c。上接合结构195a、195b和195c可以形成在绝缘层340中。
在单元阵列区域CA中，位线350可以电连接到在外围电路区域PERI中提供页缓冲器的电路元件20，但示例实施例不限于此。在至少一个示例实施例中，位线350可以连接到在外围电路区域PERI中的第一上接合结构195a，并且第一上接合结构195a可以连接到第一下接合结构193a，第一下接合结构193a通过电路布线80连接到页缓冲器的电路元件20，但不限于此。
在连接区域CB中，栅极接触插塞CP1可以通过单元区域CELL的第二上接合结构195b和外围电路区域PERI的第二下接合结构193b连接到外围电路区域PERI。例如，栅极接触插塞CP1可以电连接到在外围电路区域PERI中提供行解码器的电路元件20，但示例实施例不限于此。在至少一个示例实施例中，提供行解码器的电路元件20的操作电压可以不同于提供页缓冲器的电路元件20的操作电压。例如，提供页缓冲器的电路元件20的操作电压可以大于提供行解码器的电路元件20的操作电压，但不限于此。
图14是示出根据至少一个示例实施例的制造半导体装置的方法的示意性平面图。
参照图14，通过第一虚设结构DS1和第二虚设结构DS2，在相邻半导体装置之间的在存储器单元结构中包括的堆叠结构之间的间隙可以是均匀的和/或基本均匀的(例如，在+/-10％内)。例如，半导体装置10的第一存储器单元结构MC1和与其相邻的半导体装置10'的第二存储器单元结构MC2可以在它们之间具有期望的第一间隔a1。在半导体装置10中，第一存储器单元结构MC1和第二存储器单元结构MC2可以处于小于第一间隔a1的第二间隔a2。根据发明构思的至少一个示例实施例，第一虚设结构DS1和第二虚设结构DS2可以在包括在一个半导体装置的存储器单元结构中的堆叠结构的至少一侧上，从而获得减小第一间隔a1的效果。
通过在一个存储器堆叠结构(GS1、GS2)中设置第一虚设结构DS1和第二虚设结构DS2，由于第一间隔a1的减小，可以显著减小第一栅电极130和第二栅电极230在两侧连接区域CB中的台阶结构在X方向上的工艺扩展。
图15A、图15B、图15C和图15D是示出根据一些示例实施例的制造半导体装置的方法的示意性剖视图。图15A至图15D分别示出了与沿着图14的线I1-I1'截取的剖面对应的区域，以示出制造半导体装置的方法。
参照图15A，可以在第一基底11上形成包括电路元件20、电路接触插塞70和/或电路布线80等的外围电路区域PERI(见图2A)。形成第二基底101，形成第一源极牺牲层111和第二源极牺牲层112以及第二导电层105，交替地堆叠第一牺牲绝缘层180'和第一层间绝缘层120，并且可以交替地堆叠第一绝缘层170和第二绝缘层180，但是示例实施例不限于此。可以形成第一盖绝缘层190，并且可以形成第一垂直结构VS1以穿透第一牺牲绝缘层180'和第一层间绝缘层120。在第一基底11的外部区域C3上形成穿透第一盖绝缘层190的牺牲垂直结构VS'，可以在第一基底11的中心区域C1和保护环区域C2上形成掩模层198，并且可以执行湿法蚀刻工艺，但示例实施例不限于此。
首先，可以在第一基底11上顺序地形成电路栅极介电层22和电路栅电极25。可以使用原子层沉积(ALD)或化学气相沉积(CVD)等形成电路栅极介电层22和电路栅电极25。电路栅极介电层22可以由氧化硅形成，并且电路栅电极25可以由多晶硅和金属硅化物层中的至少一种形成，但示例实施例不限于此。接下来，可以在电路栅极介电层22的两个侧壁和电路栅电极25的两个侧壁上形成间隔层24和源区/漏区30。根据至少一个示例实施例，间隔层24可以由多个层形成。接下来，可以通过执行离子注入工艺来形成源区/漏区30。
在下布线结构之中，可以通过部分地形成外围区域绝缘层90，然后通过部分蚀刻去除一部分，并通过用导电材料填充所得区域来形成电路接触插塞70。可以通过沉积例如导电材料，然后将导电材料图案化来形成电路布线80。
外围区域绝缘层90可以由多个绝缘层形成，但不限于此。外围区域绝缘层90可以通过在形成下布线结构的相应操作中部分地形成并且部分地形成在最上面的电路布线80上而最终形成为覆盖电路元件和下布线结构，但示例实施例不限于此。
接下来，可以在外围区域绝缘层90上形成第二基底101。第二基底101可以由例如多晶硅形成，并且可以通过CVD工艺形成，但示例实施例不限于此。形成第二基底101的多晶硅可以包括杂质，但不限于此。第二基底101可以形成为具有小于或等于第一基底11的尺寸，但不限于此。
可以形成第一源极牺牲层111和第二源极牺牲层112以及第二导电层105。第一源极牺牲层111可以形成在第二源极牺牲层112上和下方。第一源极牺牲层111可以由相对于第二源极牺牲层112具有蚀刻选择性的材料形成。例如，第一源极牺牲层111可以由氧化硅形成，并且第二源极牺牲层112可以由氮化硅形成，但是示例实施例不限于此。第二导电层105可以由半导体材料形成，但不限于此。
在去除第二基底101的一部分、第一源极牺牲层111和第二源极牺牲层112的部分以及第二导电层105的一部分之后，可以在所得单元区域CR和/或外围区域CT中形成绝缘材料以形成下绝缘层。此后，可以使用化学机械抛光(CMP)工艺等进一步执行平坦化工艺。
可以通过后续工艺用第一栅电极130(见图2A)部分地代替第一牺牲绝缘层180'。第一牺牲绝缘层180'可以由与第一层间绝缘层120的材料不同的材料形成，但不限于此，并且可以由可以在特定蚀刻条件等下对第一层间绝缘层120具有蚀刻选择性地蚀刻的材料形成。例如，第一层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且第一牺牲绝缘层180'可以由从硅、氧化硅、碳化硅和氮化硅中选择并且与第一层间绝缘层120的材料不同的材料形成，但示例实施例不限于此。在至少一个示例实施例中，第一层间绝缘层120可以不都具有相同的厚度，但不限于此。第一层间绝缘层120和第一牺牲绝缘层180'的厚度及其构造层的数量可以与所示的厚度等不同地改变。
第一绝缘层170可以在对应于第一层间绝缘层120的高度水平处由与第一层间绝缘层120的材料相同的材料形成，并且第二绝缘层180可以在对应于第一牺牲绝缘层180'的高度水平处由与第一牺牲绝缘层180'的材料相同的材料形成，但示例实施例不限于此。
在第二基底101的连接区域CB中，可以使用掩模层对第一牺牲绝缘层180'重复地执行光刻工艺和蚀刻工艺，使得上第一牺牲绝缘层180'比下第一牺牲绝缘层180'延伸得短，但示例实施例不限于此。因此，第一牺牲绝缘层180'可以具有台阶形状并且可以提供垫区域。
在第二基底101的外围区域CT中，可以使用掩模层对第二绝缘层180重复地执行光刻工艺和蚀刻工艺，使得上第二绝缘层180比下第二绝缘层180延伸得更短，但示例实施例不限于此。因此，第二绝缘层180可以具有台阶形状。第一牺牲绝缘层180'的台阶形状和第二绝缘层180的台阶形状可以在同一工艺操作中形成，但不限于此，可以分别在不同的工艺操作中形成。
可以通过执行蚀刻工艺来形成第一垂直结构VS1，以在与图2A或图2B的第一沟道结构CH1对应的位置中穿透第一牺牲绝缘层180'和第一层间绝缘层120，但示例实施例不限于此。首先，可以形成与图2A的第一沟道结构CH1对应的通孔。通孔可以形成为使第二基底101的一部分凹陷。第一垂直结构VS1可以形成在通孔中。第一垂直结构VS1可以由诸如多晶硅或单晶硅的半导体材料形成，但示例实施例不限于此。
可以在第一基底11的外部区域C3上形成牺牲垂直结构VS'。牺牲垂直结构VS'可以是形成用于外部区域C3中的曝光工艺的对准键或覆盖键的一部分的构造，但示例实施例不限于此。第一基底11的外部区域C3可以是在保护环区域C2的外部围绕保护环区域C2的区域。外部区域C3可以是划线区域。划线区域对应于用于执行划片工艺(例如，切割工艺)的区域，在划片工艺中，在半导体芯片上形成半导体装置之后，将半导体晶圆分离为相应的半导体芯片。划线区域可以是包括在为了形成半导体装置而执行的曝光工艺中使用的对准键或覆盖键的区域。
在第一基底11的中心区域C1和保护环区域C2上形成掩模层198，并且执行湿法蚀刻工艺以在外部区域C3上相对于牺牲垂直结构VS'选择性地去除第一盖绝缘层190的一部分，但示例实施例不限于此。因此，在外部区域C3上，牺牲垂直结构VS'可以比第一盖绝缘层190向上突出。此后，可以去除掩模层198。
参照图15B，交替地堆叠第二牺牲绝缘层280'和第二层间绝缘层220，并且可以交替地堆叠第三绝缘层270和第四绝缘层280，但示例实施例不限于此。可以在第一基底11的外部区域C3中的牺牲垂直结构VS'上交替地堆叠第一外绝缘层275和第二外绝缘层285。
第二牺牲绝缘层280'可以是通过后续工艺被第二栅电极230(见图2A)部分代替的层。第二牺牲绝缘层280'可以由与第二层间绝缘层220的材料不同的材料形成，并且可以由可以在特定蚀刻条件下对于第二层间绝缘层220具有蚀刻选择性地蚀刻的材料形成，但示例实施例不限于此。第二牺牲绝缘层280'可以由与第一牺牲绝缘层180'的材料相同的材料形成，并且第二层间绝缘层220可以由与第一层间绝缘层120的材料相同的材料形成。
第三绝缘层270可以在对应于第二层间绝缘层220的高度水平处(例如，在相同的水平上)由与第二层间绝缘层220的材料相同的材料形成，并且第四绝缘层280可以在对应于第二牺牲绝缘层280'的高度水平处(例如，在相同水平上)由与第二牺牲绝缘层280'的材料相同的材料形成，但示例实施例不限于此。
在第二基底101的连接区域CB中，可以使用掩模层重复地执行针对第二牺牲绝缘层280'的光刻工艺和蚀刻工艺，使得上第二牺牲绝缘层280'比下第二牺牲绝缘层280'延伸得短，但示例实施例不限于此。因此，第二牺牲绝缘层280'可以具有台阶形状，并且可以提供垫区域。
在第二基底101的外围区域CT中，可以使用掩模层重复地执行针对第四绝缘层280的光刻工艺和蚀刻工艺，使得上第四绝缘层280比下第四绝缘层280延伸得短，但示例实施例不限于此。因此，第四绝缘层280可以具有台阶形状。第二牺牲绝缘层280'的台阶形状和第四绝缘层280的台阶形状可以在同一工艺操作中形成，但不限于此，并且可以分别在不同的工艺操作中形成。
第一外绝缘层275可以在对应于第三绝缘层270的高度水平处(例如，在相同的水平上)由与第三绝缘层270的材料相同的材料形成，并且第二外绝缘层285可以在对应于第四绝缘层280的高度水平处(例如，在相同的水平上)由与第四绝缘层280的材料相同的材料形成。
由于牺牲垂直结构VS'比第一盖绝缘层190突出得远的结构，第一外绝缘层275和第二外绝缘层285可以在牺牲垂直结构VS'上形成为具有弯曲形状，但是示例实施例不限于此。第一外绝缘层275和第二外绝缘层285以及牺牲垂直结构VS'可以用作外部区域C3中的对准键或覆盖键。
在该操作中，可以在第二牺牲绝缘层280'和第四绝缘层280的最上面的部分上形成单独的停止层。停止层在随后的平坦化工艺中使平坦化工艺停止。可以在平坦化工艺之后去除停止层。
参照图15C，形成包括第一沟道结构CH1和第二沟道结构CH2的沟道结构CH，并且执行平坦化工艺以使第二盖绝缘层290的上表面平坦化。
首先，在与图2A的沟道结构CH对应的位置中，以可以形成沟道通孔以穿透上堆叠结构的方式来执行蚀刻工艺，然后，可以通过去除第一垂直结构VS1使沟道通孔延伸到下堆叠结构，但示例实施例不限于此。接下来，可以通过填充沟道通孔来形成沟道结构CH。沟道结构CH的侧壁可以不垂直于第二基底101的上表面，但不限于此。沟道结构CH可以形成为使第二基底101的一部分凹陷。如图2B中所示，在沟道结构CH中，可以形成沟道层140和沟道绝缘层150。可以使用ALD或CVD工艺将沟道层140形成为具有均匀的厚度，但示例实施例不限于此。将沟道绝缘层150形成为填充沟道层140的内部空间，并且可以使用绝缘材料来填充沟道绝缘层150。然而，根据至少一个示例实施例，可以用除了沟道绝缘层150之外的导电材料来填充沟道层140之间的空间。
可以通过执行平坦化工艺来使第二盖绝缘层290的上表面平坦化。在平坦化工艺期间，由于第一虚设结构DS1和第二虚设结构DS2在第二基底101的外围区域CT上，因此可以显著减少第二盖绝缘层290的上部朝向第二基底101向下局部凹陷的碟形现象。
参照图15D，可以形成第一栅电极130和第二栅电极230。
在与分离结构MS(参照图2B)对应的区域中，可以形成穿透第一牺牲绝缘层180'和第二牺牲绝缘层280'以及第一层间绝缘层120和第二层间绝缘层220的堆叠结构的开口，并且可以由通过开口部分地去除第一牺牲绝缘层180'和第二牺牲绝缘层280'来形成隧道部分，但示例实施例不限于此。在形成分离结构MS之前，可以在第二盖绝缘层290上形成第一上绝缘层310。
首先，在开口中形成单独的牺牲间隔层之后，可以选择性地去除第二源极牺牲层112，然后可以去除第一源极牺牲层111。可以通过例如湿法蚀刻工艺来去除第一源极牺牲层111和第二源极牺牲层112，但不限于此。在通过在去除第一源极牺牲层111和第二源极牺牲层112的区域中沉积导电材料而形成第一导电层104之后，可以从开口去除牺牲间隔层。接下来，可以通过用导电材料填充从其部分地去除第一牺牲绝缘层180'和第二牺牲绝缘层280'的隧道部分来形成第一栅电极130和第二栅电极230。导电材料可以包括金属、多晶硅或金属硅化物材料等，但不限于此。在形成第一栅电极130和第二栅电极230之后，可以通过附加工艺来去除沉积在开口中的导电材料，然后可以填充绝缘材料。
接下来，再次参照图2A，形成第二上绝缘层320和第三上绝缘层330，并且可以形成栅极接触插塞CP1、沟道接触插塞CP2、贯穿接触插塞CV(参照图7C)、保护环结构GR和上布线355，但示例实施例不限于此。可以切割并去除外部区域C3。
可以形成栅极接触插塞CP1以电连接到连接区域CB中的第一栅电极130和第二栅电极230，并且可以形成沟道接触插塞CP2以电连接到沟道结构CH。尽管未示出，但是可以形成电连接到第二基底101的基底接触插塞，但示例实施例不限于此。保护环结构GR可以穿透第一盖绝缘层190和第二盖绝缘层290，保护环结构GR可以沿着半导体装置10的边缘区域10eg形成，并且可以形成为围绕内部结构。可以通过形成穿透外围区域绝缘层90以及第一盖绝缘层190和第二盖绝缘层290的一部分以使电路布线80暴露的开口，并用导电材料填充该开口来形成保护环结构GR，但示例实施例不限于此。
栅极接触插塞CP1、沟道接触插塞CP2和基底接触插塞形成为具有不同的深度，但是可以在使用蚀刻停止层的同时形成接触孔，然后将导电材料填充接触孔，但是示例性实施例不限于此。然而，在一些示例实施例中，也可以在不同的工艺操作中形成栅极接触插塞CP1、沟道接触插塞CP2和基底接触插塞中的一些。
可以通过形成第三上绝缘层330、通过部分蚀刻第三上绝缘层330来去除一部分并用导电材料填充被去除的部分来形成上接触插塞。可以通过沉积导电材料然后将导电材料图案化来形成位线350和上布线355，但示例实施例不限于此。
接下来，可以在分离芯片区域的工艺中切割并去除外部区域C3。
因此，可以最终制造图1至图2B的半导体装置10。
图16A是根据至少一个示例实施例的包括半导体装置的数据存储系统的示意图。
参照图16A，根据至少一个示例实施例的数据存储系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200，但示例实施例不限于此。数据存储系统1000可以是包括一个或多个半导体装置1100的存储装置，或者可以是包括存储装置的电子装置等。例如，数据存储系统1000可以是通用串行总线(USB)装置、计算系统、医疗装置、通信装置以及/或者包括一个或多个半导体装置1100的固态驱动器(SSD)装置等，但示例实施例不限于此。
半导体装置1100可以是非易失性存储器装置，例如，对应于图1至图12的示例实施例中的一个或更多个的NAND闪存装置等。半导体装置1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在至少一个示例实施例中，第一结构1100F也可以与第二结构1100S相邻。第一结构1100F可以是包括解码器电路1110、页缓冲器1120和/或逻辑电路1130的外围电路结构，但示例实施例不限于此。第二结构1100S可以是包括位线BL、共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2以及/或者在位线BL与共源极线CSL之间的存储器单元串CSTR等的存储器单元结构。
在第二结构1100S中，存储器单元串CSTR中的每个可以包括与共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2以及/或者在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT等。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以根据至少一个示例实施例不同地修改。
在至少一个示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储器单元晶体管MCT的栅电极，并且上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在至少一个示例实施例中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和地选择晶体管LT2，但不限于此。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2，但不限于此。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于通过使用栅极感应漏极泄漏(GIDL)来删除存储在存储器单元晶体管MCT中的数据的擦除操作，但不限于此。
共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL以及第一上栅极线UL1和第二上栅极线UL2可以通过从第一结构1100F的内部延伸到第二结构1100S的第一连接布线1115电连接到解码器电路1110，但示例实施例不限于此。位线BL可以通过从第一结构1100F延伸到第二结构1100S的第二连接布线1125电连接到页缓冲器1120，但示例实施例不限于此。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管MCT之中的至少一个选择的存储器单元晶体管执行控制操作，但示例实施例不限于此。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制，但不限于此。半导体装置1100可以通过电连接到逻辑电路1130的输入/输出垫1101而与控制器1200通信。输入/输出垫1101可以通过从第一结构1100F的内部延伸到第二结构1100S的输入/输出连接布线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230等。根据至少一个示例实施例，数据存储系统1000可以包括多个半导体装置1100，在这种情况下，控制器1200可以控制多个半导体装置1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据存储在非瞬态计算机可读介质上的期望和/或预定固件以及/或者期望和/或预定计算机可读指令来操作，并且可以通过控制NAND控制器1220来访问半导体装置1100。NAND控制器1220可以包括处理与半导体装置1100的通信的NAND接口1221。通过NAND接口1221，可以发送用于控制半导体装置1100的控制命令、将写入半导体装置1100的存储器单元晶体管MCT的数据、将从半导体装置1100的存储器单元晶体管MCT读取的数据等。主机接口1230可以提供数据存储系统1000与至少一个外部主机等之间的通信功能。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令来控制半导体装置1100。
图16B是根据至少一个示例实施例的包括半导体装置的数据存储系统的示意性透视图。
参照图16B，根据至少一个示例实施例的数据存储系统2000可以包括主基底2001、安装在主基底2001上的控制器2002、一个或更多个半导体封装件2003和/或DRAM 2004等，但示例实施例不限于此。半导体封装件2003和DRAM 2004可以通过形成在主基底2001上的布线图案2005连接到控制器2002。
主基底2001可以包括至少一个连接器2006，至少一个连接器2006包括结合到至少一个外部主机的多个引脚。至少一个连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000与至少一个外部主机之间的通信接口而变化。在至少一个示例实施例中，数据存储系统2000可以根据接口(诸如通用串行总线(USB)、快速外围组件互连(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-Phy等)中的任何一个而与至少一个外部主机通信，但不限于此。在至少一个示例实施例中，数据存储系统2000可以由通过连接器2006等从外部主机供应的电力操作。数据存储系统2000还可以包括将从外部主机供应的电力分配到控制器2002和半导体封装件2003等的电力管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装件2003或从半导体封装件2003读取数据，并且可以提高数据存储系统2000的操作速度。
DRAM 2004可以是用于减小作为数据存储空间的半导体封装件2003与外部主机之间的速度差的缓冲存储器，但示例实施例不限于此。包括在数据存储系统2000中的DRAM2004也可以作为一种类型的高速缓冲存储器操作，并且可以在对半导体封装件2003等的控制操作中提供用于临时存储数据的空间。当DRAM 2004包括在数据存储系统2000中时，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM2004的DRAM控制器，但示例实施例不限于此。
半导体封装件2003可以包括例如彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括封装基底2100、在封装基底2100上的半导体芯片2200、在半导体芯片2200的相应下表面上的粘合层2300、电连接半导体芯片2200和封装基底2100的连接结构2400以及在封装基底2100上覆盖半导体芯片2200和连接结构2400的模塑层2500，但示例实施例不限于此。
封装基底2100可以是包括封装上垫2130的印刷电路板。每个半导体芯片2200可以包括输入/输出垫2210。输入/输出垫2210可以对应于图16A的输入/输出垫1101。每个半导体芯片2200可以包括上面参照图1至图12中的至少一个描述的半导体装置。
在至少一个示例实施例中，连接结构2400可以是电连接输入/输出垫2210和封装上垫2130的接合布线，但是示例实施例不限于此。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以通过接合布线方法彼此电连接，并且可以电连接到封装基底2100的封装上垫2130等。根据至少一个示例实施例，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200也可以通过包括贯穿硅过孔(TSV，也称为硅通孔)的连接结构而不是接合布线型连接结构2400等彼此电连接。
在至少一个示例实施例中，控制器2002和半导体芯片2200可以包括在一个封装件中。在至少一个示例实施例中，控制器2002和半导体芯片2200安装在与主基底2001不同的单独的中介层基底上，并且控制器2002和半导体芯片2200可以通过形成在中介层基底上的布线彼此连接。
图17是根据至少一个示例实施例的半导体封装件的示意性剖视图。图17示出了图16B的半导体封装件2003的示例，并且概念性地示出了沿着图16B的半导体封装件2003的线I-I'截取的区域。
参照图17，在半导体封装件2003中，封装基底2100可以是印刷电路板。封装基底2100可以包括封装基底主体部分2120、在封装基底主体部分2120的上表面上的封装上垫2130、在封装基底主体部分2120的下表面上或通过其下表面暴露的下垫2125以及在封装基底主体部分2120内部电连接上垫2130和下垫2125的内部布线2135，但不限于此。上垫2130可以电连接到连接结构2400。下垫2125可以通过导电连接部分2800连接到如图16B中所示的数据存储系统2000的主基底2001的布线图案2005。
如放大视图中所示，每个半导体芯片2200可以包括外围电路区域PERI和存储器单元区域CELL，外围电路区域PERI包括第一基底11和电路布线线路，存储器单元区域CELL包括第二基底(或共源极线)101(见图2A)、在第二基底101上的存储器堆叠结构GS1和GS2、穿过存储器堆叠结构GS1和GS2的沟道结构CH和分离结构MS(见图2B)、电连接到沟道结构CH的位线350以及电连接到存储器堆叠结构GS1和GS2的字线(例如，图16A的WL)的栅极接触插塞CP1和上布线355，但示例实施例不限于此。每个半导体芯片2200还可以包括在竖直方向上彼此不叠置的第一虚设结构DS1和第二虚设结构DS2，如放大视图中所示，但示例实施例不限于此。
每个半导体芯片2200还可以包括电连接到外围电路区域PERI中的电路元件(例如，图2A中的20)和电路布线(例如，图2A中的80)并且延伸到外围电路区域PERI中的输入/输出(I/O)连接布线以及电连接到I/O连接布线的输入/输出垫2210。每个半导体芯片2200还可以包括上绝缘层410和420。输入/输出连接布线在输入/输出垫2210下方穿透上绝缘层310、320、330和410、盖绝缘层190和290以及第二基底101(见图2A)，以延伸到外围电路区域PERI中，但示例实施例不限于此。
图17的半导体芯片2200可以通过以接合布线形式的连接结构2400彼此电连接，但不限于此。然而，在至少一个示例实施例中，单个半导体封装件中的半导体芯片(诸如图17的半导体芯片2200)也可以通过包括硅通孔(TSV)等的连接结构彼此电连接。
参照图18，在半导体封装件2003A中，每个半导体芯片2200a可以包括外围电路区域PERI和存储器单元区域CELL，外围电路区域PERI包括第一基底11和电路布线，存储器单元区域CELL包括第二基底101(见图13)、在第二基底101上的存储器堆叠结构GS1和GS2、穿过存储器堆叠结构GS1和GS2的沟道结构CH和分离结构MS(见图2B)、电连接到沟道结构CH的位线350以及电连接到存储器堆叠结构GS1和GS2的字线WL(见图16A)的栅极接触插塞CP1(见图13)和上布线355，但是示例实施例不限于此。外围电路区域PERI还可以包括下接合结构193a、193b和193c，并且单元区域CELL还可以包括上接合结构195a、195b和195c等。
上接合结构195a和195b可以包括电连接到沟道结构CH的第一上接合结构195a以及电连接到存储器堆叠结构GS1和GS2的字线(例如，图16A中的WL)的第二上接合结构195b。下接合结构193a和193b可以包括接合到第一上接合结构195a并且电连接到外围电路区域PERI的电路元件20的第一下接合结构193a以及接合到第二上接合结构195b并且电连接到外围电路区域PERI的电路元件20的第二下接合结构193b，但示例实施例不限于此。
外围电路区域PERI的下接合结构193a和193b与单元区域CELL的上接合结构195a和195b可以在彼此接触的同时接合。下接合结构193a和193b以及上接合结构195a和195b的接合部分可以由例如铜(Cu)形成，但不限于此。
如放大视图中所示，存储器单元区域CELL还可以包括在竖直方向上不叠置的第一虚设结构DS1和第二虚设结构DS2，但不限于此。每个半导体芯片2200a还可以包括形成在上绝缘层430中的输入/输出垫2210以及在输入/输出垫2210下方的输入/输出连接布线。输入/输出连接布线可以电连接到接合结构193c和195c的一部分。
图17的半导体芯片2200和图18的半导体芯片2200a可以分别通过以接合布线形式的连接结构2400而彼此电连接，但示例实施例不限于此。然而，在至少一个示例实施例中，单个半导体封装件中的半导体芯片(诸如图17的半导体芯片2200和/或图18的半导体芯片2200a)也可以通过包括硅通孔(TSV)等的连接结构彼此电连接。
如上所述，在根据至少一个示例实施例的半导体装置中，虚设结构可以与包括在存储器单元中的堆叠结构间隔开，并且下第一虚设结构和上第二虚设结构可以布置为在竖直方向上不叠置，从而提供具有改善的可靠性的半导体装置和具有该半导体装置的数据存储系统。
虽然上面已经说明和描述了各种示例实施例，但是对于本领域普通技术人员来说将明显的是，在不脱离由所附权利要求限定的发明构思的范围的情况下可以进行修改和变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
外围电路区域，包括第一基底和位于所述第一基底上的多个电路元件；以及
至少一个存储器单元区域，位于所述外围电路区域上，
其中，所述至少一个存储器单元区域包括：
第二基底，位于所述外围电路区域上；
存储器堆叠结构，包括第一堆叠结构和第二堆叠结构，所述第一堆叠结构包括交替地堆叠在所述第二基底上的多个第一栅电极和多个第一层间绝缘层，并且所述第二堆叠结构包括交替地堆叠在所述第一堆叠结构上的多个第二栅电极和多个第二层间绝缘层；
多个沟道结构，垂直地穿透所述存储器堆叠结构并且连接到所述第二基底，所述多个沟道结构均包括相应的沟道层；
至少一个第一虚设结构，位于所述第二基底上，所述至少一个第一虚设结构与所述第一堆叠结构的至少一侧间隔开，并且所述至少一个第一虚设结构包括交替地堆叠的多个第一绝缘层和多个第二绝缘层；
至少一个第二虚设结构，位于所述至少一个第一虚设结构上，所述至少一个第二虚设结构与所述第二堆叠结构的至少一侧间隔开，所述至少一个第二虚设结构包括交替地堆叠的多个第三绝缘层和多个第四绝缘层；并且
所述至少一个第一虚设结构的至少一部分在竖直方向上不与所述至少一个第二虚设结构叠置。
2.根据权利要求1所述的半导体装置，其中，所述至少一个第一虚设结构的所述多个第二绝缘层之中的最上面的第二绝缘层在所述竖直方向上不与所述至少一个第二虚设结构叠置。
3.根据权利要求1所述的半导体装置，其中，所述至少一个第一虚设结构的至少一侧的表面的至少一部分在所述竖直方向上不与所述至少一个第二虚设结构叠置。
4.根据权利要求1所述的半导体装置，其中，所述至少一个第一虚设结构和所述至少一个第二虚设结构包括具有阶梯形状的多个台阶，并且
其中，所述至少一个第一虚设结构的所述多个台阶中的最上面的台阶在所述竖直方向上不与所述至少一个第二虚设结构的所述多个台阶中的最下面的台阶叠置。
5.根据权利要求4所述的半导体装置，其中，所述至少一个第一虚设结构的所述多个台阶中的最下面的台阶在所述竖直方向上不与所述至少一个第二虚设结构的所述多个台阶中的所述最下面的台阶叠置。
6.根据权利要求1所述的半导体装置，其中，所述至少一个第一虚设结构的侧表面和所述至少一个第二虚设结构的侧表面相对于所述第二基底的上表面倾斜。
7.根据权利要求1所述的半导体装置，所述半导体装置还包括：
多个贯穿接触插塞，穿透所述第二基底以及所述至少一个第一虚设结构和所述至少一个第二虚设结构中的至少一者，所述多个贯穿接触插塞电连接到所述外围电路区域的所述多个电路元件；以及
保护环结构，与所述半导体装置的边缘区域相邻，所述保护环结构围绕所述第一堆叠结构和所述第二堆叠结构以及所述至少一个第一虚设结构和所述至少一个第二虚设结构，所述保护环结构穿透第一盖绝缘层和第二盖绝缘层，并且所述保护环结构连接到所述第一基底。
8.根据权利要求1所述的半导体装置，其中，所述至少一个第一虚设结构是多个第一虚设结构，并且
其中，所述至少一个第二虚设结构是多个第二虚设结构。
9.根据权利要求8所述的半导体装置，其中，所述多个第二虚设结构的数量大于所述多个第一虚设结构的数量。
10.根据权利要求8所述的半导体装置，其中，所述多个第一虚设结构的数量大于所述多个第二虚设结构的数量。
11.一种半导体装置，所述半导体装置包括：
外围电路区域，包括第一基底和设置在所述第一基底上的多个电路元件；
第二基底，位于所述外围电路区域上；
存储器单元结构，位于所述第二基底上；以及
虚设结构，位于所述存储器单元结构的至少一侧上，所述虚设结构位于所述第二基底上，
其中，所述存储器单元结构包括：
第一堆叠结构，包括交替地堆叠在所述第二基底上的多个第一栅电极和多个第一层间绝缘层；
第二堆叠结构，包括交替地堆叠在所述第一堆叠结构上的多个第二栅电极和多个第二层间绝缘层；以及
多个沟道结构，穿透所述第一堆叠结构和所述第二堆叠结构，所述多个沟道结构连接到所述第二基底，并且
其中，所述虚设结构包括：
第一虚设结构，位于所述第二基底上，所述第一虚设结构与所述第一堆叠结构间隔开，所述第一虚设结构包括交替地堆叠的多个第一绝缘层和多个第二绝缘层；以及
第二虚设结构，位于所述第二基底上，所述第二虚设结构与所述第二堆叠结构和所述第一虚设结构间隔开，所述第二虚设结构包括交替地堆叠的多个第三绝缘层和多个第四绝缘层，并且
其中，所述第二虚设结构的侧表面之间的中心轴在平行于所述第二基底的上表面的至少一个方向上从所述第一虚设结构的侧表面之间的中心轴偏移。
12.根据权利要求11所述的半导体装置，其中，所述第一虚设结构的上表面不面对所述第二虚设结构的底表面。
13.根据权利要求11所述的半导体装置，其中，所述第一虚设结构在竖直方向上不与所述第二虚设结构叠置。
14.根据权利要求11所述的半导体装置，所述半导体装置还包括：
第一盖绝缘层，覆盖所述第一堆叠结构和所述第一虚设结构；以及
第二盖绝缘层，覆盖所述第二堆叠结构和所述第二虚设结构，并且
其中，所述第一虚设结构的上表面在竖直方向上与所述第二盖绝缘层叠置。
15.根据权利要求11所述的半导体装置，其中，所述第一虚设结构和所述第二虚设结构中的每个包括具有阶梯形状的多个台阶，并且
其中，所述第一虚设结构的最上面的台阶在竖直方向上不与所述第二虚设结构的最下面的台阶叠置。
16.根据权利要求11所述的半导体装置，其中，所述第一虚设结构的所述中心轴和所述第二虚设结构的所述中心轴与所述存储器单元结构的侧表面之间的中心轴以不同的距离间隔开。
17.根据权利要求11所述的半导体装置，其中，所述第二绝缘层和所述第一栅电极在相应的高度水平处具有相同的厚度，并且
其中，所述第四绝缘层和所述第二栅电极在相应的高度水平处具有相同的厚度。
18.根据权利要求11所述的半导体装置，其中，所述多个第一绝缘层和所述多个第二绝缘层中的每个包括第一部分和第二部分，所述第二部分从所述第一部分延伸，并且
其中，所述第二部分中的每个包括朝向所述第一基底弯曲的向下部分。
19.一种数据存储系统，所述数据存储系统包括：
半导体存储装置，包括：外围电路区域，包括第一基底和设置在所述第一基底上的电路元件；第二基底，位于所述外围电路区域上；存储器单元结构，位于所述第二基底上；虚设结构，位于所述存储器单元结构的至少一侧上并且位于所述第二基底上；以及
控制器，通过输入/输出垫电连接到所述半导体存储装置并控制所述半导体存储装置，
其中，所述存储器单元结构包括：
第一堆叠结构，包括交替地堆叠在所述第二基底上的多个第一栅电极和多个第一层间绝缘层；
第二堆叠结构，包括交替地堆叠在所述第一堆叠结构上的多个第二栅电极和多个第二层间绝缘层；以及
多个沟道结构，穿透所述第一堆叠结构和所述第二堆叠结构，所述多个沟道结构连接到所述第二基底，
其中，所述虚设结构包括：
第一虚设结构，与所述第一堆叠结构间隔开并且位于所述第二基底上；以及
第二虚设结构，位于所述第二基底上，所述第二虚设结构与所述第二堆叠结构和所述第一虚设结构间隔开，并且
其中，所述第二虚设结构的侧表面之间的中心轴在平行于所述第二基底的上表面的至少一个方向上从所述第一虚设结构的侧表面之间的中心轴偏移。
20.根据权利要求19所述的数据存储系统，其中，所述半导体存储装置的所述第一虚设结构和所述第二虚设结构在竖直方向上不叠置。
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