CN115440738A - 半导体器件和包括该半导体器件的数据存储系统 - Google Patents

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Abstract

提供半导体器件和包括该半导体器件的数据存储系统。半导体器件包括：第一衬底；电路元件；下互连线；第二衬底；栅电极，堆叠在第二衬底上以在第一方向上彼此间隔开并且形成第一堆叠结构和第二堆叠结构；沟道结构，穿透栅电极；以及第一接触插塞和第二接触插塞，分别穿透第一堆叠结构和第二堆叠结构，并且连接到栅电极。第一堆叠结构具有第一焊盘区域，在第一焊盘区域中栅电极分别比上栅电极延伸得更远，并且分别连接到第一接触插塞。第二堆叠结构具有第二焊盘区域，在第二焊盘区域中栅电极分别比上栅电极延伸得更远，并且分别连接到第二接触插塞。第一焊盘区域和第二焊盘区域相对于彼此偏移以便在第一方向上彼此不交叠。

Description

半导体器件和包括该半导体器件的数据存储系统
相关申请的交叉引用
本申请要求于2021年6月3日在韩国知识产权局提交的韩国专利申请No.10-2021-0071950的权益，该申请的全部公开内容通过引用并入本文以用于所有目的。
技术领域
本发明构思涉及半导体器件和包括该半导体器件的数据存储系统。
背景技术
在需要数据存储的数据存储系统中，需要能够存储高容量数据的半导体器件。因此，正在研究用于增加半导体器件的数据存储容量的方法。
发明内容
一些示例实施例提供一种具有改进的集成度的半导体器件。
一些示例实施例提供一种数据存储系统，所述数据存储系统包括具有改进的集成度的半导体器件。所述半导体器件可以包括三维地布置的存储单元而不是二维地布置的存储单元，这可以使得能够增加所述半导体器件的数据存储容量。
根据一些示例实施例，一种半导体器件可以包括：第一半导体结构，所述第一半导体结构包括第一衬底、位于所述第一衬底上的电路元件和下互连线；以及第二半导体结构，所述第二半导体结构位于所述第一半导体结构上。所述第二半导体结构包括：第二衬底，所述第二衬底具有第一区域和第二区域；栅电极，所述栅电极堆叠在所述第二衬底上以在第一方向上彼此间隔开，所述栅电极至少部分地限定第一堆叠结构和第二堆叠结构；层间绝缘层，所述层间绝缘层与所述栅电极交替堆叠；沟道结构，所述沟道结构穿透所述第一堆叠结构和所述第二堆叠结构，所述沟道结构在所述第一方向上延伸，所述沟道结构分别包括沟道层，所述沟道结构位于所述第一区域中；分隔区域，所述分隔区域穿透所述第一堆叠结构和所述第二堆叠结构并且在第二方向上延伸；第一接触插塞和第二接触插塞，所述第一接触插塞和所述第二接触插塞各自穿透所述第一堆叠结构和所述第二堆叠结构并且在所述第一方向上延伸到所述第一半导体结构中，所述第一接触插塞和所述第二接触插塞位于所述第二区域中；以及接触绝缘层，所述接触绝缘层与所述栅电极的一部分接触并且围绕所述第一接触插塞和所述第二接触插塞中的每一个接触插塞，所述接触绝缘层位于所述第二区域中。所述第一堆叠结构在所述第二区域中具有：第一焊盘区域，在所述第一焊盘区域中所述栅电极在所述第二方向上分别比上栅电极延伸得更远以分别连接到所述第一接触插塞；以及第一虚设区域，所述第一虚设区域位于每一个所述第一焊盘区域的至少一侧并且与所述第一接触插塞间隔开，所述第二堆叠结构在所述第二区域中具有：第二焊盘区域，在所述第二焊盘区域中所述栅电极在所述第二方向上分别比上栅电极延伸得更远并且分别连接到所述第二接触插塞；以及第二虚设区域，所述第二虚设区域位于每一个所述第二焊盘区域的至少一侧并且与所述第二接触插塞间隔开，并且所述第一焊盘区域在所述第一方向上与所述第二虚设区域交叠，并且所述第二焊盘区域在所述第一方向上与所述第一虚设区域交叠。
根据一些示例实施例，一种半导体器件可以包括：第一衬底；电路元件，所述电路元件位于所述第一衬底上；下互连线，所述下互连线电连接到所述电路元件；第二衬底，所述第二衬底位于所述下互连线上；栅电极，所述栅电极堆叠在所述第二衬底上以在第一方向上彼此间隔开，所述栅电极至少部分地限定第一堆叠结构和第二堆叠结构；沟道结构，所述沟道结构穿透所述栅电极，所述沟道结构在所述第一方向上延伸，所述沟道结构分别包括沟道层；以及第一接触插塞和第二接触插塞，所述第一接触插塞和所述第二接触插塞各自穿透所述第一堆叠结构和所述第二堆叠结构，所述第一接触插塞和所述第二接触插塞分别连接到所述栅电极，所述第一接触插塞和所述第二接触插塞在所述第一方向上延伸。所述第一堆叠结构具有第一焊盘区域，在所述第一焊盘区域中所述栅电极在第二方向上分别比上栅电极延伸得更远并且分别连接到所述第一接触插塞，所述第二堆叠结构具有第二焊盘区域，在所述第二焊盘区域中所述栅电极在所述第二方向上分别比上栅电极延伸得更远并且分别连接到所述第二接触插塞，并且所述第一焊盘区域和所述第二焊盘区域相对于彼此偏移以便在所述第一方向上彼此不交叠。
根据一些示例实施例，一种数据存储系统可以包括：半导体存储装置，所述半导体存储装置包括第一衬底、位于所述第一衬底上的电路元件、电连接到所述电路元件的下互连线、位于所述下互连线上的第二衬底、堆叠在所述第二衬底上以在第一方向上彼此间隔开并且至少部分地限定第一堆叠结构和第二堆叠结构的栅电极、穿透所述栅电极并且在所述第一方向上延伸并且分别包括沟道层的沟道结构、各自穿透所述第一堆叠结构和所述第二堆叠结构、分别连接到所述栅电极并且在所述第一方向上延伸的第一接触插塞和第二接触插塞、以及电连接到所述电路元件的输入/输出焊盘；以及控制器，所述控制器通过所述输入/输出焊盘电连接到所述半导体存储装置并且被配置为控制所述半导体存储装置。所述第一堆叠结构包括第一焊盘区域，在所述第一焊盘区域中所述栅电极在第二方向上分别比上栅电极延伸得更远并且分别连接到所述第一接触插塞，所述第二堆叠结构包括第二焊盘区域，在所述第二焊盘区域中所述栅电极在所述第二方向上分别比上栅电极延伸得更远并且分别连接到所述第二接触插塞，并且所述第一焊盘区域和所述第二焊盘区域相对于彼此偏移以便在所述第一方向上彼此不交叠。
附图说明
根据结合附图进行的以下详细描述，将更清楚地理解本发明构思的上述及其他方面、特征和优点，在附图中：
图1是根据一些示例实施例的半导体器件的示意俯视图；
图2A、图2B和图2C是根据一些示例实施例的半导体器件的示意横截面图；
图3A、图3B和图3C是根据一些示例实施例的半导体器件的局部放大图；
图4A是示意性地示出根据一些示例实施例的半导体器件的一些配置的横截面图；
图4B和图4C是根据一些示例实施例的半导体器件的示意横截面图；
图5是示意性地示出根据一些示例实施例的半导体器件的局部放大图；
图6A和图6B是示意性地示出根据一些示例实施例的半导体器件的横截面图和局部放大图；
图7A和图7B是示意性地示出根据一些示例实施例的半导体器件的横截面图和局部放大图；
图8A和图8B是示意性地示出根据一些示例实施例的半导体器件的横截面图；
图9是示意性地示出根据一些示例实施例的半导体器件的横截面图；
图10是根据一些示例实施例的半导体器件的示意横截面图；
图11A、图11B、图11C、图11D、图11E、图11F、图11G、图11H、图11I、图11J、图11K、图11L和图11M是示出根据一些示例实施例的制造半导体器件的方法的示意横截面图；
图12是示意性地示出根据一些示例实施例的包括半导体器件的数据存储系统的图；
图13是根据一些示例实施例的包括半导体器件的数据存储系统的示意透视图；以及
图14是示意性地示出根据一些示例实施例的半导体封装件的横截面图。
具体实施方式
在下文中，将参考附图描述本发明构思的示例实施例。
将理解的是，当诸如层、膜、区域或衬底的元件被称为“位于”另一元件“上”时，它可以直接位于另一元件上或者也可以存在中间元件。相比之下，当元件被称为“直接位于”另一元件“上”时，不存在中间元件。将进一步理解的是，当元件被称为“位于”另一元件“上”时，它可以位于另一元件上方或下面或者与另一元件相邻(例如，水平地相邻)。
将理解的是，关于其他元件和/或其性质(例如，结构、表面、方向等)可以被称为“垂直”、“平行”、“共面”等的元件和/或其性质(例如，结构、表面、方向等)关于其他元件和/或其性质可以分别“垂直”、“平行”、“共面”等或者可以分别“基本上垂直”、“基本上平行”、“基本上共面”。
关于其他元件和/或其性质“基本上垂直”的元件和/或其性质(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差内关于其他元件和/或其性质“垂直”，和/或在幅度和/或角度方面与关于其他元件和/或其性质“垂直”等具有等于或小于10％的偏差(例如，±10％的公差)。
关于其他元件和/或其性质“基本上平行”的元件和/或其性质(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差范围内关于其他元件和/或其性质“平行”，和/或在幅度和/或角度方面与关于其他元件和/或其性质“平行”等具有等于或小于10％的偏差(例如，±10％的公差)。
关于其他元件和/或其性质“基本上共面”的元件和/或其性质(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差内关于其他元件和/或其性质“共面”，和/或在幅度和/或角度方面与关于其他元件和/或其性质“共面”等具有等于或小于10％的偏差(例如，±10％的公差)。
将理解的是，元件和/或其性质在本文中可以被叙述为与其他元件“相同”或“相等”，并且将进一步理解的是，在本文中叙述为与其他元件“等同”、“相同”或“相等”的元件和/或其性质可以与其他元件和/或其性质“等同”、“相同”或“相等”或者与其他元件和/或其性质“基本上等同”、“基本上相同”或“基本上相等”。与其他元件和/或其性质“基本上等同”、“基本上相同”或“基本上相等”的元件和/或其性质将被理解为包括在制造公差和/或材料公差内与其他元件和/或其性质等同、相同或相等的元件和/或其性质。与其他元件和/或其性质等同或基本上等同和/或相同或基本上相同的元件和/或其性质可以是在结构上相同或基本上相同、在功能上相同或基本上相同和/或在组成上相同或基本上相同。
将理解的是，在本文中描述为“基本上”相同和/或等同的元件和/或其性质包含具有等于或小于10％的相对幅度差的元件和/或其性质。此外，不管元件和/或其性质是否被“基本上”修饰，都将理解的是，这些元件和/或其性质应当被解释为包括所述元件和/或其性质周围的制造或操作公差(例如，±10％)。
当在本说明书中连同数值一起使用术语“大约”或“基本上”时，旨在说明相关联的数值包括所述数值周围±10％的公差。当指定范围时，该范围包括其之间的所有值，诸如以0.1％的增量。
图1是根据一些示例实施例的半导体器件的示意俯视图。
图2A至图2C是根据一些示例实施例的半导体器件的示意横截面图。图2A至图2C分别示出沿着图1的切割线I-I’、II-II’和III-III’截取的横截面。
图3A至图3C是根据一些示例实施例的半导体器件的局部放大图。图3A至图3C分别是图2A的区域“A”、图2B的区域“B”和图2B的区域“C”的放大图。
首先，参考图1至图2C，半导体器件100可以包括外围电路区域PERI和存储单元区域CELL，所述外围电路区域PERI是包括第一衬底201的第一半导体结构，所述存储单元区域CELL是包括第二衬底101的第二半导体结构。存储单元区域CELL可以设置在外围电路区域PERI的顶部上。相反地，在一些示例实施例中，存储单元区域CELL可以设置在外围电路区域PERI下方。
外围电路区域PERI可以包括第一衬底201、位于第一衬底201中的杂质区205和器件隔离层210、设置在第一衬底201上的电路元件220、下接触插塞270、下互连线280以及外围区域绝缘层290。
第一衬底201可以具有在X方向和Y方向上延伸的上表面。有源区可以由器件隔离层210限定在第一衬底201中。包括杂质的杂质区205可以设置在有源区的一部分中。第一衬底201可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。第一衬底201可以被提供为体晶片或外延层。
电路元件220可以包括平面晶体管。每一个电路元件220可以包括电路栅极电介质层222、间隔物层224和电路栅电极225。杂质区205可以被设置为位于电路栅电极225两侧的第一衬底201中的源极/漏极区。
下接触插塞270和下互连线280可以形成(例如，至少部分地限定)电连接到电路元件220和杂质区205的下互连结构。下接触插塞270可以具有圆柱形形状，并且下互连线280可以具有线形状。下接触插塞270可以包括从第一衬底201依次设置的第一下接触插塞272、第二下接触插塞274和第三下接触插塞276。下互连线280可以包括从第一衬底201依次设置的第一下互连线282、第二下互连线284和第三下互连线286。下接触插塞270和下互连线280可以包括导电材料，例如，钨(W)、铜(Cu)、铝(Al)等，并且下接触插塞270和下互连线280中的每一者还可以包括扩散阻挡层。焊盘层285可以进一步设置在第三下互连线286上。然而，在一些示例实施例中，可以不同地改变下接触插塞270和下互连线280的层数和布置。
外围区域绝缘层290可以在第一衬底201上设置在电路元件220上。外围区域绝缘层290可以由绝缘材料形成，并且可以包括一个或更多个绝缘层。
存储单元区域CELL可以包括：第二衬底101，所述第二衬底101具有第一区域R1和第二区域R2；栅电极130，所述栅电极130堆叠在第二衬底101上并且形成(例如，至少部分地限定或完全地限定)第一堆叠结构ST1和第二堆叠结构ST2；层间绝缘层120，所述层间绝缘层120在Z方向上在第二衬底101上与栅电极130交替堆叠；沟道结构CH，所述沟道结构CH被设置为穿透第一堆叠结构ST1和第二堆叠结构ST2并且在Z方向上延伸；分隔区域MS，所述分隔区域MS在穿透第一堆叠结构ST1和第二堆叠结构ST2(例如，在Z方向上)的同时延伸(例如，在X方向上)；第一接触插塞170和第二接触插塞175，所述第一接触插塞170和所述第二接触插塞175各自穿透第一堆叠结构ST1和第二堆叠结构ST2，并且连接到第一堆叠结构ST1和第二堆叠结构ST2的栅电极130并且在Z方向上延伸到外围电路区域PERI中；以及接触绝缘层160，所述接触绝缘层160围绕第一接触插塞170和第二接触插塞175中的每一个接触插塞。
存储单元区域CELL还可以包括衬底绝缘层121、在第一区域R1上设置在栅电极130下方的第一水平导电层102和第二水平导电层104、在第二区域R2上设置在栅电极130下方的水平绝缘层110、穿透第二堆叠结构ST2的一部分的上分隔区域SS、在栅电极130外部的牺牲绝缘层118、位于沟道结构CH及第一接触插塞170和第二接触插塞175上的上接触185、以及覆盖栅电极130的单元区域绝缘层190。
第二衬底101的第一区域R1是其中栅电极130垂直地堆叠并且设置有沟道结构CH的区域，并且可以是其中设置有存储单元的区域，而第二区域R2是其中栅电极130延伸以具有不同长度的区域，并且可以对应于用于将存储单元电连接到外围电路区域PERI的区域。第二区域R2可以沿至少一个方向(例如，X方向)设置在第一区域R1的至少一个端部上。第二衬底101是板层的形式并且可以充当半导体器件100的公共源极线的至少一部分。第二衬底101可以被理解为位于下互连线280上。
第二衬底101可以具有在X方向和Y方向上延伸的上表面。第二衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。第二衬底101还可以包括杂质。第二衬底101可以被提供为诸如多晶硅层的多晶半导体层或者外延层。
第一水平导电层102和第二水平导电层104可以依次堆叠并设置在第二衬底101的第一区域R1的上表面上。第一水平导电层102可以不延伸到第二衬底101的第二区域R2，并且第二水平导电层104可以延伸到第二区域R2。第一水平导电层102可以与第二衬底101一起充当半导体器件100的公共源极线的一部分，例如充当公共源极线。如图2C的放大图所示，第一水平导电层102可以在沟道层140周围直接连接到沟道层140。第二水平导电层104可以在其中不设置有第一水平导电层102和水平绝缘层110的一些区域中接触第二衬底101。第二水平导电层104可以在一些区域中覆盖第一水平导电层102或水平绝缘层110的端部，并且可以弯曲以延伸到第二衬底101上。如所示，第二水平导电层104可以在第一区域R1和第二区域R2两者中延伸并且可以位于第一水平导电层102和水平绝缘层110两者上(例如，上方)。
第一水平导电层102和第二水平导电层104可以包括半导体材料，诸如多晶硅。在这种情况下，至少第一水平导电层102可以是掺杂有与第二衬底101的导电类型相同的导电类型的杂质的层，并且第二水平导电层104可以是包括从第一水平导电层102扩散的杂质的掺杂层或层。然而，第二水平导电层104的材料不限于半导体材料，并且可以用绝缘层替换。
水平绝缘层110可以设置在第二衬底101上，在第二区域R2的至少一部分中与第一水平导电层102平行。水平绝缘层110可以包括交替堆叠在第二衬底101的第二区域R2上的第一水平绝缘层111和第二水平绝缘层112。水平绝缘层110可以是在制造半导体器件100的工艺中用第一水平导电层102替换一部分之后留下的层。将理解的是，“位于”第二衬底101的第一区域R1和/或第二区域R2“上”的元件可以在本文中被互换地称为“位于”第一区域R1和/或第二区域R2“中”。
水平绝缘层110可以包括氧化硅、氮化硅、碳化硅或氮氧化硅。第一水平绝缘层111和第二水平绝缘层112可以包括不同的绝缘材料。例如，第一水平绝缘层111可以由与层间绝缘层120的材料相同的材料形成，而第二水平绝缘层112可以由与层间绝缘层120的材料不同的材料形成。
衬底绝缘层121可以在第二区域R2中在Z方向上延伸并且被设置为穿透第二衬底101、水平绝缘层110和第二水平导电层104。衬底绝缘层121的下表面可以与第二衬底101的下表面共面或者可以位于低于第二衬底101的下表面的水平高度处。衬底绝缘层121可以被设置为分别围绕第一接触插塞170和第二接触插塞175。因此，连接到不同的栅电极130的第一接触插塞170和第二接触插塞175可以彼此电隔离。在一些示例实施例中，衬底绝缘层121可以相对大以围绕第一接触插塞170和第二接触插塞175的全部或一部分。衬底绝缘层121也可以设置在第二衬底101外部。衬底绝缘层121可以包括例如氧化硅、氮化硅、碳化硅或氮氧化硅。
栅电极130可以垂直地间隔开(例如，避免彼此直接接触)并且堆叠在第二衬底101上以形成(例如，至少部分地限定)第一堆叠结构ST1和第二堆叠结构ST2。例如，栅电极130可以与层间绝缘层120一起形成第一堆叠结构ST1和第二堆叠结构ST2(例如，栅电极130和层间绝缘层120可以共同地部分地或完全地限定第一堆叠结构ST1和第二堆叠结构ST2)。栅电极130彼此垂直地间隔开并且堆叠在第一区域R1上，并且以不同的长度从第一区域R1延伸到第二区域R2以在第二区域R2的一部分中以台阶的形式形成阶梯结构。栅电极130还可以被设置为在Y方向上相对于彼此具有阶梯结构。
栅电极130可以包括形成接地选择晶体管的栅极的下栅电极、形成多个存储单元的存储栅电极、以及形成串选择晶体管的栅极的上栅电极。构成存储单元的存储栅电极的数目可以根据半导体器件100的容量来确定。根据一些示例实施例，上栅电极和下栅电极的数目可以各自为1至4个或更多个，并且上栅电极和下栅电极可以具有与存储栅电极相同或不同的结构。在一些示例实施例中，栅电极130还可以包括形成设置在上栅电极上方和/或在下栅电极下方并且用于使用栅致漏极泄漏(gate induced drain leakage，GIDL)现象进行擦除操作的擦除晶体管的擦除栅电极。一些栅电极130(例如，与上栅电极或下栅电极相邻的存储栅电极130)可以是虚设栅电极。
栅电极130可以包括金属材料，例如，钨(W)。在一些示例实施例中，栅电极130可以包括多晶硅或金属硅化物材料。在一些示例实施例中，栅电极130还可以包括扩散阻挡层，并且例如，扩散阻挡层可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合。
第一堆叠结构ST1和第二堆叠结构ST2可以在Z方向上依次堆叠在第二衬底101上。第一堆叠结构ST1和第二堆叠结构ST2可以包括交替堆叠的栅电极130和层间绝缘层120。
第一堆叠结构ST1可以包括位于第二区域R2中的第一焊盘区域PAD1a、PAD1b和PAD1c以及第一虚设区域DMY1a、DMY1b和DMY1c。第一焊盘区域PAD1a、PAD1b和PAD1c以及第一虚设区域DMY1a、DMY1b和DMY1c可以在X方向上交替设置。第二堆叠结构ST2可以包括位于第二区域R2中的第二焊盘区域PAD2a、PAD2b和PAD2c以及第二虚设区域DMY2a、DMY2b和DMY2c。第二焊盘区域PAD2a、PAD2b和PAD2c以及第二虚设区域DMY2a、DMY2b和DMY2c可以在X方向上交替设置。如所示，第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c可以在X方向上交替设置。
第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c可以移位(shift)(例如，相对于彼此在X方向上偏移(offset))以便在Z方向上彼此不交叠。第一焊盘区域PAD1a、PAD1b和PAD1c在Z方向上与第二虚设区域DMY2a、DMY2b和DMY2c交叠，并且第二焊盘区域PAD2a、PAD2b和PAD2c可以在Z方向上与第一虚设区域DMY1a、DMY1b和DMY1c交叠。在第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c中，栅电极130的形状可以彼此对应。例如，单独焊盘区域中的对应栅电极(例如，在最上栅电极130下面的相同堆叠编号的栅电极130)的形状可以相似或相同。
如图2B所示，在第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c中，栅电极130可以在X方向上分别比上栅电极130延伸得更远以分别连接到第一接触插塞170和第二接触插塞175。如所示，第一虚设区域DMY1a、DMY1b和DMY1c可以位于第一焊盘区域PAD1a、PAD1b和PAD1c中的每一个第一焊盘区域的至少一侧。如所示，第二虚设区域DMY2a、DMY2b和DMY2c可以位于第二焊盘区域PAD2a、PAD2b和PAD2c中的每一个第二焊盘区域的至少一侧。第一虚设区域DMY1a、DMY1b和DMY1c可以与第一接触插塞170间隔开。第二虚设区域DMY2a、DMY2b和DMY2c可以与第二接触插塞175间隔开。在第一虚设区域DMY1a、DMY1b和DMY1c以及第二虚设区域DMY2a、DMY2b和DMY2c中，栅电极130不直接连接到第一接触插塞170和第二接触插塞175，而是被设置为通过接触绝缘层160与第一接触插塞170和第二接触插塞175间隔开。如所示，第一接触插塞170可以不延伸穿过第一虚设区域DMY1a、DMY1b和DMY1c中的任一者，并且第二接触插塞175可以不延伸穿过第二虚设区域DMY2a、DMY2b和DMY2c中的任一者。
如图3B所示，栅电极130可以以第一厚度T1从第一区域R1朝向第二区域R2延伸(例如，栅电极130可以在第一区域R1中具有第一厚度T1)。在第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c中的至少一些焊盘区域中，最上栅电极130可以具有大于第一厚度T1的第二厚度T2。最上栅电极130可以是连接到第一接触插塞170和第二接触插塞175的栅电极130。详细地，在第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c当中，在至少图3A的连接到第一接触插塞170和第二接触插塞175的第一子焊盘区域SP1和第二子焊盘区域SP2中，栅电极130可以具有第二厚度T2。第二厚度T2可以在第一厚度T1的大约150％到大约210％的范围内。
第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c中的每一个焊盘区域可以具有随着它远离第一区域R1移动而在X方向上降低的高度(例如，随着距第一区域R1的距离增加而减小的高度)，并且例如，可以具有减小的最大高度(例如，第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c可以具有在X方向上减小的最大高度)。在第一虚设区域DMY1a、DMY1b和DMY1c以及第二虚设区域DMY2a、DMY2b和DMY2c中，栅电极130可以按等于或大于相邻的第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c中的栅电极的数目(例如，堆叠栅电极的数目/数量)的数目(例如，数量)堆叠。第一堆叠结构ST1和第二堆叠结构ST2可以具有在第二区域R2中彼此对应的栅电极130的形状。例如，第一焊盘区域PAD1a、PAD1b和PAD1c的栅电极130的形状或轮廓可以与第二焊盘区域PAD2a、PAD2b和PAD2c的栅电极130的形状或轮廓匹配。然而，最靠近第一区域R1的第二焊盘区域PAD2a可以在X方向上移位第一焊盘区域PAD1a的长度，因此，其他第二焊盘区域PAD2b和PAD2c以及一些第二虚设区域DMY2b和DMY2c也可以移位。
在一些示例实施例中，第一堆叠结构ST1和第二堆叠结构ST2可以分别具有相互移位并且上下堆叠的第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c，从而显著地减小半导体器件100的第二区域R2的长度。例如，在比较示例的情况下，从上部起的六个焊盘区域及其之间的五个虚设区域可以相对于第一堆叠结构ST1和第二堆叠结构ST2的整体在X方向上交替设置。与此相比，在一些示例实施例的情况下，可以相对减小第二区域R2的长度和面积。
参考图3A，一个第二焊盘区域PAD2a和一个第二虚设区域DMY2b被放大。第二焊盘区域PAD2a包括第一子焊盘区域SP1和第二子焊盘区域SP2，并且还可以包括分别设置在第一子焊盘区域SP1和第二子焊盘区域SP2的至少一侧的第一平坦区域PR1和第二平坦区域PR2。在一些示例实施例中，可以不同地改变一个第二焊盘区域PAD2a中的第一子焊盘区域SP1和第二子焊盘区域SP2中的每一个子焊盘区域中的台阶的数目以及第一平坦区域PR1和第二平坦区域PR2的数目。
第一子焊盘区域SP1和第二子焊盘区域SP2可以是基本上连接到第二接触插塞175的焊盘区域。因此，在权利要求中，“焊盘区域”可以被解释为第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c，或者可以被解释为第一子焊盘区域SP1和第二子焊盘区域SP2。第一子焊盘区域SP1和第二子焊盘区域SP2可以具有具有阶梯形状的台阶区域，并且可以具有其中堆叠的栅电极130的数目沿着X方向减小的形式，例如下台阶形状(step-down shape)。在每个台阶区域中，在Z方向上堆叠的栅电极130的数目(例如，数量)可以在X方向上减小。第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c可以被理解为各自具有至少由栅电极130部分地形成和/或限定的台阶形状。第一焊盘区域PAD1a、PAD1b和PAD1c中的每一个第一焊盘区域可以被理解为如图3A所示包括至少第一子焊盘区域SP1和第二子焊盘区域SP2以及分别位于第一子焊盘区域SP1和第二子焊盘区域SP2的至少一侧的至少一个平坦区域(例如，PR1和/或PR2)。
如所示，第一焊盘区域PAD1a、PAD1b和PAD1c和第二焊盘区域PAD2a、PAD2b和PAD2c以及第一虚设区域DMY1a、DMY1b和DMY1c和第二虚设区域DMY2b和DMY2c可以各自具有其中栅电极130形成(例如，限定)台阶形状的区域。在第一焊盘区域PAD1a、PAD1b和PAD1c和第二焊盘区域PAD2a、PAD2b和PAD2c中，所述区域可以具有第一斜率，而在第一虚设区域DMY1a、DMY1b和DMY1c和第二虚设区域DMY2b和DMY2c中，所述区域可以具有大于第一斜率的第二斜率。
第一平坦区域PR1和第二平坦区域PR2可以具有其中栅电极130延伸而没有台阶差的形状。第一平坦区域PR1和第二平坦区域PR2可以是其中栅电极130不连接到第二接触插塞175的区域。第一平坦区域PR1和第二平坦区域PR2可以是用于下互连结构的设置、半导体器件100的制造工艺等的区域。如图3C所示，连接到一个第一焊盘区域PAD1c中的栅电极130的第一接触插塞170可以连接到外围电路区域PERI的下互连线280。在这种情况下，至少一部分下互连线280(例如，第二下互连线284)可以从第一子焊盘区域SP1和第二子焊盘区域SP2下方延伸到至少一个平坦区域下方(例如，延伸到第一平坦区域PR1下方)，以用于布线并且因此可以在Z方向上与至少一个平坦区域(例如，PR1)至少部分地交叠。
在图3A等中，第一平坦区域PR1具有增加的厚度，如图3B的第二厚度T2，并且第二平坦区域PR2具有未增加的厚度，但是配置不限于此。在一些示例实施例中，第二平坦区域PR2也可以具有增加的厚度，如图3B的第二厚度T2。
在第一平坦区域PR1和第二平坦区域PR2中其上表面被暴露的栅电极130在X方向上的第二长度L2和第四长度L4可以大于在第一子焊盘区域SP1和第二子焊盘区域SP2中其上表面被暴露的栅电极130在X方向上的第一长度L1和第三长度L3。第二长度L2和第四长度L4可以彼此相同或不同，并且第一长度L1和第三长度L3也可以彼此相同或不同。
第二虚设区域DMY2b可以包括台阶区域SR和与第二焊盘区域PAD2a相邻的突出区域HR。台阶区域SR可以具有其中堆叠的栅电极130的数目沿着X方向增加到等于第二焊盘区域PAD2a中的台阶的数目的量的形状，例如，向上走的阶梯的形式。突出区域HR可以具有平坦上表面，并且可以具有其中堆叠有所有的栅电极130的形状。因此，如图2A和图2B所示，在第二虚设区域DMY2a、DMY2b和DMY2c中，突出区域HR的上表面的高度是恒定的，因此上表面的高度(例如，最大高度)可以是相同的。第一虚设区域DMY1a、DMY1b和DMY1c和第二虚设区域DMY2a、DMY2b和DMY2c可以各自具有其中栅电极130以与第一焊盘区域PAD1a、PAD1b和PAD1c和第二焊盘区域PAD2a、PAD2b和PAD2c中的堆叠的栅电极的数量相同的数量或比第一焊盘区域PAD1a、PAD1b和PAD1c和第二焊盘区域PAD2a、PAD2b和PAD2c中的堆叠的栅电极的数量更大的数量堆叠的突出区域HR。第一虚设区域DMY1a、DMY1b和DMY1c的相应突出区域HR的最大高度可以彼此相同(例如，可以全部是相同的最大高度)。第二虚设区域DMY2a、DMY2b和DMY2c的相应突出区域HR的最大高度可以彼此相同(例如，可以全部是相同的最大高度)。第二虚设区域DMY2a、DMY2b和DMY2c的相应突出区域HR的最大高度可以在X方向上依次减小。
在台阶区域SR中，其上表面被暴露的栅电极130在X方向上的第五长度L5可以小于第一长度L1和第三长度L3。因此，台阶区域SR的斜率可以大于第一子焊盘区域SP1和第二子焊盘区域SP2的斜率。通过减小或最小化第五长度L5，可以显著地减小或最小化第二虚设区域DMY2b的总长度和面积。突出区域HR的第六长度L6可以大于第二长度L2和第四长度L4，但是不限于此。可以考虑定位在其下方的第一焊盘区域PAD1a、PAD1b和PAD1c的宽度、工艺余量等来确定第六长度L6。突出区域HR的最上栅电极130可以具有不增加的厚度，如图3B的第一厚度T1。例如，在一些示例实施例中，第一虚设区域DMY1a、DMY1b和DMY1c和第二虚设区域DMY2a、DMY2b和DMY2c中的每一个虚设区域可以具有其中栅电极130以比第一焊盘区域PAD1a、PAD1b和PAD1c和第二焊盘区域PAD1a、PAD1b和PAD1c中的堆叠的栅电极130的数量更大的数量堆叠的突出区域HR，并且，在第一虚设区域DMY1a、DMY1b和DMY1c和第二虚设区域DMY2a、DMY2b和DMY2c的相应突出区域中，栅电极130的最上栅电极130具有第一厚度T1。另外地，接触绝缘层160可以位于第一焊盘区域PAD1a、PAD1b和PAD1c和第二焊盘区域PAD1a、PAD1b和PAD1c中的最上栅电极130下方。
一个第二虚设区域DMY2b的长度和一个第二焊盘区域PAD2a的长度可以彼此相同或不同。例如，第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c中的每一个焊盘区域在X方向上可以具有在大约30μm至大约70μm范围内的长度。参考图3A的以上描述可以被同等地应用于其他焊盘区域PAD1a、PAD1b、PAD1c、PAD2b和PAD2c以及虚设区域DMY1a、DMY1b、DMY1c、DMY2a、DMY2b和DMY2c。
层间绝缘层120可以设置在栅电极130之间。像栅电极130一样，层间绝缘层120可以被设置为在与第二衬底101的上表面垂直的方向上彼此间隔开并且在X方向上延伸。层间绝缘层120可以包括诸如氧化硅或氮化硅的绝缘材料。
牺牲绝缘层118可以以与栅电极130相同的高度水平和以与栅电极130相同的厚度进行定位，并且可以被设置在栅电极130外部，使得其侧表面与栅电极130接触。牺牲绝缘层118可以被设置为具有与衬底绝缘层121相同或不同的宽度。牺牲绝缘层118可以由与层间绝缘层120的绝缘材料不同的绝缘材料形成，并且可以包括例如氧化硅、氮化硅或氮氧化硅。可以进一步设置贯通通路以穿透牺牲绝缘层118和层间绝缘层120的堆叠结构以连接外围电路区域PERI和存储单元区域CELL。
分隔区域MS可以被设置为在X方向上延伸穿过第一区域R1和第二区域R2中的栅电极130。如图1所示，分隔区域MS可以被设置为彼此平行。一部分分隔区域MS可以沿着第一区域R1和第二区域R2一致地延伸，而其他分隔区域MS可以仅延伸到第二区域R2的一部分，或者可以断续地设置在第一区域R1和第二区域R2中。然而，在一些示例实施例中，可以不同地改变分隔区域MS的布置次序和布置间隔。如图2C所示，分隔区域MS可以穿透堆叠在第二衬底101上的整个栅电极130以连接到第二衬底101。隔离绝缘层106可以设置在分隔区域MS中。
上分隔区域SS可以在分隔区域MS之间在X方向上延伸。上分隔区域SS可以设置在第二区域R2的一部分中和在第一区域R1中，以穿透栅电极130当中包括最上栅电极130的一些栅电极130。如图2C所示，上分隔区域SS可以在Y方向上使例如总共三个栅电极130彼此分离。然而，在一些示例实施例中可以不同地改变被上分隔区域SS分离的栅电极130的数目。上分隔区域SS可以包括上隔离绝缘层103。
沟道结构CH分别形成一个存储单元串，并且可以被设置为在第一区域R1上形成行和列的同时彼此间隔开。沟道结构CH可以被设置为在X-Y平面中形成网格图案或者可以在一个方向上以Z字形状设置。沟道结构CH可以具有柱状形状，并且可以具有根据纵横比随着它们越来越靠近第二衬底101而变得越窄的倾斜侧面。在一些示例实施例中，与第一区域R1的端部相邻设置的沟道结构CH可以是基本上不形成存储单元串的虚设沟道。虚设沟道也可以设置在第二区域R2中以在半导体器件100的制造工艺期间用作支撑件。然而，在一些示例实施例中，具有与沟道结构CH的结构不同的结构的支撑件可以进一步单独地设置在第二区域R2中。
沟道结构CH可以包括垂直堆叠的第一沟道结构CH1和第二沟道结构CH2。沟道结构CH具有其中穿透第一堆叠结构ST1的第一沟道结构CH1和穿透第二堆叠结构ST2的第二沟道结构CH2连接的形式，并且可能由于连接区域中的宽度差而具有弯曲部分。然而，根据一些示例实施例，可以不同地改变在Z方向上堆叠的沟道结构的数目。
每一个沟道结构CH可以包括沟道层140、栅极电介质层145、沟道填充绝缘层147和设置在沟道孔中的沟道焊盘149。如图2C的放大图所示，沟道层140可以以围绕其中的沟道填充绝缘层147的环形状形成，或者可以具有诸如圆柱体或棱柱的柱状形状，而没有根据一些示例实施例的沟道填充绝缘层147。沟道层140的下部可以连接到第一水平导电层102。沟道层140可以包括诸如多晶硅或单晶硅的半导体材料。
栅极电介质层145可以设置在栅电极130与沟道层140之间。虽然未详细示出，但是栅极电介质层145可以包括从沟道层140依次堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以使电荷隧穿到电荷存储层中，并且可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或它们的组合。电荷存储层可以是电荷俘获层或浮栅导电层。阻挡层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料或它们的组合。在一些示例实施例中，栅极电介质层145的至少一部分可以沿着栅电极130在水平方向上延伸。
沟道焊盘149可以仅设置在第二沟道结构CH2的上端上。沟道焊盘149可以包括例如掺杂多晶硅。
沟道层140、栅极电介质层145和沟道填充绝缘层147可以在第一沟道结构CH1与第二沟道结构CH2之间彼此连接。相对厚的上层间绝缘层125可以设置在第一沟道结构CH1与第二沟道结构CH2之间，例如，在第一堆叠结构ST1与第二堆叠结构ST2之间。然而，在一些示例实施例中可以不同地改变层间绝缘层120和上层间绝缘层125的厚度和形状。
第一接触插塞170和第二接触插塞175可以在第二区域R2中穿透最上栅电极130及其下方的接触绝缘层160，并且可以连接到最上栅电极130。第一接触插塞170可以被设置为连接到第一焊盘区域PAD1a、PAD1b和PAD1c中的第一堆叠结构ST1的栅电极130。第二接触插塞175可以被设置为连接到第二焊盘区域PAD2a、PAD2b和PAD2c中的第二堆叠结构ST2的栅电极130。
第一接触插塞170和第二接触插塞175可以穿透单元区域绝缘层190的至少一部分并且可以被设置为连接到通过第一堆叠结构ST1和第二堆叠结构ST2中的台阶差而被暴露其上表面的每一个栅电极130。第一接触插塞170和第二接触插塞175可以在其中栅电极130的厚度增加的区域中直接连接到栅电极130。第一接触插塞170和第二接触插塞175在栅电极130下方穿透第二衬底101、第二水平导电层104和水平绝缘层110，并且可以连接到外围电路区域PERI中的下互连线280。第一接触插塞170和第二接触插塞175可以通过衬底绝缘层121与第二衬底101、第二水平导电层104和水平绝缘层110间隔开(例如，避免与第二衬底101、第二水平导电层104和水平绝缘层110直接接触)。
如图3B所示，每一个第一接触插塞170可以包括在Z方向上延伸的垂直延伸部分170V，以及从垂直延伸部分170V水平地延伸并且接触栅电极130的水平延伸部分170H。垂直延伸部分170V可以具有其中宽度由于纵横比而朝向第二衬底101减小的圆柱形形状。水平延伸部分170H沿着垂直延伸部分170V的圆周设置，并且可以从垂直延伸部分170V的侧表面以第一尺寸D1延伸到另一端部。第一尺寸D1可以比设置在其下方的接触绝缘层160的第二尺寸D2短。例如，从垂直延伸部分170V的侧表面到水平延伸部分170H的端部的长度可以小于从垂直延伸部分170V的侧表面到接触绝缘层160的端部的长度。第二接触插塞175也可以具有与如图3B中针对第一接触插塞170所示相同的形状和结构。例如，第一接触插塞170和第二接触插塞175中的每一个接触插塞可以包括在Z方向上延伸的垂直延伸部分170V和从垂直延伸部分170V水平地延伸的水平延伸部分170H，以在第一焊盘区域PAD1a、PAD1b和PAD1c和第二焊盘区域PAD2a、PAD2b和PAD2c中的一个焊盘区域中接触最上栅电极130。
如图3C所示，第一接触插塞170和第二接触插塞175可以被衬底绝缘层121围绕以与第二衬底101电分离。衬底绝缘层121可以被理解为包括穿透第二衬底101并且分别(例如，各自)围绕第一接触插塞170和第二接触插塞175的多个衬底绝缘层121。第一接触插塞170和第二接触插塞175的包括下端的区域可以被第三下互连线286上的焊盘层285围绕。焊盘层285可以是用于在半导体器件100的制造工艺期间保护下互连线280的层并且可以包括导电材料，例如，多晶硅。
第一接触插塞170和第二接触插塞175可以包括例如以下至少一种：钨(W)、铜(Cu)、铝(Al)和它们的合金。在一些示例实施例中，第一接触插塞170和第二接触插塞175还可以包括位于其中设置有第一接触插塞170和第二接触插塞175的接触孔的侧壁和底表面上的阻挡层。阻挡层可以包括例如钛(Ti)、氮化钛(TiN)、钽(Ta)和氮化钽(TaN)中的至少一种。
接触绝缘层160可以被设置为围绕第一接触插塞170和第二接触插塞175的侧表面。接触绝缘层160可以设置在第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c中的每一个焊盘区域的第一子焊盘区域SP1和第二子焊盘区域SP2中的最上栅电极130下方。接触绝缘层160可以介于除连接到第一接触插塞170和第二接触插塞175的栅电极130之外的栅电极130与第一接触插塞170和第二接触插塞175之间。
接触绝缘层160的内侧表面可以围绕第一接触插塞170和第二接触插塞175，并且接触绝缘层160的外侧表面可以被栅电极130围绕。第一接触插塞170和第二接触插塞175中的每一个接触插塞可以物理上且电连接到一个栅电极130，并且可以通过接触绝缘层160与其他栅电极130电分离。接触绝缘层160可以被理解为与一部分栅电极130接触。
接触绝缘层160可以包括绝缘材料，例如，氧化硅、氮化硅和氮氧化硅中的至少一种。
上接触185可以形成电连接到存储单元区域CELL中的存储单元的上互连结构的一部分。上接触185可以连接到沟道结构CH以及第一接触插塞170和第二接触插塞175。半导体器件100还可以包括连接到上接触185的接触和互连线。在一些示例实施例中，可以不同地改变构成上互连结构的接触和互连线的数目和布置。上接触185可以包括金属，例如钨(W)、铜(Cu)、铝(Al)等。
单元区域绝缘层190可以包括覆盖第一堆叠结构ST1的第一单元区域绝缘层192和覆盖第二堆叠结构ST2的第二单元区域绝缘层194。在一些示例实施例中，第一单元区域绝缘层192和第二单元区域绝缘层194中的每一个单元区域绝缘层也可以包括多个绝缘层。单元区域绝缘层190可以由绝缘材料形成。
图4A是示意性地示出根据一些示例实施例的半导体器件的一些配置的横截面图。图4B和图4C是根据一些示例实施例的半导体器件的示意横截面图。图4B示出与图2A相对应的横截面，并且图4C示出与图2B相对应的横截面。
参考图4A，示出了图2A的栅电极130。如以上参考图1至图3C描述的，第一焊盘区域PAD1a、PAD1b和PAD1c在Z方向上与第二虚设区域DMY2a、DMY2b和DMY2c交叠，并且第二焊盘区域PAD2a、PAD2b和PAD2c可以在Z方向上与第一虚设区域DMY1a、DMY1b和DMY1c交叠。在第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c中，其中第一接触插塞170和第二接触插塞175基本上连接到栅电极130的区域可以是第一子焊盘区域SP1和第二子焊盘区域SP2。因此，在一些示例实施例中，第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c可以具有如下移位程度：该移位程度使得一些第一焊盘区域和一些第二焊盘区域在Z方向上彼此交叠，但是使得这些第一焊盘区域和第二焊盘区域中每一者中的第一/第二子焊盘区域SP1/SP2与相邻的第一焊盘区域或第二焊盘区域中的第一/第二子焊盘区域SP1/SP2在Z方向上不交叠。
在下文中，作为参考，将描述其中第一堆叠结构ST1被固定并且第二堆叠结构ST2被移位的情况。如在图4A中由虚线所指示的，在第二焊盘区域PAD2a的第一子焊盘区域SP1与第一焊盘区域PAD1a的第二平坦区域PR2交叠的范围内，第二焊盘区域PAD2a、PAD2b和PAD2c可以在X方向上向左移动。例如，当第二焊盘区域PAD2a、PAD2b和PAD2c移动到最左侧时，第二焊盘区域PAD2a的第一子焊盘区域SP1的左端可以与第一焊盘区域PAD1a的第二子焊盘区域SP2的右端平行。
另外，在第二焊盘区域PAD2a的第二子焊盘区域SP2与第一虚设区域DMY1a交叠的范围内，第二焊盘区域PAD2a、PAD2b和PAD2c可以在X方向上向右移动。例如，当第二焊盘区域PAD2a、PAD2b和PAD2c移动到最右侧时，第二焊盘区域PAD2a的第二子焊盘区域SP2的右端可以与第一虚设区域DMY1a的右端平行。
因此，在一些示例实施例中，在第一堆叠结构ST1的第一子焊盘区域SP1和第二子焊盘区域SP2以及第二堆叠结构ST2的第一子焊盘区域SP1和第二子焊盘区域SP2在Z方向上不交叠的范围内，可以不同地改变第一堆叠结构ST1和第二堆叠结构ST2的相对移位程度。
参考图4B和图4C，根据一些示例实施例的半导体器件100a可以具有其中第一堆叠结构ST1和第二堆叠结构ST2的相对移位程度与图2A和图2B的示例实施例的相对移位程度不同的结构。
第一接触插塞170可以被设置为穿透第二虚设区域DMY2a、DMY2b和DMY2c的平坦区域，例如，突出区域HR(参见图3A)，并且第二接触插塞175可以被设置为穿透第一虚设区域DMY1a、DMY1b和DMY1c的平坦区域，例如，突出区域HR。
图5是示意性地示出根据一些示例实施例的半导体器件的局部放大图。图5是与图2C的区域“D”相对应的横截面的放大图。
参考图5，与在包括图2A至图2C的示例实施例的一些示例实施例中不同，在半导体器件100b中，存储单元区域CELL可以不包括第二衬底101上的第一水平导电层102和第二水平导电层104。另外，沟道结构CHb还可以包括外延层107。
外延层107在沟道结构CHb的下端上设置在第二衬底101上，并且可以设置在至少一个栅电极130的侧表面上。外延层107可以设置在第二衬底101的凹陷区域中。外延层107的上表面的高度可以高于最下栅电极130的上表面并且低于最下栅电极130上方的栅电极130的下表面，但是配置不限于图示示例。外延层107可以通过上表面连接到沟道层140。栅极绝缘层141还可以设置在外延层107和与外延层107接触的栅电极130之间。
图6A和图6B是示意性地示出根据一些示例实施例的半导体器件的横截面图和局部放大图。图6A示出与图2A相对应的横截面，并且图6B示出与图3A相对应的横截面。
参考图6A和图6B，在半导体器件100c中，第一虚设区域DMY1a、DMY1b和DMY1c以及第二虚设区域DMY2a、DMY2b和DMY2c的台阶区域SR的长度可以与包括图1至图3C的示例实施例的一些示例实施例中的台阶区域SR的长度不同。例如，在台阶区域SR中，其上表面被暴露的栅电极130在X方向上的第五长度L5c可以与在第一子焊盘区域SP1和第二子焊盘区域SP2中其上表面被暴露的栅电极130在X方向上的第一长度L1和第三长度L3基本上相同。在这种情况下，通过相对地减小突出区域HR的第六长度L6c，可以不增加第二虚设区域DMY2b的总长度。然而，在一些示例实施例中，突出区域HR的第六长度L6c不减小并且可以例如与在图3A中相同，并且在这种情况下，可以相对地增加第二虚设区域DMY2b的总长度。
在以下实施例中，尽管未示出与图2B相对应的横截面，但是第一接触插塞170和第二接触插塞175可以被设置为在与图2B相对应的横截面中以与在图2B中相同的方式在焊盘区域中连接到栅电极130。
图7A和图7B是示意性地示出根据一些示例实施例的半导体器件的横截面图和局部放大图。图7A示出与图2A相对应的横截面，并且图7B示出与图3A相对应的横截面。
参考图7A和图7B，与包括图1至图3C中示出的示例实施例的一些示例实施例不同，在半导体器件100d中，第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c可以各自包括仅一个子焊盘区域SPd和一个平坦区域PR。例如，可以省略图3A的第一平坦区域PR1。在这种情况下，可以进一步减小第二区域R2的长度和面积。因此，在一些示例实施例中，可以不同地改变平坦区域PR的数目和长度。
图8A和图8B是示意性地示出根据一些示例实施例的半导体器件的横截面图。图8A和图8B分别示出与图2A相对应的横截面。
参考图8A，在半导体器件100e的第一堆叠结构ST1和第二堆叠结构ST2中，第一虚设区域DMY1a、DMY1b和DMY1c以及第二虚设区域DMY2a、DMY2b和DMY2c可以具有不同的最大高度。第一虚设区域DMY1a、DMY1b和DMY1c以及第二虚设区域DMY2a、DMY2b和DMY2c的最大高度可以沿着X方向依次减小。详细地，在第一虚设区域DMY1a、DMY1b和DMY1c以及第二虚设区域DMY2a、DMY2b和DMY2c中，作为平坦延伸区域的突出区域HR(参见图3A)的高度可以在X方向上依次减小。
第一虚设区域DMY1a、DMY1b和DMY1c可以具有其中堆叠的栅电极130的数目在X方向上朝向第一区域R1的外部依次减小的形式。第二虚设区域DMY2a、DMY2b和DMY2c也可以具有堆叠的栅电极130的数目在X方向上朝向第一区域R1的外部依次减小的形式。在一些示例实施例中，由于突出区域HR的高度被形成为相对低，所以形成第一堆叠结构ST1和第二堆叠结构ST2的工艺可以相对容易。
参考图8B，在半导体器件100f的第一堆叠结构ST1中，第一虚设区域DMY1a、DMY1b和DMY1c具有恒定的最大高度，并且在第二堆叠结构ST2中，第二虚设区域DMY2a、DMY2b和DMY2c的最大高度可以沿着X方向依次减小。第一虚设区域DMY1a、DMY1b和DMY1c可以具有其中堆叠的栅电极130的数目在X方向上朝向第一区域R1的外部恒定的形式。第二虚设区域DMY2a、DMY2b和DMY2c可以具有其中堆叠的栅电极130的数目在X方向上朝向第一区域R1的外部依次减小的形式。在一些示例实施例中，形成第二堆叠结构ST2的工艺可以相对容易。
图9是示意性地示出根据一些示例实施例的半导体器件的横截面图。图9示出与图2A相对应的横截面。
参考图9，在半导体器件100g中，存储单元区域CELL的栅电极130可以形成第一堆叠结构ST1、第二堆叠结构ST2和第三堆叠结构ST3，并且沟道结构CHg可以具有其中第一沟道结构CH1、第二沟道结构CH2和第三沟道结构CH3相堆叠的形式。与包括图1至图3C的示例实施例的一些示例实施例不同，半导体器件100g还可以包括第三堆叠结构ST3。在下文中，将省略与以上参考图1至图3C描述的描述重叠的描述。
第三堆叠结构ST3可以包括第二区域R2中的第三焊盘区域PAD3a、PAD3b和PAD3c以及第三虚设区域DMY3a、DMY3b和DMY3c。第三焊盘区域PAD3a、PAD3b和PAD3c以及第三虚设区域DMY3a、DMY3b和DMY3c可以在X方向上交替设置。在一些示例实施例中，第二堆叠结构ST2还可以包括最右第二虚设区域DMY2d。
第一焊盘区域PAD1a、PAD1b和PAD1c、第二焊盘区域PAD2a、PAD2b和PAD2c以及第三焊盘区域PAD3a、PAD3b和PAD3c可以被设置为移位(例如，相对于彼此在X方向上偏移)以便在Z方向上彼此不交叠。第一焊盘区域PAD1a、PAD1b和PAD1c可以在Z方向上与第二虚设区域DMY2a、DMY2b和DMY2c以及第三虚设区域DMY3a、DMY3b和DMY3c中的一些虚设区域交叠。第二焊盘区域PAD2a、PAD2b和PAD2c可以在Z方向上与第一虚设区域DMY1a、DMY1b和DMY1c以及第三虚设区域DMY3a、DMY3b和DMY3c交叠。第三焊盘区域PAD3a、PAD3b和PAD3c可以在Z方向上与第一虚设区域DMY1a、DMY1b和DMY1c以及第二虚设区域DMY2b、DMY2c和DMY2d中的一些虚设区域交叠。
在一些示例实施例中，如以上参考图4A描述的，在第一焊盘区域PAD1a、PAD1b和PAD1c、第二焊盘区域PAD2a、PAD2b和PAD2c以及第三焊盘区域PAD3a、PAD3b和PAD3c中的每一个焊盘区域的第一子焊盘区域SP1和第二子焊盘区域SP2彼此不交叠的范围内，可以不同地改变第一堆叠结构ST1、第二堆叠结构ST2和第三堆叠结构ST3的移位程度。在一些示例实施例中，由于还包括第三堆叠结构ST3，所以与包括图2A的示例实施例的一些示例实施例相比，第一虚设区域DMY1a、DMY1b和DMY1c、第二虚设区域DMY2a、DMY2b和DMY2c以及第三虚设区域DMY3a、DMY3b和DMY3c在X方向上的长度可以相对长。
在一些示例实施例中，如上所述，可以在Z方向上堆叠三个或更多个堆叠结构，并且一个堆叠结构的焊盘区域可以被设置为与另一堆叠结构的虚设区域交叠。另外，尽管在一些示例实施例中将最靠近第一区域R1的焊盘区域示出为第一堆叠结构ST1的焊盘区域PAD1a，但是示例实施例不限于此。在一些示例实施例中，可以不同地改变具有最靠近第一区域R1的焊盘区域的堆叠结构。
图10是根据一些示例实施例的半导体器件的示意横截面图。图10示出与图2B相对应的横截面。
参考图10，半导体器件100h可以具有其中外围电路区域PERI和存储单元区域CELL垂直接合的结构。为此目的，外围电路区域PERI还可以包括第四下接触插塞278和第一接合金属层295，并且存储单元区域CELL还可以包括接合通路187、第二接合金属层195和位于第二衬底101上的钝化层198。另外，第一接触插塞170和第二接触插塞175的上端可以位于第二衬底101中。
第一接合金属层295可以设置在第四下接触插塞278上，并且第一接合金属层295的上表面可以通过外围区域绝缘层290暴露于外围电路区域PERI的上表面。第二接合金属层195可以设置在接合通路187下方，使得第二接合金属层195的下表面可以通过单元区域绝缘层190暴露于存储单元区域CELL的下表面。第一接合金属层295和第二接合金属层195可以包括导电材料，例如，铜(Cu)。在一些示例实施例中，外围区域绝缘层290和单元区域绝缘层190可以各自进一步包括围绕第一接合金属层295和第二接合金属层195并且被设置为距一个表面预定深度的接合电介质层。接合电介质层可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。钝化层198可以设置在第二衬底101上以保护第二衬底101，并且可以包括绝缘材料。
可以通过接合第一接合金属层295和第二接合金属层195并且在接合电介质层之间接合来接合外围电路区域PERI和存储单元区域CELL。第一接合金属层295和第二接合金属层195的接合可以是例如铜(Cu)对铜(Cu)接合，并且接合电介质层的接合可以是例如电介质对电介质接合，诸如SiCN对SiCN接合。可以通过包括铜(Cu)对铜(Cu)接合和电介质对电介质接合的混合接合来接合外围电路区域PERI和存储单元区域CELL。
第一接触插塞170和第二接触插塞175的上端可以被定位为通过第二衬底101中的衬底绝缘层121彼此电分离。然而，在一些示例实施例中，第二衬底101可以包括绝缘区域，并且第一接触插塞170和第二接触插塞175的端部也可以连接到绝缘区域。
图11A至图11M是示出根据一些示例实施例的制造半导体器件的方法的示意横截面图。在图11A至图11M中，示出了与图2B中示出的区域相对应的区域。
参考图11A，可以在第一衬底201上形成包括电路元件220和下互连结构的外围电路区域PERI，可以在外围电路区域PERI上形成其上设置有存储单元区域CELL的第二衬底101、水平绝缘层110、第二水平导电层104和衬底绝缘层121。
首先，可以在第一衬底201中形成器件隔离层210，并且可以在第一衬底201上依次形成电路栅极电介质层222和电路栅电极225。器件隔离层210可以通过例如浅沟槽隔离(STI)工艺来形成。电路栅极电介质层222和电路栅电极225可以使用原子层沉积(ALD)或化学气相沉积(CVD)来形成。电路栅极电介质层222可以由氧化硅形成，而电路栅电极225可以由多晶硅或金属硅化物层中的至少一种形成，但是配置不限于此。接下来，可以在电路栅极电介质层222和电路栅电极225的两侧形成间隔物层224。在一些示例实施例中，间隔物层224可以由多个层形成。接下来，可以使用离子注入工艺来形成杂质区205。
可以通过部分地形成外围区域绝缘层290、然后经由部分蚀刻去除一部分、然后填充导电材料来形成下互连结构的下接触插塞270。可以通过例如沉积导电材料然后使其图案化来形成下互连线280。可以在第三下互连线286上进一步形成焊盘层285。
外围区域绝缘层290可以包括多个绝缘层。外围区域绝缘层290可以通过在形成下互连结构的相应操作中部分形成并且通过在下互连线280的最上下互连线上形成一部分来形成，以最终覆盖电路元件220和下互连结构。
接下来，可以在外围区域绝缘层290上形成第二衬底101。第二衬底101可以由例如多晶硅形成，并且可以通过CVD工艺形成。构成第二衬底101的多晶硅可以包括杂质。
可以在第二衬底101上交替堆叠构成水平绝缘层110的第一水平绝缘层111和第二水平绝缘层112。水平绝缘层110可以通过后续工艺用图2B的第一水平导电层102部分地替换。第一水平绝缘层111可以包括与第二水平绝缘层112的材料不同的材料。例如，第一水平绝缘层111由与层间绝缘层120的材料相同的材料形成，而第二水平绝缘层112可以由与后续牺牲绝缘层118的材料相同的材料形成。可以在一些区域中(例如，在第二衬底101的第二区域R2中)通过图案化工艺部分地去除水平绝缘层110。
第二水平导电层104可以形成在水平绝缘层110上并且可以在已从中去除了水平绝缘层110的区域中与第二衬底101接触。因此，第二水平导电层104可以沿着水平绝缘层110的端部弯曲，覆盖端部，并且延伸到第二衬底101上。
衬底绝缘层121可以被形成为在其中要设置第一接触插塞170和第二接触插塞175(参见图2B)的区域中以及在栅电极130外部的区域中穿透第二衬底101。衬底绝缘层121可以通过去除第二衬底101的一部分、水平绝缘层110的一部分和第二水平导电层104的一部分、然后用绝缘材料填充该区域来形成。在填充绝缘材料之后，可以使用化学机械抛光(CMP)工艺来进一步执行平坦化工艺。因此，衬底绝缘层121的上表面可以与第二水平导电层104的上表面基本上共面。
参考图11B，可以通过在第二水平导电层104上交替堆叠牺牲绝缘层118和层间绝缘层120来形成第一初步堆叠结构ST1P，并且可以对第一初步堆叠结构ST1P执行第一台阶形成工艺。
可以在牺牲绝缘层118和层间绝缘层120的第一初步堆叠结构ST1P的最上部上形成相对厚的上层间绝缘层125，并且可以在其上形成蚀刻停止层126。牺牲绝缘层118可以是通过后续工艺用栅电极130(参见图2B)替换的层。因此，第一初步堆叠结构ST1P可以形成第一堆叠结构ST1(参见图2B)。
牺牲绝缘层118可以由与层间绝缘层120的材料不同的材料形成，并且可以由可以在特定蚀刻条件下对层间绝缘层120具有蚀刻选择性而被蚀刻的材料形成。例如，层间绝缘层120和上层间绝缘层125可以由氧化硅和氮化硅中的至少一种形成，并且牺牲绝缘层118可以由例如从硅、氧化硅、碳化硅和氮化硅中选择的与层间绝缘层120不同的材料形成。在一些示例实施例中，层间绝缘层120的厚度可以不都相同。另外，可以与所示出的厚度和数目不同地改变层间绝缘层120和牺牲绝缘层118的厚度以及构成层间绝缘层120和牺牲绝缘层118的膜的数目。蚀刻停止层126可以是用于在形成阶梯结构时保护下部结构的层，并且也可以被称为硬掩模层。
接下来，可以形成第一掩模层ML1并且可以蚀刻使用第一掩模层ML1暴露的第一初步堆叠结构ST1P。第一掩模层ML1可以是例如光刻胶层，并且可以通过光刻法工艺形成。可以重复地执行修整第一掩模层ML1的工艺和蚀刻第一初步堆叠结构ST1P的工艺。当重复针对第一掩模层ML1的修整工艺时，可以依次增加第一初步堆叠结构ST1P的暴露面积。
参考图11C，可以对第一初步堆叠结构ST1P执行第二台阶形成工艺。
可以在通过修整第二掩模层ML2依次增加由第二掩模层ML2暴露的面积的同时蚀刻第一初步堆叠结构ST1P。可以首先形成第二掩模层ML2，使得其端部被定位在台阶区域SR的平坦上表面的中间。因此，台阶区域SR的每个上表面的长度可以比第一子焊盘区域SP1和第二子焊盘区域SP2中的每个上表面的长度短。
因此，可以形成第一子焊盘区域SP1、第一平坦区域PR1、第二子焊盘区域SP2和台阶区域SR的形状。另外，在这个操作中，可以形成第一焊盘区域PAD1a。
参考图11D，可以对第一初步堆叠结构ST1P执行第三台阶形成工艺。
第三掩模层ML3用于暴露第二第一焊盘区域PAD1b和第三第一焊盘区域PAD1c以及第二第一虚设区域DMY1b和第三第一虚设区域DMY1c的台阶区域SR，从而蚀刻第一初步堆叠结构ST1P。因此，可以形成第一第一虚设区域DMY1a和第二第一焊盘区域PAD1b。
参考图11E，可以对第一初步堆叠结构ST1P执行第四台阶形成工艺。
可以通过使用第四掩模层ML4来暴露第三第一焊盘区域PAD1c以及第三第一虚设区域DMY1c的台阶区域SR来蚀刻第一初步堆叠结构ST1P。因此，可以形成第二第一虚设区域DMY1b、第三第一焊盘区域PAD1c和第三第一虚设区域DMY1c。
参考图11F，可以在第一初步堆叠结构ST1P上形成第一初步氮化物层150LP。
第一初步氮化物层150LP可以沿着第一初步堆叠结构ST1P的台阶形状覆盖被暴露的牺牲绝缘层118并且覆盖第一初步堆叠结构ST1P的台阶区域的侧部。第一初步氮化物层150LP的厚度可以在牺牲绝缘层118的厚度的大约50％至大约110％的范围内，但是不限于此。
参考图11G，在通过部分地去除第一初步氮化物层150LP以便仅留在被暴露的牺牲绝缘层118的上表面上来形成第一氮化物层150L之后，可以形成第一单元区域绝缘层192和沟道牺牲层116。
首先，可以通过使用光刻法工艺形成掩模层来从部分区域中部分地去除第一初步氮化物层150LP。例如，可以从与图2A中示出的第一虚设区域DMY1a、DMY1b和DMY1c、第二虚设区域DMY2a、DMY2b和DMY2c相对应的区域以及第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c的第二平坦区域PR2(参见图3A)中去除第一初步氮化物层150LP。因此，可以通过后续工艺在第一虚设区域DMY1a、DMY1b和DMY1c以及第二虚设区域DMY2a、DMY2b和DMY2c中形成接触绝缘层160。在一些示例实施例中，可以仅从与第一虚设区域DMY1a、DMY1b和DMY1c以及第二虚设区域DMY2a、DMY2b和DMY2c相对应的区域中去除第一初步氮化物层150LP。
然而，在一些示例实施例中，可以省略这个工艺。在这种情况下，在下面的蚀刻停止层126的去除工艺期间，可以将第一初步氮化物层150LP与蚀刻停止层126一起从与第一虚设区域DMY1a、DMY1b和DMY1c以及第二虚设区域DMY2a、DMY2b和DMY2c的突出区域HR(参见图3A)相对应的区域中去除。在这种情况下，如在包括图4B和图4C的示例实施例的一些示例实施例中一样，在半导体器件中，第一堆叠结构ST1和第二堆叠结构ST2的第一子焊盘区域SP1和第二子焊盘区域SP2(参见图3A)可以被设置为分别与仅第二堆叠结构ST2和第一堆叠结构ST1的突出区域HR交叠。另外，在这种情况下，第一初步氮化物层150LP可以留在最下牺牲绝缘层118外部。
接下来，可以从第一初步堆叠结构ST1P的台阶的侧表面选择性地去除第一初步氮化物层150LP。例如，可以在使用等离子体来改变第一初步氮化物层150LP的水平沉积区域的物理性质之后执行去除工艺。因此，第一初步氮化物层150LP可以留在牺牲绝缘层118的被暴露的上表面上以形成第一氮化物层150L。
接下来，可以形成覆盖第一初步堆叠结构ST1P的第一单元区域绝缘层192，并且可以通过平坦化工艺来去除蚀刻停止层126。
接下来，可以在与第一区域R1中的第一沟道结构CH1(参见图2B)相对应的区域中形成沟道牺牲层116。可以通过形成下沟道孔以穿透第一初步堆叠结构ST1P然后在下沟道孔中沉积构成沟道牺牲层116的材料来形成沟道牺牲层116。沟道牺牲层116可以包括例如多晶硅。
参考图11H，可以通过在第一初步堆叠结构ST1P上交替堆叠牺牲绝缘层118和层间绝缘层120来形成第二初步堆叠结构ST2P，并且可以形成台阶结构。然后，可以形成第二氮化物层150U。
在这个操作中，在与第二堆叠结构ST2相对应的区域中，可以以相同方式执行以上参考图11B至图11G描述的针对第一初步堆叠结构ST1P的工艺。因此，可以在向上暴露的牺牲绝缘层118的上表面的一部分上形成第二氮化物层150U。
因此，在与图2A的第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c的至少一部分相对应的区域中，第一氮化物层150L和第二氮化物层150U可以留在向上暴露的牺牲绝缘层118的上表面上。在与第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c相对应的区域内，可以根据一些示例实施例不同地改变其中留有第一氮化物层150L和第二氮化物层150U的区域。然而，第一氮化物层150L和第二氮化物层150U可以留在至少与第一子焊盘区域SP1和第二子焊盘区域SP2(参见图3A)相对应的区域中。另外，在第一虚设区域DMY1a、DMY1b和DMY1c以及第二虚设区域DMY2a、DMY2b和DMY2c中，在第一接触插塞170和第二接触插塞175(参见图2B)穿透的至少一个区域中，可以从向上暴露的牺牲绝缘层118的上表面去除第一氮化物层150L和第二氮化物层150U。
参考图11I，在形成沟道结构CH之后，可以形成开口OH。
首先，在第二初步堆叠结构ST2P中，可以去除牺牲绝缘层118的一部分和层间绝缘层120的一部分以形成上分隔区域SS(参见图2C)。为了形成上分隔区域SS，可以使用单独掩模层来暴露其中要形成上分隔区域SS的区域，并且可以从最上部去除预定数目的牺牲绝缘层118和层间绝缘层120，然后，可以通过沉积绝缘材料来形成上隔离绝缘层103(参见图2C)。接下来，可以形成覆盖第二初始堆叠结构ST2P的第二单元区域绝缘层194的一部分。
可以通过形成上沟道孔以穿透第二初步堆叠结构ST2P、然后去除沟道牺牲层116以形成所有沟道孔、并且然后通过填充整个沟道孔来形成沟道结构CH。详细地，可以通过在所有沟道孔中依次形成栅极电介质层145、沟道层140、沟道填充绝缘层147和沟道焊盘149来形成沟道结构CH。在这个操作中，栅极电介质层145的至少一部分可以被形成为沿着沟道层140垂直地延伸。沟道层140可以在沟道结构CH中形成栅极电介质层145上。沟道填充绝缘层147被形成为填充沟道结构CH，并且可以是绝缘材料。沟道焊盘149可以由导电材料(例如，多晶硅)形成。
开口OH可以形成在其中要形成图2B的第一接触插塞170和第二接触插塞175的区域中。在形成开口OH之前，可以进一步形成覆盖沟道结构CH的第二单元区域绝缘层194的一部分。开口OH可以具有圆柱形孔形状，穿透第一初步堆叠结构ST1P和第二初步堆叠结构ST2P以及衬底绝缘层121，并且延伸到外围电路区域PERI。开口OH可以被形成为暴露下互连线280上的焊盘层285。
参考图11J，可以部分地去除通过开口OH暴露的牺牲绝缘层118以及第一氮化物层150L和第二氮化物层150U。
通过开口OH引入蚀刻剂以将牺牲绝缘层118以及第一氮化物层150L和第二氮化物层150U从开口OH的周边起去除到预定长度以形成第一隧道部分TL1。第一隧道部分TL1可以被形成为在最上牺牲绝缘层118中具有相对短的长度，并且可以被形成为在最上牺牲绝缘层118下方的牺牲绝缘层118中具有相对长的长度。
为此目的，最初，第一隧道部分TL1可以被形成为在最上牺牲绝缘层118中相对长。这可能是由于第一氮化物层150L和第二氮化物层150U的蚀刻速率与牺牲绝缘层118的蚀刻速率比相对较快的事实而导致的。接下来，可以在开口OH和第一隧道部分TL1中形成单独牺牲层以填充第一隧道部分TL1。牺牲层可以由具有比第一氮化物层150L和第二氮化物层150U以及牺牲绝缘层118的蚀刻速率慢的蚀刻速率的材料形成。接下来，可以去除牺牲层的一部分和牺牲绝缘层118的一部分。在这种情况下，牺牲层留在最上第一隧道部分TL1中，并且在其他第一隧道部分TL1中，可以在牺牲层被去除之后进一步部分地去除牺牲绝缘层118。因此，第一隧道部分TL1可以被形成为在最上牺牲绝缘层118中具有相对短的长度。
参考图11K，第一隧道部分TL1和开口OH可以被填充有初步接触绝缘层160P和垂直牺牲层191，并且可以通过单独开口来去除牺牲绝缘层118以及第一氮化物层150L和第二氮化物层150U，从而形成第二隧道部分TL2。
首先，初步接触绝缘层160P可以是此后留下并且形成接触绝缘层160的层。可以通过例如ALD工艺来沉积初步接触绝缘层160P。初步接触绝缘层160P可以被形成为不完全地填充作为具有相对大的高度或厚度的区域的最上第一隧道部分TL1并且被形成为完全地填充最上第一隧道部分TL1下方的第一隧道部分TL1。这可能是由于最上第一隧道部分TL1与其下方的第一隧道部分TL1之间的相对高度差而导致的。
垂直牺牲层191可以被形成为填充开口OH中的剩余空间。垂直牺牲层191可以包括与初步接触绝缘层160P的材料不同的材料，例如，包括多晶硅。
接下来，可以在分隔区域MS(参见图1)的位置中形成通过牺牲绝缘层118和层间绝缘层120延伸到第二衬底101的单独开口。
首先，通过在开口中形成单独牺牲间隔物层的同时执行回蚀工艺，在第一区域R1中选择性地去除水平绝缘层110，并且还可以一起去除被暴露的栅极电介质层145的一部分。在通过在已去除了水平绝缘层110的区域中沉积导电材料来形成第一水平导电层102之后，可以在开口中去除牺牲间隔物层。通过这个工艺，可以在第一区域R1中形成第一水平导电层102。
接下来，可以使用例如湿法蚀刻来相对于层间绝缘层120、第二水平导电层104和衬底绝缘层121选择性地去除牺牲绝缘层118，并且可以完全地消除牺牲绝缘层118。因此，可以在层间绝缘层120之间形成第二隧道部分TL2。
参考图11L，通过用导电材料填充第二隧道部分TL2来形成栅电极130，并且可以通过去除垂直牺牲层191然后去除初步接触绝缘层160P的一部分来形成接触绝缘层160。
首先，在形成栅电极130之前，可以形成沿着栅电极130垂直地延伸的栅极电介质层145的一部分，然后可以形成栅电极130。因此，可以形成第一堆叠结构ST1和第二堆叠结构ST2。形成栅电极130的导电材料可以填充第二隧道部分T12。导电材料可以包括金属、多晶硅或金属硅化物材料。在形成栅电极130之后，可以在与分隔区域MS(参见图1)相对应的区域中形成的开口中形成隔离绝缘层106(参见图2C)。
接下来，可以在开口OH中选择性地去除垂直牺牲层191。可以去除在垂直牺牲层191被去除之后暴露的初步接触绝缘层160P的一部分。在这种情况下，在最上第二隧道部分TL2中，去除所有初步接触绝缘层160P以形成第三隧道部分TL3，并且在最上第二隧道部分TL2下方，初步接触绝缘层160P留下以形成接触绝缘层160。在第三隧道部分TL3中，还可以去除在去除初步接触绝缘层160P之后暴露的栅极电介质层145的一部分以暴露栅电极130的侧表面。
参考图11M，可以通过在开口OH中沉积导电材料来形成第一接触插塞170和第二接触插塞175。
首先，在从开口OH的下端部分地去除焊盘层285以暴露第三下互连线286之后，可以沉积导电材料。第一接触插塞170和第二接触插塞175在同一工艺操作中被一起形成，因此，可以具有相同的结构。每一个第一接触插塞170可以被形成为具有连接到第一堆叠结构ST1的一个栅电极130的水平延伸部分170H(参见图3B)，并且每一个第二接触插塞175可以被形成为具有连接到第二堆叠结构ST2的一个栅电极130的水平延伸部分。
接下来，一起参考图2B，可以通过形成第一接触插塞170和第二接触插塞175以及连接到沟道结构CH的上端的上接触185来制造半导体器件100。
图12是示意性地示出根据一些示例实施例的包括半导体器件的数据存储系统的图。
参考图12，数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。数据存储系统1000可以是包括一个或多个半导体器件1100的存储装置，或包括存储装置的电子装置。例如，数据存储系统1000可以是包括一个或多个半导体器件1100的固态硬盘装置(SSD)、通用串行总线(USB)、计算系统、医疗装置或通信装置。
半导体器件1100(在本文中也被称为半导体存储装置)可以包括根据任何示例实施例的任何半导体器件。半导体器件1100可以是非易失性存储器件，例如，以上参考图1至图10描述的NAND闪速存储器件。半导体器件1100可以包括第一半导体结构1100F和位于第一半导体结构1100F上的第二半导体结构1100S。在一些示例实施例中，第一半导体结构1100F也可以被设置为在第二半导体结构1100S旁边。第一半导体结构1100F可以是包括译码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路结构。第二半导体结构1100S可以是包括位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2、以及位于位线BL与公共源极线CSL之间的存储单元串CSTR的存储单元结构。
在第二半导体结构1100S中，每一个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。根据一些示例实施例，可以不同地修改下晶体管LT1和LT2的数目以及上晶体管UT1和UT2的数目。
在一些示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括接地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在一些示例实施例中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一者可以被用于使用GIDL现象来擦除存储在存储单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL以及第一上栅极线UL1和第二上栅极线UL2可以通过从第一半导体结构1100F的内部延伸到第二半导体结构1100S的第一连接互连1115电连接到译码器电路1110。位线BL可以通过从第一半导体结构1100F的内部延伸到第二半导体结构1100S的第二连接互连1125电连接到页面缓冲器1120。
在第一半导体结构1100F中，译码器电路1110和页面缓冲器1120可以对多个存储单元晶体管MCT当中的至少一个选定存储单元晶体管执行控制操作。译码器电路1110和页面缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以各自通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一半导体结构1100F的内部延伸到第二半导体结构1100S的输入/输出连接互连1135电连接到逻辑电路1130。输入/输出焊盘1101可以电连接到可以被包括在任何半导体器件1100中的根据任何示例实施例的半导体器件的电路元件220。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(I/F)1230。在一些示例实施例中，数据存储系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。控制器1200可以通过输入/输出焊盘1101电连接到半导体器件1100。因此，控制器1200可以通过输入/输出焊盘1101电连接到可以被包括在半导体器件1100中和/或至少部分地包括半导体器件1100的半导体器件、半导体存储装置等。控制器1200可以被配置为控制半导体器件1100(例如，经由通过输入/输出焊盘1101与半导体器件1100的通信)。
处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定固件操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的NAND接口(NAND I/F)1221。通过NAND接口1221，可以传送用于控制半导体器件1100的控制命令、要写入到半导体器件1100的存储单元晶体管MCT的数据、要从半导体器件1100的存储单元晶体管MCT读取的数据等。主机接口1230可以提供数据存储系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令而控制半导体器件1100。
图13是根据一些示例实施例的包括半导体器件的数据存储系统的示意透视图。
参考图13，根据一些示例实施例的数据存储系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或更多个半导体封装件2003和DRAM 2004。半导体封装件2003和DRAM 2004可以通过形成在主板2001上的互连图案2005连接到控制器2002。
主板2001可以包括连接器2006，所述连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数目和布置可以根据数据存储系统2000与外部主机之间的通信接口而变化。在一些示例实施例中，数据存储系统2000可以根据诸如用于通用闪存存储(UFS)的M-Phy、通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)等的接口中的任何一者来与外部主机通信。在一些示例实施例中，数据存储系统2000可以由通过连接器2006从外部主机供应的电力来操作。数据存储系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电源管理集成电路(PMIC)。
控制器2002可以向半导体封装件2003写入数据或者从半导体封装件2003读取数据，并且可以改进数据存储系统2000的操作速度。
DRAM 2004可以是用于减轻作为数据存储空间的半导体封装件2003与外部主机之间的速度差异的缓冲存储器。包括在数据存储系统2000中的DRAM 2004也可以作为一种高速缓冲存储器操作，并且可以提供用于在针对半导体封装件2003的控制操作中暂时存储数据的空间。例如，当数据存储系统2000包括DRAM 2004时，控制器2002除了包括用于控制半导体封装件2003的NAND控制器之外还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个半导体封装件可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个半导体封装件可以包括封装基板2100、位于封装基板2100上的半导体芯片2200、分别设置在半导体芯片2200的下表面上的粘合层2300、电连接半导体芯片2200和封装基板2100的连接结构2400、以及在封装基板2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图12的输入/输出焊盘1101。每一个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每一个半导体芯片2200可以包括以上参考图1至图10描述的半导体器件。
在一些示例实施例中，连接结构2400可以是电连接输入/输出焊盘2210和封装上焊盘2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b的每一个半导体封装件中，半导体芯片2200可以通过线接合方法彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。根据一些示例实施例，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个半导体封装件中，半导体芯片2200也可以通过包括穿硅通路(TSV)的连接结构而不是线接合型的连接结构2400彼此电连接。
在一些示例实施例中，控制器2002和半导体芯片2200也可以被包括在一个封装件中。在一些示例实施例中，控制器2002和半导体芯片2200可以被安装在与主板2001不同的单独中介基板上，并且控制器2002和半导体芯片也可以通过形成在中介基板上的互连彼此连接。
图14是示意性地示出根据一些示例实施例的半导体封装件的横截面图。图14示出图13的半导体封装件2003的一些示例实施例，并且概念性地示出沿着图13的半导体封装件2003的切割线IV-IV'切割的区域。
参考图14，在半导体封装件2003中，封装基板2100可以是印刷电路板。封装基板2100可以包括封装基板主体2120、设置在封装基板主体2120的上表面上的封装上焊盘2130(参见图13)、设置在封装基板主体2120的下表面上或通过封装基板主体2120的下表面暴露的下焊盘2125、以及在封装基板主体2120中电连接封装上焊盘2130和下焊盘2125的内部互连2135。封装上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过如图14所示的导电连接器2800连接到数据存储系统2000的主板2001的互连图案2005。
每一个半导体芯片2200可以包括半导体衬底3010以及依次堆叠在半导体衬底3010上的第一半导体结构3100和第二半导体结构3200。第一半导体结构3100可以包括包括有外围互连3110的外围电路区域。第二半导体结构3200可以包括公共源极线3205、位于公共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的沟道结构3220、电连接到沟道结构3220的位线3240、以及电连接到栅极堆叠结构3210的字线WL(参考图12)的接触插塞3235。如以上参考图1至图10描述的，在每一个半导体芯片2200中，第一焊盘区域PAD1a、PAD1b和PAD1c以及第二焊盘区域PAD2a、PAD2b和PAD2c可以被移位并且被设置以便在Z方向上彼此不交叠。
每一个半导体芯片2200可以包括电连接到第一半导体结构3100的外围互连3110并且延伸到第二半导体结构3200中的贯通互连3245。贯通互连3245可以设置在栅极堆叠结构3210外部，并且可以被进一步设置为穿透栅极堆叠结构3210。每一个半导体芯片2200还可以包括电连接到第一半导体结构3100的外围互连3110的输入/输出焊盘2210(参见图13)。
如本文描述的，根据任何示例实施例的任何装置、系统、模块、单元、控制器、电路和/或其部分(包括但不限于数据存储系统1000、半导体器件1100、控制器1200、译码器电路1110、页面缓冲器1120、逻辑电路1130、处理器1210、NAND控制器1220、数据存储系统2000、控制器2002、半导体封装件2003、DRAM 2004等)可以包括以下各项的一个或更多个实例，可以被包括在以下各项的一个或更多个实例中，和/或可以由以下各项的一个或更多个实例来实现：诸如包括逻辑电路的硬件的处理电路系统；诸如执行软件的处理器的硬件/软件组合；或它们的组合。例如，处理电路系统更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)、微计算机、现场可编程门阵列(FPGA)和可编程逻辑单元、微处理器、专用集成电路(ASIC)、神经网络处理单元(NPU)、电子控制单元(ECU)、图像信号处理器(ISP)等。在一些示例实施例中，处理电路系统可以包括存储指令的程序的非暂时性计算机可读存储装置(例如，存储器)，例如固态硬盘(SSD)，以及被配置为执行指令的程序以实现由根据任何示例实施例和/或其任何部分的任何装置、系统、模块、单元、控制器、电路和/或其部分中的一些或全部执行的功能性和/或方法的处理器(例如，CPU)。
如以上阐述的，根据一些示例实施例，通过在第一堆叠结构的第一焊盘区域上移位和设置第二堆叠结构的第二焊盘区域，可以提供具有改进的集成度的半导体器件和包括该半导体器件的数据存储系统。
虽然已经在上面示出并描述了一些示例实施例，但是对本领域的技术人员而言将显而易见的是，能够在不脱离如由所附权利要求限定的本发明构思的范围的情况下做出修改和变化。

Claims (20)

1.一种半导体器件，包括：
第一半导体结构，所述第一半导体结构包括第一衬底、位于所述第一衬底上的电路元件和下互连线；以及
第二半导体结构，所述第二半导体结构位于所述第一半导体结构上，
其中，所述第二半导体结构包括：
第二衬底，所述第二衬底具有第一区域和第二区域，
栅电极，所述栅电极在第一方向上彼此间隔开地堆叠在所述第二衬底上，所述栅电极至少部分地限定第一堆叠结构和第二堆叠结构，
层间绝缘层，所述层间绝缘层与所述栅电极交替堆叠，
沟道结构，所述沟道结构穿透所述第一堆叠结构和所述第二堆叠结构，所述沟道结构在所述第一方向上延伸，所述沟道结构分别包括沟道层，所述沟道结构位于所述第一区域中，
分隔区域，所述分隔区域穿透所述第一堆叠结构和所述第二堆叠结构并且在第二方向上延伸，
第一接触插塞和第二接触插塞，所述第一接触插塞和所述第二接触插塞均穿透所述第一堆叠结构和所述第二堆叠结构并且在所述第一方向上延伸到所述第一半导体结构中，所述第一接触插塞和所述第二接触插塞位于所述第二区域中，以及
接触绝缘层，所述接触绝缘层与一部分所述栅电极接触并且围绕所述第一接触插塞和所述第二接触插塞中的每一个接触插塞，所述接触绝缘层位于所述第二区域中，
其中，所述第一堆叠结构在所述第二区域中具有：
第一焊盘区域，在所述第一焊盘区域中每一个所述栅电极在所述第二方向上比位于其上方的栅电极延伸得更远以连接到相应的所述第一接触插塞，以及
第一虚设区域，所述第一虚设区域位于每一个所述第一焊盘区域的至少一侧并且与所述第一接触插塞间隔开，
其中，所述第二堆叠结构在所述第二区域中具有：
第二焊盘区域，在所述第二焊盘区域中每一个所述栅电极在所述第二方向上比位于其上方的栅电极延伸得更远并且连接到相应的所述第二接触插塞，以及
第二虚设区域，所述第二虚设区域位于每一个所述第二焊盘区域的至少一侧并且与所述第二接触插塞间隔开，并且
其中，所述第一焊盘区域在所述第一方向上与所述第二虚设区域交叠，并且所述第二焊盘区域在所述第一方向上与所述第一虚设区域交叠。
2.根据权利要求1所述的半导体器件，其中，所述第一焊盘区域和所述第二焊盘区域在所述第二方向上交替设置。
3.根据权利要求1所述的半导体器件，其中，
所述第一焊盘区域和所述第二焊盘区域中的每一个焊盘区域具有由所述栅电极至少部分地限定的台阶形状，并且
所述第一虚设区域和所述第二虚设区域各自具有突出区域，在所述突出区域中堆叠的所述栅电极的数量与所述第一焊盘区域和所述第二焊盘区域中堆叠的所述栅电极的数量相同，或大于所述第一焊盘区域和所述第二焊盘区域中堆叠的所述栅电极的数量。
4.根据权利要求3所述的半导体器件，其中，所有所述第一虚设区域中的突出区域具有相同的最大高度，并且
所有所述第二虚设区域中的突出区域具有相同的最大高度。
5.根据权利要求3所述的半导体器件，其中，所述第二虚设区域各自的突出区域的最大高度在所述第二方向上依次减小。
6.根据权利要求1所述的半导体器件，其中，每一个所述第一焊盘区域包括：
第一子焊盘区域和第二子焊盘区域；以及
至少一个平坦区域，所述至少一个平坦区域位于所述第一子焊盘区域和所述第二子焊盘区域中每一者的至少一侧。
7.根据权利要求6所述的半导体器件，其中，与穿透所述第一子焊盘区域和所述第二子焊盘区域的所述第一接触插塞连接的至少一些所述下互连线在所述至少一个平坦区域下方延伸。
8.根据权利要求1所述的半导体器件，其中，
所述第一焊盘区域和所述第二焊盘区域以及所述第一虚设区域和所述第二虚设区域各自具有所述栅电极至少部分地限定台阶形状的区域，并且
在所述第一焊盘区域和所述第二焊盘区域中，所述区域具有第一斜率，而在所述第一虚设区域和所述第二虚设区域中，所述区域具有大于所述第一斜率的第二斜率。
9.根据权利要求1所述的半导体器件，其中，所述第一焊盘区域和所述第二焊盘区域具有随着距所述第一区域的距离增加而减小的高度。
10.根据权利要求1所述的半导体器件，其中，
在所述第一区域中，所述栅电极具有第一厚度，并且
在所述第一焊盘区域和所述第二焊盘区域中，最上面的所述栅电极具有大于所述第一厚度的第二厚度。
11.根据权利要求10所述的半导体器件，其中，
所述第一虚设区域和所述第二虚设区域中的每一个虚设区域具有突出区域，在所述突出区域中所述栅电极以比所述第一焊盘区域和所述第二焊盘区域中堆叠的所述栅电极的数量更大的数量堆叠，并且
在所述第一虚设区域和所述第二虚设区域各自的突出区域中，最上面的所述栅电极具有所述第一厚度。
12.根据权利要求10所述的半导体器件，其中，所述接触绝缘层在所述第一焊盘区域和所述第二焊盘区域中位于最上面的所述栅电极下方。
13.根据权利要求1所述的半导体器件，其中，所述第一焊盘区域和所述第二焊盘区域中的每一个焊盘区域在所述第二方向上具有30μm至70μm的长度。
14.一种半导体器件，包括：
第一衬底；
电路元件，所述电路元件位于所述第一衬底上；
下互连线，所述下互连线电连接到所述电路元件；
第二衬底，所述第二衬底位于所述下互连线上；
栅电极，所述栅电极在第一方向上彼此间隔开地堆叠在所述第二衬底上，所述栅电极至少部分地限定第一堆叠结构和第二堆叠结构；
沟道结构，所述沟道结构穿透所述栅电极，所述沟道结构在所述第一方向上延伸，所述沟道结构分别包括沟道层；以及
第一接触插塞和第二接触插塞，所述第一接触插塞和所述第二接触插塞各自穿透所述第一堆叠结构和所述第二堆叠结构，所述第一接触插塞和所述第二接触插塞分别连接到所述栅电极，所述第一接触插塞和所述第二接触插塞在所述第一方向上延伸，
其中，所述第一堆叠结构具有第一焊盘区域，在所述第一焊盘区域中每一个所述栅电极在第二方向上比位于其上的栅电极延伸得更远并且连接到相应的所述第一接触插塞，
其中，所述第二堆叠结构具有第二焊盘区域，在所述第二焊盘区域中每一个所述栅电极在所述第二方向上比位于其上的栅电极延伸得更远并且连接到相应的所述第二接触插塞，并且
其中，所述第一焊盘区域和所述第二焊盘区域相对于彼此偏移以便在所述第一方向上彼此不交叠。
15.根据权利要求14所述的半导体器件，其中，所述第一焊盘区域和所述第二焊盘区域均具有由所述栅电极至少部分地限定的台阶形状。
16.根据权利要求15所述的半导体器件，其中，所述第一焊盘区域和所述第二焊盘区域中的每一个焊盘区域具有台阶区域，在所述台阶区域中堆叠的所述栅电极的数量在所述第二方向上减小。
17.根据权利要求14所述的半导体器件，其中，
所述第一堆叠结构还包括被定位在所述第一焊盘区域的至少一侧的第一虚设区域，其中，所述第一接触插塞不延伸穿过所述第一虚设区域，并且
所述第二堆叠结构还包括被定位在所述第二焊盘区域的至少一侧的第二虚设区域，其中，所述第二接触插塞不延伸穿过所述第二虚设区域。
18.根据权利要求17所述的半导体器件，其中，所述第一焊盘区域在所述第一方向上与所述第二虚设区域交叠，并且所述第二焊盘区域在所述第一方向上与所述第一虚设区域交叠。
19.一种数据存储系统，包括：
半导体存储装置，所述半导体存储装置包括：第一衬底；位于所述第一衬底上的电路元件；电连接到所述电路元件的下互连线；位于所述下互连线上的第二衬底；在第一方向上彼此间隔开地堆叠在所述第二衬底上并且至少部分地限定第一堆叠结构和第二堆叠结构的栅电极；穿透所述栅电极并且在所述第一方向上延伸并且分别包括沟道层的沟道结构；第一接触插塞和第二接触插塞，所述第一接触插塞和所述第二接触插塞均穿透所述第一堆叠结构和所述第二堆叠结构、连接到相应的所述栅电极并且在所述第一方向上延伸；以及，电连接到所述电路元件的输入/输出焊盘；以及
控制器，所述控制器通过所述输入/输出焊盘电连接到所述半导体存储装置并且被配置为控制所述半导体存储装置，
其中，所述第一堆叠结构包括第一焊盘区域，在所述第一焊盘区域中每一个所述栅电极在第二方向上比位于其上的栅电极延伸得更远并且连接到相应的所述第一接触插塞，
其中，所述第二堆叠结构包括第二焊盘区域，在所述第二焊盘区域中每一个所述栅电极在所述第二方向上比位于其上的栅电极延伸得更远并且连接到相应的所述第二接触插塞，并且
其中，所述第一焊盘区域和所述第二焊盘区域相对于彼此偏移以便在所述第一方向上彼此不交叠。
20.根据权利要求19所述的数据存储系统，其中，所述第一焊盘区域中的所述栅电极的形状与所述第二焊盘区域中的所述栅电极的形状相对应。
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