JP2019201038A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2019201038A
JP2019201038A JP2018093104A JP2018093104A JP2019201038A JP 2019201038 A JP2019201038 A JP 2019201038A JP 2018093104 A JP2018093104 A JP 2018093104A JP 2018093104 A JP2018093104 A JP 2018093104A JP 2019201038 A JP2019201038 A JP 2019201038A
Authority
JP
Japan
Prior art keywords
pair
resist film
steps
pairs
stacked structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018093104A
Other languages
English (en)
Inventor
良広 箭内
Yoshihiro Yanai
良広 箭内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2018093104A priority Critical patent/JP2019201038A/ja
Priority to TW108102683A priority patent/TWI707448B/zh
Priority to US16/271,926 priority patent/US10991712B2/en
Priority to CN201910131043.6A priority patent/CN110491858B/zh
Publication of JP2019201038A publication Critical patent/JP2019201038A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Abstract

【課題】積層構造の端部に階段構造を形成する際に、階段構造の寸法のばらつきが少なく、かつ、製造コストを低下させることができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、基板と、基板の上方に積層された複数の導電層および複数の絶縁層とを備える。複数の導電層および複数の絶縁層からなる積層構造の端部は導電層を各段の踏面とする階段構造を有する。階段構造は、各段の蹴込が互いに向き合う第１段差部と第２段差部との段差対を有する。複数の段差対が階段構造において異なる高さに階段状に設けられている。【選択図】図４

Description

本実施形態は、半導体装置およびその製造方法に関する。
三次元的にメモリセルを配置した立体型メモリセルアレイを有する半導体メモリが開発されている。半導体メモリのワード線は、基板上に積層された積層構造を有する。このような積層構造を有する複数のワード線のそれぞれにコンタクトプラグを接続するために、積層構造の端部には階段構造（テラス構造）が形成されている。この階段構造は、リソグラフィ工程の後、ワード線のエッチング工程およびレジスト膜のスリミング工程を複数回繰り返し実行することによってワード線の積層構造の端部に形成される。
しかし、エッチング工程およびスリミング工程が繰り返し実行されると、レジスト膜の膜厚のばらつきが大きくなり、階段構造の寸法精度が悪化する。このような階段構造の寸法のばらつきに対処するためには、階段構造の踏面の長さまたは幅を大きくする必要があった。この場合、半導体メモリのレイアウト面積が大きくなるという問題があった。また、何度もスリミング工程を実行するので、レジスト膜の膜厚を厚くし、かつ、高粘度のレジスト膜を塗布する技術が必要であった。これは、半導体メモリの製造コストを上昇させる原因となる。
特開２０１１−２２２９９４号公報 特表２０１４−５１７５３０号公報 特表２０１６−５２６７８２号公報
積層構造の端部に階段構造を形成する際に、階段構造の寸法のばらつきが少なく、かつ、製造コストを低下させることができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、基板と、基板の上方に積層された複数の導電層および複数の絶縁層とを備える。複数の導電層および複数の絶縁層からなる積層構造の端部は導電層を各段の踏面とする階段構造を有する。階段構造は、各段の蹴込が互いに向き合う第１段差部と第２段差部との段差対を有する。複数の段差対が階段構造において異なる高さに階段状に設けられている。
第１実施形態に係る半導体装置におけるメモリセルアレイの構成の一例を示す図。 導電膜が複数のワード線及び絶縁層を貫通している部分の拡大断面図。 メモリセルアレイの構成の一例を示す概略平面図。 図３の４−４線に沿った断面図。 段差対の構成例を示す断面図。 第１実施形態による半導体装置の製造方法の一例を示す断面図。 図６に続く、半導体装置の製造方法を示す断面図。 図７に続く、半導体装置の製造方法を示す断面図。 図８に続く、半導体装置の製造方法を示す断面図。 図９に続く、半導体装置の製造方法を示す断面図。 第１実施形態の変形例による半導体装置の製造方法の一例を示す断面図。 図１１に続く、半導体装置の製造方法を示す断面図。 図１２に続く、半導体装置の製造方法を示す断面図。 第２実施形態による半導体装置の製造方法の一例を示す断面図。 図１４に続く、半導体装置の製造方法を示す断面図。 図１５に続く、半導体装置の製造方法を示す断面図。 図１６に続く、半導体装置の製造方法を示す断面図。 図１７に続く、半導体装置の製造方法を示す断面図。 第２実施形態の変形例による半導体装置の製造方法の一例を示す断面図。 図１９に続く、半導体装置の製造方法を示す断面図。 図２０に続く、半導体装置の製造方法を示す断面図。 図６（Ｂ）に示す段差対およびメモリセルアレイを示す概略平面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置におけるメモリセルアレイの構成の一例を示す図である。メモリセルアレイＭＣＡは、例えば、三次元的にメモリセルを配置した立体型メモリセルアレイである。なお、図１においては、図を見易くするために、メモリホール１１３内に形成された絶縁膜以外の絶縁部分については図示を省略している。また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１００の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。導電層としてのワード線ＷＬはＺ方向に積層されている。
図１に示すように、半導体基板１００には、ｎ型ウェル領域１０１が形成され、ｎ型ウェル領域１０１上にｐ型ウェル領域１０２が形成されている。ｐ型ウェル領域１０２上には、複数のＮＡＮＤストリングＮＳが形成されている。具体的には、ｐ型ウェル領域１０２上には、セレクトゲート線ＳＧＳとして機能する複数の配線層１１０と、ワード線ＷＬとして機能する複数の配線層１１１と、セレクトゲート線ＳＧＤとして機能する複数の配線層１１２とが形成されている。
配線層１１０は、例えば４層で形成され、複数のＮＡＮＤストリングＮＳで共通のセレクトゲート線ＳＧＳに電気的に接続され、２つの選択トランジスタＳＴ２のゲート電極として機能する。
配線層１１１は、例えば８層で形成され、層ごとに共通のワード線ＷＬに電気的に接続されている。
配線層１１２は、例えば４層で形成され、ＮＡＮＤストリングＮＳごとに対応するセレクトゲート線ＳＧＤに接続され、各々が１つの選択トランジスタＳＴ１のゲート電極として機能する。
メモリホール１１３は、配線層１１０、１１１、１１２を貫通し、ｐ型ウェル領域１０２に達するように形成されている。メモリホール１１３の側面には、ブロック絶縁膜１１４、電荷蓄積膜１１５（絶縁膜）、及びゲート絶縁膜１１６が順に形成されている。メモリホール１１３内には、導電膜１１７が埋め込まれている。導電膜１１７は、ＮＡＮＤストリングＮＳの電流経路として機能する。導電膜１１７の上端には、ビット線ＢＬとして機能する配線層１１８が形成されている。
以上のように、ｐ型ウェル領域１０２上には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホール１１３が、１つのＮＡＮＤストリングＮＳに対応している。
ｐ型ウェル領域１０２の表面内には、ｎ＋型不純物拡散層１０３及びｐ＋型不純物拡散層１０４が形成されている。
ｎ＋型不純物拡散層１０３上には、コンタクトプラグ１１９が形成され、コンタクトプラグ１１９上には、ソース線ＣＥＬＳＲＣとして機能する配線層１２０が形成されている。ソース線ＣＥＬＳＲＣは、Ｍ２層にも形成され、Ｍ２層のソース線ＣＥＬＳＲＣは、電圧発生回路に電気的に接続されている。
ｐ＋型不純物拡散層１０４上には、コンタクトプラグ１２１が形成され、コンタクトプラグ１２１上には、ウェル配線ＣＰＷＥＬＬとして機能する配線層１２２が形成されている。
配線層１２０、１２２が形成されているＭ０層は、配線層１１２（セレクトゲート線ＳＧＤ）よりも上、かつ配線層１１８が形成されているＭ１層よりも下に形成されている。
以上の構成は、図１を記載した紙面の奥行き方向に複数配列されている。１つのフィンガーは、奥行き方向に一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって構成されている。
さらに、配線層１１０は、同一のブロック内において、共通のセレクトゲート線ＳＧＳとして機能し、互いに電気的に接続されている。最下層の配線層１１０とｐ型ウェル領域１０２との間には、ゲート絶縁膜１１６が形成されている。ｎ＋型不純物拡散層１０３に隣接している最下層の配線層１１０と、ゲート絶縁膜１１６とは、ｎ＋型不純物拡散層１０３近傍まで形成されている。
これにより、選択トランジスタＳＴ２がオン状態とされた場合、形成されたチャネルは、メモリセルトランジスタＭＴ０及びｎ＋型不純物拡散層１０３を、電気的に接続する。電圧発生回路は、ウェル配線ＣＰＷＥＬＬに電圧を印加することで、導電膜１１７に電位を与えることができる。
図２は、導電膜１１７が複数の導電層（ワード線）ＷＬ及び絶縁層２５を貫通している部分の拡大断面図である。図２では、図１において省略した導電層ＷＬ間の絶縁層を絶縁層２５として表している。
各導電層ＷＬと導電膜１１７との間には、導電層ＷＬ側から順にブロック絶縁膜１１４、電荷蓄積膜１１５及びゲート絶縁膜１１６が設けられている。ブロック絶縁膜１１４は導電層ＷＬに接し、ゲート絶縁膜１１６は導電膜１１７に接し、ブロック絶縁膜１１４とゲート絶縁膜１１６との間に電荷蓄積膜１１５が設けられている。
導電膜１１７はチャネルとして機能し、導電層ＷＬはコントロールゲートとして機能し、電荷蓄積膜１１５は導電膜１１７から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、導電膜１１７と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜１１５は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。ゲート絶縁膜１１６は、例えばシリコン酸化膜であり、電荷蓄積膜１１５に導電膜１１７から電荷が注入される際、または電荷蓄積膜１１５に蓄積された電荷が導電膜１１７へ拡散する際に電位障壁となる。ブロック絶縁膜１１４は、例えばシリコン酸化膜であり、電荷蓄積膜１１５に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。半導体装置は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ等でよい。
図３は、メモリセルアレイの構成の一例を示す概略平面図である。メモリセルアレイＭＣＡは、図１および図２を参照して説明したとおり、導電層ＷＬと絶縁層２５との積層構造２００を有し、３次元的に配列された複数のメモリセルを有する。
メモリセルアレイＭＣＡは、方形であり、少なくともその端部の１辺に階段構造ＳＴＰを有する。階段構造ＳＴＰは、積層構造２００の各導電層ＷＬにコンタクトプラグ（図示せず）を接続するための接続領域である。
図４は、図３の４−４線に沿った断面図である。尚、導電層ＷＬに接続されるコンタクトプラグ等については図示を省略している。階段構造ＳＴＰは、段差対Ｐ１〜Ｐ８を有する。段差対Ｐ１〜Ｐ８は、階段構造ＳＴＰの上段から下段へこの順番に配列されている。段差対Ｐ１〜Ｐ８は、それぞれ異なる高さの層に設けられており、メモリセルアレイＭＣＡ側からその端部に向かってＤ１方向へ行くに従って下降（ステップダウン）するように階段状に構成されている。
段差対Ｐ１は、互いに向き合うように設けられた第１段差部Ｐ１＿１と第２段差部Ｐ１＿２とからなる。段差対Ｐ２は、互いに向き合うように設けられた第１段差部Ｐ２＿１と第２段差部Ｐ２＿２とからなる。段差対Ｐ３〜Ｐ８は、それぞれ、互いに向き合うように設けられた第１段差部Ｐ３＿１〜Ｐ８＿１と第２段差部Ｐ３＿２〜Ｐ８＿２とからなる。
第１段差部Ｐｎ＿１（ｎ＝１〜８）は、それぞれＤ１方向へ向かう階段形状に構成されている。即ち、第１段差部Ｐｎ＿１は、段差対Ｐ１〜８と同様にＤ１方向へ向かって下降（ステップダウン）する階段となっている。第２段差部Ｐｎ＿２は、それぞれＤ１方向とは反対のＤ２方向へ向かう階段形状に構成されている。即ち、第２段差部Ｐｎ＿２は、段差対Ｐ１〜Ｐ８とは反対にＤ２方向へ向かって下降する階段となっている。従って、段差対Ｐｎのそれぞれにおいて、第１段差部Ｐｎ＿１と第２段差部Ｐｎ＿２は、互いに向き合うように設けられている。段差対Ｐｎの第１段差部Ｐｎ＿１と第２段差部Ｐｎ＿２との間には、平坦な踊り場が設けられている。
図５は、段差対Ｐ１、Ｐ２の構成例を示す断面図である。尚、図５では、隣接する２つの段差対Ｐ１、Ｐ２の構成のみを示しているが、他の隣接する段差対Ｐ２〜Ｐ８も同様の構成を有する。
段差対Ｐ１は、導電層ＷＬａ〜ＷＬｇおよび絶縁層２５ａ〜２５ｇに設けられている。第１段差部Ｐ１＿１は、ステップＳＴ１＿１ａ〜ＳＴ７＿１ｇを有する。導電層ＷＬａおよび絶縁層２５ａは、最上段のステップＳＴ１＿１ａを構成している。導電層ＷＬｂおよび絶縁層２５ｂは、２段目のステップＳＴ２＿１ｂを構成している。同様に、導電層ＷＬｃ〜ＷＬｇおよび絶縁層２５ｃ〜２５ｇは、それぞれ３〜７段目のステップＳＴ３＿１ｃ〜ＳＴ７＿１ｇを構成している。便宜的に、各ステップＳＴ１＿１ａ〜ＳＴ７＿１ｇにおいてそれぞれ導電層ＷＬａ〜ＷＬｇと絶縁層２５ａ〜２５ｇとの間の界面を破線で示している。
ステップＳＴ１＿１ａ〜ＳＴ７＿１ｇは、Ｄ１方向へ行くに従って下降（ステップダウン）するように階段状に構成されている。各ステップＳＴ１＿１ａ〜ＳＴ７＿１ｇの踏面には導電層ＷＬａ〜ＷＬｇが現れており、蹴込には導電層ＷＬａ〜ＷＬｇおよび絶縁層２５ａ〜２５ｇの側面が現れている。各ステップＳＴ１＿１ａ〜ＳＴ７＿１ｇの蹴込の面において、導電層ＷＬａ〜ＷＬｇが上層であり、絶縁層２５ａ〜２５ｇが下層となっている。
一方、段差対Ｐ１の第２段差部Ｐ１＿２は、ステップＳＴ１＿２ａ〜ＳＴ７＿２ｇを有する。導電層ＷＬａおよび絶縁層２５ａは、最上段のステップＳＴ１＿２ａを構成している。導電層ＷＬｂおよび絶縁層２５ｂは、２段目のステップＳＴ２＿２ｂを構成している。同様に、導電層ＷＬｃ〜ＷＬｇおよび絶縁層２５ｃ〜２５ｇは、それぞれ３〜７段目のステップＳＴ３＿２ｃ〜ＳＴ７＿２ｇを構成している。即ち、第２段差部Ｐ１＿２のステップＳＴ１＿２ａ〜ＳＴ７＿２ｇは、それぞれ第１段差部Ｐ１＿１のステップＳＴ１＿１ａ〜ＳＴ７＿１ｇと同一層で構成されている。また、第１および第２段差部Ｐ１＿１、Ｐ１＿２は、段差対Ｐ１の踊り場の中心を境界にほぼ対称の階段形状となっている。
ステップＳＴ１＿２ａ〜ＳＴ７＿２ｇは、Ｄ２方向へ行くに従って下降（ステップダウン）するように階段状に構成されている。各ステップＳＴ１＿２ａ〜ＳＴ７＿２ｇの踏面には導電層ＷＬａ〜ＷＬｇが現れており、蹴込には導電層ＷＬａ〜ＷＬｇおよび絶縁層２５ａ〜２５ｇの側面が現れている。各ステップＳＴ１＿１ａ〜ＳＴ７＿１ｇの蹴込の面において、導電層ＷＬａ〜ＷＬｇが上層であり、絶縁層２５ａ〜２５ｇが下層となっている。
段差対Ｐ２は、段差対Ｐ１と同様にステップを有するが、絶縁層２５ｇの下にある導電層ＷＬｈ〜ＷＬｎおよび絶縁層２５ｈ〜２５ｎに設けられている。
段差対Ｐ２の第１段差部Ｐ２＿１は、ステップＳＴ１＿１ｈ〜ＳＴ７＿１ｎを有する。導電層ＷＬｈおよび絶縁層２５ｈは、段差対Ｐ２の最上段のステップＳＴ１＿１ｈを構成している。導電層ＷＬｉおよび絶縁層２５ｉは、２段目のステップＳＴ２＿１ｉを構成している。同様に、導電層ＷＬｊ〜ＷＬｎおよび絶縁層２５ｊ〜２５ｎは、３〜７段目のステップＳＴ３＿１ｊ〜ＳＴ７＿１ｎを構成している。
ステップＳＴ１＿１ｈ〜ＳＴ７＿１ｎは、Ｄ１方向へ行くに従って下降（ステップダウン）するように階段状に構成されている。各ステップＳＴ１＿１ｈ〜ＳＴ７＿１ｎの踏面には導電層ＷＬｈ〜ＷＬｎが現れており、蹴込には導電層ＷＬｈ〜ＷＬｎおよび絶縁層２５ｈ〜２５ｎの側面が現れている。各ステップＳＴ１＿１ｈ〜ＳＴ７＿１ｎの蹴込の面において、導電層ＷＬｈ〜ＷＬｎが上層であり、絶縁層２５ｈ〜２５ｎが下層となっている。
一方、段差対Ｐ２の第２段差部Ｐ２＿２は、ステップＳＴ１＿２ｈ〜ＳＴ７＿２ｎを有する。導電層ＷＬｈおよび絶縁層２５ｈは、段差対Ｐ２の最上段のステップＳＴ１＿２ｈを構成している。導電層ＷＬｉおよび絶縁層２５ｉは、２段目のステップＳＴ２＿２ｉを構成している。同様に、導電層ＷＬｊ〜ＷＬｎおよび絶縁層２５ｊ〜２５ｎは、３〜８段目のステップＳＴ３＿２ｊ〜ＳＴ７＿２ｎを構成している。即ち、第２段差部Ｐ２＿２のステップＳＴ１＿２ｈ〜ＳＴ７＿２ｎは、それぞれ第１段差部Ｐ２＿１のステップＳＴ１＿１ｈ〜ＳＴ７＿１ｎと同一層で構成されている。第１および第２段差部Ｐ２＿１、Ｐ２＿２は、段差対Ｐ２の踊り場の中心を境界にほぼ対称の階段形状となっている。
ステップＳＴ１＿２ｈ〜ＳＴ７＿２ｎは、Ｄ２方向へ行くに従って下降（ステップダウン）するように階段状に構成されている。各ステップＳＴ１＿２ｈ〜ＳＴ７＿２ｎの踏面には導電層ＷＬｈ〜ＷＬｎが現れており、蹴込には導電層ＷＬｈ〜ＷＬｎおよび絶縁層２５ｈ〜２５ｎの側面が現れている。各ステップＳＴ１＿１ｈ〜ＳＴ７＿１ｎの蹴込の面において、導電層ＷＬｈ〜ＷＬｎが上層であり、絶縁層２５ｈ〜２５ｎが下層となっている。
隣接する段差対Ｐ１、Ｐ２の間には、第１または第２段差部Ｐ１＿１、Ｐ１＿２とほぼ同じ高さの段差ＳＴ１０が設けられている。また、段差対Ｐ２の最上層のステップＳＴ１＿１ｈ、ＳＴ１＿２ｈは、Ｄ２方向に隣接する段差対Ｐ１の踊り場の層と同一層となっている。これにより、隣接する段差対Ｐ１、Ｐ２のうち第１段差部Ｐ１＿１、Ｐ２＿１のステップＳＴ１＿１ａ〜ＳＴ７＿１ｇ、ＳＴ１＿１ｈ〜ＳＴ７＿１ｎは連続する。ステップＳＴ１＿１ａ〜ＳＴ７＿１ｇ、ＳＴ１＿１ｈ〜ＳＴ７＿１ｎが連続することによって、導電層ＷＬａ〜ＷＬｎのそれぞれが第１段差部Ｐ１＿１、Ｐ２＿１のステップＳＴ１＿１ａ〜ＳＴ７＿１ｇ、ＳＴ１＿１ｈ〜ＳＴ７＿１ｎの踏面に現れる。従って、ステップＳＴ１＿１ａ〜ＳＴ７＿１ｇ、ＳＴ１＿１ｈ〜ＳＴ７＿１ｎのそれぞれの踏面上にコンタクトプラグを設けることができる。これにより、導電層ＷＬａ〜ＷＬｎはそれぞれコンタクトプラグに電気的に接続され、引き出すことができる。
詳細には図示しないが、段差対Ｐ３〜Ｐ８も段差対Ｐ１、Ｐ２と同様の構成を有する。従って、段差対Ｐ１〜Ｐ８の第１段差部Ｐ１＿１〜Ｐ８＿１の各ステップは、連続したステップとなり、導電層ＷＬのそれぞれの層が第１段差部Ｐ１＿１〜Ｐ８＿１のステップの踏面に現れる。従って、第１段差部Ｐ１＿１〜Ｐ８＿１のステップのそれぞれの踏面上にコンタクトプラグ（図示せず）を設けることができ、導電層ＷＬがそれぞれコンタクトプラグに電気的に接続される。これにより、導電層ＷＬはワード線としてコンタクトプラグを介して引き出され得る。導電層ＷＬの各層は、第１段差部Ｐ１＿１〜Ｐ８＿１のステップと連続しており電気的に接続されている。
一方、段差対Ｐ１〜Ｐ８の第２段差部Ｐ１＿２〜Ｐ８＿２は、第１段差部Ｐ１＿１〜Ｐ８＿１の形成工程において同時に形成されるものの、メモリセルアレイＭＣＡ内の導電層ＷＬとは電気的に接続されていない。従って、第２段差部Ｐ１＿２〜Ｐ８＿２は、コンタクトプラグの接続には用いられず、ダミーとして残っている。
尚、図１０に示すように、積層構造２００の下方にＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が設けられている場合がある。例えば、積層構造２００としてメモリセルアレイＭＣＡの下方に、メモリセルアレイＭＣＡを制御するＣＭＯＳ回路が設けられている場合がある。この場合、メモリセルアレイＭＣＡとＣＭＯＳ回路とを電気的に接続するために、第２コンタクトプラグ（図１０のＣＮＴｔ）が積層構造２００内に導電層ＷＬおよび絶縁層２５の積層方向に延伸するように設けられる。段差対Ｐ１〜Ｐ８の第１段差部Ｐ１＿１〜Ｐ８＿１と第２段差部Ｐ１＿２〜Ｐ８＿２との間の踊り場（中間領域）および第２段差部Ｐ１＿２〜Ｐ８＿２は、コンタクトプラグＣＮＴｔの形成領域として用いることができる。従って、この場合、踊り場や第２段差部Ｐ１＿２〜Ｐ８＿２が設けられていても、半導体装置のレイアウト面積はさほど増大しない。また、図５に示すように、本実施形態において、段差ＳＴ１０は、積層構造２００の積層方向に略平面状に設けられている。しかし、段差ＳＴ１０の壁面には、或る程度、凹凸があってもよい。
次に、第１実施形態による半導体装置の製造方法について説明する。
図６（Ａ）〜図１０は、第１実施形態による半導体装置の製造方法の一例を示す断面図である。尚、図６（Ａ）〜図１０では、段差対Ｐ１〜Ｐ４の断面を表示し、それ以外の段差対の図示を省略している。
まず、半導体基板上に制御回路に用いられるＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路（図１０の参照番号１０）が形成される。ＣＭＯＳ回路上に層間絶縁膜等を形成した後、層間絶縁膜の上方に立体型メモリセルアレイＭＣＡを形成する。メモリセルアレイＭＣＡは、図６（Ａ）に示すように、交互に積層された導電層ＷＬおよび絶縁層２５からなる積層構造２００を有する。尚、図６（Ａ）〜図１０では、複数の導電層ＷＬおよび複数の絶縁層２５からなる積層構造２００の端部を示しており、メモリセルアレイＭＣＡ自体は現れていない。また、図６（Ａ）〜図１０では、理解を容易にするために１層の導電層ＷＬと１層の絶縁層２５の間の界面（図５の破線）についても図示を省略している。
次に、リソグラフィ技術を用いて、図６（Ａ）に示すように、積層構造２００上に第１レジスト膜ＰＲ１を形成する。第１レジスト膜ＰＲ１は、隣接する段差対Ｐ１〜Ｐ４の形成領域間に形成される。即ち、第１レジスト膜ＰＲ１は、段差対Ｐ１〜Ｐ４の形成領域以外の領域に形成される。
段差対Ｐ１〜Ｐ４の段差部は最下段のパターンから転写されるので、図６（Ａ）および図６（Ｂ）に示すように、段差対Ｐ１〜Ｐ４の形成領域は、当初、段差対Ｐ１〜Ｐ４のそれぞれの踊り場に対応する領域Ｒｐ１＿１〜Ｒｐ４＿１となる。従って、例えば、第１レジスト膜ＰＲ１は、当初、段差対Ｐ１〜Ｐ４の踊り場に対応する領域Ｒｐ１＿１〜Ｒｐ４＿１以外の領域を被覆する。
次に、第１レジスト膜ＰＲ１をマスクとして用いて、最上層の導電層ＷＬの一層およびその下にある絶縁層２５の一層をそれぞれエッチングする（第１工程）。これにより、段差対Ｐ１〜Ｐ４の段差部Ｐ１＿１〜Ｐ４＿１、Ｐ１＿２〜Ｐ４＿２の最下段のパターンが最上層の導電層ＷＬおよび絶縁層２５（以下、積層膜ＷＬ、２５ともいう）に転写される。
次に、第１レジスト膜ＰＲ１を等方的にエッチングしてその両側面を僅かにエッチングする（第２工程）。即ち、第１レジスト膜ＰＲ１をスリミングする。第１レジスト膜ＰＲ１のスリミングにより、第１レジスト膜ＰＲ１の両側面のそれぞれが、段差部Ｐ１＿１〜Ｐ４＿１、Ｐ１＿２〜Ｐ４＿２の１段の踏面幅Ｗｓｔ（Ｄ１またはＤ２方向の長さ）の分だけエッチングされる。これにより、Ｄ１またはＤ２方向における第１レジスト膜ＰＲ１の幅は、踏面幅Ｗｓｔの２倍だけ小さくなる。逆に、段差対Ｐ１〜Ｐ４の形成領域Ｒｐ１〜Ｒｐ４は、踏面幅Ｗｓｔの２倍だけ広くなる。
スリミング後の第１レジスト膜ＰＲ１および最上層の積層膜ＷＬ、２５をマスクとして用いて、第１工程を再度実行する。これにより、段差対Ｐ１〜Ｐ４の段差部Ｐ１＿１〜Ｐ４＿１、Ｐ１＿２〜Ｐ４＿２の最下段から２段目のパターンが最上層の積層膜ＷＬ、２５に転写されるとともに、最上層の積層膜ＷＬ、２５のパターン（最下段のパターン）が最上層から２つ目の積層膜ＷＬ、２５に転写される。これにより、段差部Ｐ１＿１〜Ｐ４＿１、Ｐ１＿２〜Ｐ４＿２の最下段から２段目までのパターンが積層構造２００へ転写される。
さらに、第２工程としてのスリミング工程と、第１工程としてのエッチング工程を繰り返す。スリミング工程とエッチング工程とを繰り返すごとに、第１レジスト膜ＰＲ１の両側面は踏面幅Ｗｓｔずつ後退し、かつ、段差部Ｐ１＿１〜Ｐ４＿１、Ｐ１＿２〜Ｐ４＿２の最下段から３段目以降のパターンが転写されていく。スリミング工程とエッチング工程とが７回繰り返されると、図６（Ｂ）に示すように、段差部Ｐ１＿１〜Ｐ４＿１、Ｐ１＿２〜Ｐ４＿２のパターンが形成される。このとき、段差対Ｐ１〜Ｐ４の形成領域は、図６（Ａ）に示すＲｐ１＿７〜Ｒｐ４＿７となる。即ち、スリミング工程を繰り返すことによって、段差対Ｐ１〜Ｐ４の形成領域は、Ｒｐ１＿１〜Ｒｐ４＿１からＲｐ１＿７〜Ｒｐ４＿７へ広くなっていく。段差対Ｐ１〜Ｐ４の形成領域の両側を踏面幅Ｗｓｔずつ広げながら、エッチング工程を繰り返すことによって、図６（Ｂ）に示すように階段構造としての段差対Ｐ１〜Ｐ４の段差部Ｐ１＿１〜Ｐ４＿１、Ｐ１＿２〜Ｐ４＿２のパターンが形成される。これにより、各段の蹴込部が互いに向き合う第１段差部Ｐ１＿１〜Ｐ４＿１および第２段差部Ｐ１＿２〜Ｐ４＿２が形成される。エッチング工程では、積層膜ＷＬ、２５が１組ずつ除去されていくので、第１段差部Ｐ１＿１〜Ｐ４＿１および第２段差部Ｐ１＿２〜Ｐ４＿２の各段の踏面（上面）には、導電層ＷＬが現れる。
このように、本実施形態によれば、複数の段差対Ｐ１〜Ｐ４のパターンは、１回のリソグラフィ工程で形成されたレジスト膜ＰＲ１を用いて同時に形成され得る。即ち、段差対Ｐ１〜Ｐ４のパターンは、それぞれ別のレジスト膜を用いて個別に形成する必要がない。これにより、上記スリミング工程およびエッチング工程の回数が激減する。
段差部Ｐ１＿１〜Ｐ４＿１、Ｐ１＿２〜Ｐ４＿２のパターンを形成した後、段差対Ｐ１〜Ｐ４のそれぞれの高さを相違させる。
例えば、第１レジスト膜ＰＲ１の除去後、図７（Ａ）に示すように、積層構造２００上に第２レジスト膜ＰＲ２を形成する。第２レジスト膜ＰＲ２は、積層構造２００の中心に最も近く、メモリセルアレイＭＣＡ側にある段差対（第１段差対）Ｐ１を被覆する。従って、第２レジスト膜ＰＲ２の端部は、段差対Ｐ１の第２段差部Ｐ１＿２と段差対Ｐ２の第１段差部Ｐ２＿１との間にある。
次に、図７（Ｂ）に示すように、第２レジスト膜ＰＲ２をマスクとして用いて、段差対Ｐ２〜Ｐ４をエッチングする。段差対Ｐ２〜Ｐ４は、段差対Ｐ１の段差部Ｐ１＿１、Ｐ１＿２の高さとほぼ等しい高さだけエッチングされる。これにより、段差対Ｐ１とＰ２との間に、段差部Ｐ１＿１、Ｐ１＿２の高さとほぼ等しい段差ＳＴ１０が形成される。また、段差対Ｐ２〜Ｐ４の段差部Ｐ２＿１〜Ｐ４＿１、Ｐ２＿２〜Ｐ４＿２のパターンは、下層の積層膜ＷＬ、２５へそのまま転写される。従って、段差対Ｐ２〜Ｐ４の最上段は、段差対Ｐ１の踊り場と同一面となり、段差部Ｐ２＿１の踏面が段差部Ｐ１＿１の踏面に連続する。即ち、段差部Ｐ１＿１、Ｐ２＿１の各段は、連続して積層された積層膜ＷＬ、２５で形成される。
次に、第２レジスト膜ＰＲ２の除去後、図８（Ａ）に示すように、積層構造２００上に第３レジスト膜ＰＲ３を形成する。第３レジスト膜ＰＲ３は、段差対Ｐ１およびそれに隣接する段差対Ｐ２、即ち、メモリセルアレイＭＣＡ側から２つ目までの段差対Ｐ１、Ｐ２を被覆する。従って、第３レジスト膜ＰＲ３の端部は、段差対Ｐ２の第２段差部Ｐ２＿２と段差対Ｐ３の第１段差部Ｐ３＿１との間にある。
次に、図８（Ｂ）に示すように、第３レジスト膜ＰＲ３をマスクとして用いて、段差対Ｐ３、Ｐ４をエッチングする。段差対Ｐ３、Ｐ４は、段差対Ｐ２の段差部Ｐ２＿１、Ｐ２＿２の高さとほぼ等しい高さだけエッチングされる。これにより、段差対Ｐ２とＰ３との間に、段差部Ｐ２＿１、Ｐ２＿２の高さとほぼ等しい段差ＳＴ１１が形成される。また、段差対Ｐ３、Ｐ４の段差部Ｐ３＿１、Ｐ４＿１、Ｐ３＿２、Ｐ４＿２のパターンは、さらに下層の積層膜ＷＬ、２５へそのまま転写される。従って、段差対Ｐ３、Ｐ４の最上段は、段差対Ｐ２の踊り場と同一面となり、段差部Ｐ３＿１の踏面が段差部Ｐ２＿１の踏面に連続する。即ち、段差部Ｐ２＿１、Ｐ３＿１の各段は、連続して積層された積層膜ＷＬ、２５で形成される。
次に、第３レジスト膜ＰＲ３の除去後、図９（Ａ）に示すように、積層構造２００上に段差対Ｐ１〜Ｐ３を被覆する第４レジスト膜ＰＲ４を形成する。第４レジスト膜ＰＲ４は、段差対Ｐ１、Ｐ２およびそれに隣接する段差対Ｐ３、即ち、メモリセルアレイＭＣＡ側から３つ目までの段差対Ｐ１〜Ｐ３を被覆する。従って、第４レジスト膜ＰＲ４の端部は、段差対Ｐ３の第２段差部Ｐ３＿２と段差対Ｐ４の第１段差部Ｐ４＿１との間にある。
次に、図９（Ｂ）に示すように、第４レジスト膜ＰＲ４をマスクとして用いて、段差対Ｐ４をエッチングする。段差対Ｐ４は、段差対Ｐ３の段差部Ｐ３＿１、Ｐ３＿２の高さとほぼ等しい高さだけエッチングされる。これにより、段差対Ｐ３とＰ４との間に、段差部Ｐ３＿１、Ｐ３＿２の高さとほぼ等しい段差ＳＴ１２が形成される。また、段差対Ｐ４の段差部Ｐ４＿１、Ｐ４＿２のパターンは、さらに下層の積層膜ＷＬ、２５へそのまま転写される。従って、段差対Ｐ４の最上段は、段差対Ｐ３の踊り場と同一面となり、段差部Ｐ４＿１の踏面が段差部Ｐ３＿１の踏面に連続する。即ち、段差部Ｐ３＿１、Ｐ４＿１の各段は、連続して積層された積層膜ＷＬ、２５で形成される。
このようなリソグラフィ工程およびエッチング工程を繰り返すことによって、各段差対Ｐ１〜Ｐ４は異なる高さに形成され、かつ、各段差対Ｐ１〜Ｐ４の第１段差部Ｐ１＿１〜Ｐ４＿１は、連続して積層された積層膜ＷＬ、２５で形成される。従って、積層構造２００の各導電層ＷＬの上面が階段構造ＳＴＰの各段の踏面として現れ、全ての導電層ＷＬにコンタクトプラグを接続させることができる。
第４レジスト膜ＰＲ４の除去後、図１０に示すように、層間絶縁膜ＩＬＤを積層構造２００上に形成し、層間絶縁膜ＩＬＤに第１コンタクトプラグとしてのコンタクトプラグＣＮＴが形成される。コンタクトプラグＣＮＴは、第２段差部Ｐ１＿１〜Ｐ４＿１の各段の踏面上に設けられ、導電層ＷＬに接続される。
また、図１０に示すように、ＣＭＯＳ回路１０がメモリセルアレイＭＣＡの下方に設けられている場合、ＣＭＯＳ回路１０とメモリセルアレイＭＣＡの上方にある配線層Ｗ１、Ｗ２とを電気的に接続することがある。このような場合、ＣＭＯＳ回路１０と配線層Ｗ１、Ｗ２とを電気的に接続する第２コンタクトプラグとしてのコンタクトプラグＣＮＴｔを形成する。コンタクトプラグＣＮＴｔは、積層構造２００内に導電層ＷＬおよび絶縁層２５の積層方向に延伸するように設けられる。コンタクトプラグＣＮＴｔは、各段差対Ｐ１〜Ｐ４のそれぞれの第１段差部と第２段差部との間の踊り場（中間領域）および第２段差部である。即ち、本実施形態による段差対Ｐ１〜Ｐ４のそれぞれの踊場は、コンタクトプラグＣＮＴｔのために用いることができる。また、段差対Ｐ１〜Ｐ４のそれぞれの第２段差部Ｐ１＿２の領域も、コンタクトプラグＣＮＴｔのために用いることができる。従って、段差対Ｐ１〜Ｐ４のそれぞれに踊り場や第２段差部Ｐ１＿２〜Ｐ４＿２があっても、それらの領域を有効活用することによって、メモリセルアレイＭＣＡのレイアウト面積の増大は抑制され得る。
以上のように、本実施形態によれば、複数の段差対Ｐ１〜Ｐ４の各段差部のパターンは、１回のリソグラフィ工程で形成されたレジスト膜ＰＲ１を用いて、同時に形成され得る。これにより、上記スリミング工程およびエッチング工程の回数が激減する。スリミング工程に用いられる装置は高価であるので、スリミング工程の回数を低減させることによって、製造時間の短縮になるだけでなく、製造コストの削減に繋がる。
また、段差ＳＴ１０〜ＳＴ１２を形成するレジスト膜ＰＲ２以降のリソグラフィ工程は、段差部Ｐ１＿１〜Ｐ４＿１、Ｐ１＿２〜Ｐ４＿２を形成するレジスト膜ＰＲ１のリソグラフィ工程ほどアライメント精度を必要としない。本実施形態では、段差部Ｐ１＿１〜Ｐ４＿１、Ｐ１＿２〜Ｐ４＿２に必要なリソグラフィ工程は１回で済む。従って、このような観点においても、製造時間の短縮および製造コストの削減に繋がる。
また、レジスト膜ＰＲ１は、ほぼ平坦な積層構造２００の上面に形成されている。従って、段差対Ｐ１〜Ｐ４の段差部Ｐ１＿１〜Ｐ４＿１、Ｐ１＿２〜Ｐ４＿２のパターンは、ほぼ平坦な積層構造２００から加工されて形成される。これにより、段差部Ｐ１＿１〜Ｐ４＿１、Ｐ１＿２〜Ｐ４＿２の各段の寸法ばらつきが低減し、寸法精度が向上する。段差部Ｐ１＿１〜Ｐ４＿１、Ｐ１＿２〜Ｐ４＿２の各段の寸法精度が向上することによって、寸法マージンを低減することができるので、階段構造ＳＴＰの全体の面積を小さくすることができる。尚、上記製造方法では、段差対Ｐ１〜Ｐ４のみについて説明した。しかし、階段構造ＳＴＰ内の段差対の数は、特に限定しない。
（変形例）
第１実施形態では、図６（Ｂ）に示す工程の後、段差対Ｐ１〜Ｐ４の高さは、レジスト膜で被覆する段差対を、積層構造２００の中心に近い段差対（即ち、メモリセルアレイＭＣＡ側にある段差対）から１つずつ増加させながらエッチングすることによって相違させている。つまり、段差ＳＴ１０〜ＳＴ１２は、ＳＴ１０、ＳＴ１１、ＳＴ１２の順に形成されている。
しかし、段差対Ｐ１〜Ｐ４の高さは、レジスト膜から露出させる段差対を、積層構造２００の端部にある段差対から１つずつ増加させながらエッチングすることによって相違させてもよい。即ち、段差ＳＴ１０〜ＳＴ１２は、ＳＴ１２、ＳＴ１１、ＳＴ１０の順に形成されてもよい。
例えば、図１１（Ａ）〜図１３（Ｂ）は、第１実施形態の変形例による半導体装置の製造方法の一例を示す断面図である。尚、図１１（Ａ）〜図１３（Ｂ）では、段差対Ｐ１〜Ｐ４の断面を表示し、それ以外の段差対の図示を省略している。
図６（Ａ）および図６（Ｂ）に示す工程を経た後、図１１（Ａ）に示すように、積層構造２００上に第２レジスト膜ＰＲ２を形成する。第２レジスト膜ＰＲ２は、積層構造２００の端部に最も近く、積層構造２００の外縁側にある段差対（第３段差対）Ｐ４を露出する。
次に、図１１（Ｂ）に示すように、第２レジスト膜ＰＲ２をマスクとして用いて、段差対Ｐ４をエッチングする。段差対Ｐ４は、段差対Ｐ３の段差部Ｐ３＿１、Ｐ３＿２の高さとほぼ等しい高さだけエッチングされる。これにより、段差対Ｐ３とＰ４との間に、段差部Ｐ３＿１、Ｐ３＿２の高さとほぼ等しい段差ＳＴ１２が形成される。また、段差対Ｐ４の段差部Ｐ４＿１、Ｐ４＿２のパターンは、下層の積層膜ＷＬ、２５へそのまま転写される。
次に、第２レジスト膜ＰＲ２の除去後、図１２（Ａ）に示すように、積層構造２００上に第３レジスト膜ＰＲ３を形成する。第３レジスト膜ＰＲ３は、段差対Ｐ４およびそれに隣接する段差対Ｐ３、即ち、積層構造２００の外縁側から２つ目までの段差対Ｐ３、Ｐ４を露出させる。
次に、図１２（Ｂ）に示すように、第３レジスト膜ＰＲ３をマスクとして用いて、段差対Ｐ３、Ｐ４をエッチングする。段差対Ｐ３、Ｐ４は、段差対Ｐ２の段差部Ｐ２＿１、Ｐ２＿２の高さとほぼ等しい高さだけエッチングされる。これにより、段差対Ｐ２とＰ３との間に、段差部Ｐ２＿１、Ｐ２＿２の高さとほぼ等しい段差ＳＴ１１が形成される。また、段差対Ｐ３、Ｐ４の段差部Ｐ３＿１、Ｐ４＿１、Ｐ３＿２、Ｐ４＿２のパターンは、さらに下層の積層膜ＷＬ、２５へそのまま転写される。
次に、第３レジスト膜ＰＲ３の除去後、図１３（Ａ）に示すように、積層構造２００上に第４レジスト膜ＰＲ４を形成する。第４レジスト膜ＰＲ４は、段差対Ｐ４、Ｐ３およびそれに隣接する段差対Ｐ３、即ち、積層構造２００の外縁側から３つ目までの段差対Ｐ２〜Ｐ４を露出する。
次に、図１３（Ｂ）に示すように、第４レジスト膜ＰＲ４をマスクとして用いて、段差対Ｐ２〜Ｐ４をエッチングする。段差対Ｐ２〜Ｐ４は、段差対Ｐ１の段差部Ｐ１＿１、Ｐ１＿２の高さとほぼ等しい高さだけエッチングされる。これにより、段差対Ｐ１とＰ２との間に、段差部Ｐ２＿１、Ｐ２＿２の高さとほぼ等しい段差ＳＴ１０が形成される。また、段差対Ｐ２〜Ｐ４の段差部Ｐ２＿１〜Ｐ４＿１、Ｐ２＿２〜Ｐ４＿２のパターンは、さらに下層の積層膜ＷＬ、２５へそのまま転写される。
このような変形例であっても、段差部のパターンをそのまま転写しながら、段差対Ｐ１〜Ｐ４の高さをそれぞれ相違させることができる。
（第２実施形態）
図１４（Ａ）〜図１８（Ｂ）は、第２実施形態による半導体装置の製造方法の一例を示す断面図である。尚、図１４（Ａ）および図１４（Ｂ）では、段差対Ｐ１〜Ｐ４の断面を表示し、それ以外の段差対の図示を省略している。
図６（Ａ）および図６（Ｂ）に示す工程を経た後、図１４（Ａ）に示すように、積層構造２００上に第２レジスト膜ＰＲ２を形成する。第２レジスト膜ＰＲ２は、段差対Ｐ１〜Ｐ４を間欠的に露出させる。即ち、第２レジスト膜ＰＲ２は、段差対を段差対Ｐ１、Ｐ３、Ｐ５・・・のように１つ置きに被覆する（あるいは露出させる）。
次に、図１４（Ｂ）に示すように、第２レジスト膜ＰＲ２をマスクとして用いて段差対Ｐ１〜Ｐ４をエッチングする。段差対Ｐ２、Ｐ４は、段差対Ｐ１、Ｐ３の段差部Ｐ１＿１、Ｐ２＿２、Ｐ３＿１、Ｐ３＿２の高さとほぼ等しい高さだけエッチングされる。これにより、段差対Ｐ１とＰ２との間に、段差部Ｐ１＿１、Ｐ１＿２の高さとほぼ等しい段差ＳＴ１０が形成される。段差対Ｐ３とＰ４との間に、段差部Ｐ３＿１、Ｐ３＿２の高さとほぼ等しい段差ＳＴ１２が形成される。また、段差対Ｐ２、Ｐ４の段差部Ｐ２＿１、Ｐ２＿２、Ｐ４＿１、Ｐ４＿２のパターンは、下層の積層膜ＷＬ、２５へそのまま転写される。
次に、第２レジスト膜ＰＲ２を除去すると、図１５に示す構造が得られる。図１５に示すように、段差対Ｐ１〜Ｐ８は、間欠的にエッチングされ、段差対Ｐ２、Ｐ４、Ｐ６、Ｐ８が他の段差対Ｐ１、Ｐ３、Ｐ５、Ｐ７に対して窪んでいる。従って、段差対Ｐ５と段差対Ｐ６との間に段差ＳＴ１４があり、段差対Ｐ７と段差対Ｐ８との間に段差ＳＴ１６がある。尚、図１５〜図１８（Ｂ）では、便宜的に、段差対Ｐ１〜Ｐ８を表示する。以下、段差対Ｐ１が積層構造２００の中心に最も近い段差対であり、段差対Ｐ８が積層構造２００の端部（第１端）にある段差対としている。また、導電層ＷＬおよび絶縁層２５の界面について図示を省略している。
次に、図１６（Ａ）に示すように、積層構造２００上に第３レジスト膜ＰＲ３を形成する。第３レジスト膜ＰＲ３は、積層構造２００の端部（第１端）側から２つ目までの段差対Ｐ７、Ｐ８を露出させる。
次に、図１６（Ｂ）に示すように、第３レジスト膜ＰＲ３をマスクとして用いて、段差対Ｐ７、Ｐ８をエッチングする。段差対Ｐ７、Ｐ８は、段差対Ｐ６の段差部Ｐ６＿１、Ｐ６＿２の高さおよび段差対Ｐ７の段差部Ｐ７＿１、Ｐ７＿２の高さとほぼ等しい高さだけエッチングされる。段差部Ｐ６＿１、Ｐ６＿２、Ｐ７＿１、Ｐ７＿２の高さはほぼ等しいので、段差部Ｐ７＿１の高さの２倍の高さだけエッチングされると言ってもよい。もともと、図１５の状態では、段差対Ｐ７は、段差対Ｐ６よりも段差部Ｐ７＿１の高さだけ高い位置にある。しかし、段差対Ｐ７は、段差部Ｐ７＿１の高さの２倍の高さだけエッチングされるので、段差対Ｐ７は、段差対Ｐ６よりも段差部Ｐ７＿１の高さ分だけ低くなる。これにより、図１６（Ｂ）に示すように、段差対Ｐ６とＰ７との間に、段差部Ｐ７＿１の高さの段差ＳＴ１５が形成される。また、段差対Ｐ７、Ｐ８の段差部Ｐ７＿１、Ｐ８＿１、Ｐ７＿２、Ｐ８＿２のパターンは、さらに下層の積層膜ＷＬ、２５へそのまま転写される。段差ＳＴ１６のパターンも、下層の積層膜ＷＬ、２５へそのまま転写される。これにより、段差対Ｐ７、Ｐ８のパターンをそのまま転写しながら、段差対Ｐ５〜Ｐ８の高さをそれぞれ相違させることができる。
次に、第３レジスト膜ＰＲ３の除去後、図１７（Ａ）に示すように、積層構造２００上に第４レジスト膜ＰＲ４を形成する。第４レジスト膜ＰＲ４は、積層構造２００の端部（第１端）側から４つ目までの段差対Ｐ５〜Ｐ８を露出させる。
次に、図１７（Ｂ）に示すように、第４レジスト膜ＰＲ４をマスクとして用いて、段差対Ｐ５〜Ｐ８をエッチングする。段差対Ｐ５〜Ｐ８も、段差部Ｐ５＿１の高さの２倍の高さだけエッチングされる。図１７（Ａ）の状態では、段差対Ｐ５は、段差対Ｐ４よりも段差部Ｐ５＿１の高さだけ高い位置にある。しかし、段差対Ｐ５は、段差部Ｐ５＿１の高さの２倍の高さだけエッチングされるので、段差対Ｐ４よりも段差部Ｐ５＿１の高さ分だけ低くなる。これにより、図１７（Ｂ）に示すように、段差対Ｐ４とＰ５との間に、段差部Ｐ５＿１の高さの段差ＳＴ１３が形成される。また、段差対Ｐ５〜Ｐ８の段差部Ｐ５＿１〜Ｐ８＿１、Ｐ５＿２〜Ｐ８＿２のパターンは、さらに下層の積層膜ＷＬ、２５へそのまま転写される。段差ＳＴ１４〜ＳＴ１６のパターンも、下層の積層膜ＷＬ、２５へそのまま転写される。これにより、段差対Ｐ５〜Ｐ８のパターンをそのまま転写しながら、段差対Ｐ３〜Ｐ８の高さをそれぞれ相違させることができる。
次に、第４レジスト膜ＰＲ４の除去後、図１８（Ａ）に示すように、積層構造２００上に第５レジスト膜ＰＲ５を形成する。第５レジスト膜ＰＲ５は、積層構造２００の端部（第１端）側から６つ目までの段差対Ｐ３〜Ｐ８を露出させる。
次に、図１８（Ｂ）に示すように、第５レジスト膜ＰＲ５をマスクとして用いて、段差対Ｐ３〜Ｐ８をエッチングする。段差対Ｐ３〜Ｐ８も、段差部Ｐ３＿１の高さの２倍の高さだけエッチングされる。図１８（Ａ）の状態では、段差対Ｐ３は、段差対Ｐ２よりも段差部Ｐ３＿１の高さだけ高い位置にある。しかし、段差対Ｐ３は、段差部Ｐ３＿１の高さの２倍の高さだけエッチングされるので、段差対Ｐ２よりも段差部Ｐ３＿１の高さ分だけ低くなる。これにより、図１８（Ｂ）に示すように、段差対Ｐ２とＰ３との間に、段差部Ｐ３＿１の高さの段差ＳＴ１１が形成される。また、段差対Ｐ３〜Ｐ８の段差部Ｐ３＿１〜Ｐ８＿１、Ｐ３＿２〜Ｐ８＿２のパターンは、さらに下層の積層膜ＷＬ、２５へそのまま転写される。段差ＳＴ１２〜ＳＴ１６のパターンも、下層の積層膜ＷＬ、２５へそのまま転写される。これにより、段差対Ｐ３〜Ｐ８のパターンをそのまま転写しながら、段差対Ｐ１〜Ｐ８の高さをそれぞれ相違させることができる。
第５レジスト膜ＰＲ５を除去すると、図４に示す構造が得られる。
さらに、段差対がある場合には、このような、リソグラフィ工程およびエッチング工程をさらに繰り返すことによって、段差部のパターンをそのまま転写しながら、段差対の高さをそれぞれ相違させることができる。
このようにしても、第１実施形態による半導体装置と同様の構成を得ることができる。また、第２実施形態では、第２レジスト膜ＰＲ２を用いて段差対Ｐ１〜Ｐ４を間欠的にエッチングした後、レジスト膜から露出させる段差対を２つずつ増加させながらエッチングしている。これにより、第２実施形態は、第１実施形態よりも、リソグラフィ工程およびエッチング工程の繰り返し回数を低減させることができる。これにより、製造時間をさらに短縮させ、製造コストをさらに削減させることができる。
（変形例）
第２実施形態では、図１５に示す工程の後、段差対Ｐ１〜Ｐ８は、レジスト膜から露出させる段差対を、積層構造２００の端部（第１端）にある段差対から２つずつ増加させながらエッチングしている。
しかし、段差対Ｐ１〜Ｐ８は、レジスト膜で被覆する段差対を、積層構造２００の中心に近い段差対（即ち、メモリセルアレイＭＣＡ側にある段差対）から２つずつ増加させながらエッチングしてもよい。
例えば、図１９（Ａ）〜図２１（Ｂ）を参照して、第２実施形態の変形例による半導体装置の製造方法の一例を示す。図１４（Ａ）および図１４（Ｂ）に示す工程を経た後、第２レジスト膜ＰＲ２を除去すると、図１５に示す構造が得られる。
次に、図１９（Ａ）に示すように、積層構造２００上に第３レジスト膜ＰＲ３を形成する。第３レジスト膜ＰＲ３は、積層構造２００の中心に最も近い２つの段差対Ｐ１、Ｐ２を被覆する。
次に、図１９（Ｂ）に示すように、第３レジスト膜ＰＲ３をマスクとして用いて、段差対Ｐ３〜Ｐ８をエッチングする。段差対Ｐ３〜Ｐ８は、段差対Ｐ３の段差部Ｐ３＿１の高さの２倍の高さだけエッチングされる。これにより、段差対Ｐ３は、段差対Ｐ２よりも低くなり、段差対Ｐ２とＰ３との間に、段差部Ｐ３＿１の高さとほぼ等しい段差ＳＴ１１が形成される。また、段差対Ｐ３〜Ｐ８の段差部Ｐ３＿１〜Ｐ８＿１、Ｐ３＿２〜Ｐ８＿１のパターンは、下層の積層膜ＷＬ、２５へそのまま転写される。段差ＳＴ１２、ＳＴ１４、ＳＴ１６のパターンも、下層の積層膜ＷＬ、２５へそのまま転写される。これにより、段差対Ｐ３〜Ｐ８のパターンをそのまま転写しながら、段差対Ｐ１〜Ｐ４の高さをそれぞれ相違させることができる。
次に、第３レジスト膜ＰＲ３の除去後、図２０（Ａ）に示すように、積層構造２００上に第４レジスト膜ＰＲ４を形成する。第４レジスト膜ＰＲ４は、積層構造２００の中心に最も近い４つの段差対Ｐ１〜Ｐ４を被覆する。
次に、図２０（Ｂ）に示すように、第４レジスト膜ＰＲ４をマスクとして用いて、段差対Ｐ５〜Ｐ８をエッチングする。段差対Ｐ５〜Ｐ８は、段差対Ｐ５の段差部Ｐ５＿１の高さの２倍の高さだけエッチングされる。これにより、段差対Ｐ５は、段差対Ｐ４よりも低くなり、段差対Ｐ４とＰ５との間に、段差部Ｐ５＿１の高さとほぼ等しい段差ＳＴ１３が形成される。また、段差対Ｐ５〜Ｐ８の段差部Ｐ５＿１〜Ｐ８＿１、Ｐ５＿２〜Ｐ８＿１のパターンは、下層の積層膜ＷＬ、２５へそのまま転写される。段差ＳＴ１４、ＳＴ１６のパターンも、下層の積層膜ＷＬ、２５へそのまま転写される。これにより、段差対Ｐ５〜Ｐ８のパターンをそのまま転写しながら、段差対Ｐ１〜Ｐ６の高さをそれぞれ相違させることができる。
次に、第４レジスト膜ＰＲ４の除去後、図２１（Ａ）に示すように、積層構造２００上に第５レジスト膜ＰＲ５を形成する。第５レジスト膜ＰＲ５は、積層構造２００の中心に最も近い６つの段差対Ｐ１〜Ｐ６を被覆する。
次に、図２１（Ｂ）に示すように、第５レジスト膜ＰＲ５をマスクとして用いて、段差対Ｐ７、Ｐ８をエッチングする。段差対Ｐ７、Ｐ８は、段差対Ｐ７の段差部Ｐ７＿１の高さの２倍の高さだけエッチングされる。これにより、段差対Ｐ７は、段差対Ｐ６よりも低くなり、段差対Ｐ６とＰ７との間に、段差部Ｐ７＿１の高さとほぼ等しい段差ＳＴ１５が形成される。また、段差対Ｐ７〜Ｐ８の段差部Ｐ７＿１、Ｐ８＿１、Ｐ７＿２、Ｐ８＿１のパターンは、下層の積層膜ＷＬ、２５へそのまま転写される。段差ＳＴ１６のパターンも、下層の積層膜ＷＬ、２５へそのまま転写される。これにより、段差対Ｐ７、Ｐ８のパターンをそのまま転写しながら、段差対Ｐ１〜Ｐ８の高さをそれぞれ相違させることができる。
第５レジスト膜ＰＲ５を除去すると、図４に示す構造が得られる。
さらに、段差対がある場合には、第５レジスト膜ＰＲ５の除去後、積層構造２００上にさらに他のレジスト膜（図示せず）を形成する。レジスト膜は、積層構造２００の中心から２ｎまでの段差対を被覆する。その後、そのレジスト膜をマスクとして用いて、積層構造２００をエッチングする。このような、リソグラフィ工程およびエッチング工程を繰り返すことによって、段差部のパターンをそのまま転写しながら、段差対の高さをそれぞれ相違させることができる。
（平面レイアウト）
図２２は、図６（Ｂ）に示す段差対Ｐ１〜Ｐ４およびメモリセルアレイＭＣＡを示す概略平面図である。図６（Ｂ）の断面は、図２２の６−６線に沿った断面に対応する。尚、図２２では、段差部Ｐ１＿１〜Ｐ４＿１、Ｐ１＿２〜Ｐ４＿２は概略して示されている。また、図２２では、メモリセルアレイＭＣＡの両側のそれぞれに段差対Ｐ１〜Ｐ４が設けられているが、図６（Ｂ）では、メモリセルアレイＭＣＡの片側の段差対Ｐ１〜Ｐ４の断面が示されている。
図２２に示すように、段差対Ｐ１〜Ｐ４は、メモリセルアレイＭＣＡの辺に沿った細長形状の島Ｉ１〜Ｉ４を設けることによって得られる。島Ｉ１〜Ｉ４は、メモリセルアレイＭＣＡから離隔したパターンであり、図６（Ａ）に示す第１レジスト膜ＰＲ１が形成される領域である。島Ｉ１〜Ｉ４上の第１レジスト膜ＰＲ１に対して、スリミング工程とエッチング工程とを繰り返すことによって、メモリセルアレイＭＣＡおよび島Ｉ１〜Ｉ４に段差部Ｐ１＿１〜Ｐ４＿１、Ｐ１＿２〜Ｐ４＿２が一度に形成される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
ＳＴＰ 階段構造、ＷＬ 導電層、２５ 絶縁層、Ｐ１〜Ｐ８ 段差対、Ｐ１＿１〜Ｐ８＿１，Ｐ２＿１〜Ｐ８＿２ 段差部、ＣＮＴ，ＣＮＴｔコンタクトプラグ、２００ 積層構造

Claims (6)

  1. 基板と、
    前記基板の上方に積層された複数の導電層および複数の絶縁層とを備え、
    前記複数の導電層および前記複数の絶縁層からなる積層構造の端部は前記導電層を各段の踏面とする階段構造を有し、
    前記階段構造は、各段の蹴込が互いに向き合う第１段差部と第２段差部との段差対を有し、
    複数の前記段差対が前記階段構造において異なる高さに階段状に設けられている、半導体装置。
  2. 前記段差対の前記第１段差部と前記第２段差部との間の中間領域および前記第２段差部において、前記積層構造内に前記導電層および前記絶縁層の積層方向に延伸するように設けられた第２コンタクトプラグと、
    前記積層構造の下方に設けられ、前記第２コンタクトプラグに電気的に接続されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路とをさらに備えた、請求項１に記載の半導体装置。
  3. 隣接する前記段差対間に、前記第１または前記第２段差部とほぼ同じ高さの段差が設けられている、請求項１または請求項２に記載の半導体装置。
  4. 基板の上方に複数の導電層および複数の絶縁層を積層した積層構造を形成し、
    前記積層構造上に第１レジスト膜を形成し、
    前記第１レジスト膜をマスクとして用いて前記導電層の一層および前記絶縁層の一層をそれぞれエッチングする第１工程と、前記第１レジスト膜の側面をエッチングする第２工程とを繰り返して、各段の蹴込部が互いに向き合う第１段差部と第２段差部との複数の段差対を形成し、
    前記積層構造上に第２レジスト膜を形成し、
    前記第２レジスト膜をマスクとして用いて前記積層構造の一部の段差対をエッチングすることによって、該一部の段差対を他の段差対に対して異なる高さにすることを具備する、半導体装置の製造方法。
  5. 前記第１レジスト膜は、隣接する前記段差対の形成領域間に形成され、
    前記第２レジスト膜は、前記段差対のうち前記積層構造の中心に最も近い第１段差対を被覆し、
    前記第２レジスト膜をマスクとして用いて前記積層構造をエッチングし、該第２レジスト膜を除去した後、第３レジスト膜を前記第１段差対および該第１段差対に隣接する第２段差対を被覆し、
    前記第３レジスト膜をマスクとして用いて前記積層構造をエッチングする、請求項４に記載の半導体装置の製造方法。
  6. 前記第１レジスト膜は、隣接する前記段差対の形成領域間に形成され、
    前記第２レジスト膜は、前記段差対を間欠的に露出させ、
    前記第２レジスト膜をマスクとして用いて前記段差対をエッチングし、
    前記第２レジスト膜を除去した後、第３レジスト膜を前記積層構造の第１端から２つの前記段差対を露出させ、
    前記第３レジスト膜をマスクとして用いて前記段差対をエッチングし、
    前記第３レジスト膜を除去した後、第４レジスト膜を前記積層構造の前記第１端から４つの前記段差対を露出させ、
    前記第４レジスト膜をマスクとして用いて前記段差対をエッチングする、請求項４に記載の半導体装置の製造方法。
JP2018093104A 2018-05-14 2018-05-14 半導体装置およびその製造方法 Pending JP2019201038A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018093104A JP2019201038A (ja) 2018-05-14 2018-05-14 半導体装置およびその製造方法
TW108102683A TWI707448B (zh) 2018-05-14 2019-01-24 半導體裝置及其製造方法
US16/271,926 US10991712B2 (en) 2018-05-14 2019-02-11 Semiconductor device and manufacturing method thereof
CN201910131043.6A CN110491858B (zh) 2018-05-14 2019-02-20 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018093104A JP2019201038A (ja) 2018-05-14 2018-05-14 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2019201038A true JP2019201038A (ja) 2019-11-21

Family

ID=68464132

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018093104A Pending JP2019201038A (ja) 2018-05-14 2018-05-14 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US10991712B2 (ja)
JP (1) JP2019201038A (ja)
CN (1) CN110491858B (ja)
TW (1) TWI707448B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10930673B2 (en) 2019-03-04 2021-02-23 Toshiba Memory Corporation Semiconductor storage device and method for manufacturing semiconductor storage device
DE112020004463T5 (de) 2019-11-05 2022-06-15 Komatsu Ltd. GNSS-Antriebssteuervorrichtung, GNSS-Steuerung, Arbeitsmaschine, und GNSS-Antriebssteuerverfahren

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10978478B1 (en) * 2019-12-17 2021-04-13 Micron Technology, Inc. Block-on-block memory array architecture using bi-directional staircases
CN111244097B (zh) * 2020-01-13 2022-08-23 长江存储科技有限责任公司 三维存储器及三维存储器的制作方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6159818A (en) * 1999-09-02 2000-12-12 Micron Technology, Inc. Method of forming a container capacitor structure
US7091131B2 (en) * 2002-03-21 2006-08-15 Micron Technology, Inc. Method of forming integrated circuit structures in silicone ladder polymer
CN1244144C (zh) * 2002-04-09 2006-03-01 台湾积体电路制造股份有限公司 形成低介电常数介电层的方法及导电内连线结构
JP5330017B2 (ja) * 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011003722A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 半導体装置の製造方法
KR20110111809A (ko) 2010-04-05 2011-10-12 삼성전자주식회사 계단형 구조를 구현할 수 있는 패터닝 방법 및 이를 이용한 불휘발성 메모리 소자의 제조 방법
JP2012119478A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 半導体記憶装置及びその製造方法
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
TWI533441B (zh) * 2012-10-09 2016-05-11 旺宏電子股份有限公司 Sonos裝置及其製造方法
JP2014183225A (ja) * 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
US9165937B2 (en) 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
JP2015028989A (ja) * 2013-07-30 2015-02-12 株式会社東芝 不揮発性記憶装置
US20150062843A1 (en) * 2013-09-03 2015-03-05 Kabushiki Kaisha Toshiba Semiconductor device and electronic apparatus
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
KR20170014757A (ko) * 2015-07-31 2017-02-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102568886B1 (ko) * 2015-11-16 2023-08-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102508897B1 (ko) 2015-12-17 2023-03-10 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
TWI643254B (zh) * 2016-01-21 2018-12-01 東芝記憶體股份有限公司 Semiconductor device and method of manufacturing same
JP2017163044A (ja) * 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法
JP2017195275A (ja) 2016-04-20 2017-10-26 東芝メモリ株式会社 半導体記憶装置およびその製造方法
TWI622133B (zh) * 2017-05-17 2018-04-21 Powerchip Technology Corporation 記憶體結構及其製作方法
US10804284B2 (en) * 2018-04-11 2020-10-13 Sandisk Technologies Llc Three-dimensional memory device containing bidirectional taper staircases and methods of making the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10930673B2 (en) 2019-03-04 2021-02-23 Toshiba Memory Corporation Semiconductor storage device and method for manufacturing semiconductor storage device
DE112020004463T5 (de) 2019-11-05 2022-06-15 Komatsu Ltd. GNSS-Antriebssteuervorrichtung, GNSS-Steuerung, Arbeitsmaschine, und GNSS-Antriebssteuerverfahren

Also Published As

Publication number Publication date
TW201947739A (zh) 2019-12-16
CN110491858B (zh) 2023-12-01
US20190348430A1 (en) 2019-11-14
CN110491858A (zh) 2019-11-22
TWI707448B (zh) 2020-10-11
US10991712B2 (en) 2021-04-27

Similar Documents

Publication Publication Date Title
US20230187271A1 (en) Method of manufacturing semiconductor memory device and semiconductor memory device
US9105514B2 (en) Three-dimensional non-volatile memory device, memory system including the same, and method of manufacturing the same
TWI707448B (zh) 半導體裝置及其製造方法
TWI728875B (zh) 半導體記憶裝置
KR20160106972A (ko) 반도체 장치 및 그 제조방법
US10707227B2 (en) Semiconductor device and method for manufacturing the same
JP2019165134A (ja) 半導体記憶装置
JP7132142B2 (ja) 半導体記憶装置の製造方法
JP2013058683A (ja) 半導体記憶装置の製造方法
JP2019161042A (ja) 半導体装置
US11145671B2 (en) Three-dimensional semiconductor memory device and method of manufacturing the same
US11665902B2 (en) Semiconductor storage device and manufacturing method thereof
KR100976682B1 (ko) 반도체 메모리 소자 및 그 제조 방법
JP2018050016A (ja) 半導体装置とその製造方法
WO2018055704A1 (ja) 半導体装置およびその製造方法
US11824011B2 (en) Memory device and method of manufacturing memory device
US8017992B2 (en) Flash memory device and method of fabricating the same
US11889700B2 (en) Semiconductor device including dummy channels and through wiring structure
JP2015056478A (ja) 半導体装置および半導体装置の製造方法
JP2023087308A (ja) 半導体記憶装置および半導体記憶装置の製造方法
TW202301564A (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
JP2022104020A (ja) 半導体記憶装置
JP2022051289A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180907