JP2012119478A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】データの取り扱いが容易な半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、基板と、前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記基板の上面に対して平行な第１の方向側の端部において、それぞれが各前記電極膜の上面によって構成された複数のテラスが前記第１の方向のみに沿って階段状に形成された積層体と、前記テラスに接続され、前記電極膜を、前記基板の上面に平行な方向であって前記第１の方向に対して直交する第２の方向に引き出し、前記基板に接続する導電部材と、前記積層体の中央部に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びる半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、を備える。
【選択図】図３

Description

本発明の実施形態は、概ね、半導体記憶装置及びその製造方法に関する。
半導体記憶装置の大容量化及び低コスト化を図る方法として、一括加工型の積層メモリが提案されている。一括加工型の積層メモリは、半導体基板上に絶縁膜と電極膜とを交互に積層させて積層体を形成した後、リソグラフィ法により積層体に貫通ホールを形成し、貫通ホール内にブロック層、電荷蓄積層及びトンネル層をこの順に堆積させ、貫通ホール内にシリコンピラーを埋め込むことによって製造される。このような積層メモリにおいては、電極膜とシリコンピラーとの交差部分にメモリトランジスタが形成され、これがメモリセルとなる。また、積層体が形成されたメモリ領域の他に周辺回路領域が設けられており、周辺回路領域においては、メモリセルを駆動する駆動回路が形成されている。そして、積層体の端部の形状は、電極膜毎にテラスが形成された階段状になっており、各電極膜にコンタクトが接続されている。
特開２０１０−２７８７０号公報
本発明の実施形態の目的は、データの取り扱いが容易な半導体記憶装置及びその製造方法を提供することである。
実施形態に係る半導体記憶装置は、基板と、前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記基板の上面に対して平行な第１の方向側の端部において、それぞれが各前記電極膜の上面によって構成された複数のテラスが前記第１の方向のみに沿って階段状に形成された積層体と、前記テラスに接続され、前記電極膜を、前記基板の上面に平行な方向であって前記第１の方向に対して直交する第２の方向に引き出し、前記基板に接続する導電部材と、前記積層体の中央部に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びる半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、を備える。
実施形態に係る半導体記憶装置の製造方法は、基板上にそれぞれ複数の絶縁膜及び電極膜を交互に積層することにより積層体を形成する工程と、前記積層体における前記基板の上面に対して平行な第１の方向側の端部において、前記電極膜を選択的に除去することにより、前記第１の方向のみに沿って配列され、それぞれが各前記電極膜の上面によって構成された複数のテラスを形成する工程と、前記積層体の中央部に、前記絶縁膜及び前記電極膜の積層方向に延びる貫通ホールを形成する工程と、前記貫通ホールの内面上に電荷蓄積層を形成する工程と、前記貫通ホール内に半導体ピラーを形成する工程と、前記テラスにおいて前記電極膜に接続され、前記電極膜を、前記基板の上面に平行な方向であって前記第１の方向に対して直交する第２の方向に引き出し、前記基板に接続する導電部材を形成する工程と、を備える。
第１の実施形態に係る半導体記憶装置を例示する平面図である。 第１の実施形態における積層体の中央部を例示する断面図である。 第１の実施形態における積層体の端部を模式的に例示する平面図である。 （ａ）は、第１の実施形態における積層体の端部を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 第１の実施形態における積層体の端部を例示する斜視図である。 第１の実施形態における積層体の端部及びその上方の配線を例示する平面図である。 第１の実施形態における積層体の端部の上方の配線を例示する平面図である。 第１の実施形態における積層体の端部及びその上方の配線を例示する断面図である。 第１の本実施形態に係る半導体記憶装置の製造方法を例示する工程図である。 第１の本実施形態に係る半導体記憶装置の製造方法を例示する工程図である。 第１の本実施形態に係る半導体記憶装置の製造方法を例示する工程図である。 第１の本実施形態に係る半導体記憶装置の製造方法を例示する工程図である。 第１の本実施形態に係る半導体記憶装置の製造方法を例示する工程図である。 第２の実施形態における積層体の端部を模式的に例示する平面図である。 （ａ）及び（ｂ）は、本実施形態における積層体の端部を例示する断面図であり、（ａ）は図１４に示すＤ−Ｄ’線による断面図であり、（ｂ）は図１４に示すＥ−Ｅ’線による断面図である。 （ａ）及び（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。 （ａ）及び（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。 第３の実施形態に係る半導体記憶装置を模式的に例示する断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する平面図であり、
図２は、本実施形態における積層体の中央部を例示する断面図であり、
図３は、本実施形態における積層体の端部を模式的に例示する平面図であり、
図４（ａ）は、本実施形態における積層体の端部を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図であり、
図５は、本実施形態における積層体の端部を例示する斜視図であり、
図６は、本実施形態における積層体の端部及びその上方の配線を例示する平面図であり、
図７は、本実施形態における積層体の端部及びその上方の配線を例示する平面図であり、
図８は、本実施形態における積層体の端部及びその上方の配線を例示する断面図である。
図１に示すように、本実施形態に係る半導体記憶装置（以下、単に「装置」ともいう）１においては、例えば単結晶のシリコンからなるシリコン基板１１が設けられている。以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち上下方向をＺ方向とする。
装置１においては、Ｙ方向に沿って複数のブロックＢが設定されている。各ブロックＢにおいては、シリコン基板１１上に１つの積層体ＭＬが設けられている。すなわち、装置１においては、複数の積層体ＭＬがＹ方向に沿って配列されている。また、各ブロックＢにおいては、データを記憶するメモリセルが形成されたメモリ領域Ｒｍと、メモリ領域Ｒｍのメモリセルを駆動する周辺回路領域Ｒｃとが設定されており、Ｘ方向に沿って配列されている。各積層体ＭＬはメモリ領域Ｒｍから周辺回路領域Ｒｃにわたって配置されており、各積層体ＭＬの中央部ＭＬａはメモリ領域Ｒｍに位置しており、Ｘ方向の端部ＭＬｂは周辺回路領域Ｒｃに位置している。
先ず、メモリ領域Ｒｍについて説明する。
図２に示すように、シリコン基板１１上には、絶縁層１２、バックゲート電極１３、積層体ＭＬが設けられている。積層体ＭＬは、それぞれ複数の絶縁膜１５及び電極膜１６が交互に積層されて構成されている。なお、図２においては、図示の便宜上、電極膜１６を４枚しか示していないが、実際にはより多くの電極膜１６が積層されている。例えば、積層体ＭＬにおいては、２４枚の電極膜１６が積層されている。
積層体ＭＬの中央部ＭＬａには、貫通孔２０が複数本形成されている。貫通孔２０は、絶縁膜１５及び電極膜１６の積層方向（Ｚ方向）に延び、積層体ＭＬを貫通している。また、Ｚ方向から見て、貫通孔２０はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。Ｙ方向において隣り合う２本の貫通孔２０は、バックゲート電極１３の上面に形成された凹部１３ａによって相互に連通されている。
貫通孔２０及び凹部１３ａの内面上には、ブロック絶縁層２１が設けられている。ブロック絶縁層２１は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層であり、例えばシリコン酸化物によって形成されている。ブロック絶縁層２１上には電荷蓄積層２２が設けられている。電荷蓄積層２２は電荷を蓄積する能力がある層であり、例えば、電子のトラップサイトを含む層であり、例えばシリコン窒化物によって形成されている。電荷蓄積層２２上には、トンネル絶縁層２３が設けられている。トンネル絶縁層２３は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層であり、例えば、シリコン酸化物によって形成されている。ブロック絶縁層２１、電荷蓄積層２２及びトンネル絶縁層２３が積層されることにより、メモリ膜２４が形成されている。
貫通孔２０及び凹部１３ａの内部には、ポリシリコンが埋め込まれている。貫通孔２０内に埋め込まれたポリシリコンにより、シリコンピラー２６が形成されている。シリコンピラー２６の形状は、Ｚ方向に延びる柱状であり、例えば円柱状である。一方、凹部１３ａ内に埋め込まれたポリシリコンにより、接続部材２７が形成されている。Ｙ方向において隣り合う２本のシリコンピラー２６は、接続部材２７によって相互に接続されている。
積層体ＭＬ上にはＸ方向に延びる選択ゲート電極２８が設けられており、その上にはＸ方向に延びるソース線２９が設けられており、その上には、Ｙ方向に延びるビット線３０が設けられている。そして、接続部材２７によって相互に接続された２本のシリコンピラー２６のうちの一方は、選択ゲート電極２８を貫通してソース線２９に接続されており、他方は選択ゲート電極２８を貫通し、プラグ３１を介して、ビット線３０に接続されている。このような構成により、電極膜１６とシリコンピラー２６との間に電荷蓄積層２２が配置され、電極膜１６とシリコンピラー２６の交差部分毎に、メモリセルが構成されている。この結果、積層体ＭＬの中央部ＭＬａには、複数のメモリセルが３次元マトリクス状に配列されている。本実施形態においては、例えば、Ｙ方向におけるシリコンピラー２６の列数は、電極膜１６の積層数よりも少ない。
次に、周辺回路領域Ｒｃについて説明する。
図３に示すように、周辺回路領域Ｒｃにおいては、積層体ＭＬの端部ＭＬｂが配置されている。端部ＭＬｂはＸ方向に延びており、その幅、すなわち、Ｙ方向の長さは、中央部ＭＬａの幅よりも細い。このため、Ｚ方向から見て、積層体ＭＬの形状は例えばＬ字状である。そして、各積層体ＭＬの端部ＭＬｂの形状は、Ｘ方向に沿った断続的な階段状である。
すなわち、図３〜図５に示すように、各端部ＭＬｂにおいては、階段部分４１及びタワー部分４２がＸ方向に沿って交互に設けられている。本実施形態においては、例えば、階段部分４１は４つ設けられており、タワー部分４２は３つ又は４つ設けられている。また、隣り合う積層体ＭＬにおいては、Ｘ方向における階段部分４１とタワー部分４２の配列の位相が半周期分ずれている。階段部分４１及びタワー部分４２は、Ｙ方向における端部ＭＬｂの全長にわたって形成されている。以下、端部ＭＬｂにおける中央部ＭＬａから遠ざかる方向を「＋Ｘ方向」とし、中央部ＭＬａに近づく方向を「−Ｘ方向」とする。また、「＋Ｘ方向」と「−Ｘ方向」を総称して「Ｘ方向」ともいう。
各階段部分４１においては、複数、例えば６つのテラスＴが形成されており、Ｘ方向のみに沿って一列に配列されている。各テラスＴは、各電極膜１６（図８参照）の上面によって構成されており、各テラスＴにおいて各電極膜１６の上面が露出している。なお、積層体ＭＬは層間絶縁膜５５（図８参照）によって埋め込まれているため、テラスＴにおいても電極膜１６が大気に曝されているわけではないが、テラスＴにおいては電極膜１６の上面が積層体ＭＬの外面の一部を構成しているため、本明細書においては、この状態を「電極膜１６の上面が露出している」と表現する。一方、タワー部分４２においては、全ての電極膜１６が積層されている。
以下、各段のテラスＴを、下側、すなわち、シリコン基板１１に近い方から順に、「テラスＴ１〜Ｔ２４」とも表記する。テラスＴ１は最下段の電極膜１６の上面によって構成されたテラスであり、テラスＴ２４は最上段の最下段の電極膜１６の上面によって構成されたテラスである。また、テラスＴ１〜Ｔ２４を総称して「テラスＴ」ともいう。
電極膜１６とテラスＴとは、一対一で対応している。すなわち、１ヶ所のテラスＴにおいては１枚の電極膜１６が露出しており、１枚の電極膜１６１ヶ所のテラスＴにおいて露出している。そして、積層体ＭＬの中央部ＭＬａから遠いテラスＴほど、より下段の電極膜１６の上面によって構成されている。すなわち、＋Ｘ方向に位置するテラスＴほど、露出している電極膜１６の段数、すなわち、シリコン基板１１側から数えたときの順番が小さい。テラスＴを１つ＋Ｘ方向に移動すると、電極膜１６の段数が１段減少し、その部分における電極膜１６の積層数が１枚減少する。これは、タワー部分４２を介して離隔した階段部分４１間においても、各階段部分４１内においても、同様である。
各テラスＴには、電極膜１６をＹ方向に引き出し、シリコン基板１１に接続する導電部材４５が接続されている。なお、図４及び図５においては、導電部材４５は図示を省略されている。以下、導電部材４５の構成を具体的に説明する。
図６〜図８に示すように、各テラスＴの直上域には、１本のビア４６が設けられている。ビア４６の下端はテラスＴにおいて電極膜１６に接続されている。一方、Ｙ方向において隣り合う端部ＭＬｂ間の領域、すなわち、各端部ＭＬｂから見てＹ方向側の領域には、Ｚ方向に延びるコンタクト４７が設けられている。コンタクト４７の下端はシリコン基板１１に接続されている。例えば、コンタクト４７の本数はビア４６の本数の２倍である。また、ビア４６は階段部分４１の直上域のみに配置されているのに対して、コンタクト４７は端部ＭＬｂの全長に沿ってほぼ等間隔に配置されている。
ビア４６及びコンタクト４７の上方には、引出配線４８が設けられている。引出配線４８は、積層体ＭＬの中央部ＭＬａにおけるソース線２９（図２参照）と同じ高さに設けられている。Ｚ方向から見て、引出配線４８の形状は矩形又はＬ字形である。各引出配線４８は、１本のビア４６の上端及び２本のコンタクト４７の上端に接続されている。また、各引出配線４８よりも上層には、ビア４９が設けられており、その下端は一部の引出配線４８に接続されている。ビア４９上には上層配線５０が設けられており、ビア４９の上端に接続されている。上層配線５０はＸ方向に延び、積層体ＭＬの中央部ＭＬａにおけるビット線３０（図２参照）と同じ高さに設けられている。
これにより、一部の電極膜１６は、ビア４６によって上方に引き出された後、引出配線４８によってＹ方向及びＸ方向に引き出され、２本のコンタクト４７を介してシリコン基板１１に接続されている。また、残りの電極膜１６は、ビア４６、引出配線４８、ビア４９によって上方に引き出され、上層配線５０によってＸ方向に引き出され、他のビア４９を介して他の引出配線４８に接続され、この他の引出配線４８によってＹ方向に引き出され、２本のコンタクト４７を介してシリコン基板１１に接続されている。このように、電極膜１６とシリコン基板１１との間に相互に直列に接続されたビア４６、引出配線４８及びコンタクト４７、又は、直列に接続されたビア４６、引出配線４８、ビア４９、上層配線５０及びコンタクト４７により、導電部材４５が構成されている。
一方、周辺回路領域Ｒｃにおける積層体ＭＬの下方には、メモリセルを駆動する駆動回路が形成されている。この駆動回路には、ドライバ用のトランジスタ５１が複数設けられている。トランジスタ５１のゲート長方向はＹ方向であり、Ｘ方向に沿って配列されている。トランジスタ５１においては、シリコン基板１１の上層部分における素子分離絶縁体５２によって区画された領域にソース・ドレイン領域５３が形成されており、一対のソース・ドレイン領域５３間の領域がチャネル領域５４となっている。また、シリコン基板１１上にはゲート絶縁膜５５が形成されており、ゲート絶縁膜５５上におけるチャネル領域５４の直上域にはゲート電極５６が設けられている。ゲート電極５６は、積層体ＭＬの中央部ＭＬａにおけるバックゲート電極１３と同じ高さに設けられている。そして、各電極膜１６に接続された２本のコンタクト４７の下端は、トランジスタ５１の一方のソース・ドレイン領域５３に接続されている。
そして、シリコン基板１１上には、例えばシリコン酸化物からなる層間絶縁膜５８が設けられており、積層体ＭＬ、ソース線２９、ビット線３０、ビア４６、コンタクト４７、引出配線４８、ビア４９及び上層配線５０等を埋め込んでいる。なお、図示の便宜上、図３、図５、図６、図７には、層間絶縁膜５８を図示していない。また、図７においては、上層配線５０、ビア４９、引出配線４８、シリコン基板１１のみを図示している。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図９〜図１３は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、各図の（ａ）は１つの積層体を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
先ず、図２及び図８に示すように、シリコン基板１１の上層部分に素子分離絶縁体５２を選択的に形成し、素子分離絶縁体５２によって区画された領域にソース・ドレイン領域５３等の拡散領域を形成する。次に、シリコン基板１１上に絶縁層１２及びゲート絶縁膜５５を形成し、導電膜を形成し、この導電膜をパターニングする。これにより、この導電膜におけるメモリ領域Ｒｍに形成された部分がバックゲート電極１３となり、周辺回路領域Ｒｃに形成された部分がゲート電極５６となる。これにより、周辺回路領域Ｒｃにドライバ用のトランジスタ５１が形成され、駆動回路が形成される。次に、バックゲート電極１３の上面に凹部１３ａを形成し、その内部に犠牲材（図示せず）を埋め込む。
次に、絶縁膜１５と電極膜１６とを交互に積層させる。次に、例えばＲＩＥ（reactive ion etching：反応性イオンエッチング）等のエッチングにより、絶縁膜１５及び電極膜１６からなる積層体をブロックＢ（図１参照）毎に分断する。これにより、Ｙ方向に沿って配列された複数の積層体ＭＬが形成される。このとき、積層体ＭＬの端部ＭＬｂの幅、すなわち、Ｙ方向の長さを、中央部ＭＬａの幅よりも短くする。
次に、図９（ａ）及び（ｂ）に示すように、積層体ＭＬを埋め込むように層間絶縁膜５８ａを堆積させ、上面を平坦化する。次に、積層体ＭＬ及び層間絶縁膜５８ａ上に、例えばシリコン酸化物を堆積させて、ハードマスク６１を形成する。次に、ハードマスク６１における階段領域４１（図３参照）を形成する予定の領域の直上域に、開口部６１ａを形成する。すなわち、開口部６１ａは、各積層体ＭＬの端部ＭＬｂにおいてＸ方向に沿って断続的に配置すると共に、積層体ＭＬ間で互い違いになるように配置する。
次に、図１０（ａ）及び（ｂ）に示すように、ハードマスク６１を覆うように、レジスト膜を成膜する。このレジスト膜の膜厚は例えば３μｍとする。このレジスト膜は、特性が均質な化学増幅型フォトレジストを塗布して成膜してもよく、又は、感度が異なるレジストを低感度のものから高感度のものへと順に塗布して積層してもよい。そして、ｉ線を用いたリソグラフィを行い、このレジスト膜をパターニングする。このとき、グレーティングパターンを形成したフォトマスクを用いて、レジスト膜の部分毎に露光量を異ならせて感光する。これにより、現像後のレジスト膜の残存膜厚がＸ方向に沿って段階的に変化しており、＋Ｘ方向に向かうほど膜厚が薄くなるような階段状のレジストパターン６２を形成する。これにより、各開口部６１ａの直上域毎にレジストパターン６２の膜厚が異なり、＋Ｘ方向側の開口部６１ａほど薄いレジストパターン６２によって覆われ、最も＋Ｘ方向側の開口部６１ａはレジストパターン６２によって覆われない。
次に、図１１（ａ）及び（ｂ）に示すように、レジストパターン６２（図１０参照）及びハードマスク６１をマスクとして、ＲＩＥ等のエッチングを行う。これにより、レジストパターン６２及びハードマスク６１のいずれによっても覆われていない領域、すなわち、最も＋Ｘ方向側に形成された開口部６１ａの直下域において、電極膜１６及び絶縁膜１５がｎ枚（ｎは２以上の整数）ずつ、例えば６枚ずつ選択的に除去される。
次に、例えば酸素（Ｏ２）プラズマを用いてレジストパターン６２（図１０参照）をスリミングし、レジストパターン６２における最も薄い部分を消失させる。これにより、最も＋Ｘ方向側に位置する開口部６１ａの他に、２番目に＋Ｘ方向側に位置する開口部６１ａもレジストパターン６２により覆われなくなる。そして、レジストパターン６２及びハードマスク６１をマスクとしてエッチングを行う。これにより、レジストパターン６２によって覆われていない開口部６１ａの直下域において、電極膜１６及び絶縁膜１５が６枚ずつ除去される。この結果、最も＋Ｘ方向側に位置する開口部６１ａの直下域からは合計で各１２枚の電極膜１６及び絶縁膜１５が除去され、２番目に＋Ｘ方向側に位置する開口部６１ａの直下域からは、各６枚の電極膜１６及び絶縁膜１５が除去される。
次に、レジストパターン６２を再びスリミングし、その後、エッチングを行う。これにより、更に１ヶ所の開口部６１ａがレジストパターン６２によって覆われなくなると共に、各開口部６１ａの直下域において電極膜１６及び絶縁膜１５が更に６枚ずつ除去される。この結果、最も＋Ｘ方向側の開口部６１ａの直下域からは合計で各１８枚の電極膜１６及び絶縁膜１５が除去され、２番目に＋Ｘ方向側に位置する開口部６１ａの直下域からは合計で各１２枚の電極膜１６及び絶縁膜１５が除去され、３番目に＋Ｘ方向側に位置する開口部６１ａからは各６枚の電極膜１６及び絶縁膜１５が除去される。これにより、端部ＭＬｂの一部が階段状に加工され、Ｘ方向に沿って配列された４ヶ所の開口部６１ａの各直下域において、６段ずつ異なる電極膜１６が露出する。その後、レジストパターン６２を除去する。
次に、図１２（ａ）及び（ｂ）に示すように、ハードマスク６１上にレジスト膜を塗布する。そして、リソグラフィによってパターニングして、レジストパターン６３を形成する。レジストパターン６３においては、ハードマスク６１の各開口部６１ａにおける＋Ｘ方向側の端縁を含む領域に、開口部６３ａを形成する。すなわち、開口部６３ａはＸ方向に沿って４ヵ所形成し、各開口部６３ａの底部のうち、−Ｘ方向側の領域の一部に電極膜１６を露出させ、残りの領域にハードマスク６１を露出させる。
次に、図１３（ａ）及び（ｂ）に示すように、レジストパターン６３及びハードマスク６１をマスクとして、ＲＩＥ等のエッチングを行う。これにより、レジストパターン６３及びハードマスク６１のいずれによっても覆われていない領域、すなわち、図１１（ａ）及び（ｂ）に示す工程において階段状に加工された部分の各段において、電極膜１６及び絶縁膜１５が１枚ずつ除去される。次に、例えば酸素プラズマを用いてレジストパターン６３をスリミングし、開口部６３ａを拡大させる。これにより、開口部６１ａ内において、開口部６３ａの−Ｘ方向側の端縁が−Ｘ方向に後退する。
以後、上述の各１枚の電極膜１６及び絶縁膜１５を除去するエッチングと、レジストパターン６３のスリミングとを繰り返す。この結果、各開口部６１ａの直下域においては、開口部６３ａの端縁の−Ｘ方向への移動と、各１枚の電極膜１６及び絶縁膜１５の除去が交互に実施されて、＋Ｘ方向に移動するにつれて電極膜１６の段数が１段ずつ下がる階段形状に加工される。これにより、端部ＭＬｂにおける開口部６１ａの直下域が階段部分４１となる。一方、ハードマスク６１に覆われ、全ての電極膜１６が残留した部分は、タワー部分４２となる。本実施形態においては、（ｎ−１）回、例えば５回のＲＩＥと、（ｎ−２）回、例えば４回のスリミングを交互に実施することにより、各開口部６１ａ内において、ｎ段、例えば６段のテラスＴが形成される。その後、レジストパターン６３を除去する。
上述の如く、図１１（ａ）及び（ｂ）に示す工程において、開口部６１ａにおいて露出する電極膜１６の段数を、開口部６１ａ間で６段ずつ異ならせている。そして、本工程では、各開口部６１ａ内において、露出する電極膜１６の段数が１段ずつ異なる６つのテラスＴを形成している。この結果、合計２４のテラスＴ１〜Ｔ２４が形成され、全ての電極膜１６がいずれかのテラスＴにおいて露出する。
次に、図１〜図８に示すように、積層体ＭＬ上にハードマスク（図示せず）を形成し、これをマスクとしてエッチングすることにより、積層体ＭＬの中央部ＭＬａに、Ｚ方向に延びる貫通孔２０を形成し、凹部１３ａの両端部に到達させる。次に、凹部１３ａ内の犠牲材を除去し、貫通孔２０及び凹部１３ａの内面上にブロック絶縁層２１、電荷蓄積層２２、トンネル絶縁層２３をこの順に形成する。次に、凹部１３ａ及び貫通孔２０の内部にポリシリコンを埋め込むことにより、接続部材２７及びシリコンピラー２６を形成する。次に、積層体ＭＬの中央部ＭＬａ上に選択ゲート電極２８を形成する。
次に、周辺回路領域Ｒｃにおいて、層間絶縁膜５８ａ内にコンタクトホール及びビアホールを形成する。コンタクトホールは、積層体ＭＬの端部ＭＬｂ間の領域に形成し、シリコン基板１１まで到達させる。ビアホールは、端部ＭＬｂの各テラスＴの直上域に形成し、各テラスＴにおいて露出している電極膜１６まで到達させる。次に、コンタクトホール及びビアホール内に例えばタングステン等の導電性材料を埋め込む。これにより、コンタクトホール内にコンタクト４７を形成し、ビアホール内にビア４６を形成する。
次に、全面に導電膜を成膜し、これをパターニングすることにより、メモリ領域Ｒｍにソース線２９を形成すると共に、周辺回路領域Ｒｃに引出配線４８を形成する。次に、層間絶縁膜５８ａ上に更に層間絶縁膜５８ｂを成膜し、その上面をＣＭＰ（chemical mechanical polishing：化学的機械研磨）等によって平坦化する。次に、層間絶縁膜５８ｂにビアホールを形成し、導電性材料を埋め込むことにより、メモリ領域Ｒｍにプラグ３１を形成すると共に、周辺回路領域Ｒｃにビア４９を形成する。次に、全面に導電膜を成膜し、これをパターニングすることにより、メモリ領域Ｒｍにビット線３０を形成すると共に、周辺回路領域Ｒｃに上層配線５０を形成する。ビア４６、コンタクト４７、引出配線４８、ビア４９及び上層配線５０を形成することにより、導電部材４５が形成される。次に、層間絶縁膜５８ｃを形成する。ハードマスク６１並びに層間絶縁膜５８ａ、５８ｂ及び５８ｃにより、層間絶縁膜５８が形成される。これにより、本実施形態に係る半導体記憶装置１が製造される。
次に、本実施形態の作用効果について説明する。
本実施形態においては、積層体ＭＬの端部ＭＬｂが周辺回路領域Ｒｃに形成されており、積層体ＭＬを構成する各電極膜１６は、端部ＭＬｂにおいてＸ方向に配列されたテラスＴのいずれかにおいて露出している。すなわち、電極膜１６の露出部分は、周辺回路領域Ｒｃにおいて、Ｘ方向に沿って配列されている。また、テラスＴにおいて露出している電極膜１６は、導電部材４５によってＹ方向に引き出され、シリコン基板１１に形成された駆動回路の一部、例えば、トランジスタ５１のソース・ドレイン領域５３に接続されている。
これにより、各電極膜１６をシリコン基板１１に接続するための導電部材４５を、Ｘ方向に沿って配列させることができる。従って、積層体ＭＬにおける電極膜１６の積層数が増加しても、端部ＭＬｂのＸ方向の長さを長くするだけでよく、積層体ＭＬのＹ方向の長さを長くする必要はない。このため、積層体ＭＬのＹ方向における長さは、電極膜１６の積層数とは無関係に決定することができる。これにより、１つのブロックＢに含まれるメモリセルの数を任意に選択することができる。通常、メモリセルに記憶されたデータの消去はブロック単位で行うため、１つのブロックに含まれるメモリセルの数が多くなり過ぎると、データの取り扱いが複雑化し、装置１の動作効率が低下する。本実施形態によれば、１つのブロックに含まれるメモリセルの数を任意に選択できるため、電極膜１６の積層数を増やしても、データの取り扱いが容易であり、高い動作効率を維持することができる。
これに対して、仮に、積層体ＭＬがメモリ領域Ｒｍのみに設けられており、積層体ＭＬの端部ＭＬｂが＋Ｘ方向に向かうにつれて段数が１段ずつ減少する単純な階段形状であり、各テラスが積層体ＭＬのＹ方向全長にわたって形成されているとすると、各電極膜１６をシリコン基板１１に接続するための引出配線は、＋Ｘ方向に延ばさざるを得ない。また、引出配線同士が接触しないように、引出配線はＹ方向に沿って配列させる必要がある。更に、引出配線は電極膜１６と同じ数だけ設ける必要がある。このため、積層体ＭＬにおける電極膜１６の積層数が増加すると、それに比例して、積層体ＭＬのＹ方向における長さも長くなってしまう。この場合、メモリセルは３次元マトリクス状に配列されているため、各ブロックに含まれるメモリセルの数は、電極膜１６の積層数の二乗に比例して増加する。このため、電極膜１６の積層数を多くすると、１ブロックに含まれるメモリセルの数が多くなり過ぎ、データの取り扱いが困難になってしまう。
また、本実施形態においては、積層体ＭＬの端部ＭＬｂにタワー部分４２が設けられており、階段部分４１は離散的に配置されている。このため、端部ＭＬｂを形成した後の工程において、層間絶縁膜等の平坦化が容易になる。例えば、積層体ＭＬの総膜厚が２μｍ程度であるとすると、積層体ＭＬの端部ＭＬｂにタワー部分４２を設けない場合には、積層体ＭＬを埋め込むためには、絶縁材料を２μｍ以上の厚さに堆積させる必要がある。この場合には、積層体ＭＬ上に堆積された厚さが２μｍ以上の絶縁材料をＣＭＰ等の方法によって平坦化する必要がある。これに対して、本実施形態によれば、階段部分４１の幅は例えば０．６μｍ程度であるため、絶縁材料を０．５μｍ程度の厚さに堆積させることにより、完全に埋め込むことができる。この場合には、平坦化のためにＣＭＰを行う必要もなく、ＲＩＥによるエッチバック等の方法により、容易に平坦化することができる。この結果、半導体記憶装置１をより一層微細化できると共に、歩留まり及び信頼性も向上する。
更に、本実施形態によれば、ハードマスク６１においては、複数の開口部６１ａを相互に離隔して形成し、レジストパターン６２については、グレーティングパターンが形成されたフォトマスクを用いることにより、階段状に形成している。これにより、レジストパターン６２の厚さを開口部６１ａ毎に異ならせている。この結果、レジストパターン６２のスリミングの際に、レジストパターン６２の端縁の−Ｘ方向への後退量をレジストパターン６２の膜厚の減少量、すなわち、Ｚ方向への後退量よりも多くすることができる。このため、１枚のレジストパターン６２により、積層体ＭＬに対するエッチング量を、Ｘ方向に離隔して配列された複数の開口部６１ａ毎に異ならせることができる。その後、ハードマスク６１の開口部６１ａ毎にレジストパターン６３の開口部６３ａを形成し、開口部６３ａの拡大と電極膜１６の除去とを繰り返すことにより、各開口部６１ａ毎に階段部分４１を形成することができる。
このような方法により、本実施形態によれば、合計３回のリソグラフィ工程、すなわち、ハードマスク６１に開口部６１ａを形成するためのリソグラフィ工程、レジストパターン６２を形成するためのリソグラフィ工程、レジストパターン６３に開口部６３ａを形成するためのリソグラフィ工程により、積層体ＭＬの端部ＭＬｂに階段部分４１及びタワー部分４２を形成することができる。このため、本実施形態に係る半導体記憶装置１は、製造コストが低い。
次に、第２の実施形態について説明する。
図１４は、本実施形態における積層体の端部を模式的に例示する平面図であり、
図１５（ａ）及び（ｂ）は、本実施形態における積層体の端部を例示する断面図であり、（ａ）は図１４に示すＤ−Ｄ’線による断面図であり、（ｂ）は図１４に示すＥ−Ｅ’線による断面図である。
図１４並びに図１５（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置２においては、積層体ＭＬの端部ＭＬｂの構成が、前述の第１の実施形態と異なっている。すなわち、本実施形態においては、端部ＭＬｂの幅方向（Ｙ方向）の片側に階段部分７１が形成されており、端部ＭＬｂの幅方向の反対側にタワー部分７２が形成されている。すなわち、各端部ＭＬｂにおいて、階段部分７１及びタワー部分７２は１つずつ形成されており、共にＸ方向に延びている。タワー部分７２においては、全ての電極膜１６が残留している。
階段部分７１においては、電極膜１６の積層数と同数、例えば２４段のテラスＴが形成されており、Ｘ方向に沿って一列に配列されている。ＸＺ平面におけるテラスＴの配置は、２ヶ所に谷を形成するように波状に配列されている。各谷の斜面においては、テラスＴにおいて露出する電極膜１６の段数が４ずつ変化しており、谷の底及び谷間の頂上においては、＋Ｘ方向にテラス１つ分進むと、電極膜１６の段数が１だけ減少している。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１６（ａ）及び（ｂ）、図１７（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
先ず、前述の第１の実施形態と同様な方法により、シリコン基板１１に駆動回路を形成し、シリコン基板１１上に積層体ＭＬを形成し、ブロック毎に分断する。
次に、図１６（ａ）に示すように、ブロック毎に分断した積層体ＭＬを埋め込むように、層間絶縁膜（図示せず）を形成する。次に、積層体ＭＬ上及び層間絶縁膜上に、例えばシリコン酸化物からなるハードマスク８１を形成する。ハードマスク８１には開口部８１ａを形成する。開口部８１ａは、階段部分７１が形成される予定の領域の直上域に形成する。すなわち、開口部８１ａは、端部ＭＬｂの幅方向片側の直上域に１ヶ所、Ｘ方向に延びるように形成する。
次に、図１６（ｂ）に示すように、ハードマスク８１上にレジストパターン８２を形成する。レジストパターン８２は、グレーティングパターンが形成されたフォトマスクを用いて、階段状に形成する。レジストパターン８２の段差は、ハードマスク８１の開口部８１ａ内の直上域に位置させる。そして、レジストパターン８２及びハードマスク８１をマスクとしてＲＩＥ等のエッチングを行い、電極膜１６及び絶縁膜１５を１枚ずつ除去する。次に、レジストパターン８２をスリミングし、最も薄い部分を除去する。このとき、レジストパターン８２の＋Ｘ方向側の端縁は、開口部８１ａの直上域に位置させる。
以後、このＲＩＥとスリミングを交互に行うことにより、積層体ＭＬの端部ＭＬｂにおける開口部８１ａの直下域に相当する部分を、階段状に加工する。具体的には、ＲＩＥを３回行い、スリミングを２回行うことにより、＋Ｘ方向に進むにつれて露出している電極膜１６の段数が１段ずつ減少するように、３ヶ所の段差を形成する。これにより、開口部８１ａ内には、＋Ｘ方向に向けて、４つのテラスＴ２４、Ｔ２３、Ｔ２２、Ｔ２１が形成される。その後、レジストパターン８２を除去する。
次に、図１７（ａ）に示すように、ハードマスク８１上にレジストパターン８３を形成する。レジストパターン８３には、２つの開口部８３ａを形成する。開口部８３ａは、図１６（ｂ）に示すエッチングの際に、レジストパターン８２の＋Ｘ方向側の端縁が位置した位置を含む領域に形成する。具体的には、１つの開口部８３ａは、テラスＴ２４とテラスＴ２３の境界を含む領域に形成し、もう１つの開口部８３ａは、テラスＴ２２とテラスＴ２１の境界を含む領域に形成する。
次に、図１７（ｂ）に示すように、レジストパターン８３及びハードマスク８１をマスクとしてＲＩＥを行い、電極膜１６及び絶縁膜１５を４枚ずつ除去する。次に、レジストパターン８３をスリミングし、開口部８３ａを拡大する。このとき、開口部８３ａの−Ｘ方向側の端縁は−Ｘ方向に後退し、＋Ｘ方向側の端縁は＋Ｘ方向に後退する。以後、このＲＩＥとスリミングを交互に行うことにより、各開口部８３ａ内のＸ方向両側に、各４枚の電極膜１６及び絶縁膜１５に相当する段差を形成する。このように、開口部８３ａの−Ｘ方向側の端縁と＋Ｘ方向側の端縁の双方を利用することにより、端部ＭＬｂを谷状に加工することができる。これにより、階段部分７１を形成する。一方、ハードマスク８１に覆われ、エッチングされなかった部分はタワー部分７２となる。その後、レジストパターン８３を除去する。
以後の製造方法は、前述の第１の実施形態と同様である。これにより、本実施形態に係る半導体記憶装置２が製造される。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。本実施形態においても、前述の第１の実施形態と同様な効果を得ることができる。
次に、第３の実施形態について説明する。
図１８は、本実施形態に係る半導体記憶装置を模式的に例示する断面図である。
図１８に示すように、本実施形態に係る半導体記憶装置３においては、ビット線が２層の配線層に設けられている。すなわち、下側の配線層には、ローカルビット線９１が設けられている。ローカルビット線９１は、Ｙ方向に延び、１個〜数個程度のブロックにわたって配設されている。また、上側の配線層には、グローバルビット線９２が設けられている。グローバルビット線９２もＹ方向に延びているが、半導体記憶装置３の全体にわたって配設されている。
また、本実施形態においては、積層体ＭＬがメモリ領域Ｒｍのみに設けられており、積層体ＭＬの端部ＭＬｂの形状は、中央部ＭＬａから離れるにつれて段数が１段ずつ減少する単純な階段形状となっている。端部ＭＬｂにおいては、電極膜１６（図２参照）と同数のテラスＴが積層体ＭＬのＹ方向全長にわたって形成されている。そして、各テラスＴの直上域にはコンタクト９３が設けられており、テラスＴにおいて電極膜に接続されている。コンタクト９３上には、Ｘ方向に延びる引出配線９４及び９５が設けられている。引出配線９４はローカルビット線９１と同じ配線層に設けられており、引出配線９５はグローバルビット線９２と同じ配線層に設けられている。そして、一部のコンタクト９３は引出配線９４に接続されており、残りのコンタクト９３は引出配線９５に接続されている。なお、コンタクト９３と引出配線９４との間、及び、コンタクト９３と引出配線９５との間には、他の配線及びビアが接続されていてもよい。
本実施形態によれば、電極膜１６を２層の配線層に形成された引出配線９４及び９５によって引き出すことができるため、１層の引出配線のみを用いて引き出す場合と比較して、ブロックの幅、すなわち、Ｙ方向の長さを約半分に縮小することができる。これにより、各ブロックに属するメモリセルの数を減らすことができ、データの取り扱いを容易にすることができる。本実施形態における上記以外の構成及び製造方法は、前述の第１の実施形態と同様である。
なお、本実施形態は、前述の第１又は第２の実施形態と組み合わせて実施することも可能である。すなわち、積層体ＭＬの端部ＭＬｂの形状を前述の第１又は第２の実施形態において説明したような形状とした上で、ビット線を２層に形成してもよい。これにより、電極膜１６をシリコン基板１１に接続するための導電部材４５（図３参照）のレイアウトの自由度が向上する。
以上説明した実施形態によれば、データの取り扱いが容易な半導体記憶装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１、２、３：半導体記憶装置、１１：シリコン基板、１２：絶縁層、１３：バックゲート電極、１３ａ：凹部、１５：絶縁膜、１６：電極膜、２０：貫通孔、２１：ブロック絶縁層、２２：電荷蓄積層、２３：トンネル絶縁層、２４：メモリ膜、２６：シリコンピラー、２７：接続部材、２８：選択ゲート電極、２９：ソース線、３０：ビット線、３１：プラグ、４１：階段部分、４２：タワー部分、４５：導電部材、４６：ビア、４７：コンタクト、４８：引出配線、４９：ビア、５０：上層配線、５１：トランジスタ、５２：素子分離絶縁体、５３：ソース・ドレイン領域、５４：チャネル領域、５５：ゲート絶縁膜、５６：ゲート電極、５８、５８ａ、５８ｂ、５８ｃ：層間絶縁膜、６１：ハードマスク、６１ａ：開口部、６２：レジストパターン、６３：レジストパターン、６３ａ：開口部、７１：階段部分、７２：タワー部分、８１：ハードマスク、８１ａ：開口部、８２：レジストパターン、８３：レジストパターン、８３ａ：開口部、９１：ローカルビット線、９２：グローバルビット線、９３：コンタクト、９４、９５：引出配線、Ｂ：ブロック、ＭＬ：積層体、ＭＬａ：中央部、ＭＬｂ：端部、Ｒｃ：周辺回路領域、Ｒｍ：メモリ領域、Ｔ：テラス

Claims (20)

  1. 基板と、
    前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記基板の上面に対して平行な第１の方向側の端部において、それぞれが各前記電極膜の上面によって構成された複数のテラスが前記第１の方向のみに沿って階段状に形成された積層体と、
    前記テラスに接続され、前記電極膜を、前記基板の上面に平行な方向であって前記第１の方向に対して直交する第２の方向に引き出し、前記基板に接続する導電部材と、
    前記積層体の中央部に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びる半導体ピラーと、
    前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、
    を備えたことを特徴とする半導体記憶装置。
  2. 前記導電部材は、前記電極膜を、前記基板に形成されたトランジスタのソース・ドレイン領域に接続することを特徴とする請求項１記載の半導体記憶装置。
  3. 前記第２の方向における前記端部の長さは、前記第２の方向における前記中央部の長さよりも短いことを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記端部には、複数の前記テラスが形成された階段部分、及び全ての前記電極膜が積層されたタワー部分が形成されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
  5. 前記中央部から遠い前記テラスほど、より下段の前記電極膜の上面によって構成されていることを特徴とする請求項４記載の半導体記憶装置。
  6. 前記階段部分及び前記タワー部分は、前記第２の方向における前記端部の全長にわたって形成されており、前記第１の方向に沿って交互に配列されていることを特徴とする請求項５記載の半導体記憶装置。
  7. 前記階段部分は前記第２の方向における前記端部の一方の側に形成されており、前記タワー部分は前記第２の方向における前記端部の他方の側に形成されていることを特徴とする請求項４記載の半導体記憶装置。
  8. 前記階段部分において、前記テラスは谷を形成するように配列されており、前記谷の斜面においては、前記テラスを構成する前記電極膜の段数はｎ（ｎは２以上の整数）ずつ変化しており、前記谷の底においては、前記テラスを構成する前記電極膜の段数は１だけ変化していることを特徴とする請求項７記載の半導体記憶装置。
  9. 前記谷は複数形成されており、前記谷間の頂上においては、前記テラスを構成する前記電極膜の段数は１だけ変化していることを特徴とする請求項８記載の半導体記憶装置。
  10. 前記導電部材は、
    前記電極膜の上面に接続されたビアと、
    前記端部から見て前記第２の方向側に設けられ、下端が前記基板に接続されたコンタクトと、
    前記ビアの上端部と前記コンタクトの上端部との間に接続された配線と、
    を有することを特徴とする請求項１〜９のいずれか１つに記載の半導体記憶装置。
  11. 基板上にそれぞれ複数の絶縁膜及び電極膜を交互に積層することにより積層体を形成する工程と、
    前記積層体における前記基板の上面に対して平行な第１の方向側の端部において、前記電極膜を選択的に除去することにより、前記第１の方向のみに沿って配列され、それぞれが各前記電極膜の上面によって構成された複数のテラスを形成する工程と、
    前記積層体の中央部に、前記絶縁膜及び前記電極膜の積層方向に延びる貫通ホールを形成する工程と、
    前記貫通ホールの内面上に電荷蓄積層を形成する工程と、
    前記貫通ホール内に半導体ピラーを形成する工程と、
    前記テラスにおいて前記電極膜に接続され、前記電極膜を、前記基板の上面に平行な方向であって前記第１の方向に対して直交する第２の方向に引き出し、前記基板に接続する導電部材を形成する工程と、
    を備えたことを特徴とする半導体記憶装置の製造方法。
  12. 前記基板にトランジスタを形成する工程をさらに備え、
    前記導電部材は、前記電極膜を前記トランジスタのソース・ドレイン領域に接続させることを特徴とする請求項１１記載の半導体記憶装置の製造方法。
  13. 前記積層体をブロック毎に分断すると共に、前記第２の方向における前記端部の長さを、前記第２の方向における前記中央部の長さよりも短くする工程をさらに備えたことを特徴とする請求項１１または１２に記載の半導体記憶装置の製造方法。
  14. 前記導電部材を形成する工程は、
    前記テラスの直上域に配置され、下端が前記電極膜の上面に接続されたビア、及び、前記端部から見て前記第２の方向側に配置され、下端が前記基板に接続されたコンタクトを形成する工程と、
    前記ビアの上端及び前記コンタクトの上端に接続された配線を形成する工程と、
    を有することを特徴とする請求項１１〜１３のいずれか１つに記載の半導体記憶装置。
  15. 前記複数のテラスを形成する工程は、
    前記積層体上に、開口部が形成されたハードマスクを形成する工程と、
    前記ハードマスク上に、第１のレジストパターンを形成する工程と、
    前記ハードマスク及び前記第１のレジストパターンをマスクとしてエッチングを施すことにより前記電極膜及び前記絶縁膜を選択的に除去する処理と、前記第１のレジストパターンの端縁を前記第１の方向に後退させる処理と、を交互に実施することにより、前記端部の一部を階段状に加工する工程と、
    前記ハードマスク上に、開口部が形成された第２のレジストパターンを形成する工程と、
    前記ハードマスク及び前記第２のレジストパターンをマスクとしてエッチングを施すことにより前記階段状に加工された部分の各段において前記電極膜及び前記絶縁膜を選択的に除去する処理と、前記第２のレジストパターンの開口部を拡大させる処理と、を交互に実施する工程と、
    を有することを特徴とする請求項１１〜１４のいずれか１つに記載の半導体記憶装置の製造方法。
  16. 前記第１のレジストパターンは、前記第１の方向に沿って膜厚が段階的に変化するように形成することを特徴とする請求項１５記載の半導体記憶装置の製造方法。
  17. 前記第１のレジストパターンは、グレーティングパターンを形成したフォトマスクを用いたリソグラフィによって形成することを特徴とする請求項１６記載の半導体記憶装置の製造方法。
  18. 前記ハードマスク及び前記第１のレジストパターンをマスクとしたエッチング、並びに前記ハードマスク及び前記第２のレジストパターンをマスクとしたエッチングのうち、一方のエッチングにおいては、各ｎ枚（ｎは２以上の整数）の前記電極膜及び前記絶縁膜を除去し、他方のエッチングにおいては、各１枚の前記電極膜及び前記絶縁膜を除去し、前記他方のエッチングは（ｎ−１）回行うことを特徴とする請求項１５〜１７のいずれか１つに記載の半導体記憶装置の製造方法。
  19. 前記ハードマスクの開口部は、前記第１の方向に沿って相互に離隔した複数の領域に形成し、
    前記第１のレジストパターンのスリミングは、前記第１のレジストパターンの端縁が前記中央部に向かって後退し、前記ハードマスクの開口部間に位置するように行い、
    前記第２のレジストパターンの開口部は、前記ハードマスクの開口部における前記中央部から遠い側の端縁を含む領域に形成することを特徴とする請求項１５〜１８のいずれか１つに記載の半導体記憶装置の製造方法。
  20. 前記ハードマスクの開口部は、前記第２の方向における前記端部の一方の側の直上域に形成し、
    前記第２のレジストパターンの開口部は、前記ハードマスク及び前記第１のレジストパターンをマスクとしたエッチングの際に前記第１のレジストパターンの端縁が位置した位置を含む領域に形成することを特徴とする請求項１５〜１８のいずれか１つに記載の半導体記憶装置の製造方法。
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