CN107170745B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN107170745B
CN107170745B CN201710073374.XA CN201710073374A CN107170745B CN 107170745 B CN107170745 B CN 107170745B CN 201710073374 A CN201710073374 A CN 201710073374A CN 107170745 B CN107170745 B CN 107170745B
Authority
CN
China
Prior art keywords
insulating
semiconductor region
semiconductor
insulating film
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710073374.XA
Other languages
English (en)
Other versions
CN107170745A (zh
Inventor
藤木润
荒井伸也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN107170745A publication Critical patent/CN107170745A/zh
Application granted granted Critical
Publication of CN107170745B publication Critical patent/CN107170745B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明涉及一种半导体装置及其制造方法。实施方式的半导体装置包含第1半导体区域、积层体、多个柱状部、壁状的多个第1绝缘部及柱状的多个第2绝缘部。积层体设置在第1半导体区域上且包含交替地积层的多个绝缘体与多个电极层。柱状部设置在积层体内且沿积层体的积层方向延伸并包含半导体主体与电荷蓄积膜，半导体主体与第1半导体区域相接。第1绝缘部设置在积层体内并沿积层方向及与积层方向交叉的第1方向延伸且与第1半导体区域相接。第2绝缘部设置在积层体内且沿积层方向延伸并与第1半导体区域相接。第2绝缘部的沿着与第1方向在平面内交叉的第2方向的宽度比第1绝缘部的沿着第2方向的宽度宽。第2绝缘部俯视观察时配置成错位格子状。

Description

半导体装置及其制造方法
相关申请
本申请享有以美国临时专利申请62/304,983号(申请日：2016年3月8日)及美国专利申请15/258,220号(申请日：2016年9月7日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体装置及其制造方法。
背景技术
提出有一种三维构造的存储设备，它是在多个电极层积层而成的积层体形成存储孔，并在该存储孔内沿积层体的积层方向延伸地设置着电荷蓄积膜与半导体膜。存储设备在漏极侧选择晶体管与源极侧选择晶体管之间具有串联连接的多个存储单元。存储单元的漏极经由漏极侧选择晶体管电连接于位线。存储单元的源极经由源极侧选择晶体管电连接于源极线。一般地，在积层体的内部形成狭缝，将源极线设置在该狭缝内。但是，如果将源极线设置在狭缝内，那么狭缝的宽度会变宽。因此，妨碍了存储单元阵列的平面尺寸缩小。期望存储单元阵列的平面尺寸缩小。
发明内容
实施方式提供一种能够使存储单元阵列的平面尺寸缩小的半导体装置及其制造方法。
实施方式的半导体装置包含第1导电型的第1半导体区域、积层体、多个柱状部、壁状的多个第1绝缘部及柱状的多个第2绝缘部。积层体设置在第1半导体区域上。积层体包含交替地积层的多个绝缘体与多个电极层。柱状部设置在积层体内。柱状部沿积层体的积层方向延伸，柱状部包含半导体主体与电荷蓄积膜，半导体主体与第1半导体区域相接。电荷蓄积膜包含电荷蓄积部。第1绝缘部设置在积层体内。第1绝缘部沿积层方向及与积层方向交叉的第1方向延伸，第1绝缘部与第1半导体区域相接。第2绝缘部设置在积层体内。第2绝缘部沿积层方向延伸。第2绝缘部与第1半导体区域相接。第2绝缘部的沿着与第1方向在平面内交叉的第2方向的宽度比第1绝缘部的沿着第2方向的宽度宽。第2绝缘部俯视观察时配置成错位格子状。
附图说明
图1是第1实施方式的半导体装置的存储单元阵列的示意立体图。
图2是第1实施方式的半导体装置的存储单元阵列的示意俯视图。
图3是沿着图2中的III-III线的剖视图。
图4是放大表示柱状部的示意剖视图。
图5是表示第1接触孔的配置例的示意俯视图。
图6及图7是将参考例与实施方式进行比较而表示的示意俯视图。
图8是表示第2实施方式的第1接触孔的配置例的示意俯视图。
图9是第2实施方式的半导体装置的存储单元阵列的剖视图。
图10是表示第3实施方式的第1接触孔的配置例的示意俯视图。
图11是表示第4实施方式的第1接触孔的平面形状的示意俯视图。
图12～图14是放大表示第1接触孔的示意俯视图。
图15是表示第5实施方式的第1接触孔的平面形状的示意俯视图。
图16是表示第6实施方式的第1接触孔的平面形状的示意俯视图。
图17是表示第7实施方式的分路源极线的布局的示意俯视图。
图18是表示第7实施方式的分路衬底电位线的布局的示意俯视图。
图19是第1接触孔CP的示意剖视图。
图20～图29是表示第9实施方式的半导体装置的制造方法的第1例的示意剖视图。
图30是表示通过第9实施方式的第1例所制造的半导体装置的示意俯视图。
图31～图38是表示第9实施方式的半导体装置的制造方法的第2例的示意剖视图。
图39～图48是表示第9实施方式的半导体装置的制造方法的第3例的示意剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。另外，在各附图中，对相同的要素标注相同的符号。实施方式的半导体装置是具有存储单元阵列的半导体存储装置。
＜第1实施方式＞
图1是第1实施方式的半导体装置的存储单元阵列1的示意立体图。在图1中，将相对于衬底10的主面10a平行的方向且相互正交的2个方向设为X方向及Y方向。XY平面设为积层体100的平面方向。将相对于X方向及Y方向这两个方向正交的方向设为Z方向(积层体100的积层方向)。在本说明书中，所谓“下”是指朝向衬底10的方向，所谓“上”是指远离衬底10的方向。
存储单元阵列1具有衬底10与积层体100。在衬底10的主面10a上设置着第1绝缘膜11。在第1绝缘膜11上设置着第1配线部12。在第1配线部12上设置着第2绝缘膜13。在第2绝缘膜13上，例如设置着第1导电型的第1半导体区域14。衬底10例如包含单晶硅。在衬底10设置着未图示的晶体管。晶体管例如构成存储器周边电路。第1绝缘膜11、第2绝缘膜13例如包含硅氧化物。第1配线部12包含导电体、例如金属或者金属与硅的积层构造。在第1实施方式中，第1配线部12例如为源极线SL。设置在第1半导体区域14的下方且设置在第1绝缘膜11与第2绝缘膜13之间的源极线SL称为“埋入式源极线”。第1半导体区域14例如包含经结晶化的硅。在第1实施方式中，第1半导体区域14的导电型为P型。
积层体100设置在第1半导体区域14上。积层体100包含交替地积层的多个第3绝缘膜40与多个电极层41。多个电极层41包含至少1个源极侧选择栅极(SGS)、多个字线WL及至少1个漏极侧选择栅极(SGD)。源极侧选择栅极(SGS)是源极侧选择晶体管STS的栅极电极。字线(WL)是存储单元MC的栅极电极。漏极侧选择栅极(SGD)是漏极侧选择晶体管STD的栅极电极。电极层41的积层数为任意。
源极侧选择栅极(SGS)设置在积层体100的下部区域。漏极侧选择栅极(SGD)设置在积层体100的上部区域。字线WL设置在积层体100的中间区域。下部区域指积层体100的靠近第1半导体区域14这一侧的区域，上部区域指积层体100的远离第1半导体区域14这一侧的区域，中间区域指积层体100的源极侧选择栅极(SGS)与漏极侧选择栅极(SGD)之间的区域。例如，多个电极层41之中，包含距第1半导体区域14最近的电极层41的至少1个成为源极侧选择栅极SGS。多个电极层41之中，包含距第1半导体区域14最远的电极层41的至少1个成为漏极侧选择栅极(SGD)。
在积层体100内设置着柱状部CL与狭缝ST。柱状部CL沿积层体100的积层方向(以下称为Z方向)延伸。狭缝ST沿Z方向及与Z方向交叉例如正交的X方向延伸。柱状部CL的一端经由接触部Cb而与位线BL电连接。位线BL设置在积层体100的上方。位线BL沿与X方向交叉例如正交的Y方向延伸。
图2是第1实施方式的半导体装置的存储单元阵列1的示意俯视图。图3是沿着图2中的III-III线的剖视图。图4是放大表示柱状部CL的示意剖视图。
如图2～图4所示，在积层体100内设置着存储孔MH。存储孔MH是沿Z方向延伸的开孔。柱状部CL设置在存储孔MH内。存储孔MH形成为圆柱状或椭圆柱状。存储孔MH的上端由设置在积层体100上的第4绝缘膜42被覆。存储孔MH的下端到达至第1半导体区域14。
如图4所示，在第1实施方式中，例如，在存储孔MH的底部设置着半导体柱14a。半导体柱14a例如为经结晶化的P型硅。半导体柱14a与第1半导体区域14电连接，且构成第1半导体区域14的一部分。
柱状部CL包含存储器膜30、半导体主体20及核心层50。存储器膜30、半导体主体20及核心层50设置在存储孔MH内。存储器膜30在膜中包含电荷蓄积部。电荷蓄积部例如具有捕获电荷的捕获点及/或浮置栅极。存储单元MC的阈值电压根据电荷蓄积部中的电荷的有无或电荷量而变化。由此，存储单元MC保存信息。存储器膜30例如介隔阻挡绝缘膜31而与电极层41对向。另外，虽然省略图示，但存储器膜30在电荷蓄积部与半导体主体20之间具备隧道绝缘膜。隧道绝缘膜是在删除信息时以及编程时，供电荷、例如电子穿隧。
半导体主体20沿Z方向延伸。半导体主体20例如为经结晶化的P型硅。半导体主体20例如经由半导体柱14a而与第1半导体区域14电连接。半导体柱14a例如介隔阻挡绝缘膜31而与电极层41(SGS)对向。另外，半导体柱14a视需要设置即可。核心层50为绝缘体。核心层50填埋设置着存储器膜30与半导体主体20的存储孔MH。
如图2及图3所示，狭缝ST例如从第4绝缘膜42至积层体100内形成有多个。狭缝ST的下端到达至第1半导体区域14。
在狭缝ST内设置着第5绝缘膜21。第5绝缘膜21例如为壁状，且沿着X方向将积层体100分离为多个区域。由第5绝缘膜21分离的区域例如称为“区块”。“区块”为例如将信息擦除时的最小单位。第5绝缘膜21例如包含硅氧化物。第5绝缘膜21在狭缝ST的底部与第1半导体区域14相接。
在积层体100内设置着第1接触孔CP。第1接触孔CP是沿Z方向延伸的开孔。第1接触孔CP例如从第4绝缘膜42至积层体100内形成有多个。第1接触孔CP的下端到达至第1半导体区域14。第1接触孔CP与第5绝缘膜21重叠。第1接触孔CP的Y方向的宽度WYCP比狭缝ST的Y方向的宽度WYST宽。在第1实施方式中，宽度WYST的最小宽度是能够利用第5绝缘膜21填埋狭缝ST内的宽度。
在第1接触孔CP内设置着第6绝缘膜22。第6绝缘膜22例如为柱状。第6绝缘膜22例如包含硅氧化物。第6绝缘膜22在第1接触孔CP的底部与第1半导体区域14相接。
在第1实施方式中，在第6绝缘膜22内设置着第1导电体23。第1导电体23例如为柱状，且在第1接触孔CP的底部与第1半导体区域14相接。第1导电体23通过第6绝缘膜22而与积层体100电绝缘。第6绝缘膜22例如为筒状。
在第1半导体区域14的与狭缝ST及第1接触孔CP分别对应的部分，设置着第2导电型的第2半导体区域15。在第1实施方式中，第2半导体区域15的导电型为N型。第2半导体区域15经由设置在第2绝缘膜13的开孔13a而与第1配线部12电连接。第2半导体区域15为源极区域。第1导电体23与第2半导体区域15电连接。在第1实施方式中，第1导电体23成为源极线触点。
图5是表示第1接触孔CP的配置例的示意俯视图。
如图5所示，第1接触孔CP在积层体100内配置成例如错位格子状。
在如图1所示的半导体装置、例如三维构造的存储设备中，例如，形成电极层41时，使用称为“替换”的工艺。“替换”例如按照以下的顺序进行。
(1)将设置在绝缘体40与绝缘体40之间的牺牲层去除。由此，在绝缘体40与绝缘体40之间形成空间。
(2)利用电极层41填埋空间。
像这样，电极层41例如通过替换牺牲层而形成。
“替换”通常经由狭缝ST而进行。与此相对，在第1实施方式中，进行“替换”时，经由第1接触孔CP而进行。因此，在第1实施方式中，“替换”时使用的开孔并非狭缝，而成为例如点状。可替换区域RP从点状的第1接触孔CP朝向积层体100(图5中省略)内延伸。
第1接触孔CP例如配置在像可替换区域RP相互重合那样的位置。可替换区域RP相互重合的1种配置如图5所示，俯视观察时为错位格子状的配置。
在错位格子状的配置中，相对于1个第1接触孔CP而言，6个第1接触孔CP相邻。只要从1个第1接触孔CP延伸的“可替换区域RP”接触于从周围的6个第1接触孔CP延伸的“可替换区域RP”的全部，那么在错位格子状的配置中，便能够经由第1接触孔CP进行“替换”。
根据第1实施方式，例如，能够获得如下优点。
图6及图7是将参考例与实施方式进行比较而表示的示意俯视图。
图6所示的参考例是经由狭缝ST进行“替换”的构造。在狭缝ST内设置着第5绝缘膜21x与第1导电体23x。在电极层41之中的狭缝ST与存储孔MH之间的部分，设定有区域41a。区域41a在Y方向上具有宽度WY41a，且沿着狭缝ST在X方向延伸。在区域41a未配置存储孔MH。因此，区域41a的电阻值与配置着存储孔MH的区域41b的电阻值相比变低。为了使电极层41的电阻值与最佳值一致，必须使区域41a的宽度WY41a具有“某种程度”的宽度。其原因在于，如果宽度WY41a过窄，那么电极层41的电阻值便会过度上升。因此，很难缩短宽度WY41a。
设置在狭缝ST内的第1导电体23x例如为源极线触点。参考例的源极线触点沿Z方向及X方向延伸，且为壁状。第1导电体23x通过第5绝缘膜21x而与积层体100电绝缘。在参考例中，在狭缝ST内设置着第5绝缘膜21x与壁状的第1导电体23x。因此，也很难缩短狭缝ST的Y方向的宽度WYST。
在像这样经由狭缝ST进行“替换”的构造中，例如，很难使存储单元阵列1的沿着Y方向的宽度缩小。
与此相对，在图6中所示的实施方式中，为经由第1接触孔CP进行“替换”的构造。因此，在狭缝ST内仅设置第5绝缘膜21即可。因此，能够使狭缝ST的Y方向的宽度WYST比参考例窄。因此，即使将区域41a的Y方向的宽度WY41a设定为与参考例相同的值，例如，也能够缩小存储单元阵列1的Y方向的宽度。
像这样，根据第1实施方式，能够缩小存储单元阵列1的平面尺寸。
另外，如图7所示，将参考例的狭缝ST的Y方向的宽度WYST与实施方式的第1接触孔CP的Y方向的宽度WYCP设定为相同，并将参考例的狭缝ST的配置间距P与实施方式的第1接触孔CP的配置间距P设定为相同。在该情况下，实施方式的区域41a的Y方向的宽度WY41a相比于参考例变宽。因此，例如，能够获得如下优点，即，能在不使存储单元阵列1的Y方向的宽度增加的情况下使电极层41的电阻值低于参考例。
＜第2实施方式＞
图8是表示第2实施方式的第1接触孔CP的配置例的示意俯视图。图8所示的平面例如与图5所示的平面对应。
如图8所示，第2实施方式例如与图5所示的第1实施方式的不同之处在于，第1接触孔CP不仅设置在狭缝ST上，也设置在狭缝ST与狭缝ST之间的区域(区块)101内。在图5中，对位于狭缝ST上的第1接触孔CP标注“CPSL”的符号。同样地，对位于区域101上的第1接触孔CP标注“CPWELL”的符号。
图9是第2实施方式的半导体装置的存储单元阵列1的剖视图。图9所示的截面例如与图3所示的截面对应。
如图9所示，第1接触孔CPWELL与第1接触孔CPSL同样地，为沿Z方向延伸的开孔。第6绝缘膜22设置在第1接触孔CPSL及CPWELL的两者。在第1接触孔CPSL的第6绝缘膜22内设置着第1导电体23SL。在第1接触孔CPWELL的第6绝缘膜22内设置着第1导电体23WELL。第1导电体23SL为源极线触点，第1导电体23WELL为第1半导体区域14的触点。在第1半导体区域14内设置着高浓度半导体区域16。高浓度半导体区域16为与第1半导体区域14相同的导电型。在第2实施方式中，高浓度半导体区域16的导电型为P型。高浓度半导体区域16的杂质浓度高于第1半导体区域14的P型杂质浓度。第1导电体“23WELL”与高浓度半导体区域16电连接。
第1接触孔CP也可设置在狭缝ST上与区域101的两者。在第2实施方式中，如图8所示，第1接触孔CPSL及CPWELL也是以可替换区域RP相互重合的方式配置。由此，与第1实施方式同样地，能够经由第1接触孔CPSL及CPWELL进行“替换”。
在第2实施方式中，也是在狭缝ST内仅设置第5绝缘膜21即可。因此，第2实施方式与第1实施方式同样地，能够缩小存储单元阵列1的平面尺寸。另外，也能够在不使存储单元阵列1的Y方向的宽度增加的情况下降低电极层41的电阻值。
＜第3实施方式＞
图10是表示第3实施方式的第1接触孔CP的配置例的示意俯视图。图10所示的平面例如与图8所示的平面对应。
如图10所示，第3实施方式例如与图8所示的第2实施方式的不同之处在于，省略第1接触孔CPSL，而仅设置第1接触孔CPWELL。
第1接触孔CP也可仅设置在区域101。在第3实施方式中，如图10所示，在区域101内，第1接触孔CPWELL也是以可替换区域RP相互重合的方式配置。由此，可经由第1接触孔CPWELL进行“替换”。
在第3实施方式中，也是在狭缝ST内，例如仅设置第5绝缘膜21即可。因此，就第3实施方式而言，能够获得与第1、第2实施方式相同的优点。另外，如图10所示，第1接触孔CPWELL俯视观察时可配置成矩形格子状。关于第1接触孔CPSL，俯视观察时也可配置成矩形格子状。
＜第4实施方式＞
图11是表示第4实施方式的第1接触孔CPWELL的平面形状的示意俯视图。
如图11所示，第2实施方式及第3实施方式所具备的第1接触孔CPWELL例如可在区域101内利用供配置若干个存储孔MH的区域而设置。在第4实施方式中，例如，利用区域101的、例如配置在中央的1列存储孔MH的一部分区域而设置第1接触孔CPWELL。例如，图11所示的1个第1接触孔CPWELL设置在供形成沿X方向排列成1列的3个存储孔MH的区域。因此，在配置在区域101的中央的1列中，省略3个存储孔MH。在省略了存储孔MH的部位设置着1个第1接触孔CPWELL。
通过像这样利用供形成存储孔MH的区域设置第1接触孔CPWELL，在区域101内，不用为了第1接触孔CPWELL而设定新的区域。因此，能够抑制在具备第1接触孔CPWELL的半导体装置中存储单元阵列1的平面尺寸增加的情况。
图12～图14是放大表示第1接触孔CPWELL的示意俯视图。如图12所示，利用存储孔MH的区域设置第1接触孔CPWELL时，第1接触孔CPWELL的平面形状例如成为“圆角长方形”。图12所示的圆角长方形为例如2个端部变圆的圆角长方形。
如图12所示，第1接触孔CPWELL的平面形状并非像第1～第3实施方式所示那样限定于“圆形”。除图12所示的“圆角长方形”以外，也可为如图13所示的“椭圆形”、如图14所示的“将4个角弄圆的圆角长方形”。
当然，设置在狭缝ST上的第1接触孔CP或CPSL的平面形状也不限定于“圆形”。关于第1接触孔CP或CPSL的平面形状，除了“圆形”以外，也可设为图12所示的“将2个端部弄圆的圆角长方形”、或者图13所示的“椭圆形”或者图14所示的“将4个角弄圆的圆角长方形”。
＜第5实施方式＞
图15是表示第5实施方式的第1接触孔CPWELL的平面形状的示意俯视图。图15所示的平面与图11所示的平面对应。
如图15所示，第5实施方式例如与图11所示的第4实施方式的不同之处在于，利用区域101的供形成配置在中央部分的多列存储孔MH的区域，设置第1接触孔CPWELL。例如，在图13所示的例子中，利用3列存储孔MH的一部分区域，代替这些存储孔MH而设置着第1接触孔CPWELL。例如，在配置在中央的3列中，省略共计7个存储孔MH。因此，从区域101的中央的3列省略共计7个存储孔MH。例如，存储孔MH沿Y方向排列9个，但在中央排列少于9个的6个。在省略了存储孔MH的部位设置1个第1接触孔CPWELL。
像这样，第1接触孔CPWELL也可设置在供形成多列存储孔MH的一部分的区域。在第5实施方式中，第1接触孔CPWELL也是利用供形成存储孔MH的区域而设置。因此，不用为了第1接触孔CPWELL而在区域101内设定新的区域。因此，与第4实施方式同样地，能够抑制在具备第1接触孔CPWELL的半导体装置中存储单元阵列1的平面尺寸增加的情况。
在第5实施方式中，第1接触孔CPWELL的平面形状也并不限定于图15所示的“圆形”。第1接触孔CPWELL的平面形状可设为图12所示的“将2个端部弄圆的圆角长方形”、或者图13所示的“椭圆形”或者图14所示的“将4个角弄圆的圆角长方形”。
＜第6实施方式＞
图16是表示第6实施方式的第1接触孔CPSL的平面形状的示意俯视图。图16所示的平面与图15所示的平面对应。
在第4及第5实施方式中，示出为了在区域101内设置第1接触孔CPWELL而省略存储孔MH的例子。第6实施方式是为了在狭缝ST上设置第1接触孔CPSL而省略存储孔MH的例子。
如图16所示，第1接触孔CPSL的Y方向的宽度WYCP比狭缝ST的Y方向的宽度WYST宽。因此，第1接触孔CPSL与存储孔MH之间的距离变近，有第1接触孔CPSL的形成变难的情况。在该情况下，也可从供形成第1接触孔CPSL的区域的周围省略存储孔MH。例如，在图16所示的例子中，3个存储孔MH从第1接触孔CPSL的周围被省略。例如，存储孔MH沿Y方向排列9个，但在第1接触孔CPSL的周围排列少于9个的8个。另外，在图16中表示平面形状为“圆角长方形”的第1接触孔CPSL。
根据第6实施方式，从供形成第1接触孔CPSL的区域的周围省略存储孔MH。因此，能够获得如下优点：即使第1接触孔CPSL与存储孔MH之间的距离变近，也能够使第1接触孔CPSL从狭缝ST上高精度地形成至积层体100。
＜第7实施方式＞
第7实施方式与连接于第1导电体23SL、及23well的电气配线的布局例有关。
图17是表示第7实施方式的分路源极线的布局的示意俯视图。图18是表示第7实施方式的分路衬底电位线的布局的示意俯视图。
＜源极线＞
如图17所示，在第1接触孔CPSL内设置着第1导电体23SL。在将第1导电体23SL例如在积层体100的上方分路连接的情况下，例如，在Y方向配置分路源极线80。Y方向例如如图1所示，为位线BL延伸的方向。由此，沿Y方向排列的多个第1导电体23SL能够通过分路源极线80而分路连接。
＜衬底电位线＞
如图18所示，在第1接触孔CPWELL内设置着第1导电体23WELL。在将第1导电体23WELL分路连接的情况下，也与分路源极线80同样。将分路衬底电位线81设置在积层体100的上方。分路衬底电位线81与沿Y方向排列的多个第1导电体23WELL电连接。由此，多个第1导电体23WELL通过分路衬底电位线81而分路连接。分路衬底电位线81例如为对图3及图9所示的第1半导体区域14赋予电压的配线。
另外，如图17及图18所示，将电气配线连接于第1导电体23SL及23WELL的情况下，优选将第1接触孔CPSL及CPWELL的平面形状设为“圆角长方形”或“椭圆形”，将第1导电体23SL及23WELL的平面形状设为“圆角长方形”或“椭圆形”。“圆角长方形”或“椭圆形”与例如“圆形”相比，能够在不使Y方向的宽度增加的情况下增大第1导电体23SL及23WELL与电气配线的接触面积。如果接触面积变大，便能够抑制第1导电体23SL及23WELL与电气配线的接触电阻增加。
＜第8实施方式＞
第8实施方式与第1接触孔CP的构造例有关。
图19是第1接触孔CP的示意剖视图。
并非必须在第1接触孔CP(CPSL、CPWELL)内设置第1导电体23(23SL、23WELL)。
也可如图19所示，在第1接触孔CP(CPSL、CPWELL)内仅设置第6绝缘膜22。
＜第9实施方式＞
第9实施方式与第1～第8实施方式的半导体装置的制造方法有关。在第9实施方式中，作为代表性的制造方法，表示第1实施方式的半导体装置的制造方法。
＜制造方法：第1例＞
图20～图29是表示第9实施方式的半导体装置的制造方法的第1例的示意剖视图。图30是通过第9实施方式的第1例所制造的半导体装置的示意俯视图。图20～图29的由参照符号“X”表示的截面相当于沿着图30中的X-X线的截面。由参照符号“Y”表示的截面相当于沿着图30中的Y-Y线的截面。
1.积层体100的形成
如图20所示，在衬底10的主面10a上形成第1绝缘膜11。第1绝缘膜11例如通过利用CVD(Chemical Vapor Deposition，化学气相沉积)法将绝缘物、例如包含硅氧化物的绝缘物堆积在主面10a上而形成。
接着，在第1绝缘膜11上形成第1配线部12。第1配线部12例如通过利用CVD法将导电物堆积在第1绝缘膜11上而形成。作为导电物，可列举导入有供体或受体的导电性硅或金属。作为金属，例如，可列举钨。第1配线部12例如成为源极线SL。
接着，在第1配线部12上形成第2绝缘膜13。第2绝缘膜13为绝缘物、例如包含硅氧化物的绝缘物。第2绝缘膜13例如通过利用CVD法将包含硅氧化物的绝缘物堆积在第1配线部12上而形成。接着，在第2绝缘膜13内形成开孔13a。
接着，在形成有开孔13a的第2绝缘膜13上形成第1半导体区域14。第1半导体区域14例如通过利用CVD法将硅堆积在第2绝缘膜13上而形成。
接着，在第1半导体区域14上形成积层体100。积层体100在图14所示的阶段为绝缘体40与牺牲层44交替地积层而成的构造。牺牲层44从可与绝缘体40获得蚀刻选择比的材料中选择。例如，如果绝缘体40为硅氧化物，那么牺牲层44例如选择硅氮化物。在本实施方式中，绝缘体40包含硅氧化物，牺牲层44包含硅氮化物。
2.阶梯部2的形成
如图21所示，在积层体100的端部形成阶梯部2。阶梯部2的形成使用抗蚀剂细化法等周知的方法进行即可。在阶梯部2，多个牺牲层44例如逐层形成为阶梯状。阶梯部2形成在存储单元阵列1的周围。通过形成阶梯部2，而在阶梯部2的周围形成例如不存在积层体100的周边部3(参照图30)。接着，利用第7绝缘膜45填埋阶梯部2、及周边部3上产生的凹部。第7绝缘膜45例如包含硅氧化物。
3.柱状部CL的形成
如图22所示，在积层体100内形成柱状部CL。例如，在形成如图4所示的柱状部CL的情况下，概略地进行以下步骤即可。
如图22所示，在积层体100内形成存储孔MH。存储孔MH例如形成为到达至第1半导体区域14。接着，在露出于存储孔MH的底部的第1半导体区域14上，例如利用CVD法形成半导体柱14a。半导体柱14a在第1半导体区域14上例如形成至位于源极侧选择栅极SGS与字线WL之间的绝缘体40为止。接着，在存储孔MH内形成存储器膜30。接着，对存储器膜30的底部进行蚀刻，使半导体柱14a的表面露出。接着，形成半导体主体20。接着，形成核心层50，填埋存储孔MH(图22中，省略了存储器膜30、半导体主体20及核心层50的图示)。由此，在存储孔MH内形成柱状部CL。接着，在积层体100上形成第4绝缘膜42。由此，存储孔MH及柱状部CL由第4绝缘膜42被覆。
4.狭缝ST的形成
如图23所示，在第4绝缘膜42及积层体100内形成狭缝ST。狭缝ST形成在第4绝缘膜42及积层体100内，直至例如到达至第1半导体区域14为止。接着，经由狭缝ST向第1半导体区域14内导入N型杂质、例如砷或磷，形成第2半导体区域15。接着，在狭缝ST内形成第5绝缘膜21。
5.第1接触孔CP的形成
如图24所示，在第5绝缘膜21、第4绝缘膜42及积层体100内形成多个第1接触孔CP(图24中，图示1个第1接触孔)。第1接触孔CP例如覆盖形成在狭缝ST上。第1接触孔CP形成在第5绝缘膜21、第4绝缘膜42及积层体100内，直至到达至第1半导体区域14为止。在本实施方式中，在第1接触孔CP的底部，例如，第2半导体区域15露出。第1接触孔CP例如如图5所示，形成在像可替换区域RP相互重合那样的位置。
6.牺牲层44的去除～电极层41的填埋(替换)
如图25所示，经由第1接触孔CP将牺牲层44从积层体100去除。由此，在绝缘体40之间形成空间46。
接着，如图26所示，经由第1接触孔CP将电极层41填埋到空间46内。电极层41为导电体。导电体例如为钨(W)。
7.第6绝缘膜22的形成
如图27所示，在第1接触孔CP的侧壁上形成第6绝缘膜22。第6绝缘膜22是将绝缘体例如硅氧化物堆积在图26所示的构造上而获得硅氧化物膜。接着，通过对硅氧化物膜进行各向异性蚀刻而形成。
8.第1导电体23的形成
如图28所示，在第1接触孔CP内形成第1导电体23。第1导电体23是将导电体例如钨堆积在图27所示的构造上而获得钨膜。接着，通过对钨膜进行例如化学机械研磨使钨膜平坦化，而利用钨填埋第1接触孔CP内。由此，在第1接触孔CP内形成第1导电体23。接着，在第4绝缘膜42上形成第8绝缘膜47。由此，狭缝ST及第1接触孔CP由第8绝缘膜47被覆。
9.第2接触孔CC的形成
如图29及图30所示，在阶梯部2形成多个第2接触孔CC。第2接触孔CC形成在第8绝缘膜47、第4绝缘膜42、第7绝缘膜45及绝缘体40，并分别到达至电极层41。接着，在第2接触孔CC内形成第2导电体60。第2导电体60成为各电极层41的触点。然后，按照周知的方法形成位线BL等即可。
第1实施方式的半导体装置可利用图20～图30所示的制造方法制造。第2～第8实施方式的半导体装置也可利用图20～图30所示的制造方法制造。
根据图20～图30所示的制造方法，例如，经由第1接触孔CP进行图25及图26所示的“替换”。因此，与经由狭缝ST进行“替换”的情况相比，如图30所示，能够缩短狭缝ST的Y方向的宽度WYST。因此，能够缩小存储单元阵列1的平面尺寸。另外，能够在不使存储单元阵列1的Y方向的宽度增加的情况下降低电极层41的电阻值。
＜制造方法：第2例＞
图31～图38是表示第9实施方式的半导体装置的制造方法的第2例的示意剖视图。图31～图38所示的截面相当于图20～图29所示的截面。
1.狭缝ST的形成
如图31所示，按照参照图20～图23所说明的方法，在积层体100内形成狭缝ST。接着，在第1半导体区域14内形成第2半导体区域15。接着，在狭缝ST内形成第5绝缘膜21。
2.第1接触孔CP、第2接触孔CC的形成
如图32所示，在存储单元阵列1形成多个第1接触孔CP，并在阶梯部2形成多个第2接触孔CC。在第9实施方式中，在1个步骤中同时形成第1接触孔CP(图32中，图示1个第1接触孔CP)与第2接触孔CC。第1接触孔CP与第8实施方式同样地，例如形成在狭缝ST上。第1接触孔CP形成在第5绝缘膜21、第4绝缘膜42及积层体100内。各第1接触孔CP到达至第1半导体区域14。多个第2接触孔CC形成在第8绝缘膜47、第4绝缘膜42、第7绝缘膜45及绝缘体40，并分别到达至电极层41。在本实施方式中，第2接触孔CC的Y方向的宽度及X方向的宽度例如比第1接触孔CP的Y方向的宽度WYCP窄。在图32中表示第2接触孔CC的X方向的宽度WXCC。在图32中，为宽度WXCC＜宽度WYCP。
3.填埋第1、第2接触孔CP、CC
如图33所示，利用第2牺牲层48填埋第1接触孔CP及第2接触孔CC。第2牺牲层48例如为与牺牲层44相同的材料。在本实施方式中，牺牲层44为硅氮化物。因此，第2牺牲层48为硅氮化物。第2牺牲层48例如以如下方式形成。将硅氮化物以第1、第2接触孔CP、CC被填埋的方式堆积在图32所示的构造体上。接着，对所堆积的硅氮化物的表面例如以在第4绝缘膜42的位置停止的方式进行化学机械研磨，使所述硅氮化物后退。由此，形成填埋第1、第2接触孔CP、CC的第2牺牲层48。
4.牺牲层44、第2牺牲层48的去除～电极层41的填埋
(CC、CP同时替换)
如图34所示，经由第1、第2接触孔CP、CC将牺牲层44及第2牺牲层48从积层体100去除。由此，在绝缘体40之间形成空间46。在本实施方式中，空间46也进一步扩展到第2接触孔CC内。
接着，如图35所示，经由第1接触孔CP将电极层41填埋到空间46内。电极层41例如为钨(W)。在本实施方式中，电极层41填埋于第2接触孔CC内，但例如第1接触孔CP内未完全被填埋。其原因在于，填埋在第2接触孔CC内的电极层41例如为宽度WXCC＜宽度WYCP。为了利用电极层41填埋第2接触孔CC内，例如，将电极层41的膜厚t41的厚度设定为第2接触孔CC的沿着X方向的宽度(WXCC)及沿着Y方向的宽度各个宽度的1/2以上即可。电极层41的填埋于第2接触孔CC内的部分作为图29、及图30所示的第2导电体60发挥功能。也就是说，电极层41的填埋于第2接触孔CC内的部分成为各电极层41的触点。接着，将电极层41的位于第4绝缘膜42上的部分去除。
5.第2接触孔CC的覆盖
如图36所示，在例如阶梯部2上形成覆盖膜70。覆盖膜70例如为光致抗蚀剂膜。覆盖膜70覆盖第2接触孔CC。接着，将第4绝缘膜42及覆盖膜70用作蚀刻掩模，将第电极层41的位于第1接触孔CP的侧壁上及第1半导体区域14上的部分去除。
6.第6绝缘膜22的形成
如图37所示，将覆盖膜70从阶梯部2上去除。接着，与图27所示的步骤同样地，在第1接触孔CP的侧壁上形成第6绝缘膜22。
7.第1导电体23的形成
如图38所示，与图28所示的步骤同样地，在第1接触孔CP内形成第1导电体23。接着，对第1导电体23例如进行化学机械研磨使该第1导电体23平坦化，由此，利用第1导电体23填埋第1接触孔CP内。接着，在第4绝缘膜42上形成第8绝缘膜47。由此，狭缝ST、第1接触孔CP及第2接触孔CC由第8绝缘膜47被覆。然后，按照周知的方法形成位线BL等即可。
第1实施方式的半导体装置也可利用图31～图38所示的制造方法制造。第2～第8实施方式的半导体装置也同样。
在参照图31～图38所说明的第2例的制造方法中，如图35及图36所示，也经由第1接触孔CP进行“替换”。因此，与制造方法的第1例同样地，与经由狭缝ST进行“替换”的情况相比，能够缩短狭缝ST的Y方向的宽度WYST。因此，能够缩小存储单元阵列1的平面尺寸。另外，也能在不使存储单元阵列1的Y方向的宽度增加的情况下使电极层41的电阻值降低。
进而，根据第2例的制造方法，如图32所示，与第1接触孔CP同时地形成第2接触孔CC。因此，可省略第2接触孔CC的形成步骤。因此，根据第2例，能够获得如下优点，即，与第1例相比，能削减制造步骤数。
＜制造方法：第3例＞
图39～图48是表示第9实施方式的半导体装置的制造方法的第3例的示意剖视图。图39～图48所示的截面相当于图20～图29所示的截面。在第3例中，从晶体管的形成步骤起进行说明。另外，在第1～第8实施方式以及制造方法的第1、2例中，省略晶体管。
1.晶体管的形成～第1半导体区域14的形成
如图39所示，在衬底10的表面区域内形成元件分离区域18。元件分离区域18在衬底10的主面10a上划定元件区域。接着，按照周知的方法，在元件区域内形成晶体管Tr。晶体管Tr例如构成存储器周边电路。
接着，例如，按照参照图20所说明的方法，在衬底10的主面10a上形成第1绝缘膜11。接着，在第1绝缘膜11上形成第1配线部12。接着，在第1配线部12上形成第2绝缘膜13。接着，在第2绝缘膜13内形成开孔13a(另外，在图39中，未图示开孔13a)。接着，在形成有开孔13a的第2绝缘膜13上形成第1半导体区域14。
2.第3接触孔CSCELL的形成
如图40所示，在第1半导体区域14、第2绝缘膜13、第1配线部12及第1绝缘膜11内形成第3接触孔CSCELL。第3接触孔CSCELL到达至衬底10的主面10a。在本实施方式中，例如，到达至晶体管Tr的源极/漏极区域61。源极/漏极区域61形成在主面10a内。
3.第9绝缘膜62、第3导电体63的形成
如图41所示，在第3接触孔CSCELL的侧壁上形成第9绝缘膜62。第9绝缘膜62的形状例如为筒状。第9绝缘膜62是将绝缘物堆积在图40所示的构造上而形成绝缘膜。然后，通过对绝缘膜进行各向异性蚀刻并使绝缘膜残留在第3接触孔CSCELL的侧壁上而形成。第9绝缘膜62例如包含硅氧化物。接着，在形成着第9绝缘膜62的第3接触孔CSCELL内形成第3导电体63。第3导电体63的形状例如为柱状。第3导电体63是将导电物堆积在第1半导体区域14及第9绝缘膜62上而形成导电膜。然后，通过对导电膜进行化学机械研磨并使导电膜残留在第3接触孔CSCELL中而形成。
4.积层体100的形成
如图42所示，例如，按照参照图20所说明的方法，在第1半导体区域14上形成积层体100。积层体100在图42所示的阶段为绝缘体40与牺牲层44交替地积层而成的构造。在本实施方式中，绝缘体40包含硅氧化物，牺牲层44包含硅氮化物。
5.阶梯部2的形成
如图43所示，例如，按照参照图21所说明的方法，在积层体100的端部形成阶梯部2。接着，利用第7绝缘膜45填埋阶梯部2及周边部3(图43中未图示)上产生的凹部。在本实施方式中，第7绝缘膜45包含硅氧化物。
6.柱状部CL、狭缝ST的形成
如图44所示，例如，按照参照图22及图23所说明的制造方法，在积层体100内形成存储孔MH。存储孔MH例如到达至第1半导体区域14。接着，在存储孔MH内形成柱状部CL。柱状部CL的构成例如与图4所示的构造相同。接着，在积层体100上形成第4绝缘膜42。由此，利用第4绝缘膜42被覆存储孔MH及柱状部CL。接着，在第4绝缘膜42及积层体100内形成狭缝ST。狭缝ST例如到达至第1半导体区域14。在本实施方式中，至少1个狭缝ST覆盖形成在第3接触孔CSCELL上。由此，在至少1个狭缝ST的底部，例如，第3导电体63露出。接着，在狭缝ST内形成第5绝缘膜21。
7.第1接触孔CP的形成
如图45所示，在第5绝缘膜21、第4绝缘膜42及积层体100内形成多个第1接触孔CP。第1接触孔CP例如覆盖形成在狭缝ST上。第1接触孔CP到达至第1半导体区域14。在本实施方式中，至少1个第1接触孔CP覆盖形成在第3接触孔CSCELL上。覆盖形成在第3接触孔CSCELL上的第1接触孔CP例如未覆盖第1半导体区域14，而从第9绝缘膜62上停留在第3导电体63上。由此，抑制形成在第3接触孔CSCELL内的导电体与第1半导体区域14产生短路。在本实施方式中，第1接触孔CP例如如图5所示，也形成在像可替换区域RP相互重合那样的位置。
8.牺牲层44的去除～电极层41的填埋(替换)
如图46所示，经由第1接触孔CP将牺牲层44从积层体100去除。由此，在绝缘体40之间形成空间46。
接着，如图47所示，经由第1接触孔CP将电极层41填埋到空间46内。电极层41为导电体。导电体例如为钨(W)。
9.第6绝缘膜22、第1导电体23、第2接触孔CC的形成
如图48所示，例如，按照参照图27～图30所说明的方法，在第1接触孔CP的侧壁上形成第6绝缘膜22。接着，在第1接触孔CP内形成第1导电体23。接着，在阶梯部2形成多个第2接触孔CC。然后，按照周知的方法形成位线BL等即可。
第1实施方式的半导体装置也可利用图39～图48所示的制造方法制造。第2～第8实施方式的半导体装置也同样。
在参照图39～图48所说明的第3例的制造方法中，如图46及图47所示，也经由第1接触孔CP进行“替换”。因此，与制造方法的第1例及第2例同样地，能够缩短狭缝ST的Y方向的宽度WYST。因此，能够缩小存储单元阵列1的平面尺寸。另外，能够在不使存储单元阵列1的Y方向的宽度增加的情况下使电极层41的电阻值降低。
进而，根据第3例的制造方法，如图48所示，在积层体100的下方形成晶体管Tr。在形成在积层体100的下方的晶体管Tr，经由第3接触孔CSCELL与第1接触孔CP连接着电气配线。因此，可将形成在积层体100的下方的晶体管Tr的电气配线形成在存储单元阵列1内。
例如，设为存储器周边电路将第1半导体区域14夹在中间而设置在积层体100的下方。图48所示的晶体管Tr设为构成存储器周边电路的电路、例如对第1半导体区域14供给电压的电路的晶体管的1个。进而，第1接触孔CP的1个设为第1接触孔CPWELL。在该情况下，晶体管Tr与第1半导体区域14可经由第3导电体63～第1导电体23～配线81～第1导电体23WELL而电连接。配线81例如是如图18所示的配置在积层体100的上方且设置在存储单元阵列1内的配线。
在像这样构成存储器周边电路的晶体管Tr形成在积层体100的下方的情况下，第1接触孔CP也可用作用于设置连接于晶体管Tr的电气配线的开孔。
另外，在第3例中，将至少1个狭缝ST覆盖形成在第3接触孔CSCELL上。但是，并非必须在第3接触孔CSCELL上形成狭缝ST。也可仅在第3接触孔CSCELL上形成第1接触孔CP。
进而，在图48中，将第1接触孔CP的1个设为用于设置对第1半导体区域14赋予电压的配线的第1接触孔CPWELL。在第1接触孔CPWELL的情况下，也并非必须形成狭缝ST。也可仅在第1半导体区域14上形成第1接触孔CPWELL。
进而，根据图48，在第1接触孔CPWELL的下方省略了图9所示的高浓度半导体区域16，当然，也可设置高浓度半导体区域16。高浓度半导体区域16例如可通过经由第1接触孔CPWELL将P型杂质例如硼导入到第1半导体区域14而形成。
第3例是如图39～图48所示，依据第1例的制造方法进行了说明。但是，第3例也可与第2例的制造方法组合。在将第2例与第3例组合的情况下，例如，形成图43所示的构造之后，应用参照图31～图38所说明的制造方法即可。
以上，根据实施方式，可获得能够使存储单元阵列1的平面尺寸缩小的半导体装置。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出，并不意图限定发明的范围。这些新颖的实施方式能以其他多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (20)

1.一种半导体装置，其特征在于具备：
第1导电型的第1半导体区域；
积层体，设置在所述第1半导体区域上，且所述积层体包含交替地积层的多个绝缘体与多个电极层；
多个柱状部，设置在所述积层体内，所述柱状部沿所述积层体的积层方向延伸，所述柱状部包含半导体主体与电荷蓄积膜，所述半导体主体与所述第1半导体区域相接，且电荷蓄积膜包含电荷蓄积部；
壁状的多个第1绝缘部，设置在所述积层体内，所述第1绝缘部沿所述积层方向及与所述积层方向垂直的第1方向延伸，且所述第1绝缘部与所述第1半导体区域相接；以及
柱状的多个第2绝缘部，设置在所述积层体内，所述第2绝缘部沿所述积层方向延伸，所述第2绝缘部与所述第1半导体区域相接，所述第2绝缘部的沿着与所述第1方向在平面内垂直的第2方向的宽度比所述第1绝缘部的沿着所述第2方向的宽度宽，且所述第2绝缘部俯视观察时配置成错位格子状。
2.根据权利要求1所述的半导体装置，其特征在于：还具备设置在所述第2绝缘部内的第1导电体。
3.根据权利要求2所述的半导体装置，其特征在于：所述第1导电体与所述第1半导体区域相接。
4.根据权利要求2所述的半导体装置，其特征在于：还具备设置在所述第1半导体区域内的第2导电型的第2半导体区域，且
所述第1导电体与所述第2半导体区域相接。
5.根据权利要求2所述的半导体装置，其特征在于：还具备周边电路，该周边电路将所述第1半导体区域夹在中间而设置在所述积层体的下方，且所述周边电路包含晶体管，且
所述第1导电体与所述晶体管电连接。
6.根据权利要求1所述的半导体装置，其特征在于：所述第2绝缘部与所述第1绝缘部的1个重叠。
7.根据权利要求1所述的半导体装置，其特征在于：所述第2绝缘部不与所述第1绝缘部重叠。
8.根据权利要求1所述的半导体装置，其特征在于：所述第2绝缘部的至少1个与所述第1绝缘部的1个重叠，且所述第2绝缘部的其余部分不与所述第1绝缘部重叠。
9.根据权利要求8所述的半导体装置，其特征在于还具备：
第2导电体，设置在所述第2绝缘部内；
第2导电型的第3半导体区域，设置在所述第1半导体区域内；以及
第1导电型的第4半导体区域，设置在所述第1半导体区域内；
设置在所述第2绝缘部的至少1个的所述第2导电体与所述第3半导体区域相接，且
设置在所述第2绝缘部的其余部分的所述第2导电体与所述第4半导体区域相接。
10.根据权利要求1所述的半导体装置，其特征在于：所述第2绝缘部的平面形状为圆形、圆角长方形及椭圆形的任一个。
11.根据权利要求1所述的半导体装置，其特征在于：所述第2绝缘部代替所述柱状部设置在供设置所述柱状部的区域。
12.根据权利要求11所述的半导体装置，其特征在于：所述柱状部从所述第2绝缘部的周围被省略。
13.根据权利要求1所述的半导体装置，其特征在于：所述第2绝缘部覆盖设置在所述第1绝缘部，且
所述柱状部从所述第2绝缘部的周围被省略。
14.根据权利要求2所述的半导体装置，其特征在于：在所述积层体的上方还具备将所述第1导电体彼此连接的电气配线。
15.一种半导体装置的制造方法，其特征在于具备如下步骤：
在第1半导体区域上形成积层体，
所述积层体包含交替地积层的多个绝缘体与多个牺牲层；
在所述积层体内形成多个柱状部，
所述柱状部沿所述积层体的积层方向延伸，所述柱状部包含半导体主体与电荷蓄积膜，所述半导体主体与所述第1半导体区域相接，且电荷蓄积膜包含电荷蓄积部；
在所述积层体内形成壁状的多个第1绝缘部，
所述第1绝缘部沿所述积层方向及与所述积层方向垂直的第1方向延伸，且所述第1绝缘部与所述第1半导体区域相接；
在所述积层体内形成多个第1开孔，
所述第1开孔沿所述积层方向延伸，所述第1开孔与所述第1半导体区域相接，所述第1开孔的沿着与所述第1方向在平面内垂直的第2方向的宽度比所述第1绝缘部的沿着所述第2方向的宽度宽，且所述第1开孔俯视观察时配置成错位格子状；
经由所述第1开孔将所述牺牲层去除，在所述绝缘体彼此之间形成空间；以及
在所述空间内形成电极层。
16.根据权利要求15所述的半导体装置的制造方法，其特征在于还具备如下步骤：
在所述第1开孔内形成第1绝缘膜；以及
在所述第1绝缘膜内形成第1导电体。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于：
在形成所述积层体之前，还具备如下步骤：
在半导体衬底内形成晶体管；
在所述晶体管上形成第2绝缘膜；
在所述第2绝缘膜上形成所述第1半导体区域；
在所述第1半导体区域及所述第1绝缘膜内形成第2开孔，
所述第2开孔到达至所述晶体管；
在所述第2开孔内形成第3绝缘膜；以及
在所述第3绝缘膜内形成第2导电体；且
所述第1开孔的至少1个与所述第2导电体相接地形成。
18.一种半导体装置的制造方法，其特征在于具备如下步骤：
在第1半导体区域上形成积层体，
所述积层体包含交替地积层的多个绝缘体与多个第1牺牲层；
在所述积层体的端部形成阶梯部；
在所述积层体内形成多个柱状部，
所述柱状部沿所述积层体的积层方向延伸，所述柱状部包含半导体主体与电荷蓄积膜，所述半导体主体与所述第1半导体区域相接，且电荷蓄积膜包含电荷蓄积部；
在所述积层体内形成壁状的多个第1绝缘部，
所述第1绝缘部沿所述积层方向及与所述积层方向垂直的第1方向延伸，且所述第1绝缘部与所述第1半导体区域相接；
在所述阶梯部与所述积层体内形成多个第1开孔，
所述第1开孔沿所述积层方向延伸，所述第1开孔与所述第1半导体区域相接，所述第1开孔的沿着与所述第1方向在平面内垂直的第2方向的宽度比所述第1绝缘部的沿着所述第2方向的宽度宽；
在所述第1开孔内形成第2牺牲层；
经由所述第1开孔将所述第1牺牲层与所述第2牺牲层去除，在所述第1开孔内与所述绝缘体彼此之间形成空间；以及
在所述空间内形成电极层。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于还具备如下步骤：
从形成在所述积层体内的第1开孔将所述电极层去除；
在所述电极层已被去除的所述第1开孔内形成第1绝缘膜；以及
在所述第1绝缘膜内形成第1导电体。
20.根据权利要求19所述的半导体装置的制造方法，其特征在于，
在形成所述积层体之前，还具备如下步骤：
在半导体衬底内形成晶体管；
在所述晶体管上形成第2绝缘膜；
在所述第2绝缘膜上形成所述第1半导体区域；
在所述第1半导体区域及所述第1绝缘膜内形成第2开孔，
所述第2开孔到达至所述晶体管；
在所述第2开孔内形成第3绝缘膜；及
在所述第3绝缘膜内形成第2导电体；且
形成在所述积层体内的第1开孔的至少1个与所述第2导电体相接地形成。
CN201710073374.XA 2016-03-08 2017-02-10 半导体装置及其制造方法 Active CN107170745B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662304983P 2016-03-08 2016-03-08
US62/304,983 2016-03-08
US15/258,220 2016-09-07
US15/258,220 US10090319B2 (en) 2016-03-08 2016-09-07 Semiconductor device and method for manufacturing the same

Publications (2)

Publication Number Publication Date
CN107170745A CN107170745A (zh) 2017-09-15
CN107170745B true CN107170745B (zh) 2020-09-29

Family

ID=59788732

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710073374.XA Active CN107170745B (zh) 2016-03-08 2017-02-10 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US10090319B2 (zh)
CN (1) CN107170745B (zh)
TW (1) TWI643316B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083979B2 (en) * 2016-09-16 2018-09-25 Toshiba Memory Corporation Semiconductor device, manufacturing method and controlling method of semiconductor device
US10115731B2 (en) * 2017-03-13 2018-10-30 Toshiba Memory Corporation Semiconductor memory device
CN109841628B (zh) * 2017-11-24 2021-05-28 旺宏电子股份有限公司 半导体结构及其形成方法
JP2019161042A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体装置
JP2019165089A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体装置
JP2019201074A (ja) * 2018-05-15 2019-11-21 東芝メモリ株式会社 半導体記憶装置
JP7045271B2 (ja) * 2018-06-28 2022-03-31 エイブリック株式会社 半導体装置及び半導体チップ
CN110838515B (zh) * 2018-08-17 2023-10-20 铠侠股份有限公司 半导体晶片及半导体装置
CN109362206B (zh) * 2018-08-24 2019-06-28 中国电子科技集团公司第二十九研究所 一种星载高热流密度tr组件阵列集成安装方法
JP2020043119A (ja) * 2018-09-06 2020-03-19 キオクシア株式会社 半導体装置
KR20200073702A (ko) 2018-12-14 2020-06-24 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
JP2020155714A (ja) 2019-03-22 2020-09-24 キオクシア株式会社 半導体記憶装置
JP2021040009A (ja) 2019-09-02 2021-03-11 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2021044512A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体記憶装置
JP2021072341A (ja) * 2019-10-30 2021-05-06 キオクシア株式会社 半導体装置
JP2021136279A (ja) * 2020-02-25 2021-09-13 キオクシア株式会社 半導体記憶装置
JP2022032210A (ja) 2020-08-11 2022-02-25 キオクシア株式会社 半導体記憶装置
JP2022035525A (ja) 2020-08-21 2022-03-04 キオクシア株式会社 半導体記憶装置の動作条件の調整方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101241914A (zh) * 2007-01-26 2008-08-13 株式会社东芝 非易失性半导体存储装置
CN103680611A (zh) * 2012-09-18 2014-03-26 中芯国际集成电路制造(上海)有限公司 3d nand存储器以及制作方法
CN104835824A (zh) * 2014-02-06 2015-08-12 株式会社东芝 半导体存储装置及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100850508B1 (ko) * 2006-08-04 2008-08-05 삼성전자주식회사 3차원적으로 배열된 메모리 셀 트랜지스터들을 구비하는낸드 플래시 메모리 장치
JP2012059966A (ja) * 2010-09-09 2012-03-22 Toshiba Corp 半導体記憶装置及びその製造方法
KR101787041B1 (ko) 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
JP2012151187A (ja) 2011-01-17 2012-08-09 Toshiba Corp 半導体記憶装置の製造方法
US8933502B2 (en) * 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US9240420B2 (en) * 2013-09-06 2016-01-19 Sandisk Technologies Inc. 3D non-volatile storage with wide band gap transistor decoder
US9209031B2 (en) 2014-03-07 2015-12-08 Sandisk Technologies Inc. Metal replacement process for low resistance source contacts in 3D NAND
US9876025B2 (en) * 2015-10-19 2018-01-23 Sandisk Technologies Llc Methods for manufacturing ultrathin semiconductor channel three-dimensional memory devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101241914A (zh) * 2007-01-26 2008-08-13 株式会社东芝 非易失性半导体存储装置
CN103680611A (zh) * 2012-09-18 2014-03-26 中芯国际集成电路制造(上海)有限公司 3d nand存储器以及制作方法
CN104835824A (zh) * 2014-02-06 2015-08-12 株式会社东芝 半导体存储装置及其制造方法

Also Published As

Publication number Publication date
US10090319B2 (en) 2018-10-02
US20170263631A1 (en) 2017-09-14
TW201803091A (zh) 2018-01-16
CN107170745A (zh) 2017-09-15
TWI643316B (zh) 2018-12-01

Similar Documents

Publication Publication Date Title
CN107170745B (zh) 半导体装置及其制造方法
US10504918B2 (en) Memory device
CN107180834B (zh) 半导体存储装置及其制造方法
CN107204337B (zh) 半导体存储装置及其制造方法
US10522228B2 (en) Storage device
CN110277401B (zh) 半导体装置
CN106469735B (zh) 半导体装置及半导体装置的制造方法
KR102258369B1 (ko) 수직형 메모리 장치 및 이의 제조 방법
KR101080521B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
US20170236746A1 (en) Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
CN111564445B (zh) 3d存储器件及其制造方法
US8835990B2 (en) 3D memory array
CN107611132B (zh) 垂直存储器件
KR20120026435A (ko) 반도체 기억 장치 및 그 제조 방법
US20170194345A1 (en) Semiconductor memory device and method for manufacturing the same
US10083983B2 (en) Semiconductor memory device
JP2013098391A (ja) 不揮発性半導体記憶装置
US20210399018A1 (en) Memory device and method for manufacturing the same, and electronic apparatus including the memory device
US10283519B2 (en) Three dimensional NAND string memory device
CN107533977B (zh) 半导体存储装置及其制造方法
KR20130005434A (ko) 불휘발성 메모리 소자
JP2019009382A (ja) 半導体装置
US9917101B1 (en) Semiconductor memory device
KR20160109988A (ko) 반도체 소자 및 이의 제조 방법
CN115117067A (zh) 半导体存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Tokyo

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Patentee before: Pangea Co.,Ltd.

Address after: Tokyo

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220208

Address after: Tokyo

Patentee after: Pangea Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.