CN115117067A - 半导体存储装置 - Google Patents

Abstract

实施方式提供能够防止配线泄漏的半导体存储装置。实施方式的半导体存储装置具有：基底层；层叠体，具有在基底层上夹着绝缘体在第1方向上层叠的多个电极层，多个电极层具有具备多个台阶部的梯级部。具有具备在层叠体内在层叠体的层叠方向上延伸的半导体主体及设在半导体主体与电极层之间的电荷蓄积部的柱状部。具有设在上述多个台阶部之上的绝缘层、以及在上述第1方向上延伸并设在上述绝缘层内的多个柱状体。具有将层叠体分割为多个串单元的狭缝部。与狭缝部邻接的柱状体具有从轴心侧到外周侧依次形成的芯膜、半导体主体、隧道绝缘膜和阻断绝缘膜，柱状体不具有电荷蓄积膜。

Description

半导体存储装置

本申请基于日本专利申请第2021－049093号(申请日：2021年3月23日)号主张优先权，这里引用其全部内容。

技术领域

本发明的实施方式涉及半导体存储装置。

背景技术

在三维存储设备中，为了将多个电极层与控制电路连接，提出了多个电极层的梯级状接触构造。此外，对于三维存储设备，还提出了在形成包括多个牺牲层和绝缘层的层叠体后将牺牲层除去而形成空隙、在空隙中形成配线层的方法。包括空隙的层叠体在将牺牲层除去之前被形成于层叠体中的柱状体支承。在三维存储设备中，层叠体经由分离部被划分为多个块(block)，在分离部上设有配线部。

发明内容

如果通过三维存储设备的高度集成化而使分离部与柱状体的间隔变小，则可以想到会成为两者发生干涉的构造。如果是该构造，则在配线层形成时，担心经由分离部形成用的狭缝而将柱状体的结构材料一部分替换，有可能在柱状体接近的配线中引起泄漏。

本发明的目的是提供一种能够防止配线泄漏的半导体存储装置。

实施方式的半导体存储装置具有基底层。实施方式的半导体存储装置具有层叠体，所述层叠体设在上述基底层上，具有夹着绝缘体在第1方向上层叠的多个电极层，上述多个电极层具有具备形成阶差而以梯级状排列的多个台阶部的梯级部。实施方式的半导体存储装置具有柱状部，所述柱状部具有在上述层叠体内在上述第1方向上延伸的半导体主体以及设在上述半导体主体与上述电极层之间的电荷蓄积部。实施方式的半导体存储装置具有设在上述多个台阶部之上的绝缘层、以及在上述第1方向上延伸并设在上述绝缘层内的多个柱状体。实施方式的半导体存储装置具有狭缝部，所述狭缝部在上述第1方向及与上述第1方向交叉且与上述基底层平行的第2方向上延伸，在上述梯级部的与上述第1方向及上述第2方向交叉的第3方向上以规定的间隔设置，将上述层叠体分割为多个串单元。与上述狭缝部邻接的柱状体具有从轴心侧到外周侧依次形成的芯膜、半导体主体、隧道绝缘膜和阻断绝缘膜，在上述隧道绝缘膜与上述阻断绝缘膜之间不具有电荷蓄积膜。

附图说明

图1是有关实施方式的半导体存储装置的示意俯视框图。

图2是表示有关实施方式的半导体存储装置的单元阵列区域和梯级部的区域的示意俯视图。

图3是有关实施方式的半导体存储装置的存储单元阵列的示意立体图。

图4是图2的A－A’剖面图。

图5A是图4的一部分的放大剖面图。

图5B是图5A的D－D’剖面图。

图6是图2的B－B’剖面图。

图7是图2的C－C’剖面图。

图8是表示分离部形成用的狭缝与柱状体干涉的状态的局部剖面图，该柱状体是设在梯级区域中的柱状体，具有阻断绝缘膜、隧道绝缘膜、半导体主体和芯膜。

图9是表示分离部形成用的狭缝与柱状体干涉的状态的局部剖面图，该柱状体是设在梯级区域中的柱状体，具有阻断绝缘膜、电荷蓄积层、隧道绝缘膜、半导体主体和芯膜。

图10是表示在用来形成设在电极层的梯级区域中的柱状体的梯级区域孔和用来形成设在存储单元阵列区域中的柱状部的存储孔中形成了阻断绝缘膜和电荷蓄积层的状态的局部剖面图。

图11是表示将存储孔的开口部用布图膜覆盖的状态的局部剖面图。

图12是表示在将梯级区域孔内的电荷蓄积层除去的状态下在存储孔的开口部与梯级区域孔的开口部之间形成的微小阶差的局部剖面图。

图13是表示将布图膜除去后的状态的局部剖面图。

图14是表示在存储孔内形成了具有阻断绝缘膜、电荷蓄积层、隧道绝缘膜、半导体主体和芯膜的柱状部，在梯级区域孔内形成了具有阻断绝缘膜、隧道绝缘膜、半导体主体、芯膜和空隙的柱状体的状态的局部剖面图。

图15是表示在梯级区域孔和存储孔中形成阻断绝缘膜后将存储孔的开口部用布图膜覆盖并将梯级区域孔开口的状态的局部剖面图。

图16是表示在开口的梯级区域孔中填充有氧化硅的状态的局部剖面图。

图17是表示在将布图膜除去后的阶段中生成的较大的阶差部的局部剖面图。

图18是表示在存储孔内形成了具有阻断绝缘膜、电荷蓄积层、隧道绝缘膜、半导体主体和芯膜的柱状部的状态的局部剖面图。

图19是表示通过离子束蚀刻在柱状体的附近形成了分离部形成用的狭缝的状态的局部剖面图。

图20是表示在形成了到达有源区域的狭缝的情况下梯级区域的柱状体与狭缝干涉的状态的局部剖面图。

具体实施方式

<第1实施方式>

以下，参照附图对第1实施方式的半导体存储装置进行说明。在以下的说明中，对具有相同或类似的功能的结构赋予相同的标号。并且，有时将这些结构重复的说明省略。在本说明书中所谓的“连接”，并不限定于在物理上连接的情况，也包括电连接的情况。在本说明书中所谓的“相邻”，并不限定于相互邻接的情况，也包括在作为对象的2个要素之间存在其他要素的情况。在本说明书中所谓的“xx设在yy上”，并不限定于xx与yy相接的情况，也包括在xx与yy之间夹着其他部件的情况。在本说明书中所谓的“平行”及“正交”分别也包括“大致平行”及“大致正交”的情况。

此外，首先对X方向、Y方向、Z方向进行定义。X方向及Y方向是沿着后述的基板10的表面的方向。X方向是后述的字线WL延伸的方向。Y方向是与X方向交叉(例如正交)的方向。Y方向是后述的位线BL延伸的方向。Z方向(第1方向)是与X方向(第2方向)及Y方向(第3方向)交叉(例如正交)的方向，是半导体基板SB的厚度方向。在本说明书中，有时将“+Z方向”称作“上”、将“－Z方向”称作“下”。+Z方向和－Z方向为相差180°的方向。但是，这些表现是为了方便而规定的，并非用于规定重力方向。

<半导体存储装置的整体结构>

图1是实施方式的半导体存储装置的示意俯视框图。

图2是实施方式的半导体存储装置的示意俯视图。

实施方式的半导体存储装置具有存储单元阵列1和设在存储单元阵列1的外侧的周边区域中的梯级部2。存储单元阵列1及梯级部2设在相同的基板上。

图3是实施方式的存储单元阵列1的示意立体图。

图4是图2的A－A’剖面图。

在图3中图示X方向、Y方向和Z方向，在其他图中表示的X方向、Y方向及Z方向分别与图3的X方向、Y方向及Z方向对应。存储单元阵列1具有基板10、设在基板10上的层叠体100、多个柱状部CL1、多个狭缝部60和设在层叠体100的上方的上层配线。在图3中，作为上层配线而例如表示位线BL。

基板10及层叠体100设置在设有存储单元阵列1的单元阵列区域和设有梯级部2的梯级区域中。将层叠体100中的设在单元阵列区域中的部分表示为第1层叠部100a(参照图3、图4等)，将设在梯级区域中的部分表示为第2层叠部100b(参照图6、图7等)。

如图2～图4所示，在单元阵列区域中配置有多个柱状部CL1。柱状部CL1形成为在第1层叠部100a内沿其层叠方向(Z方向)延伸的大致圆柱状。

如图2所示，多个柱状部CL1例如被交错排列。或者，也可以将多个柱状部CL1沿着X方向及Y方向进行正方格排列。

如图2所示，狭缝部60将单元阵列区域及梯级区域在X方向上延伸，将层叠体100在Y方向上分离为多个串(string)部件200。各串单元200具有单元阵列区域和梯级区域。

如图3所示，在第1层叠部100a的上方设有多个位线BL。多个位线BL是在Y方向上延伸的例如金属膜。多个位线BL在X方向上相互分离。

柱状部CL1的后述的半导体主体20的上端经由图3所示的触头Cb及触头V1与位线BL连接。

多个柱状部CL1与共同的1条位线BL连接。连接在该共同的位线BL上的多个柱状部CL1包括从被狭缝部60在Y方向上分离的各个串单元200各选择了1个的柱状部CL1。

如图4所示，第1层叠部100a具有层叠在基板10上的多个电极层70。多个电极层70分别夹着绝缘层72在相对于基板10的主面垂直的方向(Z方向)上层叠。电极层70是金属层。电极层70例如是含有钨作为主成分的钨层或含有钼作为主成分的钼层。绝缘层72是含有氧化硅作为主成分的硅氧化物层。

另外，在图3、图4中将第1层叠部100a描绘为电极层70和绝缘层72的简单的层叠构造，但因为半导体存储装置的高度层叠化，所以第1层叠部100a严格地讲是采用了将多个层级纵向堆叠的构造。

在图3、图4所示的例子中，如在后述的制造方法的说明中使用的图14中详细地表示那样，第1层叠部100a具有具备下层部100aL和上层部100aU的2个层级的层级构造。

下层部100aL构成由电极层70和绝缘层72的层叠构造形成的下部层叠体100c。在下部层叠体100c中，设有将下部层叠体100c在第1方向(Z方向)上贯通的下层柱状部LCL1。

上层部100aU构成由电极层70和绝缘层72的层叠构造形成的上部层叠体100d。在上部层叠体100d中，设有将上部层叠体100d在第1方向(Z方向)上贯通的上层柱状部UCL1。

因而，柱状部CL1严格地讲是下层柱状部LCL1和上层柱状部UCL1的堆积构造，在它们的边界部形成有接合部CLJ。

下层柱状部LCL1和上层柱状部UCL1都被形成为距基板10较近侧的直径较小、在远离基板10的方向(Z方向)上直径逐渐变大的柱状。在下层柱状部LCL1和上层柱状部UCL1中，都是在比各自的最上部稍靠下侧(距基板10较近侧)形成有大径部CLM。在下层柱状部LCL1和上层柱状部UCL1中，形成为比这些大径部CLM靠上部侧的直径逐渐变小的柱状。

另外，在以下的说明中，关于形成了下层柱状部LCL1和上层柱状部UCL1的堆积构造的柱状部CL1，在能够作为1个柱状部CL1说明功能及构造的情况下，简称为柱状部CL1，在说明中使用。

基板10例如是硅基板，在该基板10的上表面侧层叠有半导体层10a、源极线10b和半导体层10c。下层柱状部LCL1的底部侧被埋入在半导体层10a、源极线10b和半导体层10c中。

半导体层10a、10c由作为导电材料而在硅等的半导体中添加了杂质的n型硅等构成。作为一例，由磷掺杂多晶硅构成。下层柱状部LCL1的下端部如后述那样一部分的膜被除去，与源极线10b连接。源极线10b由W、WSi等的导电层构成。

在半导体层10c的上表面上设有绝缘层41。在绝缘层41上设有最下层的电极层70。在最上层的电极层70上设有绝缘层42，在该绝缘层42上设有绝缘层43。绝缘层43将柱状部CL1的上端覆盖。

图5A是表示图4中的第1层叠部100a的一部分的放大剖面图。

图5B是图5A中的D－D’剖面图。

柱状部CL1具有层叠膜(存储膜)30、半导体主体20和绝缘性的芯膜50。

半导体主体20在第1层叠部100a内在层叠方向(Z方向)上以管状连续而延伸。层叠膜30设在电极层70与半导体主体20之间，将半导体主体20从外周侧包围。芯膜50设在管状的半导体主体20的内侧。半导体主体20的上端侧经由图3所示的触头Cb及触头V1与位线BL连接。

层叠膜30具有隧道绝缘膜31、电荷蓄积膜(电荷蓄积部)32和阻断绝缘膜33。在半导体主体20与电极层70之间，从半导体主体20侧起依次设有隧道绝缘膜31、电荷蓄积膜32及阻断绝缘膜33。电荷蓄积膜32设在隧道绝缘膜31与阻断绝缘膜33之间。在柱状部CL1中，从其轴心侧到其外周侧，依次配置有芯膜50、半导体主体20、隧道绝缘膜31、电荷蓄积膜32、阻断绝缘膜33。

在半导体主体20的下端部侧与源极线10b相接的区域中，隧道绝缘膜31、电荷蓄积膜32、阻断绝缘膜33的一部分被除去。由此，半导体主体20的侧面的一部分与源极线10b直接连接。

半导体主体20、层叠膜30及电极层70构成存储单元MC。存储单元MC具有电极层70隔着层叠膜30将半导体主体20的周围包围的纵型晶体管构造。

在纵型晶体管构造的存储单元MC中，半导体主体20例如是硅的沟道体，电极层70作为控制栅极发挥功能。电荷蓄积膜32作为储存从半导体主体20注入的电荷的数据存储层发挥功能。

实施方式的半导体存储装置是能够以电的方式自由地进行数据的删除/写入、即使将电源切断也能够保持存储内容的非易失性半导体存储装置。

存储单元MC例如是电荷捕获型的存储单元。电荷蓄积膜32是在绝缘性的膜中具有多个捕获电荷的捕获部位(trap site)的结构，例如包括硅氮化物膜。或者，电荷蓄积膜32也可以是由绝缘体将周围包围的、具有导电性的浮动栅极。

隧道绝缘膜31当电荷从半导体主体20向电荷蓄积膜32注入时、或当储存在电荷蓄积膜32中的电荷向半导体主体20释放时成为电位势垒。隧道绝缘膜31例如包括硅氧化物膜。

阻断绝缘膜33防止蓄积在电荷蓄积膜32中的电荷向电极层70释放。此外，阻断绝缘膜33防止从电极层70向柱状部CL1的电荷的反向隧穿Back-Tunneling)效应。

阻断绝缘膜33具有第1阻断膜34和第2阻断膜35。第1阻断膜34例如是硅氧化物膜。第2阻断膜35是介电常数比该硅氧化物膜高的金属氧化物膜。作为该金属氧化物膜，例如可以举出铝氧化物膜、锆氧化物膜、铪氧化物膜。

第1阻断膜34设在电荷蓄积膜32与第2阻断膜35之间。第2阻断膜35设在第1阻断膜34与电极层70之间。

第2阻断膜35也设在电极层70与绝缘层72之间。第2阻断膜35沿着电极层70的上表面、下表面及层叠膜30侧的侧面连续地形成。第2阻断膜35在第1层叠部100a的层叠方向上不连续而分离。

此外，也可以在电极层70与绝缘层72之间不形成第2阻断膜35，而将第2阻断膜35沿着第1层叠部100a的层叠方向连续地形成。或者，阻断绝缘膜33也可以是沿着第1层叠部100a的层叠方向连续的单层膜。

此外，也可以在第2阻断膜35与电极层70之间或者绝缘层72与电极层70之间形成金属氮化物膜。该金属氮化物膜例如是氮化钛膜，可以作为阻挡金属、密接层、电极层70的种子金属发挥功能。

如图3所示，在第1层叠部100a的上层部(柱状部CL1的上端部)设有漏极侧选择晶体管STD。在第1层叠部100a的下层部(柱状部CL1的下端部)100aL设有源极侧选择晶体管STS。至少最上层的电极层70作为漏极侧选择晶体管STD的控制栅极发挥功能。至少最下层的电极层70作为源极侧选择晶体管STS的控制栅极发挥功能。

在这些漏极侧选择晶体管STD与源极侧选择晶体管STS之间，设有多个存储单元MC。多个存储单元MC、漏极侧选择晶体管STD及源极侧选择晶体管STS经由柱状部CL1的半导体主体20被串联连接，构成1个存储器串。该存储器串在相对于XY面平行的面方向上例如交错配置，在X方向、Y方向及Z方向上三维地设有多个存储单元MC。

接着，对狭缝部(分离部)60进行说明。如图2及图4所示，狭缝部60具有绝缘膜63。另外，在图3中省略了绝缘膜63的图示。

绝缘膜63在X方向及Z方向上展开。例如，如图4所示，绝缘膜63设置为，与第1层叠部100a邻接而在Z方向上延伸，达到半导体层10a的上部侧。

如之前说明的那样，图4所示的柱状部CL1的半导体主体20的下端部与基板10的半导体层10a相接。在半导体层10a之上设有源极线10b。

数据的写入动作及读出动作对连接在某个串单元200的某个字线WL上的存储单元MC的晶体管统一地进行。

接着，对设有梯级部2的梯级区域的构造进行说明。

图6是图2的B－B’剖面图。

图7是图2的C－C’剖面图。

层叠体100及狭缝部60从单元阵列区域在X方向上延伸到梯级区域。如图2所示，在梯级区域中，狭缝部60将梯级部2的第2层叠部100b在Y方向上分离为多个串单元200。

如图6所示，第2层叠部100b的多个电极层70具有沿着X方向形成阶差并以梯级状排列的多个台阶部70a。由多个台阶部70a形成梯级部2。在台阶部70a的上方，上层的全部的电极层70及绝缘层72被除去而不残留，关于各个电极层70，上方的层的电极层70在该台阶部70a的上方不重叠。

第2层叠部100b的多个绝缘层72的一部分也被加工为梯级状，多个绝缘层72具有沿着X方向形成阶差并以梯级状排列的多个台阶部72a。电极层70的台阶部70a被层叠在绝缘层72的台阶部72a之上。

在梯级部2之上设有绝缘层45。绝缘层45将梯级部2的阶差填埋，将第2层叠部100b与第1层叠部100a之间的阶差消除或使其缓和。绝缘层45是含有氧化硅作为主成分的硅氧化物层。

在绝缘层45上设有绝缘层43。绝缘层43是与绝缘层45相同的例如硅氧化物层。

在绝缘层45内以及绝缘层45的下方的第2层叠部100b内，设有在层叠体100的层叠方向(Z方向)上延伸的多个柱状体CL3。在第2层叠部100b的电极层70的台阶部70a的上方，由于上层的电极层70及绝缘层72全部被除去，所以柱状体CL3的侧面中的在绝缘层45内延伸的柱状体CL3部分的侧面不与上层的电极层70相接而与电极层70隔开。

如图2所示，在1个台阶部70a处配置有至少1个柱状体CL3。在图2所示的例子中，在1个台阶部70a处配置有例如4个柱状体CL3。

在本实施方式中，如在后述的制造方法的说明中使用的图14中详细地表示那样，第2层叠部100b具有具备下层部100bL和上层部100bU的2个层级的层级构造。

下层部100bL具有由电极层70和绝缘层72的重复构造形成的下部层叠体100e。设有将下部层叠体100e在第1方向(Z方向)上贯通的下层柱状体LCL3。

上层部100bU具有由电极层70和绝缘层72的重复构造形成的上部层叠体100f。设有将上部层叠体100f和其上方的绝缘层45在第1方向(Z方向)上贯通的上层柱状体UCL3。在本实施方式中，柱状体CL3是下层柱状体LCL3和上层柱状体UCL3的堆积构造，在它们的边界部形成有接合部CLJ。

柱状体CL3具有与之前说明的柱状部CL1类似构造。

下层柱状体LCL3及上层柱状体UCL3都是大致圆柱状。构成下层柱状体LCL3或上层柱状体UCL3的多个膜中，没有形成电荷蓄积膜32的部分不同。

即，下层柱状体LCL3及上层柱状体UCL3从它们的轴心侧到它们的外周侧，依次配置有空洞部V、芯膜50、半导体主体20、隧道绝缘膜31、阻断绝缘膜33。

关于构成下层柱状体LCL3的芯膜50、半导体主体20、隧道绝缘膜31、阻断绝缘膜33，由与构成下层柱状部LCL1的芯膜50、半导体主体20、隧道绝缘膜31、阻断绝缘膜33分别相同的材料形成。

关于构成上层柱状体UCL3的芯膜50、半导体主体20、隧道绝缘膜31、阻断绝缘膜33，由与构成上层柱状部UCL1的芯膜50、半导体主体20、隧道绝缘膜31、阻断绝缘膜33分别相同的材料形成。

在图6所示的截面的情况下，柱状体CL3将绝缘层45及绝缘层45之下的第2层叠部100b贯通而达到基板10的导电层10a。柱状体CL3将台阶部70a贯通。多个柱状体CL3的Z方向的长度大致相等。

如图2及图7所示，在台阶部70a上设有接触部91。在1个台阶部70a配置有至少1个接触部91。与多个台阶部70a对应地，在梯级部2上设有多个接触部91。

接触部91是大致圆柱状的导电体。接触部91是金属体，例如含有钨或钼作为主成分。

接触部91在绝缘层45内在层叠体100的层叠方向上延伸，与台阶部70a连接。接触部91的周围被绝缘层45包围。

接触部91与未图示的上层配线连接。该上层配线与例如形成在基板10的正面的控制电路电连接。经由接触部91及台阶部70a对存储单元阵列1的各层的电极层70的电位进行控制。

在图2所示的实施方式中，在1个台阶部70a中，在1个接触部91的周围配置有4个柱状体CL3。

接触部91的直径比梯级区域的柱状体CL3的直径以及存储单元阵列1的柱状部CL1的直径大。存储单元阵列1的多个柱状部CL1比梯级区域的多个柱状体CL3更密地配置。

另外，梯级区域的台阶部70a从第2层叠部100b的最下层的电极层70到最上层的电极层70依次形成。因而，根据表示哪个位置的台阶部70a的截面，台阶部70a经过图6和图7所示的柱状体CL3的Z方向(严格地讲是下层柱状体LCL3和上层柱状体UCL3的Z方向)的哪个位置是不同的。图6和图7为了方便而显示了在台阶部70a之上存在某种程度的厚度的绝缘层45的位置的截面。但是，在显示最上层的台阶部70a的截面的情况下，将形成在台阶部70a之上的绝缘层45显示为比图6、图7所示的绝缘层薄。此外，在显示最下层的台阶部70a的截面的情况下，将形成在台阶部70a之上的绝缘层45显示为比图6、图7所示的绝缘层厚。

在形成于绝缘层43上的未图示的抗蚀剂膜上通过光刻法形成孔图案，该孔图案从抗蚀剂膜直接或经由掩模层被转印到绝缘层43及绝缘层45上，形成接触孔。在该接触孔内形成接触部91。

<狭缝部的形成>

如果为了尽可能减小梯级区域的面积而减小狭缝部60和柱状体CL3的间隔，则根据相对于抗蚀剂膜的光刻精度，有可能有分离部形成用的狭缝偏移到与柱状体CL3重叠的位置的情况。此外，在减小了狭缝部60和柱状体CL3的间隔的情况下，有可能有狭缝的一部分与柱状体CL3干涉的情况。

对于上述的情况，以下基于图8～图13进行说明。

图8表示在形成狭缝部60的计划位置的邻接位置(接近位置)形成有梯级区域的柱状体CL3的情况下的截面的一例。

图8表示形成分离部形成用的狭缝ST、关于电极层70和层叠于电极层70上的牺牲层通过经由狭缝ST的蚀刻仅将牺牲层去除而形成空隙44的状态。在此状态下，成为夹着空隙44层叠有多个电极层70的状态。在该状态下，柱状体CL3支承着梯级区域中的电极层70的层叠体的载荷。

在图8所示的结构的狭缝ST中，可以想到通过蚀刻而其上部侧以隆起的方式变形、在狭缝ST的上部侧形成大径部BH的情况。

在图8中表示了该大径部BH与柱状体CL3干涉的状态。在图8中，表示在蚀刻后大径部BH扩展以包含柱状体CL3的一部分、并且穿过上层柱状体UCL3的阻断绝缘膜33、隧道绝缘膜31和半导体主体20而达到芯膜50的状态。

在本实施方式中，上层柱状体UCL3具备空隙V、芯膜50、半导体主体20、隧道绝缘膜31、阻断绝缘膜33。因此，在形成狭缝ST后，假设它们的某个在狭缝ST侧露出，通过随后进行的工序不发生配线泄漏的问题。另外，关于不发生配线泄漏的问题的情况，以下与制造方法相关联而进行说明。

之前基于图5A、图5B等说明的柱状部CL1具有半导体主体20、隧道绝缘膜31、电荷蓄积膜32和阻断绝缘膜33，柱状部CL1与电极层70一起构成存储单元MC。存储单元MC呈电极层70夹着多个膜将半导体主体20的周围包围的纵型晶体管的构造。

在制造存储单元阵列1的工序中，在将上述的牺牲层除去后，为了在单元阵列区域中生成的空隙44的一部分处形成作为控制栅极发挥功能的图5A所示的电极层70，进行在空隙的一部分中将金属替换的置换工序。

在电极层70的形成中，使用含有钨的钨层等的金属层，而在该置换工序中，在上述的狭缝ST与上层柱状体UCL3的一部分缓冲的情况下，可以考虑根据上层柱状体UCL3的构造而发生问题的情况。

例如，如图9所示，研究假如上层柱状体UCL3从其轴心侧到其外周侧依次配置有芯膜50、半导体主体20、隧道绝缘膜31、电荷蓄积膜32、阻断绝缘膜33的构造。在图9所示的结构中，电荷蓄积膜32在狭缝ST内露出。于是，在上述的置换工序中，有可能电荷蓄积膜32的一部分被替换为钨层等的金属层。

在电荷蓄积膜32的一部分被替换为金属层的情况下，由于在与上层柱状体UCL3的下方相连的下层柱状体LUCL3的周围层叠有多层电极层70，所以有可能在下层柱状体LUCL3的周围层叠有多层的电极层70彼此之间引起配线泄漏。

对于这一点，如图8所示，如果是依次配置有芯膜50、半导体主体20、隧道绝缘膜31、阻断绝缘膜33的上层柱状体UCL3，则由于除去了电荷蓄积膜32，所以在置换工序中也不发生向金属层的替换。即，通过进行置换工序前的选择氧化，在狭缝ST的底部周围形成氧化物膜49的情况下，通过将在狭缝ST中露出的半导体主体20氧化而形成氧化层51，能够防止随后的置换工序中的半导体主体20向金属层的替换。

根据本实施方式，能够容许狭缝ST与柱状体CL3的位置的重叠、即分离部60与柱状部CL3的接触。这能够实现分离部60与柱状体CL3之间的距离的缩小，使配置它们的1个台阶部70a的面积变小。这带来具备存储单元MC1的半导体存储装置的芯片尺寸的缩小。

接着，对将柱状体CL3具备芯膜50、半导体主体20、隧道绝缘膜31和阻断绝缘膜33而构成的情况下得到的其他效果进行说明。

图10～图14是为了方便而假定为将梯级区域的柱状体CL3和单元阵列区域的柱状部CL1邻接配置、并且并列地描绘的局部剖面图。此外，图10～图13由于表示上述的置换工序之前的阶段的第1层叠部100a和第2层叠部11b，所以是层叠有电极层72和牺牲层73的状态。

此外，在图10的右侧一半表示的状态是在单元阵列区域中形成图4所示的源极线10b的前阶段，所以对于形成有源极线10b的区域，形成有埋入在上下较薄的半导体层10d、10e中的状态的由SiN构成的绝缘层10f。

单元阵列区域的第1层叠部100a从其底部侧到上部侧具有电极层70和绝缘层72的重复层叠构造。相对于此，在梯级区域的第2层叠部100b，根据设想的是以梯级状形成了多个台阶部中的哪个台阶部70a，台阶部上方的绝缘层45的厚度发生变化。因此，图10～图14所示的截面构造设想在最上层位置的台阶部70a设置的柱状体CL3而显示在各图中。

如图14所示，柱状部CL1由下层柱状部LCL1和上层柱状部UCL1的堆积结构构成，柱状体CL3由下层柱状体LCL3和上层柱状体UCL3的堆积结构构成。

如图10所示，在层叠体100上形成有用来形成下层柱状部LCL1和上层柱状部UCL1的存储孔MH。此外，在第2层叠部100b形成有用来形成下层柱状体LCL3和上层柱状体UCL3的梯级区域孔HR。

如图10所示，在存储孔MH的内表面和梯级区域孔HR的内表面，形成阻断绝缘膜33和电荷蓄积膜32。

接着，如图11所示，用布图膜PF将存储孔MH的开口部覆盖。接着，通过化学蚀刻或离子束蚀刻等的方法，如图12所示那样将没有被布图膜PF覆盖的区域的电荷蓄积膜32除去。

接着，如图13所示那样将布图膜PF除去，使存储孔MH的开口部和梯级区域孔HR的开口部露出。这里，在第1层叠部100a的最上层与第2层叠部100b的最上层之间产生电荷蓄积膜32的膜厚量的微小阶差38。

接着，通过如图14所示那样将隧道绝缘膜31、半导体主体20、芯膜50依次成膜，能够得到具备柱状部CL1和柱状体CL3的结构。即，能够在存储孔MH内形成具有下层柱状部LCL1和上层柱状部UCL1的柱状部CL1。此外，能够在梯级区域孔HR内形成具有下层柱状体LCL3和上层柱体UCL3的柱状体CL3。

接着，设想与图10～图14所示的情况同样的部分截面，对将梯级区域的柱状体CL3用氧化硅构成的情况进行说明。

图15～图18是为了方便而将梯级区域的柱状体CL3与单元阵列区域的柱状部CL1假定为邻接并且并列地描绘的情况下的局部剖面图。

如图15所示，在存储孔MH的内表面和梯级区域孔HR的内表面上形成阻断绝缘膜33。此外，用布图膜PF将存储孔MH的开口部覆盖。

接着，如图16所示，在梯级区域孔HR中填充氧化硅。如果形成将梯级区域孔HR的大部分填埋的量的氧化硅的膜，则在梯级区域的第2层叠部100b之上和布图膜PF之上附着相当厚度的氧化硅层46。

接着，如图17所示那样，通过湿式蚀刻进行回蚀(etch-back)。通过回蚀，将梯级区域的第2层叠部100b之上的氧化硅层46除去，然后将布图膜PF除去。另外，通过由上述湿式蚀刻进行的回蚀，在由布图膜PF覆盖的区域的最上层和没有覆盖的区域的最上层必然产生阶差47。

然后，如图18所示，在存储孔MH的内部，形成具有下层柱状部LCL1和上层柱状部UCL1的柱状部CL1。只要在它们的形成中依次进行电荷蓄积膜32、隧道绝缘膜31、半导体主体20、芯膜50等的成膜即可。图18表示进行之前说明的置换工序而将牺牲层73替换为导电层72之后的状态。

通过采用图18所示的构造，能够形成在梯级区域孔HR中填充有氧化硅的柱状体47A。但是，由氧化硅构成的柱状体47A由于通过之前说明的方法而强度变得比图14所示的柱状体CL3低，所以梯级区域的多个电极层70容易挠曲，在梯级区域中发生陷入。例如，在如图8所示那样将牺牲层除去而形成了多个空隙44的情况下，在对其余的多个绝缘层72进行支承的情况下，在多个绝缘层72的重量下，柱状体47A挠曲，在绝缘层72的层叠物容易发生陷入。

为此，在图18所示的构造中，在单元阵列区域的第1层叠部100a的最上层与梯级区域的第2层叠部100b的最上层之间容易发生较大的阶差48。此外，由于对于该阶差48还加上了在之前的回蚀时产生的阶差47，所以在图18所示的结构中，在单元阵列区域的第1层叠部100a的最上层与梯级区域的第2层叠部100b的最上层之间产生的阶差48变大。

该阶差48使在后工序的各种成膜后施以化学机械研磨(CMP：chemicalmechanical polishing)等使上表面平坦化的情况下的离差变大，有可能成为加工精度下降的原因。

与此形成对比的是，在由基于图10～图14说明的制造方法产生的构造中，如图12、图13所示那样在单元阵列区域的第1层叠部100a的最上层和梯级区域的第2层叠部100b的最上层产生微小阶差38。但是，由于微小阶差38相当于仅将电荷蓄积膜32除去的阶差，所以微小阶差38远比之前的阶差48小。

由此，在具备基于图8、图14说明的柱状体CL3的构造中，能够减小单元阵列区域的第1层叠部100a的最上层与梯级区域的第2层叠部100b的最上层的阶差。因此，即使是在单元阵列区域的第1层叠部100a之上和梯级区域的第2层叠部100b之上形成有其他的配线层的情况，在各层的平坦化方面也没有障碍，有利于最上层的平坦化。

图19表示在形成狭缝部60的计划位置的邻接位置(接近位置)处形成有梯级区域的柱状体CL3的情况下的截面的一例。

图19表示将分离部形成用的狭缝ST通过反应离子蚀刻(RIE)形成到半导体层10c的表面位置的状态。图19表示梯级区域的下层区域的截面。

在此状态下，可以想到有狭缝ST的大径部BH扩展以包含柱状体CL3的一部分，并且产生穿过上层柱状体UCL3的阻断绝缘膜33、隧道绝缘膜31和半导体主体20而达到芯膜50的状态的情况。

即使在产生了该构造的情况下，由于在形成狭缝部60的情况下的后工序中有将硅层氧化的工序，所以狭缝ST侧的各膜受氧化保护。

由此，与在图8所示的构造中说明的情况同样，不产生将在狭缝ST侧露出的部分用金属层替换的问题。

此外，与在图8所示的构造中说明的情况同样，在图19的构造中不发生在图17、图18所示的构造中发生的陷入或较大的阶差的问题。

图20表示在形成狭缝部60的计划的接近位置处形成有梯级区域的柱状体CL3的情况下的截面的另一例。

图20表示在通过反应离子蚀刻形成分离部形成用的狭缝ST后、通过蚀刻形成到半导体层10a的内部侧的状态。图20表示梯级区域的下层区域的截面。

在此状态下，可以想到狭缝ST的大径部BH扩展以包含柱状体CL3的一部分，并且产生穿过上层柱状体UCL3的阻断绝缘膜33、隧道绝缘膜31和半导体主体20达到芯膜50的状态的情况。

即使在产生了该构造的情况下，也由于在形成狭缝部60的情况下的后工序中在狭缝ST的内表面上形成绝缘层52，所以能够对在狭缝ST侧露出的膜进行保护。该绝缘膜52为了在进行形成源极线10c的工艺的情况下保护有可能在狭缝ST的内面侧露出的层叠膜而设置。

由此，与在图8所示的构造中说明的情况同样，不发生将在狭缝ST侧露出的部分用金属层替换的问题。

此外，与在图8所示的构造中说明的情况同样，在图20的构造中不发生在图17、图18所示的构造中发生的陷入及大的阶差的问题。

标号说明

1…存储单元阵列；2…梯级部；10…基板；10a…半导体层；10b…源极线；10c…半导体层；20…半导体主体；30…层叠膜；31…隧道绝缘膜；32…电荷蓄积膜(电荷蓄积部)；33…阻断绝缘膜；34…第1阻断膜；35…第2阻断膜；43；45…绝缘层；50…芯膜；60…分离部；63…绝缘膜；70…电极层；70a…台阶部；72…绝缘层；100…层叠体；100a…第1层叠部；100b…第2层叠部；100c…下部层叠体；100d…上部层叠体；200…串单元；MC…存储单元；CL1…柱状部；LCL1…下层柱状部；UCL1…上层柱状部；CL3…柱状体；LCL3…下层柱状体；UCL3…上层柱状体；BL…位线；SL…源极线。

Claims (7)

1.一种半导体存储装置，其特征在于，

具备：

基底层；

层叠体，设在上述基底层上，具有夹着绝缘体在第1方向上层叠的多个电极层，上述多个电极层具有具备形成阶差而以梯级状排列的多个台阶部的梯级部；

柱状部，具有在上述层叠体内在上述第1方向上延伸的半导体主体以及设在上述半导体主体与上述电极层之间的电荷蓄积部；

绝缘层，设在上述多个台阶部之上；

多个柱状体，在上述第1方向上延伸，设在上述绝缘层内；以及

狭缝部，在上述第1方向及与上述第1方向交叉且与上述基底层平行的第2方向上延伸，在上述梯级部的与上述第1方向及上述第2方向交叉的第3方向上以规定的间隔设置，将上述层叠体分割为多个串单元；

与上述狭缝部邻接的柱状体具有从轴心侧到外周侧依次形成的芯膜、半导体主体、隧道绝缘膜和阻断绝缘膜，在上述隧道绝缘膜与上述阻断绝缘膜之间不具有电荷蓄积膜。

2.如权利要求1所述的半导体存储装置，其特征在于，

上述柱状部具备从轴心侧朝向外周侧依次形成的芯膜、半导体主体、隧道绝缘膜、电荷蓄积膜和阻断绝缘膜。

3.如权利要求1所述的半导体存储装置，其特征在于，

上述串单元在上述层叠体的上述台阶部处具备多个上述柱状体，在上述层叠体的上述台阶部以外的部分处具备多个上述柱状部。

4.如权利要求1所述的半导体存储装置，其特征在于，

上述阻断绝缘膜具有第1阻断膜和第2阻断膜。

5.如权利要求1所述的半导体存储装置，其特征在于，

上述层叠体具有将上述电极层和上述绝缘层层叠而成的下部层叠体、以及将上述电极层和上述绝缘层层叠而成的上部层叠体。

6.如权利要求1所述的半导体存储装置，其特征在于，

上述层叠体具有将上述电极层和上述绝缘层层叠而成的下部层叠体、以及将上述电极层和上述绝缘层层叠而成的上部层叠体；

上述柱状部具有形成在上述下部层叠体中的下层柱状部和设在上述上部层叠体中的上层柱状部。

7.如权利要求1所述的半导体存储装置，其特征在于，

上述层叠体具有将上述电极层和上述绝缘层层叠而成的下部层叠体、以及将上述电极层和上述绝缘层层叠而成的上部层叠体；

上述柱状体具有形成在上述下部层叠体中的下层柱状体和设在上述上部层叠体中的上层柱状体。

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