CN114203712A - 半导体存储装置 - Google Patents

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CN114203712A CN202110250478.XA CN202110250478A CN114203712A CN 114203712 A CN114203712 A CN 114203712A CN 202110250478 A CN202110250478 A CN 202110250478A CN 114203712 A CN114203712 A CN 114203712A
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岩崎太一
松浦修武
广津佑
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Abstract

实施方式的半导体存储装置包含衬底(20)、源极线(SL)、多个字线(WL)、柱(MP)、外周导电体层(62)、下层导电体层(73)、及第1接点(C3L)。源极线(SL)在核心区域(MA)中设置在衬底(20)的上方。柱(MP)的底部到达源极线(SL)，与多个字线(WL)的交叉部分分别作为存储单元发挥功能。外周导电体层(62)在第1区域(WR)中包含在具备源极线(SL)的第1层中，且以包围核心区域(MA)的方式设置。下层导电体层(73)在第1区域(WR)中包含在第2层(D2)中。第1接点(C3L)在第1区域(WR)以包围核心区域(MA)的方式设置在下层导电体层(73)之上，上端包含在第1层中，且与外周导电体层(62)电连接。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2020-156717号(申请日：2020年9月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式主要涉及一种半导体存储装置。
背景技术
已知有一种能够非易失地存储数据的NAND(not and，与非)型闪速存储器。
发明内容
实施方式提供一种能够提升良率的半导体存储装置。
半导体存储装置的衬底具有核心区域及第1区域。第1区域以包围核心区域外周的方式设置。源极线在核心区域设置在衬底的上方。多个字线在核心区域设置在源极线的上方。多个字线在与衬底的表面交叉的第1方向上相互分开地设置。柱在核心区域中在第1方向上延伸。柱的底部到达源极线。柱与字线的交叉部分作为存储单元发挥功能。外周导电体层在第1区域以包围核心区域的方式设置。外周导电体层包含在具备源极线的第1层中。下层导电体层设置在第1区域。下层导电体层包含在第1层与衬底之间的第2层中。第1接点在第1区域以包围核心区域的方式设置在下层导电体层之上。第1接点的上端包含在第1层中。第1接点与外周导电体层电连接。
附图说明
图1是表示第1实施方式的半导体存储装置的整体构成的一例的框图。
图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。
图3是表示第1实施方式的半导体存储装置的平面布局的一例的俯视图。
图4是表示第1实施方式的半导体存储装置的核心区域中的平面布局的一例的俯视图。
图5是表示第1实施方式的半导体存储装置的存储器区域中的平面布局的一例的俯视图。
图6是表示第1实施方式的半导体存储装置的存储器区域中的截面构造的一例且沿着图5的VI-VI线的剖视图。
图7是表示第1实施方式的半导体存储装置中的存储柱的截面构造的一例且沿着图6的VII-VII线的剖视图。
图8是表示第1实施方式的半导体存储装置的引出区域及接点区域中的平面布局的一例的俯视图。
图9是表示第1实施方式的半导体存储装置的引出区域及接点区域中的截面构造的一例且沿着图8的IX-IX线的剖视图。
图10是表示第1实施方式的半导体存储装置中的密封部件及导电部的平面布局的一例的俯视图。
图11是表示第1实施方式的半导体存储装置的接点区域及壁区域中的截面构造的一例且沿着图10的XI-XI线的剖视图。
图12是表示第1实施方式的半导体存储装置的壁区域中的截面构造的一例且沿着图10的XII-XII线的剖视图。
图13是表示第1实施方式的半导体存储装置的制造方法的一例的流程图。
图14是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图15是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图16是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图17是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图18是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图19是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图20是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图21是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图22是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图23是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图24是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图25是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图26是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图27是表示第1实施方式的比较例的半导体存储装置的制造中途的截面构造的一例的剖视图。
图28是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图29是表示第2实施方式的半导体存储装置的接点区域及壁区域中的截面构造的一例的剖视图。
图30是表示第2实施方式的半导体存储装置的制造方法的一例的流程图。
图31是表示第2实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图32是表示第2实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图33是表示第2实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图34是表示第2实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图35是表示第2实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图36是表示第2实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图37是表示第2实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图38是表示第2实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图39是表示第2实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图40是表示第2实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图41是表示第3实施方式的半导体存储装置中的密封部件及导电部的平面布局的一例的俯视图。
图42是表示第3实施方式的半导体存储装置的接点区域及壁区域中的截面构造的一例且沿着图41的XXXXII-XXXXII线的剖视图。
图43是表示第3实施方式的半导体存储装置的制造方法的一例的流程图。
图44是表示第3实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图45是表示第3实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图46是表示第3实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图47是表示第3实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图48是表示第3实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图49是表示第3实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图50是表示第3实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图51是表示第3实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图52是表示第3实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图53是表示第3实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。
图54是表示适用第1变化例的第1实施方式的半导体存储装置的接点区域及壁区域中的截面构造的一例的剖视图。
图55是表示适用第2变化例的第1实施方式的半导体存储装置的接点区域及壁区域中的截面构造的一例的剖视图。
图56是表示适用第2变化例的第2实施方式的半导体存储装置的接点区域及壁区域中的截面构造的一例的剖视图。
图57是表示适用第3变化例的第1实施方式的半导体存储装置中的密封部件及导电部的平面布局的一例的俯视图。
图58是表示适用第3变化例的第1实施方式的半导体存储装置的接点区域及壁区域中的截面构造的一例且沿着图57的LVIII-LVIII线的剖视图。
图59是表示适用第3变化例的第3实施方式的半导体存储装置中的密封部件及导电部的平面布局的一例的俯视图。
图60是表示适用第3变化例的第3实施方式的半导体存储装置的接点区域及壁区域中的截面构造的一例且沿着图59的LX-LX线的剖视图。
图61是表示适用第4变化例的第3实施方式的半导体存储装置中的密封部件及导电部的平面布局的一例的俯视图。
图62是表示适用第4变化例的第3实施方式的半导体存储装置的接点区域及壁区域中的截面构造的一例且沿着图61的LXII-LXII线的剖视图。
图63是表示适用第4变化例的第3实施方式的半导体存储装置的壁区域中的截面构造的一例且沿着图61的LXIII-LXIII线的剖视图。
图64是表示适用第4变化例的第3实施方式的半导体存储装置的壁区域中的截面构造的一例的剖视图。
图65是表示适用第4变化例的第2实施方式的半导体存储装置的接点区域及壁区域中的截面构造的一例的剖视图。
图66是表示适用第5变化例的第1实施方式的半导体存储装置的存储器区域中的截面构造的一例的剖视图。
图67是表示第1实施方式的半导体存储装置的接点区域及壁区域中的截面构造的一例的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示用来实现发明的技术思想的装置或方法。附图是示意图或概念图，各附图的尺寸及比率等未必与实际情况相同。本发明的技术思想并非由构成要素的形状、构造、配置等特定出。
另外，在以下说明中，对于具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的文字后的数字用于通过包含相同文字的参照符号进行参照，且将具有同样构成的要素彼此区分。在无需将由包含相同文字的参照符号表示的要素彼此进行区分的情况下，这些要素分别通过仅包含文字的参照符号进行参照。
[1]第1实施方式
以下，对第1实施方式的半导体存储装置1进行说明。
[1-1]半导体存储装置1的构成
[1-1-1]半导体存储装置1的整体构成
图1是表示第1实施方式的半导体存储装置1的构成例的框图。半导体存储装置1是能够非易失地存储数据的NAND型闪速存储器，能够通过外部的存储器控制器2来进行控制。
如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15以及感测放大器模块16。
存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够非易失地存储数据的多个存储单元的集合，例如用作数据的抹除单元。此外，在存储单元阵列10中设置多个位线及多个字线。各存储单元例如与1个位线及1个字线建立关联。下文将对存储单元阵列10的详细构成进行叙述。
指令寄存器11保存半导体存储装置1从存储器控制器2接收的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、抹除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd及列地址CAd。例如，区块地址BAd、页地址PAd及列地址CAd分别用于选择区块BLK、字线及位线。
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于指令寄存器11中所保存的指令CMD控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读出动作、写入动作、抹除动作等。
驱动器模块14产生读出动作、写入动作、抹除动作等中所使用的电压。而且，驱动器模块14例如基于地址寄存器12中所保存的页地址PAd，向对应于所选择字线的信号线施加所产生的电压。
行解码器模块15基于地址寄存器12中所保存的区块地址BAd，选择所对应的存储单元阵列10内的1个区块BLK。而且，行解码器模块15例如将施加于与所选择的字线对应的信号线的电压传送到所选择的区块BLK内所选择的字线。
感测放大器模块16在写入动作中，根据从存储器控制器2接收的写入数据DAT，将所需电压施加到各位线。此外，感测放大器模块16在读出动作中，基于位线的电压判定存储单元中所存储的数据，并将判定结果作为读出数据DAT传送到存储器控制器2。
以上所说明的半导体存储装置1及存储器控制器2也可以通过它们的组合构成1个半导体装置。作为这种半导体装置，例如可以列举如SDTM卡的存储卡、或SSD(solid statedrive，固态驱动器)等。
[1-1-2]存储单元阵列10的电路构成
图2是表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成的一例的电路图。图2表示出存储单元阵列10所包含的多个区块BLK中的1个区块BLK。如图2所示，区块BLK例如包含5个串单元SU0～SU4。
各串单元SU包含分别与位线BL0～BLm(m为1以上的整数)建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2。各存储单元晶体管MT包含控制栅极及电荷储存层，非易失地保存数据。选择晶体管ST1及ST2分别用于各种动作时的串单元SU的选择。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接于与其建立关联的位线BL。选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接于源极线SL。
在同一区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。串单元SU0内的多个选择晶体管ST1的栅极连接于选择栅极线SGD0。串单元SU1内的多个选择晶体管ST1的栅极连接于选择栅极线SGD1。串单元SU2内的多个选择晶体管ST1的栅极连接于选择栅极线SGD2。串单元SU3内的多个选择晶体管ST1的栅极连接于选择栅极线SGD3。串单元SU4内的多个选择晶体管ST1的栅极连接于选择栅极线SGD4。多个选择晶体管ST2的栅极连接于选择栅极线SGS。
对位线BL0～BLm分别分配不同的列地址。各位线BL在多个区块BLK间由被分配了同一列地址的NAND串NS共用。字线WL0～WL7分别针对每个区块BLK设置。源极线SL例如在多个区块BLK间共用。
在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为单元组件CU。例如，包含分别存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量定义为“1页数据”。单元组件CU根据存储单元晶体管MT存储的数据的比特数，能够具有2页数据以上的存储容量。
另外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各区块BLK所包含的串单元SU的个数、或各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数分别可以是任意个数。
[1-1-3]存储单元阵列10的构造
以下，对实施方式的半导体存储装置1所具备的存储单元阵列10的构造的一例进行说明。另外，在以下所参照的附图中，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于相对于用于形成半导体存储装置1的半导体衬底20的表面的铅直方向。在俯视图中，适当添加影线以便易于理解图。俯视图中所添加的影线未必与添加了影线的构成要素的素材或特性相关。剖视图中，适当省略构成的图示以便易于理解图。
(半导体存储装置1的平面布局)
图3是表示第1实施方式的半导体存储装置1的平面布局的一例的俯视图。如图3所示，半导体存储装置1的平面布局例如分为核心区域CR、壁区域WR、切断区域KR、接点区域C3T及端部区域ER。
核心区域CR例如为设置在半导体衬底20的中央部的矩形区域。在核心区域CR配置存储单元阵列10。核心区域CR可以配置为任意形状且配置在任意区域。在半导体存储装置1包含多个存储单元阵列10的情况下，半导体存储装置1也可以具备多个核心区域CR。
壁区域WR是以包围核心区域CR外周的方式设置的四角环状区域。在壁区域WR配置下述密封部件ESn及ESp。在半导体衬底20上设置多个核心区域CR的情况下，壁区域WR可以设置为将多个核心区域CR一起包围，也可以针对每个核心区域CR设置。在由壁区域WR包围的区域，配置行解码器模块15或感测放大器模块16等周边电路。周边电路具有与存储单元阵列10重叠配置的部分。
接点区域C3T是壁区域WR与核心区域CR之间的区域。在接点区域C3T，例如配置用来将存储单元阵列10与周边电路之间连接的接点。例如，行解码器模块15经由设置在接点区域C3T的接点，与存储单元阵列10内的配线(字线WL等)电连接。
切断区域KR是以包围壁区域WR外周的方式设置的四角环状区域，与半导体衬底20的最外周相接。在切断区域KR，例如设置在制造半导体存储装置1时使用的对准标记或保护环等。切断区域KR与壁区域WR之间的区域对应于端部区域ER。切断区域KR内的构造体也可以通过针对每个芯片将形成在晶圆上的多个半导体存储装置1切开的切割工序去除。
图4是表示第1实施方式的半导体存储装置1的核心区域CR中的平面布局的一例的俯视图。图4表示出对应于存储单元阵列10所包含的4个区块BLK0～BLK3的区域。如图4所示，核心区域CR例如在X方向上，分割为存储器区域MA以及引出区域HA1及HA2。此外，存储单元阵列10包含多个狭缝SLT及SHE。
存储器区域MA包含多个NAND串NS。存储器区域MA在X方向上由引出区域HA1及HA2夹着。引出区域HA1及HA2分别为用于积层配线(例如字线WL以及选择栅极线SGD及SGS)与行解码器模块15之间的连接的区域。
多个狭缝SLT分别具有沿着X方向延伸设置的部分，并排列在Y方向上。各狭缝SLT在X方向上横穿存储器区域MA以及引出区域HA1及HA2。此外，各狭缝SLT例如具有埋入着绝缘体或板状接点的构造。而且，各狭缝SLT经由该狭缝SLT将相邻的配线(例如字线WL0～WL7以及选择栅极线SGD及SGS)分断。
多个狭缝SHE分别具有沿着X方向延伸设置的部分，并排列在Y方向上。在本例中，在相邻狭缝SLT之间分别配置着4个狭缝SHE。各狭缝SHE在X方向上横穿存储器区域MA，各狭缝SHE的一端包含在引出区域HA1中，另一端包含在引出区域HA2中。此外，各狭缝SHE例如具有埋入着绝缘体的构造。而且，各狭缝SHE经由该狭缝SHE将相邻的配线(至少选择栅极线SGD)分断。
在以上所说明的存储单元阵列10的平面布局中，由狭缝SLT分隔的区域分别对应于1个区块BLK。此外，由狭缝SLT及SHE分隔的区域分别对应于1个串单元SU。而且，在存储单元阵列10中，例如在Y方向上反复配置图4所示的布局。
另外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的平面布局并不限定于以上所说明的布局。例如，配置在相邻狭缝SLT之间的狭缝SHE的数量可以设定为任意数量。形成在相邻狭缝SLT之间的串单元SU的个数可以基于配置在相邻狭缝SLT之间的狭缝SHE的数量进行变更。
(存储器区域MA中的半导体存储装置1的构造)
图5是表示第1实施方式的半导体存储装置1的存储器区域MA中的平面布局的一例的俯视图。图5表示出包含1个区块BLK(即串单元SU0～SU4)的区域。如图5所示，半导体存储装置1在存储器区域MA中，例如进而包含多个存储柱MP、多个接点CV及多个位线BL。此外，各狭缝SLT包含接点LI及间隔件SP。
存储柱MP各自例如作为1个NAND串NS发挥功能。多个存储柱MP在相邻的2个狭缝SLT之间的区域，例如配置为24排锯齿状。而且，例如从纸面上侧数起的第5排存储柱MP、第10排存储柱MP、第15排存储柱MP及第20排存储柱MP上各重叠着1个狭缝SHE。
多个位线BL分别具有在Y方向上延伸设置的部分，并排列在X方向上。各位线BL以在每个串单元SU中与至少1个存储柱MP重叠的方式配置。在本例中，以2个位线BL与1个存储柱MP重叠的方式配置。与存储柱MP重叠的多个位线BL中的1个位线BL与该存储柱MP之间经由接点CV电连接。
例如，省略与狭缝SHE接触的存储柱MP和位线BL之间的接点CV。换句话说，省略与不同的2个选择栅极线SGD相接的存储柱MP和位线BL之间的接点CV。相邻狭缝SLT间的存储柱MP或狭缝SHE等的个数及配置并不限定于使用图5说明的构成，可以适当进行变更。与各存储柱MP重叠的位线BL的数量可以设计为任意数量。
接点LI是具有在X方向上延伸设置的部分的导电体。间隔件SP是设置在接点LI侧面的绝缘体。接点LI由间隔件SP夹着。接点LI和在Y方向上与该接点LI相邻的导电体(例如字线WL0～WL7以及选择栅极线SGD及SGS)之间由间隔件SP隔开及绝缘。间隔件SP例如为氧化膜。
图6是表示第1实施方式的半导体存储装置1的存储器区域MA中的截面构造的一例且沿着图5的VI-VI线的剖视图。如图6所示，半导体存储装置1在存储器区域MA中，例如进而包含半导体衬底20、导电体层21～25、绝缘体层30～37。以下，对存储器区域MA中的半导体存储装置1的构造的详情进行说明。
半导体衬底20例如为P型半导体衬底。在半导体衬底20之上设置绝缘体层30。绝缘体层30包含对应于行解码器模块15或感测放大器模块16等的电路。例如，绝缘体层30可以包含导电体层40～43及接点C0～C2。导电体层40经由栅极绝缘膜设置在半导体衬底20之上。导电体层40作为设置在存储单元阵列10之下的晶体管的栅极电极发挥功能。多个接点C0分别设置在导电体层40之上及半导体衬底20之上。设置在半导体衬底20之上的接点C0连接于设置在半导体衬底20的杂质扩散区域(未图示)。在接点C0之上设置导电体层41。在导电体层41之上设置接点C1。在接点C1之上设置导电体层42。在导电体层42之上设置接点C2。在接点C2之上设置导电体层43。以下，将设置着导电体层41、42及43的配线层分别称为“D0”、“D1”及“D2”。
在绝缘体层30之上设置绝缘体层31。绝缘体层31例如含有氮化硅。绝缘体层31例如抑制在用来形成存储单元阵列10的积层构造的热工序中产生的氢渗入到设置在半导体衬底20之上的晶体管中。绝缘体层31也可以称为阻隔膜。
在绝缘体层31之上设置绝缘体层32。在绝缘体层32之上设置导电体层21。导电体层21例如形成为沿着XY平面扩展的板状，用作源极线SL。导电体层21例如含有掺杂着磷的硅。
在导电体层21之上设置绝缘体层33。在绝缘体层33之上设置导电体层22。导电体层22例如形成为沿着XY平面扩展的板状，用作选择栅极线SGS。导电体层22例如含有钨。
在导电体层22之上交替地积层绝缘体层34及导电体层23。导电体层23例如形成为沿着XY平面扩展的板状。所积层的多个导电体层23从半导体衬底20侧依次分别用作字线WL0～WL7。导电体层23例如含有钨。
在最上层的导电体层23之上设置绝缘体层35。在绝缘体层35之上设置导电体层24。导电体层24例如形成为沿着XY平面扩展的板状，用作选择栅极线SGD。导电体层24例如含有钨。
在导电体层24之上设置绝缘体层36。在绝缘体层36之上设置导电体层25。导电体层25例如形成为在Y方向上延伸的线状，用作位线BL。也就是说，在未图示的区域中，多个导电体层25沿着X方向排列。导电体层25例如含有铜。以下，将设置着导电体层25的配线层称为“M0”。
在导电体层25之上设置缘体层37。绝缘体层37包含用来将存储单元阵列10与行解码器模块15及感测放大器模块16连接的电路等。例如，绝缘体层37可以包含导电体层44及45。导电体层44设置在比导电体层25更靠上层且与导电体层25分开的位置。导电体层45设置在比导电体层44更靠上层且与导电体层44分开的位置。以下，将设置着导电体层44及45的配线层分别称为“M1”及“M2”。
存储柱MP各自沿着Z方向延伸设置，贯通绝缘体层33～35、及导电体层22～24。存储柱MP的底部到达导电体层21。存储柱MP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。存储柱MP与1个导电体层23交叉的部分作为1个存储单元晶体管MT发挥功能。存储柱MP与导电体层24交叉的部分作为选择晶体管ST1发挥功能。
此外，存储柱MP各自例如包含核心部件50、半导体层51、积层膜52。核心部件50沿着Z方向延伸设置。例如，核心部件50的上端包含在比导电体层24更靠上层处，核心部件50的下端包含在设置着导电体层21的配线层。半导体层51覆盖核心部件50的周围。半导体层51的一部分经由存储柱MP的侧面与导电体层21接触。积层膜52覆盖除半导体层51与导电体层21接触的部分以外的半导体层51的侧面及底面。核心部件50含有氧化硅等绝缘体。半导体层51例如含有硅。
在存储柱MP内的半导体层51之上设置柱状的接点CV。在图示区域中，表示出分别对应于6个存储柱MP中的2个存储柱MP的2个接点CV。存储器区域MA中，在不与狭缝SHE重叠且未连接接点CV的存储柱MP，在未图示的区域中连接接点CV。
在接点CV之上，接触1个导电体层25、即1个位线BL。在由狭缝SLT及SHE分隔的各空间中，1个接点CV连接于1个导电体层25。也就是说，在各导电体层25，电连接设置在相邻狭缝SLT及SHE之间的存储柱MP、以及设置在相邻的2个狭缝SHE之间的存储柱MP。
狭缝SLT例如具有沿着XZ平面设置的部分，将导电体层22～24及绝缘体层33～35分断。狭缝SLT内的接点LI沿着狭缝SLT设置。接点LI的上端的一部分与绝缘体层36接触。接点LI的下端与导电体层21接触。接点LI例如用作源极线SL的一部分。间隔件SP至少设置在接点LI与导电体层22～24之间。接点LI与导电体层22～24之间由间隔件SP隔开及绝缘。
狭缝SHE例如具有沿着XZ平面设置的部分，至少将导电体层24分断。狭缝SHE的上端与绝缘体层36接触。狭缝SHE的下端与绝缘体层35接触。狭缝SHE含有氧化硅等绝缘体。狭缝SHE的上端与狭缝SLT的上端可以对齐，也可以不对齐。此外，狭缝SHE的上端与存储柱MP的上端可以对齐，也可以不对齐。
图7是表示第1实施方式的半导体存储装置1中的存储柱MP的截面构造的一例且沿着图6的VII-VII线的剖视图。图7表示出与半导体衬底20的表面平行且包含导电体层23的层中的存储柱MP的截面构造。如图7所示，积层膜52例如包含隧道绝缘膜53、绝缘膜54及阻挡绝缘膜55。
在包含导电体层23的截面中，核心部件50设置在存储柱MP的中央部分。半导体层51包围核心部件50的侧面。隧道绝缘膜53包围半导体层51的侧面。绝缘膜54包围隧道绝缘膜53的侧面。阻挡绝缘膜55包围绝缘膜54的侧面。导电体层23包围阻挡绝缘膜55的侧面。隧道绝缘膜53及阻挡绝缘膜55各自例如含有氧化硅。绝缘膜54例如含有氮化硅。
在以上所说明的各存储柱MP中，半导体层51用作存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2的信道(电流路径)。绝缘膜54用作存储单元晶体管MT的电荷储存层。半导体存储装置1通过使存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2接通，能够使经由存储柱MP的电流在位线BL与接点LI之间流动。
(引出区域HA1及接点区域C3T中的半导体存储装置1的构造)
图8是表示第1实施方式的半导体存储装置1的引出区域HA1及接点区域C3T中的平面布局的一例的俯视图。图8表示出引出区域HA1内对应于相邻的区块BLKe及BLKo的区域、以及存储器区域MA及接点区域C3T的一部分。“BLKe”对应于第偶数个区块BLK。“BLKo”对应于第奇数个区块BLK。
如图8所示，半导体存储装置1在引出区域HA1中包含多个接点CC，在接点区域C3T中包含多个接点C3。接点CC连接于设置在存储单元阵列10的导电体层的任一导电层。接点C3例如可用于接点CC与行解码器模块15之间的连接。
此外，在引出区域HA1中，选择栅极线SGS、字线WL0～WL7及选择栅极线SGD分别具有不与上层配线层(导电体层)重叠的部分(阶台部分)。在本例中，设置着多个选择栅极线SGD的阶台部分。
在引出区域HA1中，不与上层配线层重叠的部分的形状与阶梯(step)、阶台(terrace)、缘石(rimstone)等类似。具体来说，在选择栅极线SGS与字线WL0之间、字线WL0与字线WL1之间、…、字线WL6与字线WL7之间、字线WL7与选择栅极线SGD之间，分别设置阶差。在本例中，在X方向上具有阶差的阶梯构造由选择栅极线SGS的端部、字线WL0～WL7的端部及选择栅极线SGD的端部形成。
在引出区域HA1与区块BLKe重叠的区域中，多个接点CC分别设置在选择栅极线SGS、字线WL0～WL7及选择栅极线SGD0～SGD4各自的阶台部分之上。而且，在引出区域HA1与区块BLKo重叠的区域中，省略相对于积层配线的接点CC。
在引出区域HA2与区块BLKo重叠的区域中，多个接点CC分别设置在选择栅极线SGS、字线WL0～WL7及选择栅极线SGD0～SGD4各自的阶台部分之上，但对此省略了图示。而且，在引出区域HA2与区块BLKe重叠的区域中，省略相对于积层配线的接点CC。
也就是说，在第1实施方式的半导体存储装置1中，引出区域HA2中的区块BLKo的平面布局与使引出区域HA1中的区块BLKe的构造在X方向及Y方向上分别进行反转所得的布局相同。引出区域HA2中的区块BLKe的平面布局与使引出区域HA1中的区块BLKo的构造在X方向及Y方向上分别进行反转所得的布局相同。
图9是表示第1实施方式的半导体存储装置1的引出区域HA1及接点区域C3T中的截面构造的一例且沿着图8的IX-IX线的剖视图。如图9所示，半导体存储装置1在接点区域C3T中，进而包含导电体层27。对应于存储单元阵列10的积层配线构造的端部通过选择栅极线SGS、字线WL0～WL7及选择栅极线SGD各自的端部设置为阶梯状。
多个接点CC分别设置在选择栅极线SGS、字线WL0～WL7及选择栅极线SGD各自的阶台部分之上。在各接点CC之上设置1个导电体层26。导电体层26例如与导电体层25包含在相同配线层中。在导电体层26之上设置接点V0。图9中，表示出多个接点V0中的对应于选择栅极线SGS的接点V0。在接点V0之上设置导电体层44。
接点C3设置在导电体层43之上，贯通绝缘体层31、32及36。在接点C3之上设置导电体层27。图9中，表示出多个导电体层27及接点C3的组中与选择栅极线SGS建立关联的1个导电体层27及接点C3的组。导电体层27与导电体层26包含在相同配线层中。在与选择栅极线SGS建立关联的导电体层27之上设置接点V0。在接点V0之上设置导电体层44。
由此，对应于选择栅极线SGS的导电体层22经由1组接点CC及C3，电连接于设置在比绝缘体层31更靠下层的晶体管。对应于存储单元阵列10的积层配线构造中所包含的导电体层23及24也与导电体层22同样地经由1组接点CC及C3，电连接于设置在比绝缘体层31更靠下层的晶体管。也就是说，选择栅极线SGS、字线WL0～WL7及选择栅极线SGD0～SGD4分别经由对应的接点CC及C3的组，电连接于行解码器模块15。
另外，半导体存储装置1只要具有如下构成即可，即，能够从配置在引出区域HA1及HA2的至少一个区域的接点CC对选择栅极线SGS、字线WL0～WL7及选择栅极线SGD0～SGD4分别施加电压。在各配线层中，也可以在引出区域HA1及引出区域HA2分别连接接点CC。在此情况下，例如字线WL从引出区域HA1内的接点CC及引出区域HA2内的接点CC这两种接点CC被施加电压。此外，引出区域HA也可以插入在存储器区域MA的中间部分。在此情况下，例如字线WL经由贯通存储单元阵列10的积层配线构造的接点，电连接于设置在比绝缘体层31更靠下层的晶体管。
(密封部件ESn及ESp以及导电部DP的构造)
图10是表示第1实施方式的半导体存储装置1中的密封部件ES及导电部DP的平面布局的一例的俯视图。图10示出与图3所示的第1实施方式的半导体存储装置1的平面布局相同的区域。如图10所示，半导体存储装置1还具备导电部DP、密封部件ESn及ESp以及分断部KC。
导电部DP例如设置在核心区域CR、壁区域WR及切断区域KR的整个面，具有2个桥接部BR1及BR2。桥接部BR例如在Y方向上延伸设置。在桥接部BR中，核心区域CR内的导电部DP与壁区域WR内的导电部DP连接，壁区域WR内的导电部DP与切断区域KR内的导电部DP连接。在桥接部BR中，将核心区域CR内的导电部DP与壁区域WR内的导电部DP连接的部分和将壁区域WR内的导电部DP与切断区域KR内的导电部DP连接的部分也可以未必配置在直线上。桥接部BR只要设置至少1个即可，可以配置在任意部位。
密封部件ESn是能够使壁区域WR的内外所产生的正电荷从导电部DP逸出到半导体衬底20的构造体。密封部件ESp是能够使壁区域WR的内外所产生的负电荷从导电部DP逸出到半导体衬底20的构造体。密封部件ESn及ESp分别在壁区域WR中以包围核心区域CR外周的方式设置为四角环状。密封部件ESp包围密封部件ESn的外周且与密封部件ESn分开。密封部件ESn及ESp分别将设置在壁区域WR的导电部DP分断且与导电部DP电连接。密封部件ESn及ESp分别例如能够在半导体存储装置1的制造工序中，抑制在深孔的蚀刻时发生有可能产生的电弧作用。
此外，密封部件ESn及ESp分别能够抑制水分等从壁区域WR的外侧浸透到核心区域CR。密封部件ESn及ESp分别能够抑制半导体存储装置1的层间绝缘膜(例如四乙氧基硅烷(TEOS))中所产生的应力。此外，密封部件ESn及ESp分别也可以用作龟裂挡止件。也就是说，密封部件ESn及ESp分别能够在切割工序中在形成着半导体存储装置1的芯片的周边部分产生龟裂时，抑制龟裂到达半导体存储装置1的内侧。密封部件ESn及ESp分别可以称为“边缘密封件”，也可以称为“龟裂挡止件”。
分断部KC将桥接部BR的导电部DP分断。介隔分断部KC相邻的导电部DP由该分断部KC绝缘。在本例中，分断部KC分别设置在桥接部BR1与接点区域C3T重叠的部分、及桥接部BR2与接点区域C3T重叠的部分。分断部KC只要至少将连接于密封部件ESn及ESp的导电部DP与配置在核心区域CR的导电部DP之间绝缘即可。也可以在桥接部BR设置多个分断部KC。分断部KC也可以称为“切断切口”。
图11是表示第1实施方式的半导体存储装置的接点区域C3T及壁区域WR中的截面构造的一例且沿着图10的XI-XI线的剖视图。图11包含沿着桥接部BR的截面，也表示出存储器区域MA的一部分。如图11所示，半导体存储装置1进而包含导电体层60、绝缘体层61及导电体层62。半导体存储装置1在接点区域C3T中包含导电体层70、间隔件80及接点C3P。半导体存储装置1在壁区域WR中，包含2个组，所述组是导电体层71、72、73、90、91及92、以及接点C0W、C1W、C2W、C3L、C3M、C3U、V0W及V1W的组。半导体衬底20包含N型杂质扩散区域NW及P型杂质扩散区域PW。
导电体层60设置在绝缘体层32之上。绝缘体层61设置在导电体层60之上。导电体层62设置在绝缘体层61之上。导电体层62的上表面与导电体层21的上表面对齐。导电体层60、绝缘体层61及导电体层62的组与源极线SL设置在相同高度。导电体层60、绝缘体层61及导电体层62的组的平面形状对应于导电部DP的平面形状。在存储器区域MA与接点区域C3T的交界附近，导电体层60与导电体层21电连接而连续地设置。在存储器区域MA与接点区域C3T的交界附近，导电体层62与导电体层21电连接而连续地设置。导电体层62用作导电部DP。导电体层62例如为硅。
导电体层70包含在配线层D2中。在导电体层70之上设置接点C3P。接点C3P将绝缘体层31及32、导电体层60、绝缘体层61、导电体层62以及绝缘体层36分断。接点C3P是沿着XZ平面扩展的板状导电体。间隔件80是设置在接点C3P侧面的绝缘体。接点C3P由间隔件80夹着。接点C3P和在Y方向上与该接点C3P相邻的导电体(例如导电体层60及导电体层62)之间由间隔件80隔开及绝缘。间隔件80例如为氧化硅膜。接点C3P及间隔件80的组对应于分断部KC。
导电体层71、72、73、90、91及92分别包含在配线层D0、D1、D2、M0、M1及M2中。接点C0W设置在半导体衬底20之上。在接点C0W之上设置导电体层71。在导电体层71之上设置接点C1W。在接点C1W之上设置导电体层72。在导电体层72之上设置接点C2W。在接点C2W之上设置导电体层73。在导电体层73之上设置接点C3L。接点C3L与导电体层60接触并电连接。接点C0W、C1W、C2W及C3L与导电体层71、72及73的组将绝缘体层30分断。此外，接点C3L将绝缘体层31及32以及导电体层60分断。
在接点C3L之上设置接点C3M。接点C3M将绝缘体层61及导电体层62分断。接点C3M的上端包含在设置着源极线SL的层(高度)中。接点C3M的侧面与导电体层62接触。换句话说，接点C3M的与上端邻接的侧面部分与导电体层62接触。接点C3L及C3M的连接部分的侧面对齐。接点C3M将导电体层62分断的部分的Y方向的宽度大于接点C3M将绝缘体层61分断的部分的Y方向的宽度。换句话说，接点C3M与导电体层62的接触部分中的接点C3M的Y方向的宽度大于接点C3L与接点C3M的接触部分中的接点C3M的Y方向的宽度。
在接点C3M之上设置接点C3U。接点C3U将绝缘体层36分断。接点C3U的上表面与接点C3P的上表面对齐。接点C3U及C3P的上表面的高度高于存储柱MP的上表面。间隔件81是设置在接点C3U侧面的绝缘体。接点C3U例如由间隔件81夹着。接点C3U和在Y方向上与该接点C3U相邻的绝缘体层36之间例如由间隔件81隔开。间隔件81例如为氧化硅膜。也就是说，接点C3U具有氧化膜的侧壁，另一方面，例如接点C3L及C3M不具有氧化膜的侧壁。
导电体层90、91及92分别包含在配线层M0、M1及M2中。在接点C3U之上设置导电体层90。在导电体层90之上设置接点V0W。在接点V0W之上设置导电体层91。在导电体层91之上设置接点V1W。在接点V1W之上设置导电体层92。接点V0W及V1W与导电体层90、91及92的组将绝缘体层37分断。
接点C0W、C1W、C2W、C3L、C3M、C3U、V0W及V1W分别例如为金属。1组导电体层71、72、73、90、91及92、以及接点C0W、C1W、C2W、C3L、C3M、C3U、V0W及V1W对应于密封部件ESn及ESp的任一个。对应于密封部件ESn的导电体层71、72、73、90、91及92、以及接点C0W、C1W、C2W、C3L、C3M、C3U、V0W及V1W的组连接于半导体衬底20的N型杂质扩散区域NW。对应于密封部件ESp的导电体层71、72、73、90、91及92、以及接点C0W、C1W、C2W、C3L、C3M、C3U、V0W及V1W的组连接于半导体衬底20的P型杂质扩散区域PW。
图12是表示第1实施方式的半导体存储装置1的壁区域WR中的截面构造的一例且沿着图10的XII-XII线的剖视图。图12示出沿着密封部件ESn的延伸方向的截面。如图12所示，密封部件ESn所包含的接点C0W、C1W、C2W、C3L、C3M、C3U、V0W及V1W、以及导电体层71～73及90～92分别具有在Y方向上延伸的部分。此外，在未图示的区域中，密封部件ESn所包含的接点C0W、C1W、C2W、C3L、C3M、C3U、V0W及V1W、以及导电体层71～73及90～92分别还具有在X方向上延伸的部分。
由此，密封部件ESn内的接点C0W、C1W、C2W、C3L、C3M、C3U、V0W及V1W、以及导电体层71～73及90～92分别例如设置为四角环状且包围核心区域CR。密封部件ESn可以被视为核心区域CR与切断区域KR之间的壁。密封部件ESp的截面构造除了底部所连接的杂质扩散区域的种类以外，其它方面与密封部件ESn的截面构造相同。
另外，密封部件ESn只要至少连接于N型杂质扩散区域NW即可。N型杂质扩散区域NW只要具有足以作为放电路径的区域，也可以不必设置为四角环状。N型杂质扩散区域NW例如形成在半导体衬底20的P型阱区域。同样地，密封部件ESp只要至少连接于P型杂质扩散区域PW即可。P型杂质扩散区域PW只要具有足以作为放电路径的区域即可，也可以不必设置为四角环状。P型杂质扩散区域PW例如形成在半导体衬底20的P型阱区域。
[1-2]半导体存储装置1的制造方法
图13是表示第1实施方式的半导体存储装置的制造方法的一例的流程图。图14～图26分别为表示第1实施方式的半导体存储装置1的制造中途的截面构造的一例的剖视图。图14～图26分别表示与图11所示的第1实施方式的半导体存储装置1的截面构造相同的区域，表示出形成密封部件ESn及ESp以及分断部KC的区域。以下，适当参照图13，对形成用于源极线SL的形成的源极线部SLP到形成接点C3U及C3P的一系列制造工序的一例进行说明。
在执行图13所示的处理之前，如图14所示，形成从半导体衬底20之上的周边电路到源极线部SLP的构成。简单来说，在半导体衬底20之上，对应于要形成密封部件ESn的区域形成N型杂质扩散区域NW，且在要形成密封部件ESp的区域形成P型杂质扩散区域PW。在N型杂质扩散区域NW及P型杂质扩散区域PW之上分别形成接点C0W。在接点C0W之上且配线层D0内形成导电体层71。在导电体层71之上形成接点C1W。在接点C1W之上且配线层D1内形成导电体层72。在导电体层72之上形成接点C2W。在接点C2W之上且配线层D2内形成导电体层73。此外，在配线层D2中要形成分断部KC的区域中，也形成导电体层70。导电体层70～73及接点C0W～C2W由绝缘体层30覆盖。绝缘体层30可以包含多种绝缘体层。
在包含导电体层70～73及接点C0W～C2W的绝缘体层30之上，依次形成绝缘体层31及32、导电体层60、绝缘体层63以及牺牲部件64。接着，去除设置在存储器区域MA之外的绝缘体层63及牺牲部件64，并依次形成绝缘体层61及导电体层62。此时，牺牲部件64只要在对应于分断部KC的部分、以及对应于密封部件ESn及ESp的部分被去除即可。此外，绝缘体层63也可以残留在接点区域C3T及壁区域WR中。绝缘体层61的高度在存储器区域MA与接点区域C3T及壁区域WR中可以对齐，也可以不对齐。导电体层62的厚度比图11所示的导电体层62厚。设置在存储器区域MA的导电体层60、绝缘体层63、牺牲部件64、绝缘体层61及导电体层62的组对应于源极线部SLP。此后，依次执行步骤S101～S113的处理。
通过步骤S101的处理，如图15所示，形成狭缝C3Sb。具体来说，首先，形成要形成密封部件ESn的区域、及要形成密封部件ESp的区域分别开口的掩模。接着，执行使用该掩模的各向异性的蚀刻，从而形成将导电体层62、绝缘体层61、导电体层60、绝缘体层32及31、绝缘体层30的一部分分断的狭缝C3Sb。在狭缝C3Sb的底部，露出导电体层73的表面。
通过步骤S102的处理，如图16所示，在狭缝C3Sb内埋入导电体MF1。导电体MF1例如通过CVD(Chemical Vapor Deposition，化学气相沉积)形成。作为导电体MF1，例如使用钨。
通过步骤S103的处理，如图17所示，执行导电体MF1的回蚀处理。通过该回蚀处理，去除导电体层62之上的导电体MF1。此外，对狭缝C3Sb内的导电体MF1的上表面例如以包含在形成着绝缘体层61的层的高度中的方式进行加工。此时，残留在狭缝C3Sb的下部的导电体MF1对应于接点C3L。
通过步骤S104的处理，如图18所示，执行狭缝C3Sb附近的导电体层62的凹槽处理。在凹槽处理中，执行湿式蚀刻处理等各向同性蚀刻处理。通过该凹槽处理，将导电体层62的厚度例如加工为与图11所示的导电体层62同样的厚度。此外，在狭缝C3Sb的上部，在横向上去除导电体层62。由此，导电体层62的高度中的狭缝C3Sb的宽度变得大于绝缘体层61的高度中的狭缝C3Sb的宽度。
通过步骤S105的处理，在狭缝C3Sb内的接点C3L之上形成接点C3M。具体来说，如图19所示，形成导电体MF2，将狭缝C3Sb的上部埋入。接着，如图20所示，以导电体MF2残留在狭缝C3Sb的上部的方式，执行回蚀处理。残留在狭缝C3Sb的上部的导电体MF2对应于接点C3M。
通过步骤S106的处理，形成积层配线部的牺牲部件SM。具体来说，在导电体层62之上，交替地积层绝缘体层及牺牲部件SM。
通过步骤S107的处理，形成引出区域HA1及HA2的阶梯构造。例如通过反复进行细化处理及蚀刻处理，在引出区域HA1及HA2分别形成牺牲部件SM的阶梯构造，但对此省略了图示。此时，将形成在接点区域C3T及壁区域WR的各区域的牺牲部件SM去除。接着，通过绝缘体层36-1将由牺牲部件SM的阶梯构造形成的阶差埋入。此后，如图21所示，绝缘体层36-1的表面例如通过CMP(Chemical Mechanical Polishing)平坦化。
通过步骤S108的处理，如图22所示，形成存储柱MP。具体来说，首先，通过光刻法等，形成对应于存储柱MP的区域开口的掩模。通过使用该掩模的各向异性蚀刻，形成贯通绝缘体层36-1、积层的牺牲部件SM、导电体层62、绝缘体层61、牺牲部件64及绝缘体层63的孔。在该孔的底部，露出导电体层60的一部分。接着，在该孔的侧面及底面依次形成积层膜52(即阻挡绝缘膜55、绝缘膜54及隧道绝缘膜53)、半导体层51及核心部件50。此后，去除设置在该孔的上部的核心部件50的一部分，在去除了核心部件50的部分形成半导体层51。
通过步骤S109的处理，形成狭缝SLT。具体来说，首先，通过光刻法等，形成对应于狭缝SLT的区域开口的掩模，但对此省略了图示。通过使用该掩模的各向异性的蚀刻处理，形成将绝缘体层36-2、积层的牺牲部件SM、导电体层62及绝缘体层61分断的狭缝SLT。绝缘体层36-2是绝缘体层36-1与形成狭缝SLT前形成在绝缘体层36-1之上的绝缘体层的组。在该狭缝SLT的底部，露出牺牲部件64。
通过步骤S110的处理，如图23所示，执行置换处理。在置换处理中，依次执行源极线部SLP的置换处理及积层配线的置换处理。
在源极线部SLP的置换处理中，例如通过湿式蚀刻，经由狭缝SLT选择性地去除牺牲部件64。接着，例如通过湿式蚀刻，经由狭缝SLT选择性地去除源极线部SLP的绝缘体层61及63、以及存储柱MP侧面的积层膜52的一部分。接着，将导电体(例如硅)埋入到形成在源极线部SLP的空间中。由此，利用该导电体以及导电体层60及62，形成导电体层21，导电体层21与存储柱MP内的半导体层51电连接。
在积层配线的置换处理中，通过利用热磷酸等进行的湿式蚀刻，经由狭缝SLT选择性地去除积层的牺牲部件SM。接着，经由狭缝SLT，将导电体埋入到去除了牺牲部件SM的空间中。本工序中的导电体的形成例如使用CVD。此后，通过回蚀处理去除形成在狭缝SLT内部的导电体，从而将形成在相邻的配线层的导电体分离。由此，形成作为选择栅极线SGS发挥功能的导电体层22、分别作为字线WL发挥功能的多个导电体层23、及作为选择栅极线SGD发挥功能的导电体层24。本工序中所形成的导电体层22～24也可以含有阻隔金属。在此情况下，在去除牺牲部件SM后形成导电体时，例如成膜氮化钛作为阻隔金属之后，形成钨。
通过步骤S111的处理，如图24所示，在狭缝SLT内形成间隔件SP及接点LI。具体来说，首先，通过CVD等形成对应于间隔件SP的绝缘膜。该绝缘膜不仅形成在狭缝SLT的侧面，也形成在狭缝SLT的底部。接着，执行回蚀处理，去除形成在狭缝SLT的底部的绝缘膜。由此，在狭缝SLT的底部，成为导电体层21露出的状态。接着，将导电体埋入到狭缝SLT中，并去除狭缝SLT之外的导电体。形成在狭缝SLT之内的导电体对应于接点LI。此后，当在绝缘体层36-2之上形成绝缘体层时，形成图11所示的绝缘体层36的构造。
通过步骤S112的处理，如图25所示，形成狭缝C3St及KCS。具体来说，通过光刻法等，形成对应于分断部KC的区域、对应于密封部件ESn的区域及对应于密封部件ESp的区域开口的掩模。通过使用该掩模的各向异性的蚀刻处理，在对应于分断部KC的区域形成狭缝KCS，在对应于密封部件ESn的区域及对应于密封部件ESp的区域分别形成狭缝C3St。狭缝KCS将绝缘体层36、导电体层62、绝缘体层61及导电体层60、绝缘体层32及31以及绝缘体层30的一部分分断，在狭缝KCS的底部，露出导电体层70的表面。狭缝C3St将绝缘体层36分断，在狭缝C3St的底部，露出接点C3M的表面。
通过步骤S113的处理，如图26所示，在狭缝KCS内形成间隔件80及接点C3P，在狭缝C3St内形成间隔件81及接点C3U。具体来说，首先，通过CVD等形成对应于间隔件80及81的绝缘膜。该绝缘膜不仅形成在狭缝KCS及C3St各自的侧面，也形成在狭缝KCS及C3St各自的底部。接着，执行回蚀处理，去除形成在狭缝KCS及C3St各自的底部的绝缘膜。由此，在狭缝KCS的底部，成为导电体层70露出的状态，在狭缝C3St的底部，成为导电体层73露出的状态。接着，将导电体分别埋入到狭缝KCS及C3St中，并去除狭缝KCS及C3St之外的导电体。形成在狭缝KCS之内的导电体对应于接点C3P。形成在狭缝C3St之内的导电体对应于接点C3U。
由此，对应于密封部件ESn，形成将四角环状的接点C3L、C3M及C3U连结而成的构造。对应于密封部件ESp，形成将四角环状的接点C3L、C3M及C3U连结而成的构造。对应于分断部KC，形成对应于导电部DP的导电体层60及62由间隔件80分断的构造。另外，以上所说明的制造工序仅为一例，在各制造工序之间可以插入其它处理，也可以在不产生问题的范围内，调换制造工序的顺序。
[1-3]第1实施方式的效果
根据以上所说明的实施方式的半导体存储装置1，能够提升半导体存储装置1的良率。以下，使用比较例，对实施方式的半导体存储装置1中的效果的详情进行说明。
在三维地积层存储单元而成的半导体存储装置的制造工序中，例如在交替地积层牺牲部件及绝缘部件而成的构造体中形成存储孔，并在存储孔内形成对应于存储单元等的半导体部件等。在形成该存储孔的蚀刻工序中，有时伴随着蚀刻的进行，在存储孔的底部储存正电荷，从而存储孔的底部所到达的导电体(例如源极线SL)带上正电。而且，在带正电的导电体与带负电的晶圆之间偏压差变大，从而存在该导电体及晶圆之间因偏压差产生电弧作用的情况。这种电弧作用特别是在加工高纵横比的存储孔或狭缝时有可能产生。
图27是表示第1实施方式的比较例的半导体存储装置1的制造中途的截面构造的一例的剖视图。如图27所示，第1实施方式的比较例的半导体存储装置1相对于图23所示的半导体存储装置1的构造，具有置换处理之前且省略了接点C3L及C3M的构造。作为电弧作用的对策，如第1实施方式的比较例那样，考虑准备将存储器区域MA内的导电体层62与切断区域KR内的导电体层62电连接的构造(导电部DP)作为高纵横比的蚀刻工序时的放电路径。这种导电体层62例如以与晶圆(半导体衬底20)的斜面部接触的方式设置。
由此，在第1实施方式的比较例的半导体存储装置1中的高纵横比的蚀刻工序中，例如狭缝SLT的底部所储存的正电荷能够经由与晶圆的斜面部接触的导电体层62(导电部DP)，排出到半导体衬底20。结果，第1实施方式的比较例的半导体存储装置1能够抑制源极线SL与半导体衬底20的偏压差，从而能够抑制电弧作用的产生。另外，在切断区域KR的导电体层62与存储器区域MA的导电体层62为相同电位的情况下，无法控制半导体存储装置1。因此，在无需电弧作用的对策之后(例如加工狭缝SLT后)，切断区域KR的导电体层62与存储器区域MA的导电体层62之间由分断部KC电分断。
另一方面，在如第1实施方式的比较例的半导体存储装置1那样，导电体层62以与晶圆的斜面部接触的方式形成的情况下，导电体层62在晶圆的周边部具有曲折部。这种导电体层62的曲折部在半导体存储装置1的制造工序所包含的平坦化工序中产生过度研磨的情况下，有分断的担忧。如果导电体层62的曲折部被分断，那么作为电弧作用的对策设置的放电路径就被分断，从而在高纵横比的蚀刻工序时，有可能使导电体层62带上正电。也就是说，导电体层62(导电部DP)有时无法抑制在高纵横比的蚀刻工序时产生电弧作用。
对此，第1实施方式的半导体存储装置1在高纵横比的蚀刻工序中，具有导电体层62(导电部DP)与连接于半导体衬底20的密封部件ESn及ESp内的导电体电连接的构造。图28是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的剖视图。图28示出相对于图27所示的构造追加了接点C3L及C3M的构造。如图28所示，第1实施方式的半导体存储装置1在高纵横比的蚀刻工序中，具有2种放电路径(1)及(2)。
放电路径(1)对应于第1实施方式的比较例中所说明的正电荷的放电路径。放电路径(2)对应于经由密封部件ESn及/或ESp的正电荷的放电路径。具体来说，例如能够将狭缝SLT的底部所储存的正电荷经由导电体层62、以及密封部件ESn的接点C3M及C3L，释放到半导体衬底20。同样地，例如能够将狭缝SLT的底部所储存的负电荷经由导电体层62、以及密封部件ESp的接点C3M及C3L，释放到半导体衬底20。放电路径(2)设置在壁区域WR内，因此不会因平坦化工序的过度研磨产生放电路径的分断。
这样一来，第1实施方式的半导体存储装置1在高纵横比的蚀刻工序中，具备在源极线SL与半导体衬底20之间不经由晶圆的斜面部的放电路径。结果，第1实施方式的半导体存储装置1在高纵横比的蚀刻工序中，与第1实施方式的比较例相比，能够抑制源极线SL与半导体衬底20的偏压差，从而能够抑制电弧作用的产生。因此，与第1实施方式的比较例相比，第1实施方式的半导体存储装置1能够提升良率。
此外，第1实施方式的半导体存储装置1即便在经由晶圆的斜面部的放电路径(1)被分断的情况下，也能够通过经由密封部件ESn及ES的放电路径(2)，将源极线SL中所储存的电荷释放到半导体衬底20。由此，第1实施方式的半导体存储装置1即便在产生平坦化工序中的过度研磨的情况下，也能够抑制因产生电弧作用导致良率降低。
此外，在第1实施方式的半导体存储装置1中，与放电路径(2)相关的构造形成在密封部件ESn及ESp的下部。因此，与放电路径(2)相关的构造对半导体存储装置1的布局制约较小，从而能够导入而不增大芯片面积。因此，第1实施方式的半导体存储装置1能够抑制半导体存储装置1的制造成本增大。
此外，第1实施方式的半导体存储装置1具有在接点C3L与接点C3U之间设置着接点C3M的构造。通过步骤S104的凹槽处理，接点C3M具有上表面的面积扩大的构造。由此，第1实施方式的半导体存储装置1能够降低在接点C3M之上形成接点C3U时的位置对准的难易度，从而能够抑制因接点C3M及C3U的对准偏移引起的良率降低。
另外，在第1实施方式的半导体存储装置1中，也可以省略与放电路径(1)相关的构造。例如，导电体层62(导电部DP)只要至少设置在壁区域WR的内侧的区域即可。在这种情况下，半导体存储装置1也能够通过经由密封部件ESn的接点C3M及C3L的放电路径、以及经由密封部件ESp的接点C3M及C3L的放电路径，抑制在高纵横比的蚀刻工序中产生电弧作用。
[2]第2实施方式
第2实施方式的半导体存储装置1具备与第1实施方式的半导体存储装置1不同构造的密封部件ESn及ESp。以下，对于第2实施方式的半导体存储装置1，说明其与第1实施方式的不同点。
[2-1]半导体存储装置1的构成
图29是表示第2实施方式的半导体存储装置1的接点区域C3T及壁区域WR中的截面构造的一例的剖视图。图29示出与图11所示的第1实施方式的半导体存储装置1的截面构造相同的区域。如图29所示，在第2实施方式的半导体存储装置1中，相对于第1实施方式，接点C3L及C3U的连接部分的构造不同。
具体来说，第2实施方式中的接点C3L将绝缘体层61、导电体层60、绝缘体层32及31、以及绝缘体层30的一部分分断。而且，在接点C3L的侧面设置绝缘膜82。绝缘膜82将接点C3L所分断的绝缘体层61、导电体层60、绝缘体层32及31、以及绝缘体层30的一部分与接点C3L之间隔开及绝缘。绝缘膜82例如含有氮化硅。在接点C3L之上设置导电体层62。也就是说，接点C3L的上端与导电体层62的底面接触。这样一来，在第2实施方式中，省略接点C3M，导电体层62未由接点C3L分断。
在对应于密封部件ESn的区域中，在接点C3L的上方的导电体层62之上设置接点C3U。设置在对应于密封部件ESn的区域的接点C3L及C3U优选具有在俯视下重叠的部分。在对应于密封部件ESp的区域中，在接点C3L的上方的导电体层62之上设置接点C3U。设置在对应于密封部件ESp的区域的接点C3L及C3U优选具有在俯视下重叠的部分。第2实施方式的半导体存储装置1的其它构成与第1实施方式相同。
[2-2]半导体存储装置1的制造方法
图30是表示第2实施方式的半导体存储装置1的制造方法的一例的流程图。图31～图39分别为表示第2实施方式的半导体存储装置1的制造中途的截面构造的一例的剖视图。图31～图39分别示出与图29所示的第2实施方式的半导体存储装置1的截面构造相同的区域。以下，适当参照图30，对形成用于源极线SL的形成的源极线部SLP到形成接点C3U及C3P的一系列制造工序的一例进行说明。
在执行图30所示的处理之前，如图31所示，形成从半导体衬底20之上的周边电路到源极线部SLP的一部分的构成。简单来说，与第1实施方式同样地形成导电体层70～73及接点C0W～C2W。在包含导电体层70～73、及接点C0W～C2W的绝缘体层30之上，依次形成绝缘体层31及32、导电体层60、绝缘体层63以及牺牲部件64。接着，去除设置在存储器区域MA之外的绝缘体层63及牺牲部件64，并形成绝缘体层61。牺牲部件64只要在对应于分断部KC的部分、以及对应于密封部件ESn及ESp的部分被去除即可。此外，绝缘体层63也可以残留在接点区域C3T及壁区域WR中。绝缘体层61的高度在存储器区域MA与接点区域C3T及壁区域WR中可以对齐，也可以不对齐。此后，依次执行步骤S201～S204的处理。
通过步骤S201的处理，如图32所示，形成狭缝C3Sb。具体来说，首先，形成要形成密封部件ESn的区域、及要形成密封部件ESp的区域分别开口的掩模。接着，执行使用该掩模的各向异性蚀刻，形成将绝缘体层61、导电体层60、绝缘体层32及31、绝缘体层30的一部分分断的狭缝C3Sb。在狭缝C3Sb的底部，露出导电体层73的表面。
通过步骤S202的处理，在狭缝C3Sb的侧面形成绝缘膜82。具体来说，如图33所示，例如通过CVD，在绝缘体层61的上表面以及狭缝C3Sb的侧面及底面，形成绝缘膜82。接着，如图34所示，以绝缘膜82残留在狭缝C3Sb侧面的方式，执行回蚀处理。由此，去除绝缘体层61之上的绝缘膜82，且在狭缝C3Sb的底部，露出导电体层73的表面。
通过步骤S203的处理，在狭缝C3Sb内形成接点C3L。具体来说，如图35所示，形成导电体MF，将狭缝C3Sb埋入。接着，如图36所示，以导电体MF残留在狭缝C3Sb内的方式，执行回蚀处理。残留在狭缝C3Sb内的导电体MF对应于接点C3L。
通过步骤S204的处理，如图37所示，形成导电体层62。导电体层62的厚度与图29所示的导电体层62的厚度相同。此后，依次执行步骤S106～S111的处理。
通过步骤S106的处理，与第1实施方式同样地，形成积层配线部的牺牲部件SM。通过步骤S107的处理，与第1实施方式同样地，形成引出区域HA1及HA2的阶梯构造。通过步骤S108的处理，与第1实施方式同样地，形成存储柱MP。通过步骤S109的处理，与第1实施方式同样地，形成狭缝SLT。通过步骤S110的处理，与第1实施方式同样地，执行置换处理。通过步骤S111的处理，与第1实施方式同样地，在狭缝SLT内形成间隔件SP及接点LI。此后，依次执行步骤S205及S206的处理。
通过步骤S205的处理，如图38所示，形成狭缝KCS，并在狭缝KCS内形成间隔件80及接点C3P。具体来说，首先，通过光刻法等，形成对应于分断部KC的区域开口的掩模。通过使用该掩模的各向异性的蚀刻处理，在对应于分断部KC的区域形成狭缝KCS。接着，与第1实施方式同样地，在狭缝KCS内形成间隔件80及接点C3P。
通过步骤S206的处理，如图39所示，形成狭缝C3St，并在狭缝C3St内形成间隔件81及接点C3U。具体来说，首先，通过光刻法等，形成对应于密封部件ESn的区域及对应于密封部件ESp的区域开口的掩模。通过使用该掩模的各向异性的蚀刻处理，在对应于密封部件ESn的区域及对应于密封部件ESp的区域分别形成狭缝C3St。接着，与第1实施方式同样地，在狭缝C3St内形成间隔件81及接点C3U。
由此，对应于密封部件ESn，形成经由导电体层62连结的接点C3L及C3U的构造。对应于密封部件ESp，形成经由导电体层62连结的接点C3L及C3U的构造。对应于分断部KC，形成对应于导电部DP的导电体层60及62由间隔件80分断的构造。另外，以上所说明的制造工序仅为一例，在各制造工序之间可以插入其它处理，也可以在不产生问题的范围内，调换制造工序的顺序。此外，也可以一次执行狭缝KCS内的间隔件80及接点C3P的形成与狭缝C3St内的间隔件81及接点C3U的形成。在第2实施方式中，只要将形成狭缝KCS的工序与形成狭缝C3St的工序分开即可。
[2-3]第2实施方式的效果
根据以上所说明的第2实施方式的半导体存储装置1，能够改善半导体存储装置1的良率。以下，对第2实施方式的半导体存储装置1的详细效果进行说明。
在三维地积层存储单元而成的半导体存储装置中，例如在形成控制存储单元阵列10的行解码器模块15或感测放大器模块16等周边电路之后，形成存储单元阵列10的积层配线构造。积层配线构造在其形成过程中有可能成为氢的产生源。而且，这种氢为导致周边电路的晶体管性能下降的主要原因，从而有可能成为良率降低的主要原因。
对此，为了防止积层配线构造的形成过程中产生的氢渗入到周边电路中，第1实施方式的半导体存储装置1在积层配线构造与周边电路之间具有阻隔膜(例如绝缘体层31)。然而，在第1实施方式的半导体存储装置1的构造中，氢有可能经由密封部件ESn及ESp的接点(金属)进入到周边电路中。
因此，第2实施方式的半导体存储装置1具有在密封部件ESn及ESp各自的接点C3L的侧壁设置着绝缘膜82作为阻隔膜的构造。此外，在第2实施方式的半导体存储装置1中，在密封部件ESn及ESp中，接点C3L及C3U之间均经由导电体层62(导电部DP)连接。图40是表示第2实施方式的半导体存储装置1的制造中途的截面构造的一例的剖视图。图40示出在形成图37所示的构造之后形成着积层配线构造的状态下的半导体存储装置1的构造。如图40所示，例如在比导电体层62更靠上层处产生的氢(H+)将要经由密封部件ESn的接点C3L渗入到周边电路中。
对此，第2实施方式的半导体存储装置1的导电体层62例如由多晶硅形成，因此抑制氢从绝缘体层36朝向接点C3L通过(路径(1))。进而，绝缘膜82例如使用与用作阻隔膜的绝缘体层31同样的材料，因此能够比导电体层62更强力地抑制氢从接点C3L朝向绝缘体层30通过(路径(2))。
这样一来，第2实施方式的半导体存储装置1能够利用导电体层62及绝缘膜82，抑制氢进入到周边电路中，从而能够抑制周边电路的晶体管的性能下降。因此，第2实施方式的半导体存储装置1能够抑制良率伴随着周边电路的晶体管性能下降而降低。
此外，与第1实施方式同样地，第2实施方式的半导体存储装置1具有与半导体衬底20电连接的密封部件ESn及ESp内的接点C3L与导电体层62(导电部DP)电连接的构造。由此，与第1实施方式同样地，第2实施方式的半导体存储装置1在高纵横比的蚀刻工序中，能够抑制源极线SL与半导体衬底20的偏压差，从而能够抑制电弧作用的产生。因此，与第1实施方式同样地，第2实施方式的半导体存储装置1能够抑制因产生电弧作用导致良率降低。
[3]第3实施方式
第3实施方式的半导体存储装置1具备与第1实施方式的半导体存储装置1不同构造的密封部件ESn及导电部DP。以下，对于第3实施方式的半导体存储装置1，说明其与第1及第2实施方式的不同点。
[3-1]半导体存储装置1的构成
图41是表示第3实施方式的半导体存储装置1中的密封部件ES及导电部DP的平面布局的一例的俯视图。图41示出与图3所示的第1实施方式的半导体存储装置1的平面布局相同的区域。如图41所示，在第3实施方式的半导体存储装置1中，相对于第1实施方式，设置导电部DP的范围不同，且省略分断部KC。
具体来说，第3实施方式中的导电部DP的外周配置在密封部件ESn与密封部件ESp之间。第3实施方式中的导电部DP与密封部件ESn连接，不与密封部件ESp连接。而且，在第3实施方式中，省略桥接部BR1及BR2各自的分断部KC。因此，在第3实施方式的半导体存储装置1中，核心区域CR内的导电部DP与壁区域WR内的导电部DP电连接。
图42是表示第3实施方式的半导体存储装置1的接点区域C3T及壁区域WR中的截面构造的一例且沿着图41的XXXXII-XXXXII线的剖视图。如图42所示，在第3实施方式的半导体存储装置1中，密封部件ESn的构造与密封部件ESp的构造不同。
第3实施方式中的密封部件ESn例如具有四角环状的构造，包含接点C0W、C1W、C2W、C3L、C3U、V0W及V1W、以及导电体层71～73及90～92。在密封部件ESn中，在导电体层73之上设置接点C3L，在接点C3L之上设置接点C3U，在接点C3U之上设置导电体层90。密封部件ESn的接点C3L将导电体层62、绝缘体层61及导电体层60，且与导电体层62及60电连接。也就是说，密封部件ESn的接点C3L的上端包含在设置着源极线SL的层(高度)中。此外，密封部件ESn的接点C3L的侧面与导电体层62接触。具体来说，密封部件ESn的与接点C3L的上端邻接的侧面部分与导电体层62接触。在密封部件ESn的接点C3U的侧面设置间隔件81。也就是说，在第3实施方式中，在接点C3U的侧面例如设置氧化膜，在接点C3L的侧面不设置氧化膜。
第3实施方式中的密封部件ESp例如具有四角环状的构造，包含接点C0W、C1W、C2W、C3W、V0W及V1W、以及导电体层71～73及90～92。在密封部件ESp中，在导电体层73之上设置接点C3W，在接点C3W之上设置导电体层90。密封部件ESp的接点C3W将绝缘体层36、32及31、以及绝缘体层30的一部分分断。在密封部件ESp的接点C3W的侧面设置间隔件83。间隔件83例如为氧化硅膜。第3实施方式的半导体存储装置1的其它构成与第1实施方式相同。
[3-2]半导体存储装置1的制造方法
图43是表示第3实施方式的半导体存储装置1的制造方法的一例的流程图。图44～图52分别为表示第3实施方式的半导体存储装置1的制造中途的截面构造的一例的剖视图。图44～图52分别示出与图42所示的第3实施方式的半导体存储装置1的截面构造相同的区域。以下，适当参照图43，对形成用于源极线SL的形成的源极线部SLP到形成接点C3U及C3W的一系列制造工序的一例进行说明。
在执行图43所示的处理之前，形成从半导体衬底20之上的周边电路到源极线部SLP的构成。简单来说，与第1实施方式同样地，形成N型杂质扩散区域NW、P型杂质扩散区域PW、导电体层70～73及接点C0W～C2W，但对此省略了图示。在包含导电体层70～73以及接点C0W～C2W的绝缘体层30之上，依次形成绝缘体层31及32、导电体层60、绝缘体层63以及牺牲部件64。接着，去除设置在存储器区域MA之外的绝缘体层63及牺牲部件64，并依次形成绝缘体层61及导电体层62。牺牲部件64只要在对应于分断部KC的部分、以及对应于密封部件ESn及ESp的部分被去除即可。此外，绝缘体层63也可以残留在接点区域C3T及壁区域WR中。绝缘体层61的高度在存储器区域MA与接点区域C3T及壁区域WR中可以对齐，也可以不对齐。导电体层62的厚度例如与图42所示的导电体层62的厚度相同。此后，依次执行步骤S301～S304的处理。
通过步骤S301的处理，如图44所示，形成硬质掩模DS。硬质掩模DS形成在导电体层62之上。作为硬质掩模DS，例如使用与光刻法中使用的有机抗蚀材料不同的材料。
通过步骤S302的处理，如图45所示，形成导电部DP的形状及狭缝C3Sb。具体来说，首先，形成要形成密封部件ESn内的接点C3L的区域、以及比密封部件ESn及ESp之间靠外侧的区域分别开口的掩模PEP1。接着，执行使用掩模PEP1的各向异性的蚀刻，形成将硬质掩模DS、导电体层62、绝缘体层61、导电体层60分断的狭缝C3Sb。在狭缝C3Sb的底部，例如露出绝缘体层32的表面。此后，去除掩模PEP1。
通过步骤S303的处理，在狭缝C3Sb内埋入氧化膜OX。具体来说，例如通过CVD(Chemical Vapor Deposition)，如图46所示，形成氧化膜OX。氧化膜OX只要至少填充在狭缝C3Sb内即可。此后，例如通过回蚀处理，如图47所示，去除设置在硬质掩模DS之上的氧化膜OX。在本处理中，只要至少狭缝C3Sb内的氧化膜OX残留即可。
通过步骤S304的处理，如图48所示，对狭缝C3Sb的底部进行加工直到露出导电体层73的表面为止。具体来说，首先，形成掩模PEP2，所述掩模PEP2中，包含形成着狭缝C3Sb的区域且大于狭缝C3Sb的区域开口。接着，执行使用掩模PEP2的各向异性的蚀刻，将硬质掩模DS的一部分、及狭缝C3Sb内的氧化膜OX去除。由此，在狭缝C3Sb的底部，露出导电体层73的表面。此后，去除掩模PEP2。
通过步骤S305的处理，在狭缝C3Sb内形成接点C3L。具体来说，如图49所示，形成导电体MF，将狭缝C3Sb埋入。接着，如图50所示，以导电体MF残留在狭缝C3Sb内的方式，执行回蚀处理。残留在狭缝C3Sb内的导电体MF对应于接点C3L。此后，如图51所示，去除硬质掩模DS。在密封部件ESn及ESp之间的区域的内外，导电体层60、绝缘体层61及导电体层62的阶差例如由氧化膜OX埋入。此后，依次执行步骤S106～S111的处理。
通过步骤S106的处理，与第1实施方式同样地，形成积层配线部的牺牲部件SM。通过步骤S107的处理，与第1实施方式同样地，形成引出区域HA1及HA2的阶梯构造。通过步骤S108的处理，与第1实施方式同样地，形成存储柱MP。通过步骤S109的处理，与第1实施方式同样地，形成狭缝SLT。通过步骤S110的处理，与第1实施方式同样地，执行置换处理。通过步骤S111的处理，与第1实施方式同样地，在狭缝SLT内形成间隔件SP及接点LI。此后，依次执行步骤S306及S307的处理。
通过步骤S306的处理，形成狭缝C3S及C3St，但对此省略了图示。具体来说，通过光刻法等，形成对应于狭缝C3S的区域、及对应于狭缝C3St的区域开口的掩模。通过使用该掩模的各向异性的蚀刻处理，在对应于密封部件ESn的区域形成狭缝C3St，在对应于密封部件ESp的区域形成狭缝C3S。狭缝C3St将绝缘体层36分断，且在狭缝C3St的底部，露出接点C3L的表面。狭缝C3S将绝缘体层36、氧化膜OX、绝缘体层32及31、以及绝缘体层30的一部分分断，且在狭缝C3S的底部，露出导电体层73的表面。
通过步骤S307的处理，如图52所示，在狭缝C3St内形成间隔件81及接点C3U，并在狭缝C3S内形成间隔件83及接点C3W。具体来说，首先，通过CVD等形成对应于间隔件81及83的绝缘膜。该绝缘膜不仅形成在狭缝C3St及C3S各自的侧面，也形成在狭缝C3St及C3S各自的底部。接着，执行回蚀处理，去除形成在狭缝C3St及C3S各自的底部的绝缘膜。由此，在狭缝C3St的底部，成为接点C3L露出的状态，在狭缝C3S的底部，成为导电体层73露出的状态。接着，将导电体分别埋入到狭缝C3St及C3S中，并去除狭缝C3St及C3S之外的导电体。形成在狭缝C3St之内的导电体对应于接点C3U。形成在狭缝C3S之内的导电体对应于接点C3W。
由此，对应于密封部件ESn，形成四角环状的接点C3L及C3U连结的构造。对应于密封部件ESp，形成四角环状的接点C3W。另外，以上所说明的制造工序仅为一例，在各制造工序之间可以插入其它处理，也可以在不产生问题的范围内，调换制造工序的顺序。
[3-3]第3实施方式的效果
根据以上所说明的第3实施方式的半导体存储装置1，与第1实施方式同样地，能够改善半导体存储装置1的良率，进而能够抑制制造成本。以下，对第3实施方式的半导体存储装置1的详细效果进行说明。
图53是表示第3实施方式的半导体存储装置1的制造中途的截面构造的一例的剖视图。图53示出在形成图51所示的构造之后形成着置换处理之前的积层配线构造的状态下的半导体存储装置1的构造。如图53所示，在第3实施方式的半导体存储装置1中，由P型半导体衬底20(P型阱(P-WELL))及N型杂质扩散区域NW形成二极管。而且，第3实施方式的半导体存储装置1在高纵横比的蚀刻工序中，具有经由密封部件ESn的接点C3L的放电路径。
在第3实施方式的半导体存储装置1中，在器件完成后，密封部件ESn的接点C3L与存储器区域MA内的导电体层21(源极线SL)也电连接。而且，在半导体存储装置1动作时能够施加到源极线SL的电压Vop例如为正电压，设定为不超过形成在半导体衬底20与N型杂质扩散区域NW之间的二极管的降伏电压Vz。因此，在半导体存储装置1动作时，二极管成为逆偏压状态，因此抑制电流从源极线SL流到半导体衬底20(图53(1))。另一方面，在高纵横比的蚀刻工序中产生在源极线SL的电压Varc有可能超过二极管的降伏电压Vz。也就是说，在制造半导体存储装置1时，二极管成为降伏状态，由此，降伏电流有可能从源极线SL流到半导体衬底20(图53(2))。
如以上所说明，在第3实施方式的半导体存储装置1中，密封部件ESn用作高纵横比的蚀刻工序中的放电路径，且抑制半导体存储装置1动作时电荷释放到半导体衬底20。由此，第3实施方式的半导体存储装置1能够在高纵横比的蚀刻工序中，使源极线SL中所储存的正电荷经由密封部件ESn释放到半导体衬底20。此外，在第3实施方式的半导体存储装置1中，即便将密封部件ESn与存储器区域MA内的导电体层21电连接，也如上所述，能够使半导体存储装置1顺利地动作。结果，第3实施方式的半导体存储装置1能够省略与分断部KC有关的制造工艺，从而能够抑制半导体存储装置1的制造成本。
[4]变化例
第1～第3实施方式可以进行各种变化。以下，对第1变化例、第2变化例、第3变化例、第4变化例及第5变化例进行说明。
(第1变化例)
第1变化例涉及第1实施方式中所说明的密封部件ESn及ESp的构造。
图54是表示适用第1变化例的第1实施方式的半导体存储装置1的接点区域C3T及壁区域WR中的截面构造的一例的剖视图。图54示出与图11所示的第1实施方式的半导体存储装置1的截面构造相同的区域。如图54所示，在适用第1变化例的第1实施方式的半导体存储装置1中，省略接点C3M，在接点C3L之上设置着接点C3U。其它构成与第1实施方式相同。如上所述，第1实施方式的半导体存储装置1如果在接点C3L及C3U的重叠范围的设计上不存在问题，那么也可以省略接点C3M。在适用第1变化例的第1实施方式的半导体存储装置1中，接点C3L的上表面宽度优选大于狭缝C3St的底部宽度。
(第2变化例)
第2变化例涉及如下情况，即，对第1及第2实施方式的各实施方式适用第3实施方式中所说明的导电部DP的构造。
图55是表示适用第2变化例的第1实施方式的半导体存储装置1的接点区域C3T及壁区域WR中的截面构造的一例的剖视图。图55示出与图11所示的第1实施方式的半导体存储装置1的截面构造相同的区域。
如图55所示，适用第2变化例的第1实施方式的半导体存储装置1在与第3实施方式相同的范围内设置导电部DP。而且，适用第2变化例的第1实施方式的半导体存储装置1具备第1实施方式中所说明的密封部件ESn、及第3实施方式中所说明的密封部件ESp。其它构成与第1实施方式相同。在这种情况下，适用第2变化例的第1实施方式的半导体存储装置1能够获得将第1实施方式与第3实施方式组合所得的效果。
图56是表示适用第2变化例的第2实施方式的半导体存储装置1的接点区域C3T及壁区域WR中的截面构造的一例的剖视图。图56示出与图29所示的第2实施方式的半导体存储装置1的截面构造相同的区域。
如图56所示，适用第2变化例的第2实施方式的半导体存储装置1在与第3实施方式相同的范围内设置导电部DP。而且，适用第2变化例的第2实施方式的半导体存储装置1具备第2实施方式中所说明的密封部件ESn、及第3实施方式中所说明的密封部件ESp。其它构成与第2实施方式相同。在这种情况下，适用第2变化例的第2实施方式的半导体存储装置1能够获得将第2实施方式与第3实施方式组合所得的效果。
(第3变化例)
第3变化例涉及在区域WR设置着多个密封部件ESn的情况。
图57是表示适用第3变化例的第1实施方式的半导体存储装置1中的密封部件ES及导电部DP的平面布局的一例的俯视图。图57示出与图3所示的第1实施方式的半导体存储装置1的平面布局相同的区域。如图57所示，适用第3变化例的第1实施方式的半导体存储装置1在壁区域WR中具有密封部件ESn1及ESn2、以及密封部件ESp。密封部件ESn1、密封部件ESp、密封部件ESn2相对于存储器区域MA依次由近到远。也就是说，密封部件ESp配置在密封部件ESn1及ESn2之间。
图58是表示适用第3变化例的第1实施方式的半导体存储装置1的接点区域C3T及壁区域WR中的截面构造的一例且沿着图57的LVIII-LVIII线的剖视图。如图58所示，密封部件ESn1及ESn2各自的构造与第1实施方式中所说明的密封部件ESn的构造相同。在适用第3变化例的第1实施方式的半导体存储装置1中，从存储器区域MA侧起配置在第1个的密封部件是ESn1，与存储器区域MA相距最远地配置的密封部件是ESn2。其它构成与第1实施方式相同。
由此，在适用第3变化例的第1实施方式的半导体存储装置1中，在存储器区域MA中产生的源极线SL的正电荷的储存主要经由密封部件ESn1释放到半导体衬底20，来自外部的静电等主要经由密封部件ESn2释放到半导体衬底20。结果，适用第3变化例的第1实施方式的半导体存储装置1能够抑制因异常放电或静电导致半导体存储装置1的元件受到破坏，从而能够提升半导体存储装置1的可靠性。在将第3变化例适用于第2实施方式的情况下，半导体存储装置1也能够获得与将第3变化例适用于第1实施方式的情况同样的效果。
图59是表示适用第3变化例的第3实施方式的半导体存储装置1中的密封部件ES及导电部DP的平面布局的一例的俯视图。图59示出与图3所示的第1实施方式的半导体存储装置1的平面布局相同的区域。如图59所示，适用第3变化例的第3实施方式的半导体存储装置1在壁区域WR中具有密封部件ESn1及ESn2、以及密封部件ESp。密封部件ESn1、密封部件ESp、密封部件ESn2相对于存储器区域MA依次由近到远。也就是说，密封部件ESp配置在密封部件ESn1及ESn2之间。导电部DP的周边部配置在密封部件ESn1及ESp之间。
图60是表示适用第3变化例的第3实施方式的半导体存储装置1的接点区域C3T及壁区域WR中的截面构造的一例且沿着图59的LX-LX线的剖视图。如图60所示，密封部件ESn1及ESp的构造分别与第3实施方式中所说明的密封部件ESn及ESp的构造相同。另一方面，密封部件ESn2具有如下构造，即，接点C0W连接于N型杂质扩散区域NW，且其它部分与密封部件ESp相同。此外，从存储器区域MA侧起配置在第1个的密封部件是ESn1，与存储器区域MA相距最远地配置的密封部件是ESn2。其它构成与第3实施方式相同。
由此，在适用第3变化例的在第3实施方式的半导体存储装置1中，在存储器区域MA中产生的源极线SL的正电荷的储存主要经由密封部件ESn1释放到半导体衬底20，来自外部的静电等主要经由密封部件ESn2释放到半导体衬底20。结果，适用第3变化例的第3实施方式的半导体存储装置1能够抑制因异常放电或静电导致半导体存储装置1的元件受到破坏，从而能够提升半导体存储装置1的可靠性。
(第4变化例)
第4变化例涉及设置放电部DIS的情况，所述放电部DIS利用第3实施方式中所说明的密封部件ESn的一部分构造。
图61是表示适用第4变化例的第3实施方式的半导体存储装置1中的密封部件ES及导电部DP的平面布局的一例的俯视图。图61示出与图3所示的第1实施方式的半导体存储装置1的平面布局相同的区域。如图61所示，适用第4变化例的第3实施方式的半导体存储装置1在壁区域WR中具有密封部件ESn及ESp、以及放电部DIS。放电部DIS、密封部件ESp、密封部件ESn相对于存储器区域MA依次由近到远。密封部件ESp配置在放电部DIS与密封部件ESn之间。导电部DP的周边部配置在放电部DIS与密封部件ESp之间。
图62是表示适用第4变化例的第3实施方式的半导体存储装置1的接点区域C3T及壁区域WR中的截面构造的一例且沿着图61的LXII-LXII线的剖视图。如图62所示，放电部DIS具有从第3实施方式中所说明的密封部件ESn中省略比接点C3L更靠上层的构成的构造。密封部件ESp的构造与第3实施方式中所说明的密封部件ESp的构造相同。密封部件ESn具有如下构造，即，接点C0W连接于N型杂质扩散区域NW，且其它部分与密封部件ESp相同。
图63是表示适用第4变化例的第3实施方式的半导体存储装置1的壁区域WR中的截面构造的一例且沿着图61的LXIII-LXIII线的剖视图。如图63所示，放电部DIS所包含的接点C0W、C1W、C2W及C3L、以及导电体层71～73分别具有在Y方向上延伸的部分。此外，在未图示的区域中，放电部DIS所包含的接点C0W、C1W、C2W及C3L、以及导电体层71～73分别还具有在X方向上延伸的部分。其它构成与第3实施方式相同。
由此，放电部DIS内的接点C0W、C1W、C2W及C3L、以及导电体层71～73分别例如设置为四角环状且包围核心区域CR。而且，与第3实施方式中所说明的密封部件ESn同样地，放电部DIS具有在高纵横比的蚀刻工序中将源极线SL中所储存的正电荷释放到半导体衬底20的功能。结果，适用第4变化例的第3实施方式的半导体存储装置1能够抑制在高纵横比的蚀刻工序中产生电弧作用，从而能够提升半导体存储装置1的良率。
另外，在第4变化例中，也可以并非放电部DIS的接点C0W、C1W及C2W、以及导电体层71～73均设置为四角环状。图64是表示适用第4变化例的第3实施方式的半导体存储装置1的壁区域WR中的截面构造的一例的剖视图。也可以如图64所示，在放电部DIS中，设置多个在Z方向上连结的柱状或板状的接点C0W、C1W及C2W与导电体层71～73的组。在这种情况下，放电部DIS也能够抑制在高纵横比的蚀刻工序中产生电弧作用。此外，本例中的半导体存储装置1通过放电部DIS与半导体衬底20的接触面积减少，能够减少接合泄漏。由此，能够抑制抑制半导体存储装置1的耗电。
此外，在第4变化例中，也可以在放电部DIS的接点C3L的侧壁设置绝缘膜82。也就是说，也可以将第2实施方式与第4变化例组合。图65是表示适用第4变化例的第2实施方式的半导体存储装置1的接点区域C3T及壁区域WR中的截面构造的一例的剖视图。图65所示的半导体存储装置1具有对图62所示的半导体存储装置1追加覆盖接点C3L上的导电体层62及绝缘膜82的构造。本例中的接点C3L及绝缘膜82的构造与第2实施方式中所说明的接点C3L及绝缘膜82的构造相同。接点C3L与例如由多晶硅形成的导电体层62(导电部DP)经由接点C3L的上表面接触。由此，半导体存储装置1能够抑制在积层配线构造的形成工艺中氢进入到周边电路中，能够获得将第4变化例与第2实施方式组合所得的效果。
(第5变化例)
第5变化例涉及存储柱MP内的半导体层51与源极线SL(导电体层21)的连接方法的变化。
图66是表示适用第5变化例的第1实施方式的半导体存储装置1中的存储单元阵列的存储器区域中的截面构造的一例的剖视图。图66示出与图6所示的第1实施方式的半导体存储装置1的截面构造相同的区域。也可以如图66所示，将存储柱MP内的半导体层51与源极线SL经由存储柱MP的底面连接。其它构造与第1实施方式相同。
在这种情况下，适用第5变化例的第1实施方式的半导体存储装置1也只要如第1实施方式中所说明那样设置导电部DP以及密封部件ESn及ESp，便能够获得与第1实施方式同样的效果。此外，在第2及第3实施方式的各实施方式中，也同样地，也可以将存储柱MP内的半导体层51与源极线SL经由存储柱MP的底面连接。
[5]其它
在第1实施方式的半导体存储装置1的制造工序中，也可以使用第3实施方式中所说明的制造方法形成接点C3L。同样地，在第3实施方式的半导体存储装置1的制造工序中，也可以使用第1实施方式中所说明的制造方法形成接点C3L。第1实施方式与第3实施方式可以使用除了形成导电部DP的区域不同以外其他方面类似的制造工序。此外，第3实施方式的半导体存储装置1也可以具有如第1实施方式的接点C3M的构造。在此情况下，例如将图43所示的流程图的步骤S305置换成图13所示的步骤S102～S105的处理。
图67是表示第1实施方式的半导体存储装置的接点区域及壁区域中的截面构造的一例的剖视图。图67示出与图11所示的第1实施方式的半导体存储装置1的截面构造相同的区域。如图67所示，密封部件ESn中的接点C3M及C3U之间、以及密封部件ESp中的接点C3M及C3U之间分别有可能产生对准偏移AS。在半导体存储装置1中，也可以基于接点C3M与C3U的对准偏移AS，特定出在另一工序中形成接点C3M及C3U。同样地，在接点C3L与C3U之间，也有可能产生对准偏移AS。
在上述实施方式中，设置在半导体存储装置1的密封部件ESn及ESp的数量并不限定于实施方式中所说明的数量。半导体存储装置1只要至少具备1组密封部件ESn及ESp即可。密封部件ESn也可以设置3个以上。多个密封部件ESn也可以相邻。密封部件ESp也可以设置2个以上。多个密封部件ESp也可以相邻。也可以在相邻的2个以上密封部件ESn之间，共用导电体层92等。也可以在相邻的2个以上密封部件ESp之间，共用导电体层92等。
此外，密封部件ESn及ESp分别只要至少具有四角环状的壁状构造即可，密封部件ESn及ESp分别所具备的接点及导电体层各自的数量也可以是其它数量。作为用作密封部件ESn及ESp所包含的导电体层及接点的材料，例如使用钛、氮化钛、钨等金属材料。并不限定于此，可以对密封部件ESn及ESp使用各种金属材料。作为对来自外部的静电等的应对方法，优选在最外周配置密封部件ESn。
在第1及第2实施方式中，分断部KC也可以未必具有接点C3P。分断部KC只要至少将存储器区域MA内的导电体层62及60与壁区域WR内的导电体层62及60之间绝缘即可。例如，分断部KC也可以仅由绝缘体构成。
在上述实施方式中，存储柱MP也可以具有将多个柱在Z方向上连结2个以上而成的构造。在此情况下，本说明书中用于说明的“高纵横比的蚀刻工序”对应于与到达源极线SL的柱对应的孔的蚀刻工序等。此外，存储柱MP也可以具有将对应于选择栅极线SGD的柱与对应于字线WL的柱连结而成的构造。存储柱MP与位线BL之间、接点CC与导电体层26之间、及接点C3与导电体层27之间分别也可以通过在Z方向上连结的多个接点连接。在多个接点的连结部分也可以插入导电体层。上述情况对于其它接点也一样。
在上述实施方式中用于说明的附图中，例示出存储柱MP在Z方向上具有同一直径的情况，但并不限定于此。例如，存储柱MP可以具有锥形状或倒锥形状，也可以具有中间部分鼓出的形状(弯曲形状)。同样地，狭缝SLT及SHE分别可以具有锥形状或倒锥形状，也可以具有弯曲形状。同样地，接点C0W、C1W、C2W、C3L、C3M、C3U、C3P、C3W、V0W及V1W分别可以具有锥形状或倒锥形状，也可以具有弯曲形状。此外，在上述实施方式中，对存储柱MP以及接点CC及C3各自的截面构造为圆形的情况进行了例示，但这些截面构造也可以是椭圆形，可以设计为任意形状。
在上述实施方式中，狭缝SLT及SHE各自的内部也可以由单一绝缘体或多种绝缘体构成。在此情况下，例如对源极线SL(导电体层21)的接点例如设置在引出区域HA。在本说明书中，狭缝SLT的位置例如基于接点LI的位置特定出。在狭缝SLT由绝缘体构成的情况下，狭缝SLT的位置也可以由狭缝SLT内的缝隙、进行置换处理时残存在狭缝SLT内的材料特定出。
另外，在本说明书中，“四角环状”只要对象的构成要素至少在相互交叉的方向上具有延伸的部分并且形成为环状即可。此外，“四角环状”也可以角部分倾斜地形成，也可以具有未直线状地形成边的部分。“四角环状”优选完全的环状，但也可以环状部分的一部分中断。密封部件ESn及ESp只要具有大致环状的构造，便能够获得上述实施方式中所说明的密封部件ESn及ESp的效果。“环状”并不限定于圆形，也包括四角环状。“直径”表示与半导体衬底的表面平行的截面中的孔等的内径。“宽度”例如表示X方向或Y方向上的构成要素的宽度。“侧壁”表示狭缝的一侧面部分及另一侧面部分。
在本说明书中，“连接”表示电连接，不排除例如之间介隔其他元件的情况。所谓“电连接”，只要能够与电连接同样地动作，也可以介隔绝缘体。“柱状”表示设置在半导体存储装置1的制造工序中形成的孔内的构造体。“相同的层构造”只要至少形成层的顺序相同即可。
在本说明书中，“P型阱区域”表示包含P型杂质的半导体衬底20的区域。“N型杂质扩散区域”表示相对于半导体衬底20掺杂着N型杂质的区域。“P型杂质扩散区域”表示相对于半导体衬底20掺杂着P型杂质的区域。
在本说明书中，“区域”也可以被视为由半导体衬底20包含的构成。例如，在规定半导体衬底20包含2个存储器区域MA及引出区域HA的情况下，2个存储器区域MA及引出区域HA分别与半导体衬底20上方的不同区域建立关联。“高度”例如对应于计测对象的构成与半导体衬底20的Z方向的间隔。作为“高度”的基准，也可以使用除半导体衬底20以外的构成。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并非意图限定发明范围。这些新颖的实施方式可以通过其它各种方式实施，可以在不脱离发明主旨的范围内，进行各种省略、置换、变更。这些实施方式或其变化包含在发明范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (20)

1.一种半导体存储装置，具备：衬底，具有核心区域及以包围所述核心区域外周的方式设置的第1区域；
源极线，在所述核心区域设置在所述衬底的上方；
多个字线，在所述核心区域设置在所述源极线的上方，并在与所述衬底的表面交叉的第1方向上相互分开地设置；
柱，在所述核心区域中在所述第1方向上延伸设置，底部到达所述源极线，且与所述字线的交叉部分作为存储单元发挥功能；
外周导电体层，在所述第1区域以包围所述核心区域的方式设置，且包含在具备所述源极线的第1层中；
下层导电体层，设置在所述第1区域，且包含在所述第1层与所述衬底之间的第2层中；以及
第1接点层，在所述第1区域以包围所述核心区域的方式设置在所述下层导电体层之上，上端包含在所述第1层中，并与所述外周导电体层电连接。
2.根据权利要求1所述的半导体存储装置，其中所述外周导电体层与所述源极线之间电绝缘。
3.根据权利要求1所述的半导体存储装置，其中所述外周导电体层包含第1外周导电体层及第2外周导电体层，所述第1外周导电体层及所述第2外周导电体层在所述第1方向上相互分开地设置，且
所述第1接点将下层侧的所述第1外周导电体层分断并在所述第1方向上延伸，所述第1接点的上端与上层侧的所述第2外周导电体层的底面接触。
4.根据权利要求3所述的半导体存储装置，其还具备：第1绝缘体层，跨及所述核心区域及所述第1区域，设置在所述第1层与所述第2层之间的第3层，且由所述第1接点分断；以及
第2绝缘体层，设置在所述第1接点的侧面，并与所述第1绝缘体层接触；且
所述第1绝缘体层及所述第2绝缘体层分别含有氮化硅。
5.根据权利要求1所述的半导体存储装置，其中所述外周导电体层包含第1外周导电体层及第2外周导电体层，所述第1外周导电体层及所述第2外周导电体层在所述第1方向上相互分开地设置，在所述第1外周导电体层及所述第2外周导电体层之间具备绝缘体层，
所述柱包含在所述第1方向上延伸设置的半导体，且
所述半导体在设置着所述绝缘体层的高度处，与所述源极线接触。
6.根据权利要求1所述的半导体存储装置，其中与所述第1接点的上端邻接的所述第1接点的侧面部分与所述外周导电体层接触。
7.根据权利要求1所述的半导体存储装置，其还具备第2接点，所述第2接点在所述第1区域以包围所述核心区域的方式设置在所述第1接点的上方，且所述第2接点的上端包含在比所述柱的上端更靠上层处。
8.根据权利要求7所述的半导体存储装置，其还具备中间接点，所述中间接点在所述第1区域以包围所述核心区域的方式设置在所述第1接点与所述第2接点之间，且与所述中间接点的上端邻接的所述中间接点的侧面部分与所述外周导电体层接触，
在所述第1接点与所述中间接点的接触部分，所述第1接点的侧面与所述中间接点的侧面对齐设置，且
相比所述第1接点与所述中间接点的接触部分中所述中间接点的所述第2方向的宽度，所述中间接点与所述外周导电体层的接触部分中所述中间接点的与所述第1方向交叉的第2方向的宽度更大。
9.根据权利要求1所述的半导体存储装置，其中所述衬底在所述第1区域包含P型阱区域及形成在所述P型阱区域的N型杂质扩散区域，且
所述下层导电体层电连接于所述N型杂质扩散区域。
10.根据权利要求9所述的半导体存储装置，其中所述衬底还具有设置在所述核心区域与所述第1区域之间的第2区域，且
所述外周导电体层经由所述第1区域的一部分连接于所述源极线。
11.根据权利要求1所述的半导体存储装置，其中所述第1接点设置为四角环状。
12.根据权利要求1所述的半导体存储装置，其还具备设置在所述衬底与所述源极线之间的周边电路，且所述周边电路用于控制所述存储单元。
13.一种半导体存储装置，具备：衬底，具有核心区域及以包围所述核心区域外周的方式设置的第1区域；
源极线，在所述核心区域设置在所述衬底的上方；
多个字线，在所述核心区域设置在所述源极线的上方，并在与所述衬底的表面交叉的第1方向上相互分开地设置；
柱，在所述核心区域中在所述第1方向上延伸设置，底部到达所述源极线，且与所述字线的交叉部分作为存储单元发挥功能；
外周导电体层，在所述第1区域以包围所述核心区域的方式设置，且包含在具备所述源极线的第1层中；
第1下层导电体层，在所述第1区域以包围所述核心区域的方式设置，且包含在所述第1层与所述衬底之间的第2层中，
第1下层接点，在所述第1区域以包围所述核心区域的方式设置在所述衬底与所述第1下层导电体层之间，且将与所述衬底之间电连接；
第2下层导电体层，在所述第1区域设置在比所述第1下层导电体层更靠近所述核心区域处，且包含在所述第2层中；
第2下层接点，在所述第1区域以与所述第1下层接点相同的高度设置在所述衬底与所述第2下层导电体层之间，且所述第2下层接点将所述衬底与所述第2下层导电体层之间电连接；以及
第1接点，在所述第1区域设置在所述第2下层导电体层之上，上端包含在所述第1层中，且与所述外周导电体层电连接。
14.根据权利要求13所述的半导体存储装置，其中所述衬底与所述第1下层导电体层之间的层构造和所述衬底与所述第2下层导电体层之间的层构造相同。
15.根据权利要求13所述的半导体存储装置，其还具备第2接点，所述第2接点在所述第1区域以包围所述核心区域的方式设置在所述第1下层导电体层之上，所述第2接点的上端包含在比所述柱的上端更靠上层处，且所述第2接点与所述外周导电体层电绝缘。
16.根据权利要求13所述的半导体存储装置，其还具备第3接点，所述第3接点在所述第1区域以包围所述核心区域的方式设置在所述第1下层导电体层之上，上端包含在所述第1层中，且与所述外周导电体层电连接，且
所述外周导电体层与所述源极线之间电绝缘。
17.根据权利要求13所述的半导体存储装置，其中所述衬底在所述第1区域中，包含P型阱区域及形成在所述P型阱区域的N型杂质扩散区域，且
所述第2下层接点电连接于所述N型杂质扩散区域。
18.根据权利要求13所述的半导体存储装置，其中所述第1接点设置为四角环状。
19.根据权利要求13所述的半导体存储装置，其还具备周边电路，所述周边电路设置在所述衬底与所述源极线之间，且用于控制所述存储单元。
20.根据权利要求18所述的半导体存储装置，其中所述第2下层导电体层及所述第2下层接点设置为四角环状。
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