KR20220144022A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에 배치되며, 메모리 셀들을 포함하는 메모리 구조물, 상기 메모리 구조물을 둘러싸는 불량 검출 소자, 및 상기 불량 검출 소자를 둘러싸는 댐 구조물을 포함할 수 있다. 상기 불량 검출 소자는, 상기 기판 상의 회로 게이트 전극층, 상기 회로 게이트 전극층과 연결되며 하부 배선 라인들 및 하부 콘택 플러그들을 포함하는 하부 배선 구조물, 상기 하부 배선 구조물 상의 관통 비아들, 및 상기 관통 비아들 상에 배치되며 상부 배선 라인들 및 상부 콘택 플러그들을 포함하는 상부 배선 구조물을 포함하고, 상기 댐 구조물은, 상기 불량 검출 소자를 둘러싸도록 배치되며 수직하게 적층된 복수의 도전성 라인들을 포함할 수 있다. 상기 관통 비아들은, 상기 하부 배선 라인들 중 최상부 하부 배선 라인과 연결되고, 상기 최상부 하부 배선 라인의 연장 방향을 따라 제1 길이를 갖고, 상기 연장 방향에 수직한 방향을 따라 상기 제1 길이보다 작은 제2 길이를 가질 수 있다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 영역, 상기 제1 영역을 둘러싸는 제2 영역, 및 상기 제2 영역을 둘러싸는 제3 영역을 갖는 기판, 상기 제1 영역 상의 메모리 구조물, 상기 제2 영역 상의 제1 불량 검출 소자, 및 상기 제3 영역 상의 댐 구조물을 포함할 수 있다. 상기 메모리 구조물은, 제1 회로 게이트 전극층을 포함하는 구동 회로 소자들, 상기 구동 회로 소자들 상에 배치되는 제1 하부 배선 라인들 및 제1 하부 콘택 플러그들을 포함하는 제1 하부 배선 구조물, 상기 제1 하부 배선 구조물 상의 도전성 플레이트층, 상기 도전성 플레이트층 상에서 상기 도전성 플레이트층의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들 및 상기 채널 구조물들 상에 배치되며 제1 상부 배선 라인들 및 제1 상부 콘택 플러그들을 포함하는 제1 상부 배선 구조물, 및 상기 제1 방향을 따라 연장되어 상기 제1 상부 배선 구조물과 상기 제1 하부 배선 구조물을 연결하는 제1 관통 비아들을 포함하고, 상기 제1 불량 검출 소자는, 제2 회로 게이트 전극층, 상기 제2 회로 게이트 전극층과 연결되는 제2 하부 배선 라인들 및 제2 하부 콘택 플러그들을 포함하는 제2 하부 배선 구조물, 상기 제2 하부 배선 구조물 상의 제2 관통 비아들, 및 상기 제2 관통 비아들 상에 배치되며 제2 상부 배선 라인들 및 제2 상부 콘택 플러그들을 포함하며 제2 상부 배선 구조물을 포함하고, 상기 댐 구조물은, 상기 제1 불량 검출 소자를 둘러싸도록 배치되며, 상기 제3 영역 상에 적층된 복수의 도전성 라인들을 포함할 수 있다. 상기 제1 불량 검출 소자에서, 상기 제2 회로 게이트 전극층, 상기 제2 하부 배선 구조, 상기 제2 관통 비아들, 및 상기 제2 상부 배선 구조물은 상기 메모리 구조물을 둘러싸도록 배치되며, 상기 제2 관통 비아들은, 상기 제2 하부 배선 라인들 중 최상부 제2 하부 배선 라인과 연결되고, 상기 최상부 제2 하부 배선 라인의 연장 방향을 따라 제1 길이를 갖고, 상기 연장 방향에 수직한 방향을 따라 상기 제1 길이보다 작은 제2 길이를 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판, 상기 기판 상에 배치되며, 메모리 셀들을 포함하는 메모리 구조물, 상기 메모리 구조물을 둘러싸는 불량 검출 소자, 및 상기 불량 검출 소자를 둘러싸는 댐 구조물을 포함할 수 있다. 상기 불량 검출 소자는, 상기 기판 상의 회로 게이트 전극층, 상기 회로 게이트 전극층과 연결되며 하부 배선 라인들 및 하부 콘택 플러그들을 포함하는 하부 배선 구조물, 상기 하부 배선 구조물 상의 관통 비아들, 및 상기 관통 비아들 상에 배치되며 상부 배선 라인들 및 상부 콘택 플러그들을 포함하는 상부 배선 구조물을 포함하고, 상기 댐 구조물은, 상기 불량 검출 소자를 둘러싸도록 배치되며 수직하게 적층된 복수의 도전성 라인들을 포함할 수 있다. 상기 불량 검출 소자는, 상기 메모리 구조물을 둘러싸는 제1 회로 영역 및 상기 제1 회로 영역의 일 단에 위치하는 제2 회로 영역을 갖고, 상기 불량 검출 소자에서, 상기 회로 게이트 전극층, 상기 하부 배선 구조물의 적어도 일부, 및 상기 상부 배선 라인들은 상기 제1 회로 영역 및 상기 제2 회로 영역에 배치되고, 상기 관통 비아들 및 상기 상부 콘택 플러그들은 상기 제2 회로 영역에 배치되며, 상기 관통 비아들은, 상기 하부 배선 라인들 중 최상부 하부 배선 라인과 연결되고, 상기 최상부 하부 배선 라인의 연장 방향을 따라 제1 길이를 갖고, 상기 연장 방향에 수직한 방향을 따라 상기 제1 길이보다 작은 제2 길이를 가질 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 기판, 상기 기판 상의 구동 회로 소자들 및 메모리 셀들을 포함하는 메모리 구조물, 상기 메모리 구조물을 둘러싸는 불량 검출 소자, 상기 불량 검출 소자를 둘러싸는 댐 구조물, 및 상기 구동 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함할 수 있다. 상기 불량 검출 소자는, 상기 기판 상의 회로 게이트 전극층, 상기 회로 게이트 전극층과 연결되며 하부 배선 라인들 및 하부 콘택 플러그들을 포함하는 하부 배선 구조물, 상기 하부 배선 구조물 상의 관통 비아들, 및 상기 관통 비아들 상에 배치되며 상부 배선 라인들 및 상부 콘택 플러그들을 포함하는 상부 배선 구조물을 포함하고, 상기 댐 구조물은, 상기 불량 검출 소자를 둘러싸도록 배치되며 수직하게 적층된 복수의 도전성 라인들을 포함하고, 상기 관통 비아들은, 상기 하부 배선 라인들 중 최상부 하부 배선 라인과 연결되고, 상기 최상부 하부 배선 라인의 연장 방향을 따라 제1 길이를 갖고, 상기 연장 방향에 수직한 방향을 따라 상기 제1 길이보다 작은 제2 길이를 가질 수 있다.
불량 검출 소자에서 관통 비아의 형상을 최적화함으로써, 신뢰성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 2a 내지 도 2e는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 평면도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 확대도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7a 내지 도 11b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 13은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 14는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다. 도 1b는 도 1a의 'A' 영역을 확대하여 도시한다.
도 2a 내지 도 2e는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 2a는 도 1a의 절단선 I-I'를 따른 단면을 도시하고, 도 2b 내지 도 2e는 각각 도 1b의 절단선 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', 및 Ⅴ-Ⅴ'를 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 평면도이다. 도 3은 도 2b의 절단선 Ⅵ-Ⅵ'를 따른 평면을 도시한다.
먼저, 도 1a 및 도 1b를 참조하면, 반도체 장치(100)는 제1 영역(R1), 제1 영역(R1)을 둘러싸는 제2 영역(R2), 및 제2 영역(R2)을 둘러싸는 제3 영역(R3)을 갖는 기판(201)을 포함할 수 있다. 제1 영역(R1)은 메모리 셀 어레이들(MCA)을 포함하는 메모리 구조물이 배치되는 영역일 수 있으며, 제2 영역(R2)은 불량 검출 소자들(DC1, DC2)이 배치되는 영역일 수 있다. 제3 영역(R3)은 반도체 장치(100)를 보호하기 위한 댐 구조물(DS)이 배치되는 영역일 수 있다. 이하에서, 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)은 기판(201)의 영역들로 설명하지만, 설명 방식에 따라서, 반도체 장치(100)의 평면도 상에서의 영역들로 설명될 수도 있을 것이다.
제1 영역(R1)에는 메모리 셀들을 포함하는 메모리 셀 어레이들(MCA) 및 패드 영역들(PAD)이 배치될 수 있다. 도 2a를 참조하여 하기에 설명하는 것과 같이, 메모리 셀 어레이들(MCA)의 메모리 셀 영역(CELL)의 하부에는 메모리 셀들을 구동하는 구동 회로 소자들(220)을 포함하는 주변 회로 영역(PERI)이 위치할 수 있다.
메모리 셀 어레이들(MCA)은 복수개가 서로 이격되어 배치될 수 있다. 도 1a에서 메모리 셀 어레이들(MCA)은 네 개가 배치된 것으로 도시되었으나, 실시예들에서 메모리 셀 어레이들(MCA)의 개수 및 배치 형태는 다양하게 변경될 수 있다. 메모리 셀 어레이들(MCA) 내에는 제1 및 제2 관통 배선 영역들(TV1, TV2)이 배치되어 상기 메모리 셀들을 주변 회로 영역(PERI)과 전기적으로 연결할 수 있다. 제1 관통 배선 영역들(TV1)은 메모리 셀 어레이들(MCA) 내에 일정 간격으로 배치될 수 있다. 제2 관통 배선 영역들(TV2)은 메모리 셀 어레이들(MCA)의 적어도 일단을 따라 배치될 수 있다. 다만, 제1 및 제2 관통 배선 영역들(TV1, TV2)의 형상, 개수, 배치 위치 등은 실시예들에서 다양하게 변경될 수 있다.
패드 영역들(PAD)은 메모리 셀 어레이들(MCA)의 적어도 일 측에 배치될 수 있으며, 예를 들어, 제1 영역(R1)의 적어도 일 가장자리를 따라 열을 이루어 배치될 수 있다. 또는, 패드 영역들(PAD)은 메모리 셀 어레이들(MCA)의 사이 영역에 열을 이루어 배치될 수도 있다. 패드 영역들(PAD)은 외부 장치 등과 전기적 신호를 송수신하도록 구성될 수 있다.
제2 영역(R2)은 반도체 장치(100)의 제조 공정 시 발생하는 불량을 검출하기 위한 제1 및 제2 불량 검출 소자들(DC1, DC2)이 배치되는 영역일 수 있다. 제1 및 제2 불량 검출 소자들(DC1, DC2)은, 예를 들어, 소잉(sawing) 공정 시 발생하는 칩핑(chipping)을 검출하기 위한 칩핑 검출 회로(Chipping Detect Circuit, CDC)를 포함할 수 있다. 제2 영역(R2)은 제3 영역(R3)과 함께 반도체 장치(100)의 외곽 영역에 위치할 수 있다. 예를 들어, 제2 영역(R2) 및 제3 영역(R3)은 반도체 장치(100)의 에지들로부터 약 10 ㎛ 이내, 예를 들어 약 5 ㎛ 이내의 영역일 수 있다.
제3 영역(R3)은 반도체 장치(100)를 보호하기 위한 댐 구조물(DS)이 배치되는 영역일 수 있다. 제3 영역(R3)은 소잉 공정 시 절단되는 영역인 스크라이브 레인(scribe lane)(SL)에 인접한 영역으로, 상기 소잉 공정 후 반도체 장치(100)의 최외곽 영역을 이룰 수 있다.
도 2a를 참조하면, 반도체 장치(100)의 상기 메모리 구조물은, 기판(201)을 포함하는 제1 반도체 구조물인 주변 회로 영역(PERI) 및 도전성 플레이트층(101)을 포함하는 제2 반도체 구조물인 메모리 셀 영역(CELL)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상부에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 메모리 셀 영역(CELL)이 주변 회로 영역(PERI)의 하부에 배치될 수도 있다.
주변 회로 영역(PERI)은, 기판(201), 기판(201) 내의 활성 영역들(205) 및 소자 분리층들(210), 기판(201) 상에 배치된 구동 회로 소자들(220), 주변 영역 절연층(290), 및 하부 배선 구조물(LI)을 포함할 수 있다.
기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(201)에는 소자 분리층들(210)에 의해 활성 영역들(205)이 정의될 수 있다. 활성 영역들(205)은 소스/드레인 영역과 같은 불순물 영역들을 포함할 수 있다. 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
구동 회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 구동 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극층(225)을 포함할 수 있다. 회로 게이트 전극층(225)의 양 측의 활성 영역들(205)에는 소스/드레인 영역들이 더 배치될 수 있다.
주변 영역 절연층(290)은 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 주변 영역 절연층(290)은 절연성 물질로 이루어질 수 있으며, 복수의 절연층들을 포함할 수 있다.
하부 배선 구조물(LI)은 구동 회로 소자들(220) 및 활성 영역들(205)과 전기적으로 연결되는 배선 구조물일 수 있다. 하부 배선 구조물(LI)은 원기둥 형상의 하부 콘택 플러그들(270) 및 라인 형태의 하부 배선 라인들(280)을 포함할 수 있다. 하부 콘택 플러그들(270)은 제1 내지 제3 하부 콘택층들(272, 274, 276)을 포함할 수 있다. 하부 배선 라인들(280)은 제1 내지 제3 하부 배선층들(282, 284, 286)을 포함할 수 있다. 제1 하부 콘택층들(272)은 구동 회로 소자들(220) 및 활성 영역들(205) 상에 배치되고, 제2 하부 콘택층들(274)은 제1 하부 배선층들(282) 상에 배치되며, 제3 하부 콘택층들(276)은 제2 하부 배선층들(284) 상에 배치될 수 있다. 제1 하부 배선층들(282)은 제1 하부 콘택층들(272) 상에 배치되고, 제2 하부 배선층들(284)은 제2 하부 콘택층들(274) 상에 배치되고, 제3 하부 배선층들(286)은 제3 하부 콘택층들(276) 상에 배치될 수 있다. 하부 배선 구조물(LI)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 다만, 예시적인 실시예들에서, 하부 배선 구조물(LI)을 구성하는 하부 콘택 플러그들(270) 및 하부 배선 라인들(280)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
메모리 셀 영역(CELL)은, 제1 셀 영역(MC1) 및 제2 셀 영역(MC2)을 갖는 도전성 플레이트층(101), 도전성 플레이트층(101) 상의 제1 및 제2 수평 도전층들(102, 104), 도전성 플레이트층(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)의 적층 구조물을 관통하도록 배치되는 채널 구조물들(CH), 및 게이트 전극들(130) 및 채널 구조물들(CH)과 전기적으로 연결되는 상부 배선 구조물(UI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 기판 절연층(105), 제2 셀 영역(MC2)에 배치되는 수평 절연층(110), 도전성 플레이트층(101) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 게이트 전극들(130)과 연결되는 게이트 콘택들(160), 도전성 플레이트층(101)과 연결되는 플레이트 콘택(161), 하부 배선 구조물(LI)과 상부 배선 구조물(UI)을 연결하는 관통 비아들(165), 및 게이트 전극들(130)을 덮는 셀 영역 절연층(190)을 더 포함할 수 있다. 메모리 셀 영역(CELL)은 도전성 플레이트층(101)의 외측의 제3 셀 영역(MC3)을 더 가질 수 있으며, 제3 셀 영역(MC3)에는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 연결하는 관통 비아(165)와 같은 관통 배선 구조물이 배치될 수 있다.
제1 셀 영역(MC1)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있으며, 제2 셀 영역(MC2)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 상기 메모리 셀들을 주변 회로 영역(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 셀 영역(MC2)은 적어도 일 방향, 예를 들어 x 방향에서 제1 셀 영역(MC1)의 적어도 일 단에 배치될 수 있다.
도전성 플레이트층(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 도전성 플레이트층(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 도전성 플레이트층(101)은 불순물들을 더 포함할 수 있다. 도전성 플레이트층(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 제1 셀 영역(MC1)의 상면 상에 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 도전성 플레이트층(101)과 함께 공통 소스 라인으로 기능할 수 있다. 제1 수평 도전층(102)은 제2 셀 영역(MC2)으로 연장되지 않을 수 있으며, 제2 수평 도전층(104)은 제2 셀 영역(MC2)에도 배치될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 불순물들로 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(104)의 물질은 반도체 물질에 한정되지는 않으며, 절연층으로 대체되는 것도 가능하다.
수평 절연층(110)은 제2 셀 영역(MC2)의 일부에서 제1 수평 도전층(102)과 나란하게 배치될 수 있다. 수평 절연층(110)은 도전성 플레이트층(101) 상에 순차적으로 적층된 제1 내지 제3 수평 절연층들(111, 112, 113)을 포함할 수 있다. 제1 내지 제3 수평 절연층들(111, 112, 113)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다. 다만, 예시적인 실시예들에서, 제2 셀 영역(MC2)에서 제1 내지 제3 수평 절연층들(111, 112, 113)이 잔존하는 영역의 배치는 다양하게 변경될 수 있다.
제1 및 제3 수평 절연층들(111, 113)과 제2 수평 절연층(112)은 서로 다른 절연 물질을 포함할 수 있다. 제1 및 제3 수평 절연층들(111, 113)은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 제1 및 제3 수평 절연층들(111, 113)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 희생 절연층들(118)과 동일한 물질로 이루어질 수 있다.
기판 절연층(105)은 주변 영역 절연층(290) 상에서 도전성 플레이트층(101), 수평 절연층(110), 및 제2 수평 도전층(104)의 일부를 제거한 영역에 배치될 수 있다. 기판 절연층(105)의 하면은 도전성 플레이트층(101)의 하면과 공면이거나 도전성 플레이트층(101)의 하면보다 낮은 레벨에 위치할 수 있다. 예시적인 실시예들에서, 기판 절연층(105)은 z 방향을 따라 적층된 복수의 층을 포함할 수도 있다. 기판 절연층(105)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물을 포함할 수 있다.
게이트 전극들(130)은 도전성 플레이트층(101) 상에 수직으로 이격되어 적층되어 적층 구조물을 이룰 수 있다. 게이트 전극들(130)은 도전성 플레이트층(101) 상으로부터 순차적으로 접지 선택 트랜지스터, 메모리 셀들, 및 스트링 선택 트랜지스터를 이루는 전극들을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 상기 메모리 셀들을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 실시예에 따라, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터를 이루는 게이트 전극들(130)은 각각 1개 또는 2개 이상일 수 있으며, 상기 메모리 셀들의 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 또한, 게이트 전극들(130)은 상기 스트링 선택 트랜지스터를 이루는 게이트 전극(130)의 상부 및 상기 접지 선택 트랜지스터를 이루는 게이트 전극(130)의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130)을 더 포함할 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터를 이루는 게이트 전극(130)에 인접한 게이트 전극들(130)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 제1 셀 영역(MC1) 상에 수직하게 서로 이격되어 적층되며, 제1 셀 영역(MC1)으로부터 제2 셀 영역(MC2)으로 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은, 도 2a에 도시된 것과 같이, x 방향을 따라 단차 구조를 가질 수 있으며, y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되는 계단 형태를 이루며 층간 절연층들(120)로부터 상부로 노출되는 단부들을 제공할 수 있다. 예시적인 실시예들에서, 상기 단차 구조의 형태는 다양하게 변경될 수 있다. 예를 들어, x 방향을 따라 게이트 전극들(130)의 적층 구조물의 높이가 계속적으로 낮아지는 형태가 아니고 낮아졌다가 높아지는 영역을 가질 수도 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지층을 더 포함할 수 있으며, 예컨대, 상기 확산 방지층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 도전성 플레이트층(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제1 셀 영역(MC1) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 도전성 플레이트층(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 실시예들에 따라, 게이트 전극들(130)의 적층 구조물은 수직하게 적층된 하부 및 상부 적층 구조물을 포함할 수 있으며, 이 경우, 채널 구조물들(CH)도 하부 및 상부 채널 구조물들이 적층되어 연결된 형태를 가질 수 있다.
채널 구조물들(CH)에서 상단에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 채널 구조물들(CH)의 구체적인 내부 구조에 대해서는, 하기에 도 4a 및 도 4b를 참조하여 더욱 상세히 설명한다.
셀 영역 절연층(190)은 도전성 플레이트층(101), 게이트 전극들(130), 및 기판 절연층(105)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있으며, 복수의 절연층들을 포함할 수 있다.
게이트 콘택들(160)은 제2 셀 영역(MC2)에서 게이트 전극들(130)과 연결될 수 있다. 게이트 콘택들(160)은 셀 영역 절연층(190)의 일부를 관통하고 상부로 노출된 게이트 전극들(130) 각각과 연결되도록 배치될 수 있다. 플레이트 콘택(161)은 제2 셀 영역(MC2)의 단부에서 도전성 플레이트층(101)과 연결될 수 있다. 플레이트 콘택(161)은 셀 영역 절연층(190)의 일부를 관통하고 상부로 노출된 제2 수평 도전층(104) 및 그 하부의 수평 절연층(110)을 관통하여, 도전성 플레이트층(101)과 연결될 수 있다. 플레이트 콘택(161)은, 예를 들어 도전성 플레이트층(101)을 포함하는 공통 소스 라인에 전기적 신호를 인가할 수 있다.
상부 배선 구조물(UI)은 게이트 전극들(130) 및 채널 구조물들(CH)과 전기적으로 연결되는 배선 구조물일 수 있다. 상부 배선 구조물(UI)은 원기둥 형상의 상부 콘택 플러그들(170) 및 라인 형태의 상부 배선 라인들(180)을 포함할 수 있다. 상부 콘택 플러그들(170)은 제1 내지 제4 상부 콘택층들(172, 174, 176, 178)을 포함할 수 있다. 상부 배선 라인들(180)은 제1 내지 제3 상부 배선층들(182, 184, 186)을 포함할 수 있다. 제1 상부 콘택층들(172)은 스터드 형태로 채널 패드들(155), 게이트 콘택들(160), 및 관통 비아들(165) 상에 배치되고, 제2 상부 콘택층들(174)은 제1 상부 콘택층들(172) 상에 배치되며, 제3 상부 콘택층들(176)은 제1 상부 배선층들(182) 상에 배치되고, 제4 상부 콘택층들(176)은 제2 상부 배선층들(184) 상에 배치될 수 있다. 제1 상부 배선층들(182)은 제2 상부 콘택층들(174) 상에 배치되고, 제2 상부 배선층들(184)은 제3 상부 콘택층들(176) 상에 배치되고, 제3 상부 배선층들(186)은 제4 상부 콘택층들(178) 상에 배치될 수 있다. 상부 배선 구조물(UI)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각 확산 방지층을 더 포함할 수도 있다. 다만, 예시적인 실시예들에서, 상부 배선 구조물(UI)을 구성하는 상부 콘택 플러그들(170) 및 상부 배선 라인들(180)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
제2 관통 배선 영역(TV2)은 메모리 셀 영역(CELL)의 상부로부터 도전성 플레이트층(101)을 관통하여 z 방향으로 연장되는 관통 비아들(165) 및 관통 비아들(165)을 둘러싸는 관통 절연 영역을 포함할 수 있다. 상기 관통 절연 영역은 희생 절연층들(118), 희생 절연층들(118)과 수직하게 배치되는 층간 절연층들(120), 및 기판 절연층(105)을 포함할 수 있다. 예시적인 실시예들에서, 제2 관통 배선 영역(TV2)의 크기, 배치 형태, 및 형상 등은 다양하게 변경될 수 있다.
관통 비아들(165)은 상부로부터 셀 영역 절연층(190), 상기 관통 절연 영역, 및 주변 영역 절연층(290)의 일부를 관통하며 도전성 플레이트층(101)의 상면에 수직하게 연장될 수 있다. 관통 비아들(165) 중 일부는, 도전성 플레이트층(101)의 외측 영역인 메모리 셀 영역(CELL)의 제3 셀 영역(MC3)에 배치되며, 주변 회로 영역(PERI)으로 연장될 수 있다. 관통 비아들(165)의 상단은 상부 배선 구조물(UI)과 연결되고, 하단은 하부 배선 구조물(LI)과 연결될 수 있다. 예시적인 실시예들에서, 제2 관통 배선 영역(TV2) 내의 관통 비아들(165)의 개수, 배치 형태, 및 형상은 다양하게 변경될 수 있다. 관통 비아(165)는 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질을 포함할 수 있다.
희생 절연층들(118)은, 게이트 전극들(130)과 동일 높이 레벨에 동일 두께로 위치하며, 제2 관통 배선 영역(TV2)의 경계에서 게이트 전극들(130)과 측면이 접하도록 배치될 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 교대로 적층되어 상기 관통 절연 영역을 이룰 수 있다. 희생 절연층들(118)은 하부의 기판 절연층(105)과 동일하거나 다른 폭으로 배치될 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 다른 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
도 1b, 도 2b 및 도 2c를 참조하면, 제1 및 제2 불량 검출 소자들(DC1, DC2)은 제1 영역(R1)으로부터 순차적으로 배치될 수 있다. 제1 불량 검출 소자(DC1)는 제1 영역(R1)을 적어도 일부 둘러싸도록 배치되고, 제2 불량 검출 소자(DC2)는 제1 영역(R1) 및 제1 불량 검출 소자(DC1)를 적어도 일부 둘러싸도록 배치될 수 있다. 예를 들어, 평면도 상에서, 제1 불량 검출 소자(DC1)는 제1 영역(R1) 전체를 둘러싸는 링 또는 사각 링 형상을 갖고, 제2 불량 검출 소자(DC2)는 제1 불량 검출 소자(DC1) 전체를 둘러싸는 링 또는 사각 링 형상을 가질 수 있다.
제2 영역(R2)의 제1 및 제2 불량 검출 소자들(DC1, DC2)은 각각 제1 회로 영역(CR1) 및 제2 회로 영역(CR2)을 가질 수 있다. 제1 회로 영역(CR1)은 제1 영역(R1)을 둘러싸는 대부분의 영역에 해당할 수 있다. 제2 회로 영역(CR2)은 제1 회로 영역(CR1)의 적어도 일 단에 위치하는 상대적으로 좁은 영역으로, 전원이 인가되고 검출되는 영역일 수 있다. 예를 들어, 제1 및 제2 불량 검출 소자들(DC1, DC2)은 제2 회로 영역(CR2)에서 제1 상부 배선층들(182)을 통해 전원이 인가될 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 불량 검출 소자들(DC1, DC2)은, 기판(201) 상의 회로 게이트 유전층(222a), 회로 게이트 전극층(225a), 하부 배선 구조물(LIa), 관통 비아들(165a), 및 상부 배선 구조물(UIa)을 포함할 수 있다. 하부 배선 구조물(LIa)은 제1 내지 제3 하부 콘택층들(272a, 274a, 276a)을 포함하는 하부 콘택 플러그들(270a) 및 제1 내지 제3 하부 배선층들(282a, 284a, 286a)을 포함하는 하부 배선 라인들(280a)을 포함할 수 있다. 상부 배선 구조물(UIa)은 제1 내지 제3 상부 콘택층들(172a, 174a, 176a)을 포함하는 상부 콘택 플러그들(170a) 및 제1 내지 제3 상부 배선층들(182a, 184a, 186a)을 포함하는 하부 배선 라인들(180a)을 포함할 수 있다. 상부 콘택 플러그들(170a)은, 제1 영역(R1)에서와 달리, 제4 상부 콘택층(178)에 대응되는 구성을 포함하지 않을 수 있다. 다만, 실시예들에 따라, 상부 콘택 플러그들(170a)은 제4 상부 콘택 플러그를 더 포함할 수도 있을 것이다.
제1 불량 검출 소자(DC1)에서, 제1 회로 영역(CR1)에는 상기 도전성 구성들 또는 상기 도전층들이 모두 배치되고, 제2 회로 영역(CR2)에는 상부 배선 구조물(UIa) 중 일부만 배치될 수 있다. 다만, 실시예들에 따라, 제2 회로 영역(CR2)에도 제1 회로 영역(CR1)만 배치된 구성들이 더 배치될 수 있다.
제2 불량 검출 소자(DC2)에서, 제1 회로 영역(CR1)에는, 상기 도전성 구성들 중 제1 하부 층(272a), 관통 비아(165a), 및 상부 콘택 플러그들(170a)이 배치되지 않고, 제2 회로 영역(CR2)에는 상기 도전성 구성들이 모두 배치될 수 있다. 다만, 제2 회로 영역(CR2)에 배치되는 구성은 이에 한정되지는 않는다. 제2 불량 검출 소자(DC2)는, 제1 회로 영역(CR1)에 배치되는 도전성 플레이트층들(101D), 수평 절연층(110D), 제2 수평 도전층(104D), 및 플레이트 콘택들(161D)을 더 포함할 수 있다. 도전성 플레이트층들(101D), 수평 절연층(110D), 제2 수평 도전층(104D), 및 플레이트 콘택들(161D)은 하부 배선 구조물(LIa) 및 상부 배선 구조물(UIa)의 사이에 배치되며, 하부 배선 구조물(LIa) 및 상부 배선 구조물(UIa)로부터 이격되어 배치될 수 있다. 도전성 플레이트층들(101D), 수평 절연층(110D), 제2 수평 도전층(104D), 및 플레이트 콘택들(161D)은 더미 패턴일 수 있으며, 도전성 플레이트층들(101D) 및 플레이트 콘택들(161D)은 플로팅 상태일 수 있다. 실시예들에 따라, 도전성 플레이트층들(101D), 수평 절연층(110D), 제2 수평 도전층(104D), 및 플레이트 콘택들(161D) 중 적어도 일부는 생략될 수도 있다.
제1 및 제2 불량 검출 소자들(DC1, DC2)의 구성들은 제1 영역(R1)의 메모리 셀 구조물의 대응되는 구성들 또는 층들과 각각 동일한 공정 단계에서 함께 형성되어, 실질적으로 동일한 높이 레벨에 위치하며, 동일한 물질로 이루어질 수 있다. 본 명세서에서, "대응되는 구성들"은 실질적으로 동일한 높이 레벨에 위치하며, 동일한 물질로 이루어진 구성을 의미할 수 있다. 다만, 본 명세서에서는, 제1 영역(R1)의 대응되는 구성들과 구분하기 위하여, 제2 영역(R2) 및 제3 영역(R3)의 구성들에는, 도면 번호에 알파벳을 추가하여 표시하였으며, 청구항들에서는 각각 "제1" 및 "제2"를 붙여서 구분하여 지칭할 수도 있을 것이다. 또한, 본 명세서에서, "실질적으로 동일"은, 동일하거나 제조 공정 상 발생하는 편차의 범위에서의 차이가 있는 경우를 의미하며, "실질적으로"의 표현이 생략되는 경우에도 동일한 의미로 해석될 수 있다.
실시예들에 따라, 제1 영역(R1) 및 제2 영역(R2)에서, 서로 대응되는 구성들은 서로 동일한 형상 및/또는 크기를 가질 수도 있다. 예를 들어, 하부 배선 구조물(LIa)의 하부 콘택 플러그들(270a) 및 라인 하부 배선 라인들(280a)과, 상부 배선 구조물(UIa)의 상부 콘택 플러그들(170a) 및 상부 배선 라인들(180a)은, 제1 영역(R1)의 대응되는 구성들 중 적어도 일부와 실질적으로 동일한 형상 및 크기를 가질 수 있다.
도 3에 도시된 것과 같이, 제1 및 제2 불량 검출 소자들(DC1, DC2)의 제3 하부 배선층(286a) 상에서, 관통 비아들(165a)은 제3 하부 배선층(286a)의 연장 방향, 예를 들어 x 방향을 따라 제1 길이(L1)를 갖고, 연장 방향에 수직한 방향, 예를 들어, y 방향을 따라 제1 길이(L1)보다 작은 제2 길이(L2)를 가질 수 있다. 제1 길이(L1) 대 제2 길이(L2)의 비(L1/L2)는 약 1.2 이상, 예를 들어, 약 1.2 내지 약 1.5의 범위일 수 있다. 상기 비(L1/L2)가 상기 범위보다 작은 경우, 관통 비아들(165a)의 형성 시 뒤틀림(distortion)이 발생할 수 있으며, 이에 의해 관통 비아들(165a)이 제3 하부 배선층(286a) 상에 안정적으로 연결되지 못할 수 있다. 제1 길이(L1)는 예를 들어, 약 100 nm 내지 약 200 nm의 범위일 수 있으며, 약 100 nm 내지 약 160 nm의 범위일 수 있다. 제3 하부 배선층(286a)의 폭(W4)은 제2 길이(L2)의 약 2배 내지 약 4배의 범위일 수 있다.
이에 따라, 제1 불량 검출 소자(DC1)에서, 관통 비아들(165a)은, x 방향에서, 도 2a의 제1 영역(R1)의 관통 비아(165)의 제1 치수(dimension)(D1)보다 큰 제2 치수(D2)를 가질 수 있으나, 이에 한정되지는 않는다. 제2 불량 검출 소자(DC2)에서, 관통 비아들(165a)은 제3 치수(D3)를 갖고, 이는 더미 플레이트 콘택들(161D)의 제4 치수(D4)보다 클 수 있다. 제3 치수(D3)는 제2 치수(D2)와 실질적으로 동일할 수 있으나, 이에 한정되지는 않는다. 제1 내지 제4 치수들(D1, D2, D3, D4)은 동일 높이에서의 폭을 의미하거나 평균 폭을 의미할 수 있다. 제1 내지 제4 치수들(D1, D2, D3, D4)은 상부 콘택 플러그들(170, 170a) 및 하부 콘택 플러그들(270, 270a)보다 큰 치수를 가질 수 있으나, 이에 한정되지는 않는다.
관통 비아들(165a)은, 평면도 상에서, 제3 하부 배선층(286a)의 연장 방향을 따라 긴 길이를 갖는 바(bar) 형상을 가짐으로써, 관통 비아들(165a)의 높이가 증가하는 경우에도 제3 하부 배선층(286a)과 안정적으로 연결될 수 있다. 예시적인 실시예들에서, 관통 비아들(165a)의 z 방향에서의 높이는 약 10 ㎛ 이상일 수 있으며, 적층된 게이트 전극들(130)의 개수에 따라 변경될 수 있다.
제1 및 제2 불량 검출 소자들(DC1, DC2)는 불량 발생을 검출하는 영역의 범위가 서로 다를 수 있다. 예를 들어, 제1 불량 검출 소자(DC1)는 제2 불량 검출 소자(DC2)보다 많은 종류의 층들 사이의 전기적 연결 관계를 체크하는 소자일 수 있다.
제1 불량 검출 소자(DC1)는, 제1 회로 영역(CR1)의 구성들, 예를 들어, 제1 상부 배선층들(182a)과 회로 게이트 전극층들(225a) 사이에 배치된 구성들 사이의 전기적 연결 관계를 체크하기 위한 소자일 수 있다. 제1 불량 검출 소자(DC1)에서는, 소잉 공정 등에 의해, 회로 게이트 전극층(225a), 하부 배선 구조물(LIa), 관통 비아들(165a), 및 상부 배선 구조물(UIa) 사이에서 일 영역이 끊어지는 칩핑 불량이 발생했는지 여부를 확인할 수 있다.
제1 불량 검출 소자(DC1)는, 제1 상부 배선층들(182a)으로부터 z 방향을 따라 회로 게이트 전극층들(225a)까지 연결되는 제1 전기적 패스 및 회로 게이트 전극층들(225a)로부터 z 방향을 따라 제1 상부 배선층들(182a)까지 연결되는 제2 전기적 패스가, 교대로 반복되도록 연결된 형태를 가질 수 있다. 이에 따라, 제1 회로 영역(CR1)에, 제1 상부 배선층들(182a)으로부터 z 방향을 따라 회로 게이트 전극층들(225a)까지 연결되는 단위 구조물이 연속적으로 연결되도록 배열될 수 있다. 제1 불량 검출 소자(DC1)에서, 제1 하부 콘택층들(272a) 중 일부는 활성 영역들(205)과 연결되어 접지시키는 기능을 수행함으로써, 반도체 장치(100)의 제조 시에 아킹(arcing)의 발생을 방지할 수 있다.
제2 불량 검출 소자(DC2)는, 제1 회로 영역(CR1)의 구성들, 예를 들어, 제3 하부 배선층들(286a)과 제1 하부 배선층들(282a) 사이에 배치된 구성들 사이의 전기적 연결 관계를 체크하기 위한 소자일 수 있다. 제2 불량 검출 소자(DC2)에서는, 소잉 공정 등에 의해, 하부 배선 구조물(LIa)에서 제1 하부 콘택층들(272a)을 제외한 구성들 사이의 일 영역이 끊어지는 칩핑 불량이 발생했는지 여부를 확인할 수 있다.
제2 불량 검출 소자(DC2)는, 제3 하부 배선층들(286a)로부터 z 방향을 따라 제1 하부 배선층들(282a)까지 연결되는 제1 전기적 패스 및 제1 하부 배선층들(282a)로부터 z 방향을 따라 제3 하부 배선층들(282a)까지 연결되는 제2 전기적 패스가, 교대로 반복되도록 연결된 형태를 가질 수 있다. 이에 따라, 제1 회로 영역(CR1)에, 제3 하부 배선층들(286a)로부터 z 방향을 따라 제1 하부 배선층들(282a)까지 연결되는 단위 구조물이 연속적으로 연결되도록 배열될 수 있다. 실시예들에 따라, 제2 불량 검출 소자(DC2)의 제1 회로 영역(CR1)에는 제1 하부 콘택층들(272a)이 더 배치될 수 있다. 이 경우, 제3 하부 배선층들(286a)과 회로 게이트 전극층(225a) 사이에 배치된 구성들 사이의 전기적 연결 관계가 체크될 수 있다.
도 2d를 참조하면, 댐 구조물(DS)은, 기판(201) 상의 회로 게이트 유전층(222b), 회로 게이트 전극층(225b), 하부 배선 구조물(LIb), 관통 비아들(165b), 및 상부 배선 구조물(UIb)을 포함할 수 있다. 하부 배선 구조물(LIb)은 제1 내지 제3 하부 콘택층들(272b, 274b, 276b)을 포함하는 하부 콘택 플러그들(270b) 및 제1 내지 제3 하부 배선층들(282b, 284b, 286b)을 포함하는 하부 배선 라인들(280b)을 포함할 수 있다. 제2 배선 구조물(UIb)은 제1 내지 제4 상부 콘택층들(172b, 174b, 176b, 178b)을 포함하는 상부 콘택 플러그들(170b) 및 제1 내지 제3 상부 배선층들(182b, 184b, 186b)을 포함하는 하부 배선 라인들(180b)을 포함할 수 있다. 실시예들에 따라, 댐 구조물(DS)에서, 최상부로부터 하나 이상의 층이 생략될 수도 있다.
댐 구조물(DS)의 각 층들은, 제1 영역(R1)의 대응되는 구성들의 형상과 무관하게, 제2 영역(R2)의 둘레를 따라 연장되는 라인 형태로 배치될 수 있다. 댐 구조물(DS)은 이와 같이 복수의 층들, 예를 들어 도전층들이 적층된 라인 형상을 가짐으로써, 소잉 공정을 포함하는 반도체 장치(100)의 제조 공정 중에, 외부로부터의 오염 등으로부터 제1 영역(R1)의 메모리 구조물 및 제2 영역(R2)의 제1 및 제2 불량 검출 소자들(DC1, DC2)을 보호할 수 있다.
도 2e를 참조하면, 제2 영역(R2) 및 제3 영역(R3)의 연장 방향에 수직한 영역에서, 제1 불량 검출 소자(DC1), 제2 불량 검출 소자(DC2), 및 댐 구조물(DS)은 서로 물리적 및 전기적으로 이격되어 배치될 수 있다.
도 1b 및 도 2e에 도시된 것과 같이, 제1 및 제2 불량 검출 소자들(DC1, DC2)에서, y 방향을 따라, 상부 배선 라인들(180a) 및 하부 배선 라인들(280a)의 폭(W1, W2)은 동일하거나 유사할 수 있다. 다만, 제3 하부 배선층들(286a)은 상대적으로 긴 폭을 가질 수 있으나, 이에 한정되지는 않는다.
댐 구조물(DS)에서, 상부 배선 라인들(180b) 및 하부 배선 라인들(280b)의 폭(W3)은 서로 동일하거나 유사할 수 있으며, 제1 및 제2 불량 검출 소자들(DC1, DC2)의 폭(W1, W2)과도 동일하거나 유사할 수 있다. 상기 폭들(W1, W2, W3)은 예를 들어, 약 0.1 ㎛ 내지 약 0.5 ㎛의 범위를 가질 수 있다. 상부 콘택 플러그들(170b) 및 하부 콘택 플러그들(270b)은 상부 배선 라인들(180b) 및 하부 배선 라인들(280b)의 폭(W3)보다 작은 폭으로 연장될 수 있으나, 이에 한정되지는 않는다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 확대도이다. 도 4a는 도 2a의 'B' 영역을 확대하여 도시하고, 도 4b는 'B' 영역에 대응되는 영역을 확대하여 도시한다.
도 4a를 참조하면, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 매립 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
도 4b를 참조하면, 반도체 장치(100a)에서, 메모리 셀 영역(CELL)은 도 2a의 실시예에서와 달리, 도전성 플레이트층(101) 상의 제1 및 제2 수평 도전층들(102, 104)을 포함하지 않을 수 있다. 또한, 채널 구조물(CHa)은 에피택셜층(107)을 더 포함할 수 있다.
에피택셜층(107)은 채널 구조물(CHa)의 하단에서 도전성 플레이트층(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(107)은 도전성 플레이트층(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(107)의 하면의 높이는 최하부의 게이트 전극(130)의 상면보다 높고 그 상부의 게이트 전극(130)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 에피택셜층(107)은 상면을 통해 채널층(140)과 연결될 수 있다. 에피택셜층(107) 및 에피택셜층(107)과 접하는 게이트 전극(130)의 사이에는 게이트 절연층(141)이 더 배치될 수 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다. 도 5a 및 도 5b는 도 1b에 대응되는 영역을 도시한다.
도 5a를 참조하면, 반도체 장치(100b)는, 도 1b의 실시예에서와 달리, 제2 영역(R2)에 도 1b의 제1 불량 검출 소자(DC1)에 대응되는 하나의 불량 검출 소자(DC)만 포함할 수 있다. 이 경우, 제2 영역(R2)의 연장 방향에서의 폭이 감소되어 제2 영역(R2)의 면적이 최소화될 수 있다.
도 5b를 참조하면, 반도체 장치(100c)는, 도 1b의 실시예에서와 달리, 제2 영역(R2)에 도 1b의 제2 불량 검출 소자(DC2)에 대응되는 하나의 불량 검출 소자(DC)만 포함할 수 있다. 이 경우, 제2 영역(R2)의 연장 방향에서의 폭이 감소되어 제2 영역(R2)의 면적이 최소화될 수 있다.
이와 같이, 실시예들에서, 제2 영역(R2)에 배치되는 불량 검출 소자(DC)의 개수 및 종류는 다양하게 변경될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 6은 도 2c에 대응되는 영역을 도시한다.
도 6을 참조하면, 반도체 장치(100d)에서, 제2 불량 검출 소자(DC2)는 제1 회로 영역(CR1)의 구조가 도 2c의 실시예에서와 다를 수 있다. 제1 회로 영역(CR1)에는, 도전성 구성들 중, 회로 게이트 전극층(225a) 및 상부 배선 라인들(180a) 중 적어도 일부만 배치될 수 있다. 또한, 제2 회로 영역(CR2)은, 도 2c의 실시예에서와 달리, 제2 상부 배선층(184a) 및 제3 상부 콘택층들(176a)을 포함하지 않을 수 있다. 다만, 실시예들에 따라, 제2 회로 영역(CR2)에서 제1 상부 배선층(182a) 상부의 구성들의 배치는 다양하게 변경될 수 있다.
이에 따라, 제2 불량 검출 소자(DC2)는 회로 게이트 전극층(225a)을 따라 연장되는 전기적 패스를 가지며, 회로 게이트 전극층(225a)의 끊김 여부를 체크할 수 있다.
예시적인 실시예들에서, 제2 불량 검출 소자(DC2)의 구조는, 도 2b의 제1 불량 검출 소자(DC1)보다, z 방향을 따라 적층된 도전성 구성들의 개수가 적은 범위에서 다양하게 변경될 수 있다. 이에 따라, 제2 불량 검출 소자(DC2)는, 다양한 형태로, 전부가 아닌 일부의 도전성 구성들 사이에서의 전기적 연결 관계를 체크할 수 있다.
도 7a 내지 도 11b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 7a, 도 8a, 도 9, 도 10, 및 도 11a에서는, 도 2a에 도시된 영역에 대응되는 영역들을 도시하고, 도 7b, 도 8b, 및 도 11b에서는, 도 2b에 도시된 영역에 대응되는 영역들을 도시한다.
도 7a 및 도 7b를 참조하면, 기판(201)의 제1 영역(R1) 상에 주변 회로 영역(PERI)을 이루는 구동 회로 소자들(220), 하부 배선 구조물(LI), 및 주변 영역 절연층(290)을 형성할 수 있다. 이에 따라, 제2 영역(R2)에서, 회로 게이트 유전층(222a), 회로 게이트 전극층(225a), 하부 배선 구조물(LIa), 및 주변 영역 절연층(290)이 형성될 수 있다.
먼저, 기판(201) 내에 소자 분리층들(210)을 형성하여 활성 영역(205)을 정의할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다.
다음으로, 기판(201) 상에 회로 게이트 유전층(222, 222a) 및 회로 게이트 전극층(225, 225a)을 순차적으로 형성할 수 있다. 회로 게이트 유전층(222, 222a)과 회로 게이트 전극층(225, 225a)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222, 222a)은 실리콘 산화물로 형성되고, 회로 게이트 전극층(225, 225a)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극층(225)의 양 측벽에 스페이서층(224)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 활성 영역(205) 내에 소스/드레인 영역들을 형성할 수 있다. 도 7b 등에는 도시하지 않았으나, 제2 영역(R2)에서도 회로 게이트 유전층(222a)과 회로 게이트 전극층(225a)의 양 측벽에 스페이서층(224)이 더 형성될 수 있다.
제1 배선 구조물(LI, LIa) 중 하부 콘택 플러그들(270, 270a)은 주변 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 하부 배선 라인들(280, 280a)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다. 주변 영역 절연층(290)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(290)은 제1 배선 구조물(LI, LIa)을 형성하는 각 단계들에서 일부가 될 수 있다. 이에 의해, 제1 영역(R1)에서 주변 회로 영역(PERI)이 모두 형성될 수 있다.
이하에서, 다른 설명이 없는 경우, 제2 영역(R2)에서 제2 불량 검출 소자(DC2)(도 2c 참조)를 포함하는 영역 및 제3 영역(R3)(도 2d 참조)에서도, 대응되는 구성들이 형성되는 것으로 이해될 수 있다.
도 8a 및 도 8b를 참조하면, 제1 영역(R1)에서 주변 회로 영역(PERI)의 상부에 메모리 셀 영역(CELL)의 도전성 플레이트층(101), 수평 절연층(110), 제2 수평 도전층(104), 및 기판 절연층(105)을 형성하고, 희생 절연층들(118) 및 층간 절연층들(120)을 교대로 적층한 후, 셀 영역 절연층(190)을 형성할 수 있다. 이에 따라, 제2 영역(R2)에서, 기판 절연층(105) 및 셀 영역 절연층(190)이 형성될 수 있다.
도전성 플레이트층(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 수평 절연층(110)은, 제1 내지 제3 수평 절연층들(111, 112, 113)을 순차적으로 도전성 플레이트층(101) 상에 적층하여 형성할 수 있다. 제1 내지 제3 수평 절연층들(111, 112, 113)은, 제1 영역(R1)에서, 후속 공정을 통해 형성되는 도 2a의 제1 수평 도전층(102)으로 교체되는 층들일 수 있다. 제2 수평 도전층(104)은 제3 수평 절연층(113) 상에 형성될 수 있다.
기판 절연층(105)은 제2 관통 배선 영역(TV2)(도 2a 참조)이 위치하는 영역 및 메모리 셀 어레이들(MCA)(도 1a 참조)의 외측에서, 상부로부터 제2 수평 도전층(104), 수평 절연층(110), 및 도전성 플레이트층(101)을 일부 제거하고, 절연 물질을 채움으로써 형성될 수 있다.
희생 절연층들(118)은 후속 공정을 통해 일부가 게이트 전극들(130)(도 2a 참조)로 교체되는 층일 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120) 및 희생 절연층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
제1 영역(R1)에서 상부의 희생 절연층들(118)이 하부의 희생 절연층들(118)보다 짧게 연장되도록, 마스크층을 이용하여 희생 절연층들(118)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생 절연층들(118)은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다. 다음으로, 희생 절연층들(118) 및 층간 절연층들(120)의 적층 구조물을 덮는 셀 영역 절연층(190)이 형성될 수 있다.
본 단계에서, 제2 영역(R2)에서 제2 불량 검출 소자(DC2)(도 2c 참조)를 포함하는 영역에서는, 기판 절연층(105)과 나란하게, 도전성 플레이트층(101D), 수평 절연층(110D), 및 제2 수평 도전층(104D)이 형성될 수 있다.
도 9를 참조하면, 제1 영역(R1)에, 희생 절연층들(118) 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널 구조물들(CH)을 형성할 수 있다.
채널 구조물들(CH)은 마스크층을 이용하여 희생 절연층들(118) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태의 채널홀들을 형성한 후 이를 매립함으로써 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널 구조물들(CH)의 측벽은 도전성 플레이트층(101)의 상면에 수직하지 않을 수 있다. 채널 구조물들(CH)은 도전성 플레이트층(101)의 일부를 리세스하도록 형성될 수 있다.
다음으로, 채널 구조물들(CH) 내에 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 매립 절연층(150) 및 채널 패드(155)를 순차적으로 형성할 수 있다. 게이트 유전층(145)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH)을 따라 도전성 플레이트층(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 매립 절연층(150)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 10을 참조하면, 제1 영역(R1)에서, 희생 절연층들(118)의 일부를 제거하여 터널부들(TL)을 형성할 수 있다.
먼저, 제1 영역(R1)의 도시되지 않은 영역에서, 희생 절연층들(118)과 층간 절연층들(120)의 적층 구조물을 관통하고, 하부에서 제2 수평 도전층(104)을 관통하는 개구부들을 형성할 수 있다. 다음으로, 상기 개구부들 내에 별도의 희생 스페이서층들을 형성하면서 에치-백(etch-back) 공정에 의해 제2 수평 절연층(112)을 노출시킬 수 있다. 제1 셀 영역(MC1)에서 노출된 영역으로부터 제2 수평 절연층(112)을 선택적으로 제거하고, 그 후에 상하의 제1 및 제3 수평 절연층들(111, 113)을 제거할 수 있다.
수평 절연층(110)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 및 제3 수평 절연층들(111, 113)의 제거 공정 시에, 제2 수평 절연층(112)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 수평 절연층(110)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 상기 개구부들 내에서 상기 희생 스페이서층들을 제거할 수 있다. 본 공정에 의해, 제1 셀 영역(MC1)에는 제1 수평 도전층(102)이 형성될 수 있으며, 제2 셀 영역(MC2)에는 수평 절연층(110)이 잔존할 수 있다.
다음으로, 희생 절연층들(118)은 제2 관통 배선 영역(TV2)(도 2a 참조)의 외측에서 제거될 수 있다. 제2 관통 배선 영역(TV2)에서는 희생 절연층들(118)이 잔존하여 층간 절연층들(120)과 함께 제2 관통 배선 영역(TV2)의 절연 영역을 이룰 수 있다. 희생 절연층들(118)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 터널부들(TL)이 형성될 수 있다. 제2 관통 배선 영역(TV2)이 형성되는 영역은 상기 개구부들로부터 이격되어, 식각제가 도달하지 못함으로써 희생 절연층들(118)이 잔존하는 영역일 수 있다.
도 11a 및 도 11b를 참조하면, 제1 영역(R1)에서, 희생 절연층들(118)이 일부 제거된 터널부들(TL)에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 게이트 콘택들(160), 플레이트 콘택(161), 및 관통 비아들(165)을 형성할 수 있다. 이에 따라, 제2 영역(R2)에서, 관통 비아들(165a)이 형성될 수 있다.
게이트 전극들(130)을 이루는 상기 도전성 물질은 터널부들(TL)을 채울 수 있다. 게이트 전극들(130)의 측면은 제2 관통 배선 영역(TV2)의 희생 절연층들(118)의 측면과 접할 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
게이트 콘택들(160)은, 제1 영역(R1)의 제2 셀 영역(MC2)에서 게이트 전극들(130)과 연결되도록 형성되고, 플레이트 콘택(161)은 제2 셀 영역(MC2)의 단부에서 도전성 플레이트층(101)과 연결되도록 형성될 수 있다. 관통 비아들(165, 165a)은 제1 영역(R1)의 제2 관통 배선 영역(TV2)과 제3 셀 영역(MC3), 및 제2 영역(R2)에서 제1 배선 구조물(LI, LIa)과 연결되도록 형성될 수 있다. 제2 영역(R2)에서, 관통 비아들(165a)은 하부의 제3 하부 배선층(286a)의 연장 방형을 따라 바 형상으로 형성될 수 있다.
게이트 콘택들(160), 플레이트 콘택(161), 및 관통 비아들(165, 165a)은 서로 다른 깊이로 형성되지만, 식각 정지층 등을 활용하여 동시에 콘택홀들을 형성한 후 상기 콘택홀을 도전성 물질로 채움으로써 형성될 수 있다. 다만, 예시적인 실시예들에서, 게이트 콘택들(160), 플레이트 콘택(161), 및 관통 비아들(165, 165a) 중 일부는 서로 다른 공정 단계들에서 형성되는 것도 가능할 것이다.
본 단계에서, 제2 영역(R2)에서 제2 불량 검출 소자(DC2)(도 2c 참조)를 포함하는 영역에서는, 도전성 플레이트층(101D)과 연결되는 플레이트 콘택들(161D)이 제1 영역(R1)의 플레이트 콘택(161)과 함께 형성될 수 있다.
다음으로, 도 2a 및 도 2b를 함께 참조하면, 상부 배선 구조물(UI, UIa)이 형성될 수 있다.
상부 배선 구조물(UI, UIa) 중 상부 콘택 플러그들(170, 170a)은 셀 영역 절연층(190)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 상부 배선 라인들(180, 180a)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
이에 의해, 최종적으로 도 1a 내지 도 3의 반도체 장치(100)가 제조될 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 12를 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 6을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 반도체 구조물(1100F) 및 제1 반도체 구조물(1100F) 상의 제2 반도체 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 구조물(1100F)은 제2 반도체 구조물(1100S)의 옆에 배치될 수도 있다. 제1 반도체 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 반도체 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 반도체 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 반도체 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 13은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 13을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 12의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 6을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, DCV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 14는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 14는 도 13의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 13의 반도체 패키지(2003)를 절단선 Ⅶ-Ⅶ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 14를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 13 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 13과 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 반도체 구조물(3100) 및 제2 반도체 구조물(3200)을 포함할 수 있다. 제1 반도체 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 반도체 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 12 참조)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 6을 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각에서 최외곽에는 댐 구조물(DS)이 배치되고, 댐 구조물(DS)의 내측에는 적어도 하나의 불량 검출 소자(DC1, DC2)가 배치될 수 있다. 불량 검출 소자(DC1, DC2)에서, 관통 비아(165a)는 바 형상을 가질 수 있다.
반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 반도체 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 13 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 DC1, DC2: 불량 검출 소자
DS: 댐 구조물 LI: 제1 배선 구조물
TV1, TV2: 관통 배선 영역 UI: 제2 배선 구조물
101: 기판 102: 제1 수평 도전층
104: 제2 수평 도전층 105: 기판 절연층
110: 수평 절연층 118: 희생 절연층
120: 층간 절연층 130: 게이트 전극
140: 채널층 145: 게이트 유전층
150: 채널 매립 절연층 155: 채널 패드
160: 게이트 콘택 161: 플레이트 콘택
165, 165a: 관통 비아 170, 170a: 상부 콘택 플러그
180, 180a: 상부 배선 라인 190: 셀 영역 절연층

Claims (10)

  1. 제1 영역, 상기 제1 영역을 둘러싸는 제2 영역, 및 상기 제2 영역을 둘러싸는 제3 영역을 갖는 기판;
    상기 제1 영역 상의 메모리 구조물;
    상기 제2 영역 상의 제1 불량 검출 소자; 및
    상기 제3 영역 상의 댐 구조물을 포함하고,
    상기 메모리 구조물은, 제1 회로 게이트 전극층을 포함하는 구동 회로 소자들, 상기 구동 회로 소자들 상에 배치되는 제1 하부 배선 라인들 및 제1 하부 콘택 플러그들을 포함하는 제1 하부 배선 구조물, 상기 제1 하부 배선 구조물 상의 도전성 플레이트층, 상기 도전성 플레이트층 상에서 상기 도전성 플레이트층의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들 및 상기 채널 구조물들 상에 배치되며 제1 상부 배선 라인들 및 제1 상부 콘택 플러그들을 포함하는 제1 상부 배선 구조물, 및 상기 제1 방향을 따라 연장되어 상기 제1 상부 배선 구조물과 상기 제1 하부 배선 구조물을 연결하는 제1 관통 비아들을 포함하고,
    상기 제1 불량 검출 소자는, 제2 회로 게이트 전극층, 상기 제2 회로 게이트 전극층과 연결되는 제2 하부 배선 라인들 및 제2 하부 콘택 플러그들을 포함하는 제2 하부 배선 구조물, 상기 제2 하부 배선 구조물 상의 제2 관통 비아들, 및 상기 제2 관통 비아들 상에 배치되며 제2 상부 배선 라인들 및 제2 상부 콘택 플러그들을 포함하며 제2 상부 배선 구조물을 포함하고,
    상기 댐 구조물은, 상기 제1 불량 검출 소자를 둘러싸도록 배치되며, 상기 제3 영역 상에 적층된 복수의 도전성 라인들을 포함하고,
    상기 제1 불량 검출 소자에서, 상기 제2 회로 게이트 전극층, 상기 제2 하부 배선 구조, 상기 제2 관통 비아들, 및 상기 제2 상부 배선 구조물은 상기 메모리 구조물을 둘러싸도록 배치되며,
    상기 제2 관통 비아들은, 상기 제2 하부 배선 라인들 중 최상부 제2 하부 배선 라인과 연결되고, 상기 최상부 제2 하부 배선 라인의 연장 방향을 따라 제1 길이를 갖고, 상기 연장 방향에 수직한 방향을 따라 상기 제1 길이보다 작은 제2 길이를 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 불량 검출 소자는, 상기 메모리 구조물 및 상기 댐 구조물로부터 이격되어 배치되며, 상기 메모리 구조물 및 상기 댐 구조물과 전기적으로 분리된 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 하부 배선 구조물, 상기 제2 상부 배선 구조물, 및 상기 제2 관통 비아들은, 각각 상기 제1 하부 배선 구조물, 상기 제1 상부 배선 구조물, 및 상기 제1 관통 비아들과 대응되는 구조를 갖는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 길이 대 상기 제2 길이의 비는 1.2 내지 1.5의 범위인 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 불량 검출 소자는, 전기적 연결 상태를 확인하기 위하여, 상기 제2 회로 게이트 전극층, 상기 제2 하부 배선 구조물, 상기 제2 관통 비아들, 및 상기 제2 상부 배선 구조물이 연결된 단위 구조물이 연속적으로 연결되도록 배열된 반도체 장치.
  6. 제1 항에 있어서,
    상기 제2 영역 상에서 제1 불량 검출 소자를 둘러싸도록 배치되며, 상기 제1 불량 검출 소자와 다른 구조를 갖는 제2 불량 검출 소자를 더 포함하고,
    상기 제2 불량 검출 소자는, 전기적 연결 상태를 확인하기 위하여, 상기 제2 하부 배선 라인들 및 상기 제2 하부 콘택 플러그들의 적어도 일부가 연결된 단위 구조물이 연속적으로 연결되도록 배열된 반도체 장치.
  7. 기판;
    상기 기판 상에 배치되며, 메모리 셀들을 포함하는 메모리 구조물;
    상기 메모리 구조물을 둘러싸는 불량 검출 소자; 및
    상기 불량 검출 소자를 둘러싸는 댐 구조물을 포함하고,
    상기 불량 검출 소자는, 상기 기판 상의 회로 게이트 전극층, 상기 회로 게이트 전극층과 연결되며 하부 배선 라인들 및 하부 콘택 플러그들을 포함하는 하부 배선 구조물, 상기 하부 배선 구조물 상의 관통 비아들, 및 상기 관통 비아들 상에 배치되며 상부 배선 라인들 및 상부 콘택 플러그들을 포함하는 상부 배선 구조물을 포함하고,
    상기 댐 구조물은, 상기 불량 검출 소자를 둘러싸도록 배치되며 수직하게 적층된 복수의 도전성 라인들을 포함하고,
    상기 불량 검출 소자는, 상기 메모리 구조물을 둘러싸는 제1 회로 영역 및 상기 제1 회로 영역의 일 단에 위치하는 제2 회로 영역을 갖고,
    상기 불량 검출 소자에서, 상기 회로 게이트 전극층, 상기 하부 배선 구조물의 적어도 일부, 및 상기 상부 배선 라인들은 상기 제1 회로 영역 및 상기 제2 회로 영역에 배치되고, 상기 관통 비아들 및 상기 상부 콘택 플러그들은 상기 제2 회로 영역에 배치되며,
    상기 관통 비아들은, 상기 하부 배선 라인들 중 최상부 하부 배선 라인과 연결되고, 상기 최상부 하부 배선 라인의 연장 방향을 따라 제1 길이를 갖고, 상기 연장 방향에 수직한 방향을 따라 상기 제1 길이보다 작은 제2 길이를 갖는 반도체 장치.
  8. 제7 항에 있어서,
    상기 불량 검출 소자는, 상기 제1 회로 영역에서, 상기 하부 배선 구조물 및 상기 상부 배선 라인들과 이격되어 상기 하부 배선 구조물 및 상기 상부 배선 라인들의 사이에 배치되는, 더미 도전성 플레이트층 및 더미 플레이트 콘택들을 더 포함하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 메모리 구조물은, 상기 불량 검출 소자의 상기 회로 게이트 전극층, 상기 하부 배선 구조물, 상기 관통 비아들, 및 상기 상부 배선 구조물 각각에 대응되는 층들을 포함하는 반도체 장치.
  10. 기판, 상기 기판 상의 구동 회로 소자들 및 메모리 셀들을 포함하는 메모리 구조물, 상기 메모리 구조물을 둘러싸는 불량 검출 소자, 상기 불량 검출 소자를 둘러싸는 댐 구조물, 및 상기 구동 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 불량 검출 소자는, 상기 기판 상의 회로 게이트 전극층, 상기 회로 게이트 전극층과 연결되며 하부 배선 라인들 및 하부 콘택 플러그들을 포함하는 하부 배선 구조물, 상기 하부 배선 구조물 상의 관통 비아들, 및 상기 관통 비아들 상에 배치되며 상부 배선 라인들 및 상부 콘택 플러그들을 포함하는 상부 배선 구조물을 포함하고,
    상기 댐 구조물은, 상기 불량 검출 소자를 둘러싸도록 배치되며 수직하게 적층된 복수의 도전성 라인들을 포함하고,
    상기 관통 비아들은, 상기 하부 배선 라인들 중 최상부 하부 배선 라인과 연결되고, 상기 최상부 하부 배선 라인의 연장 방향을 따라 제1 길이를 갖고, 상기 연장 방향에 수직한 방향을 따라 상기 제1 길이보다 작은 제2 길이를 갖는 데이터 저장 시스템.
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