KR20240059425A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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KR20240059425A
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성정용
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 및 제2 영역들을 갖는 기판, 상기 제1 영역에서, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 하부 게이트 전극들을 포함하는 제1 적층 구조물, 상기 제1 적층 구조물을 관통하며 상기 기판과 접촉하는 제1 채널 구조물, 상기 제1 적층 구조물 및 상기 제1 채널 구조물 상에 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 상부 게이트 전극들을 포함하는 제2 적층 구조물, 상기 제2 적층 구조물을 관통하며 상기 제1 채널 구조물과 연결되는 제2 채널 구조물, 상기 제2 영역에서, 상기 제1 방향을 따라 서로 이격되어 적층되는 하부 수평 희생층들을 포함하는 제1 몰드 구조물, 상기 제1 몰드 구조물을 관통하며 상기 기판과 접촉하는 얼라인 구조물, 및 상기 제1 몰드 구조물 및 상기 얼라인 구조물 상에 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 상부 수평 희생층들을 포함하는 제2 몰드 구조물을 포함하고, 적층된 상기 하부 수평 희생층들의 개수는 적층된 상기 하부 게이트 전극들의 개수보다 적다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역들을 갖는 기판, 상기 제1 영역에서, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 하부 게이트 전극들을 포함하는 제1 적층 구조물, 상기 제1 적층 구조물을 관통하며 상기 기판과 접촉하는 제1 채널 구조물, 상기 제1 적층 구조물 및 상기 제1 채널 구조물 상에 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 상부 게이트 전극들을 포함하는 제2 적층 구조물, 상기 제2 적층 구조물을 관통하며 상기 제1 채널 구조물과 연결되는 제2 채널 구조물, 상기 제2 영역에서, 상기 제1 방향을 따라 서로 이격되어 적층되는 하부 수평 희생층들을 포함하는 제1 몰드 구조물, 상기 제1 몰드 구조물을 관통하며 상기 기판과 접촉하는 얼라인 구조물, 및 상기 제1 몰드 구조물 및 상기 얼라인 구조물 상에 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 상부 수평 희생층들을 포함하는 제2 몰드 구조물을 포함하고, 적층된 상기 하부 수평 희생층들의 개수는 적층된 상기 하부 게이트 전극들의 개수보다 적을 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역들을 갖는 기판, 상기 제1 영역에서, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 하부 게이트 전극들을 포함하는 제1 적층 구조물, 상기 제1 적층 구조물을 관통하는 제1 채널 구조물, 상기 제1 적층 구조물 및 상기 제1 채널 구조물 상에 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 상부 게이트 전극들을 포함하는 제2 적층 구조물, 상기 제2 적층 구조물을 관통하며 상기 제1 채널 구조물과 연결되는 제2 채널 구조물, 상기 제2 영역에서, 상기 제1 방향을 따라 서로 이격되어 적층되는 하부 수평 희생층들을 포함하는 제1 몰드 구조물, 상기 제1 몰드 구조물을 관통하는 얼라인 구조물, 상기 제1 몰드 구조물 및 상기 얼라인 구조물 상에 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 상부 수평 희생층들을 포함하는 제2 몰드 구조물을 포함하고, 상기 제1 방향을 따라, 상기 하부 게이트 전극들 중 최상부의 하부 게이트 전극과 상기 제1 채널 구조물의 상단 사이의 거리는, 상기 하부 수평 희생층들 중 최상부의 하부 수평 희생층과 상기 얼라인 구조물의 상단 사이의 거리보다 작을 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 제1 및 제2 영역들을 갖는 기판, 상기 기판의 일 측의 회로 소자들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고, 상기 반도체 저장 장치는, 상기 제1 영역에서, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 하부 게이트 전극들을 포함하는 제1 적층 구조물, 상기 제1 적층 구조물을 관통하며 상기 기판과 접촉하는 제1 채널 구조물, 상기 제1 적층 구조물 및 상기 제1 채널 구조물 상에 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 상부 게이트 전극들을 포함하는 제2 적층 구조물, 상기 제2 적층 구조물을 관통하며 상기 제1 채널 구조물과 연결되는 제2 채널 구조물, 상기 제2 영역에서, 상기 제1 방향을 따라 서로 이격되어 적층되는 하부 수평 희생층들을 포함하는 제1 몰드 구조물, 상기 제1 몰드 구조물을 관통하며 상기 기판과 접촉하는 얼라인 구조물, 및 상기 제1 몰드 구조물 및 상기 얼라인 구조물 상에 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 상부 수평 희생층들을 포함하는 제2 몰드 구조물을 더 포함하고, 적층된 상기 하부 수평 희생층들의 개수는 적층된 상기 하부 게이트 전극들의 개수보다 적을 수 있다.
얼라인 구조물이 배치되는 몰드 구조물에서, 수평 희생층들의 적층 형태를 최적화함으로써, 신뢰성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3는 예시적인 실시예들에 따른 반도체 장치의 일부 영역들을 확대하여 도시하는 부분 확대도이다.
도 4 내지 도 6은 예시적인 실시예들에 따른 반도체 장치의 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 10a 내지 도 10g는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 12는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 13은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2는 각각 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면을 도시한다.
도 3는 예시적인 실시예들에 따른 반도체 장치의 일부 영역들을 확대하여 도시하는 부분 확대도이다. 도 3에서는 도 2의 'A' 영역을 확대하여 도시한다.
도 1 내지 도 3을 참조하면, 반도체 장치(100)는 제1 및 제2 영역들(R1, R2)을 갖는 기판(101)을 포함할 수 있다.
제1 영역(R1)에서, 반도체 장치(100)는, 기판(101) 상의 제1 및 제2 수평 도전층들(102, 104), 게이트 전극들(130) 및 층간 절연층들(120)을 각각 포함하는 제1 및 제2 적층 구조물들(GS1, GS2), 제1 및 제2 적층 구조물들(GS1, GS2)을 관통하도록 배치되며 채널층(140)을 각각 포함하는 채널 구조물들(CH), 제2 적층 구조물(GS2)의 일부를 관통하는 상부 분리 영역들(US), 제1 및 제2 적층 구조물들(GS1, GS2)을 관통하며 연장되는 분리 영역들(MS), 채널 구조물들(CH) 상의 콘택 플러그들(170), 및 제1 및 제2 적층 구조물들(GS1, GS2)을 덮는 셀 영역 절연층(190)을 포함할 수 있다.
제2 영역(R2)에서, 반도체 장치(100)는, 적어도 하나의 얼라인 키 영역들(AK1, AK2)을 포함할 수 있다. 제2 영역(R2)에서, 반도체 장치(100)는, 기판(101) 상의 수평 절연층(110), 수평 절연층(110) 상의 제2 수평 도전층(104), 수평 희생층들(118) 및 층간 절연층들(120)을 각각 포함하는 제1 및 제2 몰드 구조물들(KS1, KS2), 제1 몰드 구조물(KS1)을 관통하도록 배치되는 얼라인 구조물들(KC), 및 제1 및 제2 몰드 구조물들(KS1, KS2)을 덮는 셀 영역 절연층(190)을 포함할 수 있다.
반도체 장치(100)에서, 제1 영역(R1)은 채널 구조물들(CH)을 중심으로 메모리 셀들을 포함하는 메모리 셀 스트링들이 배치되는 영역일 수 있으며, 제2 영역(R2)은 제1 영역(R1)의 외측에 배치되며 메모리 셀들이 배치되지 않는 영역일 수 있다. 예를 들어, 반도체 장치(100)는 제1 영역(R1)의 메모리 셀들에 전기적 신호를 인가하는 회로 소자들을 포함하는 주변 회로 영역을 더 포함할 수 있으며, 제2 영역(R2)은 상기 주변 회로 영역의 일 측에 위치하는 영역이거나 상기 주변 회로 영역의 외측에 위치하는 더미 영역일 수 있다. 일부 실시예들에서, 제2 영역(R2)은 메모리 칩 영역들 사이의 스크라이브 레인(scribe lane)에 위치할 수 있다. 이 경우, 제2 영역(R2)은 다이싱(dicing) 후에 반도체 장치(100) 내에 잔존하는 영역일 수 있다. 또는, 반도체 장치(100)는 다이싱되기 전의 반도체 구조물일 수도 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
기판(101)의 제1 및 제2 영역들(R1, R2)은 서로 이격된 영역일 수 있다. 본 명세서에서는 설명의 편의 상, 제1 및 제2 영역들(R1, R2)을 기판(101)의 영역들로 지칭하였으나, 설명 방식에 따라 제1 및 제2 영역들(R1, R2)을 반도체 장치(100)의 영역들로 지칭할 수도 있을 것이다.
제1 및 제2 수평 도전층들(102, 104)은 기판(101)의 제1 영역(R1)의 상면 상에 순차적으로 적층되어 배치될 수 있다. 제1 및 제2 수평 도전층들(102, 104)은 기판(101)과 함께 소스 구조물(SS)을 이룰 수 있다. 소스 구조물(SS)은 반도체 장치(100)의 공통 소스 라인으로 기능할 수 있다. 도 2의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 기판(101)과 동일한 도전형의 불순물들로 도핑된 층일 수 있다. 제2 수평 도전층(104)은 도핑된 층이거나, 진성 반도체(intrinsic semiconductor)층이면서 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(104)의 물질은 반도체 물질에 한정되지는 않으며, 일부 실시예들에서 절연층으로 대체되는 것도 가능하다. 일부 실시예들에서, 제1 수평 도전층(102)과 제2 수평 도전층(104)의 사이에는 상대적으로 얇은 두께의 절연층이 개재될 수도 있다.
수평 절연층(110)은 제2 영역(R2)에서 제1 수평 도전층(102)과 동일 레벨로 기판(101) 상에 배치될 수 있다. 수평 절연층(110)은, 기판(101) 상에 교대로 적층된 복수의 절연층들을 포함할 수 있다. 수평 절연층(110)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다. 수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제1 및 제2 적층 구조물들(GS1, GS2)은 z 방향을 따라 기판(101)으로부터 순차적으로 적층될 수 있다. 제1 및 제2 적층 구조물들(GS1, GS2) 각각은 게이트 전극들(130) 및 게이트 전극들(130)과 교대로 배치되는 층간 절연층들(120)을 포함할 수 있다. 제1 적층 구조물(GS1)은 최상부에 배치되며 상대적으로 두꺼운 두께를 갖는 제1 상부 층간 절연층(125A)을 더 포함할 수 있다.
게이트 전극들(130)은 제1 영역(R1)에서 기판(101) 상에 수직으로 이격되어 적층되어 제1 및 제2 적층 구조물들(GS1, GS2)을 이룰 수 있다. 청구항들에서, 제1 적층 구조물(GS1)의 게이트 전극들(130)을 하부 게이트 전극으로 지칭하고, 제2 적층 구조물(GS2)의 게이트 전극들(130)을 상부 게이트 전극으로 지칭할 수 있다.
게이트 전극들(130) 중 최하부의 게이트 전극(130)을 포함하는 적어도 하나의 게이트 전극(130)은 접지 선택 트랜지스터를 이루고, 최상부의 게이트 전극(130)을 포함하는 적어도 하나의 게이트 전극(130)은 스트링 선택 트랜지스터를 이룰 수 있다. 그 외의 게이트 전극들(130)은 복수의 메모리 셀들을 이룰 수 있으며, 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 일부 실시예들에서, 스트링 선택 트랜지스터의 상부 및/또는 접지 선택 트랜지스터의 아래에 배치되는 게이트 전극(130)은, 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이룰 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 메모리 셀들을 이루는 게이트 전극들(130)의 상부 및/또는 아래의 게이트 전극(130)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 분리 영역들(MS)에 의하여, y 방향에서 일정 단위로 분리되어 배치될 수 있다. 한 쌍의 분리 영역들(MS) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
제1 및 제2 몰드 구조물들(KS1, KS2)은 z 방향을 따라 기판(101)으로부터 순차적으로 적층될 수 있다. 제1 및 제2 몰드 구조물들(KS1, KS2) 각각은 수평 희생층들(118) 및 수평 희생층들(118)과 교대로 배치되는 층간 절연층들(120)을 포함할 수 있다. 제1 몰드 구조물(KS1)은 최상부에 배치되며 상대적으로 두꺼운 두께를 갖는 제2 상부 층간 절연층(125B)을 더 포함할 수 있다.
제1 몰드 구조물(KS1)은 적어도 일부 영역에서 제1 적층 구조물(GS1)과 동일 레벨에 위치하고, 제2 몰드 구조물(KS2)은 적어도 일부 영역에서 제2 적층 구조물(GS2)과 동일 레벨에 위치할 수 있다. 제1 몰드 구조물(KS1)의 레벨은 제1 적층 구조물(GS1)의 레벨과 중첩될 수 있고, 제2 몰드 구조물(KS2)의 레벨은 제2 적층 구조물(GS2)의 레벨과 중첩될 수 있다.
제2 몰드 구조물(KS2)은 얼라인 구조물들(KC)의 주변에서 제1 몰드 구조물(KS1), 예컨대 제2 상부 층간 절연층(125B)을 소정 두께로 리세스한 형태로 배치될 수 있다. 이에 따라, 제2 몰드 구조물(KS2)을 이루는 수평 희생층들(118) 및 층간 절연층들(120)은, 리세스 영역(RC) 상에서 기판(101)을 향하여 리세스되거나 함몰된 영역인 키 패턴부들(KP)을 가질 수 있다. 각각의 수평 희생층들(118) 및 층간 절연층들(120)에서, 키 패턴부들(KP)의 형상은 조금씩 다를 수 있다. 제2 몰드 구조물(KS2)의 상부를 향하면서, 키 패턴부들(KP)의 절곡 형태가 점진적으로 완화되는 형상을 가질 수 있으며, 예를 들어, 최상부의 수평 희생층(118) 및 최상부의 층간 절연층(120)을 포함하는 일부 층들은 노치(notch) 형태의 키 패턴부들(KP)을 가질 수 있다. 일부 실시예들에서, 키 패턴부(KP)는 도 2에 도시된 것과 같은 하나의 노치 형태가 아니라, 얼라인 구조물들(KC1)의 둘레 상에 형성된 함몰부의 형태를 가질 수도 있다.
수평 희생층들(118)은 제2 영역(R2)에서 기판(101) 상에 수직으로 이격되어 적층되어 제1 및 제2 몰드 구조물들(KS1, KS2)을 이룰 수 있다. 청구항들에서, 제1 몰드 구조물(KS1)의 수평 희생층들(118)을 하부 수평 희생층으로 지칭하고, 제2 몰드 구조물(KS2)의 수평 희생층들(118)을 상부 수평 희생층으로 지칭할 수 있다. 수평 희생층들(118)은 게이트 전극들(130)과 동일 두께로 배치될 수 있다.
제1 몰드 구조물(KS1)에서, 수평 희생층들(118)은 제1 적층 구조물(GS1)의 게이트 전극들(130) 중 일부와만 실질적으로 동일 레벨에 배치될 수 있다. 구체적으로, 제1 몰드 구조물(KS1)에서, 수평 희생층들(118)은 최하부의 게이트 전극(130)을 포함하여 하부로부터 일부의 게이트 전극들(130)에 대응하여 일부의 게이트 전극들(130)과 실질적으로 동일 레벨에 배치될 수 있다. 예를 들어, 제1 몰드 구조물(KS1)에서, 제1 적층 구조물(GS1)의 최상부 게이트 전극(130)에 대응하는 높이에는 수평 희생층(118)이 배치되지 않을 수 있다.
제1 몰드 구조물(KS1)을 이루는 수평 희생층들(118)의 적층 개수는 제1 적층 구조물(GS1)을 이루는 게이트 전극들(130)의 적층 개수보다 적을 수 있다. 예를 들어, 제1 적층 구조물(GS1)을 이루는 게이트 전극들(130)의 적층 개수가 N 개(N은 자연수)일 때, 제1 몰드 구조물(KS1)을 이루는 수평 희생층들(118)의 적층 개수는 N-α(α는 자연수)일 수 있다. 여기에서, α는 N의 약 3 % 내지 약 20 %의 범위일 수 있으나, 이에 한정되지는 않는다. 예를 들어, α는 2 내지 7일 수 있으나, 이에 한정되지는 않는다.
수직 방향, 예컨대 z 방향에서, 제1 적층 구조물(GS1)의 최상부 게이트 전극(130)과 제2 적층 구조물(GS2)의 최하부 게이트 전극(130) 사이의 제1 거리(D1)는, 제1 몰드 구조물(KS1)의 최상부 수평 희생층(118)과 제2 몰드 구조물(KS2)의 최하부 수평 희생층(118) 사이의 제2 거리(D2)보다 작을 수 있다. 또한, z 방향에서, 제1 적층 구조물(GS1)의 최상부 게이트 전극(130)과 제1 채널 구조물(CH1)의 상단 사이의 거리(D1)는, 제1 몰드 구조물(KS1)의 최상부 수평 희생층(118)과 얼라인 구조물(KC)의 상단 사이의 거리(D2)보다 작을 수 있다.
제1 몰드 구조물(KS1)이 수평 희생층(118)을 전혀 포함하지 않는 경우, 제2 상부 층간 절연층(125B)의 리세스 영역(RC)의 형성 공정 시에 식각제가 얼라인 구조물들(KC)의 계면을 따라 침투하여 얼라인 구조물들(KC)의 리프팅(lifting)과 같은 불량이 발생할 수 있다. 하지만, 본 발명에서는 제1 몰드 구조물(KS1)이 수평 희생층들(118)을 일부 포함하므로, 이와 같은 불량의 발생을 방지할 수 있다. 또한, 제1 몰드 구조물(KS1)이 게이트 전극들(130)에 대응되도록 상부까지 수평 희생층들(118)을 포함하는 경우, 제2 상부 층간 절연층(125B) 등에 대한 평탄화 공정 시에 제2 영역(R2)에 디싱(dishing)이 발생하는 경우 제2 상부 층간 절연층(125B)의 리세스 영역(RC)의 깊이가 확보되지 못할 수 있다. 하지만, 본 발명에서는 제1 몰드 구조물(KS1)의 상부 영역에 수평 희생층(118)이 배치되지 않아, 제2 상부 층간 절연층(125B)의 리세스 영역(RC)의 깊이가 확보될 수 있어, 키 패턴부들(KP)이 명확하게 형성될 수 있다.
제2 몰드 구조물(KS2)에서, 수평 희생층들(118)은 제2 적층 구조물(GS2)의 게이트 전극들(130)과 일부 영역에서만 실질적으로 동일한 레벨에 배치될 수 있다. 구체적으로, 수평 희생층들(118)은, 제2 상부 층간 절연층(125B)의 리세스 영역(RC) 외의 영역들 및 얼라인 구조물들(KC) 상에서, 게이트 전극들(130)과 실질적으로 동일한 레벨에 배치될 수 있다. 제제2 상부 층간 절연층(125B)의 리세스 영역(RC)에서는 수평 희생층들(118)은 제2 적층 구조물(GS2)의 대응되는 게이트 전극들(130)보다 낮은 레벨에 위치할 수 있다. 예를 들어, 제2 몰드 구조물(KS2)에서, 최하부의 수평 희생층(118)의 하면의 레벨은, 제1 적층 구조물(GS1)의 최상부의 게이트 전극(130)의 상면의 레벨보다 낮을 수 있으나, 이에 한정되지는 않는다.
수평 희생층들(118)은 층간 절연층들(120)과 다른 절연 물질로 이루어질 수 있다. 수평 희생층들(118)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
층간 절연층들(120)은 제1 영역(R1)에서 게이트 전극들(130)의 사이에 배치되고, 제2 영역(R2)에서 수평 희생층들(118)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130) 및 수평 희생층들(118)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)의 상대적인 두께 및 배치 위치는 실시예들에서 다양하게 변경될 수 있다.
제1 및 제2 적층 구조물들(GS1, GS2)의 사이 및 제1 및 제2 몰드 구조물들(KS1, KS2)의 사이에는 상대적으로 두께가 두꺼운 제1 및 제2 상부 층간 절연층들(125A, 125B)이 각각 배치될 수 있다. 제1 및 제2 상부 층간 절연층들(125A, 125B)은 서로 다른 두께를 가질 수 있다. 제1 상부 층간 절연층(125A)의 두께는 제2 상부 층간 절연층(125B)의 두께보다 작을 수 있다. 본 실시예에서, 제1 및 제2 상부 층간 절연층들(125A, 125B)의 최상면들은 동일 레벨에 위치할 수 있으나, 이에 한정되지는 않는다.
층간 절연층들(120) 및 제1 및 제2 상부 층간 절연층들(125A, 125B)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(R1)에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 구조물들(CH)은 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 제1 채널 구조물들(CH1)은 제1 적층 구조물(GS1)을 관통하여 기판(101)과 접촉하고, 제2 채널 구조물들(CH2)은 제2 적층 구조물(GS2)을 관통하여 제1 채널 구조물들(CH1)과 연결될 수 있다. 채널 구조물들(CH)은, 제1 채널 구조물들(CH1)과 제2 채널 구조물들(CH2)이 연결된 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 다만, 실시예들에 따라, z 방향을 따라 적층되는 채널 구조물들의 개수는 다양하게 변경될 수 있다.
채널 구조물들(CH) 각각은 채널 홀 내에 순차적으로 배치된 게이트 유전층(145), 채널층(140), 채널 매립 절연층(150), 및 채널 패드(155)를 포함할 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서, 채널층(140), 게이트 유전층(145), 및 채널 매립 절연층(150)은 서로 연결된 상태일 수 있다.
도 2의 확대도에 도시된 것과 같이, 채널층(140)은 내부의 채널 매립 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
채널 패드(155)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 채널 패드(155)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
얼라인 구조물들(KC)은 제2 영역(R2)에 배치될 수 있으며, 도 1에 도시된 것과 같이, 얼라인 키 영역들(AK1, AK2) 내에 일정 패턴을 이루어 배열될 수 있다. 얼라인 키 영역들(AK1, AK2)은 반도체 장치(100)의 제조 공정 중 포토 리소그래피 공정 시에, 상하의 패턴들 사이의 얼라인을 위한 얼라인 키들이 배치되는 영역일 수 있다. 다만, 얼라인 키 영역들(AK1, AK2)의 개수, 각각의 얼라인 키 영역들(AK1, AK2) 내에서 얼라인 구조물들(KC)이 이루는 패턴의 형태 및 크기 등은 실시예들에서 다양하게 변경될 수 있다. 일부 실시예들에서, 반도체 장치(100) 내에, 얼라인 키 영역들(AK1, AK2)의 일부 영역만 최종적으로 잔존할 수도 있다.
얼라인 구조물(KC)은 제1 채널 구조물들(CH1)과 실질적으로 동일한 레벨에 위치할 수 있다. 얼라인 구조물(KC)은 제1 몰드 구조물(KS1)을 관통하여 기판(101)과 접촉할 수 있다. 얼라인 구조물(KC)은 수직 희생층(119)을 포함할 수 있다. 수직 희생층(119)은 탄소계 물질을 포함할 수 있다. 수직 희생층(119)은, 예를 들어, 비정질 탄소층(Amorphous Carbon Layer, ACL)으로 이루어질 수 있으나, 이에 한정되지는 않는다.
도 3을 참조하면, 제2 상부 층간 절연층(125)은 얼라인 구조물들(KC)의 주변에서 일부 제거되어 리세스 영역(RC)을 가질 수 있다. 리세스 영역(RC)에서, 얼라인 구조물들(KC)은 제2 상부 층간 절연층(125)의 상면 상으로 돌출될 수 있다. 얼라인 구조물들(KC)이 돌출된 길이(L1)는 예를 들어, 약 800 내지 약 1200 의 범위일 수 있다. 리세스 영역(RC) 및 얼라인 구조물들(KC)의 상부 영역들을 따라 제2 몰드 구조물(KS2)의 수평 희생층들(118) 및 층간 절연층들(120)이 적층될 수 있다. 수평 희생층들(118) 및 층간 절연층들(120)은 돌출된 얼라인 구조물들(KC)로 인해 단차 구조를 가질 수 있다. 제2 몰드 구조물(KS2)의 최하부의 제1 수평 희생층(118U1)은 얼라인 구조물(KC)의 상면의 일부 및 측면의 상부를 덮고, 리세스 영역(RC)을 따라 연장된 후, 리세스되지 않은 제2 상부 층간 절연층(125)의 상면을 따라 연장될 수 있다. 제2 몰드 구조물(KS2)에서 복수개의 수평 희생층들(118)이, 리세스 영역(RC)에서, 얼라인 구조물들(KC)의 상면들 또는 상단들보다 낮은 레벨에 위치할 수 있다. 본 실시예에서, 제1 수평 희생층(118U1) 및 제1 수평 희생층(118U1) 상의 제2 수평 희생층(118U2)은 얼라인 구조물들(KC)의 상면들보다 낮은 레벨에 위치할 수 있다. 제2 수평 희생층(118U2)의 상면은 얼라인 구조물들(KC)의 상면들보다 낮은 레벨에 위치할 수 있다. 다만, 실시예들에서, 얼라인 구조물들(KC)의 상면들보다 낮은 레벨에 위치하는 제2 몰드 구조물(KS2)의 수평 희생층들(118)의 개수는 다양하게 변경될 수 있다. 제1 수평 희생층(118U1)의 최하면은, 제1 적층 구조물(GS1)의 최상부 게이트 전극(130)의 상면보다 낮은 레벨에 위치할 수 있으나, 이에 한정되지는 않는다.
제2 수평 희생층(118U2) 상에서, 수평 희생층들(118) 및 층간 절연층들(120)은 컨포멀하게 형성되어, 상기 리세스 영역에 대응하며 기판(101)을 향하여 함몰된 키 패턴부(KP)를 각각 가질 수 있다. 키 패턴부들(KP)은 얼라인 구조물들(KC)의 둘레에 대응되도록 위치할 수 있다. 다만, 제1 수평 희생층(118U1) 상의 수평 희생층들(118)에서, 키 패턴부들(KP)은 점진적으로 완만해지는 형태를 가질 수 있다. 키 패턴부들(KP)은 반도체 장치(100)의 제조 공정 중에, 상술한 것과 같이, 상하의 패턴들 사이의 얼라인을 위한 얼라인 키로 기능할 수 있다. 예를 들어, 키 패턴부들(KP)은 제2 채널 구조물들(CH2)을 형성하는 공정에서 얼라인 키로 기능할 수 있다.
분리 영역들(MS)은 제1 영역(R1)에서 제1 및 제2 적층 구조물들(GS1, GS2) 및 제1 및 제2 수평 도전층들(102, 104)을 관통하여 x 방향으로 연장되며, 기판(101)과 연결될 수 있다. 도 1에 도시된 것과 같이, 분리 영역들(MS)은 서로 평행하게 배치될 수 있다. 분리 영역들(MS)은 게이트 전극들(130)을 y 방향을 따라 서로 분리할 수 있다. 분리 영역들(MS)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있다. 분리 영역들(MS)은, 트렌치 내에 배치되는 분리 절연층(105)을 포함할 수 있다. 분리 절연층(105)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
상부 분리 영역들(US)은, 도 1에 도시된 것과 같이, 제1 영역(R1)에서, y 방향을 따라 인접하는 분리 영역들(MS)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(US)은 게이트 전극들(130) 중 최상부의 상부 게이트 전극들(130S)을 포함한 일부의 게이트 전극들(130)을 관통하도록 배치될 수 있다. 상부 분리 영역들(US)은, 도 2에 도시된 것과 같이, 예를 들어, 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(US)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역(US)은 상부 분리 절연층(103)을 포함할 수 있다. 상부 분리 절연층(103)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
콘택 플러그들(170)은 제1 영역(R1)에서 채널 구조물들(CH) 상에 배치될 수 있다. 콘택 플러그들(170)은 원기둥 형상을 가질 수 있으며, 종횡비에 따라, 기판(101)을 향할수록 폭이 감소하도록 경사진 측면을 가질 수 있다. 콘택 플러그들(170)은 채널 구조물들(CH)을 비트 라인들과 같은 상부 배선 구조물과 전기적으로 연결할 수 있다. 콘택 플러그들(170)은 제2 영역(R2)에는 배치되지 않을 수 있다. 콘택 플러그들(170)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
셀 영역 절연층(190)은 제1 및 제2 적층 구조물들(GS1, GS2) 및 제1 및 제2 몰드 구조물들(KS1, KS2)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 실시예들에 따라 복수의 절연층들을 포함할 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 4 내지 도 6은 예시적인 실시예들에 따른 반도체 장치의 단면도들이다.
도 4를 참조하면, 반도체 장치(100a)는, 도 1 내지 도 3의 실시예에서와 달리, 제1 및 제2 상부 층간 절연층들(125A, 125B)의 상면들이 서로 다른 레벨에 위치할 수 있다. 제1 상부 층간 절연층(125A)의 상면은 제2 상부 층간 절연층(125B)의 상면보다 높은 레벨에 위치할 수 있다. 이에 따라, 제2 적층 구조물(GS2)의 게이트 전극들(130)과 제2 몰드 구조물(KS2)의 수평 희생층들(118)도 서로 다른 레벨에 위치할 수 있다.
이러한 구조는, 제1 및 제2 상부 층간 절연층들(125A, 125B)에 대한 평탄화 공정 시에, 제2 영역(R2)에서 디싱(dishing)이 발생하여 형성될 수 있다. 제1 상부 층간 절연층(125A)의 상면과 제2 상부 층간 절연층(125B)의 상면의 레벨의 차이(D3)는 실시예들에서 다양하게 변경될 수 있다.
도 5를 참조하면, 반도체 장치(100b)에서, 제2 적층 구조물(GS2) 및 제2 몰드 구조물(KS2)은 층간 절연층(120)으로 시작될 수 있다. 이에 따라, 층간 절연층(120)이 얼라인 구조물들(KC)의 상면들을 덮을 수 있으며, 제1 몰드 구조물(KS1)의 리세스 영역(RC)을 덮을 수 있다.
본 실시예에서도, 복수개의 수평 희생층들(118)이, 제2 상부 층간 절연층(125B)의 리세스 영역(RC)에서, 얼라인 구조물들(KC)의 상면들 또는 상단들보다 낮은 레벨에 위치할 수 있다. 다만, 일부 실시예들에서는, 하나의 수평 희생층들(118)이 얼라인 구조물들(KC)의 상면들 또는 상단들보다 낮은 레벨에 위치할 수도 있을 것이다.
도 6을 참조하면, 반도체 장치(100c)에서, 얼라인 구조물들(KCc) 각각은 수직하게 적층된 제1 및 제2 얼라인 구조물들(KC1, KC2)을 포함할 수 있다.
제1 얼라인 구조물(KC1)은 제1 몰드 구조물(KS1)을 관통하여 기판(101)과 접촉하고, 제2 얼라인 구조물(KC2)은 제2 몰드 구조물(KS2)을 관통하여 제1 얼라인 구조물(KC1)과 연결될 수 있다. 얼라인 구조물(KCc)은, 제1 얼라인 구조물(KC1)과 제2 얼라인 구조물(KC2)이 연결된 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다.
얼라인 구조물(KCc)은 채널 구조물(CH)과 동일한 내부 구조를 가질 수 있다. 내부 구조가 동일하다는 것은, 내부에 배치된 층들의 종류 및 적층 순서가 동일함을 의미한다. 따라서, 얼라인 구조물(KCc)은 개구부 내에 순차적으로 배치된 게이트 유전층(145), 채널층(140), 채널 매립 절연층(150), 및 채널 패드(155)를 포함할 수 있다. 다만, 얼라인 구조물들(KCc)은, 채널 구조물(CH)과 달리, 콘택 플러그(170) 등에 의해 전기적 신호를 인가받지 않으며, 메모리 셀 스트링을 이루지 않으므로, 더미 채널 구조물로 지칭될 수도 있다. 본 실시예의 경우, 키 패턴부들(KP) 외에 얼라인 구조물(KCc) 자체도 반도체 장치(100)의 제조 공정 중에 얼라인 키로 기능할 수 있을 것이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 단면도이다.
도 7을 참조하면, 반도체 장치(100d)는, 제3 적층 구조물(GS3) 및 제3 몰드 구조물(KS3)을 더 포함할 수 있다. 채널 구조물(CHd)은 제3 채널 구조물(CH3)을 더 포함하고, 얼라인 구조물(KCd)은 제2 얼라인 구조물(KC2)을 더 포함할 수 있다. 제2 몰드 구조물(KS2) 및 제3 몰드 구조물(KS3)은 키 패턴부들(KP)을 가질 수 있다.
채널 구조물(CHd)에서, 제3 채널 구조물(CH3)은 제2 채널 구조물(CH2)과 연결될 수 있으며, 상단에 배치된 채널 패드(155)를 포함할 수 있다. 얼라인 구조물(KCd)에서, 제2 얼라인 구조물(KC2)은 제1 얼라인 구조물(KC1)과 연결될 수 있다. 제1 키 패턴부(KP1) 및 제2 키 패턴부(KP2) 각각에 대해서는 도 1 내지 도 3을 참조하여 상술한 키 패턴부들(KP)에 대한 설명이 동일하게 적용될 수 있다.
이와 같이, 예시적인 실시예들에서, z 방향을 따라 적층되는 적층 구조물들 및 몰드 구조물들의 개수는 다양하게 변경될 수 있으며, 이에 따라, 얼라인 구조물(KCd)의 형태도 변경될 수 있다. 일부 실시예들에서, 제2 얼라인 구조물들(KC2)은 생략될 수도 있으며, 이 경우, 제3 몰드 구조물(KS3)의 키 패턴부들(KP)은 형성되거나 형성되지 않을 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8을 참조하면, 반도체 장치(100e)는 상하로 적층된 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI) 상에 배치될 수 있다. 예를 들어, 도 2의 반도체 장치(100)의 경우, 도시되지 않은 영역에서 기판(101) 상에 주변 회로 영역(PERI)이 배치되거나, 본 실시예의 반도체 장치(100e)에서와 같이, 아래에 주변 회로 영역(PERI)이 배치될 수 있다. 일부 실시예들에서, 셀 영역(CELL)이 주변 회로 영역(PERI)의 아래에 배치될 수도 있다. 메모리 셀 영역(CELL)에 대한 설명은 도 1 내지 도 3을 참조한 설명이 동일하게 적용될 수 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)은 소자 분리층들(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 베이스 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 본 실시예에서, 상부의 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
회로 소자들(220)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 베이스 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다. 주변 회로 영역(PERI)에서, 제2 영역(R2)의 아래에는 회로 소자(220), 회로 콘택 플러그들(270), 및 회로 배선 라인들(280)이 배치되지 않을 수 있으나, 이에 한정되지는 않는다.
메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 전기적으로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 x 방향에서의 일단은 회로 소자들(220)과 전기적으로 연결될 수 있다. 이와 같이 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)이 수직하게 적층된 형태는, 도 1 내지 도 7의 실시예들에도 적용될 수 있을 것이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 9a 및 도 9b를 참조하면, 반도체 장치(100f)는 웨이퍼 본딩 방식으로 접합된 제1 반도체 구조물(S1) 및 제2 반도체 구조물(S2)을 포함할 수 있다.
제1 반도체 구조물(S1)에 대해서는 도 8을 참조하여 상술한 주변 회로 영역(PERI)에 대한 설명이 적용될 수 있다. 다만, 제1 반도체 구조물(S1)은, 본딩 구조물인, 제1 본딩 비아들(298) 및 제1 본딩 패드들(299)을 더 포함할 수 있다. 제1 본딩 비아들(298)은 최상부의 회로 배선 라인들(280)의 상부에 배치되어, 회로 배선 라인들(280)과 연결될 수 있다. 제1 본딩 패드들(299)은 적어도 일부가 제1 본딩 비아들(298) 상에서 제1 본딩 비아들(298)과 연결될 수 있다. 제1 본딩 패드들(299)은 제2 반도체 구조물(S2)의 제2 본딩 패드들(199)과 연결될 수 있다. 제1 본딩 패드들(299)은 제2 본딩 패드들(199)과 함께 제1 반도체 구조물(S1)과 제2 반도체 구조물(S2)의 접합에 따른 전기적 연결 경로를 제공할 수 있다. 제1 본딩 비아들(298) 및 제1 본딩 패드들(299)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 반도체 구조물(S2)에 대해서는, 다른 설명이 없는 경우, 도 1 내지 도 3을 참조한 설명이 동일하게 적용될 수 있다. 제2 반도체 구조물(S2)은 배선 구조물인, 하부 콘택 플러그들(174) 및 제1 및 제2 셀 배선 라인들(182, 184)을 더 포함할 수 있으며, 본딩 구조물인 제2 본딩 비아들(198), 및 제2 본딩 패드들(199)을 더 포함할 수 있다. 제2 반도체 구조물(S2)은 기판(101)의 상면을 덮는 패시베이션층(195)을 더 포함할 수 있다.
제1 셀 배선 라인들(182)은 콘택 플러그들(170)과 연결될 수 있고, 제2 셀 배선 라인들(184)은 하부 콘택 플러그들(174)에 의해 제1 셀 배선 라인들(182)과 전기적으로 연결될 수 있다. 하부 콘택 플러그들(174)은 제1 및 제2 셀 배선 라인들(182, 184)의 사이에 배치되며, 제1 및 제2 셀 배선 라인들(182, 184)의 사이를 연결할 수 있다. 다만, 실시예들에서, 배선 구조물을 이루는 콘택 플러그들 및 배선 라인들의 층 수 및 배치 형태는 다양하게 변경될 수 있다. 하부 콘택 플러그들(174) 및 제1 및 제2 셀 배선 라인들(182, 184)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 최하부의 제2 셀 배선 라인들(184)의 하부에 배치될 수 있다. 제2 본딩 비아들(198)은 제2 셀 배선 라인들(184) 및 제2 본딩 패드들(199)과 연결되고, 제2 본딩 패드들(199)은 제1 반도체 구조물(S1)의 제1 본딩 패드들(299)과 접합될 수 있다. 제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제1 반도체 구조물(S1) 및 제2 반도체 구조물(S2)은, 제1 본딩 패드들(299) 및 제2 본딩 패드들(199)에 의한 구리(Cu)-구리(Cu) 본딩에 의해 접합될 수 있다. 상기 구리(Cu)-구리(Cu) 본딩 외에, 제1 반도체 구조물(S1) 및 제2 반도체 구조물(S2)은 추가적으로 유전체-유전체 본딩에 의해서도 접합될 수 있다. 상기 유전체-유전체 본딩은, 주변 영역 절연층(290) 및 셀 영역 절연층(190) 각각의 일부를 이루며, 제1 본딩 패드들(299) 및 제2 본딩 패드들(199) 각각을 둘러싸는 유전층들에 의한 접합일 수 있다. 이에 의해, 제1 반도체 구조물(S1) 및 제2 반도체 구조물(S2)은 별도의 접착층 없이 접합될 수 있다.
도 10a 내지 도 10g는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 10a 내지 도 10g는 도 2에 대응되는 단면을 도시한다.
도 10a를 참조하면, 기판(101) 상에 수평 절연층(110) 및 제2 수평 도전층(104)을 형성하고, 수평 희생층들(118) 및 층간 절연층들(120)을 교대로 적층하여 제1 예비 적층 구조물(GS1p) 및 제1 몰드 구조물(KS1)을 형성할 수 있다.
기판(101)은 메모리 셀들이 형성될 제1 영역(R1) 및 제1 영역(R1) 외측의 제2 영역(R2)을 가질 수 있다. 제1 및 제2 영역들(R1, R2) 상에 동일한 공정이 수행된 후, 제2 영역(R2)에서만 수평 희생층들(118) 및 층간 절연층들(120)이 상부로부터 복수개 제거될 수 있다.
수평 절연층(110)은 서로 다른 물질을 포함하는 복수의 층을 포함할 수 있다. 수평 절연층(110)은 후속 공정을 통해 제1 수평 도전층(102)(도 2 참조)으로 교체되는 층들일 수 있다. 예를 들어, 수평 절연층(110)은 층간 절연층들(120)과 동일한 물질로 이루어진 제1 층 및 제3 층을 포함하고, 수평 희생층들(118)과 동일한 물질로 이루어지며 상기 제1 층과 상기 제3 층의 사이에 배치되는 제2 층을 더 포함할 수 있다. 제2 수평 도전층(104)은 수평 절연층(110) 상에 형성될 수 있다.
수평 희생층들(118)은 제1 예비 적층 구조물(GS1p)에서 후속 공정을 통해 제1 영역(R1)에서 게이트 전극들(130)(도 2 참조)로 교체되는 층일 수 있다. 수평 희생층들(118)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 수평 희생층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 실시예들에서, 층간 절연층들(120) 및 수평 희생층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
제1 및 제2 영역들(R1, R2) 상에 제1 예비 적층 구조물(GS1p)을 형성한 후, 별도의 마스크층을 이용하여 제2 영역(R2)을 오픈할 수 있다. 제2 영역(R2)에서만 수평 희생층들(118) 및 층간 절연층들(120)이 상부로부터 일부 제거할 수 있다. 이에 의해, 제2 영역(R2)에 제1 몰드 구조물(KS1)이 형성될 수 있다.
최상부의 수평 희생층(118) 상에는 상대적으로 두꺼운 예비 상부 층간 절연층(125p)을 형성할 수 있다. 제2 영역(R2)에서, 수평 희생층들(118)의 개수가 상대적으로 적으므로, 적어도 일부 영역들에서, 예비 상부 층간 절연층(125p)의 상면이 상대적으로 낮은 레벨에 위치할 수 있으나, 이에 한정되지는 않는다.
도 10b를 참조하면, 제1 및 제2 상부 층간 절연층들(125A, 125B)을 형성하고, 제1 예비 적층 구조물(GS1p) 및 제1 몰드 구조물(KS1)을 관통하는 수직 희생층들(119)을 형성할 수 있다.
평탄화 공정에 의해 예비 상부 층간 절연층(125p)을 일부 제거하고 제1 및 제2 상부 층간 절연층들(125A, 125B)을 형성할 수 있다. 일부 실시예들에서, 제2 영역(R2) 및 그 주변 영역에서 제1 몰드 구조물(KS1)의 밀도가 제1 영역(R1)에 비하여 상대적으로 낮을 수 있으며, 이에 의해 제2 영역(R2)에서 디싱(dising)이 발생할 수 있다. 이 경우, 도 4의 실시예와 같이 제1 및 제2 상부 층간 절연층들(125A, 125B)의 상면들의 레벨이 서로 다른 구조가 형성될 수 있다.
수직 희생층들(119)은, 도 2의 제1 채널 구조물들(CH1) 및 얼라인 구조물들(KC)에 대응되는 영역에 형성될 수 있으며, 제2 영역(R2)에서 얼라인 구조물들(KC)을 이룰 수 있다. 수직 희생층들(119)은 제1 예비 적층 구조물(GS1p) 및 제1 몰드 구조물(KS1)을 관통하도록 하부 채널홀들을 형성한 후, 상기 하부 채널홀들에 수직 희생층들(119)을 이루는 물질을 증착하고 평탄화 공정을 수행함으로써 형성될 수 있다. 수직 희생층들(119)은 탄소계 물질을 포함할 수 있다. 다만, 일부 실시예들에서, 수직 희생층들(119)은 다결정 실리콘과 같은 반도체 물질 또는 실리콘계 절연 물질을 포함할 수도 있다.
도 10c를 참조하면, 제2 영역(R2)에서 수직 희생층들(119)이 노출되도록 제1 몰드 구조물(KS1)을 일부 제거하여 리세스 영역(RC)을 형성할 수 있다.
리세스 영역(RC)은, 제2 영역(R2)에서 제2 상부 층간 절연층(125B)을 상면으로부터 소정 깊이로 제거하여, 수직 희생층들(119)의 상단들을 노출시키도록 형성될 수 있다. 이러한 식각 공정은 별도의 마스크층을 이용하여 수직 희생층들(119)을 포함하는 영역을 노출시킨 후 수행될 수 있다. 상기 식각 공정은, 예컨대 습식 식각 공정일 수 있다. 이에 의해, 제1 몰드 구조물(KS1)이 일부 리세스되어 리세스 영역(RC)이 형성될 수 있으며, 수직 희생층들(119)은 리세스 영역(RC)에서 제2 상부 층간 절연층(125B)의 상면으로부터 돌출될 수 있다. 리세스 영역(RC)은 제2 영역(R2)에서 수직 희생층들(119)의 둘레의 영역일 수 있다. 실시예들에서, 수직 희생층들(119)의 둘레를 따른 리세스 영역(RC)의 폭 및 깊이는 다양하게 변경될 수 있다.
수평 희생층들(118)과 수직 희생층들(119) 사이의 접착성(adhesion)은 층간 절연층들(120)과 수직 희생층들(119) 사이의 접착성보다 우수할 수 있다. 제1 몰드 구조물(KS1)은 수평 희생층들(118)을 일부 포함하므로, 상기 습식 식각 공정 중에, 식각제가 수직 희생층들(119)의 계면을 따라 침투하여 수직 희생층들(119)이 리프팅되는 불량이 발생하는 것을 방지할 수 있다. 또한, 제1 몰드 구조물(KS1)의 상부 영역에는 수평 희생층들(118)이 배치되지 않으므로, 리세스 영역(RC)의 깊이가 확보될 수 있다.
도 10d를 참조하면, 수평 희생층들(118) 및 층간 절연층들(120)을 교대로 적층하여 제2 예비 적층 구조물(GS2p) 및 제2 몰드 구조물(KS2)을 형성할 수 있다.
제2 예비 적층 구조물(GS2p) 및 제2 몰드 구조물(KS2)은, 제1 예비 적층 구조물(GS1p) 및 제1 몰드 구조물(KS1)과 유사하게 수평 희생층들(118) 및 층간 절연층들(120)을 교대로 적층하여 형성할 수 있다. 제2 영역(R2)에서, 제1 몰드 구조물(KS1)의 리세스된 영역에 의해 단차가 형성되고, 단차의 깊이는 상부로 향하면서 완화될 수 있다. 이에 따라, 최상부의 층을 포함하는 수평 희생층들(118) 및 층간 절연층들(120)의 상부 층들에는 노치부가 형성될 수 있다. 상기 단차들 및 상기 노치부들은 키 패턴부들(KP)을 이룰 수 있다. 키 패턴부들(KP)은 수직 희생층들(119) 사이의 영역들에 대응되도록 형성될 수 있다.
제2 예비 적층 구조물(GS2p) 및 제2 몰드 구조물(KS2) 상에는 셀 영역 절연층(190)의 일부가 형성될 수 있다. 셀 영역 절연층(190)도 상면에 키 패턴부(KP)를 이루는 상기 노치부를 가질 수 있다. 설명 방식에 따라, 본 단계에서 형성되는 셀 영역 절연층(190)의 일부를 제2 예비 적층 구조물(GS2p) 및 제2 몰드 구조물(KS2)에 포함된 층간 절연층(120)으로 설명할 수도 있을 것이다.
도 10e를 참조하면, 제1 영역(R1)에서 제2 예비 적층 구조물(GS2p)을 관통하는 상부 채널홀들을 형성하고 상기 상부 채널홀들을 통해 노출된 수직 희생층들(119)을 제거한 후, 채널 구조물들(CH)을 형성할 수 있다.
먼저, 제2 예비 적층 구조물(GS2p)의 일부를 제거하여 상부 분리 영역(US)을 형성할 수 있다. 상부 분리 영역(US)을 형성하기 위하여, 별도의 마스크층을 이용하여 상부 분리 영역(US)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 수평 희생층들(118) 및 층간 절연층들(120)을 제거한 후, 절연 물질을 증착하여 상부 분리 절연층(103)을 형성할 수 있다.
다음으로, 상기 상부 채널홀들은 수직 희생층들(119)의 상면을 노출시키도록 수직 희생층들(119) 상에 형성될 수 있다. 본 단계에서, 상기 상부 채널홀들의 형성을 위한 포토리소그래피 공정 시에, 키 패턴부(KP)가 얼라인 키로 기능할 수 있다. 이후의 공정 단계들에서도, 키 패턴부(KP)가 얼라인 키로 더 기능할 수 있다. 일부 실시예들에서, 상기 상부 채널홀들의 형성 단계와, 채널 구조물들(CH)의 형성 단계가 연속적으로 수행되지 않는 경우, 상기 상부 채널홀들 내에 수직 희생층들을 채우는 단계가 더 수행될 수 있다.
다음으로, 수직 희생층들(119)을 제거하여 채널홀들을 형성한 후, 상기 채널홀들을 채움으로써 채널 구조물들(CH)을 형성할 수 있다. 구체적으로, 상기 채널홀들 내에 게이트 유전층(145), 채널층(140), 채널 매립 절연층(150), 및 채널 패드들(155)을 순차적으로 형성하여 채널 구조물들(CH)을 형성할 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 매립 절연층(150)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 매립 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이의 공간을 매립할 수도 있다. 채널 패드들(155)은 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다. 이에 의해, 제1 예비 적층 구조물(GS1p) 내의 제1 채널 구조물(CH1) 및 제2 예비 적층 구조물(GS2p) 내의 제2 채널 구조물(CH2)을 각각 포함하는 채널 구조물들(CH)이 형성될 수 있다.
도 6의 실시예의 경우, 본 단계에서 채널 구조물들(CH)과 함께 제2 영역(R2)에 얼라인 구조물들(KCc)을 형성함으로써 제조될 수 있다.
도 10f를 참조하면, 제1 영역(R1)에 제1 및 제2 예비 적층 구조물(GS1p, GS2p)을 관통하여 기판(101)으로 연장되는 개구부들(OP)을 형성하고, 제1 수평 도전층(102)을 형성한 후, 수평 희생층들(118)을 제거할 수 있다.
먼저, 셀 영역 절연층(190)을 더 형성하고, 제1 영역(R1)에서 분리 영역들(MS)(도 1 참조)에 대응되는 위치에 개구부들(OP)을 형성할 수 있다. 다음으로, 개구부들(OP) 내에 별도의 희생 스페이서층들을 형성하면서 에치-백 공정을 수행하여, 제1 영역(R1)에서, 수평 절연층(110)을 노출시키고, 노출된 영역으로부터 수평 절연층(110)을 제거할 수 있다. 수평 절연층(110)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 수평 절연층(110)의 제거 공정 시에, 수평 절연층(110)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 제1 영역(R1)에서, 수평 절연층(110)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 개구부들(OP) 내에서 상기 희생 스페이서층들을 제거할 수 있다. 본 공정에 의해, 제1 영역(R1)에 제1 수평 도전층(102)이 형성될 수 있으며, 기판(101) 및 제1 및 제2 수평 도전층들(102, 104)을 포함하는 소스 구조물(SS)이 형성될 수 있다.
다음으로, 수평 희생층들(118)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120), 상부 층간 절연층(125), 보호층(160), 및 제2 수평 도전층(104)에 대하여 선택적으로 제거되어, 터널부들(TL)이 형성될 수 있다. 본 단계에서, 제2 영역(R2)에는 개구부들(OP)이 형성되지 않아, 수평 절연층(110) 및 수평 희생층들(118)이 잔존할 수 있다.
도 10g를 참조하면, 제1 영역(R1)에서 터널부들(TL)에 게이트 전극들(130)을 형성하고, 개구부들(OP)에 분리 절연층(105)을 형성할 수 있다.
제1 영역(R1)에서, 수평 희생층들(118)이 제거된 터널부들(TL)에, 게이트 전극들(130)을 형성할 수 있다. 이에 의해, 제1 영역(R1)에는 게이트 전극들(130)을 포함하는 제1 및 제2 적층 구조물들(GS1, GS2)이 형성될 수 있다. 게이트 유전층(145)의 일부가 게이트 전극들(130)을 따라 수평하게 연장되는 경우, 본 단계에서 게이트 유전층(145)의 일부는 게이트 전극들(130)보다 먼저 형성될 수 있다. 게이트 전극들(130)은 도전성 물질은 예를 들어, 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
게이트 전극들(130)을 형성한 후, 개구부들(OP) 내에 분리 절연층(105)을 형성하여 분리 영역들(MS)을 형성할 수 있다.
다음으로, 도 2를 함께 참조하면, 제1 영역(R1)에서 채널 구조물들(CH)에 연결되는 콘택 플러그들(170)을 형성하여 반도체 장치(100)가 제조될 수 있다. 도시하지는 않았으나, 콘택 플러그들(170) 상에는 배선 라인들과 같은 배선 구조물이 더 형성될 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 11을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 9b를 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT2) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 컨트롤러 인터페이스(1221)를 포함할 수 있다. 컨트롤러 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 12는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 12를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 11의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 9b를 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 13은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 13은 도 12의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 12의 반도체 패키지(2003)를 절단선 Ⅲ-Ⅲ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 13을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 12 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 12와 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 11 참조)과 전기적으로 연결되는 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 9b를 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각에서 기판(101)의 일 영역에는 제조 공정 중의 얼라인을 위한 키 패턴부(KP)가 배치될 수 있다. 키 패턴부(KP)는 제1 적층 구조물(GS1)의 게이트 전극들(130)의 개수보다 적은 개수의 수평 희생층들(118)을 포함하는 제1 몰드 구조물(KS1)을 관통할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 12 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 102, 104: 수평 도전층
103: 상부 분리 절연층 105: 분리 절연층
110: 수평 절연층 118: 수평 희생층
119: 수직 희생층 120: 층간 절연층
125A, 125B: 제1 및 제2 상부 층간 절연층
130: 게이트 전극
140: 채널층 145: 게이트 유전층
150: 채널 매립 절연층 155: 채널 패드
170: 콘택 플러그 190: 셀 영역 절연층

Claims (10)

  1. 제1 및 제2 영역들을 갖는 기판;
    상기 제1 영역에서, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 하부 게이트 전극들을 포함하는 제1 적층 구조물;
    상기 제1 적층 구조물을 관통하며 상기 기판과 접촉하는 제1 채널 구조물;
    상기 제1 적층 구조물 및 상기 제1 채널 구조물 상에 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 상부 게이트 전극들을 포함하는 제2 적층 구조물;
    상기 제2 적층 구조물을 관통하며 상기 제1 채널 구조물과 연결되는 제2 채널 구조물;
    상기 제2 영역에서, 상기 제1 방향을 따라 서로 이격되어 적층되는 하부 수평 희생층들을 포함하는 제1 몰드 구조물;
    상기 제1 몰드 구조물을 관통하며 상기 기판과 접촉하는 얼라인 구조물; 및
    상기 제1 몰드 구조물 및 상기 얼라인 구조물 상에 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 상부 수평 희생층들을 포함하는 제2 몰드 구조물을 포함하고,
    적층된 상기 하부 수평 희생층들의 개수는 적층된 상기 하부 게이트 전극들의 개수보다 적은 반도체 장치.
  2. 제1 항에 있어서,
    상기 하부 수평 희생층들은, 상기 하부 게이트 전극들 중 최하부의 하부 게이트 전극들을 포함하는 일부와 동일한 레벨에 위치하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 하부 게이트 전극들 중 최상부의 하부 게이트 전극과 상기 상부 게이트 전극들 중 최하부의 상부 게이트 전극의 사이의 거리는, 상기 하부 수평 희생층들 중 최상부의 하부 수평 희생층과 상기 상부 수평 희생층들 중 최하부의 상부 수평 희생층의 사이의 거리보다 작은 반도체 장치.
  4. 제1 항에 있어서,
    상기 상부 수평 희생층들 중 최하부의 제1 상부 수평 희생층은, 상기 얼라인 구조물의 상면의 일부 및 측면의 일부를 덮는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 영역은 메모리 셀들이 배치되는 메모리 셀 영역이고, 상기 제2 영역은 얼라인 키들이 배치되는 얼라인 키 영역인 반도체 장치.
  6. 제1 항에 있어서,
    상기 상부 수평 희생층들 각각은, 상면에 상기 얼라인 구조물의 둘레에 대응되도록 리세스된 키 패턴부를 갖는 반도체 장치.
  7. 제1 항에 있어서,
    상기 얼라인 구조물은 탄소계 물질을 포함하는 반도체 장치.
  8. 제1 및 제2 영역들을 갖는 기판;
    상기 제1 영역에서, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 하부 게이트 전극들을 포함하는 제1 적층 구조물;
    상기 제1 적층 구조물을 관통하는 제1 채널 구조물;
    상기 제1 적층 구조물 및 상기 제1 채널 구조물 상에 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 상부 게이트 전극들을 포함하는 제2 적층 구조물;
    상기 제2 적층 구조물을 관통하며 상기 제1 채널 구조물과 연결되는 제2 채널 구조물;
    상기 제2 영역에서, 상기 제1 방향을 따라 서로 이격되어 적층되는 하부 수평 희생층들을 포함하는 제1 몰드 구조물;
    상기 제1 몰드 구조물을 관통하는 얼라인 구조물;
    상기 제1 몰드 구조물 및 상기 얼라인 구조물 상에 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 상부 수평 희생층들을 포함하는 제2 몰드 구조물을 포함하고,
    상기 제1 방향을 따라, 상기 하부 게이트 전극들 중 최상부의 하부 게이트 전극과 상기 제1 채널 구조물의 상단 사이의 거리는, 상기 하부 수평 희생층들 중 최상부의 하부 수평 희생층과 상기 얼라인 구조물의 상단 사이의 거리보다 작은 반도체 장치.
  9. 제8 항에 있어서,
    상기 상부 수평 희생층들 중 상기 얼라인 구조물의 상기 상단보다 낮은 레벨에 위치하는 층은 복수 개인 반도체 장치.
  10. 제1 및 제2 영역들을 갖는 기판, 상기 기판의 일 측의 회로 소자들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 반도체 저장 장치는,
    상기 제1 영역에서, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 하부 게이트 전극들을 포함하는 제1 적층 구조물;
    상기 제1 적층 구조물을 관통하며 상기 기판과 접촉하는 제1 채널 구조물;
    상기 제1 적층 구조물 및 상기 제1 채널 구조물 상에 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 상부 게이트 전극들을 포함하는 제2 적층 구조물;
    상기 제2 적층 구조물을 관통하며 상기 제1 채널 구조물과 연결되는 제2 채널 구조물;
    상기 제2 영역에서, 상기 제1 방향을 따라 서로 이격되어 적층되는 하부 수평 희생층들을 포함하는 제1 몰드 구조물;
    상기 제1 몰드 구조물을 관통하며 상기 기판과 접촉하는 얼라인 구조물; 및
    상기 제1 몰드 구조물 및 상기 얼라인 구조물 상에 배치되며, 상기 제1 방향을 따라 서로 이격되어 적층되는 상부 수평 희생층들을 포함하는 제2 몰드 구조물을 더 포함하고,
    적층된 상기 하부 수평 희생층들의 개수는 적층된 상기 하부 게이트 전극들의 개수보다 적은 데이터 저장 시스템.
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