KR20220140088A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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KR20220140088A
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권동훈
서찬욱
민충기
윤보언
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 라인들, 상기 하부 배선 라인들의 상부에 배치되는 제2 기판, 상기 제2 기판 상에서, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고, 채널층을 각각 포함하는 채널 구조물들, 상기 제1 방향을 따라 연장되고, 상기 게이트 전극들 및 상기 채널 구조물들 중 적어도 하나와 상기 회로 소자들을 전기적으로 연결하는 관통 비아들, 상기 관통 비아들의 측면을 둘러싸는 절연 영역, 및 상기 제1 방향을 따라 상기 관통 비아들과 상기 하부 배선 라인들 중 적어도 하나의 사이에 배치되고, 상기 제2 기판의 상면에 평행한 제2 방향에서 상기 제2 기판으로부터 이격되어 배치되는 비아 패드를 포함한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상의 회로 소자들, 및 하부 배선 라인들을 포함하는 제1 반도체 구조물; 상기 제1 반도체 구조물 상에 배치되며 제1 영역 및 제2 영역을 갖는 제2 기판, 상기 제2 기판 상에서 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 상기 제1 영역 상에서 상기 게이트 전극들의 하부에 배치되는 제1 수평 도전층, 상기 제2 영역 상에서 상기 게이트 전극들의 하부에 배치되는 수평 절연층, 상기 제1 수평 도전층 및 상기 수평 절연층 상의 제2 수평 도전층, 상기 제1 영역에서 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 및 상기 게이트 전극들을 관통하며 제2 방향으로 연장되는 분리 영역들을 포함하는 제2 반도체 구조물; 및 상기 제2 영역에서 상기 게이트 전극들과 나란하게 배치되며 상기 층간 절연층들과 교대로 적층되는 희생 절연층들, 상기 희생 절연층들 및 상기 층간 절연층들을 관통하며 상기 제1 방향을 따라 연장되고 상기 게이트 전극들과 상기 회로 소자들을 전기적으로 연결하는 관통 비아들, 및 상기 제2 기판으로부터 이격되어 배치되며 상기 관통 비아들과 상기 하부 배선 라인들을 연결하는 비아 패드를 포함하는 관통 배선 영역을 포함하고, 상기 비아 패드는 상기 제2 방향으로 연장되는 제1 패드 라인들 및 상기 제1 패드 라인들과 교차하며 제3 방향으로 연장되는 제2 패드 라인들을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 라인들, 상기 하부 배선 라인들의 상부에 배치되는 제2 기판, 상기 제2 기판 상에서, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고, 채널층을 각각 포함하는 채널 구조물들, 상기 제1 방향을 따라 연장되고, 상기 게이트 전극들 및 상기 채널 구조물들 중 적어도 하나와 상기 회로 소자들을 전기적으로 연결하는 관통 비아들, 상기 관통 비아들의 측면을 둘러싸는 절연 영역, 및 상기 제1 방향을 따라 상기 관통 비아들과 상기 하부 배선 라인들 중 적어도 하나의 사이에 배치되고, 상기 제2 기판의 상면에 평행한 제2 방향에서 상기 제2 기판으로부터 이격되어 배치되는 비아 패드를 포함할 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 라인들, 상기 하부 배선 라인들의 상부에 배치되는 제2 기판, 상기 제2 기판 상에서, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고, 채널층을 각각 포함하는 채널 구조물들, 상기 제1 방향을 따라 연장되고, 상기 게이트 전극들 및 상기 채널 구조물들 중 적어도 하나와 상기 회로 소자들을 전기적으로 연결하는 관통 비아들, 상기 관통 비아들의 측면을 둘러싸는 절연 영역, 상기 제1 방향을 따라 상기 관통 비아들과 상기 하부 배선 라인들의 사이에 배치되고, 상기 제2 기판의 상면에 평행한 제2 방향에서 상기 제2 기판으로부터 이격되어 배치되는 비아 패드, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함할 수 있다.
관통 비아의 하단에, 제2 기판으로부터 수평하게 이격된 비아 패드를 배치함으로써, 신뢰성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 사시도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 확대도들이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도 및 평면도이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도 및 사시도이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 평면도들이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 평면도들이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도이다.
도 12a 내지 도 12k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 14는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 15는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 2a 내지 도 2c에서는 각각 도 1의 절단선 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'를 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 3에서는 도 2a의 'B' 영역을 확대하여 도시한다.
도 1 내지 도 3을 참조하면, 반도체 장치(100)는 제1 기판(201)을 포함하는 제1 반도체 구조물인 주변 회로 영역(PERI) 및 제2 기판(101)을 포함하는 제2 반도체 구조물인 메모리 셀 영역(CELL)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다. 반도체 장치(100)는 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)을 전기적으로 연결하는 관통 비아(170)를 포함하는 관통 배선 영역(TR)을 더 포함할 수 있다. 관통 배선 영역(TR)은 메모리 셀 영역(CELL)으로부터 주변 회로 영역(PERI)의 상부 영역으로 연장되도록 배치될 수 있다.
주변 회로 영역(PERI)은, 제1 기판(201), 제1 기판(201) 내의 불순물 영역들(205) 및 소자 분리층들(210), 제1 기판(201) 상에 배치된 회로 소자들(220), 주변 영역 절연층(290), 하부 보호층(295), 하부 콘택 플러그들(270), 하부 배선 라인들(280), 및 접지 비아(250)를 포함할 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(201)에는 소자 분리층들(210)에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 불순물 영역들(205)이 배치될 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 제1 기판(201) 내에는 소스/드레인 영역으로서 불순물 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)은 제1 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 주변 영역 절연층(290)은 제1 및 제2 주변 영역 절연층들(292, 294)을 포함할 수 있으며, 제1 및 제2 주변 영역 절연층들(292, 294)도 각각 복수의 절연층들을 포함할 수 있다. 주변 영역 절연층(290)은 절연성 물질로 이루어질 수 있다.
하부 보호층(295)은 제1 및 제2 주변 영역 절연층들(292, 294)의 사이에서, 최상부의 제3 하부 배선 라인들(286)의 상면 상에 배치될 수 있다. 예시적인 실시예들에서, 하부 보호층(295)은 제1 및 제2 하부 배선 라인들(282, 284)의 상면 상에 더 배치될 수 있다. 하부 보호층(295)은 하부에 배치된 하부 배선 라인들(280)의 금속 물질로 인한 오염을 방지하기 위한 층일 수 있다. 하부 보호층(295)은 주변 영역 절연층(290)과 다른 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 질화물을 포함할 수 있다.
하부 콘택 플러그들(270) 및 하부 배선 라인들(280)은, 회로 소자들(220) 및 불순물 영역들(205)과 전기적으로 연결되는 하부 배선 구조물을 이룰 수 있다. 하부 콘택 플러그들(270)은 원기둥 형상을 갖고, 하부 배선 라인들(280)은 라인 형태를 가질 수 있다. 하부 콘택 플러그들(270)은 제1 내지 제3 하부 콘택 플러그들(272, 274, 276)을 포함할 수 있다. 제1 하부 콘택 플러그들(272)은 회로 소자들(220) 및 불순물 영역들(205) 상에 배치되고, 제2 하부 콘택 플러그들(274)은 제1 하부 배선 라인들(282) 상에 배치되며, 제3 하부 콘택 플러그들(276)은 제2 하부 배선 라인들(284) 상에 배치될 수 있다. 하부 배선 라인들(280)은 제1 내지 제3 하부 배선 라인들(282, 284, 286)을 포함할 수 있다. 제1 하부 배선 라인들(282)은 제1 하부 콘택 플러그들(272) 상에 배치되고, 제2 하부 배선 라인들(284)은 제2 하부 콘택 플러그들(274) 상에 배치되고, 제3 하부 배선 라인들(286)은 제3 하부 콘택 플러그들(276) 상에 배치될 수 있다. 하부 콘택 플러그들(270) 및 하부 배선 라인들(280)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 다만, 예시적인 실시예들에서, 하부 콘택 플러그들(270) 및 하부 배선 라인들(280)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
접지 비아(250)는 제1 기판(201)과 제2 기판(101)을 연결하도록 주변 회로 영역(PERI)에 배치될 수 있다. 접지 비아(250)는 반도체 장치(100)의 제조 공정 중에, 제2 기판(101) 및 제2 수평 도전층(104)을 접지시키는 기능을 수행하여 아킹(arcing)의 발생을 방지할 수 있다. 도 2a에는 일부만 도시되었으나, 접지 비아(250)는 반도체 장치(100) 내에서, 예를 들어, y 방향을 따라 일정 간격으로 이격되어 복수 개로 배치될 수 있다. 접지 비아(250)는 제2 기판(101)의 제2 영역(R2)의 하부에 배치될 수 있으나, 이에 한정되지는 않는다. 접지 비아(250)는, 주변 회로 영역(PERI)의 회로 소자들(220)이 배치된 상기 활성 영역 중 인접하는 영역과 이격되어 배치될 수 있다. 접지 비아(250)는, 도 2a에 도시된 것과 같이, 제1 기판(201)과 제2 기판(101)을 직접 연결할 수 있다. 다만, 실시예들에 따라, 접지 비아(250)는 제1 기판(201)과 제2 기판(101)을 직접 연결하지 않고, 상기 하부 배선 구조물의 일부를 포함하여, 도전성 플러그 및 도전성 라인들을 포함하도록 구성될 수도 있다. 접지 비아(250)는 반도체 물질, 예를 들어, 실리콘(Si) 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있으며, 불순물들을 더 포함할 수도 있다. 다만, 실시예들에 따라, 접지 비아(250)는 제2 기판(101)과 일체로 형성되지 않고, 제2 기판(101)과 다른 물질로 형성될 수도 있다.
메모리 셀 영역(CELL)은, 제1 영역(R1) 및 제2 영역(R2)을 갖는 제2 기판(101), 제2 기판(101) 상에 적층된 게이트 전극들(130), 제1 영역(R1) 상에서 게이트 전극들(130)의 하부에 배치되는 제1 및 제2 수평 도전층들(102, 104), 제2 영역(R2) 상에서 게이트 전극들(130)의 하부에 배치되는 수평 절연층(110), 게이트 전극들(130)의 적층 구조물을 관통하며 연장되는 분리 영역들(MS), 상기 적층 구조물의 일부를 관통하는 상부 분리 영역들(SS), 및 상기 적층 구조물을 관통하도록 배치되는 채널 구조물들(CH)을 포함할 수 있다. 메모리 셀 영역(CELL)은 기판 절연층(105), 제2 기판(101) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 채널 구조물들(CH)과 연결되는 상부 콘택 플러그들(180), 게이트 전극들(130)과 연결되는 게이트 콘택 플러그들(185), 및 게이트 전극들(130)을 덮는 셀 영역 절연층(190)을 더 포함할 수 있다. 도 1에서는, 이해를 돕기 위하여, 게이트 전극들(130)의 우측 영역에서 희생 절연층들(118)과 같은 일부 구성을 제외하고 도시하였다.
제2 기판(101)의 제1 영역(R1)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있으며, 제2 영역(R2)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 상기 메모리 셀들을 주변 회로 영역(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다. 제2 기판(101)은 플레이트 형태로, 반도체 장치(100)의 공통 소스 라인의 적어도 일부로 기능할 수 있다.
제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 제2 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 제2 기판(101)의 제1 영역(R1)의 상면 상에 순차적으로 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 제2 기판(101)의 제2 영역(R2)으로 연장되지 않고, 제2 수평 도전층(104)은 제2 영역(R2)으로 연장될 수 있다. 제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 2c의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제2 수평 도전층(104)은, 제1 수평 도전층(102) 및 수평 절연층(110)이 배치되지 않는 일부 영역들에서 제2 기판(101)과 접촉할 수 있다. 제2 수평 도전층(104)은 상기 일부 영역들에서 제1 수평 도전층(102) 또는 수평 절연층(110)의 단부를 덮으며 절곡되어 제2 기판(101) 상으로 연장될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 제2 기판(101)과 동일한 도전형의 불순물들로 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(104)의 물질은 반도체 물질에 한정되지는 않으며, 절연층으로 대체되는 것도 가능하다.
수평 절연층(110)은 제2 영역(R2)의 적어도 일부에서 제1 수평 도전층(102)과 나란하게 제2 기판(101) 상에 배치될 수 있다. 수평 절연층(110)은, 제2 기판(101)의 제2 영역(R2) 상에 교대로 적층된 제1 및 제2 수평 절연층들(111, 112)을 포함할 수 있다. 수평 절연층(110)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다.
수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 수평 절연층들(111)과 제2 수평 절연층(112)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 제1 수평 절연층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있다.
기판 절연층(105)은 제2 주변 영역 절연층(294) 상에서 제2 기판(101), 및 수평 절연층(110), 및 제2 수평 도전층(104)의 일부를 제거한 영역에 배치될 수 있다. 기판 절연층(105)의 하면은 제2 기판(101)의 하면과 공면이거나 제2 기판(101)의 하면보다 낮은 레벨에 위치할 수 있다. 기판 절연층(105)의 상면은 제2 수평 도전층(104)의 상면과 공면이거나 제2 수평 도전층(104)의 상면보다 낮은 레벨에 위치할 수 있다. 예시적인 실시예들에서, 기판 절연층(105)은 제2 주변 영역 절연층(294) 상에 적층된 복수의 층을 포함할 수도 있다. 기판 절연층(105)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물을 포함할 수 있다.
게이트 전극들(130)은 제2 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물을 이룰 수 있다. 게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극들(130L), 복수의 메모리 셀들을 이루는 메모리 게이트 전극들(130M), 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들(130U)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 상부 및 하부 게이트 전극들(130U, 130L)은 각각 1개 내지 4개 또는 그 이상일 수 있으며, 메모리 게이트 전극들(130M)과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 상부 게이트 전극들(130U)의 상부 및/또는 하부 게이트 전극들(130L)의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130)을 더 포함할 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 상부 또는 하부 게이트 전극들(130U, 130L)에 인접한 메모리 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 제1 영역(R1) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장되어 게이트 패드 영역들(GP)에서 계단 형태의 단차 구조를 이룰 수 있다. 도 2a에 도시된 것과 같이, 게이트 전극들(130)은 게이트 패드 영역들(GP)에서 상부로부터 소정 깊이로 제거된 형태를 가질 수 있으며, 게이트 패드 영역들(GP)은 서로 다른 깊이를 가질 수 있다. 게이트 전극들(130)은 각각의 게이트 패드 영역들(GP)에서 x 방향을 따라 대칭적인 형태로 단차 구조를 형성할 수 있으나, 단차 구조의 구체적인 형상은 이에 한정되지는 않는다. 게이트 전극들(130)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되어, 층간 절연층들(120)로부터 상부로 노출되는 영역들을 각각 가질 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지층을 더 포함할 수 있으며, 예컨대, 상기 확산 방지층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
분리 영역들(MS)은 제1 영역(R1) 및 제2 영역(R2)에서 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 도 1에 도시된 것과 같이, 분리 영역들(MS)은 서로 평행하게 배치될 수 있다. 분리 영역들(MS) 중 일부는 제1 영역(R1) 및 제2 영역(R2)을 따라 하나로 연장되고, 다른 일부는 제2 영역(R2)의 일부까지만 연장되거나, 제1 영역(R1) 및 제2 영역(R2)에서 단속적으로 배치될 수 있다. 다만, 예시적인 실시예들에서, 분리 영역들(MS)의 배치 순서, 배치 간격 등은 다양하게 변경될 수 있다. 분리 영역들(MS)은, 도 2c에 도시된 것과 같이, 제2 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 제2 기판(101)과 연결될 수 있다. 분리 영역들(MS)에는 분리 절연층(106)이 배치될 수 있다.
상부 분리 영역들(SS)은 분리 영역들(MS)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 최상부 게이트 전극(130)을 포함한 일부의 게이트 전극들(130)을 관통하도록, 제2 영역(R2)의 일부와 제1 영역(R1)에 배치될 수 있다. 상부 분리 영역들(SS)은, 도 2c에 도시된 것과 같이, 예를 들어, 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(SS)은 상부 절연층(103)을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(R1) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 제1 영역(R1)의 단부에 인접하게 배치된 채널 구조물들(CH)은 실질적으로 메모리 셀 스트링을 이루지 않는 더미 채널들일 수 있다.
채널 구조물들(CH)은 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 채널 구조물들(CH)은, 게이트 전극들(130)의 하부 적층 구조물을 관통하는 제1 채널 구조물들(CH1)과, 게이트 전극들(130)의 상부 적층 구조물을 관통하는 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 다만, 실시예들에 따라, z 방향을 따라 적층되는 채널 구조물들의 개수는 다양하게 변경될 수 있다.
도 2c의 확대도에 도시된 것과 같이, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 매립 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다. 채널 패드(155)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 매립 절연층(150)이 서로 연결된 상태일 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이, 즉 상기 하부 적층 구조물과 상기 상부 적층 구조물의 사이에는 상대적으로 두께가 두꺼운 층간 절연층(120)이 배치될 수 있다. 다만, 층간 절연층들(120)의 두께 및 형태는 실시예들에서 다양하게 변경될 수 있다.
셀 영역 절연층(190)은 제2 기판(101), 제2 기판(101) 상의 게이트 전극들(130) 및 주변 영역 절연층(290)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있으며, 복수의 절연층들로 이루어질 수도 있다.
상부 콘택 플러그들(180) 및 게이트 콘택 플러그들(185)은 게이트 전극들(130) 및 채널 구조물들(CH) 등과 전기적으로 연결되는 배선 구조물일 수 있다.
상부 콘택 플러그들(180)은 채널 구조물들(CH) 또는 관통 비아들(170)과 연결될 수 있다. 상부 콘택 플러그들(180)은 셀 영역 절연층(190)의 적어도 일부를 관통하고 채널 구조물들(CH) 및 관통 비아들(170)의 상면에 연결될 수 있다. 게이트 콘택 플러그들(185)은, 도 1에 도시된 것과 같이, 게이트 패드 영역들(GP)에서 게이트 전극들(130)과 연결될 수 있다. 게이트 콘택 플러그들(185)은 셀 영역 절연층(190)의 적어도 일부를 관통하고 상부로 노출된 게이트 전극들(130) 각각과 연결되도록 배치될 수 있다. 도시되지 않은 영역에서, 제2 기판(101)도 콘택 플러그와 연결될 수 있다.
상부 콘택 플러그들(180) 및 게이트 콘택 플러그들(185)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각 확산 방지층을 더 포함할 수도 있다. 다만, 예시적인 실시예들에서, 상부 배선 구조물을 구성하는 상부 콘택 플러그들(180) 및 게이트 콘택 플러그들(185)의 층 수 및 배치 형태는 다양하게 변경될 수 있다. 또한, 반도체 장치(100)는 상부 콘택 플러그들(180) 및 게이트 콘택 플러그들(185)과 연결되는 배선 라인들을 더 포함할 수 있다.
관통 배선 영역(TR)은 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 서로 전기적으로 연결하기 위한 관통 배선 구조물을 포함하는 영역일 수 있다. 관통 배선 영역(TR)은, z 방향으로 연장되는 관통 비아들(170), 관통 비아들(170)의 하부의 비아 패드(160), 및 관통 비아들(170)을 둘러싸는 관통 절연 영역을 포함할 수 있다. 상기 관통 절연 영역은 희생 절연층들(118), 희생 절연층들(118)과 교대로 배치되는 층간 절연층들(120), 및 기판 절연층(105)을 포함할 수 있다.
관통 배선 영역(TR)은 게이트 전극들(130)이 연장되지 않는 게이트 전극들(130)의 외측에 배치될 수 있으며, 게이트 콘택 플러그들(185)의 외측에 배치될 수 있다. 예시적인 실시예들에서, 관통 배선 영역(TR)의 크기, 배치 형태, 및 형상 등은 다양하게 변경될 수 있다. 관통 배선 영역(TR)은 제2 영역(R2)에 배치된 것으로 도시되었으나, 이에 한정되지 않으며, 제2 영역(R2)의 다른 영역 및 제1 영역(R1)에도 동일하거나 다른 구조로 더 배치될 수 있다.
관통 비아들(170)은 상부로부터 셀 영역 절연층(190) 및 상기 관통 절연 영역을 관통하며 제2 기판(101)의 상면에 수직하게 연장될 수 있다. 관통 비아들(170)은 x 방향에서 게이트 콘택 플러그들(185)의 외측에 배치될 수 있다. 예를 들어, 관통 비아들(170)은, 게이트 콘택 플러그들(185)이 제1 영역(R1)을 마주하는 방향에 대향하는 방향에서, 게이트 콘택 플러그들(185)의 일 측에 배치될 수 있다. 관통 비아들(170)의 상단은 상부 콘택 플러그들(180)과 연결되고, 하단은 비아 패드(160)와 연결될 수 있다. 예시적인 실시예들에서, 하나의 관통 배선 영역(TR) 내의 관통 비아들(170)의 개수, 배치 형태, 및 형상은 다양하게 변경될 수 있다. 관통 비아들(170)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질을 포함할 수 있다.
비아 패드(160)는 관통 비아들(170)과 제3 하부 배선 라인들(286)의 사이에 배치되어, 관통 비아들(170)과 제3 하부 배선 라인들(286)을 전기적 및 물리적으로 연결할 수 있다. 비아 패드(160)는 제2 기판(101)이 일부 제거되어 제2 기판(101)의 일부인 제2 기판 영역들이 서로 이격된 영역에 배치될 수 있다. 비아 패드(160)는 제2 기판(101) 및 제2 수평 도전층(104)으로부터 수평하게 이격되어 배치될 수 있다. 다만, 실시예들에 따라, 도 1 및 도 2a에서, 관통 배선 영역(TR)의 우측에는 제2 기판(101)이 배치되지 않을 수도 있다.
비아 패드(160)는, 도 1에 도시된 것과 같이, 평면도 상에서 x 방향으로 연장되는 제1 패드 라인들(160_1) 및 y 방향으로 연장되는 제2 패드 라인들(160_2)이 격자(grid) 형태로 교차하는 형태를 가질 수 있다. 비아 패드(160)는, 도 2a 및 도 2b에 도시된 것과 같이, 상하로 적층된 하부 비아 패드(160L) 및 상부 비아 패드(160U)를 포함할 수 있다. 하부 비아 패드(160L) 및 상부 비아 패드(160U)는 각각 격자 형태의 하나의 층으로 이루어질 수 있다. 비아 패드(160)의 격자 형상은 하부의 제3 하부 배선 라인(286)에 대응하는 형상일 수 있다. "대응하는 형상"은, 동일한 형태 또는 패턴을 가지면서, 동일한 크기 또는 일정 비율로 확장 또는 축소된 크기를 갖는 것을 의미할 수 있다. 비아 패드(160)의 형상과 관련해서는, 하기에 'A'영역을 도시하는 도 4를 참조하여 더욱 상세히 설명한다. 비아 패드(160)는 경사진 측면을 갖거나, z 방향을 따라 수직한 측면을 가질 수 있다.
하부 비아 패드(160L)는 제2 주변 영역 절연층(294) 및 하부 보호층(295)을 관통하여 제3 하부 배선 라인(286)과 연결될 수 있다. 하부 비아 패드(160L)는 접지 비아(250)의 적어도 일부와 동일한 높이에 배치될 수 있다. 하부 비아 패드(160L)의 상면은 접지 비아(250)의 상면 및/또는 제2 기판(101)의 하면과 실질적으로 동일한 높이에 위치할 수 있다. 하부 비아 패드(160L)의 측면 전체는 제2 주변 영역 절연층(294) 및 하부 보호층(295)으로 둘러싸일 수 있다.
상부 비아 패드(160U)는 기판 절연층(105)을 관통하며, 기판 절연층(105)과 실질적으로 동일한 높이에 위치할 수 있다. 상부 비아 패드(160U)는 제2 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)에 대응하는 높이에 위치할 수 있다. "대응되는 높이"는 동일한 높이 또는 공정 상의 차이를 포함하는 정도의 높이를 의미한다. 상부 비아 패드(160U)의 측면 전체는 기판 절연층(105)으로 둘러싸일 수 있다. 상부 비아 패드(160U) 내에는 관통 비아들(170)의 하부가 아닌 영역에 수평 절연층(110P)이 잔존할 수 있으며, 이를 다른 영역의 수평 절연층(110)과 구분하여 표시하였다. 수평 절연층(110P)은 관통 비아들(170)로부터 연장된 영역을 제외한 영역, 예를 들어, 적어도 관통 비아들(170)의 중심으로부터 쉬프트된 영역에 잔존할 수 있다. 수평 절연층(110P)은 도 12j를 참조하여 하기에 설명하는 예비 상부 비아 패드(160UP) 및 예비 하부 비아 패드층(160LP)의 제거 공정에서, 제거되지 않고 잔존하는 층일 수 있다. 상부 비아 패드(160U)는 수평 절연층(110P)의 상하면 및 내측면을 덮으며, 수평 절연층(110P)을 따라 절곡되는 형상을 가질 수 있다.
본 실시예에서는, 비아 패드(160)가 제2 기판(101)이 제거된 영역에 배치됨으로써, 기판 절연층(105)이 평탄한 상면을 갖도록 형성할 수 있어, 공정 중의 불량 발생이 방지될 수 있다. 또한, 관통 비아들(170)과 주변 회로 영역(PERI)의 배선 구조물이 안정적으로 연결될 수 있다.
도 3에 도시된 것과 같이, 비아 패드(160)는 관통 비아들(170)과 함께 형성되어 일체로 이루어질 수 있다. 구체적으로, 비아 패드(160)는 관통 비아들(170)과 동일한 금속 물질로 이루어질 수 있다. 예를 들어, 비아 패드(160)는 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질을 포함할 수 있다. 비아 패드(160)는 제2 기판(101) 및 제2 수평 도전층(104)과 다른 물질을 포함할 수 있다. 또한, 하부 비아 패드(160L) 및 상부 비아 패드(160U)의 사이의 계면 및 상부 비아 패드(160U)와 관통 비아들(170) 사이의 계면은 구분되지 않을 수 있다. 관통 비아(170)와 비아 패드(160)의 사이에는 폭이 변경됨에 따른 절곡부(SP)가 형성될 수 있다.
관통 비아(170)는 직경에 해당하는 제1 폭(W1)을 갖고, 상부 비아 패드(160U)는 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)의 약 1.2 배 내지 약 1.8 배의 범위일 수 있다. 제2 폭(W2)이 상기 범위를 가짐으로써, 비아 패드(160)가 관통 비아(170) 및 제3 하부 배선 라인(286) 모두와 안정적으로 연결될 수 있다. 하부 비아 패드(160L)는 제2 폭(W2)과 실질적으로 동일하거나 제2 폭(W2)보다 작은 제3 폭(W3)을 가질 수 있으며, 상부 비아 패드(160U)와의 사이에 절곡부가 형성되지 않을 수 있다. 하부 비아 패드(160L)와 연결되는 제3 하부 배선 라인(286)은 제1 내지 제3 폭(W1, W2, W3)보다 큰 제4 폭(W4)을 가질 수 있다. 여기에서, 상기 폭들(W1, W2, W3, W4)은 평균 폭, 상단 폭, 또는 하단 폭 중 어느 하나를 의미할 수 있다. 제2 내지 제4 폭(W2, W3, W4)은 비아 패드(160) 및 제3 하부 배선 라인(286)의 라인 형상 영역에서 연장 방향에 수직한 방향을 따른 폭일 수 있다.
상기 관통 절연 영역에서, 희생 절연층들(118)은, 게이트 전극들(130)과 동일 높이 레벨에 동일 두께로 위치하며, 관통 배선 영역(TR)의 경계에서 게이트 전극들(130)과 측면이 접하도록 배치될 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 교대로 적층되어 상기 관통 절연 영역을 이룰 수 있다. 희생 절연층들(118)은 하부의 기판 절연층(105)과 동일하거나 다른 폭으로 배치될 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 다른 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 사시도이다. 도 4는 도 1의 'A' 영역의 일부 구성을 확대하여 도시한다.
도 4를 참조하면, 제3 하부 배선 라인(286), 비아 패드(160), 및 관통 비아들(170)이 도시된다.
제3 하부 배선 라인(286)은 제2 기판(101)(도 1참조)이 이격된 영역의 하부에 격자 형태로 배치될 수 있다.
비아 패드(160)는 제3 하부 배선 라인(286) 상에서 제3 하부 배선 라인(286)보다 작은 폭을 갖는 격자 형태로 배치될 수 있다. 비아 패드(160)에서, 하부 비아 패드(160L) 및 상부 비아 패드(160U)의 사이에서는 폭이 변경되지 않을 수 있다. 다만, 비아 패드(160) 전체는 종횡비에 따라서 경사진 측면을 가질 수 있을 것이다. 하부 비아 패드(160L)는 서로 교차하는 제1 하부 패드 라인들(160L1) 및 제2 하부 패드 라인들(160L2)을 포함할 수 있다. 상부 비아 패드(160U)는 서로 교차하는 제1 상부 패드 라인들(160U1) 및 제2 상부 패드 라인들(160U2)을 포함할 수 있다. 하부 비아 패드(160L) 및 상부 비아 패드(160U)는 각각 하나의 층으로 배치될 수 있다.
관통 비아들(170)은 비아 패드(160) 상에 원기둥 형태로 복수개가 배치될 수 있다. 관통 비아들(170)은 비아 패드(160)의 제1 패드 라인들(160_1) 및 제2 패드 라인들(160_2)이 교차하는 영역들과 연결될 수 있으며, 그 외의 영역들에 더 연결될 수 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 확대도들이다. 도 5a 및 도 5b는 도 2a의 'B' 영역에 대응되는 영역을 확대하여 도시한다.
도 5a를 참조하면, 반도체 장치(100a)의 비아 패드(160a)에서, 하부 비아 패드(160L) 및 상부 비아 패드(160U)는 서로 다른 폭을 가질 수 있다. 상부 비아 패드(160U)는 제2 폭(W2)을 갖고, 하부 비아 패드(160L)는 제2 폭(W2)보다 큰 제3 폭(W3a)을 가질 수 있다. 제3 폭(W3a)은 제3 하부 배선 라인(286)의 제4 폭(W4)보다 작을 수 있다. 하부 비아 패드(160L)와 상부 비아 패드(160U)의 경계에는 폭이 변경됨에 따른 절곡부가 형성될 수 있다.
도 5b를 참조하면, 반도체 장치(100b)의 비아 패드(160b)에서, 하부 비아 패드(160L) 및 상부 비아 패드(160U)는 서로 다른 폭을 가질 수 있다. 상부 비아 패드(160U)는 제2 폭(W2)을 갖고, 하부 비아 패드(160L)는 제2 폭(W2)보다 작은 제3 폭(W3b)을 가질 수 있다. 제3 폭(W3b)은 제3 하부 배선 라인(286)의 제4 폭(W4)보다 작을 수 있다. 하부 비아 패드(160L)와 상부 비아 패드(160U)의 경계에는 폭이 변경됨에 따른 절곡부가 형성될 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도 및 평면도이다. 도 6a는 도 2b에 대응되는 단면을 도시하고, 도 6b는 도 6a의 절단선 Ⅳ-Ⅳ'를 따른 평면을 도시한다.
도 6a 및 도 6b를 참조하면, 반도체 장치(100c)의 비아 패드(160c)에서, 상부 비아 패드(160U)는 단부를 포함하는 적어도 일부의 영역에 잔존하는 예비 상부 비아 패드층(160UP) 및 예비 하부 비아 패드층(160LP)을 포함할 수 있다. 비아 패드(160c)의 예비 상부 비아 패드층(160UP) 및 예비 하부 비아 패드층(160LP)은 도 12j를 참조하여 하기에 설명하는 예비 상부 비아 패드(160UP) 및 예비 하부 비아 패드층(160LP)의 제거 공정에서, 제거되지 않고 잔존하는 층일 수 있다. 예비 상부 비아 패드층(160UP) 및 예비 하부 비아 패드층(160LP)은 상부 비아 패드(160U)의 다른 영역과 다른 물질을 포함할 수 있다. 예를 들어, 예비 상부 비아 패드층(160UP) 및 예비 하부 비아 패드층(160LP)은 반도체층일 수 있으며, 제2 기판(101)과 동일한 물질을 포함할 수 있다.
도 6b에 도시된 것과 같이, 평면도 상에서 최외곽에 배치된 관통 비아들(170)의 외측의 영역에 예비 상부 비아 패드층(160UP) 및 예비 하부 비아 패드층(160LP)이 잔존할 수 있다. 예시적인 실시예들에서, 일부 관통 비아들(170) 사이의 거리가 상대적으로 긴 경우, 예비 상부 비아 패드층(160UP) 및 예비 하부 비아 패드층(160LP)은 상기 일부 관통 비아들(170) 사이에도 더 잔존할 수 있다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도 및 사시도이다. 도 7a는 도 2b에 대응되는 단면을 도시하고, 도 7b는 도 4에 대응되는 영역을 도시한다.
도 7a 및 도 7b를 참조하면, 반도체 장치(100d)의 비아 패드(160d)에서, 하부 비아 패드들(160Ld)은, 라인 형태가 아니라, 원기둥 형상을 갖는 복수개의 패드 플러그들의 형태로 배치될 수 있다. 하부 비아 패드들(160Ld)은 라인 형태인 하부의 제3 하부 배선 라인(286)과 라인 형태인 상부의 상부 비아 패드(160U)의 사이에 배치될 수 있다. 하부 비아 패드들(160Ld)의 배치 위치는 관통 비아들(170)에 대응되거나 이와 다를 수 있다.
예시적인 실시예들에서, 상부 비아 패드(160U)도 원기둥 형태를 갖거나, 상부 비아 패드(160U)만 원기둥 형태를 갖는 것도 가능할 것이다. 이러한 상부 비아 패드(160U) 및 하부 비아 패드들(160Ld)의 형상은, 상하의 구성들과의 연결 관계, 공정 난이도, 패턴 밀도 등을 고려하여 결정될 수 있다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 평면도들이다. 도 8a 및 도 8b는 각각 도 2a 및 도 2b에 대응되는 단면을 도시한다.
도 8a 및 도 8b를 참조하면, 반도체 장치(100e)의 비아 패드(160e)는, 도 2a 내지 도 2c의 실시예에서와 달리, 내부에 수평 절연층(110P)이 잔존하지 않는 구조를 가질 수 있다. 이에 따라, 상부 비아 패드(160U)는 절곡되지 않고, 경사지거나 수직한 측면을 가질 수 있다.
예시적인 실시예들에서, 비아 패드(160e)는 본 실시예에서와 같이 내부에 수평 절연층(110P)을 포함하지 않거나, 수평 절연층(110P)이 일부 제거되어 도 2a 내지 도 2c의 실시예에서와 다른 형태로 잔존할 수도 있다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 평면도들이다. 도 9a 및 도 9b는 도 1의 'A' 영역에 대응되는 평면을 도시한다.
도 9a를 참조하면, 반도체 장치(100f)에서, 비아 패드(160f)는 일 방향, 예를 들어, y 방향으로 연장되는 패드 라인들로만 이루어질 수 있다. 제3 하부 배선 라인(286)이 격자 형태로 배치된 경우에도, 비아 패드(160f)는 제3 하부 배선 라인(286)의 일부에만 대응되도록 이와 같이 배치될 수 있다. 다른 실시예에서, 비아 패드(160f)는 일 방향, 예를 들어, x 방향으로 연장되는 패드 라인들로만 이루어질 수도 있을 것이다.
도 9b를 참조하면, 반도체 장치(100g)에서, 관통 비아들(170)은 제1 패드 라인들(160_1) 및 제2 패드 라인들(160_2)이 교차하는 영역에만 배치될 수 있다. 실시예들에서, 관통 비아들(170)의 배치 형태는 다양하게 변경될 수 있다. 실시예들에서, 관통 비아들(170)은 제1 패드 라인들(160_1) 상에만 배치되거나, 제2 패드 라인들(160_2) 상에만 배치될 수도 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도이다. 도 10은 도 2c의 'C' 영역에 대응되는 단면을 확대하여 도시한다.
도 10을 참조하면, 반도체 장치(100h)에서, 메모리 셀 영역(CELL)은 도 2a 내지 도 2c의 실시예에서와 달리, 제2 기판(101) 상의 제1 및 제2 수평 도전층들(102, 104)을 포함하지 않을 수 있다. 또한, 채널 구조물(CHh)은 에피택셜층(107)을 더 포함할 수 있다.
에피택셜층(107)은 채널 구조물(CHh)의 하단에서 제2 기판(101) 상에 배치되며, 적어도 하나의 하부 게이트 전극(130L)의 측면에 배치될 수 있다. 에피택셜층(107)은 제2 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(107)의 하면의 높이는 최하부의 하부 게이트 전극(130L)의 상면보다 높고 그 상부의 하부 게이트 전극(130L)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 에피택셜층(107)은 상면을 통해 채널층(140)과 연결될 수 있다. 에피택셜층(107) 및 에피택셜층(107)과 접하는 게이트 전극(130)의 사이에는 게이트 절연층(141)이 더 배치될 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도이다. 도 11은 도 2a에 대응되는 단면을 도시한다.
도 11을 참조하면, 반도체 장치(100i)에서, 관통 배선 영역(TR)의 절연 영역은 셀 영역 절연층(190i)으로 이루어질 수 있다. 구체적으로, 관통 배선 영역(TR)에는, 2a 내지 도 2c의 실시예에서와 달리, 희생 절연층들(118) 및 층간 절연층들(120)이 제거되고 셀 영역 절연층(190i)이 채워질 수 있다. 이에 따라, 관통 비아들(170)은 셀 영역 절연층(190i)을 관통하도록 배치될 수 있다. 이와 같이, 실시예들에서, 관통 배선 영역(TR)에는 희생 절연층들(118)(도 2a 참조)이 연장되지 않을 수 있다. 또는, 실시예들에 따라, 관통 배선 영역(TR)에서 희생 절연층들(118)이 일부 영역에만 배치될 수도 있을 것이다.
셀 영역 절연층(190i)은 관통 배선 영역(TR) 및 게이트 패드 영역들(GP)을 채우는 제1 셀 영역 절연층(192) 및 제1 셀 영역 절연층(192) 상의 제2 셀 영역 절연층(194)을 포함할 수 있다. 다만, 제1 셀 영역 절연층(192) 및 제2 셀 영역 절연층(194) 각각도 복수의 절연층들로 이루어질 수 있을 것이다.
도 12a 내지 도 12k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 12a 내지 도 12k에서는, 도 2a에 도시된 영역에 대응되는 영역들이 도시된다.
도 12a를 참조하면, 제1 기판(201) 상에 주변 회로 영역(PERI)을 이루는 회로 소자들(220) 및 하부 배선 구조물을 형성할 수 있다.
먼저, 제1 기판(201) 내에 소자 분리층들(210)을 형성하고, 제1 기판(201) 상에 회로 게이트 유전층(222) 및 회로 게이트 전극(225)을 순차적으로 형성할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224), 불순물 영역들(205), 및 불순물 영역(205G)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 불순물 영역들(205)을 형성할 수 있다.
상기 하부 배선 구조물 중 하부 콘택 플러그들(270)은 제1 주변 영역 절연층(292)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 하부 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
제1 주변 영역 절연층(292)은 복수 개의 절연층들로 이루어질 수 있다. 제1 주변 영역 절연층(292)은 상기 하부 배선 구조물을 형성하는 각 단계들에서 일부가 될 수 있다. 제1 주변 영역 절연층(292) 상에는 제3 하부 배선 라인(286)의 상면을 덮는 하부 보호층(295)이 형성될 수 있다. 하부 보호층(295) 상에는 제2 주변 영역 절연층(294)이 형성될 수 있다. 이에 의해, 주변 회로 영역(PERI)이 모두 형성될 수 있다.
도 12b를 참조하면, 제2 주변 영역 절연층(294) 상에 제2 기판(101)이 형성될 수 있으며, 제2 기판(101)과 함께 접지 비아(250) 및 예비 하부 비아 패드(160LP)가 형성될 수 있다.
먼저, 접지 비아(250)를 형성하기 위해, 제2 주변 영역 절연층(294)의 상면으로부터 제1 기판(201)의 불순물 영역(205)으로 연장되는 비아홀이 형성될 수 있다. 상기 비아홀과 함께, 하부 비아 패드(160L)(도 2a 참조)가 형성되는 영역에, 제3 하부 배선 라인(286)으로 연장되는 패드 개구부들이 형성될 수 있다. 실시예들에 따라, 상기 패드 개구부들의 형성 시, 하부 보호층(295)은 식각 정지층으로 기능할 수도 있을 것이다.
다음으로, 상기 비아홀 및 상기 패드 개구부들을 제2 기판(101)을 이루는 물질로 채우고 상부에 제2 기판(101)을 형성할 수 있다. 이에 의해, 접지 비아(250) 및 예비 하부 비아 패드(160LP)가 형성될 수 있다. 예비 하부 비아 패드(160LP)는 후속 공정을 통해, 도 2a의 하부 비아 패드(160L)로 교체되는 층일 수 있다. 제2 기판(101), 접지 비아(250), 및 예비 하부 비아 패드(160LP)는 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다.
도 12c를 참조하면, 제2 기판(101) 상에 수평 절연층(110) 및 제2 수평 도전층(104)을 형성할 수 있다.
수평 절연층(110)을 이루는 제1 및 제2 수평 절연층들(111, 112)은 교대로 제2 기판(101) 상에 적층될 수 있다. 수평 절연층(110)은 후속 공정을 통해 일부가 제1 수평 도전층(102)(도 2a 참조)으로 교체되는 층일 수 있다. 제1 수평 절연층들(111)은 제2 수평 절연층(112)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 수평 절연층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 후속의 희생 절연층들(118)과 동일한 물질로 이루어질 수 있다. 수평 절연층(110)은 일부 영역들, 예를 들어 제2 기판(101)의 제2 영역(R2)에서 일부가 패터닝 공정에 의해 제거될 수 있다.
제2 수평 도전층(104)은 수평 절연층(110) 상에 형성되며, 수평 절연층(110)이 제거된 영역에서 제2 기판(101)과 접촉될 수 있다. 이에 따라, 제2 수평 도전층(104)은 수평 절연층(110)의 단부들을 따라 절곡되며, 상기 단부들을 덮고 제2 기판(101) 상으로 연장될 수 있다.
도 12d를 참조하면, 제2 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)의 기판 구조물을 패터닝하고, 기판 절연층(105)을 형성할 수 있다.
제2 기판(101)을 포함하는 상기 기판 구조물은 제2 영역(R2)에서 일부가 제거될 수 있다. 특히, 상기 기판 구조물은 관통 배선 영역(TR)(도 2a 참조)이 위치하는 영역에서 일부가 제거될 수 있다. 상기 기판 구조물은 관통 배선 영역(TR)이 위치하는 영역에서, 비아 패드(160))(도 2a 참조)에 대응되는 구조로 잔존하도록 패터닝될 수 있다. 이에 따라, 예비 하부 비아 패드(160LP) 상에는 예비 상부 비아 패드(160UP)가 형성될 수 있다. 예비 하부 비아 패드(160LP) 및 예비 상부 비아 패드(160UP)의 측면의 경사진 형태는 실시예들에서 다양하게 변경될 수 있다.
기판 절연층(105)은 상기 기판 구조물이 제거된 영역에 절연 물질을 채움으로써 형성될 수 있다. 상기 절연 물질은 제2 수평 도전층(104) 상에 증착된 후, 물리적 화학적 연마(Chemical Mechanical Planarization, CMP)와 같은 평탄화 공정에 의해 평탄화되어 기판 절연층(105)을 이룰 수 있다. 예를 들어, 관통 배선 영역(TR)에서는 기판 절연층(105) 내에 예비 상부 비아 패드(160UP)가 격자 형태로 배치되어 있어, 상기 CMP 공정 시에, 디싱(dishing)과 같은 불량 발생을 방지할 수 있다.
도 12e를 참조하면, 희생 절연층들(118) 및 층간 절연층들(120)을 교대로 적층하여 하부 적층 구조물을 형성하고, 제1 채널 희생층들(116a)을 형성할 수 있다.
먼저, 제1 채널 구조물들(CH1)(도 2a 참조)이 배치되는 높이에서, 제2 수평 도전층(104) 및 기판 절연층(105) 상에 상기 하부 적층 구조물을 형성할 수 있다. 희생 절연층들(118)은 후속 공정을 통해 일부가 게이트 전극들(130)(도 2a 참조)로 교체되는 층일 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 및 희생 절연층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
다음으로, 제1 채널 희생층들(116a)은, 제1 영역(R1)에서 제1 채널 구조물들(CH1)(도 2a 참조)에 대응되는 위치에 형성될 수 있다. 제1 채널 희생층들(116a)은 상기 하부 적층 구조물을 관통하도록 하부 채널홀들을 형성한 후, 상기 하부 채널홀들에 제1 채널 희생층들(116a)을 이루는 물질을 증착하고 평탄화 공정을 수행함으로써 형성될 수 있다. 제1 채널 희생층들(116a)은 예를 들어, 다결정 실리콘을 포함할 수 있다.
기판 절연층(105)이 평탄한 상면을 가지므로, 본 단계에서, 상기 하부 적층 구조물도 밴딩 또는 휨 없이 형성될 수 있다. 따라서, 기판 절연층(105)의 상부에 제1 채널 희생층들(116a)을 이루는 물질이 잔존하는 등의 불량이 방지될 수 있다.
도 12f를 참조하면, 상기 하부 적층 구조물 상에 상부 적층 구조물을 이루는 희생 절연층들(118) 및 층간 절연층들(120)을 교대로 적층하고, 제2 채널 희생층들(116b)을 형성한 후, 게이트 패드 영역들(GP)을 형성할 수 있다.
본 단계에서는, 제2 채널 구조물들(CH2)(도 2a 참조)이 배치되는 높이에서, 상기 하부 적층 구조물 상에 상기 상부 적층 구조물을 형성할 수 있다. 제2 채널 희생층들(116b)은, 제1 영역(R1)에서 제2 채널 구조물들(CH2)에 대응되는 위치에 형성될 수 있다. 제2 채널 희생층들(116b)은 제1 채널 희생층들(116a)과 각각 연결되도록 형성될 수 있다. 제2 채널 희생층들(116b)은 제1 채널 희생층들(116a)과 동일한 물질, 예를 들어, 다결정 실리콘을 증착함으로써 형성될 수 있다.
다음으로, 희생 절연층들(118) 및 층간 절연층들(120)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행함으로써, 게이트 패드 영역들(GP)을 형성할 수 있다. 게이트 패드 영역들(GP)은 제2 영역(R2)에 형성되며, 상부의 희생 절연층들(118)이 하부의 희생 절연층들(118)보다 짧게 연장되는 영역을 포함하도록 형성될 수 있다. 각각의 게이트 패드 영역(GP)에서, 복수의 희생 절연층들(118)의 상면 및 단부가 상부로 노출되도록 단차 구조가 형성될 수 있다. 다만, 실시예들에서, 게이트 패드 영역들(GP)의 구체적인 형태는 다양하게 변경될 수 있따.
도 12g를 참조하면, 상기 하부 적층 구조물 및 상기 상부 적층 구조물을 관통하는 채널 구조물들(CH)을 형성할 수 있다.
먼저, 상기 하부 적층 구조물 및 상기 상부 적층 구조물을 덮는 셀 영역 절연층(190)이 형성될 수 있다. 다음으로, 희생 절연층들(118) 및 층간 절연층들(120)의 일부를 제거하여 상부 분리 영역들(SS)(도 2c 참조)을 형성할 수 있다. 상부 분리 영역들(SS)은, 최상부로부터 소정 개수의 희생 절연층들(118) 및 층간 절연층들(120)을 제거하거 한 후, 절연 물질을 증착하여 상부 절연층(103)(도 2c 참조)을 형성함으로써 형성할 수 있다.
채널 구조물들(CH)은 마스크층을 이용하여 희생 절연층들(118) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태의 채널홀들을 형성한 후 이를 매립함으로써 형성될 수 있다. 상기 채널홀들의 형성 시 플라즈마 건식 식각 공정을 이용하는 경우, 상기 채널홀들 내에 발생한 이온들에 의해 상기 채널 홀들의 상하부에 전위차가 발생할 수 있다. 하지만, 제2 수평 도전층(104) 및 제2 기판(101)이 접지 비아(250)에 의해 제1 기판(201)과 연결되어 있어, 예를 들어 양전하가 제1 기판(201)으로 흐를 수 있고, 상기 마스크층을 통해 이동한 음전하가 웨이퍼의 에지에서 제1 기판(201)으로 흐를 수 있어 상기 전위차에 의한 아킹 불량의 발생을 방지할 수 있다.
상기 적층 구조물의 높이로 인하여, 채널 구조물들(CH)의 측벽은 제2 기판(101)의 상면에 수직하지 않을 수 있다. 채널 구조물들(CH)은 제2 기판(101)의 일부를 리세스하도록 형성될 수 있다. 다음으로, 채널 구조물들(CH) 내에 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 매립 절연층(150) 및 채널 패드(155)를 순차적으로 형성할 수 있다.
게이트 유전층(145)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH)을 따라 제2 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 매립 절연층(150)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 12h를 참조하면, 분리 영역들(MS)(도 1 참조)에 대응되는 영역들에, 희생 절연층들(118)과 층간 절연층들(120)의 적층 구조물을 관통하는 개구부들을 형성하고, 상기 개구부들을 통해 희생 절연층들(118)의 일부를 제거하여 터널부들(TL)을 형성할 수 있다.
먼저, 셀 영역 절연층(190)을 추가로 형성할 수 있다. 상기 개구부들은 희생 절연층들(118)과 층간 절연층들(120)의 적층 구조물을 관통하고, 하부에서 제2 수평 도전층(104)을 관통하도록 형성될 수 있다. 다음으로, 상기 개구부들 내에 별도의 희생 스페이서층들을 형성하면서 에치-백 공정을 수행하여, 제1 영역(R1)에서, 수평 절연층(110)을 선택적으로 제거하고, 노출된 게이트 유전층(145)의 일부도 함께 제거할 수 있다. 수평 절연층(110)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 상기 개구부들 내에서 상기 희생 스페이서층들을 제거할 수 있다. 본 공정에 의해, 제1 영역(R1)에는 제1 수평 도전층(102)이 형성될 수 있다.
다음으로, 희생 절연층들(118)은 관통 배선 영역(TR)의 외측에서 제거될 수 있다. 관통 배선 영역(TR)에서는 희생 절연층들(118)이 잔존하여 층간 절연층들(120)과 함께 관통 배선 영역(TR)의 절연 영역을 이룰 수 있다. 희생 절연층들(118)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 이에 따라 층간 절연층들(120) 사이에 복수의 터널부들(TL)이 형성될 수 있다. 관통 배선 영역(TR)이 형성되는 영역은 상기 개구부들로부터, 예를 들어 x 방향을 따른 외측으로 이격되어, 식각제가 도달하지 못함으로써 희생 절연층들(118)이 잔존하는 영역일 수 있다.
도 12i를 참조하면, 희생 절연층들(118)이 일부 제거된 터널부들(TL)에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 비아홀들(TVH)을 형성할 수 있다.
게이트 전극들(130)을 이루는 상기 도전성 물질은 터널부들(TL)을 채울 수 있다. 게이트 전극들(130)의 측면은 관통 배선 영역(TR)의 희생 절연층들(118)의 측면과 접할 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)을 형성한 후, 상기 개구부들 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거한 후 절연 물질을 채워 분리 절연층(106)(도 2c 참조)을 형성할 수 있다. 실시예들에 따라, 희생 절연층들(118)의 제거 공정 및 게이트 전극들(130)의 형성 공정은, 관통 비아들(170)(도 2a 참조)의 형성 이후에 수행될 수도 있다.
다음으로, 비아홀들(TVH)은 관통 비아들(170)에 대응되는 영역에 형성될 수 있다. 비아홀들(TVH)은 관통 배선 영역(TR)에서 희생 절연층들(118) 및 층간 절연층들(120)을 관통하고, 예비 상부 비아 패드(160UP)의 일부를 관통하도록 형성될 수 있다. 특히, 비아홀들(TVH)은 예비 상부 비아 패드(160UP)를 이루는 수평 절연층(110)을 관통하도록 형성될 수 있다. 비아홀들(TVH)의 바닥면을 통해, 수평 절연층(110) 아래의 예비 상부 비아 패드(160UP)가 노출될 수 있다. 비아홀들(TVH)의 하단은, 제2 기판(101)과 x 방향에서 중첩하는 레벨에 위치할 수 있다.
도 12j를 참조하면, 비아홀들(TVH)을 통해 노출된 예비 상부 비아 패드(160UP)를 제거하고, 예비 상부 비아 패드(160UP) 아래의 예비 하부 비아 패드(160LP)를 제거할 수 있다.
예비 상부 비아 패드(160UP) 및 예비 하부 비아 패드(160LP)는, 기판 절연층(105), 수평 절연층(110), 및 제3 하부 배선 라인(286)에 대하여 선택적으로 제거될 수 있다. 이에 의해, 비아홀(TVH)로부터 연장된 형태의 확장 비아홀(TVH')이 형성될 수 있다. 예비 상부 비아 패드(160UP) 및 예비 하부 비아 패드(160LP)는, 예를 들어, 습식 식각에 의해 제거될 수 있다. 상기 습식 공정에 의해, 예를 들어, 실리콘(Si)이 선택적으로 제거되어 확장 비아홀(TVH')이 형성될 수 있다.
도 6a 및 도 6b의 실시예의 경우, 본 단계에서, 예비 상부 비아 패드(160UP) 및 예비 하부 비아 패드(160LP)의 일부가 단부에서 잔존하여 제조될 수 있다. 도 8a 및 도 8b의 실시예의 경우, 본 단계에서, 수평 절연층(110)이 함께 제거되어 제조될 수 있다.
도 12k를 참조하면, 확장 비아홀(TVH')에 도전성 물질을 채워서 비아 패드(160) 및 관통 비아들(170)을 형성할 수 있다.
비아 패드(160) 및 관통 비아들(170)은 단일 증착 공정에서 함께 형성될 수 있다. 비아 패드(160) 및 관통 비아들(170)은 금속 물질, 예를 들어, 텅스텐(W)을 포함할 수 있다. 비아 패드(160) 및 관통 비아들(170)은 제3 하부 배선 라인(286)과 동일한 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
실시예들에 따라, 도 1의 게이트 콘택 플러그들(185)은 관통 비아들(170)과 함께 형성될 수 있다. 이를 위하여, 도 12i를 참조하여 상술한 단계에서, 비아홀들(TVH)과 함께 게이트 콘택 플러그홀들이 형성된 후, 본 단계에서 상기 도전성 물질이 함께 증착되어 게이트 콘택 플러그들(185)이 형성될 수 있다.
다음으로, 도 2a를 함께 참조하면, 셀 영역 절연층(190)을 추가로 형성한 후, 상부 콘택 플러그들(180)을 형성할 수 있다. 상부 콘택 플러그들(180)은, 예를 들어, 셀 영역 절연층(190)을 일부 제거한 후 도전성 물질을 증착함으로써 형성할 수 있다. 셀 영역 절연층(190) 상에 추가적인 콘택 플러그들 및/또는 배선 라인들이 더 형성될 수 있다.
이에 의해, 최종적으로 도 1 내지 도 3의 반도체 장치(100)가 제조될 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 13을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 11을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 반도체 구조물(1100F) 및 제1 반도체 구조물(1100F) 상의 제2 반도체 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 구조물(1100F)은 제2 반도체 구조물(1100S)의 옆에 배치될 수도 있다. 제1 반도체 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 반도체 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 반도체 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 반도체 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 14는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 14를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 11의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 11을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 15는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 15는 도 14의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 14의 반도체 패키지(2003)를 절단선 Ⅴ-Ⅴ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 15를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 14 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 14와 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 반도체 구조물(3100) 및 제2 반도체 구조물(3200)을 포함할 수 있다. 제1 반도체 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 반도체 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 13 참조)과 전기적으로 연결되는 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 11을 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각에서 관통 배선 영역(TR)의 관통 비아들(170)은 하부의 비아 패드(160)와 연결되도록 배치될 수 있다.
반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 반도체 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 14 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 GP: 게이트 패드 영역
MS: 분리 영역 SS: 상부 분리 영역
TR: 관통 배선 영역 101: 제2 기판
102: 제1 수평 도전층 104: 제2 수평 도전층
105: 기판 절연층 106: 분리 절연층
110: 수평 절연층 118: 희생 절연층
120: 층간 절연층 130: 게이트 전극
140: 채널층 145: 게이트 유전층
150: 채널 매립 절연층 155: 채널 패드
160: 비아 패드 170: 관통 비아
180: 상부 배선 라인 185: 게이트 콘택 플러그
190: 셀 영역 절연층

Claims (20)

  1. 제1 기판, 상기 제1 기판 상의 회로 소자들, 및 하부 배선 라인들을 포함하는 제1 반도체 구조물;
    상기 제1 반도체 구조물 상에 배치되며 제1 영역 및 제2 영역을 갖는 제2 기판, 상기 제2 기판 상에서 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 상기 제1 영역 상에서 상기 게이트 전극들의 하부에 배치되는 제1 수평 도전층, 상기 제2 영역 상에서 상기 게이트 전극들의 하부에 배치되는 수평 절연층, 상기 제1 수평 도전층 및 상기 수평 절연층 상의 제2 수평 도전층, 상기 제1 영역에서 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 및 상기 게이트 전극들을 관통하며 제2 방향으로 연장되는 분리 영역들을 포함하는 제2 반도체 구조물; 및
    상기 제2 영역에서 상기 게이트 전극들과 나란하게 배치되며 상기 층간 절연층들과 교대로 적층되는 희생 절연층들, 상기 희생 절연층들 및 상기 층간 절연층들을 관통하며 상기 제1 방향을 따라 연장되고 상기 게이트 전극들과 상기 회로 소자들을 전기적으로 연결하는 관통 비아들, 및 상기 제2 기판으로부터 이격되어 배치되며 상기 관통 비아들과 상기 하부 배선 라인들을 연결하는 비아 패드를 포함하는 관통 배선 영역을 포함하고,
    상기 비아 패드는 상기 제2 방향으로 연장되는 제1 패드 라인들 및 상기 제1 패드 라인들과 교차하며 제3 방향으로 연장되는 제2 패드 라인들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 관통 비아들은 제1 폭을 갖고, 상기 제1 패드 라인들 및 상기 제2 패드 라인들은 연장 방향에 수직한 방향에서 상기 제1 폭보다 큰 제2 폭을 갖는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제2 폭은 상기 제1 폭의 1.2 배 내지 1.8 배의 범위인 반도체 장치.
  4. 제1 항에 있어서,
    상기 비아 패드 내의 적어도 일 영역에 상기 수평 절연층이 개재되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 비아 패드는 평면도 상에서 격자(grid) 형상을 갖는 반도체 장치.
  6. 제5 항에 있어서,
    상기 하부 배선 라인들은 상기 비아 패드의 하부에서 상기 비아 패드에 대응되는 격자 형상을 갖는 반도체 장치.
  7. 제1 항에 있어서,
    상기 관통 비아들 및 상기 비아 패드는 서로 동일한 제1 도전성 물질을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 비아 패드는, 단부를 포함하는 일부 영역에 위치하며 상기 제1 도전성 물질과 다른 제2 도전성 물질을 더 포함하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 제2 기판 및 상기 제2 수평 도전층은 상기 제1 도전성 물질과 다른 제2 도전성 물질을 포함하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 비아 패드는, 상기 하부 배선 라인들 상의 하부 비아 패드 및 상기 하부 비아 패드 상에 배치되는 상부 비아 패드를 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 하부 비아 패드와 상기 상부 비아 패드는 서로 다른 폭을 갖는 반도체 장치.
  12. 제10 항에 있어서,
    상기 상부 비아 패드는, 상기 제2 기판, 상기 수평 절연층, 및 상기 제2 수평 도전층에 대응되는 높이에 위치하는 반도체 장치.
  13. 제10 항에 있어서,
    상기 제1 기판과 상기 제2 기판을 연결하는 접지 비아를 더 포함하고,
    상기 하부 비아 패드는 상기 접지 비아의 적어도 일부와 동일한 높이에 배치되는 반도체 장치.
  14. 제1 기판;
    상기 제1 기판 상에 배치되는 회로 소자들;
    상기 회로 소자들과 전기적으로 연결되는 하부 배선 라인들;
    상기 하부 배선 라인들의 상부에 배치되는 제2 기판;
    상기 제2 기판 상에서, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들;
    상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고, 채널층을 각각 포함하는 채널 구조물들;
    상기 제1 방향을 따라 연장되고, 상기 게이트 전극들 및 상기 채널 구조물들 중 적어도 하나와 상기 회로 소자들을 전기적으로 연결하는 관통 비아들;
    상기 관통 비아들의 측면을 둘러싸는 절연 영역; 및
    상기 제1 방향을 따라 상기 관통 비아들과 상기 하부 배선 라인들 중 적어도 하나의 사이에 배치되고, 상기 제2 기판의 상면에 평행한 제2 방향에서 상기 제2 기판으로부터 이격되어 배치되는 비아 패드를 포함하는 반도체 장치.
  15. 제14 항에 있어서,
    상기 비아 패드는, 상기 제2 기판의 상면에 평행한 방향으로 연장되며 상기 관통 비아들 중 적어도 일부와 연결되는 패드 라인을 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 패드 라인은, 평면도 상에서 격자 형태로 배치되는 복수의 패드 라인들을 포함하는 반도체 장치.
  17. 제14 항에 있어서,
    상기 비아 패드와 상기 관통 비아들의 사이에, 폭 변경에 따른 절곡부가 형성된 반도체 장치.
  18. 제14 항에 있어서,
    상기 비아 패드의 측면 전체를 둘러싸는 적어도 하나의 절연층을 더 포함하는 반도체 장치.
  19. 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 라인들, 상기 하부 배선 라인들의 상부에 배치되는 제2 기판, 상기 제2 기판 상에서, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고, 채널층을 각각 포함하는 채널 구조물들, 상기 제1 방향을 따라 연장되고, 상기 게이트 전극들 및 상기 채널 구조물들 중 적어도 하나와 상기 회로 소자들을 전기적으로 연결하는 관통 비아들, 상기 관통 비아들의 측면을 둘러싸는 절연 영역, 상기 제1 방향을 따라 상기 관통 비아들과 상기 하부 배선 라인들의 사이에 배치되고, 상기 제2 기판의 상면에 평행한 제2 방향에서 상기 제2 기판으로부터 이격되어 배치되는 비아 패드, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하는 데이터 저장 시스템.
  20. 제19 항에 있어서,
    상기 비아 패드는, 상기 제2 방향으로 연장되는 제1 패드 라인들 및 상기 제1 패드 라인들과 교차하며 제3 방향으로 연장되는 제2 패드 라인들을 포함하는 데이터 저장 시스템.
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