JP2023154405A - 半導体装置及びこれを含むデータ保存システム - Google Patents

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Abstract

【課題】信頼性及び電気的特性が向上した半導体装置及びデータ保存システムを提供する。【解決手段】半導体装置１００は、ソース構造物ＳＳの上面に第１方向Ｚに沿って互いに離隔して積層される第１ゲート電極１３０Ａを含み、第２方向Ｘで互いに離隔する積層構造物ＳＴ１、ＳＴ２、積層構造物間でソース構造物上に配置され、第１方向Ｚに沿って互いに離隔して積層される第２ゲート電極１３０Ｂを含むダミー構造物ＤＳ、積層構造物を貫通して第２方向Ｘに延び、第３方向Ｙに沿って互いに離隔して配置される第１分離領域、積層構造物のそれぞれとダミー構造物との間で第３方向Ｙに延びる第２分離領域ＭＳ２、積層構造物を貫通してソース構造物と側面を介して連結される導電性のチャンネル層を含むチャンネル構造物ＣＨ及びダミー構造物を貫通してソース構造物と連結される第１ソースコンタクト構造物１８０を含む。【選択図】図２ｂ

Description

本発明は、半導体装置及びこれを含むデータ保存システムに関するものである。
データ保存を必要とするデータ保存システムにおいて、高容量のデータを保存することができる半導体装置が求められている。これにより、半導体装置のデータ保存容量を増加させることができる方法が研究されている。例えば、半導体装置のデータ保存容量を増加させるための方法の一つとして、２次元に配列されるメモリセルの代わりに３次元に配列されるメモリセルを含む半導体装置が提案されている。
本発明が解決しようとする技術的課題の一つは、信頼性及び電気特性が向上した半導体装置を提供することである。
本発明が解決しようとする技術的課題の一つは、信頼性及び電気特性が向上した半導体装置を含むデータ保存システムを提供することである。
例示的な実施形態による半導体装置は、基板、上記基板上に配置される回路素子、及び上記回路素子上に配置される第１ボンディング金属層を含む第１基板構造物、及び上記第１基板構造物上で上記第１基板構造物と連結される第２基板構造物を含み、上記第２基板構造物は、ソース構造物、上記ソース構造物上で上記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層される第１ゲート電極を含み、上記第１方向に垂直な第２方向で互いに離隔する第１及び第２積層構造物、上記第１積層構造物と上記第２積層構造物との間で上記ソース構造物上に配置され、上記第１方向に沿って互いに離隔して積層される第２ゲート電極を含むダミー構造物、上記第１及び第２積層構造物を貫通して上記第２方向に延び、上記第１及び第２方向に垂直な第３方向に沿って互いに離隔して配置される第１分離領域、上記第１及び第２積層構造物のそれぞれと上記ダミー構造物との間で上記第３方向に延びる第２分離領域、上記第１及び第２積層構造物を貫通して上記第１方向に沿って延び、上記ソース構造物と側面を介して連結される導電性のチャンネル層をそれぞれ含むチャンネル構造物、及び上記ダミー構造物を貫通して上記第１方向に沿って延び、上記ソース構造物と下面を介して連結される導電性の第１コンタクト層をそれぞれ含む第１ソースコンタクト構造物を含むことができる。
例示的な実施形態による半導体装置は、ソース構造物、上記ソース構造物上で上記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層される第１ゲート電極を含み、上記第１方向に垂直な第２方向で互いに離隔する第１及び第２積層構造物、上記第１積層構造物と上記第２積層構造物との間で上記ソース構造物上に配置され、上記第１方向に沿って互いに離隔して積層される第２ゲート電極を含むダミー構造物、上記第１及び第２積層構造物を貫通して上記第１方向に沿って延び、チャンネル層をそれぞれ含むチャンネル構造物、上記ダミー構造物を貫通して上記第１方向に沿って延び、上記ソース構造物と連結される第１ソースコンタクト構造物、上記ダミー構造物に面しない第１及び第２積層構造物の側面の外側に配置され、上記ソース構造物と連結される第２ソースコンタクト構造物、上記チャンネル構造物と電気的に連結され、上記第１及び第２方向に垂直な第３方向に沿って延びる第１配線ライン、及び上記第１及び第２ソースコンタクト構造物と電気的に連結され、第１配線ラインの周りに配置される第２配線ラインを含むことができる。
例示的な実施形態によるデータ保存システムは、ソース構造物、上記ソース構造物の一側の回路素子、及び上記回路素子と電気的に連結される入出力パッドを含む半導体保存装置、及び上記入出力パッドを介して上記半導体保存装置と電気的に連結され、上記半導体保存装置を制御するコントローラを含み、上記半導体保存装置は、上記ソース構造物上で上記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層される第１ゲート電極を含み、上記第１方向に垂直な第２方向で互いに離隔する第１及び第２積層構造物、上記第１積層構造物と上記第２積層構造物との間で上記ソース構造物上に配置され、上記第１方向に沿って互いに離隔して積層される第２ゲート電極を含むダミー構造物、上記第１及び第２積層構造物を貫通して上記第１方向に沿って延び、上記ソース構造物と側面を介して連結される導電性のチャンネル層をそれぞれ含むチャンネル構造物、及び上記ダミー構造物を貫通して上記第１方向に沿って延び、上記ソース構造物と下面を介して連結される導電性の第１コンタクト層をそれぞれ含む第１ソースコンタクト構造物をさらに含むことができる。
ダミー構造物を貫通するソースコンタクト構造物を含むことによって、信頼性及び電気特性が向上した半導体装置及びこれを含むデータ保存システムが提供されることができる。
本発明の多様でありながらも有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の部分拡大図である。 例示的な実施形態による半導体装置の部分拡大図である。 例示的な実施形態による半導体装置を概略的に示す断面図である。 例示的な実施形態による半導体装置を概略的に示す断面図である。 例示的な実施形態による半導体装置を概略的に示す断面図である。 例示的な実施形態による半導体装置を概略的に示す部分拡大図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な部分拡大図である。 例示的な実施形態による半導体装置の概略的な部分拡大図である。 例示的な実施形態による半導体装置の概略的な部分拡大図である。 例示的な実施形態による半導体装置の概略的な部分拡大図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置を含むデータ保存システムを概略的に示した図面である。 例示的な実施形態による半導体装置を含むデータ保存システムを概略的に示した斜視図である。 例示的な実施形態による半導体パッケージを概略的に示した断面図である。
以下、添付された図面を参照して本発明の好ましい実施形態を以下のように説明する。
図１は、例示的な実施形態による半導体装置の概略的な平面図であって、図２ａ及び図２ｂに示した半導体装置の構成のうち一部の構成のみを示す。
図２ａ及び図２ｂは、例示的な実施形態による半導体装置の概略的な断面図であって、図２ａでは、図１の切断線Ｉ－Ｉ’線に沿った断面を示し、図２ｂは、図２ａの一部の領域を拡大して示す。
図３ａ及び図３ｂは、例示的な実施形態による半導体装置の部分拡大図であって、それぞれ図２ｂの「Ａ」領域及び「Ｂ」領域を拡大して示す。
図１～図３ｂを参照すると、半導体装置１００は、プレート層１０１及びプレート層１０１上の第１及び第２水平導電層１０２、１０４を含むソース構造物ＳＳ、プレート層１０１上に積層された第１ゲート電極１３０Ａを含む第１及び第２積層構造物ＳＴ１、ＳＴ２、プレート層１０１上に積層された第２ゲート電極１３０Ｂを含むダミー構造物ＤＳ、第１及び第２積層構造物ＳＴ１、ＳＴ２及びダミー構造物ＤＳをなし、第１及び第２ゲート電極１３０Ａ、１３０Ｂと交互に積層される層間絶縁層１２０、第１及び第２積層構造物ＳＴ１、ＳＴ２を貫通して一方向に延びる第１分離領域ＭＳ１、第１及び第２積層構造物ＳＴ１、ＳＴ２とダミー構造物ＤＳを分離する第２分離領域ＭＳ２、第１及び第２積層構造物ＳＴ１、ＳＴ２を貫通するように配置され、チャンネル層１４０をそれぞれ含むチャンネル構造物ＣＨ、及びダミー構造物ＤＳを貫通するように配置される第１ソースコンタクト構造物１８０を含むことができる。半導体装置１００は、第１及び第２積層構造物ＳＴ１、ＳＴ２とダミー構造物ＤＳの外側に配置される第２ソースコンタクト構造物１８５、上部配線構造物をなすコンタクトプラグ１６０と第１及び第２配線ライン１７０Ｃ、１７０Ｐと第１及び第２ゲート電極１３０Ａ、１３０Ｂ、並びにチャンネル構造物ＣＨを覆うセル領域絶縁層１９０をさらに含むことができる。
半導体装置１００は、それぞれのチャンネル構造物ＣＨを中心に１つのメモリセルストリングが構成され、複数のメモリセルストリングがｘ方向及びｙ方向に列及び行をなして配列されるメモリ素子であることができる。
プレート層１０１は、ｘ方向とｙ方向に延びる上面を有することができる。プレート層１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体またはＩＩ－ＶＩ族化合物半導体を含むことができる。例えば、ＩＶ族半導体はシリコン、ゲルマニウムまたはシリコン－ゲルマニウムを含むことができる。プレート層１０１は、バルクウエハー、エピタキシャル層、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層、ＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層、または多結晶層などで提供されることもできる。
第１及び第２水平導電層１０２、１０４は、プレート層１０１の上面上に積層されて配置されることができる。第１及び第２水平導電層１０２、１０４は、ソース層として、プレート層１０１と共にソース構造物ＳＳをなすことができる。ソース構造物ＳＳは、半導体装置１００の共通ソースラインとして機能することができる。図３ａの拡大図に示されたように、第１水平導電層１０２は、チャンネル層１４０の周りで、チャンネル層１４０の側面を介してチャンネル層１４０と直接連結されることができる。第１水平導電層１０２は、チャンネル層１４０に沿ってｚ方向に一部延びてチャンネル層１４０と接触されることができる。
第１及び第２水平導電層１０２、１０４は半導体物質を含むことができ、例えば、多結晶シリコンを含むことができる。この場合、少なくとも第１水平導電層１０２は、プレート層１０１と同じ導電型の不純物でドープされた層であることができる。第２水平導電層１０４は、ドープされた層であるか、真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層でありながら、第１水平導電層１０２から拡散した不純物を含む層であることができる。但し、第２水平導電層１０４の物質は、半導体物質に限定されず、実施形態によって絶縁層に置き換えることも可能である。例示的な実施形態において、第１水平導電層１０２の上面と第２水平導電層１０４の下面との間に比較的薄い厚さの絶縁層が介在されることもできる。これは、半導体装置１００の製造工程中に除去されずに残存する水平絶縁層１１０の一部であることができる。
第１及び第２積層構造物ＳＴ１、ＳＴ２の第２領域Ｒ２及びダミー構造物ＤＳの下には、第１水平導電層１０２が配置されないこともできる。第１及び第２積層構造物ＳＴ１、ＳＴ２の第２領域Ｒ２の下では、水平絶縁層１１０がプレート層１０１上に配置されることができる。ダミー構造物ＤＳの下では、第２水平導電層１０４がプレート層１０１上に配置されることができる。第２水平導電層１０４は、第１領域Ｒ１と第２領域Ｒ２との間及び第２分離領域ＭＳ２のｘ方向に沿った外側領域において、第１水平導電層１０２の端部に沿って曲げられてプレート層１０１上に延びることができる。但し、実施形態において、領域による第１及び第２水平導電層１０２、１０４、及び水平絶縁層１１０の相対的な配置形態は、多様に変更されることができる。
水平絶縁層１１０は、第２領域Ｒ２の少なくとも一部の下で第１水平導電層１０２と同一レベルでプレート層１０１上に配置されることができる。水平絶縁層１１０は、プレート層１０１上に交互に積層された第１及び第２水平絶縁層１１１、１１２を含むことができる。水平絶縁層１１０は、半導体装置１００の製造工程において一部が第１水平導電層１０２に置換（ｒｅｐｌａｎｃｅｍｅｎｔ）された後に残存する層であることができる。
水平絶縁層１１０は、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはシリコン酸窒化物を含むことができる。第１水平絶縁層１１１及び第２水平絶縁層１１２は、互いに異なる絶縁物質を含むことができる。例えば、第１水平絶縁層１１１は、層間絶縁層１２０と同一物質からなり、第２水平絶縁層１１２は、層間絶縁層１２０と異なる物質からなることができる。
第１及び第２積層構造物ＳＴ１、ＳＴ２は、ｘ方向に沿って互いに離隔して配置されることができ、それぞれｚ方向に沿って交互に積層された第１ゲート電極１３０Ａ及び層間絶縁層１２０を含むことができる。第１及び第２積層構造物ＳＴ１、ＳＴ２は、それぞれ第１領域Ｒ１及び第２領域Ｒ２を含むことができる。
ダミー構造物ＤＳは、ｚ方向に沿って交互に積層された第２ゲート電極１３０Ｂ及び層間絶縁層１２０を含むことができる。ダミー構造物ＤＳは、第１積層構造物ＳＴ１と第２積層構造物ＳＴ２との間に位置することができる。ダミー構造物ＤＳは、第２分離領域ＭＳ２によって第１及び第２積層構造物ＳＴ１、ＳＴ２から分離されて離隔することができる。一部実施形態において、ダミー構造物ＤＳは、図１の平面図上で、第１及び第２積層構造物ＳＴ１、ＳＴ２のｘ方向に延びる側面の外側にも延びることができる。この場合、ダミー構造物ＤＳは、第２分離領域ＭＳ２及びｙ方向に沿った両端の第１分離領域ＭＳ１によって第１及び第２積層構造物ＳＴ１、ＳＴ２から分離されて離隔することができる。
第１ゲート電極１３０Ａは、プレート層１０１上に垂直方向に離隔して積層されて第１及び第２積層構造物ＳＴ１、ＳＴ２をなすことができる。第１ゲート電極１３０Ａは、接地選択トランジスタのゲートをなす下部ゲート電極、複数のメモリセルをなすメモリゲート電極、及びストリング選択トランジスタのゲートをなす上部ゲート電極を含むことができる。半導体装置１００の容量に応じてメモリセルをなす上記メモリゲート電極の個数が決定されることができる。実施形態によって、上記上部及び下部ゲート電極は、それぞれ１つまたは２つ以上であることができ、上記メモリゲート電極と同一または異なる構造を有することができる。例示的な実施形態において、第１ゲート電極１３０Ａは、上記上部ゲート電極の上及び／または上記下部ゲート電極の下に配置され、ゲート誘導漏れ電流（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ、ＧＩＤＬ）現象を用いた消去動作に用いられる消去トランジスタをなす第１ゲート電極１３０Ａをさらに含むことができる。また、一部の第１ゲート電極１３０Ａ、例えば、上記上部または下部ゲート電極に隣接したゲート電極は、ダミーゲート電極であることができる。
第１ゲート電極１３０Ａは、第１及び第２分離領域ＭＳ１、ＭＳ２によって、ｘ方向及びｙ方向において一定単位で分離して配置されることができる。一対の第１分離領域ＭＳ１及びこれと連結される第２分離領域ＭＳ２によって囲まれた第１ゲート電極１３０Ａが、１つのメモリブロックをなすことができるが、メモリブロックの範囲は、これに限定されるものではない。
第１ゲート電極１３０Ａは、第１領域Ｒ１から第２領域Ｒ２に互いに異なる長さで延びて、第２領域Ｒ２の一部で階段形態の段差構造をなすことができる。第１ゲート電極１３０Ａは、ｙ方向でも互いに段差構造を有するように配置されることができる。上記段差構造によって、第１ゲート電極１３０Ａは、下部の第１ゲート電極１３０Ａが上部の第１ゲート電極１３０Ａよりも長く延びて、層間絶縁層１２０及び他の第１ゲート電極１３０Ａから上部に上面が露出するパッド領域をそれぞれ有することができる。第１ゲート電極１３０Ａは、上記パッド領域で別のゲートコンタクトとそれぞれ連結されて、上部配線構造物から電気信号を印加することができる。第１ゲート電極１３０Ａは、上記パッド領域において増加された厚さを有することができる。
第２ゲート電極１３０Ｂは、プレート層１０１上に垂直方向に離隔して積層されてダミー構造物ＤＳをなすことができる。第２ゲート電極１３０Ｂは、第１ゲート電極１３０Ａと同一の個数で積層されることができる。第２ゲート電極１３０Ｂは、第１ゲート電極１３０Ａとそれぞれ実質的に同一レベルに位置することができるが、これに限定されるものではない。第２ゲート電極１３０Ｂは、互いに段差をなすことなく、ｘ方向及びｙ方向において実質的に同一の長さで延びることができる。
第２ゲート電極１３０Ｂは、電気信号が印加されないフローティング（ｆｌｏａｔｉｎｇ）状態であることができる。または、第２ゲート電極１３０Ｂに電気信号が印加される場合であっても、第２ゲート電極１３０Ｂは、半導体装置１００内でメモリセルを構成しないことができる。第２ゲート電極１３０Ｂには、電気信号を印加するためのゲートプラグが連結されないことができる。
第１及び第２ゲート電極１３０Ａ、１３０Ｂは、金属物質、例えば、タングステン（Ｗ）を含むことができる。一部の実施形態において、第１及び第２ゲート電極１３０Ａ、１３０Ｂは、多結晶シリコンまたは金属シリサイド物質を含むことができる。例示的な実施形態において、第１及び第２ゲート電極１３０Ａ、１３０Ｂは、拡散防止膜（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含むことができ、例えば、上記拡散防止膜は、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉＮ）、またはこれらの組み合わせを含むことができる。
層間絶縁層１２０は、ｚ方向に積層された第１及び第２ゲート電極１３０Ａ、１３０Ｂの間に配置されることができる。層間絶縁層１２０も第１及び第２ゲート電極１３０Ａ、１３０Ｂと同様に、プレート層１０１の上面に垂直な方向に互いに離隔するように配置されることができる。層間絶縁層１２０は、シリコン酸化物またはシリコン窒化物などの絶縁性物質を含むことができる。
第１分離領域ＭＳ１は、第１及び第２積層構造物ＳＴ１、ＳＴ２を貫通して、一方向、例えばｘ方向に延びることができる。具体的には、第１分離領域ＭＳ１は、第１ゲート電極１３０Ａ、層間絶縁層１２０、及び第１及び第２水平導電層１０２、１０４を貫通してｘ方向に延び、下端はプレート層１０１と連結されることができる。図１に示したように、第１分離領域ＭＳ１は、互いに平行に配置されることができる。第１分離領域ＭＳ１において、ダミー構造物ＤＳに面する端部は、第２分離領域ＭＳ２と連結されることができる。実施形態において、それぞれの第１及び第２積層構造物ＳＴ１、ＳＴ２を貫通する第１分離領域ＭＳ１の個数は、多様に変更されることができる。また、第１分離領域ＭＳ１のｙ方向に沿った間隔は、第１領域Ｒ１と第２領域Ｒ２で互いに異なることができ、具体的な配置形態は、実施形態において多様に変更されることができる。
第２分離領域ＭＳ２は、第１及び第２積層構造物ＳＴ１、ＳＴ２のそれぞれとダミー構造物ＤＳとの間に配置されて、ダミー構造物ＤＳを定義することができる。第２分離領域ＭＳ２は、第１分離領域ＭＳ１と交差する一方向、例えばｙ方向に延びることができ、第１分離領域ＭＳ１と連結されることができる。第２分離領域ＭＳ２を含むことで、半導体装置１００は、内部のスペア（ｓｐａｒｅ）領域が最小化され、集積度が向上することができる。
第１及び第２分離領域ＭＳ１、ＭＳ２は実質的に同一の内部構造を有することができる。これは、第１及び第２分離領域ＭＳ１、ＭＳ２が同一の工程段階で一緒に形成されるためであることができる。第１及び第２分離領域ＭＳ１、ＭＳ２の上面のレベルは、互いに同一であることができる。第１及び第２分離領域ＭＳ１、ＭＳ２は、高いアスペクト比によりプレート層１０１に向かって幅が減少する形状を有することができる。第１及び第２分離領域ＭＳ１、ＭＳ２は、トレンチ内に配置される分離絶縁層１０５を含むことができる。分離絶縁層１０５は、絶縁物質を含むことができ、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を含むことができる。
チャンネル構造物ＣＨは、それぞれ１つのメモリセルストリングをなすことができる。チャンネル構造物ＣＨは、第１及び第２積層構造物ＳＴ１、ＳＴ２を貫通し、プレート層１０１上に行と列をなしながら、互いに離隔して配置されることができる。例えば、チャンネル構造物ＣＨは、ｘ－ｙ平面において、碁盤目を形成するように配置されるか、一方向で千鳥状に配置されることができる。チャンネル構造物ＣＨはチャンネル孔内を埋める柱状を有し、アスペクト比に応じてプレート層１０１に近いほど狭くなる傾斜した側面を有することができる。一部の実施形態において、チャンネル構造物ＣＨは、ｚ方向に沿って複数個のチャンネル構造物が積層されて連結された形態を有することができる。
チャンネル構造物ＣＨのそれぞれは、チャンネル孔内に配置されたチャンネル層１４０、チャンネル誘電層１４５、チャンネル埋め込み絶縁層１５０、及びチャンネルパッド１５５を含むことができる。図３ａの拡大図に示したように、チャンネル層１４０は、内部のチャンネル埋め込み絶縁層１５０を囲む環状（ａｎｎｕｌａｒ）に形成されることができるが、実施形態によってチャンネル埋め込み絶縁層１５０なしに、円柱または角柱などの柱状を有することもできる。チャンネル層１４０は、下部から側面を介して第１水平導電層１０２と連結されることができる。チャンネル層１４０の下面は、チャンネル誘電層１４５で覆われ、チャンネル誘電層１４５によってプレート層１０１と離隔することができる。チャンネル層１４０は、多結晶シリコンまたは単結晶シリコンなどの半導体物質を含むことができる。
チャンネル誘電層１４５は、ゲート電極１３０とチャンネル層１４０との間に配置されることができる。具体的に示してはいないが、チャンネル誘電層１４５は、チャンネル層１４０から順次積層されたトンネリング層、電荷保存層、及びブロッキング層を含むことができる。上記トンネリング層は、電荷を上記電荷保存層にトンネリングさせることができ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）またはこれらの組み合わせを含むことができる。上記電荷保存層は、電荷トラップ層またはフローティングゲート導電層であることができる。上記ブロッキング層は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ－ｋ）誘電物質、またはこれらの組み合わせを含むことができる。例示的な実施形態において、チャンネル誘電層１４５の少なくとも一部は、ゲート電極１３０に沿って水平方向に延びることができる。
チャンネルパッド１５５は、チャンネル構造物ＣＨの上端に配置されることができる。チャンネルパッド１５５は、例えば、ドープされた多結晶シリコンを含むことができる。
第１及び第２ソースコンタクト構造物１８０、１８５は、ｚ方向に延びて下面を介してソース構造物ＳＳのプレート層１０１と連結されることができる。第１及び第２ソースコンタクト構造物１８０、１８５は、上部配線構造物から印加された電気信号をソース構造物ＳＳに転送することができる。第１ソースコンタクト構造物１８０は、ダミー構造物ＤＳを貫通するように配置されることができる。第２ソースコンタクト構造物１８５は、第１及び第２積層構造物ＳＴ１、ＳＴ２の外側、具体的には、第１及び第２積層構造物ＳＴ１、ＳＴ２の側面のうち、ダミー構造物ＤＳに面しない側面の外側に配置されることができる。第１及び第２積層構造物ＳＴ１、ＳＴ２は、それぞれの側面が第１及び第２ソースコンタクト構造物１８０、１８５によって囲まれることができる。
第１ソースコンタクト構造物１８０の上面または上端は、ダミー構造物ＤＳの上端のレベルより高いレベルに位置することができる。第１ソースコンタクト構造物１８０の上面は、チャンネル構造物ＣＨの上面のレベルより高いレベルに位置することができるが、これに限定されるものではない。第１ソースコンタクト構造物１８０は、ダミー構造物ＤＳを貫通し、第２水平導電層１０４をさらに貫通してプレート層１０１と連結されることができる。第１ソースコンタクト構造物１８０は、プレート層１０１を一部リセスするか、リセスしないこともできる。図１に示したように、第１ソースコンタクト構造物１８０は、平面図上でｘ方向に沿った列がｙ方向で互いにシフトされて、一方向に千鳥状に配置されることができる。但し、例示的な実施形態において、第１ソースコンタクト構造物１８０の個数、平面上での配列形態などは多様に変更されることができる。
第１及び第２ソースコンタクト構造物１８０、１８５は、チャンネル構造物ＣＨと電気的機能が異なるため、内部構造が異なる場合がある。図３ｂに示したように、第１ソースコンタクト構造物１８０は、円柱状のコンタクト孔の内側壁上のコンタクト絶縁層１８２及び上記コンタクト孔を満たす導電性のコンタクト層１８４を含むことができる。コンタクト絶縁層１８２は、層間絶縁層１２０及び第２ゲート電極１３０Ｂとコンタクト層１８４との間で、コンタクト層１８４の側面を覆い、ｚ方向に延びることができる。コンタクト絶縁層１８２は、コンタクト層１８４の側面の全体を囲むことができる。コンタクト層１８４は、プレート層１０１と下面を介して直接接触して電気的に連結されることができ、コンタクト絶縁層１８２によって第２ゲート電極１３０Ｂと離隔し、ゲート電極１３０Ｂと電気的に分離することができる。
コンタクト絶縁層１８２は絶縁物質を含むことができ、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を含むことができる。コンタクト層１８４は導電性物質を含むことができ、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、及び多結晶シリコン（Ｓｉ）の少なくとも一つを含むことができる。
第２ソースコンタクト構造物１８５は、第１ゲート電極１３０Ａの外側、例えば、ダミー構造物ＤＳに向かわない外側に配置されることができる。第２ソースコンタクト構造物１８５は、セル領域絶縁層１９０を貫通してプレート層１０１に連結されることができる。但し、一部の実施形態において、第２ソースコンタクト構造物１８５の少なくとも一部は、第２領域Ｒ２または第１領域Ｒ１と第２領域Ｒ２との境界において、第１及び第２積層構造物ＳＴ１、ＳＴ２を貫通するように配置されることもできる。第２ソースコンタクト構造物１８５は、第１ソースコンタクト構造物１８０と同一の構造、例えば、同様にコンタクト絶縁層１８２及びコンタクト層１８４をそれぞれ含む内部構造を有することができるが、これに限定されるものではない。一部の実施形態において、第２ソースコンタクト構造物１８５のコンタクト絶縁層１８２は、セル領域絶縁層１９０と区分されないこともある。
半導体装置１００では、第２ソースコンタクト構造物１８５以外に、ダミー構造物ＤＳを貫通する第１ソースコンタクト構造物１８０をさらに配置することで、ダミー構造物ＤＳに隣接したメモリセルに伝達される電気信号のノイズが減少されることができ、電気的特性が確保されることができる。
コンタクトプラグ１６０は、チャンネル構造物ＣＨ及び第１及び第２ソースコンタクト構造物１８０、１８５上に配置されることができる。コンタクトプラグ１６０は、ｚ方向に順次積層された第１及び第２コンタクトプラグ１６２、１６４を含むことができる。第１及び第２コンタクトプラグ１６２、１６４は、チャンネル構造物ＣＨ及び第１及び第２ソースコンタクト構造物１８０、１８５上で同一に配置されることができる。但し、チャンネル構造物ＣＨと第１及び第２ソースコンタクト構造物１８０、１８５との高さの差異に応じて、チャンネル構造物ＣＨと第１及び第２ソースコンタクト構造物１８０、１８５上での第１コンタクトプラグ１６２の長さが異なることができる。
コンタクトプラグ１６０は円柱状を有することができ、アスペクト比に応じてプレート層１０１に向かうにつれて幅が減少するように傾斜した側面を有することができる。コンタクトプラグ１６０は、チャンネル構造物ＣＨと第１及び第２ソースコンタクト構造物１８０、１８５を第１及び第２配線ライン１７０Ｃ、１７０Ｐと電気的に連結することができる。コンタクトプラグ１６０は、導電性物質からなることができ、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、及び銅（Ｃｕ）の少なくとも一つを含むことができる。
第１及び第２配線ライン１７０Ｃ、１７０Ｐは、コンタクトプラグ１６０と共に上部配線構造物をなすことができる。第１及び第２配線ライン１７０Ｃ、１７０Ｐは、互いに実質的に同一の高さレベルに配置されることができる。第１配線ライン１７０Ｃは、第１及び第２積層構造物ＳＴ１、ＳＴ２上に配置され、第２配線ライン１７０Ｐは、ダミー構造物ＤＳ上と第１及び第２積層構造物ＳＴ１、ＳＴ２の外側または周りに配置されることができる。図１に示したように、平面図上において、第２配線ライン１７０Ｐは第１配線ライン１７０Ｃを囲むように配置されることができる。
第１配線ライン１７０Ｃは、第１及び第２積層構造物ＳＴ１、ＳＴ２とｚ方向で重なって一方向、例えば、ｙ方向に延びることができる。第１配線ライン１７０Ｃは、チャンネル構造物ＣＨと電気的に連結されることができる。一部の実施形態において、第１配線ライン１７０Ｃは、第１ゲート電極１３０Ａとも電気的に連結されることができる。第１配線ライン１７０Ｃは、例えば、ビットラインまたはビットラインと電気的に連結されるラインを含むことができる。
第２配線ライン１７０Ｐは、第１ソースコンタクト構造物１８０と連結される第１周辺ライン１７０Ｐ１及び第２ソースコンタクト構造物１８５と連結される第２周辺ライン１７０Ｐ２を含むことができる。第１周辺ライン１７０Ｐ１は、ダミー構造物ＤＳとｚ方向で重なって一方向、例えば、ｙ方向に延びることができる。第１周辺ライン１７０Ｐ１は、ｙ方向に沿った端部で第２周辺ライン１７０Ｐ２と連結されることができる。第１周辺ライン１７０Ｐ１は、第２周辺ライン１７０Ｐ２から電気信号が伝達されることができるが、これに限定されるものではない。ダミー構造物ＤＳ上に配置される第１周辺ライン１７０Ｐ１の個数及び離隔距離などは、実施形態で多様に変更されることができる。
第２周辺ライン１７０Ｐ２は、第１及び第２積層構造物ＳＴ１、ＳＴ２が互いに向かい合う側面を除いた第１及び第２積層構造物ＳＴ１、ＳＴ２の外側に配置されることができ、少なくとも一方向に延びることができる。例えば、第１及び第２積層構造物ＳＴ１、ＳＴ２の側面のうち、第１及び第２積層構造物ＳＴ１、ＳＴ２が互いに向かい合う第１側面に対向する第２側面の外側において、第２周辺ライン１７０Ｐ２はｘ方向に延びることができる。第１及び第２積層構造物ＳＴ１、ＳＴ２の側面のうち、ｘ方向に延びる側面の外側において、第２周辺ライン１７０Ｐ２は、ｘ方向及びｙ方向に延びて格子状に配置されることができる。但し、実施形態において、第２周辺ライン１７０Ｐ２の具体的な配置形態はこれに限定されるものではない。
セル領域絶縁層１９０は、第１及び第２積層構造物ＳＴ１、ＳＴ２及びダミー構造物ＤＳを覆うように配置されることができる。セル領域絶縁層１９０は、第１及び第２ゲート電極１３０Ａ、１３０Ｂ、及びチャンネル構造物ＣＨを覆うように配置されることができる。セル領域絶縁層１９０は、実施形態に応じて複数の絶縁層を含むことができる。セル領域絶縁層１９０は、絶縁性物質からなることができ、例えば、シリコン酸化物、シリコン窒化物、及びシリコン酸窒化物の少なくとも一つを含むことができる。
図４は、例示的な実施形態による半導体装置を概略的に示す断面図であって、図２ｂに対応される領域を示す。
図４を参照すると、半導体装置１００ａでは、ダミー構造物ＤＳの下に水平絶縁層１１０がさらに配置されることができる。ダミー構造物ＤＳの下において、プレート層１０１上には、水平絶縁層１１０及び第２水平導電層１０４が順次配置されることができる。これによって、第１ソースコンタクト構造物１８０は、水平絶縁層１１０及び第２水平導電層１０４を貫通してプレート層１０１と連結されることができる。
半導体装置１００ａは、製造工程中にダミー構造物ＤＳが形成される領域において、プレート層１０１上の水平絶縁層１１０を除去しないことで製造されることができる。このように、実施形態において、ダミー構造物ＤＳの下で、第２水平導電層１０４及び水平絶縁層１１０の具体的な配置形態は多様に変更されることができる。
図５ａ及び図５ｂは、例示的な実施形態による半導体装置を概略的に示す断面図であって、図２ｂに対応される領域を示す。
図５ａを参照すると、半導体装置１００ｂにおいて、第１ソースコンタクト構造物１８０ｂのそれぞれは、コンタクト層１８４ｂ及びコンタクト層１８４ｂの周りでｚ方向に沿って離隔して配置される複数のコンタクト絶縁層１８２ｂを含むことができる。コンタクト絶縁層１８２ｂは、第２ゲート電極１３０Ｂと同一レベルにそれぞれ配置されることができる。コンタクト絶縁層１８２ｂは、層間絶縁層１２０の側面上に延びることなく、第２ゲート電極１３０Ｂとコンタクト層１８４ｂとの間にのみ介在されることができる。一部の実施形態において、コンタクト絶縁層１８２ｂは、層間絶縁層１２０よりもコンタクト層１８４ｂに向かって突出されるか、リセスされた側面を有することができる。
半導体装置１００ｂは、例えば、製造工程中に第１ソースコンタクト構造物１８０ｂが配置されるコンタクト孔を形成した後、上記コンタクト孔を介して露出する犠牲絶縁層１１８を酸化させて、コンタクト絶縁層１８２ｂを形成することで製造されることができる。これにより、コンタクト絶縁層１８２ｂは上記コンタクト孔の周りに形成されることができる。この場合、コンタクト絶縁層１８２ｂは、例えば、シリコン酸化物またはシリコン酸窒化物を含むことができる。
図５ｂを参照すると、半導体装置１００ｃにおいて、第１ソースコンタクト構造物１８０ｃのそれぞれは、コンタクト層１８４ｃのみを含むことができる。コンタクト層１８４ｃは、側面を介して第２ゲート電極１３０Ｂと直接接触し、下面を介してプレート層１０１と直接接触することができる。この場合にも、ダミー構造物ＤＳの第２ゲート電極１３０Ｂは、他の構成と電気的に連結されないため、半導体装置１００ｃの動作に影響を与えないことができる。
図６は、例示的な実施形態による半導体装置を概略的に示す部分拡大図であって、図３ａに対応される領域を示す。
図６を参照すると、半導体装置１００ｄは、図２ａ～図３ｂの実施形態とは異なって、プレート層１０１上の第１及び第２水平導電層１０２、１０４を含まないことができる。また、ソース構造物ＳＳｄは、プレート層１０１以外にチャンネル構造物ＣＨｄの下に配置されるエピタキシャル層１０７をさらに含むことができる。
エピタキシャル層１０７は、チャンネル構造物ＣＨｄの下でプレート層１０１上に配置され、少なくとも一つの最下部の第１ゲート電極１３０Ａの側面上に配置されることができる。エピタキシャル層１０７は、プレート層１０１のリセスされた領域に配置されることができる。エピタキシャル層１０７の上面の高さは、最下部の第１ゲート電極１３０Ａの上面より高く、その上の第１ゲート電極１３０Ａの下面より低いことができるが、図示されたものに限定されるものではない。エピタキシャル層１０７は、上面を介してチャンネル層１４０の下面と連結されることができる。エピタキシャル層１０７とこれに隣接する最下部の第１ゲート電極１３０Ａとの間には、ゲート絶縁層１４１がさらに配置されることができる。
本実施形態の場合、第１ソースコンタクト構造物１８０（図２ｂ参照）は、ダミー構造物ＤＳを貫通して直接にプレート層１０１と接触することができる。このようなチャンネル構造物ＣＨｄ及びソース構造物ＳＳｄの形態は、他の実施形態にも適用されることができる。
図７ａ及び図７ｂは、例示的な実施形態による半導体装置の概略的な断面図であって、図２ｂに対応される領域を示す。
図７ａを参照すると、半導体装置１００ｅは、上下に積層されたメモリセル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩを含むことができる。メモリセル領域ＣＥＬＬは、周辺回路領域ＰＥＲＩ上に配置されることができる。例えば、図２ｂの半導体装置１００の場合、図示しない領域において、プレート層１０１上に周辺回路領域ＰＥＲＩが配置されるか、本実施形態の半導体装置１００ｅのように、プレート層１０１の下に周辺回路領域ＰＥＲＩが配置されることができる。例示的な実施形態において、セル領域ＣＥＬＬは、周辺回路領域ＰＥＲＩの下に配置されることもできる。メモリセル領域ＣＥＬＬに対する説明は、図１～図３ｂを参照した説明が同様に適用されることができる。
周辺回路領域ＰＥＲＩは、ベース基板２０１、ベース基板２０１上に配置された回路素子２２０、回路コンタクトプラグ２７０、及び回路配線ライン２８０を含むことができる。
ベース基板２０１は、ｘ方向とｙ方向に延びる上面を有することができる。ベース基板２０１には素子分離層２１０が形成されて活性領域が定義されることができる。上記活性領域の一部には、不純物を含むソース／ドレイン領域２０５が配置されることができる。ベース基板２０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族化合物半導体を含むことができる。ベース基板２０１は、バルクウエハーまたはエピタキシャル層として提供されることもできる。本実施形態において、上部のプレート層１０１は多結晶シリコン層などの多結晶半導体層またはエピタキシャル層として提供されることができる。
回路素子２２０は、水平トランジスタを含むことができる。それぞれの回路素子２２０は、回路ゲート誘電層２２２、スペーサ層２２４、及び回路ゲート電極２２５を含むことができる。回路ゲート電極２２５の両側でベース基板２０１内には、ソース／ドレイン領域２０５が配置されることができる。
周辺領域絶縁層２９０は、ベース基板２０１上で回路素子２２０上に配置されることができる。回路コンタクトプラグ２７０は、周辺領域絶縁層２９０を貫通してソース／ドレイン領域２０５に連結されることができる。回路コンタクトプラグ２７０によって回路素子２２０に電気信号が印加されることができる。図示されていない領域において、回路ゲート電極２２５にも回路コンタクトプラグ２７０が連結されることができる。回路配線ライン２８０は、回路コンタクトプラグ２７０と連結されることができ、複数の層に配置されることができる。
半導体装置１００ｅは、周辺回路領域ＰＥＲＩが最初に製造された後に、メモリセル領域ＣＥＬＬのプレート層１０１がその上部に形成されてメモリセル領域ＣＥＬＬが製造されることができる。プレート層１０１は、ベース基板２０１と同一のサイズを有するか、ベース基板２０１よりも小さく形成されることができる。メモリセル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩは、図示されていない領域で互いに連結されることができる。このように、メモリセル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩが垂直に積層された形態は、他の実施形態にも適用されることができる。
図７ｂを参照すると、半導体装置１００ｆは、ウエハーボンディング方式で接合された第１半導体構造物Ｓ１及び第２半導体構造物Ｓ２を含むことができる。
第１半導体構造物Ｓ１については、図７ａを参照して上述した周辺回路領域ＰＥＲＩに対する説明が適用されることができる。但し、第１半導体構造物Ｓ１は、ボンディング構造物である第１ボンディングビア２９８及び第１ボンディングパッド２９９をさらに含むことができる。第１ボンディングビア２９８は、最上部の回路配線ライン２８０の上部に配置されて、回路配線ライン２８０と連結されることができる。第１ボンディングパッド２９９は、少なくとも一部が第１ボンディングビア２９８上で第１ボンディングビア２９８と連結されることができる。第１ボンディングパッド２９９は、第２半導体構造物Ｓ２の第２ボンディングパッド１９９と連結されることができる。第１ボンディングパッド２９９は、第２ボンディングパッド１９９と共に第１半導体構造物Ｓ１と第２半導体構造物Ｓ２との接合による電気的連結経路を提供することができる。第１ボンディングビア２９８及び第１ボンディングパッド２９９は導電性物質、例えば銅（Ｃｕ）を含むことができる。
第２半導体構造物Ｓ２については、特に断りのない場合、図１～図３ｂを参照した説明が同様に適用されることができる。第２半導体構造物Ｓ２は、ボンディング構造物である第２ボンディングビア１９８、及び第２ボンディングパッド１９９をさらに含むことができる。第２半導体構造物Ｓ２は、プレート層１０１の上面を覆う保護層１９７をさらに含むことができる。一部の実施形態において、第２半導体構造物Ｓ２は、第２ボンディングビア１９８と第１及び第２配線ライン１７０Ｃ、１７０Ｐとの間に配置される追加的なビア及び配線ラインをさらに含むことができる。
第２ボンディングビア１９８及び第２ボンディングパッド１９９は、第１及び第２配線ライン１７０Ｃ、１７０Ｐの下に配置されることができる。第２ボンディングビア１９８は、第１及び第２配線ライン１７０Ｃ、１７０Ｐ及び第２ボンディングパッド１９９と連結され、第２ボンディングパッド１９９は、第１半導体構造物Ｓ１の第１ボンディングパッド２９９と接合されることができる。第２ボンディングビア１９８及び第２ボンディングパッド１９９は、導電性物質、例えば銅（Ｃｕ）を含むことができる。
第１半導体構造物Ｓ１及び第２半導体構造物Ｓ２は、第１ボンディングパッド２９９及び第２ボンディングパッド１９９による銅（Ｃｕ）－銅（Ｃｕ）ボンディングによって接合されることができる。上記銅（Ｃｕ）－銅（Ｃｕ）ボンディング以外に、第１半導体構造物Ｓ１及び第２半導体構造物Ｓ２は、追加的に誘電体－誘電体ボンディングによっても接合されることができる。上記誘電体－誘電体ボンディングは、周辺領域絶縁層２９０及びセル領域絶縁層１９０のそれぞれの一部を成し、第１ボンディングパッド２９９及び第２ボンディングパッド１９９のそれぞれを囲む誘電層による接合であることができる。これにより、第１半導体構造物Ｓ１及び第２半導体構造物Ｓ２は別の接着層なしに接合されることができる。
図８は、例示的な実施形態による半導体装置の概略的な平面図であり、図９ａ～図９ｃは、例示的な実施形態による半導体装置の概略的な断面図であって、それぞれ図８の切断線ＩＩ－ＩＩ’、ＩＩＩ－ＩＩＩ’、ＩＶ－ＩＶ’線に沿った断面を示す。
図８～図９ｃを参照すると、半導体装置１００ｇは、図１～図３の実施形態とは異なって、第２分離領域ＭＳ２を連結する第３分離領域ＭＳ３をさらに含むことができ、第１ソースコンタクト構造物１８０ｇが第３分離領域ＭＳ３内にそれぞれ配置されることができる。
第３分離領域ＭＳ３は、ダミー構造物ＤＳ上で一方向、例えばｘ方向に沿って延び、２つの第２分離領域ＭＳ２を互いに連結することができる。第３分離領域ＭＳ３は、ｙ方向に沿って互いに離隔して配置されることができる。第３分離領域ＭＳ３は、ｙ方向に沿って第１分離領域ＭＳ１とシフトした位置に配置されることができる。すなわち、第３分離領域ＭＳ３は、第１分離領域ＭＳ１の延長線上に配置されないことができ、第１分離領域ＭＳ１と第２分離領域ＭＳ２が連結される地点からｙ方向に離隔することができる。これにより、第１～第３分離領域ＭＳ１、ＭＳ２、ＭＳ３が全て交差する領域が形成されないことができる。これは、第１～第３分離領域ＭＳ１、ＭＳ２、ＭＳ３が全て交差する領域が形成される場合、半導体装置１００ｇの製造工程の難易度が増加するためであることができる。第２分離領域ＭＳ２の間に配置される第３分離領域ＭＳ３の個数及びそれぞれの幅は、実施形態で多様に変更されることができる。また、一部の実施形態において、第３分離領域ＭＳ３は、ｘ方向とｙ方向との間の方向に斜めに延びることもできる。
第３分離領域ＭＳ３は、ダミー構造物ＤＳ及び第２水平導電層１０４を貫通するように配置されることができる。第１～第３分離領域ＭＳ１、ＭＳ２、ＭＳ３の上面のレベルは、互いに同一であることができる。第３分離領域ＭＳ３は、高いアスペクト比によってプレート層１０１に向かうにつれて幅が減少される形状を有することができる。第３分離領域ＭＳ３のそれぞれは、第１ソースコンタクト構造物１８０ｇを含むことができる。第３分離領域ＭＳ３は、第１及び第２分離領域ＭＳ１、ＭＳ２とは異なる内部構造を有することができる。これは、第３分離領域ＭＳ３の上部に配置される上部支持層１９５の配置によるものであることができる。これについては、下記図１５ａ～図１８ｂを参照してさらに詳細に説明する。
第１ソースコンタクト構造物１８０ｇのそれぞれは、第３分離領域ＭＳ３に沿ってｘ方向への第１長さを有し、ｙ方向への上記第１長さより小さい第２長さを有することができる。第１ソースコンタクト構造物１８０ｇのそれぞれは、第３分離領域ＭＳ３内でｘ方向に比較的長く延びるライン、長方形、楕円形、または細長形を有することができる。第１ソースコンタクト構造物１８０ｇは、コンタクト層１８４ｇを含むことができる。コンタクト層１８４ｇのｘ方向に沿った両側面は、分離絶縁層１０５からなるコンタクト絶縁層１８２ｇで覆うことができる。コンタクト層１８４ｇのｙ方向に沿った両側面は、図９ｃに示されたように、層間絶縁層１２０及び犠牲絶縁層１１８と接触することができる。本実施形態において、コンタクト層１８４ｇは、例えば、多結晶シリコン（Ｓｉ）を含むことができるが、これに限定されない。
第１ソースコンタクト構造物１８０ｇのそれぞれは、少なくとも一つの第１及び第２コンタクトプラグ１６２、１６４と連結されることができる。但し、１つの第１ソースコンタクト構造物１８０ｇ上に配置されるコンタクトプラグ１６０の個数は、図８及び図９ａに示されたものに限定されない。
図９ｂに示されたように、ダミー構造物ＤＳにおいて、第３分離領域ＭＳ３、特に第１ソースコンタクト構造物１８０ｇにｙ方向に隣接した領域には、第２ゲート電極１３０Ｂの代わりに犠牲絶縁層１１８が層間絶縁層１２０と交互に積層されることができる。犠牲絶縁層１１８は、半導体装置１００ｇの製造工程中に、第２ゲート電極１３０Ｂに置換されずに残存する層であることができる。犠牲絶縁層１１８は、第２ゲート電極１３０Ｂと実質的に同一レベルにそれぞれ配置され、側面が第２ゲート電極１３０Ｂと接触されることができる。犠牲絶縁層１１８は絶縁物質を含むことができ、層間絶縁層１２０とは異なる物質を含むことができる。
上部支持層１９５は、半導体装置１００ｇの製造工程中に、第１及び第２積層構造物ＳＴ１、ＳＴ２の傾き（ｌｅａｎｉｎｇ）を防止するための層であることができる。上部支持層１９５は、下部及び上部セル領域絶縁層１９０Ｌ、１９０Ｕの間に配置されることができる。上部支持層１９５は、第１～第３分離領域ＭＳ１、ＭＳ２、ＭＳ３上に配置され、上部開口部ＳＰを有することができる。上部開口部ＳＰは、第１分離領域ＭＳ１上ではｘ方向に沿って所定間隔で配置されることができ、第２分離領域ＭＳ２上ではｙ方向に沿って所定間隔で配置されることができる。但し、上部開口部ＳＰは第３分離領域ＭＳ３上には位置しないことがある。上部開口部ＳＰは、第１分離領域ＭＳ１上では第１分離領域ＭＳ１のｙ方向に沿った幅よりも大きい幅に配置され、第２分離領域ＭＳ２上では第２分離領域ＭＳ２のｘ方向に沿った幅より大きい幅で配置されることができる。
上部支持層１９５は、コンタクト層１８４ｇの上面を覆うように配置されることができる。上部支持層１９５は、ｘ方向に沿ってコンタクト層１８４ｇの長さより長い長さでコンタクト層１８４ｇ上に配置されることができる。これにより、製造工程中に垂直犠牲層１１６（図１７ａ参照）が除去されずに残存してコンタクト層１８４ｇを成すことができ、コンタクト層１８４ｇの周りに犠牲絶縁層１１８が残存するようになる。
上部支持層１９５は絶縁物質からなることができ、例えば、シリコン酸化物、シリコン窒化物、及びシリコン酸窒化物の少なくとも一つを含むことができる。上部支持層１９５は、セル領域絶縁層１９０と同一または異なる物質からなることができる。上部支持層１９５がセル領域絶縁層１９０と同一物質からなる場合に、その境界は区分されないことがある。
図１０は、例示的な実施形態による半導体装置の概略的な平面図であって、図２ｂに対応する断面を示し、図１１は、例示的な実施形態による半導体装置の概略的な断面図である。
図１０及び図１１を参照すると、半導体装置１００ｈは、図７ａの実施形態のように、上下に積層されたメモリセル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩを含むことができ、メモリセル領域ＣＥＬＬを貫通して周辺回路領域ＰＥＲＩの回路配線ライン２８０と連結される貫通ビア２００をさらに含むことができる。半導体装置１００ｈは、図１の実施形態とは異なって、ダミー構造物ＤＳ上に配置された第２配線ライン１７０Ｐｈの第１周辺ライン１７０Ｐ１が第２周辺ライン１７０Ｐ２と連結されないことがある。
貫通ビア２００はダミー構造物ＤＳを貫通し、ダミー構造物ＤＳの下で第２水平導電層１０４、プレート層１０１、及び基板絶縁層１０３をさらに貫通して、最上部の回路配線ライン２８０と連結されることができる。図１０に示されたように、貫通ビア２００はダミー構造物ＤＳを貫通し、第１ソースコンタクト構造物１８０と共に行及び列をなして配置されることができる。本実施形態において、貫通ビア２００及び第１ソースコンタクト構造物１８０は、第１周辺ライン１７０Ｐ１と重なって配置され、第１周辺ライン１７０Ｐ１の延長方向であるｘ方向及びｙ方向のそれぞれに沿って交互に配列されることができる。
貫通ビア２００は、第１ソースコンタクト構造物１８０と類似して円柱状を有することができる。貫通ビア２００のそれぞれは、貫通孔の内側壁を覆う貫通絶縁層２０２及び上記貫通孔を満たす貫通導電層２０４を含むことができる。貫通導電層２０４は、貫通絶縁層２０２によって第２ゲート電極１３０Ｂと分離されることができる。貫通導電層２０４は、プレート層１０１とは基板絶縁層１０３によって離隔することができる。基板絶縁層１０３は、プレート層１０１と同一レベルで貫通導電層２０４を囲むように配置されることができる。本実施形態において、基板絶縁層１０３は、貫通ビア２００のそれぞれを囲むように配置されることができる。
貫通絶縁層２０２及び基板絶縁層１０３は、絶縁物質を含むことができ、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を含むことができる。貫通導電層２０４は、導電性物質を含むことができ、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、及び多結晶シリコン（Ｓｉ）の少なくとも一つを含むことができるが、これに限定されない。
第１周辺ライン１７０Ｐ１はダミー構造物ＤＳ上に配置され、第１ソースコンタクト構造物１８０と貫通ビア２００を電気的に連結することができる。本実施形態の第１周辺ライン１７０Ｐ１は、第２周辺ライン１７０Ｐ２と連結されずに、互いに離隔することができる。第１周辺ライン１７０Ｐ１のｙ方向に沿った端部は、第１配線ライン１７０Ｃの端部と一直線上に位置することができる。第１周辺ライン１７０Ｐ１は、第１配線ライン１７０Ｃと同一または類似したパターンで配列されることができる。本実施形態において、第１周辺ライン１７０Ｐ１は格子構造をなすように配置されることができる。第１周辺ライン１７０Ｐ１は、コンタクトプラグ１６０と共に、互いに隣接する第１ソースコンタクト構造物１８０と貫通ビア２００を電気的に連結することができる。周辺回路領域ＰＥＲＩの回路素子２２０からの電気信号は、回路コンタクトプラグ２７０、回路配線ライン２８０、貫通ビア２００、コンタクトプラグ１６０、第１周辺ライン１７０Ｐ１、及び第１ソースコンタクト構造物１８０を介してソース構造物ＳＳのプレート層１０１に伝達されることができる。
第２周辺ライン１７０Ｐ２は、第１及び第２積層構造物ＳＴ１、ＳＴ２及びダミー構造物ＤＳの全体の周りに配置され、第１配線ライン１７０Ｃ及び第１周辺ライン１７０Ｐ１を囲むことができる。
図１２ａ及び図１２ｂは、例示的な実施形態による半導体装置の概略的な部分拡大図であって、図１０の「Ｃ」領域に対応される領域を拡大して示し、第１ソースコンタクト構造物１８０及び貫通ビア２００は省略して示す。
図１２ａを参照すると、半導体装置１００ｉにおいて、第１周辺ライン１７０Ｐ１ｉは、ダミー構造物ＤＳ上でｘ方向に沿って延びることができる。第１周辺ライン１７０Ｐ１ｉは、第２分離領域ＭＳ２の間の領域上でこのように配置されることができる。第１ソースコンタクト構造物１８０及び貫通ビア２００は、それぞれの第１周辺ライン１７０Ｐ１ｉに沿って少なくとも一つずつ配置され、第１周辺ライン１７０Ｐ１ｉと電気的に連結されることができる。例えば、第１ソースコンタクト構造物１８０及び貫通ビア２００は、ｘ方向に沿って交互に配列されることができる。
図１２ｂを参照すると、半導体装置１００ｊにおいて、第１周辺ライン１７０Ｐ１ｊは、ダミー構造物ＤＳ上でｙ方向に沿って延びることができる。第１周辺ライン１７０Ｐ１ｊは、第１配線ライン１７０Ｃと同一のパターンで配置されることができる。第１ソースコンタクト構造物１８０及び貫通ビア２００は、それぞれの第１周辺ライン１７０Ｐ１ｊに沿って少なくとも一つずつ配置され、第１周辺ライン１７０Ｐ１ｊと電気的に連結されることができる。例えば、第１ソースコンタクト構造物１８０及び貫通ビア２００は、ｙ方向に沿って交互に配列されることができる。
これによって、実施形態において、第１周辺ライン１７０Ｐ１ｊの配列形態は様々に変更されることができる。
図１３ａ及び図１３ｂは、例示的な実施形態による半導体装置の概略的な部分拡大図であって、図１０の「Ｃ」領域に対応される領域を拡大して示し、第１周辺ライン１７０Ｐ１は省略して示す。
図１３ａを参照すると、半導体装置１００ｋにおいて、第１ソースコンタクト構造物１８０及び貫通ビア２００は、それぞれｘ方向に沿って一行をなすように配置されることができる。第１ソースコンタクト構造物１８０及び貫通ビア２００は、ｙ方向に沿って交互に配置されることができる。一部の実施形態において、それぞれの行において、第１ソースコンタクト構造物１８０及び／または貫通ビア２００は、ｘ方向に沿って一直線上に配列されずに、千鳥状にｙ方向にシフトされた形態の行に配列されることもできる。
本実施形態において、基板絶縁層１０３は、それぞれの行の貫通ビア２００の全体を囲むようにｘ方向に延びるライン状に配置されることができる。第１周辺ライン１７０Ｐ１は、図１０または図１２ｂの実施形態のように配列されることができるが、これに限定されない。
図１３ｂを参照すると、半導体装置１００ｌにおいて、第１ソースコンタクト構造物１８０及び貫通ビア２００は、それぞれｙ方向に沿って一列に配置されることができる。第１ソースコンタクト構造物１８０及び貫通ビア２００は、ｘ方向に沿って交互に配置されることができる。一部の実施形態において、それぞれの列において、第１ソースコンタクト構造物１８０及び／または貫通ビア２００は、ｙ方向に沿って一直線上に配置されずに、千鳥状にｘ方向にシフトされた形態の列に配列されることもできる。
本実施形態において、基板絶縁層１０３は、それぞれの列の貫通ビア２００の全体を囲むように、ｙ方向に延びるライン状に配置されることができる。第１周辺ライン１７０Ｐ１は、図１０または図１２ａの実施形態のように配列されることができるが、これに限定されるものではない。
このように、実施形態において、第１ソースコンタクト構造物１８０及び貫通ビア２００の配列形態、及びこれによる基板絶縁層１０３の配置形態は、多様に変更されることができる。
図１４ａ～図１４ｇは、例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図であって、図２ｂに示された領域に対応される領域を示す。
図１４ａを参照すると、プレート層１０１上に水平絶縁層１１０及び第２水平導電層１０４を形成し、犠牲絶縁層１１８及び層間絶縁層１２０を交互に積層することができる。
水平絶縁層１１０は、第１及び第２水平絶縁層１１１、１１２を含むことができる。第１及び第２水平絶縁層１１１、１１２は、後続工程を介して第１水平導電層１０２（図２ｂ参照）に置き換えられる層であることができる。第１及び第２水平絶縁層１１１、１１２は、第２水平絶縁層１１２の上下に第１水平絶縁層１１１が配置されるようにプレート層１０１上に積層されることができる。第１及び第２水平絶縁層１１１、１１２は互いに異なる絶縁物質を含むことができる。水平絶縁層１１０は、図２ｂのダミー構造物ＤＳ及び第２分離領域ＭＳ２に対応される領域では、パターニング工程によって除去されることができる。第２水平導電層１０４は、水平絶縁層１１０上に形成されることができる。
犠牲絶縁層１１８は、後続の工程によって一部が第１及び第２ゲート電極１３０Ａ、１３０Ｂ（図２ｂ参照）と置き換えられる層であることができる。犠牲絶縁層１１８は、層間絶縁層１２０とは異なる物質からなることができ、層間絶縁層１２０に対して特定のエッチング条件でエッチング選択性を有してエッチングできる物質で形成されることができる。例えば、層間絶縁層１２０は、シリコン酸化物及びシリコン窒化物の少なくとも一つからなることができ、犠牲絶縁層１１８は、シリコン、シリコン酸化物、シリコンカーバイド及びシリコン窒化物のうち選択される層間絶縁層１２０とは異なる物質からなることができる。実施形態において、層間絶縁層１２０の厚さは、すべて同一でないことができる。層間絶縁層１２０及び犠牲絶縁層１１８の厚さ、及び構成する膜の個数は図示されたことによって多様に変更されることができる。
次に、図２ａの第２領域Ｒ２において、上部の犠牲絶縁層１１８が下の犠牲絶縁層１１８よりも短く延びるように、マスク層を用いて犠牲絶縁層１１８に対するフォトリソグラフィ工程及びエッチング工程を繰り返して行うことができる。これにより、犠牲絶縁層１１８は、所定単位で階段状の段差構造を成すことができる。次に、積層構造物を覆うセル領域絶縁層１９０が一部形成されることができる。
図１４ｂを参照すると、犠牲絶縁層１１８及び層間絶縁層１２０の積層構造物を貫通するチャンネル孔を形成し、上記チャンネル孔内にチャンネル構造物ＣＨを形成することができる。
上記チャンネル孔は、マスク層を用いて犠牲絶縁層１１８及び層間絶縁層１２０を異方性エッチングして形成することができる。上記チャンネル孔は、図２ａの第１及び第２積層構造物ＳＴ１、ＳＴ２の第１領域Ｒ１に該当する領域に形成されることができる。上記積層構造物の高さによって、上記チャンネル孔の側壁はプレート層１０１の上面に垂直でないことができる。上記チャンネル孔は、プレート層１０１の一部をリセスするように形成されることができる。
上記チャンネル孔内にチャンネル誘電層１４５、チャンネル層１４０、チャンネル埋め込み絶縁層１５０、及びチャンネルパッド１５５を順次形成してチャンネル構造物ＣＨを形成することができる。チャンネル層１４０は、チャンネル構造物ＣＨ内でチャンネル誘電層１４５上に形成されることができる。チャンネル埋め込み絶縁層１５０は、チャンネル構造物ＣＨを充填するように形成され、絶縁物質であることができる。但し、実施形態によって、チャンネル埋め込み絶縁層１５０ではなく導電性物質でチャンネル層１４０間の空間を埋め込むこともできる。チャンネルパッド１５５は、導電性物質からなることができ、例えば、多結晶シリコンからなることができる。
図１４ｃを参照すると、第１ソースコンタクト構造物１８０（図２ｂ参照）に対応する領域に、犠牲絶縁層１１８及び層間絶縁層１２０の積層構造物及び第２水平導電性層１０４を貫通する第１コンタクト孔ＰＨ１を形成することができる。
第１コンタクト孔ＰＨ１の形成前に、チャンネル構造物ＣＨ上にセル領域絶縁層１９０をさらに形成することができる。第１コンタクト孔ＰＨ１は、後続の工程を介して第１ソースコンタクト構造物１８０が形成される領域に形成されることができる。上記積層構造物の高さによって、第１コンタクト孔ＰＨ１の側壁は、プレート層１０１の上面に垂直でないことができる。第１コンタクト孔ＰＨ１は、プレート層１０１の一部をリセスするか、プレート層１０１の上面を露出するように形成されることができる。
図１４ｄを参照すると、第１コンタクト孔ＰＨ１を満たすように垂直犠牲層１１６を形成し、犠牲絶縁層１１８及び層間絶縁層１２０の積層構造物を貫通する開口部ＯＰを形成し、第１水平導電層１０２を形成した後、犠牲絶縁層１１８を除去することができる。
垂直犠牲層１１６は、犠牲絶縁層１１８及び層間絶縁層１２０とは異なる物質を含むことができる。例えば、垂直犠牲層１１６は多結晶シリコン（Ｓｉ）を含むことができる。
開口部ＯＰは、図１の第１及び第２分離領域ＭＳ１、ＭＳ２に対応される領域に形成されることができる。開口部ＯＰは、上記積層構造物を貫通し、下部から第２水平導電層１０４を貫通して、ｘ方向及びｙ方向に延びるように形成されることができる。
次に、開口部ＯＰ内に別の犠牲スペーサ層を形成し、エッチ－バック工程を行って水平絶縁層１１０を露出させ、露出した領域から水平絶縁層１１０を除去することができる。水平絶縁層１１０は、例えば、湿式エッチング工程によって除去されることができる。水平絶縁層１１０の除去工程時に、水平絶縁層１１０が除去された領域で露出したチャンネル誘電層１４５の一部も一緒に除去されることができる。水平絶縁層１１０が除去された領域に導電性物質を蒸着して第１水平導電層１０２を形成した後、開口部ＯＰ内で上記犠牲スペーサ層を除去することができる。本工程により、プレート層１０１及び第１及び第２水平導電層１０２、１０４を含むソース構造物ＳＳが形成されることができる。
犠牲絶縁層１１８は、例えば、湿式エッチングを用いて、層間絶縁層１２０に対して選択的に除去されることができる。それにより、層間絶縁層１２０間に複数のトンネル部ＴＬが形成されることができる。
図１４ｅを参照すると、第１及び第２ゲート電極１３０Ａ、１３０Ｂを形成し、開口部ＯＰ内に分離絶縁層１０５を形成することができる。
犠牲絶縁層１１８が除去されたトンネル部ＴＬに導電性物質を充填して、第１及び第２ゲート電極１３０Ａ、１３０Ｂを形成することができる。上記導電性物質は、例えば、金属、多結晶シリコン、または金属シリサイド物質を含むことができる。これにより、第１ゲート電極１３０Ａを含む第１及び第２積層構造物ＳＴ１、ＳＴ２及び第２ゲート電極１３０Ｂを含むダミー構造物ＤＳが形成されることができる。第１及び第２積層構造物ＳＴ１、ＳＴ２はチャンネル構造物ＣＨを囲み、ダミー構造物ＤＳは垂直犠牲層１１６を囲むことができる。
チャンネル誘電層１４５の一部が第１及び第２ゲート電極１３０Ａ、１３０Ｂに沿って水平に延びる実施形態の場合、本段階でチャンネル誘電層１４５の一部が第１及び第２ゲート電極１３０Ａ、１３０Ｂより先に形成されることができる。
第１及び第２ゲート電極１３０Ａ、１３０Ｂを形成した後、開口部ＯＰ内に分離絶縁層１０５を形成して第１及び第２分離領域ＭＳ１、ＭＳ２を形成することができる。
図１４ｆを参照すると、垂直犠牲層１１６を除去して第２コンタクト孔ＰＨ２を形成することができる。
垂直犠牲層１１６は、第２ゲート電極１３０Ｂ及び層間絶縁層１２０に対して選択的に除去されることができる。垂直犠牲層１１６は、例えば、湿式エッチング工程によって除去されることができる。第２コンタクト孔ＰＨ２は、図１４ｃの第１コンタクト孔ＰＨ１に対応される配置及び形状を有することができる。
図１４ｇを参照すると、第２コンタクト孔ＰＨ２にコンタクト絶縁層１８２及びコンタクト層１８４を順次形成して、第１ソースコンタクト構造物１８０を形成することができる。
コンタクト絶縁層１８２は、第２コンタクト孔ＰＨ２内でプレート層１０１を露出させるように、スペーサ形態で形成されることができる。コンタクト層１８４は、第２コンタクト孔ＰＨ２を満たすようにコンタクト絶縁層１８２上に形成されることができる。これにより、第１ソースコンタクト構造物１８０が形成されることができる。図２ａの第２ソースコンタクト構造物１８５は、第１ソースコンタクト構造物１８０と同一の工程段階を介して一緒に形成されることができるが、これに限定されるものではない。例えば、第２ソースコンタクト構造物１８５は、別の工程によって形成されることもでき、この場合、第１ソースコンタクト構造物１８０とは異なる構造物を有することもできる。
一部の実施形態において、第１ソースコンタクト構造物１８０は、図１４ｄを参照して上述した段階において、垂直犠牲層１１６を形成する代わりに、コンタクト絶縁層１８２及びコンタクト層１８４を形成することで、第１及び第２ゲート電極１３０Ａ、１３０Ｂより先に形成されることもできる。
次に、図２ａ及び図２ｂを併せて参照すると、チャンネル構造物ＣＨと第１及び第２ソースコンタクト構造物１８０、１８５上にコンタクトプラグ１６０を形成し、第１及び第２配線ライン１７０Ｃ、１７０Ｐを形成することで、半導体装置１００が製造されることができる。
図１５ａ～図１８ｂは、例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。図１５ａ、図１６ａ、図１７ａ、及び図１８ａは、図９ａに示された領域に対応される領域を示し、図１５ｂ、図１６ｂ、図１７ｂ、及び図１８ｂは、図９ｂに示された領域に対応される領域を示す。
図１５ａ及び図１５ｂを参照すると、犠牲絶縁層１１８及び層間絶縁層１２０の積層構造物及びこれを貫通するチャンネル構造物ＣＨを形成した後、上記積層構造物を貫通する開口部ＯＰを形成することができる。
上記積層構造物及びチャンネル構造物ＣＨは、図１４ａ及び図１４ｂを参照して上述したように形成することができる。上記積層構造物及びチャンネル構造物ＣＨ上に下部セル領域絶縁層１９０Ｌを形成することができる。
開口部ＯＰは、図８の第１～第３分離領域ＭＳ１、ＭＳ２、ＭＳ３に対応される領域に形成されることができる。開口部ＯＰは、第１～第３分離領域ＭＳ１、ＭＳ２、ＭＳ３に対応される領域が１つに連結された形態であることができる。開口部ＯＰは、上記積層構造物を貫通し、下部から第２水平導電層１０４を貫通して、ｘ方向及びｙ方向に延びるように形成されることができる。
図１６ａ及び図１６ｂを参照すると、開口部ＯＰを用いて第１水平導電層１０２を形成し、開口スペーサ層１１９及び垂直犠牲層１１６を形成することができる。
まず、開口部ＯＰ内に別の犠牲スペーサ層を形成し、エッチ－バック工程を行って水平絶縁層１１０を露出させ、露出した領域から水平絶縁層１１０を除去することができる。水平絶縁層１１０は、例えば、湿式エッチング工程によって除去されることができる。水平絶縁層１１０の除去工程時に、水平絶縁層１１０が除去された領域で露出したチャンネル誘電層１４５の一部も一緒に除去されることができる。水平絶縁層１１０が除去された領域に導電性物質を蒸着して第１水平導電層１０２を形成した後、開口部ＯＰ内で上記犠牲スペーサ層を除去することができる。本工程により、プレート層１０１及び第１及び第２水平導電層１０２、１０４を含むソース構造物ＳＳが形成されることができる。
次に、開口部ＯＰの内側壁上に開口スペーサ層１１９を形成し、開口部ＯＰを満たす垂直犠牲層１１６を形成することができる。垂直犠牲層１１６は、例えば、多結晶シリコン（Ｓｉ）を含むことができる。開口スペーサ層１１９によって、第２水平導電層１０４と垂直犠牲層１１６が互いに離隔することができる。図８の第１分離領域ＭＳ１に対応される領域では、第１水平導電層１０２と垂直犠牲層１１６が開口スペーサ層１１９によって互いに離隔することができる。
図１７ａ及び図１７ｂを参照すると、下部セル領域絶縁層１９０Ｌ上に上部支持層１９５を形成することができる。
上部支持層１９５は、上部開口部ＳＰを含むことができ、上部開口部ＳＰは、垂直犠牲層１１６の延長方向に沿って所定間隔で配置されることができる。但し、上部開口部ＳＰは、第３分離領域ＭＳ３（図８参照）に対応される領域の垂直犠牲層１１６上には形成されないことができる。図１７ｂにおいて、上部開口部ＳＰは、垂直犠牲層１１６上で垂直犠牲層１１６のｘ方向に沿った幅よりも大きい幅に配置されることができ、上記幅にｙ方向に沿って延びることができる。一部の実施形態において、図１７ａに示した領域において、上部開口部ＳＰは、図８の第２分離領域ＭＳ２と第３分離領域ＭＳ３が連結される位置でｘ方向に沿って比較的大きい幅を有するように形成されることもできる。
図１８ａ及び図１８ｂを参照すると、上部開口部ＳＰを介して垂直犠牲層１１６及び開口スペーサ層１１９を除去し、露出した犠牲絶縁層１１８を除去した後、第１及び第２ゲート電極１３０Ａ、１３０Ｂを形成し、分離絶縁層１０５を形成することができる。
まず、垂直犠牲層１１６及び開口スペーサ層１１９を除去することができる。本段階において、図１８ａに示されたように、第３分離領域ＭＳに対応される領域において、上部支持層１９５によって垂直犠牲層１１６が一部残存してコンタクト層１８４ｇを成すことができる。
犠牲絶縁層１１８は、図１４ｄを参照して上述したように、層間絶縁層１２０に対して選択的に除去されることができる。犠牲絶縁層１１８の除去工程時に、図１８ｂに示されたように、ダミー構造物ＤＳに対応される領域では、上部支持層１９５によって犠牲絶縁層１１８が一部残存することができる。
第１及び第２ゲート電極１３０Ａ、１３０Ｂは、図１４ｅを参照して上述したように、犠牲絶縁層１１８が除去された領域に導電性物質を充填して形成することができる。第１及び第２ゲート電極１３０Ａ、１３０Ｂを形成した後、分離絶縁層１０５を形成して第１～第３分離領域ＭＳ１、ＭＳ２、ＭＳ３を形成することができる。第３分離領域ＭＳに対応される領域に形成された分離絶縁層１０５の一部領域は、コンタクト絶縁層１８２ｇを成すことができ、コンタクト層１８４ｇと共に第１ソースコンタクト構造物１８０ｇを成すことができる。
この後、上部支持層１９５上に上部セル領域絶縁層１９０Ｕをさらに形成することができる。
次に、図９ａ及び図９ｂを併せて参照すると、チャンネル構造物ＣＨと第１及び第２ソースコンタクト構造物１８０、１８５上にコンタクトプラグ１６０を形成し、第１及び第２配線ライン１７０Ｃ、１７０Ｐを形成することで、半導体装置１００ｇが製造されることができる。
図１９は、例示的な実施形態による半導体装置を含むデータ保存システムを概略的に示した図面である。
図１９を参照すると、データ保存システム１０００は、半導体装置１１００及び半導体装置１１００と電気的に連結されるコントローラ１２００を含むことができる。データ保存システム１０００は、１つまたは複数の半導体装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）またはストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）であることができる。例えば、データ保存システム１０００は、１つまたは複数の半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置または通信装置であることができる。
半導体装置１１００は、不揮発性メモリ装置であることができ、例えば、図１～図１３ｂを参照して上述したＮＡＮＤフラッシュメモリ装置であることができる。半導体装置１１００は、第１半導体構造物１１００Ｆ及び第１半導体構造物１１００Ｆ上の第２半導体構造物１１００Ｓを含むことができる。例示的な実施形態において、第１半導体構造物１１００Ｆは、第２半導体構造物１１００Ｓの隣に配置されることもできる。第１半導体構造物１１００Ｆは、デコーダ回路１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む周辺回路構造物であることができる。第２半導体構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造物であることができる。
第２半導体構造物１１００Ｓにおいて、それぞれのメモリセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスタＬＴ１、ＬＴ２、ビットラインＢＬに隣接する上部トランジスタＵＴ１、ＵＴ２、及び下部トランジスタＬＴ１、ＬＴ２と上部トランジスタＵＴ１、ＵＴ２との間に配置される複数のメモリセルトランジスタＭＣＴを含むことができる。下部トランジスタＬＴ１、ＬＴ２の個数及び上部トランジスタＵＴ１、ＵＴ２の個数は、実施形態に応じて様々に変更されることができる。
例示的な実施形態において、上部トランジスタＵＴ１、ＵＴ２はストリング選択トランジスタを含むことができ、下部トランジスタＬＴ１、ＬＴ２は接地選択トランジスタを含むことができる。ゲート下部ラインＬＬ１、ＬＬ２は、それぞれの下部トランジスタＬＴ１、ＬＴ２のゲート電極であることができる。ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極であることができ、ゲート上部ラインＵＬ１、ＵＬ２はそれぞれ上部トランジスタＵＴ１、ＵＴ２のゲート電極であることができる。
例示的な実施形態において、下部トランジスタＬＴ１、ＬＴ２は、直列連結された下部消去制御トランジスタＬＴ１及び接地選択トランジスタＬＴ２を含むことができる。上部トランジスタＵＴ１、ＵＴ２は、直列連結されたストリング選択トランジスタＵＴ１及び上部消去制御トランジスタＵＴ２を含むことができる。下部消去制御トランジスタＬＴ１及び上部消去制御トランジスタＵＴ２の少なくとも一つは、ＧＩＤＬ現象を利用してメモリセルトランジスタＭＣＴに保存されたデータを削除する消去動作に用いられることができる。
共通ソースラインＣＳＬ、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、ワードラインＷＬ、と第１及び第２ゲート上部ラインＵＬ１、ＵＬ２は、第１半導体構造物１１００Ｆ内から第２半導体構造物１１００Ｓまで延びる第１連結配線１１１５を介してデコーダ回路１１１０と電気的に連結されることができる。ビットラインＢＬは、第１半導体構造物１１００Ｆ内から第２半導体構造物１１００Ｓまで延びる第２連結配線１１２５を介してページバッファ１１２０と電気的に連結されることができる。
第１半導体構造物１１００Ｆにおいて、デコーダ回路１１１０及びページバッファ１１２０は、複数のメモリセルトランジスタＭＣＴの少なくとも一つの選択メモリセルトランジスタに対する制御動作を実行することができる。デコーダ回路１１１０及びページバッファ１１２０は、ロジック回路１１３０によって制御されることができる。半導体装置１１００は、ロジック回路１１３０と電気的に連結される入出力パッド１１０１を介してコントローラ１２００と通信することができる。入出力パッド１１０１は、第１半導体構造物１１００Ｆ内から第２半導体構造物１１００Ｓまで延びる入出力連結配線１１３５を介してロジック回路１１３０と電気的に連結されることができる。
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインタフェース１２３０を含むことができる。実施形態によって、データ保存システム１０００は複数の半導体装置１１００を含むことができ、この場合、コントローラ１２００は複数の半導体装置１１００を制御することができる。
プロセッサ１２１０は、コントローラ１２００を含むデータ保存システム１０００の全体の動作を制御することができる。プロセッサ１２１０は、所定のファームウェアによって動作することができ、ＮＡＮＤコントローラ１２２０を制御して半導体装置１１００にアクセスすることができる。ＮＡＮＤコントローラ１２２０は、半導体装置１１００との通信を処理するコントローラインタフェース１２２１を含むことができる。コントローラインタフェース１２２１を介して、半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリセルトランジスタＭＣＴに記録しようとするデータ、半導体装置１１００のメモリセルトランジスタＭＣＴから読み込もうとするデータなどが転送されることができる。ホストインタフェース１２３０は、データ保存システム１０００と外部ホストとの間の通信機能を提供することができる。ホストインタフェース１２３０を介して外部ホストから制御命令を受信すると、プロセッサ１２１０は制御命令に応答して半導体装置１１００を制御することができる。
図２０は、例示的な実施形態による半導体装置を含むデータ保存システムを概略的に示した斜視図である。
図２０を参照すると、本発明の例示的な実施形態によるデータ保存システム２０００は、メイン基板２００１と、メイン基板２００１に実装されるコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含むことができる。半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１に形成される配線パターン２００５によってコントローラ２００２と互いに連結されることができる。
メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含むことができる。コネクタ２００６において上記複数のピンの個数及び配置は、データ保存システム２０００と上記外部ホストとの間の通信インタフェースに応じて異なることができる。例示的な実施形態において、データ保存システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用のＭ－Ｐｈｙなどのインタフェースのうち、いずれか一つによって外部ホストと通信することができる。例示的な実施形態において、データ保存システム２０００は、コネクタ２００６を介して外部ホストから供給される電源によって動作することができる。データ保存システム２０００は、上記外部ホストから供給される電力をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含むこともできる。
コントローラ２００２は、半導体パッケージ２００３にデータを記録するか、半導体パッケージ２００３からデータを読み込むことができ、データ保存システム２０００の動作速度を改善することができる。
ＤＲＡＭ２００４は、データ保存空間である半導体パッケージ２００３と外部ホストの速度差を緩和するためのバッファメモリであることができる。データ保存システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとしても動作することができ、半導体パッケージ２００３に対する制御動作において一時的にデータを保存するための空間を提供することもできる。データ保存システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラの以外に、ＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含むことができる。
半導体パッケージ２００３は、互いに離隔した第１及び第２半導体パッケージ２００３ａ、２００３ｂを含むことができる。第１及び第２半導体パッケージ２００３ａ、２００３ｂは、それぞれ複数の半導体チップ２２００を含む半導体パッケージであることができる。第１及び第２半導体パッケージ２００３ａ、２００３ｂのそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００のそれぞれの下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００を電気的に連結する連結構造物２４００、及びパッケージ基板２１００上で半導体チップ２２００及び連結構造物２４００を覆うモールディング層２５００を含むことができる。
パッケージ基板２１００は、パッケージ上部パッド２１３０を含むプリント回路基板であることができる。それぞれの半導体チップ２２００は、入出力パッド２２１０を含むことができる。入出力パッド２２１０は、図１９の入出力パッド１１０１に該当することができる。半導体チップ２２００のそれぞれは、ゲート積層構造物３２１０及びチャンネル構造物３２２０を含むことができる。半導体チップ２２００のそれぞれは、図１～図１３ｂを参照して上述した半導体装置を含むことができる。
例示的な実施形態において、連結構造物２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０を電気的に連結するボンディングワイヤであることができる。したがって、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００は、ボンディングワイヤ方式で互いに電気的に連結されることができ、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に連結されることができる。実施形態によって、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００はボンディングワイヤ方式の連結構造物２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）を含む連結構造物によって互いに電気的に連結されることもできる。
例示的な実施形態において、コントローラ２００２と半導体チップ２２００は、１つのパッケージに含まれることもできる。例示的な実施形態において、メイン基板２００１とは別のインターポーザ基板にコントローラ２００２と半導体チップ２２００が実装され、上記インターポーザ基板に形成される配線によってコントローラ２００２と半導体チップ２２００が互いに連結されることもできる。
図２１は、例示的な実施形態による半導体パッケージを概略的に示した断面図であって、図２０の半導体パッケージ２００３の例示的な実施形態を説明し、図２０の半導体パッケージ２００３を切断線Ｖ－Ｖ’線に沿って切断した領域を概念的に示す。
図２１を参照すると、半導体パッケージ２００３において、パッケージ基板２１００はプリント回路基板であることができる。パッケージ基板２１００は、パッケージ基板の本体部２１２０、パッケージ基板の本体部２１２０の上面に配置されるパッケージ上部パッド２１３０（図２０参照）、パッケージ基板の本体部２１２０の下面に配置されるか、下面を介して露出する下部パッド２１２５、及びパッケージ基板の本体部２１２０の内部で上部パッド２１３０と下部パッド２１２５を電気的に連結する内部配線２１３５を含むことができる。上部パッド２１３０は、連結構造物２４００と電気的に連結されることができる。下部パッド２１２５は、導電性連結部２８００を介して、図２０のようにデータ保存システム２０００のメイン基板２００１の配線パターン２００５に連結されることができる。
半導体チップ２２００のそれぞれは、半導体基板３０１０及び半導体基板３０１０上に順次積層される第１半導体構造物３１００、及び第２半導体構造物３２００を含むことができる。第１半導体構造物３１００は、周辺配線３１１０を含む周辺回路領域を含むことができる。第２半導体構造物３２００は、共通ソースライン３２０５、共通ソースライン３２０５上のゲート積層構造物３２１０、ゲート積層構造物３２１０を貫通するチャンネル構造物３２２０と分離領域３２３０、メモリチャンネル構造物３２２０と電気的に連結されるビットライン３２４０、及びゲート積層構造物３２１０のワードラインＷＬ（図１９参照）と電気的に連結されるセルコンタクトプラグ３２３５を含むことができる。図１～図１３ｂを参照して上述したように、半導体チップ２２００のそれぞれにおいて、第１ソースコンタクト構造物１８０はダミー構造物ＤＳを貫通するように配置されることができる。
半導体チップ２２００のそれぞれは、第１半導体構造物３１００の周辺配線３１１０と電気的に連結され、第２半導体構造物３２００内に延びる貫通配線３２４５を含むことができる。貫通配線３２４５は、ゲート積層構造物３２１０の外側に配置されることができ、ゲート積層構造物３２１０を貫通するようにさらに配置されることができる。半導体チップ２２００のそれぞれは、第１半導体構造物３１００の周辺配線３１１０と電気的に連結される入出力パッド２２１０（図２０参照）をさらに含むことができる。
本発明は、上述した実施形態及び添付された図面によって限定されるものではなく、添付された特許請求の範囲によって限定しようとする。したがって、特許請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で当技術分野の通常の知識を有する者によって多様な形態の置換、変形及び変更と実施形態の組み合わせが可能であり、これもまた本発明の範囲に属するといえる。
ＣＨ チャンネル構造物
ＭＳ１、ＭＳ２、ＭＳ３ 分離領域
ＳＳ ソース構造物
１０１ プレート層
１０２ 第１水平導電層
１０３ 基板絶縁層
１０４ 第２水平導電層
１０５ 分離絶縁層
１１０ 水平犠牲層
１１８ 犠牲絶縁層
１２０ 層間絶縁層
１３０Ａ、１３０Ｂ ゲート電極
１４０ チャンネル層
１４５ チャンネル誘電層
１５０ チャンネル埋め込み絶縁層
１５５ チャンネルパッド
１６０ コンタクトプラグ
１７０Ｃ、１７０Ｐ 配線ライン
１８０、１８５ ソースコンタクト構造物
１８２ コンタクト絶縁層
１８４ コンタクト層
１９０ セル領域絶縁層
１９５ 上部支持層

Claims (20)

  1. 基板、前記基板上に配置される回路素子、及び前記回路素子上に配置される第１ボンディング金属層を含む第１基板構造物と、
    前記第１基板構造物上で前記第１基板構造物と連結される第２基板構造物を含み、
    前記第２基板構造物は、
    ソース構造物と、
    前記ソース構造物上で前記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層される第１ゲート電極を含み、前記第１方向に垂直な第２方向で互いに離隔する第１及び第２積層構造物と、
    前記第１積層構造物と前記第２積層構造物との間で、前記ソース構造物上に配置され、前記第１方向に沿って互いに離隔して積層される第２ゲート電極を含むダミー構造物と、
    前記第１及び第２積層構造物を貫通して前記第２方向に延び、前記第１及び第２方向に垂直な第３方向に沿って互いに離隔して配置される第１分離領域と、
    前記第１及び第２積層構造物のそれぞれと前記ダミー構造物との間で前記第３方向に延びる第２分離領域と、
    前記第１及び第２積層構造物を貫通して前記第１方向に沿って延び、前記ソース構造物と側面を介して連結される導電性のチャンネル層をそれぞれ含むチャンネル構造物と、
    前記ダミー構造物を貫通して前記第１方向に沿って延び、前記ソース構造物と下面を介して連結される導電性の第１コンタクト層をそれぞれ含む第１ソースコンタクト構造物を含む、半導体装置。
  2. 前記第２基板構造物は、
    前記チャンネル構造物上に配置される第１コンタクトプラグと、
    前記第１ソースコンタクト構造物上に配置される第２コンタクトプラグと、
    前記第１コンタクトプラグ上に配置され、前記第３方向に沿って延びる第１配線ラインと、
    前記第２コンタクトプラグ上に配置され、前記第３方向に沿って前記第１及び第２積層構造物の外側に延びる第２配線ラインをさらに含む、請求項１に記載の半導体装置。
  3. 前記第２配線ラインは、平面図上で前記第１及び第２積層構造物の周りに配置され、前記第１配線ラインを囲む、請求項２に記載の半導体装置。
  4. 前記第２基板構造物は、
    前記第１及び第２積層構造物の外側に配置され、前記第１方向に沿って延びて前記ソース構造物と連結され、導電性の第２コンタクト層をそれぞれ含む第２ソースコンタクト構造物をさらに含む、請求項１に記載の半導体装置。
  5. 前記第１ソースコンタクト構造物のそれぞれは、前記第１コンタクト層の側面を覆い、前記第１方向に延びるコンタクト絶縁層をさらに含む、請求項１に記載の半導体装置。
  6. 前記第１ソースコンタクト構造物のそれぞれは、前記第１コンタクト層と前記第２ゲート電極との間に介在し、前記第１方向に沿って互いに離隔するコンタクト絶縁層をさらに含む、請求項１に記載の半導体装置。
  7. 前記第１ソースコンタクト構造物のそれぞれにおいて、前記第１コンタクト層は側面を介して前記第２ゲート電極と接触する、請求項１に記載の半導体装置。
  8. 前記第２基板構造物は、
    前記第２分離領域を互いに連結する第３分離領域をさらに含む、請求項１に記載の半導体装置。
  9. 前記第３分離領域は、前記第１分離領域と前記第２分離領域が連結される地点から前記第３方向に沿って離隔する、請求項８に記載の半導体装置。
  10. それぞれの前記第１ソースコンタクト構造物は、それぞれの前記第３分離領域内に配置される、請求項８に記載の半導体装置。
  11. 前記第１基板構造物は、前記回路素子と電気的に連結される下部配線構造物をさらに含み、
    前記第２基板構造物は、
    前記ダミー構造物及び前記ソース構造物を貫通して前記下部配線構造物と連結され、前記第１ソースコンタクト構造物と電気的に連結される貫通ビアをさらに含む、請求項１に記載の半導体装置。
  12. 前記第２基板構造物は、
    前記第１ソースコンタクト構造物の少なくとも一つ及び前記貫通ビア上に配置され、前記第１ソースコンタクト構造物の少なくとも一つと前記貫通ビアを電気的に連結する配線ラインをさらに含む、請求項１１に記載の半導体装置。
  13. ソース構造物と、
    前記ソース構造物の上において、前記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層される第１ゲート電極を含み、前記第１方向に垂直な第２方向で互いに離隔する第１及び第２積層構造物と、
    前記第１積層構造物と前記第２積層構造物との間で、前記ソース構造物上に配置され、前記第１方向に沿って互いに離隔して積層される第２ゲート電極を含むダミー構造物と、
    前記第１及び第２積層構造物を貫通して前記第１方向に沿って延び、チャンネル層をそれぞれ含むチャンネル構造物と、
    前記ダミー構造物を貫通して、前記第１方向に沿って延び、前記ソース構造物と連結される第１ソースコンタクト構造物と、
    前記ダミー構造物に面しない第１及び第２積層構造物の側面の外側に配置され、前記ソース構造物と連結される第２ソースコンタクト構造物と、
    前記チャンネル構造物と電気的に連結され、前記第１及び第２方向に垂直な第３方向に沿って延びる第１配線ラインと、
    前記第１及び第２ソースコンタクト構造物と電気的に連結され、第１配線ラインの周りに配置される第２配線ラインを含む、半導体装置。
  14. 前記第２配線ラインは、前記第１ソースコンタクト構造物と電気的に連結される第１ライン、及び前記第２ソースコンタクト構造物と電気的に連結される第２ラインを含み、
    前記第１ラインと前記第２ラインは互いに離隔する、請求項１３に記載の半導体装置。
  15. 前記ソース構造物は、
    プレート層と、
    前記プレート層上に配置される第１水平導電層と、
    前記第１水平導電層上の第２水平導電層を含み、
    前記チャンネル構造物のそれぞれの前記チャンネル層は、前記第１水平導電層と接触し、前記第１及び第２ソースコンタクト構造物は前記プレート層と接触する、請求項１３に記載の半導体装置。
  16. 前記第１及び第２積層構造物を貫通して前記第２方向に延び、前記第１及び第２方向に垂直な第３方向に沿って互いに離隔して配置される第１分離領域と、
    前記第１及び第２積層構造物のそれぞれと前記ダミー構造物との間で前記第３方向に延びる第２分離領域と、
    前記第２分離領域を互いに連結し、前記第２方向に延びる第３分離領域をさらに含む、請求項１３に記載の半導体装置。
  17. それぞれの前記第１ソースコンタクト構造物は、それぞれの前記第３分離領域内に配置され、前記第２方向に沿って第１長さを有し、前記第３方向に沿って前記第１長さより小さい第２長さを有する、請求項１６に記載の半導体装置。
  18. ソース構造物、前記ソース構造物の一側の回路素子、及び前記回路素子と電気的に連結される入出力パッドを含む半導体保存装置と、
    前記入出力パッドを介して前記半導体保存装置と電気的に連結され、前記半導体保存装置を制御するコントローラを含み、
    前記半導体保存装置は、
    前記ソース構造物の上において、前記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層される第１ゲート電極を含み、前記第１方向に垂直な第２方向で互いに離隔する第１及び第２積層構造物と、
    前記第１積層構造物と前記第２積層構造物との間で、前記ソース構造物上に配置され、前記第１方向に沿って互いに離隔して積層される第２ゲート電極を含むダミー構造物と、
    前記第１及び第２積層構造物を貫通して前記第１方向に沿って延び、前記ソース構造物と側面を介して連結される導電性のチャンネル層をそれぞれ含むチャンネル構造物と、
    前記ダミー構造物を貫通して前記第１方向に沿って延び、前記ソース構造物と下面を介して連結される導電性の第１コンタクト層をそれぞれ含むソースコンタクト構造物をさらに含む、データ保存システム。
  19. 前記第１及び第２積層構造物において積層された前記第１ゲート電極の個数は、前記ダミー構造物において積層された前記第２ゲート電極の個数と同一である、請求項１８に記載のデータ保存システム。
  20. 前記ソースコンタクト構造物は、前記回路素子及び前記ソース構造物を電気的に連結し、
    前記チャンネル構造物は、メモリセルストリングをなす、請求項１８に記載のデータ保存システム。
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