CN116896889A - 半导体装置和包括该半导体装置的数据存储系统 - Google Patents

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Abstract

提供了半导体装置和数据存储系统。半导体装置包括：源极结构；第一堆叠结构和第二堆叠结构，其包括堆叠在源极结构上以彼此间隔开的第一栅电极；伪结构，其在第一堆叠结构和第二堆叠结构之间在源极结构上，并且包括堆叠为彼此间隔开的第二栅电极；第一分离区，其穿过第一堆叠结构和第二堆叠结构，并且彼此间隔开；第二分离区，其在第一堆叠结构和第二堆叠结构中的每一个与伪结构之间延伸；沟道结构，其穿过第一堆叠结构和第二堆叠结构，并且分别包括沟道层，通过沟道层连接到源极结构；以及第一源极接触结构，其穿过伪结构，并且分别包括第一接触层，第一接触层通过第一接触层的下表面连接到源极结构。

Description

半导体装置和包括该半导体装置的数据存储系统
相关申请的交叉引用
本申请要求于2022年4月6日在韩国知识产权局提交的韩国专利申请No.10-2022-0042843的优先权的权益，其公开内容通过引用方式全部并入本文中。
技术领域
实施例涉及半导体装置和包括该半导体装置的数据存储系统。
背景技术
在需要数据存储的数据存储系统中，可能需要用于存储高容量数据的半导体装置。因此，正在研究用于增加半导体装置的数据存储容量的方法。例如，作为用于增加半导体装置的数据存储容量的方法，已经提出了包括三维布置的存储器单元而不是二维布置的存储器单元的半导体装置。
发明内容
根据实施例的一方面，一种半导体装置包括：第一衬底结构，其包括衬底、设置在衬底上的电路元件、以及设置在电路元件上的第一接合金属层；以及第二衬底结构，其在第一衬底结构上连接到第一衬底结构，其中第二衬底结构包括：源极结构；第一堆叠结构和第二堆叠结构，其包括堆叠在源极结构上以在垂直于源极结构的上表面的第一方向上彼此间隔开的第一栅电极，并且在垂直于第一方向的第二方向上彼此间隔开；伪结构，其在第一堆叠结构和第二堆叠结构之间设置在源极结构上，并且包括堆叠为在第一方向上彼此间隔开的第二栅电极；第一分离区，其穿过第一堆叠结构和第二堆叠结构以在第二方向上延伸，并且在垂直于第一方向和第二方向的第三方向上彼此间隔开；第二分离区，其在第一堆叠结构和第二堆叠结构中的每一个与伪结构之间在第三方向上延伸；沟道结构，其穿过第一堆叠结构和第二堆叠结构以在第一方向上延伸，并且分别包括沟道层，沟道层通过沟道层的侧表面连接到源极结构；以及第一源极接触结构，其穿过伪结构以在第一方向上延伸，并且分别包括导电的第一接触层，第一接触层通过第一接触层的下表面连接到源极结构。
根据实施例的一方面，一种半导体装置包括：源极结构；第一堆叠结构和第二堆叠结构，其包括堆叠在源极结构上以在垂直于源极结构的上表面的第一方向上彼此间隔开的第一栅电极，并且在垂直于第一方向的第二方向上彼此间隔开；伪结构，其在第一堆叠结构和第二堆叠结构之间设置在源极结构上，并且包括堆叠为在第一方向上彼此间隔开的第二栅电极；沟道结构，其穿过第一堆叠结构和第二堆叠结构以在第一方向上延伸，并且分别包括沟道层；第一源极接触结构，其穿过伪结构以在第一方向上延伸，并且连接到源极结构；第二源极接触结构，其设置在第一堆叠结构和第二堆叠结构的侧表面的外部，不面对伪结构，并且连接到源极结构；第一互连线，其电连接到沟道结构并且在垂直于第一方向和第二方向的第三方向上延伸；以及第二互连线，其电连接到第一源极接触结构和第二源极接触结构，并且设置在第一互连线周围。
根据实施例的一方面，一种数据存储系统包括：半导体存储装置，其包括源极结构、在源极结构的一侧上的电路元件、以及电连接到电路元件的输入/输出焊盘；以及控制器，其通过输入/输出焊盘电连接到半导体存储装置并控制半导体存储装置，其中，半导体存储装置还包括：第一堆叠结构和第二堆叠结构，其包括堆叠在源极结构上以在垂直于源极结构的上表面的第一方向上彼此间隔开的第一栅电极，并且在垂直于第一方向的第二方向上彼此间隔开；伪结构，其在第一堆叠结构和第二堆叠结构之间设置在源极结构上，并且包括堆叠为在第一方向上彼此间隔开的第二栅电极；沟道结构，其穿过第一堆叠结构和第二堆叠结构以在第一方向上延伸，并且分别包括沟道层，沟道层通过沟道层的侧表面连接到源极结构；以及第一源极接触结构，其穿过伪结构以在第一方向上延伸，并且分别包括导电的第一接触层，第一接触层通过第一接触层的下表面连接到源极结构。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，在附图中：
图1是根据示例实施例的半导体装置的示意性平面图。
图2A和图2B是根据示例实施例的半导体装置的示意性截面图。
图3A和图3B是根据示例实施例的半导体装置的局部放大图。
图4是示意性地示出根据示例实施例的半导体装置的截面图。
图5A和图5B是示意性地示出根据示例实施例的半导体装置的截面图。
图6是示意性地示出根据示例实施例的半导体装置的局部放大图。
图7A和图7B是根据示例实施例的半导体装置的示意性截面图。
图8是根据示例实施例的半导体装置的示意性平面图。
图9A至图9C是根据示例实施例的半导体装置的示意性截面图。
图10是根据示例实施例的半导体装置的示意性平面图。
图11是根据示例实施例的半导体装置的示意性截面图。
图12A和图12B是根据示例实施例的半导体装置的示意性局部放大图。
图13A和图13B是根据示例实施例的半导体装置的示意性局部放大图。
图14A至图14G是根据示例实施例的制造半导体装置的方法中的各阶段的示意性截面图。
图15A至图18B是根据示例实施例的制造半导体装置的方法中的各阶段的示意性截面图。
图19是示意性地示出根据示例实施例的包括半导体装置的数据存储系统的示图。
图20是示意性地示出根据示例实施例的包括半导体装置的数据存储系统的透视图。
图21是示意性地示出根据示例实施例的半导体封装件的截面图。
具体实施方式
图1是根据示例实施例的半导体装置的示意性平面图。图1仅示出了图2A和图2B中所示的半导体装置的一些配置。
图2A示出了沿线I-I'截取的图1的截面图，图2B示出了图2A的局部放大截面图。图3A和图3B分别示出了图2B的部分“A”和“B”的放大图。
参照图1至图3B，半导体装置100可以包括：源极结构SS，其包括板层101以及板层101上的第一水平导电层102和第二水平导电层104；第一堆叠结构ST1和第二堆叠结构ST2，其包括堆叠在板层101上的第一栅电极130A；伪结构DS，其包括堆叠在板层101上的第二栅电极130B；层间绝缘层120，其形成第一堆叠结构ST1和第二堆叠结构ST2以及伪结构DS，并且第一栅电极130A和第二栅电极130B与层间绝缘层120交替地堆叠；第一分离区MS1，其穿过第一堆叠结构ST1和第二堆叠结构ST2并且在一个方向上延伸；第二分离区MS2，其将第一堆叠结构ST1和第二堆叠结构ST2与伪结构DS分离；沟道结构CH，其被设置为穿过第一堆叠结构ST1和第二堆叠结构ST2并且包括沟道层140；以及第一源极接触结构180，其被设置为穿过伪结构DS。半导体装置100还可以包括设置在第一堆叠结构ST1和第二堆叠结构ST2以及伪结构DS的外部的第二源极接触结构185、形成上互连结构的接触插塞160以及第一互连线170C和第二互连线170P、以及覆盖第一栅电极130A和第二栅电极30B以及沟道结构CH的单元区绝缘层190。
半导体装置100可以是其中一个存储器单元串被配置在沟道结构CH中的每一个周围并且多个存储器单元串在X方向和Y方向上以多列和多行布置的存储器装置。
板层101可以具有在X方向和Y方向上延伸的上表面。板层101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。板层101可以被提供作为例如体晶圆、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层、多晶层等。板层101可以包括第一区域R1和设置在第一区域R1的至少一侧上的第二区域R2。
第一水平导电层102和第二水平导电层104可以堆叠并设置在板层101的上表面上。第一水平导电层102和第二水平导电层104可以是源极层，并且可以与板层101一起形成源极结构SS。源极结构SS可用作半导体装置100的公共源极线。如图3A的放大图所示，第一水平导电层102可在沟道层140周围并且通过沟道层140的侧表面直接连接到沟道层140。第一水平导电层102可在Z方向上沿着沟道层140部分地延伸，以接触沟道层140。
第一水平导电层102和第二水平导电层104可以包括半导体材料，例如多晶硅。在这种情况下，至少第一水平导电层102可以是掺杂有与板层101的导电类型相同的导电类型的杂质的层。第二水平导电层104可以是掺杂层或本征半导体层，其包括从第一水平导电层102扩散的杂质。第二水平导电层104的材料不限于半导体材料，并且根据实施例，第二水平导电层104的材料可以用绝缘层来代替。在示例实施例中，相对薄的绝缘层可以插入在第一水平导电层102的上表面和第二水平导电层104的下表面之间。这可以是在半导体装置100的制造工艺期间没有被去除而保留的水平绝缘层110的一部分。
第一水平导电层102可以不设置在第一堆叠结构ST1和第二堆叠结构ST2的第二区域R2以及伪结构DS中。水平绝缘层110可以设置在第一堆叠结构ST1和第二堆叠结构ST2的第二区域R2中的板层101上。在伪结构DS下方，第二水平导电层104可以设置在板层101上。第二水平导电层104可在第一区域R1和第二区域R2之间的空间中并且在X方向上在第二分离区MS2的外部区域中沿第一水平导电层102的端部弯曲，以延伸到板层101上。然而，在实施例中，根据区域的第一水平导电层102和第二水平导电层104以及水平绝缘层110的相对布置可以不同地改变。
水平绝缘层110可在第二区域R2的至少一部分中在与第一水平导电层102相同的水平上设置在板层101上。水平绝缘层110可以包括交替地堆叠在板层101上的第一水平绝缘层111和第二水平绝缘层112。水平绝缘层110可以包括在半导体装置100的制造工艺中在被第一水平导电层102部分地替代之后剩余的层。
水平绝缘层110可以包括例如氧化硅、氮化硅、碳化硅或氮氧化硅。第一水平绝缘层111和第二水平绝缘层112可以包括不同的绝缘材料。例如，第一水平绝缘层111可以由与层间绝缘层120相同的材料形成，并且第二水平绝缘层112可以由与层间绝缘层120的材料不同的材料形成。
第一堆叠结构ST1和第二堆叠结构ST2可以设置为在X方向上彼此间隔开，并且可以分别包括在Z方向上交替地堆叠的第一栅电极130A和层间绝缘层120。第一堆叠结构ST1和第二堆叠结构ST2可以分别包括第一区域R1和第二区域R2。
伪结构DS可以包括在Z方向上交替地堆叠的第二栅电极130B和层间绝缘层120。伪结构DS可以位于第一堆叠结构ST1和第二堆叠结构ST2之间。伪结构DS可以通过第二分离区MS2与第一堆叠结构ST1和第二堆叠结构ST2分离并间隔开。
在一些实施例中，在图1的平面图中，伪结构DS还可以从第一堆叠结构ST1和第二堆叠结构ST2的在X方向上延伸的侧表面向外延伸。在这种情况下，伪结构DS可以通过第二分离区MS2和在Y方向上的两端上的第一分离区MS1与第一堆叠结构ST1和第二堆叠结构ST2分离并间隔开。在示例实施例中，第一堆叠结构ST1和第二堆叠结构ST2以及伪结构DS在Y方向上的端部的位置可以不同地改变。
第一栅电极130A可以竖直地间隔开并堆叠在板层101上以形成第一堆叠结构ST1和第二堆叠结构ST2。第一栅电极130A可以包括构成地选择晶体管的栅极的下栅电极、构成多个存储器单元的存储器栅电极、以及构成串选择晶体管的栅极的上栅电极。可以根据半导体装置100的容量来确定构成存储器单元的存储器栅电极的数量。根据实施例，上栅电极和下栅电极中的每一者可以是一个或两个或更多个，并且可以具有与存储器栅电极相同或不同的结构。在示例实施例中，第一栅电极130A可以设置在上栅电极的上方和/或下栅电极的下方，并且可以进一步包括构成用于使用栅极诱导漏极泄漏(GIDL)现象的擦除操作的擦除晶体管的第一栅电极130A。此外，第一栅电极130A中的一些(例如，与上栅电极或下栅电极相邻的栅电极)可以是伪栅电极。
第一栅电极130A可被设置为通过第一分离区MS1和第二分离区MS2在X方向和Y方向上以预定单位分离。由一对第一分离区MS1和与该一对第一分离区MS1连接的第二分离区MS2围绕的第一栅电极130A可以形成存储器块，但是存储器块的范围不限于此。
第一栅电极130A可以以不同长度从第一区域R1延伸至第二区域R2，以在第二区域R2的一部分中形成阶梯结构。第一栅电极130A可以被设置为在Y方向上彼此具有阶梯结构。由于该阶梯结构，第一栅电极130A中的每一个可延伸为使得比上面的第一栅电极130A长的下面的第一栅电极130A具有焊盘区，该焊盘区的上表面被层间绝缘层120和在向上的方向上的不同的第一栅电极130A暴露。第一栅电极130A可在焊盘区中分别连接到分离的栅极接触件，以从上互连结构接收电信号。第一栅电极130A可以在焊盘区中具有增加的厚度。
第二栅电极130B可以竖直地间隔开并堆叠在板层101上以形成伪结构DS。第二栅电极130B可以以与第一栅电极130A相同的数量堆叠。第二栅电极130B可以分别位于与第一栅电极130A基本相同的水平上。第二栅电极130B可以延伸为在X方向和Y方向上具有基本相同的长度，而不彼此形成阶梯差。
第二栅电极130B可以处于没有被施加电信号的浮置状态。可替换地，即使当电信号被施加到第二栅电极130B时，第二栅电极130B也可以不构成半导体装置100中的存储器单元。用于施加电信号的栅极插塞可以不连接到第二栅电极130B。
第一栅电极130A和第二栅电极130B可以包括金属材料，例如钨(W)。在一些实施例中，第一栅电极130A和第二栅电极130B可以包括多晶硅或金属硅化物材料。在示例实施例中，第一栅电极130A和第二栅电极130B还可以包括扩散阻挡件，并且例如，扩散阻挡件可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。
层间绝缘层120可以设置在沿Z方向堆叠的第一栅电极130A之间和沿Z方向堆叠的第二栅电极130B之间。与第一栅电极130A和第二栅电极130B类似，层间绝缘层120也可以设置为在垂直于板层101的上表面的方向上彼此间隔开。层间绝缘层120可以包括绝缘材料，例如，氧化硅或氮化硅。
第一分离区MS1可穿过第一堆叠结构ST1和第二堆叠结构ST2，并可沿一个方向(例如，X方向)延伸。具体地，第一分离区MS1可以穿过第一栅电极130A、层间绝缘层120以及第一水平导电层102和第二水平导电层104以在X方向上延伸，并且第一分离区MS1的下端可以连接到板层101。如图1所示，第一分离区MS1可彼此平行设置。在第一分离区MS1中，面对伪结构DS的端部可连接到第二分离区MS2。在示例实施例中，穿过第一堆叠结构ST1和第二堆叠结构ST2中的每一个的第一分离区MS1的数量可以不同地改变。此外，第一区域R1和第二区域R2中的第一分离区MS1之间在Y方向上的间隙可以彼此不同，并且在实施例中可以不同地改变具体布置。
第二分离区MS2可以设置在第一堆叠结构ST1和第二堆叠结构ST2中的每一个与伪结构DS之间，以限定伪结构DS。第二分离区MS2可在与第一分离区MS1相交的方向上延伸，例如在Y方向上延伸，并可连接到第一分离区MS1。第二分离区MS2可以被包括，以最小化半导体装置100中的闲置(spare)区域并提高集成度。
第一分离区MS1和第二分离区MS2可具有基本相同的内部结构。这是因为第一分离区MS1和第二分离区MS2在同一工艺操作中一起形成，例如同时形成且由相同材料形成。第一分离区MS1和第二分离区MS2的上表面的水平可彼此相等，例如共面。第一分离区MS1和第二分离区MS2可具有其中宽度由于高的高宽比(aspect ratio)而朝向板层101减小的形状。第一分离区MS1和第二分离区MS2可以包括设置在沟槽中的隔离绝缘层105。隔离绝缘层105可以包括绝缘材料，例如氧化硅、氮化硅或氮氧化硅。
沟道结构CH中的每一个可形成一个存储器单元串。沟道结构CH可以例如在Z方向上穿过第一堆叠结构ST1和第二堆叠结构ST2，并且可以被设置为彼此间隔开，同时在板层101上形成多行和多列。例如，沟道结构CH可以被设置为在X-Y平面上形成栅格图案，或者可以在一个方向上以之字形设置。沟道结构CH可以具有填充沟道孔的柱形形状，并且可以具有根据高宽比朝向板层101变窄的倾斜的侧表面。在一些实施例中，沟道结构CH可以具有多个沟道结构在Z方向上堆叠并连接的形式。
每个沟道结构CH可以包括设置在沟道孔中的沟道层140、沟道电介质层145、沟道掩埋绝缘层150和沟道焊盘155。例如，如图3A所示，沟道层140可以形成为围绕其中的沟道掩埋绝缘层150的环形。在另一示例中，沟道层140可以具有柱形形状(例如，圆柱或棱柱)，而没有沟道掩埋绝缘层150。沟道层140可以在沟道层140的下部中通过沟道层140的侧表面连接到第一水平导电层102。沟道层140的下表面可以被沟道电介质层145覆盖，并且可以通过沟道电介质层145与板层101间隔开。沟道层140可以包括半导体材料，例如，多晶硅或单晶硅。
沟道电介质层145可以设置在栅电极130A与沟道层140之间。沟道电介质层145可以包括从沟道层140顺序地堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可将电荷隧穿到电荷存储层中，并且可包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、或它们的组合。电荷存储层可以是电荷俘获层或浮栅导电层。阻挡层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高κ电介质材料、或它们的组合。在示例实施例中，沟道电介质层145的至少一部分可以在水平方向上沿着栅电极130A延伸。
沟道焊盘155可以设置在沟道结构CH的上端上。沟道焊盘155可以包括例如掺杂多晶硅。
第一源极接触结构180和第二源极接触结构185可以在Z方向上延伸，并且可以通过其下表面连接到源极结构SS的板层101。第一源极接触结构180和第二源极接触结构185可以将从上互连结构施加的电信号传输到源极结构SS。第一源极接触结构180可以被设置为穿过伪结构DS，例如，使得第一源极接触结构180可以在连接到板层101的同时在第一堆叠结构ST1和第二堆叠结构ST2之间延伸。第二源极接触结构185可以形成在第一堆叠结构ST1和第二堆叠结构ST2的外侧。也就是说，如图1所示，第二源极接触结构185可以设置在第一堆叠结构ST1和第二堆叠结构ST2的不面对伪结构DS的外侧表面上，例如，第一堆叠结构ST1和第二堆叠结构ST2的组合外周可以被第二源极接触结构185围绕。例如，如图1所示，例如第一堆叠结构ST1和第二堆叠结构ST2中的每一个的侧表面可以分别被第一源极接触结构180和第二源极接触结构185围绕。
第一源极接触结构180的上表面或上端可以例如相对于板层101的上表面位于比伪结构DS的上端的水平高的水平上。第一源极接触结构180的上表面可以例如相对于板层101的上表面位于比沟道结构CH的上表面高的水平上。第一源极接触结构180可以穿过伪结构DS，并且可以进一步穿过第二水平导电层104，以连接到板层101。第一源极接触结构180可以使或可以不使板层101部分地凹陷。如图1所示，第一源极接触结构180可以在一个方向上以之字形布置，使得在平面图中，X方向上的列可以在Y方向上彼此移位。在示例实施例中，第一源极接触结构180的数量、第一源极接触结构180在平面上的布置形状等可以不同地改变。
由于第一源极接触结构180和第二源极接触结构185具有与沟道结构CH不同的电功能，因此它们的内部结构可以不同。如图3B所示，第一源极接触结构180可以包括在具有圆柱形形状的接触孔的内壁上的接触绝缘层182、以及填充接触孔的导电的接触层184。接触绝缘层182可以形成在层间绝缘层120和接触层184之间、以及第二栅电极130B和接触层184之间，以覆盖接触层184的侧表面并在Z方向上延伸。接触绝缘层182可以完全围绕接触层184的侧表面。接触层184可以通过其下表面与板层101直接接触并电连接，可以通过接触绝缘层182与第二栅电极130B间隔开，并且可以与第二栅电极130B电隔离。
接触绝缘层182可以包括绝缘材料，例如氧化硅、氮化硅或氮氧化硅。接触层184可包括导电材料，例如,钨(W)、铝(Al)、铜(Cu)和多晶硅(Si)中的至少一种。
第二源极接触结构185可以设置在第一栅电极130A的外侧，例如，在第一栅电极130A的不面对伪结构DS的外侧。第二源极接触结构185可以穿过单元区绝缘层190以连接到板层101。在一些实施例中，第二源极接触结构185的至少一部分可以被设置为在第二区域R2中或者在第一区域R1和第二区域R2之间的边界处穿过第一堆叠结构ST1和第二堆叠结构ST2。第二源极接触结构185可以具有与第一源极接触结构180相同的结构，例如，可以分别具有包括接触绝缘层182和接触层184的相同内部结构。在一些实施例中，第二源极接触结构185的接触绝缘层182可以不与单元区绝缘层190区分开。
在半导体装置100中，除了第二源极接触结构185之外，由于还可以设置穿过伪结构DS的第一源极接触结构180，所以可以降低传输到与伪结构DS相邻的存储器单元的电信号的噪声，以确保电特性。
接触插塞160可以设置在沟道结构CH以及第一源极接触结构180和第二源极接触结构185上。接触插塞160可包括在Z方向上顺序地堆叠的第一接触插塞162和第二接触插塞164。第一接触插塞162和第二接触插塞164可以等同地设置在沟道结构CH以及第一源极接触结构180和第二源极接触结构185上。根据沟道结构CH与第一源极接触结构180和第二源极接触结构185之间的例如沿着Z方向的高度差，沟道结构CH以及第一源极接触结构180和第二源极接触结构185上的第一接触插塞162的例如沿着Z方向的长度可以彼此不同。
接触插塞160可以具有圆柱形形状，并且可以具有倾斜的侧表面，使得宽度根据高宽比朝向板层101减小。接触插塞160可将沟道结构CH以及第一源极接触结构180和第二源极接触结构185电连接到第一互连线170C和第二互连线170P。接触插塞160可由导电材料(例如，钨(W)、铝(Al)和铜(Cu)中的至少一种)形成。
第一互连线170C和第二互连线170P可以与接触插塞160一起形成上互连结构。第一互连线170C和第二互连线170P可以例如相对于板层101设置在基本相同的高度水平上。第一互连线170C可以设置在第一堆叠结构ST1和第二堆叠结构ST2上，并且第二互连线170P可以设置在伪结构DS上并且可以设置在第一堆叠结构ST1和第二堆叠结构ST2的外部或周围。如图1所示，在平面图中，第二互连线170P可以设置为围绕第一互连线170C。
第一互连线170C可以在Z方向上与第一堆叠结构ST1和第二堆叠结构ST2重叠，以在一个方向(例如，Y方向)上延伸。第一互连线170C可以电连接到沟道结构CH。在一些实施例中，第一互连线170C也可以电连接到第一栅电极130A。第一互连线170C可以包括例如位线或电连接到位线的线。
第二互连线170P可以包括连接到第一源极接触结构180的第一外围线170P1和连接到第二源极接触结构185的第二外围线170P2。第一外围线170P1可在Z方向上与伪结构DS重叠，并且可在一个方向(例如，Y方向)上延伸。第一外围线170P1可在Y方向上的端部中连接到第二外围线170P2。第一外围线170P1可从第二外围线170P2接收电信号。在一些实施例中，设置在伪结构DS上的第一外围线170P1的数量和分离距离可以不同地改变。
第二外围线170P2可设置在第一堆叠结构ST1和第二堆叠结构ST2的除了第一堆叠结构ST1和第二堆叠结构ST2彼此面对的侧表面之外的外侧，并且可沿至少一个方向延伸。例如，第二外围线170P2可以在第一堆叠结构ST1和第二堆叠结构ST2的侧表面中的外侧的第二侧表面上沿X方向延伸，该外侧的第二侧表面面对第一堆叠结构ST1和第二堆叠结构ST2彼此面对的第一侧表面。在第一堆叠结构ST1和第二堆叠结构ST2的侧表面中的沿X方向延伸的侧表面外侧，第二外围线170P2可沿X方向和Y方向延伸并可布置成栅格形状。在实施例中，第二外围线170P2的具体布置不限于此。
单元区绝缘层190可以被设置为覆盖第一堆叠结构ST1和第二堆叠结构ST2以及伪结构DS。单元区绝缘层190可以被设置为覆盖第一栅电极130A和第二栅电极130B以及沟道结构CH。根据实施例，单元区绝缘层190可以包括多个绝缘层。单元区绝缘层190可以由绝缘材料(例如，氧化硅、氮化硅和氮氧化硅中的至少一种)形成。
图4是示意性地示出根据示例实施例的半导体装置的截面图。图4示出了对应于图2B的区域。
参照图4，在半导体装置100a中，水平绝缘层110可以进一步设置在伪结构DS下方。在伪结构DS下方，水平绝缘层110和第二水平导电层104可以顺序地设置在板层101上。因此，第一源极接触结构180可以穿过水平绝缘层110和第二水平导电层104以连接到板层101。
在制造工艺期间，可以通过在形成有伪结构DS的区域中不去除板层101上的水平绝缘层110来制造半导体装置100a。如此，在实施例中，伪结构DS下方的第二水平导电层104和水平绝缘层110的具体布置可以不同地改变。
图5A和图5B是示意性地示出根据示例实施例的半导体装置的截面图。图5A和图5B示出了对应于图2B的区域。
参照图5A，在半导体装置100b中，第一源极接触结构180b可以包括接触层184b和被设置为在Z方向上分别围绕接触层184b间隔开的多个接触绝缘层182b。接触绝缘层182b可以分别设置在与第二栅电极130B相同的水平上。接触绝缘层182b可以不延伸到层间绝缘层120的侧表面上，并且可以仅插入在第二栅电极130B和接触层184b之间。在一些实施例中，与层间绝缘层120相比，接触绝缘层182b可以具有朝向接触层184b突出或凹陷的侧表面。
例如，可以通过在制造工艺期间形成在其中设置第一源极接触结构180b的接触孔、然后氧化通过接触孔暴露的牺牲绝缘层118(参见图14C)以形成接触绝缘层182b，来制造半导体装置100b。因此，接触绝缘层182b可以形成在接触孔周围。在这种情况下，接触绝缘层182b可以包括例如氧化硅或氮氧化硅。
参照图5B，在半导体装置100c中，第一源极接触结构180c可以分别仅包括接触层184c。接触层184c可以通过其侧表面与第二栅电极130B直接接触，并且可以通过其下表面与板层101直接接触。即使在这种情况下，由于伪结构DS的第二栅电极130B可以不电连接到其它组件，所以半导体装置100c的操作可以不受影响。
图6是示意性地示出根据示例实施例的半导体装置的局部放大图。图6示出了对应于图3A的区域。
参照图6，与图2A至图3B的实施例不同，半导体装置100d可以在板层101上不包括第一水平导电层102和第二水平导电层104。另外，除了板层101之外，源极结构SSd还可以包括设置在沟道结构CHd下方的外延层107。
外延层107可以设置在沟道结构CHd下方的板层101上，并且可以设置在至少一个最下面的第一栅电极130A的侧表面上。外延层107可以设置在板层101的凹陷区域中。外延层107的上表面的高度水平可以高于最下面的第一栅电极130A的上表面的高度水平，并且可以低于最下面的第一栅电极130A上方的第一栅电极130A的下表面的高度水平。外延层107可以通过外延层107的上表面连接到沟道层140的下表面。栅极绝缘层141可以进一步设置在外延层107和与其相邻的最下面的第一栅电极130A之间。
在本实施例中，(图2B中的)第一源极接触结构180可以穿过伪结构DS，并且可以与板层101直接接触。如上所述，沟道结构CHd和源极结构SSd的形状可以应用于其它实施例。
图7A和图7B是根据示例实施例的半导体装置的示意性截面图。图7A和图7B示出了对应于图2B的区域。
参照图7A，半导体装置100e可以包括竖直地堆叠的存储器单元区CELL和外围电路区PERI。存储器单元区CELL可以设置在外围电路区PERI上。例如，在图2B的半导体装置100中，外围电路区PERI可以在未示出的区域中设置在板层101上，或者外围电路区PERI可以设置在板层101下方，如在本实施例的半导体装置100e中那样。在示例实施例中，存储器单元区CELL可以设置在外围电路区PERI下方。对于存储器单元区CELL的描述，可以应用参照图1至图3B的相同描述。
外围电路区PERI可包括基底衬底201、设置在基底衬底201上的电路元件220、电路接触插塞270和电路互连线280。
基底衬底201可具有在X方向和Y方向上延伸的上表面。装置隔离层210可以形成在基底衬底201上以限定有源区。包括杂质的源极/漏极区205可以设置在有源区的一部分中。基底衬底201可包括半导体材料，例如，IV族半导体、III-V族化合物半导体、或II-VI族化合物半导体。基底衬底201可以被提供作为体晶圆或外延层。在本实施例中，基底衬底201上的板层101可以被提供作为多晶半导体层，例如，多晶硅层或外延层。
电路元件220可以包括水平晶体管。电路元件220中的每一个可以包括电路栅极电介质层222、间隔件层224和电路栅电极225。源极/漏极区205可以在电路栅电极225的两侧上设置在基底衬底201中。
外围区绝缘层290可在基底衬底201上设置在电路元件220上。电路接触插塞270可穿过外围区绝缘层290以连接到源极/漏极区205。电信号可以通过电路接触插塞270被施加到电路元件220。在未示出的区域中，电路接触插塞270也可以连接到电路栅电极225。电路互连线280可以连接到电路接触插塞270，并且可以被布置为多个层。
在半导体装置100e中，在首先制造外围电路区PERI之后，可在外围电路区PERI上形成存储器单元区CELL的板层101，以制造存储器单元区CELL。板层101可以具有与基底衬底201相同的大小，或者可以被形成为小于基底衬底201。存储器单元区CELL和外围电路区PERI可彼此连接。存储器单元区CELL和外围电路区PERI竖直地堆叠的配置可以应用于其它示例实施例。
参照图7B，半导体装置100f可以包括通过晶圆接合方法接合的第一半导体结构S1和第二半导体结构S2。
上面参照图7A描述的外围电路区PERI的描述可以应用于第一半导体结构S1。第一半导体结构S1还可以包括可以是接合结构的第一接合穿通件298和第一接合焊盘299。第一接合穿通件298可以设置在电路互连线280中的最上面的电路互连线280上，以连接到电路互连线280。第一接合焊盘299的至少一部分可以在第一接合穿通件298上连接到第一接合穿通件298。第一接合焊盘299可以连接到第二半导体结构S2的第二接合焊盘199。第一接合焊盘299与第二接合焊盘199一起可以根据第一半导体结构S1与第二半导体结构S2之间的接合提供电连接路径。第一接合穿通件298和第一接合焊盘299可以包括导电材料，例如铜(Cu)。
对于第二半导体结构S2，除非另外指明，否则可同样地应用参照图1至图3B的描述。第二半导体结构S2还可以包括可以是接合结构的第二接合穿通件198和第二接合焊盘199。第二半导体结构S2还可以包括覆盖板层101的上表面的保护层197。在一些实施例中，第二半导体结构S2还可以包括设置在第二接合穿通件198与第一互连线170C和第二互连线170P之间的附加穿通件和附加互连线。
第二接合穿通件198和第二接合焊盘199可以设置在第一互连线170C和第二互连线170P的下方。第二接合穿通件198可以连接到第一互连线170C和第二互连线170P以及第二接合焊盘199，并且第二接合焊盘199可以接合到第一半导体结构S1的第一接合焊盘299。第二接合穿通件198和第二接合焊盘199可以包括导电材料，例如铜(Cu)。
可以通过第一接合焊盘299和第二接合焊盘199以铜(Cu)-铜(Cu)接合工艺来接合第一半导体结构S1和第二半导体结构S2。除了铜(Cu)-铜(Cu)接合工艺之外，第一半导体结构S1和第二半导体结构S2还可以通过电介质-电介质接合工艺而被额外接合。电介质-电介质接合工艺可以是通过电介质层进行的接合工艺，该电介质层形成外围区绝缘层290和单元区绝缘层190中的每一个的一部分、并且分别围绕第一接合焊盘299和第二接合焊盘199中的每一个。因此，第一半导体结构S1和第二半导体结构S2可以在没有单独的粘合层的情况下被接合。
图8是根据示例实施例的半导体装置的示意性平面图。图9A至图9C分别是沿着图8的线II-II'、III-III'和IV-IV'的示意性截面图。
参照图8至图9C，与图1至图3的实施例不同，半导体装置100g还可包括连接第二分离区MS2的第三分离区MS3。例如，第一源极接触结构180g可分别设置在第三分离区MS3中。
第三分离区MS3可在伪结构DS上沿一个方向(例如，X方向)延伸，并且可将两个第二分离区MS2彼此连接。第三分离区MS3可设置为沿Y方向彼此间隔开。第三分离区MS3可在Y方向上设置在从第一分离区MS1移位(例如，相对于第一分离区MS1不对齐)的位置中。例如，第三分离区MS3可不设置在第一分离区MS1的延伸线上，而是可在Y方向上与第一分离区MS1和第二分离区MS2连接的点间隔开。因此，可不形成第一分离区至第三分离区MS1、MS2和MS3全部相交的区域。这是因为，当形成第一分离区至第三分离区MS1、MS2和MS3全部相交的区域时，半导体装置100g的制造工艺的难度可能增加。在一些实施例中，设置在第二分离区MS2之间的第三分离区MS3的数量以及第三分离区MS3中的每一个的宽度可不同地改变。此外，在一些实施例中，第三分离区MS3可在X方向和Y方向之间的方向上倾斜地延伸。
第三分离区MS3可设置为穿透伪结构DS和第二水平导电层104。第一分离区至第三分离区MS1、MS2和MS3的上表面可以具有彼此相同的水平，例如共面。第三分离区MS3可具有宽度由于高的高宽比而朝向板层101减小的形状。第三分离区MS3中的每一个可以包括第一源极接触结构180g。第三分离区MS3可具有与第一分离区MS1和第二分离区MS2不同的内部结构。这是由于设置在第三分离区MS3上的上支撑层195的位置。这将在下面参照图15A至图18B更详细地描述。
第一源极接触结构180g中的每一个沿着第三分离区MS3可在X方向上具有第一长度并且可在Y方向上具有比第一长度短的第二长度。在第三分离区MS3中，第一源极接触结构180g中的每一个可具有沿X方向相对长地延伸的例如线性形状、矩形形状、椭圆形状或细长形状。第一源极接触结构180g可以包括接触层184g。接触层184g在X方向上的两个侧表面可以被包括隔离绝缘层105的接触绝缘层182g覆盖。接触层184g在Y方向上的两个侧表面可以与层间绝缘层120和牺牲绝缘层118接触，如图9C所示。在本实施例中，接触层184g可以包括例如多晶硅(Si)。第一源极接触结构180g中的每一个可以连接到第一接触插塞162和第二接触插塞164中的至少一个。
如图9B所示，在伪结构DS中，在第三分离区MS3中，例如在在Y方向上与第一源极接触结构180g相邻的区域中，牺牲绝缘层118(而不是第二栅电极130B)可以与层间绝缘层120交替堆叠。牺牲绝缘层118可以是在半导体装置100g的制造工艺期间没有被第二栅电极130B替换而保留的层。牺牲绝缘层118可以分别设置在与第二栅电极130B基本相同的水平上，并且牺牲绝缘层118的侧表面可以与第二栅电极130B接触。牺牲绝缘层118可以包括与层间绝缘层120的绝缘材料不同的绝缘材料。
上支撑层195可以是用于在半导体装置100g的制造工艺期间防止第一堆叠结构ST1和第二堆叠结构ST2倾斜的层。上支撑层195可以设置在下单元区绝缘层190L和上单元区绝缘层190U之间。上支撑层195可设置在第一分离区MS1、第二分离区MS2和第三分离区MS3上，并且可具有上开口SP。上开口SP可在X方向上以预定间隔设置在第一分离区MS1上，并且可在Y方向上以预定间隔设置在第二分离区MS2上。上开口SP可不位于第三分离区MS3上，例如，上开口SP可不与接触层184g竖直地重叠(图9C)。上开口SP可设置在第一分离区MS1上以在Y方向上具有比第一分离区MS1的宽度更宽的宽度，并且可设置在第二分离区MS2上以在X方向上具有比第二分离区MS2的宽度更宽的宽度。
上支撑层195可以被设置为覆盖接触层184g的上表面。上支撑层195可以在X方向上设置在接触层184g上，以具有比接触层184g的长度更长的长度。因此，在制造工艺期间，竖直牺牲层116(见图17A)可保留而不被去除以形成接触层184g，并且牺牲绝缘层118可保留在接触层184g周围。
上支撑层195可以由绝缘材料(氧化硅、氮化硅和氮氧化硅中的至少一种)形成。上支撑层195可以由与单元区绝缘层190相同或不同的材料形成。当上支撑层195由与单元区绝缘层190相同的材料形成时，它们之间的边界可不被区分。
图10是根据示例实施例的半导体装置的示意性平面图。图11是根据示例实施例的半导体装置的示意性截面图。图11示出了对应于图2B的截面图。
参照图10和图11，半导体装置100h可以包括如图7A的实施例中所示的竖直地堆叠的存储器单元区CELL和外围电路区PERI，并且还可包括穿过存储器单元区CELL并连接到外围电路区PERI的电路互连线280的贯通穿通件200。与图1的实施例不同，在半导体装置100h中，第二互连线170P中的设置在伪结构DS上的第一外围线170P1可以不连接到第二外围线170P2。
贯通穿通件200可穿过伪结构DS，并且可进一步穿过伪结构DS下方的第二水平导电层104、板层101和衬底绝缘层103，以连接到最上面的电路互连线280。如图10所示，贯通穿通件200可穿过伪结构DS，并且可与第一源极接触结构180一起设置成多行和多列。在本实施例中，贯通穿通件200和第一源极接触结构180可以设置为与第一外围线170P1重叠，并且可以在X方向和Y方向中的每一个上交替地布置，X方向和Y方向可以是第一外围线170P1的延伸方向。
贯通穿通件200可具有与第一源极接触结构180相似的圆柱形形状。贯通穿通件200中的每一个可以包括覆盖通孔的内壁的贯通绝缘层202和填充通孔的贯通导电层204。贯通导电层204可以通过贯通绝缘层202与第二栅电极130B分离。贯通导电层204可以通过衬底绝缘层103与板层101间隔开。衬底绝缘层103可以被设置为在与板层101相同的水平上围绕贯通导电层204。在本实施例中，衬底绝缘层103可以被设置为围绕每个贯通穿通件200。
贯通绝缘层202和衬底绝缘层103可以包括绝缘材料，例如，氧化硅、氮化硅或氮氧化硅。贯通导电层204可以包括导电材料，例如，可以包括钨(W)、铝(Al)、铜(Cu)和多晶硅(Si)中的至少一种。
第一外围线170P1可设置在伪结构DS上，并且可电连接第一源极接触结构180和贯通穿通件200。本实施例的第一外围线170P1可不与第二外围线170P2连接并且可与第二外围线170P2间隔开。第一外围线170P1的端部可与第一互连线170C的端部在Y方向上位于直线上。第一外围线170P1可以以与第一互连线170C相同或相似的图案布置。在本实施例中，第一外围线170P1可以被布置为形成格状结构。第一外围线170P1可与接触插塞160一起将彼此相邻的第一源极接触结构180和贯通穿通件200电连接。来自外围电路区PERI中的电路元件220的电信号可以通过电路接触插塞270、电路互连线280、贯通穿通件200、接触插塞160、第一外围线170P1和第一源极接触结构180被传送到源极结构SS的板层101。可以在整个第一堆叠结构ST1和第二堆叠结构ST2以及伪结构DS周围设置第二外围线170P2，以围绕第一互连线170C和第一外围线170P1。
图12A和图12B是根据示例实施例的半导体装置的示意性局部放大图。图12A和图12B示出了对应于图10的部分“C”的放大区域，并且在这些情况下，省略了第一源极接触结构180和贯通穿通件200。
参照图12A，在半导体装置100i中，第一外围线170P1i可在X方向上在伪结构DS上延伸。第一外围线170P1i可如上所述设置在第二分离区MS2之间的区域上。至少一个第一源极接触结构180和至少一个贯通穿通件200可以沿每个第一外围线170P1i设置，以电连接到第一外围线170P1i。例如，第一源极接触结构180和贯通穿通件200可以在X方向上交替地布置。
参照图12B，在半导体装置100j中，第一外围线170P1j可以在Y方向上在伪结构DS上延伸。第一外围线170P1j可以以与第一互连线170C相同的图案布置。至少一个第一源极接触结构180和至少一个贯通穿通件200可以沿每个第一外围线170P1j设置，以电连接到第一外围线170P1j。例如，第一源极接触结构180和贯通穿通件200可以在Y方向上交替地布置。如此，在实施例中，第一外围线170P1j的布置可以不同地改变。
图13A和图13B是根据示例实施例的半导体装置的示意性局部放大图。图13A和图13B示出了对应于图10的部分“C”的放大区域，并且在这些情况下，省略了第一外围线170P1。
参照图13A，在半导体装置100k中，第一源极接触结构180和贯通穿通件200可以被布置为分别在X方向上形成行。第一源极接触结构180和贯通穿通件200可以在Y方向上交替地设置。在一些实施例中，在每行中，第一源极接触结构180和/或贯通穿通件200可以在X方向上不以直线布置，而是也可以以之字形形式布置成在Y方向上移位的行。
在本实施例中，衬底绝缘层103可以以在X方向上延伸的线性形式设置，以完全围绕每行的贯通穿通件200。可以如图10或图12B的实施例中所示来布置第一外围线170P1。
参照图13B，在半导体装置100l中，第一源极接触结构180和贯通穿通件200可以分别在Y方向上布置成行。第一源极接触结构180和贯通穿通件200可以在X方向上交替地设置。在一些实施例中，在每列中，第一源极接触结构180和/或贯通穿通件200可以在Y方向上不以直线布置，而是也可以以之字形形式布置成在X方向上移位的列。
在本实施例中，衬底绝缘层103可以以在Y方向上延伸的线性形式设置，以完全围绕每列的贯通穿通件200。可以如图10或图12A的实施例中所示来布置第一外围线170P1。如此，在实施例中，第一源极接触结构180和贯通穿通件200的布置以及衬底绝缘层103的布置可以不同地改变。
图14A至图14G是示出根据示例实施例的制造半导体装置的方法中的各阶段的示意性截面图。图14A至图14G示出了与图2B所示的区域相对应的区域。
参照图14A，可以在板层101上形成水平绝缘层110和第二水平导电层104，并且可以交替地堆叠牺牲绝缘层118和层间绝缘层120。
水平绝缘层110可以包括第一水平绝缘层111和第二水平绝缘层112。第一水平绝缘层111和第二水平绝缘层112可以是将要通过后续工艺用第一水平导电层102(参照图2B)替代的层。第一水平绝缘层111和第二水平绝缘层112可以堆叠在板层101上，使得第一水平绝缘层111设置在第二水平绝缘层112的上方和下方。第一水平绝缘层111和第二水平绝缘层112可以包括不同的绝缘材料。在对应于图2B的伪结构DS和第二分离区MS2的区域中，可通过图案化工艺去除水平绝缘层110。可以在水平绝缘层110上形成第二水平导电层104。
可以通过后续工艺用第一栅电极130A和第二栅电极130B(参照图2B)部分地替代牺牲绝缘层118。牺牲绝缘层118可以由与层间绝缘层120的材料不同的材料形成，并且可以由在特定蚀刻条件下相对于层间绝缘层120具有蚀刻选择性的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且牺牲绝缘层118可以由与层间绝缘层120的材料不同的材料形成，例如，硅、氧化硅、碳化硅和氮化硅。在实施例中，层间绝缘层120的厚度可以不全都相同。层间绝缘层120和牺牲绝缘层118的厚度以及层间绝缘层120和牺牲绝缘层118的构成层的数量可以与所示的那些不同地改变。
接下来，在图2A的第二区域R2中，可以使用掩模层来重复针对牺牲绝缘层118的光刻工艺和蚀刻工艺，使得牺牲绝缘层118中的上方的牺牲绝缘层118比牺牲绝缘层118中的在上方的牺牲绝缘层118下方的下方的牺牲绝缘层118延伸得更短。因此，牺牲绝缘层118可以以预定单位形成阶梯结构。接下来，可以部分地形成覆盖堆叠结构的单元区绝缘层190。
参照图14B，可以形成穿过牺牲绝缘层118和层间绝缘层120的堆叠结构的沟道孔，并且可以在沟道孔中形成沟道结构CH。
可以通过使用掩模层各向异性地蚀刻牺牲绝缘层118和层间绝缘层120来形成沟道孔。可以在与图2A的第一堆叠结构ST1和第二堆叠结构ST2的第一区域R1相对应的区域中形成沟道孔。由于堆叠结构的高度，沟道孔的侧壁可以不垂直于板层101的上表面。沟道孔可以被形成为使板层101的一部分凹陷。
可以通过顺序地形成沟道电介质层145、沟道层140、沟道掩埋绝缘层150和沟道焊盘155，来在沟道孔中形成沟道结构CH。沟道层140可以形成在沟道结构CH中的沟道电介质层145上。沟道掩埋绝缘层150可以被形成为填充沟道结构CH，并且可以由绝缘材料形成。在一些实施例中，沟道层140之间的空间可以填充有导电材料，而不是沟道掩埋绝缘层150。沟道焊盘155可以由导电材料(例如，多晶硅)形成。
参照图14C，可以在与第一源极接触结构180(参照图2B)相对应的区域中形成穿过牺牲绝缘层118和层间绝缘层120的堆叠结构以及第二水平导电层104的第一接触孔PH1。
在形成第一接触孔PH1之前，还可以在沟道结构CH上形成单元区绝缘层190，例如，可以增加单元区绝缘层190的厚度以在沟道结构CH的顶部上方延伸。可以通过后续工艺在将形成第一源极接触结构180的区域中形成第一接触孔PH1。由于堆叠结构的高度，第一接触孔PH1的侧壁可以不垂直于板层101的上表面。第一接触孔PH1可以形成为使板层101的一部分凹陷或者暴露板层101的上表面。
参照图14D，可以形成竖直牺牲层116以填充第一接触孔PH1，可以形成穿过牺牲绝缘层118和层间绝缘层120的堆叠结构的开口OP，并且在形成第一水平导电层102之后，可以去除牺牲绝缘层118。
竖直牺牲层116可以包括与牺牲绝缘层118和层间绝缘层120的材料不同的材料。例如，竖直牺牲层116可以包括多晶硅(Si)。
开口OP可以形成在与图1的第一分离区MS1和第二分离区MS2相对应的区域中。开口OP可以被形成为穿过堆叠结构，在其下部穿过第二水平导电层104，并且可以在X方向和Y方向上延伸。
接着，在开口OP中，可以形成单独的牺牲间隔件层，可以执行回蚀工艺以暴露水平绝缘层110，并且可以从暴露的区域去除水平绝缘层110。可以通过例如湿法蚀刻工艺去除水平绝缘层110。在去除水平绝缘层110的工艺中，也可以去除沟道电介质层145的在去除了水平绝缘层110的区域中暴露的部分。在通过在去除了水平绝缘层110的区域中沉积导电材料来形成第一水平导电层102之后，可以在开口OP中去除牺牲间隔件层。通过本工艺，可以形成包括板层101以及第一水平导电层102和第二水平导电层104的源极结构SS。
可以使用例如湿法蚀刻工艺相对于层间绝缘层120选择性地去除牺牲绝缘层118。因此，可以在层间绝缘层120之间形成多个隧道部分TL。
参照图14E，可以形成第一栅电极130A和第二栅电极130B，并且可以在开口OP中形成隔离绝缘层105。
可以通过用例如金属、多晶硅或金属硅化物材料的导电材料填充从其去除了牺牲绝缘层118的隧道部分TL来形成第一栅电极130A和第二栅电极130B。因此，可以形成包括第一栅电极130A的第一堆叠结构ST1和第二堆叠结构ST2以及包括第二栅电极130B的伪结构DS。第一堆叠结构ST1和第二堆叠结构ST2可以围绕沟道结构CH，伪结构DS可以围绕竖直牺牲层116。
在沟道电介质层145的一部分沿着第一栅电极130A和第二栅电极130B水平地延伸的实施例中，在本操作中，沟道电介质层145的一部分可以在第一栅电极130A和第二栅电极130B之前形成。在形成第一栅电极130A和第二栅电极130B之后，可以在开口OP中形成隔离绝缘层105，以形成第一分离区MS1和第二分离区MS2。
参照图14F，可以通过去除竖直牺牲层116来形成第二接触孔PH2。可以相对于第二栅电极130B和层间绝缘层120选择性地去除竖直牺牲层116。可以通过例如湿法蚀刻工艺去除竖直牺牲层116。第二接触孔PH2可以具有与图14C的第一接触孔PH1相对应的布置和形状。
参照图14G，可以通过在第二接触孔PH2中顺序地形成接触绝缘层182和接触层184来形成第一源极接触结构180。
接触绝缘层182可以形成为间隔件形状以在第二接触孔PH2中暴露板层101。接触层184可以形成在接触绝缘层182上以填充第二接触孔PH2。因此，可以形成第一源极接触结构180。例如，可以通过与第一源极接触结构180相同的工艺一起形成图2A的第二源极接触结构185。在另一示例中，可以通过单独的工艺形成第二源极接触结构185，并且在这种情况下，第二源极接触结构185可具有与第一源极接触结构180的结构不同的结构。
在一些实施例中，在上面参照图14D描述的操作中，通过形成接触绝缘层182和接触层184而不是形成竖直牺牲层116，可以比第一栅电极130A和第二栅电极130B更早地形成第一源极接触结构180。
接下来，一起参照图2A和图2B，可以在沟道结构CH以及第一源极接触结构180和第二源极接触结构185上形成接触插塞160，并且可以形成第一互连线170C和第二互连线170P以制造半导体装置100。
接下来，一起参照图2A和图2B，接触插塞160可以形成在沟道结构CH以及第一源极接触结构180和第二源极接触结构185上，并且可以形成第一互连线170C和第二互连线170P以制造半导体装置100。
图15A至图18B是示出根据示例实施例的制造半导体装置的方法中的各阶段的示意性截面图。图15A、图16A、图17A和图18A示出了与图9A中示出的区域相对应的区域，图15B、图16B、图17B和图18B示出了与图9B中示出的区域相对应的区域。
参照图15A和图15B，在形成牺牲绝缘层118和层间绝缘层120的堆叠结构以及穿过该堆叠结构的沟道结构CH之后，可以形成开口OP。
可以如以上参照图14A和图14B所述形成堆叠结构和沟道结构CH。可以在堆叠结构和沟道结构CH上形成下单元区绝缘层190L。
开口OP可以形成在与图8的第一分离区至第三分离区MS1、MS2和MS3相对应的区域中。开口OP可以具有其中与第一分离区至第三分离区MS1、MS2和MS3相对应的区域被连接为一体的形式。开口OP可以形成为穿过堆叠结构，在其下部穿过第二水平导电层104，并且在X方向和Y方向上延伸，例如，开口OP的一些部分可以彼此连续以限定穿过堆叠结构的栅格结构(如在俯视图中所见)。
参照图16A和图16B，使用开口OP，可以形成第一水平导电层102，并且可以形成开口间隔件层119和竖直牺牲层116。
首先，可以在开口OP中形成单独的牺牲间隔件层，可以执行回蚀工艺以暴露水平绝缘层110，并且可以从暴露的区域去除水平绝缘层110。可以通过例如湿法蚀刻工艺去除水平绝缘层110。在去除水平绝缘层110的工艺中，也可以去除沟道电介质层145的在去除了水平绝缘层110的区域中暴露的部分。在通过在去除了水平绝缘层110的区域中沉积导电材料来形成第一水平导电层102之后，可以在开口OP中去除牺牲间隔件层。通过本工艺，可以形成包括板层101以及第一水平导电层102和第二水平导电层104的源极结构SS。
接下来，可以在开口OP的内壁上形成开口间隔件层119，并且可以形成填充开口OP的竖直牺牲层116。竖直牺牲层116可以包括例如多晶硅(Si)。第二水平导电层104和竖直牺牲层116可以通过开口间隔件层119彼此间隔开。在对应于图8的第一分离区MS1的区域中，第一水平导电层102和竖直牺牲层116可以通过开口间隔件层119彼此间隔开。
参照图17A和图17B，可以在下单元区绝缘层190L上形成上支撑层195。
上支撑层195可以包括上开口SP，并且可以在竖直牺牲层116的延伸方向上以预定间隔设置上开口SP。上开口SP可不形成在与第三分离区MS3(参照图8和图9C)相对应的区域中的竖直牺牲层116上。在图17B中，上开口SP可设置在竖直牺牲层116上以在X方向上具有比竖直牺牲层116的宽度更宽的宽度，并且可在Y方向上延伸该宽度。在一些实施例中，在图17A所示的区域中，在图8的第二分离区MS2和第三分离区MS3连接的位置上，上开口SP可相对形成为在X方向上具有更宽的宽度。
参照图18A和图18B，在通过上开口SP去除竖直牺牲层116和开口间隔件层119并且去除暴露的牺牲绝缘层118之后，可以形成第一栅电极130A、第二栅电极130B和隔离绝缘层105。
首先，可以去除竖直牺牲层116和开口间隔件层119。在本操作中，如图18A所示，在与第三分离区MS相对应的区域中，可以通过上支撑层195部分地保留竖直牺牲层116，以形成接触层184g。
如上参照图14D所述，可以相对于层间绝缘层120选择性地去除牺牲绝缘层118。在去除牺牲绝缘层118的工艺中，如图18B所示，由于上支撑层195，牺牲绝缘层118的一些可以保留在对应于伪结构DS的区域中。
如上参照图14E所述，可以通过用导电材料填充去除了牺牲绝缘层118的区域来形成第一栅电极130A和第二栅电极130B。在形成第一栅电极130A和第二栅电极130B之后，可以形成隔离绝缘层105以形成第一分离区至第三分离区MS1、MS2和MS3。隔离绝缘层105的形成在与第三分离区MS3相对应的区域中的部分区域可以形成接触绝缘层182g，并且可以与接触层184g一起形成第一源极接触结构180g。此后，可以在上支撑层195上进一步形成上单元区绝缘层190U。
接下来，一起参照图9A和图9B，可以在沟道结构CH以及第一源极接触结构180g和第二源极接触结构185上形成接触插塞160，并且可以形成第一互连线170C和第二互连线170P，以制造半导体装置100g。
图19是示意性地示出根据示例实施例的包括半导体装置的数据存储系统的示图。
参照图19，数据存储系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。数据存储系统1000可以是包括作为单个半导体装置或多个半导体装置的半导体装置1100的存储装置，或者可以是包括存储装置的电子装置。例如，数据存储系统1000可以是固态驱动装置(SSD)、通用串行总线(USB)、计算系统、医疗装置或通信装置，其包括作为单个半导体装置或多个半导体装置的半导体装置1100。
半导体装置1100可以是非易失性存储器装置，例如，根据以上参照图1至图13B描述的实施例中的任一个的NAND闪速存储器装置。半导体装置1100可以包括第一半导体结构1100F和在第一半导体结构1100F上的第二半导体结构1100S。在示例实施例中，第一半导体结构1100F可以设置为挨着第二半导体结构1100S。第一半导体结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二半导体结构1100S可以是存储器单元结构，其包括位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2、以及在位线BL中的每一个与公共源极线CSL之间的存储器单元串CSTR。
在第二半导体结构1100S中，存储器单元串CSTR中的每一个可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL中的每一个相邻的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2中的每一个与上晶体管UT1和UT2中的每一个之间的多个存储器单元晶体管MCT。可以根据实施例不同地改变下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量。
在示例实施例中，上晶体管UT1和UT2中的每一个可以包括串选择晶体管，并且下晶体管LT1和LT2中的每一个可以包括地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储器单元晶体管MCT的栅电极，并且上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在示例实施例中，下晶体管LT1和LT2可包括串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可用于使用栅极诱导漏极泄漏(GIDL)现象擦除存储在存储器单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL、以及第一上栅极线UL1和第二上栅极线UL2可以通过从第一半导体结构1100F延伸到第二半导体结构1100S中的第一连接互连件1115电连接到解码器电路1110。位线BL可以通过从第一半导体结构1100F延伸到第二半导体结构1100S中的第二连接互连件1125电连接到页缓冲器1120。
在第一半导体结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管MCT中的至少一个选择的存储器单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体装置1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一半导体结构1100F延伸到第二半导体结构1100S中的输入/输出连接互连件1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(I/F)1230。根据实施例，数据存储系统1000可以包括多个半导体装置1100，并且在这种情况下，控制器1200可以控制多个半导体装置1100。
处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预先确定的固件操作，并且可以通过控制NAND控制器1220来访问半导体装置1100。NAND控制器1220可以包括处理与半导体装置1100的通信的控制器接口1221。可以通过控制器接口1221传输用于控制半导体装置1100的控制命令、要写入半导体装置1100的存储器单元晶体管MCT的数据、从半导体装置1100的存储器单元晶体管MCT读取的数据等。主机接口1230可以提供数据存储系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体装置1100。
图20是示意性地示出根据示例实施例的包括半导体装置的数据存储系统的透视图。
参照图20，根据示例实施例的数据存储系统2000可以包括主衬底2001、安装在主衬底2001上的控制器2002、至少一个半导体封装件2003、以及动态随机存取存储器(DRAM)2004。半导体封装件2003和DRAM 2004可以通过形成在主衬底2001上的布线图案2005连接到控制器2002。
主衬底2001可以包括连接器2006，连接器2006包括多个引脚，该多个引脚可以耦接到外部主机。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000和外部主机之间的通信接口而变化。在示例实施例中，数据存储系统2000可以根据通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-Phy等中的任何一种接口与外部主机通信。在示例实施例中，可以通过经由连接器2006从外部主机供应的电力来操作数据存储系统2000。数据存储系统2000还可以包括将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电力管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装件2003或者从半导体封装件2003读取数据，并且可以提高数据存储系统2000的操作速度。
DRAM 2004可以是缓冲存储器，其减小可以是数据存储空间的半导体封装件2003与外部主机之间的速度差。数据存储系统2000中包括的DRAM 2004还可以作为一种类型的高速缓冲存储器来操作，并且可以在对半导体封装件2003的控制操作中提供临时存储数据的空间。当DRAM 2004被包括在数据存储系统2000中时，除了控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括封装件衬底2100、封装件衬底2100上的半导体芯片2200、设置在半导体芯片2200中的每一个的下表面上的粘合层2300、电连接半导体芯片2200中的每一个和封装件衬底2100的连接结构2400、以及在封装件衬底2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
封装件衬底2100可以是包括上焊盘2130的印刷电路板。半导体芯片2200中的每一个可以包括输入/输出焊盘2210。输入/输出焊盘2210可对应于图19的输入/输出焊盘1101。半导体芯片2200中的每一个可包括栅极堆叠结构3210以及沟道结构3220。半导体芯片2200中的每一个可以包括以上参照图1至图13B描述的半导体装置。
在示例实施例中，连接结构2400可以是电连接输入/输出焊盘2210和上焊盘2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可以通过接合线工艺彼此电连接，并且可以电连接到封装件衬底2100的上焊盘2130。根据实施例，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可以通过包括硅通孔(TSV)的连接结构而不是通过接合线工艺的连接结构2400彼此电连接。
在示例实施例中，控制器2002和半导体芯片2200可以被包括在一(1)个封装件中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主衬底2001不同的单独的插入器衬底上，并且控制器2002和半导体芯片2200可以通过形成在插入器衬底上的布线而彼此连接。
图21是示意性地示出根据示例实施例的半导体封装件的截面图。图21示出了图20的半导体封装件2003的示例实施例，并且概念性地示出了沿图20的半导体封装件2003的线V-V'截取的区域。
参照图21，在半导体封装件2003中，封装件衬底2100可以是印刷电路板。封装件衬底2100可以包括封装件衬底主体部分2120、设置在封装件衬底主体部分2120的上表面上的上焊盘2130(参照图20)、设置在封装件衬底主体部分2120的下表面上或从该下表面暴露的下焊盘2125、以及在封装件衬底主体部分2120中电连接上焊盘2130和下焊盘2125的内部互连件2135。上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到数据存储系统2000的主衬底2001的布线图案2005，如图20所示。
半导体芯片2200中的每一个可以包括半导体衬底3010、以及顺序地堆叠在半导体衬底3010上的第一半导体结构3100和第二半导体结构3200。第一半导体结构3100可以包括外围电路区，该外围电路区包括外围互连件3110。第二半导体结构3200可以包括公共源极线3205、公共源极线3205上的栅极堆叠结构3210、穿过栅极堆叠结构3210的沟道结构3220和分离区、电连接到沟道结构3220的位线3240、以及电连接到栅极堆叠结构3210的字线WL(参照图19)的接触插塞3235。如上参照图1至图13B所述，在每个半导体芯片2200中，第一源极接触结构180可以被设置为穿过伪结构DS。
半导体芯片2200中的每一个可以包括电连接到第一半导体结构3100的外围互连件3110并且延伸到第二半导体结构3200中的贯通互连件3245。贯通互连件3245可以设置在栅极堆叠结构3210的外部，并且还可以被设置为穿过栅极堆叠结构3210。半导体芯片2200中的每一个还可以包括电连接到第一半导体结构3100的外围互连件3110的输入/输出焊盘(图20中的2210)。
通过总结和回顾，实施例的一方面提供了一种具有改善的可靠性和电特性的半导体装置。实施例的一方面还提供了一种包括具有改善的可靠性和电特性的半导体装置的数据存储系统。
也就是说，根据实施例，可以通过包括穿过堆叠结构之间的伪结构(例如，划分存储器块的第二分离区之间的区域)的源极接触结构，以连接到下面的源极结构，来提供具有改善的可靠性和电特性的半导体装置和包括该半导体装置的数据存储系统。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般性和描述性意义使用并且将仅以一般性和描述性意义解释，而不是为了限制的目的。在一些情况下，如本领域普通技术人员自提交本申请起将清楚的，除非另外具体指示，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，可以在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，进行形式和细节上的各种改变。

Claims (20)

1.一种半导体装置，包括：
第一衬底结构，其包括衬底、所述衬底上的电路元件、以及所述电路元件上的第一接合金属层；以及
第二衬底结构，其在所述第一衬底结构上连接到所述第一衬底结构，所述第二衬底结构包括：
源极结构，
第一堆叠结构和第二堆叠结构，所述第一堆叠结构和所述第二堆叠结构中的每一个包括堆叠在所述源极结构上以在垂直于所述源极结构的上表面的第一方向上彼此间隔开的第一栅电极，所述第一堆叠结构和所述第二堆叠结构在垂直于所述第一方向的第二方向上彼此间隔开，
伪结构，其在所述第一堆叠结构和所述第二堆叠结构之间在所述源极结构上，所述伪结构包括在所述第一方向上彼此间隔开的第二栅电极，
第一分离区，其穿过所述第一堆叠结构和所述第二堆叠结构，所述第一分离区在所述第二方向上延伸并且在垂直于所述第一方向和所述第二方向的第三方向上彼此间隔开，
第二分离区，其在所述伪结构与所述第一堆叠结构和所述第二堆叠结构中的每一个之间在所述第三方向上延伸，
沟道结构，其在所述第一方向上穿过所述第一堆叠结构和所述第二堆叠结构，所述沟道结构中的每一个包括沟道层，所述沟道层通过所述沟道层的侧表面连接到所述源极结构，以及
第一源极接触结构，其在所述第一方向上穿过所述伪结构，所述第一源极接触结构中的每一个包括第一接触层，所述第一接触层通过所述第一接触层的下表面连接到所述源极结构，所述第一接触层是导电的。
2.根据权利要求1所述的半导体装置，其中，所述第二衬底结构还包括：
第一接触插塞，其在所述沟道结构上；
第二接触插塞，其在所述第一源极接触结构上；
第一互连线，其在所述第一接触插塞上，所述第一互连线在所述第三方向上延伸；以及
第二互连线，其在所述第二接触插塞上，所述第二互连线在所述第三方向上从所述第一堆叠结构和所述第二堆叠结构向外延伸。
3.根据权利要求2所述的半导体装置，其中，当在平面图中观察时，所述第二互连线在所述第一堆叠结构和所述第二堆叠结构周围，所述第二互连线围绕所述第一互连线。
4.根据权利要求1所述的半导体装置，其中，所述第二衬底结构还包括在所述第一堆叠结构和所述第二堆叠结构外部的第二源极接触结构，所述第二源极接触结构在所述第一方向上延伸并且连接到所述源极结构，所述第二源极接触结构中的每一个包括导电的第二接触层。
5.根据权利要求1所述的半导体装置，其中，所述第一源极接触结构中的每一个还包括覆盖所述第一接触层的侧表面并在所述第一方向上延伸的接触绝缘层。
6.根据权利要求1所述的半导体装置，其中，所述第一源极接触结构中的每一个还包括在所述第一接触层和所述第二栅电极之间的接触绝缘层，所述接触绝缘层在所述第一方向上彼此间隔开。
7.根据权利要求1所述的半导体装置，其中，在所述第一源极接触结构中的每一个中，所述第一接触层通过所述第一接触层的侧表面与所述第二栅电极接触。
8.根据权利要求1所述的半导体装置，其中，所述第二栅电极处于没有被施加电信号的浮置状态。
9.根据权利要求1所述的半导体装置，其中，所述第二分离区在所述第一分离区的在所述第二方向上的一侧上连接所述第一分离区的端部。
10.根据权利要求1所述的半导体装置，其中，所述第二衬底结构还包括将所述第二分离区彼此连接的第三分离区。
11.根据权利要求10所述的半导体装置，其中，所述第三分离区在所述第三方向上与所述第一分离区和所述第二分离区连接的点间隔开。
12.根据权利要求10所述的半导体装置，其中，所述第一源极接触结构中的每一个在所述第三分离区中的每一个中。
13.根据权利要求10所述的半导体装置，其中，所述伪结构还包括牺牲绝缘层，所述牺牲绝缘层在所述第一源极接触结构的周围在与所述第二栅电极相同的水平上并且在所述第三方向上与所述第一源极接触结构的侧表面接触。
14.根据权利要求1所述的半导体装置，其中：
所述第一衬底结构还包括电连接到所述电路元件的下互连结构，以及
所述第二衬底结构还包括贯通穿通件，所述贯通穿通件穿过所述伪结构和所述源极结构以连接到所述下互连结构并且电连接到所述第一源极接触结构。
15.根据权利要求14所述的半导体装置，其中，所述第二衬底结构还包括在所述第一源极接触结构中的至少一个和所述贯通穿通件上的互连线，所述互连线电连接所述第一源极接触结构中的所述至少一个和所述贯通穿通件。
16.一种半导体装置，包括：
源极结构；
第一堆叠结构和第二堆叠结构，所述第一堆叠结构和所述第二堆叠结构中的每一个包括堆叠在所述源极结构上以在垂直于所述源极结构的上表面的第一方向上彼此间隔开的第一栅电极，所述第一堆叠结构和所述第二堆叠结构在垂直于所述第一方向的第二方向上彼此间隔开；
伪结构，其在所述第一堆叠结构和所述第二堆叠结构之间在所述源极结构上，所述伪结构包括在所述第一方向上彼此间隔开的第二栅电极；
沟道结构，其在所述第一方向上穿过所述第一堆叠结构和所述第二堆叠结构，所述沟道结构中的每一个包括沟道层；
第一源极接触结构，其在所述第一方向上穿过所述伪结构，所述第一源极接触结构连接到所述源极结构；
第二源极接触结构，其在所述第一堆叠结构和所述第二堆叠结构的外部，所述第二源极接触结构连接到所述源极结构并且不面对所述伪结构；
第一互连线，其电连接到所述沟道结构并且在垂直于所述第一方向和所述第二方向的第三方向上延伸；以及
第二互连线，其电连接到所述第一源极接触结构和所述第二源极接触结构，所述第二互连线在所述第一互连线周围。
17.根据权利要求16所述的半导体装置，其中，所述第二互连线中的至少一些沿所述第二方向和所述第三方向中的至少一个在所述伪结构上延伸。
18.根据权利要求16所述的半导体装置，其中，所述第二互连线包括电连接到所述第一源极接触结构的第一线和电连接到所述第二源极接触结构的第二线，所述第一线和所述第二线彼此间隔开。
19.根据权利要求16所述的半导体装置，其中，所述源极结构包括：
板层，所述第一源极接触结构和所述第二源极接触结构与所述板层接触；
第一水平导电层，其在所述板层上，所述沟道结构中的每一个的所述沟道层与所述第一水平导电层接触；以及
第二水平导电层，其在所述第一水平导电层上。
20.一种数据存储系统，包括：
半导体存储装置，其包括源极结构、在所述源极结构的一侧上的电路元件、以及电连接到所述电路元件的输入/输出焊盘；以及
控制器，其通过所述输入/输出焊盘电连接到所述半导体存储装置并且控制所述半导体存储装置，
其中，所述半导体存储装置还包括：
第一堆叠结构和第二堆叠结构，所述第一堆叠结构和所述第二堆叠结构中的每一个包括堆叠在所述源极结构上以在垂直于所述源极结构的上表面的第一方向上彼此间隔开的第一栅电极，所述第一堆叠结构和所述第二堆叠结构在垂直于所述第一方向的第二方向上彼此间隔开；
伪结构，其在所述第一堆叠结构和所述第二堆叠结构之间在所述源极结构上，所述伪结构包括堆叠为在所述第一方向上彼此间隔开的第二栅电极；
沟道结构，其在所述第一方向上穿过所述第一堆叠结构和所述第二堆叠结构，所述沟道结构中的每一个包括沟道层，所述沟道层通过所述沟道层的侧表面连接到所述源极结构；以及
第一源极接触结构，其在所述第一方向上穿过所述伪结构，所述第一源极接触结构中的每一个包括导电的第一接触层，所述第一接触层通过所述第一接触层的下表面连接到所述源极结构。
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