CN114256269A - 半导体器件和包括半导体器件的电子系统 - Google Patents

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Abstract

一种半导体器件，包括：衬底，具有单元阵列和延伸区域；栅电极结构，具有沿第一方向堆叠的栅电极；沟道，在单元阵列区域上穿过栅电极结构；第一划分图案，在单元阵列和延伸区域上沿第二方向延伸，该第一划分图案位于栅电极结构在第三方向上的相对侧；绝缘图案结构，在延伸区域上部分地穿过栅电极结构；通孔，穿过绝缘图案结构；以及支撑层，在栅电极结构上并在单元阵列和延伸区域上延伸，该支撑层接触第一划分图案的上侧壁，并且该支撑层不接触延伸区域上的第一划分图案与绝缘图案结构相邻的部分的上表面。

Description

半导体器件和包括半导体器件的电子系统
相关申请的交叉引用
本申请要求于2020年9月23日在韩国知识产权局递交的并且题为“SemiconductorDevice and Electronic System Including the Same”的韩国专利申请No.10-2020-0122991的优先权，其全部内容通过引用合并于此。
技术领域
实施例涉及一种半导体器件和包括该半导体器件的电子系统。
背景技术
要求数据存储的电子系统需要可以存储大容量数据的大容量半导体器件。因此，半导体器件中堆叠的栅电极的数量可以增加。
发明内容
根据实施例的一方面，提供了一种半导体器件。该半导体器件可以包括：衬底，包括单元阵列区域和至少部分围绕该单元阵列区域的延伸区域；栅电极结构，包括在衬底的单元阵列区域和延伸区域上在基本垂直于衬底的上表面的第一方向上彼此间隔开的栅电极；沟道，在衬底的单元阵列区域上沿第一方向延伸穿过栅电极结构；第一划分图案，在衬底的单元阵列区域和延伸区域上的栅电极结构的第三方向上的相对侧中的每一个处沿基本平行于衬底的上表面的第二方向延伸，该第三方向基本平行于衬底的上表面并与第二方向交叉；绝缘图案结构，在衬底的延伸区域上部分地延伸穿过栅电极结构；通孔，沿第一方向延伸穿过绝缘图案结构；以及支撑层，在栅电极结构上并在衬底的单元阵列区域和延伸区域上延伸。衬底可以在单元阵列区域上具有存储单元。栅电极中的每一个可以沿第二方向延伸。第一划分图案中的每一个可以沿第二方向延伸。支撑层可以接触第一划分图案的上侧壁，并且可以不接触衬底的延伸区域上的第一划分图案在第三方向上与绝缘图案结构相邻的部分的上表面。
根据实施例的一方面，提供了一种半导体器件。该半导体器件可以包括：衬底，包括单元阵列区域和至少部分围绕单元阵列区域的延伸区域；栅电极结构，均包括在衬底的单元阵列区域和延伸区域上在基本垂直于衬底的上表面的第一方向上彼此间隔开的栅电极；沟道，在衬底的单元阵列区域上沿第一方向延伸穿过栅电极结构中的每一个；第一划分图案，在衬底的单元阵列区域和延伸区域上的栅电极结构之间沿基本平行于衬底的上表面的第二方向延伸；以及支撑层，在栅电极结构上。衬底可以在单元阵列区域上具有存储单元。栅电极可以以阶梯形状布置，其中，在第二方向上的延伸长度从较低水平高度到较高水平高度逐步减小，并且栅电极在第二方向上的端部可以在衬底的延伸区域上。栅电极结构中的每一个在基本平行于衬底的上表面并与第二方向交叉的第三方向上彼此间隔开。第一划分图案可以将栅电极结构彼此划分。支撑层可以在衬底的单元阵列区域和延伸区域上延伸，可以接触第一划分图案的上侧壁，可以不接触第一划分图案在衬底的延伸区域上的第一部分的上表面，并且可以部分地接触第一划分图案在衬底的单元阵列区域上的第二部分的上表面。
根据实施例的一方面，提供了一种电子系统。电子系统可以包括半导体器件和用于控制该半导体器件的控制器。半导体器件可以包括存储单元结构、向存储单元结构施加电信号的外围电路布线、以及电连接到外围电路布线的输入/输出焊盘。存储单元结构可以包括：衬底，包括单元阵列区域和至少部分围绕该单元阵列区域的延伸区域；栅电极结构，包括在衬底的单元阵列区域和延伸区域上在基本垂直于衬底的上表面的第一方向上彼此间隔开的栅电极；沟道，在衬底的单元阵列区域上沿第一方向延伸穿过栅电极结构；第一划分图案，在衬底的单元阵列区域和延伸区域上的栅电极结构的第三方向上的相对侧中的每一个处沿基本平行于衬底的上表面的第二方向延伸，该第三方向基本平行于衬底的上表面并与第二方向交叉；绝缘图案结构，在衬底的延伸区域上部分地延伸穿过栅电极结构；通孔，沿第一方向延伸穿过绝缘图案结构；以及支撑层，在栅电极结构上并在衬底的单元阵列区域和延伸区域上延伸。存储单元可以形成在衬底的单元阵列区域上。栅电极中的每一个可以沿第二方向延伸。第一划分图案中的每一个可以沿第二方向延伸。支撑层可以接触第一划分图案的上侧壁，并且可以不接触衬底的延伸区域上的第一划分图案在第三方向上与绝缘图案结构相邻的部分的上表面。控制器可以通过输入/输出焊盘电连接到半导体器件。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，在附图中：
图1是包括根据示例实施例的半导体器件的电子系统的示意图。
图2是包括根据示例实施例的半导体器件的电子系统的示意性透视图。
图3和图4是包括根据示例实施例的半导体器件的半导体封装的示意性截面图。
图5至图34是根据示例实施例的制造竖直存储器件的方法中的阶段的平面图和截面图。
图35是根据示例实施例的半导体器件的截面图。
图36是根据示例实施例的半导体器件的截面图。
图37是根据示例实施例的半导体器件的截面图。
图38是根据示例实施例的半导体器件的截面图。
具体实施方式
图1是示出了根据示例实施例的包括半导体器件的电子系统的示意图。
参照图1，电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以是包括一个或多个半导体器件1100的存储设备或包括存储设备的电子设备。例如，电子系统1000可以是可以包括一个或多个半导体器件1100的固态驱动器(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备。
半导体器件1100可以是非易失性存储器件，例如，将参照图29至图38示出的NAND闪存器件。半导体器件1100可以包括第一结构1100F和第一结构1100F上的第二结构1100S。在附图中，第一结构1100F被设置在第二结构1100S下方，然而，实施例不限于此，例如，第一结构1100F可以在第二结构1100S旁边或第二结构1100S上。第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2、以及位线BL和公共源极线CSL之间的存储单元串CSTR的存储单元结构。
在第二结构1100S中，存储单元串CSTR中的每一个可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以根据示例实施例而变化。
在示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以分别是存储单元晶体管MCT的栅电极，并且上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在示例实施例中，下晶体管LT1和LT2可以包括下擦除控制晶体管LT1和地选择晶体管LT2，它们可以彼此串联连接。上晶体管UT1和UT2可以包括串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于通过栅极感应漏极泄漏(GIDL)现象擦除存储在存储单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL以及第一上栅极线UL1和第二上栅极线UL2可以通过在第一结构1100F中延伸到第二结构1110S的第一连接布线1115电连接到解码器电路1110。位线BL可以通过在第一结构1100F中延伸到第二结构1100S的第二连接布线1125电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以针对多个存储单元晶体管MCT中的至少一个所选择的存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过在第一结构1100F中延伸到第二结构1100S的输入/输出连接布线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(I/F)1230。电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括控制器1200的电子系统1000的操作。处理器1210可以由固件操作，并且可以控制NAND控制器1220以访问半导体器件1100。NAND控制器1220可以包括用于与半导体器件1100通信的NAND接口1221。通过NAND接口1221，可以传输用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储单元晶体管MCT的数据、要从半导体器件1100的存储单元晶体管MCT读取的数据等。主机接口1230可以提供电子系统1000和外部主机之间的通信。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
图2是示出了根据示例实施例的包括半导体器件的电子系统的示意性透视图。
参照图2，电子系统2000可以包括主衬底2001、安装在主衬底2001上的控制器2002、至少一个半导体封装2003和动态随机存取存储器(DRAM)设备2004。半导体封装2003和DRAM设备2004可以通过主衬底2001上的布线图案2005彼此连接。
主衬底2001可以包括具有连接到外部主机的多个引脚的连接器2006。连接器2006中的多个引脚的数量和布局可以取决于电子系统2000和外部主机之间的通信接口而改变。在示例实施例中，电子系统2000可以根据USB、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-Phy等之一与外部主机通信。在示例实施例中，电子系统2000可以由通过连接器2006从外部主机提供的电源操作。电子系统2000还可以包括用于将从外部主机提供的电源分配给控制器2002和半导体封装2003的电源管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装2003或从半导体封装2003读取数据，并且可以增强电子系统2000的操作速度。
DRAM设备2004可以是用于减小用于存储数据的半导体封装2003和外部主机之间的速度差的缓冲存储器。包括在电子系统2000中的DRAM设备2004可以用作缓存存储器，并且可以在半导体封装2003的控制操作期间提供用于临时存储数据的空间。如果电子系统2000包括DRAM设备2004，则除了用于控制半导体封装2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM设备2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b可以是半导体封装，该半导体封装中的每一个可以包括多个半导体芯片2200。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、半导体芯片2200、设置在半导体芯片2200下方的接合层2300、用于电连接半导体芯片2200和封装衬底2100的连接结构2400、以及覆盖封装衬底2100上的半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可以是覆盖封装上焊盘2130的印刷电路板(PCB)。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图1的输入/输出焊盘1101。每个半导体芯片2200可以包括栅电极结构3210、延伸穿过栅电极结构3210的存储器沟道结构3220和用于划分栅电极结构3210的划分结构3230。每个半导体芯片2200可以包括将参照图29至图38示出的半导体器件。
在示例实施例中，连接结构2400可以是用于电连接输入/输出焊盘2210和封装上焊盘2130的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。备选地，在第一半导体封装2003a和第二半导体封装2003b的每一个中，半导体芯片2200可以通过包括硅通孔(TSV)的连接结构而不是接合线方法的连接结构2400彼此电连接。
在示例实施例中，控制器2002和半导体芯片2200可以被包括在一个封装中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主衬底2001不同的插入衬底上，并且控制器2002和半导体芯片2200可以通过插入衬底上的布线彼此连接。
图3和图4是示出了半导体封装的示意性截面图，该半导体封装中的每一个可以包括根据示例实施例的半导体器件。图3和图4示出了图2所示的半导体封装2003的示例实施例，并且示出了沿图2中的半导体封装2003的线I-I’截取的截面。
参照图3，在半导体封装2003中，封装衬底2100可以是PCB。封装衬底2100可以包括衬底主体部分2120、衬底主体部分2120的上表面上的上焊盘2130(参照图2)、在衬底主体部分2120的下表面上或通过衬底主体部分2120的下表面暴露的下焊盘2125、以及用于电连接衬底主体部分2120内部的上焊盘2130和下焊盘2125的内部布线2135。上焊盘2130可以电连接到连接结构2400。如图2所示，下焊盘2125可以通过导电连接部分2800连接到电子系统2000中的主衬底2001的布线图案2005。
半导体芯片2200中的每一个可以包括半导体衬底3010、以及顺序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，在该外围电路区域中可以形成外围电路布线3110。第二结构3200可以包括公共源极线3205、公共源极线3205上的栅电极结构3210、延伸穿过栅电极结构3210的存储器沟道结构3220和划分结构3230(参照图2)、电连接到存储器沟道结构3220的位线3240、以及电连接到栅电极结构3210的字线WL(参照图1)的栅极连接布线3235。
半导体芯片2200中的每一个可以包括电连接到第一结构3100的外围电路布线3110并在第二结构3200中延伸的贯通布线3245。贯通布线3245可以被设置在栅电极结构3210的外部，并且一些贯通布线3245可以延伸穿过栅电极结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围电路布线3110的输入/输出焊盘2210(参照图2)。
参照图4，在半导体封装2003A中，每个半导体芯片2200a可以包括半导体衬底4010、半导体衬底4010上的第一结构4100、以及在第一结构4100上并通过晶片接合方法与第一结构4100接合的第二结构4200。
第一结构4100可以包括外围电路区域，在该外围电路区域中可以形成外围电路布线4110和第一接合结构4150。第二结构4200可以包括公共源极线4205、公共源极线4205和第一结构4100之间的栅电极结构4210、延伸穿过栅电极结构4210的存储器沟道结构4220和划分结构3230(参照图2)、以及电连接到存储器沟道结构4220和栅电极结构4210的字线WL(参照图1)的第二接合结构4250。例如，第二接合结构4250可以分别通过电连接到存储器沟道结构4220的位线4240和电连接到字线WL(参照图1)的栅极连接布线4235电连接到存储器沟道结构4220和字线WL(参照图1)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以彼此接触以彼此接合。第一接合结构4150和第二接合结构4250可以包括例如铜。
每个半导体芯片2200a还可以包括电连接到第一结构4100的外围电路布线4110的输入/输出焊盘2210(参照图2)。
图3的半导体芯片2200和图4的半导体芯片2200a可以通过接合线方法中的连接结构2400彼此电连接。然而，在示例实施例中，同一半导体封装中的诸如图3的半导体芯片2200和图4的半导体芯片2200a的半导体芯片可以通过包括TSV的连接结构彼此电连接。
图5至图34是示出了根据示例实施例的制造半导体器件的方法中的阶段的平面图和截面图。具体地，图5、图6、图10、图12、图17、图20、图27和图29是平面图，而图7-图9、图11A和图11B、图13-图16、图18-图19、图21-图26、图28和图30-图34是截面图。
图7-图9、图11A、图28、图30和图31分别是沿对应平面图的线A-A'截取的截面图，图13-图16、图18、图19、图21、图23、图25、图32和图34分别是沿对应平面图的线B-B'截取的截面图，并且图22、图24、图26和图33分别是沿对应平面图的线C-C'截取的截面图。图6至图34是图5中的区域X的图，并且图11B是图11A中的区域Y的放大截面图。
该半导体器件可以对应于图1的第二结构1100S、图2的半导体芯片2200和图3的第二结构3200。
在下文中，在说明书中(但不一定在权利要求中)可以将基本垂直于第一衬底的上表面的方向定义为第一方向D1，并且可以分别将基本平行于第一衬底的上表面并且彼此交叉的两个方向定义为第二方向D2和第三方向D3。在示例实施例中，第二方向D2和第三方向D3可以彼此基本垂直。
参照图5，第一衬底100可以包括第一区域I和至少部分地围绕第一区域I的第二区域II。
第一衬底100可以包括例如硅、锗、硅锗或诸如GaP、GaAs、GaSb等的III-V族化合物。在一些实施例中，第一衬底100可以是例如绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
在示例实施例中，第一衬底100的第一区域I和第二区域II可以分别是单元阵列区域和焊盘区域或延伸区域，两者一起可以形成单元区域。即，可以在第一衬底100的第一区域I上形成存储单元，该存储单元中的每一个可以包括栅电极、沟道和电荷存储结构，并且可以在第一衬底100的第二区域II上形成用于将电信号传输到存储单元的上接触插塞和接触上接触插塞的焊盘。在附图中，第一衬底100的第二区域II完全围绕第一衬底100的第一区域I，然而，实施例不限于此。例如，第一衬底100的第二区域II可以在第二方向D2上形成在第一衬底100的第一区域I的每个相对侧处。
还可以形成第三区域以围绕第一衬底100的第二区域II，并且可以形成上电路图案以通过上接触插塞将电信号传输到存储单元。
在下文中，将说明图5的区域X，该区域X包括第一衬底100的第一区域I和第二区域II的部分。
参照图6和图7，可以在第一衬底100上形成下电路图案，并且可以在第一衬底100上顺序地形成第一绝缘夹层150和第二绝缘夹层170以覆盖下电路图案。
第一衬底100可以包括场区和源区，在场区上形成隔离图案110，而在源区上没有形成隔离图案110。隔离图案110可以通过例如浅沟槽隔离(STI)工艺形成，并且可以包括氧化物，例如，氧化硅。
在示例实施例中，竖直存储器件可以具有外围单元(COP)结构。即，下电路图案可以形成在第一衬底100上，并且存储单元、上接触插塞和上电路图案可以形成在下电路图案上。
下电路图案可以包括例如晶体管、下接触插塞、下布线、下通孔等。
参照图13连同图7，第一晶体管和第二晶体管可以分别形成在第一衬底100的第二区域II和第一区域I上。第一晶体管可以包括在第一衬底100上的第一下栅电极142以及在有源区域101与第一下栅电极142相邻的上部处用作源极/漏极的第一杂质区域102和第二杂质区域103。第二晶体管可以包括在第一衬底100上的第二下栅电极146以及在有源区域101与第二下栅电极146相邻的上部处用作源极/漏极的第三杂质区域106和第四杂质区域107。
第一下栅电极142可以包括顺序堆叠在第一衬底100上的第一下栅极绝缘图案122和第一下栅电极132，并且第二下栅电极146可以包括顺序堆叠的第二下栅极绝缘图案126和第二下栅电极136。
第一绝缘夹层150可以形成在第一衬底100上以覆盖第一晶体管和第二晶体管。第一下接触插塞162、第二下接触插塞163、第四下接触插塞168和第五下接触插塞169可以延伸穿过第一绝缘夹层150以分别接触第一至第四杂质区域102、103、106和107，并且第三下接触插塞164可以延伸穿过第一绝缘夹层150以接触第一下栅电极132。还可以形成第六下接触插塞以延伸穿过第一绝缘夹层150，以接触第二下栅电极136。
第一至第五下布线182、183、184、188和189可以形成在第一绝缘夹层150上，以分别接触第一至第五下接触插塞162、163、164、168和169的上表面。第一下通孔192、第六下布线202、第三下通孔212和第八下布线222可以顺序堆叠在第一下布线182上，并且第二下通孔196、第七下布线206、第四下通孔216、第九下布线226可以顺序堆叠在第四下布线188上。
第二绝缘夹层170可以形成在第一绝缘夹层150上以覆盖第一至第九下布线182、183、184、188、189、202、206、222和226以及第一至第四下通孔192、196、212和216。
下电路图案的元件可以通过图案化工艺或镶嵌工艺形成。
参照图8，公共源极板(CSP)240、第一牺牲层结构290和第一支撑层300可以顺序地形成在第二绝缘夹层170上。
CSP 240可以包括例如掺杂有n型杂质的多晶硅。备选地，CSP 240可以包括顺序堆叠的金属硅化物层和掺杂有n型杂质的多晶硅层。金属硅化物层可以包括例如硅化钨。
第一牺牲层结构290可以包括顺序堆叠的第一至第三牺牲层260、270和280。第一牺牲层260和第三牺牲层280中的每一个可以包括氧化物，例如，氧化硅，并且第二牺牲层270可以包括氮化物，例如，氮化硅。
第一支撑层300可以包括相对于第一至第三牺牲层260、270和280具有蚀刻选择性的材料，例如，掺杂有n型杂质的多晶硅。在一些实施例中，第一支撑层300可以延伸穿过第一牺牲层结构290以接触CSP 240的上表面，这可以形成支撑图案。
绝缘层310和第四牺牲层320可以交替且重复地形成在第一支撑层300上，并且因此可以形成包括绝缘层310和第四牺牲层320的模制层。绝缘层310可以包括氧化物，例如，氧化硅，并且第四牺牲层320可以包括相对于绝缘层310具有蚀刻选择性的材料，例如，诸如氮化硅的氮化物。
然而，参照图10连同图8，可以穿过第四牺牲层320的最下一层形成第一划分图案330。第一划分图案330可以形成在第一衬底100的第二区域II上，并且可以包括氧化物，例如，氧化硅。在示例实施例中，可以在第二方向D2和第三方向D3中的每一个方向上形成多个第一划分图案330。
参照图9，在绝缘层310的最上一层上形成光刻胶图案之后，可以使用光刻胶图案作为蚀刻掩模来蚀刻绝缘层310的最上一层和第四牺牲层320的最上一层。因此，可以部分地暴露在第四牺牲层320的最上一层正下方的绝缘层310之一。
可以执行用于减小光刻胶图案面积的修整工艺，并且可以使用减小的光刻胶图案作为蚀刻掩模来蚀刻绝缘层310的最上一层、第四牺牲层320的最上一层、部分暴露的绝缘层310之一及其正下方的第四牺牲层320之一。修整工艺和蚀刻工艺可以交替且重复地执行以形成具有多个台阶层的模具，该模具例如被图案化为具有多个下降台阶的阶梯，每个下降台阶包括顺序地堆叠且具有阶梯形状的第四牺牲层320之一和第四绝缘层310之一。
在下文中，“台阶层”可以被称为第四牺牲层320和绝缘层310在相应同一水平高度处的整个部分，包括其暴露部分和非暴露部分，并且台阶层未被上台阶层覆盖而暴露的暴露部分可以被定义为“台阶”。在示例实施例中，可以沿第二方向D2布置多个台阶。备选地，可以沿第三方向D3布置多个台阶。
在示例实施例中，除了一些台阶之外，模具的台阶在第二方向D2上的长度可以是恒定的。在第二方向D2上具有不同长度的台阶可以在第二方向D2上比其他台阶更长。在下文中，台阶中在第二方向D2上具有相对较短长度的台阶可以被称为第一台阶，并且台阶中在第二方向D2上具有相对较长长度的其他台阶可以被称为第二台阶。图9示出了两个第二台阶。在图10之后的每个平面图中，台阶由虚线指示。
模具可以形成在第一衬底100的第一区域I和第二区域II上的第一支撑层300上，并且第一支撑层300的端部可以不被模具覆盖，但是被暴露。模具的每个台阶可以形成在第一衬底100的第二区域II上。
参照图10、图11A和图11B，可以在CSP 240上形成第三绝缘夹层340以覆盖模具和第一支撑层300的暴露部分的上表面，并且可以平坦化第三绝缘夹层340直到暴露绝缘层310中的最上一层的上表面。因此，模具的侧壁可以被第三绝缘夹层340覆盖。第四绝缘夹层350可以形成在模具和第三绝缘夹层340上。
可以穿过第四绝缘夹层350、模具、第一支撑层300和第一牺牲层结构290形成沟道孔，以暴露CSP 240在第一衬底100的第一区域I上的部分的上表面。在示例实施例中，可以在第二方向D2和第三方向D3中的每一个方向上形成多个沟道孔。
可以在沟道孔中的每一个的侧壁、CSP 240的暴露上表面和第四绝缘夹层350的上表面上顺序地形成电荷存储结构层和沟道层，并且可以在沟道层上形成填充层以填充沟道孔。填充层、沟道层和电荷存储结构层可以被平坦化，直到暴露第四绝缘夹层350的上表面以在沟道孔的每一个中形成电荷存储结构400、沟道410和填充图案420。电荷存储结构400、沟道410和填充图案420中的每一个可以沿第一方向D1延伸。
在示例实施例中，电荷存储结构400可以包括从沟道410的外侧壁沿基本平行于第一衬底100的上表面的水平方向顺序地堆叠的隧道绝缘图案390、电荷存储图案380和第一阻挡图案370。隧道绝缘图案390和第一阻挡图案370可以包括氧化物，例如，氧化硅，电荷存储图案380可以包括氮化物，例如，氮化硅，并且填充图案420可以包括氧化物，例如，氧化硅。
可以通过去除填充图案420和沟道410的上部来形成第一沟槽。在填充图案420、沟道410、电荷存储结构400和第四绝缘夹层350上形成填充第一沟槽的封盖层之后，封盖层的上部可以被平坦化，直到暴露第四绝缘夹层350的上表面以形成封盖图案430。在示例实施例中，封盖图案430可以由例如掺杂有杂质的多晶硅或非晶硅形成。当封盖图案430包括非晶硅时，可以附加地执行使非晶硅结晶的工艺。
填充图案420、沟道410、电荷存储结构400和封盖图案430可以一起形成存储器沟道结构。存储器沟道结构可以分别对应于图3和图4所示的存储器沟道结构3220和4220。
在示例实施例中，可以在第二方向D2和第三方向D3中的每一个方向上形成多个沟道410，这可以形成沟道阵列。在示例实施例中，沟道阵列可以具有包括沿第二方向D2布置的多个沟道410的主沟道列410A，以及包括沿第二方向D2布置并且在第三方向D3上与主沟道列410A间隔开的多个沟道410的辅沟道列410B。辅沟道列410B的沟道410可以位于在第二方向D2或第三方向D3上相对于主沟道列410A的沟道410的倾斜角(例如，锐角)处。
主沟道列410A和辅沟道列410B可以沿第三方向D3交替且重复地布置。在示例实施例中，五(5)个主沟道列410A和四(4)个辅沟道列410B可以沿第三方向D3交替布置，这可以形成沟道组。在下文中，沟道组中的四(4)个沟道列可以沿第三方向D3分别被称为第一沟道列410a、第二沟道列410b、第三沟道列410c和第四沟道列410d，沟道组中的中央沟道列可以被称为第五沟道列410e，并且沟道组中的其他四(4)个沟道列可以再次沿第三方向D3分别被称为第一沟道列410a、第二沟道列410b、第三沟道列410c和第四沟道列410d。
沿第三方向D3布置的两(2)个沟道组可以形成沟道块。包括沟道410、电荷存储结构400和下面示出的栅电极的多个存储单元也可以形成存储组和存储块，该存储组和存储块可以分别对应于沟道组和沟道块。可以使用存储块作为单元来执行半导体器件中的擦除操作。图10示出了沿第三方向D3布置的两(2)个存储块，并且每个存储块可以包括沿第三方向D3布置的两(2)个存储组。
可以蚀刻第四绝缘夹层350、绝缘层310中的一些和第四牺牲层320中的一些以形成沿第二方向D2延伸穿过其中的第一开口，并且可以形成第二划分图案440以填充第一开口。
在示例实施例中，第二划分图案440可以延伸穿过沟道410中的一些(特别是沟道410中包括在每个沟道组的第五沟道列410e中的沟道410)的上部。在示例实施例中，第二划分图案440不仅可以延伸穿过这些沟道410的上部，而且还可以延伸穿过第四绝缘夹层350、上面两个第四牺牲层320、上面两个绝缘层310以及绝缘层310之一在其正下方的部分。第二划分图案440可以在第一衬底100的第一区域I和第二区域II上沿第二方向D2延伸，并且可以延伸穿过模具的两个上面的台阶。因此，两个上面的第四牺牲层320可以通过第二划分图案440在第三方向D3上划分。
参照图12和图13，可以在第四绝缘夹层350、封盖图案430和第二划分图案440上形成第五绝缘夹层450，并且可以穿过第三至第五绝缘夹层340、350和450以及模具形成第二开口460和第三开口465。
在示例实施例中，第二开口460可以在第一衬底100的第一区域I和第二区域II上沿第二方向D2延伸到具有阶梯形状的模具在第二方向D2上相对端，并且多个第二开口460可以在第三方向D3上彼此间隔开。因此，模具可以被第二开口460沿第三方向D3划分为多个部分。在示例实施例中，可以在存储块之间形成第二开口460中的每一个。即，存储块可以通过第二开口460在第三方向D3上彼此间隔开。
由于形成了第二开口460，包括在模具中的绝缘层310和第四牺牲层320可以分别转变为第一绝缘图案315和第四牺牲图案325。
在示例实施例中，可以形成第三开口465以在第一衬底100的第一区域I上沿第二方向D2延伸，然而，多个第三开口465可以在第一衬底100的第二区域II上在第二方向D2上彼此间隔开。可以在第二开口460中在第三方向D3上相邻的第二开口460之间形成沿第二方向D2布置的第三开口465。在示例实施例中，可以在通过第二开口460彼此间隔开的存储块的每一个中包括的存储组之间形成第三开口465。即，存储组可以通过每个存储块中的第三开口465在第三方向D3上彼此间隔开。
然而，与延伸到模具在第二方向D2上相对端的第二开口460不同，第三开口465可以在第二方向D2上彼此间隔开。因此，每个存储块中包括的存储组可以不被第三开口465完全划分。
在示例实施例中，第三开口465中在第二方向D2上相邻的第三开口465之间的模具的每个部分可以在第一方向D1上与第一划分图案330重叠。因此，形成在第二开口460之间的每个模具的最低水平高度处的第四牺牲图案325可以通过第一划分图案330和在第一衬底100的第一区域I和第二区域II上沿第二方向D2延伸的第三开口465在第三方向D3上彼此分开。
第三开口465中的每一个可以在第一衬底100的第一区域I上沿第二方向D2连续延伸，并且可以延伸到第一衬底100的第二区域II上的模具的两个上面的台阶的相对端。因此，第四牺牲图案325中分别在两个较高水平高度处的第四牺牲图案325可以在第三方向D3上被第三开口465和在第二方向D2上分别位于第三开口465的相对侧的第二划分图案440划分。
在示例实施例中，可以执行蚀刻工艺直到第二开口460和第三开口465暴露第一支撑层300的上表面，并且进一步延伸穿过第一支撑层300的上部。
可以在第二开口460和第三开口465以及第五绝缘夹层450的侧壁上形成第一间隔物层，并且可以各向异性地蚀刻第一间隔物层以去除第一间隔物层在第二开口460和第三开口465的底部上的部分，使得可以形成第一间隔物470并且可以部分地暴露第一支撑层300的上表面。
第一支撑层300的暴露部分和第一牺牲层结构290在其下方的部分可以被去除，以向下扩大第二开口460和第三开口465中的每一个。因此，第二开口460和第三开口465可以暴露CSP 240的上表面，并且进一步延伸穿过CSP 240的上部。
在示例实施中，第一间隔物470可以包括未掺杂的多晶硅。当第一牺牲层结构290被部分去除时，第二开口460和第三开口465的侧壁可以被第一间隔物470覆盖，使得模具的第一绝缘图案315和第四牺牲图案325可以不被去除。
参照图14，可以例如通过湿蚀刻工艺去除由第二开口460和第三开口465暴露的第一牺牲层结构290，以形成第一间隙295。可以使用例如氢氟酸或磷酸来执行湿蚀刻工艺。
由于形成了第一间隙295，可以暴露第一支撑层300的下表面和CSP 240的上表面。另外，电荷存储结构400的侧壁的一部分可以被第一间隙295暴露，并且电荷存储结构400的侧壁的暴露部分也可以在湿蚀刻工艺期间被去除以暴露沟道410的外侧壁。因此，电荷存储结构400可以被划分为延伸穿过模具并覆盖沟道410的大部分外侧壁的上部和覆盖CSP 240上的沟道410的底表面的下部。
参照图15，可以去除第一间隔物470，可以在第二开口460和第三开口465的侧壁上以及第一间隙295中形成沟道连接层，并且例如，可以执行回蚀工艺或湿蚀刻工艺以去除沟道连接层在第二开口460和第三开口465中的部分，使得可以在第一间隙295中形成沟道连接图案480。
由于形成了沟道连接图案480，第二开口460和第三开口465中在第三方向D3上相邻的第二开口460和第三开口465之间的沟道410(即，每个沟道组中的沟道410)可以彼此连接。沟道连接图案480可以包括例如掺杂有n型杂质的多晶硅或未掺杂的多晶硅。可以在沟道连接图案480中形成空气间隙485。
参照图16，可以分别在第二开口460和第三开口465中形成第二牺牲层结构520和第三牺牲层结构525。可以通过在第二开口460和第三开口465的侧壁上以及CSP 240的暴露上表面上顺序地形成蚀刻停止层和第二间隔物层来形成第二牺牲层结构520和第三牺牲层结构525，从而形成第二间隔物层上的第五牺牲层以填充第二开口460和第三开口465，并且平坦化第五牺牲层、第二间隔物层和蚀刻停止层，直到暴露第五绝缘夹层450的上表面。
第二牺牲层结构520可以包括顺序堆叠的第一蚀刻停止图案490、第二间隔物500和第五牺牲图案510。第三牺牲层结构525可以包括顺序堆叠的第二蚀刻停止图案495、第三间隔物505和第六牺牲图案515。
第一蚀刻停止图案和第二蚀刻停止图案可以包括相对于第四牺牲图案325具有蚀刻选择性的材料，例如，诸如氧化硅的氧化物。第二隔离物和第三隔离物可以包括氮化物，例如，氮化硅，并且第五牺牲图案和第六牺牲图案可以包括例如多晶硅或诸如氧化硅的氧化物。
参照图17和图18，可以在第五绝缘夹层450以及第二牺牲层结构520和第三牺牲层结构525上形成第二支撑层530，并且可以部分蚀刻第二支撑层530以形成第四开口540和第五开口545。第二支撑层530可以包括氧化物，例如，氧化硅。
例如，可以形成第二支撑层530以例如连续地覆盖图16的整个结构的顶部，例如连续地覆盖第五绝缘夹层450以及第二牺牲层结构520和第三牺牲层结构525的顶部，接着蚀刻第二支撑层530以分别在第二牺牲层结构520和第三牺牲层结构525上形成第四开口540和第五开口545。例如，如图17所示，第四开口540和第五开口545可以是穿过第二支撑层530的彼此间隔开的不连续(例如，离散)的开口，而第二支撑层530可以围绕第四开口540和第五开口545连续延伸。
详细地，第四开口540可以在第一方向D1上与第二牺牲层结构520重叠，例如，第四开口540可以在第二牺牲层结构520的顶部上以暴露第二牺牲层结构520。如图17所示，第四开口540可以在第一衬底100的第二区域II上沿第二方向D2延伸，例如，第四开口540可以在第一衬底100的整个第二区域II上沿第二方向D2连续延伸。如图17进一步所示，在第一衬底100的第一区域I上的同一第二牺牲层结构520上，多个第四开口540可以在第二方向D2上彼此间隔开。在示例实施例中，第四开口540在第三方向D3上的宽度可以大于第二牺牲层结构520的宽度，然而，实施例不限于此。
在示例实施例中，第五开口545可以在第一方向D1上与第三牺牲层结构525重叠。因此，多个第五开口545可以在第一衬底100的第二区域II上在第二方向D2上彼此间隔开。另外，在第一衬底100的第一区域I上的同一第三牺牲层结构525上，多个第五开口545可以在第二方向D2上彼此间隔开。在示例实施例中，第五开口545在第三方向D3上的宽度可以大于第三牺牲层结构525的宽度，然而，实施例不限于此。
在示例实施例中，第四开口540和第五开口545可以在第一衬底100的第一区域I上沿第二方向D2以锯齿形图案布置，例如，第四开口540和第五开口545可以沿着第二方向D2相对于彼此错位以限定锯齿形图案(例如，在俯视图中)。第四开口540和第五开口545可以在第三方向D3上彼此部分重叠，例如，如在俯视图中所见。
参照图19，可以通过第四开口540和第五开口545来去除第二牺牲层结构520和第三牺牲层结构525。因此，可以再次形成第二开口460和第三开口465。例如，可以通过湿蚀刻工艺来去除第二牺牲层结构520和第三牺牲层结构525。
如上所述，第四开口540和第五开口545可以不完全覆盖(例如，仅部分覆盖)至少在第一衬底100的第一区域I上的第二牺牲层结构520和第三牺牲层结构525的上表面。例如，再次参照图17，第四开口540可以在第一区域I中沿着同一第二牺牲层结构520彼此间隔开，例如，因此第二牺牲层结构520在第四开口540中相邻的第四开口540之间的部分可以不被第四开口540覆盖，并且第五开口545可以在第一区域I中沿着同一第三牺牲层结构525彼此间隔开，例如，因此第三牺牲层结构525在第五开口545中相邻的第五开口545之间的部分可以不被第五开口545覆盖。
因此，即使例如在去除第二牺牲层结构520和第三牺牲层结构525的区域中再次形成第二开口460和第三开口465，第二开口460和第三开口465的顶部(即，第二牺牲层结构520和第三牺牲层结构525的上表面)可以至少部分地被例如第二支撑层530在第四开口540和第五开口545中的相邻开口之间的部分覆盖。因此，即使模具的上表面的高度和模具在第二方向D2上的长度很大，由于第二支撑层530，例如，第二支撑层530可以在整个模具上连续延伸以支撑第四开口540和第五开口545周围的模具，因此模具可以不在第一区域I中沿第三方向D3倾斜或倒下。
第四开口540和第五开口545可以完全暴露第一衬底100的第二区域II上的第二牺牲层结构520和第三牺牲层结构525的上表面，并且因此，第二支撑层530可以不覆盖形成第二开口460和第三开口465的区域。然而，由于可以形成多个第三开口465以在第二区域II中沿第二方向D2彼此间隔开，并且第二支撑层530可以在其之间沿第二方向D2延伸，因此模具可以不在第二区域II中沿第三方向D3倾斜或倒下。
可以对通过第二开口460和第三开口465暴露的包括硅的层执行氧化工艺以形成保护层550。在示例实施例中，可以在CSP 240通过第二开口460和第三开口465暴露的上表面、沟道连接图案480的侧壁和第一支撑层300的侧壁上形成保护层550。保护层550可以包括例如氧化硅。
参照图20至图22，通过第二开口460和第三开口465暴露的第四牺牲图案325可以被去除以在各个水平高度处的第一绝缘图案315之间形成第二间隙560，并且电荷存储结构400的外侧壁的一部分可以通过第二间隙560暴露。在示例实施例中，可以通过使用磷酸或硫酸的湿蚀刻工艺来去除第四牺牲图案325。
可以通过第二开口460和第三开口465执行湿蚀刻工艺，并且可以通过从第二开口460和第三开口465沿两个方向所提供的蚀刻溶液完全去除第四牺牲图案325。然而，可以在第一衬底100的第二区域II上的第二开口460之间不形成第三开口465的区域处从第二开口460沿一个方向提供蚀刻溶液，使得第四牺牲图案325可以保留而不被去除，并且剩余的第四牺牲图案325可以被称为第三绝缘图案327。第一绝缘图案315在第一方向D1上与第三绝缘图案327重叠的部分可以被称为第二绝缘图案317。沿第一方向D1交替且重复地形成的第二绝缘图案317和第三绝缘图案327可以一起形成绝缘图案结构600。
即，绝缘图案结构600可以延伸穿过模具在第一衬底100的第二区域II上的部分，并且当从上方观察时，可以具有例如矩形、椭圆形或圆形的形状。在示例实施例中，绝缘图案结构600可以延伸穿过在模具的每一个中在第二方向D2上具有相对较大长度的第二台阶。
参照图23和图24，可以在电荷存储结构400的外侧壁的暴露部分、第二间隙560的内壁、第一绝缘图案315的表面、保护层550的上表面、第五绝缘夹层450的侧壁和上表面的一部分、以及第二支撑层530的侧壁和上表面形成第二阻挡层570，并且可以在第二阻挡层570上形成栅电极层。
栅电极层可以包括顺序堆叠的栅极阻挡层和栅极导电层。栅极阻挡层可以包括金属氮化物，并且栅极导电层可以包括金属。第二阻挡层570可以包括金属氧化物，例如，氧化铝、氧化铪等。
在示例实施例中，当包括氮化物的第四牺牲图案325被包括金属和金属氮化物的栅电极层替代时，模具可以在第一方向D1上收缩。因此，第二支撑层530在包括未被栅电极层替代的第三绝缘图案327的绝缘图案结构600上的部分的上表面与第二支撑层530在包括栅电极层的模具上的部分的上表面之间可以出现高度差。高度差可以导致第二支撑层530部分覆盖形成开口的区域的部分中的裂缝。然而，第二支撑层530可以不覆盖在形成有绝缘图案结构600的第一衬底100的第二区域II上形成第二开口460和第三开口465的区域。因此，即使出现高度差，裂缝也可以不在第二支撑层530与形成第二开口460和第三开口465的区域相邻的部分中出现。
可以部分地去除栅电极层以在第二间隙560的每一个中形成栅电极。在示例实施例中，可以通过湿蚀刻工艺部分地去除栅电极层。结果，包括作为台阶的第四牺牲图案325和第一绝缘图案315的具有阶梯形状的模具中的第四牺牲图案325可以被栅电极和覆盖栅电极的下表面和上表面的第二阻挡层570替代。
在示例实施例中，栅电极可以沿第二方向D2延伸，并且多个栅电极可以沿第一方向D1堆叠以形成栅电极结构。栅电极结构可以具有包括栅电极的台阶层的阶梯形状。栅电极中在第一方向D1上与上栅电极不重叠的每个栅电极在第二方向D2上的端部(即，栅电极中对应于台阶层的台阶的每个栅电极的部分)可以被称为焊盘。栅电极结构可以包括在第二方向D2上具有相对较短长度的第一焊盘和在第二方向D2上具有相对较大长度的第二焊盘，并且第一焊盘和第二焊盘的数量可以不受限制。
另外，多个栅电极结构可以沿第三方向D3形成，并且可以通过第二开口460彼此间隔开。如上所示，第三开口465在第二方向D2上可以不延伸到栅电极结构的端部，并且可以在第二方向D2上彼此间隔开，并且因此栅电极结构可以不被第三开口465完全划分。然而，栅电极结构中的最下一个栅电极可以在第三方向D3上被第三开口465和第一划分图案330划分，并且在栅电极结构中的栅电极中分别在较高的两个水平高度处的栅电极可以在第三方向D3上被第三开口465和第二划分图案440划分。
栅电极结构可以包括沿第一方向D1顺序堆叠的第一栅电极752、第二栅电极754和第三栅电极756。在示例实施例中，第一栅电极752可以形成在最低水平高度处，并且可以用作地选择线(GSL)。第三栅电极756可以形成在最高水平高度和从上起的第二水平高度处，并且可以用作串选择线(SSL)。第二栅电极754可以形成在第一栅电极752和第三栅电极756之间的多个水平高度处，并且可以用作字线。在示例实施例中，第二开口460中在第二方向D2上相邻的第二开口460之间的每个存储块可以包括每个水平高度处的两条GSL、每个水平高度处的一条字线和每个水平高度处的四条SSL。
参照图25和图26，填充第二开口460和第四开口540的第三划分图案580以及填充第三开口465和第五开口545的第四划分图案585可以形成在第二阻挡层570上，并且可以被平坦化直到暴露第二支撑层530的上表面。因此，第二阻挡层570可以转变为第二阻挡图案575。第三划分图案580和第四划分图案585可以包括氧化物，例如，氧化硅。
参照图27和图28，可以穿过第一衬底100的第二区域II上的第二支撑层530、第三至第五绝缘夹层340、350和450以及第一绝缘图案315形成第一至第三上接触插塞610、620和622。第一至第三上接触插塞610、620和622可以分别接触第三栅电极756、第二栅电极754和第一栅电极752的焊盘。图27示出了第一至第三上接触插塞610、620和622的布局，然而，实施例不限于此。
参照图29和图30，可以在第二支撑层530和第一至第三上接触插塞610、620和622上形成第六绝缘夹层630，并且可以穿过绝缘图案结构600、第一支撑层300、沟道连接图案480、CSP 240和第二绝缘夹层170的上部形成通孔650以接触第一衬底100的第二区域II上的第八下布线222的上表面。
在示例实施例中，多个通孔650可以在形成绝缘图案结构600的区域中彼此间隔开。在附图中，在每个区域中示出了六个通孔650，然而，实施例不限于此。
第四绝缘图案640可以形成在通孔650的侧壁上，并且因此可以与第一支撑层300、沟道连接图案480和CSP 240电绝缘。然而，通孔650可以延伸穿过绝缘图案结构600(即，穿过第二绝缘图案317和第三绝缘图案327)以与第一至第三栅电极752、754和756电绝缘。因此，如果在第一支撑层300、沟道连接图案480和CSP 240的侧壁上形成绝缘图案，则可以不形成第四绝缘图案640。
第一至第三上接触插塞610、620和622以及通孔650可以包括例如金属、金属氮化物、金属硅化物等，并且第四绝缘图案640可以包括氧化物，例如，氧化硅。还可以在第一支撑层300的未被栅电极结构覆盖的部分上形成公共源极接触插塞。
参照图31至图34，可以在第六绝缘夹层630、第四绝缘图案640和通孔650上形成第七绝缘夹层660，并且可以形成第四上接触插塞672和第五上接触插塞674、第六上接触插塞、以及第七上接触插塞680和第八上接触插塞690。第四上接触插塞672和第五上接触插塞674以及第六上接触插塞可以延伸穿过第六绝缘夹层630和第七绝缘夹层660以分别接触第一至第三上接触插塞610、620和622的上表面，第七上接触插塞680可以延伸穿过第七绝缘夹层660以接触通孔650的上表面，并且第八上接触插塞690可以延伸穿过第二支撑层530和第五至第七绝缘夹层450、630和660以接触封盖图案430的上表面。
可以在第七绝缘夹层660、第四上接触插塞672和第五上接触插塞674、第六上接触插塞以及第七上接触插塞680和第八上接触插塞690上形成第八绝缘夹层700，并且可以形成第一上布线712和第二上布线714、第三上布线以及第四上布线720和第五上布线730。第一上布线712和第二上布线714可以分别接触第四上接触插塞672和第五上接触插塞674的上表面，第三上布线可以接触第六上接触插塞的上表面，并且第四上布线720和第五上布线730可以分别接触第七上接触插塞680和第八上接触插塞690的上表面。
在示例实施例中，第五上布线730可以沿第三方向D3延伸，并且多个第五上布线730可以沿第二方向D2形成以分别用作位线。备选地，还可以在第五上布线730上形成上通孔和第六上布线，并且第六上布线可以用作位线。可以形成第一上布线712和第二上布线714、第三上布线和第四上布线720以在第一衬底100的第二区域II上具有各种布局。
可以通过以上工艺来制造半导体器件。
如上所述，第二支撑层530可以至少部分地覆盖在第一衬底100的第一区域I上沿第二方向D2延伸穿过模具的第二牺牲层结构520和第三牺牲层结构525的上表面。因此，由于第二支撑层530，模具可以不沿第三方向D3倾斜或倒下。
虽然第二支撑层530可以不覆盖在第一衬底100的第二区域II上形成第二开口460和第三开口465的区域，但是可以形成多个第三开口465以彼此间隔开(而不是沿着第二方向D2连续延伸)。因此，模具可以保留在多个第三开口465之间，因此模具可以不沿第三方向D3倾斜或倒下。
第二支撑层530可以不覆盖在第一衬底100的第二区域II上形成第二开口460和第三开口465的区域。因此，即使在第二支撑层530在绝缘图案结构600上的部分的上表面与第二支撑层530在包括栅电极752、754和756的模具部分上的部分的上表面之间出现高度差，在第二支撑层530与形成第二开口460和第三开口465的区域相邻的部分中也可以不出现裂缝。
即，第二支撑层530可以至少部分地覆盖在第一衬底100的第一区域I上的第二牺牲层结构520和第三牺牲层结构525的上表面，使得模具可以不沿第三方向D3倾斜或倒下。此外，第二支撑层530可以不覆盖在第一衬底100的第二区域II上形成第二开口460和第三开口465的区域，使得在第二支撑层530的部分中可以不出现裂缝。
参照图31至图34，半导体器件可以包括：下电路图案，在包括第一区域I和至少部分地围绕第一区域I的第二区域II的第一衬底100上；CSP 240，在下电路图案上；栅电极结构，包括在CSP 240上沿第一方向D1彼此间隔开的栅电极752、754和756，该栅电极中的每一个可以在第一衬底100的第一区域I和第二区域II上沿第二方向D2延伸，并且以阶梯形状顺序堆叠；沟道410，该沟道410中的每一个可以接触CSP 240的上表面并且可以在第一衬底100的第一区域I上沿第一方向D1延伸穿过栅电极结构；电荷存储结构，在沟道410中的每一个的侧壁上；绝缘图案结构600，在第一衬底100的第二区II上延伸穿过栅电极结构；通孔650，沿第一方向D1延伸穿过绝缘图案结构600和CSP 240以电连接到下电路图案；第三划分图案580，在栅电极结构在第三方向上的相对侧中的每一个处，第三划分图案580中的每一个可以在第一衬底100的第一区域I和第二区域II上沿第二方向D2延伸；第四划分图案585，第四划分图案585中的每一个可以延伸穿过第三划分图案580中在第三方向D3上相邻的第三划分图案580之间的栅电极结构，在第二方向D2上彼此间隔开；以及第二支撑层530，在第一衬底100的第一区域I和第二区域II上的栅电极结构上，第二支撑层530可以接触第三划分图案580和第四划分图案585中的每一个的上侧壁。第四划分图案585可以部分地延伸穿过第二支撑层530，并且第二支撑层530可以不接触第三划分图案580在第一衬底100的第二区域II上在第三方向D3上与绝缘图案结构600相邻的部分的上表面。
第二支撑层530可以形成在第三划分图案580和第四划分图案585中的每一个在第一衬底100的第一区域I中的部分上以接触其上表面，例如，第二支撑层530可以接触在第二方向D2上相邻的第四开口540之间的第三划分图案580的上表面(例如，指示图27中的第一区域中的指示第三划分图案580的相邻矩形之间的第四开口540的虚线)。第二支撑层530可以在第一衬底100的第一区域I上的第三划分图案580和第四划分图案585上连续。第二支撑层530的上表面可以形成在与第一衬底100的第二区域II上的第三划分图案580和第四划分图案585的上表面相同的高度处，例如，第二支撑层530的上表面可以与第二区域II上的第三划分图案580和第四划分图案585的上表面共面。第二支撑层530可以不接触第一衬底100的第二区域II上的第三划分图案580和第四划分图案585的上表面。
在示例实施例中，第三划分图案580可以在第一衬底100的第一区域I和第二区域II上沿第二方向D2连续延伸。第二划分图案440和第四划分图案585中的每一个可以至少在第一衬底100的第一区域I上沿第二方向D2连续延伸。可以在第一衬底100的第二区域II上形成第一划分图案330。在示例实施例中，第四划分图案585可以在第二方向D2上与绝缘图案结构600重叠。
在示例实施例中，第三划分图案580中的每一个可以包括顺序堆叠并彼此接触的第一下部580a和第一上部580b。第四划分图案585中的每一个可以包括顺序堆叠并彼此接触的第二下部585a和第二上部585b。
在一个实施例中，第一上部580b和第二上部585b中的每一个在第三方向上的宽度可以大于第一下部580a和第二下部585b在第三方向上的宽度，然而，实施例不限于此。
在一个实施例中，第一上部580b和第二上部585b中的每一个的下表面可以低于第二支撑层530的下表面，然而，实施例不限于此。
在示例实施例中，当从上方观察时，第三划分图案580的第一上部580b和第四划分图案585的第二上部585b可以在第一衬底100的第一区域I上朝向第二方向D2或第三方向D3以锯齿形图案布置。在示例实施例中，第三划分图案580的第一上部580b中的每一个可以在第一衬底100的第一区域I上沿第三方向D3与第四划分图案585的第二上部585b部分重叠。
在示例实施例中，可以在第三划分图案580和第四划分图案585中的每一个的侧壁上形成包括金属氧化物的第二阻挡图案575。
在示例实施例中，半导体器件还可以包括第一划分图案330，第一划分图案330在栅电极结构中的最低水平高度处接触第一栅电极752的侧壁，并且在第一方向D1上与栅电极结构在第二方向D2上彼此间隔开的相邻的第四划分图案585之间的部分重叠。另外，半导体器件还可以包括第二划分图案440，第二划分图案440在第三划分图案580和第四划分图案585之间沿第二方向D2延伸并且分别在栅电极结构的较高的两个水平高度处延伸穿过第三栅电极756。
在示例实施例中，第一绝缘图案315可以形成在沿第一方向D1彼此间隔开的第一至第三栅电极752、754和756中的相邻栅电极之间，以便使第一至第三栅电极752、754和756彼此电绝缘。
在示例实施例中，绝缘图案结构可以包括沿第一方向D1交替且重复堆叠的第二绝缘图案317和第三绝缘图案327。第二绝缘图案317中的每一个可以包括氧化物，并且第三绝缘图案327中的每一个可以包括氮化物。
在示例实施例中，栅电极752、754和756可以在第一衬底100的第二区域II上以阶梯形状堆叠。
在示例实施例中，栅电极752、754和756可以在第一衬底100的第二区域II上以阶梯形状堆叠，并且栅电极752、754和756中的每一个可以包括在第一衬底100的第二区域II上在第一方向D1上不与上栅电极重叠的焊盘。栅电极752、754和756的焊盘可以包括在第二方向D2上具有相对较短长度的第一焊盘和在第二方向D2上具有相对较长长度的第二焊盘，并且绝缘图案结构600可以延伸穿过第二焊盘。栅电极结构可以包括在第二方向D2上彼此间隔开的多个第二焊盘，并且多个绝缘图案结构600可以形成为在第二方向D2上彼此间隔开。
图35是示出了根据示例实施例的半导体器件的平面图，其示出了对应于两个存储块的区域并且可以对应于图29。除了第四划分图案585的布局之外，该半导体器件可以与图29至图34的半导体器件基本相同或相似。
参照图35，可以在一个存储块的栅电极结构的第二焊盘的每一个中形成绝缘图案结构600，并且通孔650可以沿第一方向D1延伸穿过绝缘图案结构600。延伸穿过另一存储块的栅电极结构的第二焊盘的第四划分图案585中的一些可以在第二方向D2上与延伸穿过其栅极结构的第一焊盘的其他第四划分图案585间隔开。
图36是示出了根据示例实施例的半导体器件的截面图，其可以对应于图32。除了第三划分图案580和第四划分图案585在第三方向D3上的截面形状之外，该半导体器件可以与图29至图34的半导体器件基本相同或相似。
参照图36，可以分别在第三划分图案580和第四划分图案585中形成空隙583和588。空隙583和588中的每一个可以在第三划分图案580和第四划分图案585中沿第一方向D1延伸。图36示出了空隙583和588中的每一个具有椭圆形形状，然而，实施例不限于此。
图37是示出了根据示例实施例的半导体器件的截面图，其可以对应于图32。除了存储器沟道结构、沟道连接图案480和第一支撑层300之外，该半导体器件可以与图29至图34的半导体器件基本相同或相似。
参照图37，存储器沟道结构还可以包括在第一衬底100上的半导体图案590，并且可以在半导体图案590上形成电荷存储结构400、沟道410、填充图案420和封盖图案430。
半导体图案590可以包括例如单晶硅或多晶硅。在示例实施例中，半导体图案590的上表面可以位于第一栅电极752和第二栅电极754之间的第一绝缘图案315的下表面和上表面的高度之间。电荷存储结构400可以具有杯状形状，其中央下表面在半导体图案590的上表面上开口，并且可以接触半导体图案590的边缘上表面。沟道410可以具有杯状形状，并且可以接触半导体图案590的中央上表面。因此，沟道410可以通过半导体图案590电连接到CSP 240。
沟道连接图案480和第一支撑层300可以不形成在CSP 240和第一栅电极752之间。在示例实施例中，第一绝缘图案315中在第一栅电极752和第二栅电极754之间的一个绝缘图案的厚度可以大于第一绝缘图案315中其他绝缘图案的厚度。
图38是示出了根据示例实施例的半导体器件的截面图，其可以对应于图31。除了半导体器件是倒置的之外，该半导体器件可以与图29至图34的半导体器件基本相同或相似。外围电路布线可以对应于图4的外围电路布线4110，并且电路结构可以对应于图4的第一结构4100。
参照图38，可以形成第二衬底800来代替CSP 240。第九绝缘夹层760和第十绝缘夹层780可以顺序堆叠在第二绝缘夹层170上，并且还可以在第二绝缘夹层170中形成第五下通孔740。第二衬底800可以包括例如硅、锗、硅锗或诸如GaP、GaAs、GaSb等的III-V族化合物。在一些实施例中，第二衬底800可以是例如绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
第九绝缘夹层760和第十绝缘夹层780可以包括例如诸如氧化硅的氧化物，并且可以分别穿过其形成第一接合结构770和第二接合结构790。第一接合结构770和第二接合结构790可以分别对应于图4的第一接合结构和第二接合结构，并且可以包括例如诸如铜的金属。第五下通孔740可以分别形成在对应的第八下布线222上以分别电连接到第一接合结构770。
通过总结和回顾，当半导体器件中堆叠的栅电极的数量增加时，包括用于形成栅电极的牺牲层的模具可以在形成栅电极的过程中弯曲或塌陷。因此，示例实施例提供了一种防止模具弯曲和/或塌陷的方法。
如上所述，示例实施例提供了一种具有改进特性的半导体器件和包括该半导体器件的电子系统。即，根据示例实施例的半导体器件可以包括形成在栅电极结构上的第二支撑层，以及形成在栅电极结构之间的第三划分图案和第四划分图案。因此，衬底的单元阵列区域上的栅电极结构可以不被第二支撑层弯曲或塌陷，并且衬底的延伸区域上的栅电极结构可以不被第三划分图案和第四划分图案弯曲或塌陷。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如提交本申请的本领域普通技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，包括：
衬底，包括单元阵列区域和延伸区域，所述衬底在所述单元阵列区域上具有存储单元，并且所述延伸区域至少部分地围绕所述单元阵列区域；
栅电极结构，在所述衬底的单元阵列区域和延伸区域上，所述栅电极结构包括在基本垂直于所述衬底的上表面的第一方向上彼此间隔开的栅电极，并且所述栅电极中的每一个沿基本平行于所述衬底的上表面的第二方向延伸；
沟道，在所述衬底的单元阵列区域上沿所述第一方向延伸穿过所述栅电极结构；
第一划分图案，在所述衬底的单元阵列区域和延伸区域上沿所述第二方向延伸，所述第一划分图案位于所述栅电极结构在第三方向上的相对侧，所述第三方向基本平行于所述衬底的上表面并与所述第二方向交叉；
绝缘图案结构，在所述衬底的延伸区域上部分地延伸穿过所述栅电极结构；
通孔，沿所述第一方向延伸穿过所述绝缘图案结构；以及
支撑层，在所述栅电极结构上并在所述衬底的单元阵列区域和延伸区域上延伸，所述支撑层接触所述第一划分图案的上侧壁，并且所述支撑层不接触所述衬底的延伸区域上的第一划分图案在所述第三方向上与所述绝缘图案结构相邻的部分的上表面。
2.根据权利要求1所述的半导体器件，其中，所述支撑层的上表面与所述衬底的延伸区域上的第一划分图案的上表面基本共面。
3.根据权利要求1所述的半导体器件，其中，所述支撑层形成在所述第一划分图案在所述衬底的单元阵列区域上的部分上，并接触所述第一划分图案的所述部分的上表面。
4.根据权利要求1所述的半导体器件，还包括在所述衬底的单元阵列区域和延伸区域上的第二划分图案，所述第二划分图案延伸穿过所述第一划分图案中在所述第三方向上相邻的各个第一划分图案之间的所述栅电极结构，并且所述第二划分图案部分地延伸穿过所述支撑层。
5.根据权利要求4所述的半导体器件，其中，所述支撑层接触所述衬底的延伸区域上的第二划分图案的上侧壁。
6.根据权利要求4所述的半导体器件，其中，所述支撑层不接触所述衬底的延伸区域上的第二划分图案的上表面。
7.根据权利要求4所述的半导体器件，其中，所述支撑层形成在所述第二划分图案在所述衬底的单元阵列区域上的部分上，并接触所述第二划分图案的所述部分的上表面。
8.根据权利要求1所述的半导体器件，其中，所述绝缘图案结构包括沿所述第一方向交替且重复堆叠的第一绝缘图案和第二绝缘图案，所述第一绝缘图案和第二绝缘图案包括彼此不同的绝缘材料。
9.根据权利要求1所述的半导体器件，还包括：
所述衬底上的下电路图案；以及
所述下电路图案上的公共源极板CSP，
其中：
所述栅电极结构在所述CSP上，
所述沟道接触所述CSP的上表面，并且
所述通孔延伸穿过所述绝缘图案结构和所述CSP，并电连接到所述下电路图案。
10.根据权利要求1所述的半导体器件，其中，所述栅电极以阶梯形状布置，其中在所述第二方向上的延伸长度从较低水平高度到较高水平高度逐步减小，并且所述栅电极在所述第二方向上的端部被布置在所述衬底的延伸区域上。
11.一种半导体器件，包括：
衬底，包括单元阵列区域和延伸区域，所述衬底在所述单元阵列区域上具有存储单元，并且所述延伸区域至少部分地围绕所述单元阵列区域；
栅电极结构，在所述衬底的单元阵列区域和延伸区域上，所述栅电极结构中的每一个包括在基本垂直于所述衬底的上表面的第一方向上彼此间隔开的栅电极，并且所述栅电极以阶梯形状布置，其中在第二方向上的延伸长度从较低水平高度到较低水平高度逐步减小，并且所述栅电极在所述第二方向上的端部在所述衬底的延伸区域上，所述第二方向基本平行于所述衬底的上表面，并且所述栅电极结构在基本平行于所述衬底的上表面且与所述第二方向交叉的第三方向上彼此间隔开；
沟道，在所述衬底的单元阵列区域上沿所述第一方向延伸穿过所述栅电极结构中的每一个；
第一划分图案，在所述衬底的单元阵列区域和延伸区域上在所述栅电极结构之间沿所述第二方向延伸，所述第一划分图案将所述栅电极结构彼此划分；以及
支撑层，在所述栅电极结构上，所述支撑层在所述衬底的单元阵列区域和延伸区域上延伸，并且接触所述第一划分图案的上侧壁，
其中，所述支撑层不接触所述第一划分图案在所述衬底的延伸区域上的第一部分的上表面，所述支撑层部分地接触所述第一划分图案在所述衬底的单元阵列区域上的第二部分的上表面。
12.根据权利要求11所述的半导体器件，其中，所述衬底的单元阵列区域上的支撑层在所述栅电极结构中在所述第三方向上相邻的栅电极结构之间的所述第一划分图案上是连续的。
13.根据权利要求11所述的半导体器件，其中，所述支撑层的上表面与所述第一划分图案在所述衬底的延伸区域上的所述第一部分的上表面基本共面。
14.根据权利要求11所述的半导体器件，还包括在所述衬底的单元阵列区域和延伸区域上穿过在所述第三方向上与所述第一划分图案相邻的所述栅电极结构的第二划分图案，所述第二划分图案部分地延伸穿过所述支撑层。
15.根据权利要求14所述的半导体器件，其中，所述支撑层接触所述第二划分图案的上侧壁，并且不接触所述衬底的延伸区域上的第二划分图案的上表面。
16.根据权利要求14所述的半导体器件，其中，所述支撑层部分地接触所述衬底的单元阵列区域上的第二划分图案的上表面。
17.根据权利要求14所述的半导体器件，还包括：
绝缘图案结构，在所述衬底的延伸区域上部分地延伸穿过所述栅电极结构中的每一个；以及
通孔，沿所述第一方向延伸穿过所述绝缘图案结构。
18.根据权利要求17所述的半导体器件，其中，所述第二划分图案在所述第二方向上与所述绝缘图案结构重叠。
19.一种电子系统，包括：
半导体器件，具有：
存储单元结构，包括：
具有单元阵列区域和延伸区域的衬底，所述衬底在所述单元阵列区域中具有存储单元，并且所述延伸区域至少部分地围绕所述单元阵列区域，
栅电极结构，在所述衬底的单元阵列区域和延伸区域上，所述栅电极结构包括在基本垂直于所述衬底的上表面的第一方向上彼此间隔开的栅电极，并且所述栅电极中的每一个沿基本平行于所述衬底的上表面的第二方向延伸，
沟道，在所述衬底的单元阵列区域上沿所述第一方向延伸穿过所述栅电极结构，
第一划分图案，在所述衬底的单元阵列区域和延伸区域上沿所述第二方向延伸，所述第一划分图案位于所述栅电极结构在第三方向上的相对侧，所述第三方向基本平行于所述衬底的上表面并与所述第二方向交叉，
绝缘图案结构，在所述衬底的延伸区域上部分地延伸穿过所述栅电极结构，
通孔，沿所述第一方向延伸穿过所述绝缘图案结构，以及
支撑层，在所述栅电极结构上，并且在所述衬底的单元阵列区域和延伸区域上延伸，所述支撑层接触所述第一划分图案的上侧壁，并且所述支撑层不接触所述衬底的延伸区域上的第一划分图案在所述第三方向上与所述绝缘图案结构相邻的部分的上表面；
外围电路布线，电连接到所述存储单元结构；以及
输入/输出焊盘，电连接到所述外围电路布线；以及
控制器，通过所述输入/输出焊盘电连接到所述半导体器件，所述控制器控制所述半导体器件。
20.根据权利要求19所述的电子系统，其中，所述支撑层的上表面与所述衬底的延伸区域上的第一划分图案的上表面基本共面。
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