KR102630954B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 반도체 장치는 채널막들을 감싸는 게이트 적층체들; 서로 이웃한 상기 게이트 적층체들 사이의 분리 영역을 채우고, 제1 오목부들을 포함한 상면을 갖는 공통 소스 라인; 및 상기 제1 오목부들을 채우고, 상기 채널막들의 일부와 마주하는 측벽을 갖는 지지용 절연막을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 채널막을 감싸는 적층체를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장하는 메모리 셀들을 포함할 수 있다. 메모리 셀들은 고집적화를 위해 3차원으로 배열될 수 있다. 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 장치는 채널막을 감싸는 적층체를 포함한다. 적층체는 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함한다. 집적도 향상을 위해 적층체의 높이를 높일 수 있다. 이 경우, 3차원 반도체 장치를 제조하는 과정에서 적층체의 휘어짐(bending)과 같은 구조적인 왜곡이 발생할 수 있다.
본 발명의 실시 예들은 3차원 반도체 장치의 구조적 왜곡을 줄일 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 채널막들을 감싸는 게이트 적층체들; 서로 이웃한 상기 게이트 적층체들 사이의 분리 영역을 채우고, 제1 오목부들을 포함한 상면을 갖는 공통 소스 라인; 및 상기 제1 오목부들을 채우고, 상기 채널막들의 일부와 마주하는 측벽을 갖는 지지용 절연막을 포함할 수 있다.
상기 제1 오목부들은 상기 제1 방향을 따라 이격되어 배열될 수 있다.
상기 분리 영역은, 상기 제1 방향을 따라 교대로 배치되고 서로 연결된 제1 슬릿들 및 제2 슬릿들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 게이트 적층체들; 및 상기 게이트 적층체들에 접하고 제1 방향을 따라 교대로 배치된 요철을 포함하는 측벽들을 갖고, 상기 게이트 적층체들 사이에 배치된 공통 소스 라인을 포함할 수 있다..
본 발명의 일 실시 예에 따른 반도체 장치는 게이트 적층체들; 및 상기 게이트 적층체들 사이에 배치되고, 상기 게이트 적층체들을 향하는 측벽들을 갖는 공통 소스 라인을 포함하고, 상기 공통 소스 라인의 상기 측벽들, 하면 및 상면에 각각 요철이 형성될 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층체를 형성하는 단계; 상기 적층체를 관통하고 제1 방향으로 이격되어 배치된 제1 슬릿들을 형성하는 단계; 상기 제1 슬릿들 각각의 하단을 제3 물질막으로 채우는 단계; 상기 제1 슬릿들 각각의 상단을 제4 물질막으로 채우는 단계; 상기 적층체가 상기 제3 물질막 및 상기 제4 물질막에 의해 지지된 상태에서, 서로 이웃한 상기 제1 슬릿들 사이의 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 제2 슬릿을 형성하는 단계; 및 상기 제1 물질막들이 상기 제4 물질막에 의해 지지된 상태에서 상기 제2 슬릿을 통해 상기 제3 물질막을 제거하는 단계를 포함할 수 있다.
상기 제2 물질막들이 상기 제1 물질막들에 대한 식각 선택비를 갖는 희생용 물질로 형성된 경우, 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 상기 제1 물질막들이 상기 제4 물질막에 의해 지지된 상태에서 상기 제2 슬릿을 통해 상기 제2 물질막들을 제거하는 단계; 및 상기 제2 물질막들이 제거된 영역들 각각을 게이트 도전물로 채우는 단계를 더 포함할 수 있다.
상기 제2 물질막들이 게이트 도전물로 형성된 경우, 상기 적층체는 상기 제1 슬릿들 및 상기 제2 슬릿에 의해 다수의 게이트 적층체들로 분리될 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 상기 제3 물질막 및 상기 제4 물질막을 형성하기 전, 상기 제1 슬릿들 각각의 측벽 상에 상기 제3 물질막에 대한 식각 선택비를 갖는 물질로 보호막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 상기 제3 물질막이 제거된 영역의 표면 및 상기 제2 슬릿의 표면을 따라 측벽 절연막을 형성하는 단계; 상기 제2 슬릿의 바닥면이 개구되도록 상기 측벽 절연막의 일부를 식각하는 단계; 및 상기 측벽 절연막 상에 상기 제3 물질막이 제거된 영역 및 상기 제2 슬릿을 채우는 공통 소스 라인을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시 예는 게이트 적층체들 사이의 분리 영역 내부에 지지용 절연막을 형성함으로써, 게이트 적층체들이 휘어지는 구조적 왜곡을 줄일 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 게이트 적층체들 및 게이트 적층체들을 분리하는 구조물들의 평면도이다.
도 2a 내지 도 2c는 도 1에 도시된 선들 “A-A'”, “B-B'” 및 “C-C'”를 따라 절취한 단면도들이다.
도 3은 본 발명의 실시 예에 따른 공통 소스 라인을 나타내는 도면이다.
도 4 내지 도 11c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들이다.
도 12a 내지 도 13b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 일 실시 예에 따른 반도체 장치의 게이트 적층체들 및 게이트 적층체들을 분리하는 구조물들의 평면도이다.
도 15a 및 도 15b는 도 14에 도시된 선들 “D-D'” 및 “E-E'”를 따라 절취한 단면도들이다.
도 16은 본 발명의 일 실시 예에 따른 반도체 장치의 게이트 적층체들 및 게이트 적층체들을 분리하는 구조물들의 평면도이다.
도 17a 내지 도 17c는 도 16에 도시된 선들 “F-F'”, “G-G'” 및 “H-H'”를 따라 절취한 단면도들이다.
도 18a 내지 도 25c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 26 및 도 27은 본 발명의 실시 예들을 변형하여 적용한 다양한 예들을 나타내는 평면도들이다.
도 28은 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 29는 도 28을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 후술되는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 게이트 적층체들 및 게이트 적층체들을 분리하는 구조물들의 평면도이다. 특히, 도 1은 게이트 적층체들의 최상면에서 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 연장된 평면을 따라 절취한 평면도를 나타낸 것이다.
도 1을 참조하면, 반도체 장치는 분리 영역들(SA)에 의해 서로 분리된 게이트 적층체들(GST1 내지 GST4)을 포함한다. 서로 이웃한 게이트 적층체들(GST1 내지 GST4) 사이의 분리 영역들(SA) 각각은 제1 방향(D1)을 따라 연장될 수 있다. 게이트 적층체들(GST1 내지 GST4) 각각은 셀 기둥들(CP)에 의해 관통된다. 분리 영역들(SA) 각각은 제1 방향(D1)을 따라 교대로 배치된 제1 슬릿들(SI1) 및 제2 슬릿들(SI2)을 포함할 수 있다.
제1 슬릿들(SI1)은 제1 방향(D1)을 따라 서로 이격되어 배치된다. 제2 슬릿들(SI2) 각각은 제1 방향(D1)으로 서로 이웃한 제1 슬릿들(SI1)을 연결한다.
공통 소스 라인(CSL)은 각각의 분리 영역들(SA) 내부를 채울 수 있다. 공통 소스 라인(CSL)은 제1 방향(D1)을 따라 연장될 수 있다. 공통 소스 라인(CSL)은 제1 슬릿들(SI1) 내부에 배치된 제1 부분들(미도시) 및 제2 슬릿들(SI2) 내부에 배치된 제2 부분들(P2)로 구분될 수 있다. 공통 소스 라인(CSL)의 구조는 도 2a 내지 도 2c 및 도 3을 참조하여 보다 구체적으로 설명한다.
공통 소스 라인(CSL)은 보호막(121) 또는 측벽 절연막(151)에 의해 게이트 적층체들(GST1 내지 GST4)로부터 이격될 수 있다. 보호막(121)은 제1 슬릿들(SI1) 각각의 측벽 상에 형성될 수 있다. 측벽 절연막(151)은 제2 슬릿들(SI2) 각각의 측벽 상에 형성될 수 있다.
공통 소스 라인(CSL)은 지지용 절연막(133)으로 채워지는 제1 오목부들을 포함할 수 있다. 제1 오목부들은 제1 슬릿들(SI1) 내부에 배치되고, 제1 방향(D1)을 따라 이격되어 배치될 수 있다. 제1 오목부들의 구조는 도 3을 참조하여 보다 구체적으로 설명한다.
측벽 절연막(151)은 공통 소스 라인(CSL)과 지지용 절연막(133) 사이의 경계를 따라 연장될 수 있다.
게이트 적층체들(GST1 내지 GST4) 각각을 관통하는 셀 기둥들(CP)은 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 제1 방향(D1)을 따라 일직선 상에 배치된 셀 기둥들(CP)은 열을 구성하고, 셀 기둥들(CP)은 다수의 열들로 구분될 수 있다. 셀 기둥들(CP)의 배치밀도 증대를 위해, 셀 기둥들(CP)의 열들은 지그재그로 배치될 수 있다.
도 2a 내지 도 2c는 도 1에 도시된 선들 “A-A'”, “B-B'” 및 “C-C'”를 따라 절취한 단면도들이다. 구체적으로, 도 2a는 도 1에 도시된 “A-A'”를 따라 절취한 단면도이며, 도 2b는 도 1에 도시된 선 “B-B'”를 따라 절취한 단면도이며, 도 2c는 도 1에 도시된 선 “C-C'”를 따라 절취한 단면도이다.
도 2a 및 도 2b를 참조하면, 게이트 적층체들(GST1 및 GST2) 각각은 제3 방향(D3)으로 교대로 적층된 도전 패턴들(GP1 내지 GPn) 및 층간 절연막들(ILD)을 포함한다. 제3 방향(D3)은 제1 및 제2 방향(D1 및 D2)에 수직 교차하는 방향일 수 있다. 게이트 적층체들(GST1 및 GST2) 각각은 셀 기둥들(CP)을 감싼다.
셀 기둥들(CP) 각각은 채널막(CH)을 포함한다. 셀 기둥들(CP) 각각은 채널막(CH)을 감싸는 다층 메모리막(ML)을 더 포함할 수 있다. 셀 기둥들(CP) 각각은 채널막(CH)으로 둘러싸인 코어 절연막(CO)을 더 포함할 수 있다.
게이트 적층체들(GST1 및 GST2)에 의해 둘러싸이는 채널막들(CH) 각각은 게이트 적층체들(GST1 및 GST2) 하부에 배치된 소스막(101)에 접촉된다. 소스막(101)은 반도체 기판 상에 증착된 소스용 도전막 또는 반도체막일 수 있다. 예를 들어, 소스막(101)은 반도체 기판 상에 증착된 도프트 실리콘막일 수 있다. 소스막(101)은 반도체 기판 표면으로부터 일정 깊이까지 불순물을 주입하여 형성될 수 있다.
다층 메모리막(ML)은 터널 절연막, 데이터 저장막, 및 제1 블로킹 절연막을 포함할 수 있다. 다층 메모리막(ML)은 채널막(CH)과 게이트 적층체들(GST1 및 GST2) 사이의 계면을 따라 연장된다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 데이터 저장막은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 제1 블로킹 절연막은 전하 차단이 가능한 실리콘 산화막으로 형성될 수 있다.
코어 절연막(CO)은 채널막(CH)의 중심 영역을 채우도록 형성될 수 있다.
도전 패턴들(GP1 내지 GPn)은 소스 셀렉트 라인(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트로 이용되고, 워드 라인들(WL)은 메모리 셀들의 게이트로 이용되고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트로 이용된다.
최하층의 도전 패턴(GP1)은 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 최하층의 도전 패턴(GP1) 뿐 아니라, 최하층의 도전 패턴(GP1) 상부의 제2 층의 도전 패턴(GP2)이 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 도면에 도시되진 않았으나, 설계에 따라, 제2 층의 도전 패턴(GP2) 상부의 도전 패턴들 몇몇 층이 소스 셀렉트 라인(SSL)으로 이용될 수 있다.
최상층의 도전 패턴(GPn)은 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 최상층의 도전 패턴(GPn) 뿐 아니라, 최상층의 도전 패턴(GPn) 하부의 제n-1 층의 도전 패턴(GPn-1)이 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 도면에 도시되진 않았으나 설계에 따라, 제n-1 층의 도전 패턴(GPn-1) 하부의 도전 패턴들 몇몇 층이 드레인 셀렉트 라인(DSL)으로 이용될 수 있다.
드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이의 도전 패턴들(예를 들어, CP3 내지 CPn-2)은 워드 라인들(WL)로 이용될 수 있다.
게이트 적층체들(GST1 및 GST2) 각각은 제1 높이(1H)로부터 제2 높이(2H)까지 형성될 수 있다. 서로 이웃한 게이트 적층체들(GST1 및 GST2) 사이의 분리 영역(SA)은 소스막(101)의 내부로 연장될 수 있다.
도 2a에 도시된 바와 같이, 분리 영역(SA)의 제1 슬릿(SI1)은 공통 소스 라인(CSL)의 제1 부분(P1) 및 지지용 절연막(133)으로 채워질 수 있다. 공통 소스 라인(CSL)의 제1 부분(P1)은 제1 슬릿(SI1)의 하단을 채운다. 지지용 절연막(133)은 공통 소스 라인(CSL)의 제1 오목부로 정의되는 제1 슬릿(SI1)의 상단을 채운다. 지지용 절연막(133)은 반도체 장치를 제조하는 과정에서 지지대 역할을 할 수 있다. 게이트 적층체들(GST1 및 GST2)을 안정적으로 지지하기 위해, 지지용 절연막(133)은 제2 높이(2H)로부터 제1 높이(1H)와 제2 높이(2H) 사이에 배치된 위치까지 연장될 수 있다. 예를 들어, 지지용 절연막(133)은 워드 라인들(WL) 중 적어도 어느 한 층이 배치된 깊이까지 연장될 수 있다. 지지용 절연막(133)의 바닥면이 배치된 높이는 도면에 도시된 높이에 한정되지 않으며, 제1 슬릿(SI1) 내부에서 다양한 높이에 배치될 수 있다. 지지용 절연막(133)은 채널막(CH)의 일부와 마주하는 측벽을 가질 수 있다.
공통 소스 라인(CSL)의 제1 부분(P1) 및 지지용 절연막(133)은 보호막(121) 상에 형성된다. 보호막(121)은 제1 슬릿(SI1)의 측벽 및 바닥면을 따라 연장될 수 있다. 공통 소스 라인(CSL)의 제1 부분(P1)은 측벽 절연막(151)으로 둘러싸일 수 있다. 측벽 절연막(151)은 공통 소스 라인(CSL)의 제1 부분(P1)과 지지용 절연막(133) 사이 및 공통 소스 라인(CSL)의 제1 부분(P1)과 보호막(121) 사이로 연장될 수 있다.
도 2b에 도시된 바와 같이, 분리 영역(SA)의 제2 슬릿(SI2)은 공통 소스 라인(CSL)의 제2 부분(P2)으로 채워질 수 있다. 공통 소스 라인(CSL)의 제2 부분(P2)은 제3 방향(D3)을 따라 제1 부분(P1)보다 길게 연장된다. 보다 구체적으로, 공통 소스 라인(CSL)의 제2 부분(P2)은 제2 슬릿(SI2)의 바닥면으로부터 제2 높이(2H)까지 연장될 수 있다. 도면에 도시되진 않았으나, 공통 소스 라인(CSL)은 제2 높이(2H)보다 높게 연장될 수 있다.
측벽 절연막(151)은 제2 슬릿(SI2)의 측벽을 따라 연장될 수 있다. 공통 소스 라인(CSL)의 제2 부분(P2)은 측벽 절연막(151)에 의해 게이트 적층체들(GST1 및 GST2)로부터 절연될 수 있다. 공통 소스 라인(CSL)의 제2 부분(P2)의 바닥면은 소스막(101)에 접촉된다.
도 2c를 참조하면, 분리 영역(SA)은 제1 방향(D1)을 따라 교대로 배치된 제1 부분들(P1) 및 제2 부분들(P2)을 포함하는 공통 소스 라인(CSL)으로 채워진다. 공통 소스 라인(CSL)의 제1 부분들(P1) 각각은 소스막(101)과 지지용 절연막(133) 사이에 배치되고, 소스막(101)으로부터 이격된다. 공통 소스 라인(CSL)의 제2 부분들(P2) 각각은 소스막(101)에 접촉되고, 지지용 절연막(133)의 측벽에 마주하도록 연장된다.
상기의 구조에 따르면, 공통 소스 라인의 제2 부분들(P2)은 제1 부분들(P1)보다 제3 방향(D3)으로 길게 형성된다.
절연물로 형성된 보호막(121) 및 측벽 절연막(151)은 제1 부분들(P1) 각각과 소스막(101) 사이에 배치될 수 있다. 측벽 절연막(151)은 지지용 절연막(133)의 측벽 및 바닥면을 따라 연장될 수 있다.
도 2a 및 도 2c에 도시된 공통 소스 라인(CSL)의 제1 부분들(P1)은 제1 슬릿들(SI1) 내부에 배치되고, 채널막들(CH) 및 게이트 적층체들(GST1 및 GST2)보다 낮게 형성될 수 있다. 공통 소스 라인(CSL)의 제2 부분들(P2)은 제2 슬릿들(SI2) 내부에 배치되고, 채널막들(CH) 및 게이트 적층체들(GST1 및 GST2)보다 높게 형성될 수 있다. 채널막들(CH) 및 게이트 적층체들(GST1 및 GST2)보다 높게 형성된 제2 부분들(P2)은 도 11b 등에 예시된다.
제1 슬릿들(SI1)의 형성 공정은 제2 슬릿들(SI2)의 형성 공정과 구분된다. 보호막(121)은 제1 슬릿들(SI1)의 내부에 잔류되지만, 제2 슬릿들(SI2) 내부에 잔류되지 않는다. 제1 슬릿들(SI1) 각각의 제2 방향(D2) 폭은 제2 슬릿들(SI2) 각각의 제2 방향(D2) 폭과 다를 수 있다. 공통 소스 라인(CSL)은 채널막들(CH) 또는 게이트 적층체들(GST1 및 GST2)을 향하는 측벽을 갖는다.
도 3은 본 발명의 실시 예에 따른 공통 소스 라인을 나타내는 도면이다.
도 3을 참조하면, 공통 소스 라인(CSL)은 제1 방향(D1)을 따라 이격되어 배치된 제1 오목부들(CA1)을 포함하는 상면과, 제1 방향(D1)을 따라 이격되어 배치된 제2 오목부들(CA2)을 포함하는 바닥면을 갖는다. 제2 오목부들(CA2)은 제1 오목부들(CA1)에 중첩된다.
제1 오목부들(CA1) 각각은 도 2c에 도시된 측벽 절연막(151) 및 지지용 절연막(133)으로 채워지고, 제2 오목부들(CA2) 각각은 도 2c에 도시된 보호막(121) 및 측벽 절연막(151)으로 채워질 수 있다.
또한, 본 발명의 실시 예에 따른 공정의 특성 상, 공통 소스 라인(CSL)의 측벽은 제2 방향(D2)을 향하는 요철을 가질 수 있다. 이 때, 공통 소스 라인(CSL)의 측벽에 형성된 요철은 제1 방향(D1)을 따라 교대로 배치될 수 있다. 제1 오목부(CA1)는 공통 소스 라인(CSL)의 상면에 형성될 수 있고, 제2 오목부(CA2)는 공통 소스 라인(CSL)의 하면에 형성될 수 있다. 결과적으로 요철은 공통 소스 라인(CSL)의 측벽, 상면 및 하면에 각각 형성될 수 있다.
도 4 내지 도 11c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 4, 및 도 5a 내지 도 5c는 제1 슬릿들을 형성하는 공정을 설명하기 위한 평면도 및 단면도들이다. 도 4는 평면도이며, 도 5a는 도 4에 도시된 “A-A'”를 따라 절취한 단면도이며, 도 5b는 도 4에 도시된 선 “B-B'”를 따라 절취한 단면도이며, 도 5c는 도 4에 도시된 선 “C-C'”를 따라 절취한 단면도이다.
도 4, 및 도 5a 내지 도 5c를 참조하면, 제1 슬릿들(SI1)에 의해 관통되는 적층체(STA)를 형성한다. 이를 위해, 먼저, 도 5a 내지 도 5c에 도시된 바와 같이, 소스막(101) 상에 제1 물질막들(103) 및 제2 물질막들(105)을 교대로 적층하여 적층체(STA)를 형성한다.
제1 물질막들(103) 및 제2 물질막들(105)은 서로 다른 물질로 형성된다. 제1 물질막들(103)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(105)은 제1 물질막들(103)에 대한 식각 선택비를 갖는 희생용 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(103)은 실리콘 산화막으로 형성되고, 제2 물질막들(105)은 질화막으로 형성될 수 있다. 보다 구체적으로, 제2 물질막들(105)은 실리콘 질화막으로 형성될 수 있다.
이어서, 제1 물질막들(103) 및 제2 물질막들(105)을 식각하여 이들을 관통하는 셀 기둥들(CP)을 형성한다. 셀 기둥들(CP)을 형성하는 단계는, 채널홀들이 형성되도록 제1 물질막들(103) 및 제2 물질막들(105)을 식각하는 단계, 채널홀들의 각각의 표면 상에 다층 메모리막(ML)을 형성하는 단계, 채널홀들 각각의 측벽 상에 다층 메모리막(ML)이 잔류하도록 채널홀들 각각의 바닥에 형성된 다층 메모리막(ML)을 제거하는 단계, 및 다층 메모리막(ML) 상에 채널막(CH)을 형성하는 단계를 포함할 수 있다.
채널홀들을 형성하는 단계는 포토리소그래피 공정을 이용하여 마스크 패턴(미도시)을 적층체(STA) 상부에 형성하는 단계, 마스크 패턴을 식각 베리어로 이용하여 제1 물질막들(103) 및 제2 물질막들(105)을 식각하는 단계, 및 마스크 패턴을 제거하는 단계를 포함할 수 있다.
다층 메모리막(ML)은 채널홀들 각각의 측벽 상에 제1 블로킹 절연막, 데이터 저장막 및 터널 절연막을 순차로 적층하여 형성할 수 있다. 채널막(CH)은 코어 절연막(CO)을 감쌀 수 있다. 코어 절연막(CO) 및 채널막(CH)을 형성하는 단계는 채널홀들 각각의 내부에서 다층 메모리막(ML) 상에 제1 반도체막을 형성하는 단계, 제1 반도체막에 의해 개구된 채널홀들 각각의 중심 영역을 코어 절연막(CO)으로 채우는 단계, 코어 절연막(CO) 상단 일부를 식각하는 단계, 및 코어 절연막(CO)이 식각된 영역을 제2 반도체막으로 채우는 단계를 포함할 수 있다. 제2 반도체막은 제1 반도체막에 접촉되고, 제1 반도체막보다 높은 농도의 불순물을 포함할 수 있다. 제1 반도체막은 불순물이 도핑된 반도체막 또는 불순물이 도핑되지 않은 반도체막일 수 있다. 제1 및 제2 반도체막은 실리콘막을 포함할 수 있다.
이어서, 셀 기둥들(CP)에 의해 관통되는 제1 물질막들(103) 및 제2 물질막들(105)을 식각하여, 제1 물질막들(103) 및 제2 물질막들(105)을 관통하는 제1 슬릿들(SI1)을 형성한다. 제1 슬릿들(SI1)은 소스막(101) 내부로 연장될 수 있다. 제1 슬릿들(SI1)을 형성하기 위한 식각 공정을 위해, 식각 베리어 역할을 하는 마스크 패턴(미도시)이 포토리소그래피 공정을 통해 적층체(STA) 상부에 형성될 수 있다. 마스크 패턴은 제1 슬릿들(SI1) 형성 후 제거될 수 있다.
도 4를 참조하면, 제1 슬릿들(SI1)은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 이격되어 배치될 수 있다. 제1 방향(D1)을 따라 일렬로 배치된 제1 슬릿들(SI1)은 서로 이웃한 셀 기둥 열들 사이에 배치될 수 있다. 제1 슬릿들(SI1)은 다수의 셀 기둥 열들을 사이에 두고 제2 방향(D2)으로 이웃할 수 있다. 제1 슬릿들(SI1)은 제2 방향(D2)으로 지그재그로 배치될 수 있다. 제1 슬릿들(SI1) 각각은 제1 방향(D1)을 따라 연장된 바타입으로 형성될 수 있다.
도 6a 내지 도 6c는 제3 물질막 형성 공정을 설명하기 위한 단면도들이다.
도 6a 내지 도 6c를 참조하면, 적층체(STA)를 관통하는 제1 슬릿들(SI1)의 표면들 상에 보호막(121)을 형성할 수 있다. 보호막(121)은 셀 기둥들(CP)을 덮도록 적층체(STA)의 상면 상으로 연장될 수 있다.
보호막(121)은 후속에서 형성될 제3 물질막(125)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 보호막(121)은 절연물로 형성될 수 있다. 예를 들어, 보호막(121)은 산화막을 포함할 수 있다.
이어서, 보호막(121) 상에 제3 물질막(125)을 형성한다. 제3 물질막(125)은 제1 슬릿들(SI1)을 완전히 채우도록 형성될 수 있다. 제3 물질막(125)은 적층체(STA)의 상면을 덮도록 연장될 수 있다. 제3 물질막(125)은 제1 물질막들(103)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 제3 물질막(125)은 제2 물질막들(105)과 동일한 물질을 포함하거나, 제2 물질막들(105)과 동일한 물질로 형성될 수 있다. 예를 들어, 제3 물질막(125)은 질화물로 형성될 수 있다. 보다 구체적으로, 제3 물질막(125)은 실리콘 질화막을 포함할 수 있다.
도 7a 내지 도 7c는 제3 물질막 식각 공정 및 제4 물질막의 형성 공정을 설명하기 위한 단면도들이다.
도 7a 내지 도 7c를 참조하면, 제1 슬릿들(SI1) 각각의 상단이 개구되도록 제3 물질막(125)의 일부를 식각한다. 이 때, 제3 물질막(125)이 제1 슬릿들(SI1) 각각의 하단을 채우며 잔류할 수 있도록 식각 공정이 제어된다. 제3 물질막(125)을 식각하는 과정에서, 적층체(STA)의 상면을 덮는 보호막(121)이 일부 두께 식각될 수 있다. 제3 물질막(125)을 식각하는 과정에서, 보호막(121)은 제2 물질막들(105)이 노출되지 않도록 보호할 수 있다.
이어서, 제3 물질막(125)이 제거된 영역을 지지용 절연막(133)으로 채운다. 즉, 제1 슬릿들(SI1) 각각의 상단이 완전히 채워지도록 지지용 절연막(133)을 형성한다. 지지용 절연막(133)은 제4 물질막으로 형성된다. 제4 물질막은 적층체(STA)의 상면을 덮도록 연장될 수 있다. 제4 물질막은 제2 물질막들(105) 및 제3 물질막(125)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제4 물질막은 산화막을 포함할 수 있다.
상술한 공정들에 의해, 적층체(STA)는 제1 슬릿들(SI1) 각각을 채우는 제3 물질막(125) 및 제4 물질막(지지용 절연막(133))에 의해 지지될 수 있다.
도 8, 및 도 9a 내지 도 9c는 제2 슬릿들을 형성하는 공정을 설명하기 위한 평면도 및 단면도들이다. 도 8은 평면도이며, 도 9a는 도 8에 도시된 “A-A'”를 따라 절취한 단면도이며, 도 9b는 도 8에 도시된 선 “B-B'”를 따라 절취한 단면도이며, 도 9c는 도 8에 도시된 선 “C-C'”를 따라 절취한 단면도이다.
도 8, 및 도 9a 내지 도 9c를 참조하면, 제1 방향(D1)으로 서로 이웃한 제1 슬릿들(SI1) 사이에 제1 물질막들(103) 및 제2 물질막들(105)을 관통하는 제2 슬릿들(SI2)을 형성한다. 제2 슬릿들(SI2)은 제1 슬릿들(SI1)에 연결된다. 제2 슬릿들(SI2)은 제1 슬릿들(SI1)의 일부에 중첩되도록 연장될 수 있다. 제2 물질막들(105) 및 제3 물질막(125)은 제2 슬릿들(SI2) 각각의 측벽을 통해 노출된다.
제2 슬릿들(SI2)을 형성하는 동안, 제2 슬릿들(SI2)에 중첩된 보호막(121)의 일부, 제3 물질막(125)의 일부 및 제4 물질막(133)의 일부가 제거될 수 있다. 제2 슬릿들(SI2)을 형성하는 공정은 포토리소그래피 공정을 통해 마스크 패턴(미도시)을 적층체(STA) 상부에 형성하는 단계, 마스크 패턴을 식각 베리어로 하여 적층체(STA)를 식각하는 단계, 및 마스크 패턴을 제거하는 단계를 포함할 수 있다.
제1 물질막들(103) 및 제2 물질막들(105)은 제2 슬릿들(SI2)을 통해 다수의 서브 적층체들(STA1 내지 STA4)로 분리될 수 있다.
도 10a 내지 도 10c는 제1 개구부들 및 제2 개구부들 형성하는 공정을 설명하기 위한 단면도들이다.
도 10a 내지 도 10c를 참조하면, 제1 물질막들(103)이 제4 물질막(지지용 절연막(133))에 의해 지지된 상태에서, 제2 슬릿들(SI2)을 통해 제2 물질막들 및 제3 물질막을 제거한다. 이로써, 제2 물질막들이 제거된 영역에 제1 개구부들(OP1)이 형성되고, 제3 물질막이 제거된 제1 슬릿들(SI1) 내부에 제2 개구부들(OP2)이 형성된다.
제1 개구부들(OP1)은 제1 물질막들(103) 사이에 형성되고, 제2 개구부들(OP2)은 지지용 절연막(133) 하부에 형성된다. 제2 물질막들 및 제3 물질막이 동일한 물질로 형성된 경우, 제2 물질막들 및 제3 물질막을 제거하기 위한 식각 공정을 단순화할 수 있다.
제1 개구부들(OP1) 및 제2 개구부들(OP2)을 형성하는 과정에서, 제2 물질막들 및 제3 물질막에 대한 식각 선택비를 갖는 제1 물질막들(103), 보호막(121), 및 제4 물질막(지지용 절연막(133))은 제거되지 않고 잔류한다.
잔류되는 지지용 절연막(133)이 제1 물질막들(103)의 상단을 지지한다. 이로써, 제1 물질막들(103) 및 제1 개구부들(OP1)이 제3 방향(D3) 따라 많은 수로 형성되어 서브 적층체들의 종횡비가 증가하더라도, 지지용 절연막(133)을 통해 서브 적층체들을 지지할 수 있다. 그 결과, 지지용 절연막(133)은 서브 적층체들이 휘어지는 현상을 줄일 수 있다.
제3 물질막 및 제4 물질막을 형성하기 전 형성되고, 제3 물질막이 제거된 후 잔류되는 보호막(121)은 제1 물질막들(103) 사이의 제1 개구부들(OP1)의 형태가 유지될 수 있도록 제1 물질막들(103)을 지지한다. 이로써, 보호막(121)은 제1 개구부들(OP1)을 형성하는 과정에서 제1 물질막들(103)이 휘어지는 현상을 줄일 수 있다.
도 11a 내지 도 11c는 도전 패턴들의 형성 공정 및 공통 소스 라인의 형성 공정을 설명하기 위한 단면도들이다.
도 11a 내지 도 11c를 참조하면, 도 10a 및 도 10b에서 상술한 제1 개구부들(OP1) 각각의 내부에 도전 패턴들(GP1 내지 GPn)을 형성한다. 도전 패턴들(GP1 내지 GPn)을 형성하기 위해, 제1 물질막들(103)이 제4 물질막(지지용 절연막(133))에 의해 지지된 상태에서, 제2 슬릿들(SI2)을 통해 제1 개구부들(OP1) 각각의 내부를 게이트 도전물로 채울 수 있다.
도면에 도시하진 않았으나, 도전 패턴들(GP1 내지 GPn)을 형성하기 전, 도 10a 및 도 10b에 도시된 제1 개구부들(OP1), 제2 개구부들(OP2), 제2 슬릿들(SI2) 및 지지용 절연막(133)의 표면을 따라 제2 블로킹 절연막을 더 형성할 수 있다. 이 경우, 도전 패턴들(GP1 내지 GPn)은 제1 개구부들(OP1)의 제2 블로킹 절연막 상에 형성된다.
도전 패턴들(GP1 내지 GPn)은 폴리 실리콘, 금속, 및 금속 실리사이드막 중 적어도 하나를 포함할 수 있다. 도전 패턴들(GP1 내지 GPn)이 금속을 포함하는 경우, 텅스텐과 같은 저저항 금속을 포함할 수 있다. 도전 패턴들(GP1 내지 GPn)이 금속을 포함하는 경우, 도전 패턴들(GP1 내지 GPn)을 형성하기 전, 베리어 메탈막(미도시)이 도 10a 및 도 10b에 도시된 제1 개구부들(OP1)의 표면을 따라 형성될 수 있다.
도전 패턴들(GP1 내지 GPn)을 형성하는 공정은 제1 슬릿들(SI1) 및 제2 슬릿들(SI2) 내부에 형성된 게이트 도전물을 제거하는 공정을 포함할 수 있다.
도전 패턴들(GP1 내지 GPn)을 형성한 이후, 제2 개구부들(OP2)의 표면 및 제2 슬릿(SI2)의 표면 상에 측벽 절연막(151)을 형성할 수 있다. 측벽 절연막(151)은 지지용 절연막(133)의 상면을 따라 연장될 수 있다.
측벽 절연막(151)을 형성한 이후, 제2 슬릿들(SI2)의 바닥면이 개구되도록 측벽 절연막(151)의 일부를 제거하여 소스막(101)을 노출시킨다.
이어서, 제2 개구부들(OP2) 및 제2 슬릿들(SI2) 내부를 완전히 채우는 공통 소스 라인(CSL)을 형성한다. 공통 소스 라인(CSL)은 도전물로 형성되고, 제2 슬릿들(SI2)의 바닥면 아래에 배치된 소스막(101)에 접촉될 수 있다.
도 11a 및 도 11b에 도시된 제1 물질막들(103)은 도 2a 및 도 2b에서 상술한 층간 절연막들(ILD)에 대응된다.
도 4 내지 도 11b에서는 소스막(101) 상에 형성된 적층체의 제2 물질막들이 희생용 절연물인 경우를 예로 들었으나, 본 발명은 이에 제한되지 않는다.
도 12a 내지 도 13b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 도 12a 내지 도 13b는 소스막 상에 형성된 적층체의 제2 물질막들이 게이트 도전물로 형성된 경우를 예로 든 것이다.
도 12a 및 도 12b는 게이트 적층체들을 분리하는 공정을 설명하기 위한 단면도들이다. 도 12a는 도 1에 도시된 “A-A'”를 따라 절취한 공정 단면도이며, 도 12b는 도 1에 도시된 선 “B-B'”를 따라 절취한 공정 단면도이다. 도 1에 도시된 선 “C-C'”를 따라 절취한 공정 단면도는 도 9c에 도시된 바와 동일하므로 생략되었다.
도 12a 및 도 12b를 참조하면, 제1 물질막들(103) 및 게이트 도전물인 제2 물질막들을 교대로 적층하여 적층체(STA)를 형성한다. 적층체(STA)는 소스막(101) 상에 형성된다. 소스막(101) 및 제1 물질막들(103)은 도 5a 내지 도 5c에 상술한 바와 동일한 물질들로 형성될 수 있다.
이어서, 적층체(STA)를 관통하여 적층체(STA) 하부의 소스막(101)에 접촉된 셀 기둥들(CP)을 형성한다. 셀 기둥들(CP)은 도 5a 내지 도 5c에서 상술한 공정들을 이용하여 형성될 수 있다. 셀 기둥들(CP) 각각은 도 5a 내지 도 5c에서 상술한 바와 동일하게 다층 메모리막(ML), 채널막(CH), 및 코어 절연막(CO)을 포함할 수 있다.
이 후, 도 5a 내지 도 5c에서 상술한 공정들을 이용하여 제1 슬릿들(SI1)을 형성한다. 제1 슬릿들(SI1)의 평면 배치는 도 4에서 상술한 바와 동일하다.
이어서, 도 6a 내지 도 6c에서 상술한 공정들을 이용하여 보호막(121), 제3 물질막(125)을 형성할 수 있다. 이 때, 제1 물질막들(103) 및 게이트 도전물인 제2 물질막들은 제3 물질막(125)에 대한 식각 선택비를 가지므로, 보호막(121)의 형성 공정은 생략될 수 있다. 이 후, 도 7a 내지 도 7c에서 상술한 공정들을 이용하여 제3 물질막(125)을 제1 슬릿들(SI1)의 하단에 잔류시킨다. 이 후, 도 7a 내지 도 7c에서 상술한 공정들을 이용하여 제1 슬릿들(SI1) 각각의 상단을 제4 물질막으로 채운다. 제4 물질막은 지지용 절연막(133)이다.
이어서, 도 8, 및 도 9a 내지 도 9c에서 상술한 공정들을 이용하여 제2 슬릿들(SI2)을 형성한다. 제2 슬릿들(SI2)의 평면 배치는 도 8에서 상술한 바와 동일하다.
적층체(STA)는 제1 슬릿들(SI1) 및 제2 슬릿들(SI2)의 연결에 의해 다수의 게이트 적층체들(GST1 및 GST2)로 분리될 수 있다. 게이트 적층체들(GST1 및 GST2) 각각의 제1 물질막들(103)은 도 2a 및 도 2b에서 상술한 층간 절연막들(ILD)에 대응되고, 제2 물질막들은 도전 패턴들(GP1 내지 GPn)에 대응된다.
게이트 적층체들(GST1 및 GST2)은 제1 슬릿들(SI1) 각각의 하단을 채우는 제3 물질막(125) 및 제1 슬릿들(SI1) 각각의 상단을 채우는 지지용 절연막(133)에 의해 지지될 수 있다. 이에 따라, 게이트 적층체들(GST1 및 GST2)의 종횡비가 증가하더라도, 제3 물질막(125) 및 지지용 절연막(133)에 의해 게이트 적층체들(GST1 및 GST2)의 구조적 안정성이 확보될 수 있다.
도 13a 및 도 13b는 제3 물질막을 제거하는 공정을 설명하기 위한 단면도들이다. 도 13a는 도 1에 도시된 “A-A'”를 따라 절취한 공정 단면도이며, 도 13b는 도 1에 도시된 선 “B-B'”를 따라 절취한 공정 단면도이다. 도 1에 도시된 선 “C-C'”를 따라 절취한 공정 단면도는 도 10c에 도시된 바와 동일하므로 생략되었다.
도 13a 및 도 13b를 참조하면, 제1 물질막들(103), 및 제2 물질막들로 형성된 도전 패턴들(GP1 내지 GPn)이 제4 물질막(지지용 절연막(133))에 의해 지지된 상태에서, 제2 슬릿들(SI2)을 통해 제3 물질막을 제거한다. 이로써, 제3 물질막이 제거된 제1 슬릿들(SI1) 내부에 개구부들(OP)이 형성된다. 개구부들(OP)은 도 10a 내지 도 10c에서 상술한 제2 개구부들에 대응된다. 개구부들(OP)이 형성되더라도 지지용 절연막(133)을 통해 게이트 적층체들(GST1 및 GST2)의 상단을 지지할 수 있다. 이로써, 게이트 적층체들(GST1 및 GST2)이 휘어지는 현상을 줄일 수 있다.
이 후, 도 11a 내지 도 11c에서 상술한 바와 동일한 공정들을 이용하여 측벽 절연막 및 공통 소스 라인을 형성할 수 있다. 측벽 절연막 및 공통 소스 라인의 구조는 도 11a 내지 도 11c에 도시된 바와 동일하게 형성될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 반도체 장치의 게이트 적층체들 및 게이트 적층체들을 분리하는 구조물들의 평면도이다. 특히, 도 14는 게이트 적층체들의 최상면에서 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 연장된 평면을 따라 절취한 평면도를 나타낸 것이다.
도 14를 참조하면, 반도체 장치는 분리 영역들(SA)에 의해 서로 분리된 게이트 적층체들(GST1 내지 GST4)을 포함한다. 분리 영역들(SA) 각각은 도 1에서 상술한 바와 동일한 구조의 제1 슬릿들(SI1) 및 제2 슬릿들(SI2)을 포함한다.
공통 소스 라인(CSL)은 분리 영역들(SA) 각각의 내부를 채울 수 있다. 공통 소스 라인(CSL)은 도 1에서 상술한 바와 동일한 구조로 형성된다.
공통 소스 라인(CSL)은 보호막(221) 또는 측벽 절연막(251)에 의해 게이트 적층체들(GST1 내지 GST4)로부터 이격될 수 있다. 보호막(221) 및 측벽 절연막(251)은 도 1에서 상술한 바와 동일한 구조로 형성된다.
공통 소스 라인(CSL)은 지지용 절연막(233)으로 채워지는 제1 오목부들을 포함할 수 있다.
게이트 적층체들(GST1 내지 GST4) 각각을 관통하는 셀 기둥들(CP)은 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 셀 기둥들(CP)은 게이트 적층체들(GST1 내지 GST4) 각각을 관통하는 제1 그룹(CP_A) 및 제2 그룹(CP_B)으로 구분될 수 있다. 제1 그룹(CP_A)의 셀 기둥들(CP)은 다수의 열들(A1 내지 A4)을 포함할 수 있고, 제2 그룹(CP_B)의 셀 기둥들(CP)은 제1 그룹(CP_A)의 셀 기둥들(CP)에 대칭된 다수의 열들(B1 내지 B4)을 포함할 수 있다. 예를 들어, 도면에 도시된 바와 같이 제1 그룹의 셀 기둥들(CP_A)은 제1 내지 제4 열들(A1 내지 A4)을 포함하고, 제2 그룹의 셀 기둥들(CP_B)은 제1 내지 제4 열들(B1 내지 B4)을 포함할 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 제1 그룹의 셀 기둥들(CP_A)은 4열 이상의 셀 기둥들을 포함할 수 있고, 제2 그룹의 셀 기둥들(CP_B)은 4열 이상의 셀 기둥들을 포함할 수 있다.
게이트 적층체들(GST1 내지 GST4) 각각의 상부 적층체는 드레인 분리 슬릿(DSI)에 의해 관통될 수 있다. 드레인 분리 슬릿(DSI)은 제1 방향(D1)을 따라 연장될 수 있다. 드레인 분리 슬릿(DSI)은 제1 그룹(CP_A)의 셀 기둥들(CP)과 제2 그룹(CP_B)의 셀 기둥들(CP) 사이에 배치된다.
본 발명의 일 실시 예에 따른 반도체 장치는 게이트 적층체들(GST1 내지 GST4) 각각을 관통하는 더미 기둥들(DP)을 더 포함할 수 있다. 더미 기둥들(DP)은 제1 그룹(CP_A)의 셀 기둥들(CP)과 제2 그룹(CP_B)의 셀 기둥들(CP) 사이에 제1 방향(D1)을 따라 일직선 상에 배치될 수 있다. 즉, 더미 기둥들(DP)은 드레인 분리 슬릿(DSI)을 따라 배열되고, 드레인 분리 슬릿(DSI)에 중첩될 수 있다.
도 14에 도시된 셀 기둥들(CP) 및 분리 영역(SA)을 제2 방향(D2)을 따라 절취한 단면은 도 2a 및 도 2b에 도시된 바와 동일하다. 분리 영역(SA)을 제1 방향(D1)을 따라 절취한 단면은 도 2c에 도시된 바와 동일하다.
도 15a 및 도 15b는 도 14에 도시된 선들 “D-D'” 및 “E-E'”를 따라 절취한 단면도들이다.
도 15a 및 도 15b를 참조하면, 게이트 적층체(GST2)는 제3 방향(D3)으로 교대로 적층된 도전 패턴들(GP1 내지 GPn) 및 층간 절연막들(ILD)을 포함한다. 제3 방향(D3)은 제1 및 제2 방향(D1 및 D2)에 수직 교차하는 방향일 수 있다. 게이트 적층체(GST2)는 제1 그룹 및 제2 그룹의 셀 기둥들(CP_A 및 CP_B)과 더미 기둥들(DP)을 감싼다. 더미 기둥들(DP)에 중첩된 드레인 분리 슬릿(DSI)의 깊이는 더미 기둥들(DP)에 중첩되지 않은 드레인 분리 슬릿(DSI)의 깊이와 다를 수 있다.
제1 그룹 및 제2 그룹의 셀 기둥들(CP_A 및 CP_B) 각각은 채널막(CH)을 포함한다. 제1 그룹 및 제2 그룹의 셀 기둥들(CP_A 및 CP_B) 각각은 채널막(CH)을 감싸는 다층 메모리막(ML)을 더 포함할 수 있다. 제1 그룹 및 제2 그룹의 셀 기둥들(CP_A 및 CP_B) 각각은 채널막(CH)으로 둘러싸인 코어 절연막(CO)을 더 포함할 수 있다.
채널막(CH)은 게이트 적층체(GST2) 하부에 배치된 소스막(201)에 접촉된다. 소스막(201)은 반도체 기판일 수 있다. 소스막(201)은 반도체 기판 상에 증착된 소스용 도전막 또는 반도체막일 수 있다. 예를 들어, 소스막(201)은 반도체 기판 상에 증착된 도프트 실리콘막일 수 있다. 소스막(201)은 반도체 기판 표면으로부터 일정 두께로 불순물을 주입하여 형성될 수 있다.
다층 메모리막(ML)은 터널 절연막, 데이터 저장막, 및 제1 블로킹 절연막을 포함할 수 있다. 다층 메모리막(ML)은 채널막(CH)과 게이트 적층체(GST2) 사이의 계면을 따라 연장된다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 데이터 저장막은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 제1 블로킹 절연막은 전하 차단이 가능한 실리콘 산화막으로 형성될 수 있다.
코어 절연막(CO)은 채널막(CH)의 중심 영역을 채우도록 형성될 수 있다.
더미 기둥들(DP)은 제1 그룹 및 제2 그룹의 셀 기둥들(CP_A 및 CP_B) 각각과 동일한 구조로 형성될 수 있다. 더미 기둥들(DP)은 제1 그룹의 셀 기둥들(CP_A)과 제2 그룹의 셀 기둥들(CP_B) 사이에서 게이트 적층체(GST2)를 관통한다.
도전 패턴들(GP1 내지 GPn)은 도 2a 및 도 2b에서 상술한 바와 같이 소스 셀렉트 라인(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL1, DSL2)로 이용될 수 있다.
드레인 분리 슬릿(DSI)은 제1 그룹의 셀 기둥들(CP_A)과 제2 그룹의 셀 기둥들(CP_B) 사이에 배치되고, 더미 기둥들(DP)에 중첩될 수 있다. 드레인 분리 슬릿(DSI)은 게이트 적층체(GST2)의 상부 적층체를 제1 셀렉트 적층체(UST1) 및 제2 셀렉트 적층체(UST2)로 분리한다. 드레인 셀렉트 라인들(DSL1 및 DSL2)은 제1 셀렉트 적층체(UST1)에 포함된 제1 그룹의 드레인 셀렉트 라인들(DSL1)과 제2 셀렉트 적층체(UST2)에 포함된 제2 그룹의 드레인 셀렉트 라인들(DSL2)로 구분될 수 있다. 드레인 분리 슬릿(DSI) 내부는 절연막(271)으로 채워진다.
도 16은 본 발명의 일 실시 예에 따른 반도체 장치의 게이트 적층체들 및 게이트 적층체들을 분리하는 구조물들의 평면도이다. 특히, 도 16은 게이트 적층체들의 최상면에서 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 연장된 평면을 따라 절취한 평면도를 나타낸 것이다.
도 16을 참조하면, 반도체 장치는 분리 영역들(SA)에 의해 서로 분리된 게이트 적층체들(GST1 내지 GST4)을 포함한다. 분리 영역들(SA) 각각은 도 1에서 상술한 바와 동일한 구조로 형성된다. 게이트 적층체들(GST1 내지 GST4) 각각은 셀 기둥들(CP)에 의해 관통된다. 분리 영역들(SA) 각각은 제1 방향(D1)을 따라 교대로 배치된 제1 슬릿들(SI1) 및 제2 슬릿들(SI2)을 포함할 수 있다.
제1 슬릿들(SI1) 및 제2 슬릿들(SI2)은 도 1에서 상술한 바와 동일한 구조로 형성된다.
공통 소스 라인(CSL)은 각각의 분리 영역들(SA) 내부를 채울 수 있다. 공통 소스 라인(CSL)은 제1 방향(D1)을 따라 연장될 수 있다. 공통 소스 라인(CSL)은 제1 슬릿들(SI1) 내부에 배치된 제1 부분들(미도시) 및 제2 슬릿들(SI2) 내부에 배치된 제2 부분들(P2)로 구분될 수 있다. 공통 소스 라인(CSL)의 구조는 도 17a 내지 도 17c를 참조하여 보다 구체적으로 설명한다. 공통 소스 라인(CSL)의 입체적인 구조는 도 3에 도시된 바를 참조한다.
공통 소스 라인(CSL)은 보호막(321) 또는 측벽 절연막(351)에 의해 게이트 적층체들(GST1 내지 GST4)로부터 이격될 수 있다. 보호막(321)은 제1 슬릿들(SI1) 각각의 측벽 상에 형성될 수 있다. 측벽 절연막(351)은 제2 슬릿들(SI2) 각각의 측벽 상에 형성될 수 있다. 측벽 절연막(351)은 제2 블로킹 절연막(343)에 인접하게 배치될 수 있다.
공통 소스 라인(CSL)은 지지용 절연막(333)으로 채워지는 제1 오목부들을 포함할 수 있다. 제1 오목부들은 제1 슬릿들(SI1) 내부에 배치되고, 제1 방향(D1)을 따라 이격되어 배치될 수 있다. 제1 오목부들의 배치는 도 3에서 상술한 바와 동일하다.
측벽 절연막(351)은 공통 소스 라인(CSL)과 지지용 절연막(333) 사이의 경계를 따라 연장될 수 있다. 게이트 적층체들(GST1 내지 GST4) 각각을 관통하는 셀 기둥들(CP)은 도 1에서 상술한 바와 동일한 배치를 가질 수 있다.
분리 영역들(SA) 각각의 연장 방향을 따라 절연 플러그들(LP)이 배치될 수 있다. 절연 플러그들(LP)은 공통 소스 라인(CSL)의 제2 부분(P2)과 그 하부에 배치된 소스막 간의 접촉을 방해하지 않도록 배치된다. 보다 구체적으로, 절연 플러그들(LP)은 제1 슬릿들(SI1)에 중첩된다. 절연 플러그들(LP)과 소스막의 구조는 도 17a 내지 도 17c를 참조하여 보다 구체적으로 설명한다.
도 17a 내지 도 17c는 도 16에 도시된 선들 “F-F'”, “G-G'” 및 “H-H'”를 따라 절취한 단면도들이다. 구체적으로, 도 17a는 도 16에 도시된 “F-F'”를 따라 절취한 단면도이며, 도 17b는 도 16에 도시된 선 “G-G'”를 따라 절취한 단면도이며, 도 17c는 도 16에 도시된 선 “H-H'”를 따라 절취한 단면도이다.
도 17a 및 도 17b를 참조하면, 게이트 적층체들(GST1 및 GST2) 각각은 제3 방향(D3)으로 교대로 적층된 도전 패턴들(GP1 내지 GPn) 및 층간 절연막들(ILD)을 포함한다. 제3 방향(D3)은 제1 및 제2 방향(D1 및 D2)에 수직 교차하는 방향일 수 있다. 게이트 적층체들(GST1 및 GST2) 각각은 셀 기둥들(CP)을 감싼다.
셀 기둥들(CP) 각각은 채널막(CH)을 포함한다. 셀 기둥들(CP) 각각은 채널막(CH)을 감싸는 제1 및 제2 다층 메모리막들(ML1 및 ML2)을 더 포함할 수 있다. 셀 기둥들(CP) 각각은 채널막(CH)으로 둘러싸인 코어 절연막(CO)을 더 포함할 수 있다.
게이트 적층체들(GST1 및 GST2)에 의해 둘러싸이는 채널막들(CH) 각각은 게이트 적층체들(GST1 및 GST2) 하부에 배치된 소스막(301, 341)에 접촉된다. 채널막들(CH) 각각은 소스막(301, 341)의 내부로 연장된다.
소스막(301, 341)은 채널막들(CH)의 측벽들에 접촉된 콘택 소스막(341) 및 콘택 소스막(341) 하부에 배치된 기저 소스막(301)을 포함한다. 콘택 소스막(341) 및 기저 소스막(301)은 금속막 및 도프트 실리콘막 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 콘택 소스막(341) 및 기저 소스막(301)은 도프트 실리콘막으로 형성될 수 있다. 또는 기저 소스막(301)은 금속막 및 도프트 실리콘막의 적층 구조로 형성되고, 콘택 소스막(341)은 도프트 실리콘막으로 형성될 수 있다. 콘택 소스막(341)은 기저 소스막(301)과 게이트 적층체들(GST1, GST2) 사이의 소스 영역을 완전히 매립하도록 형성될 수 있다. 또는 콘택 소스막(341)은 도면에 도시된 바와 같이 채널막들(CH)의 측벽들 및 기저 소스막(301)으로부터 성장되고, 홈부를 포함할 수 있다. 콘택 소스막(341)의 홈부는 적어도 하나의 절연물로 채워질 수 있다. 예를 들어, 콘택 소스막(341)의 홈부는 제2 블로킹 절연막(343) 및 측벽 절연막(351)으로 채워질 수 있다. 또는 콘택 소스막(341)의 홈부에 에어-갭이 정의될 수 있다.
제1 다층 메모리막(ML1)은 채널막들(CH) 각각과 게이트 적층체들(GST1 및 GST2) 각각의 사이에 형성된다. 제2 다층 메모리막(ML2)은 채널막들(CH)과 기저 소스막(301) 사이에 형성된다. 콘택 소스막(341)은 제1 다층 메모리막(ML1) 및 제2 다층 메모리막(ML2) 사이에 배치되고, 제1 다층 메모리막(ML1)과 제2 다층 메모리막(ML2)을 서로 분리시킬 수 있다.
제1 및 제2 다층 메모리막들(ML1, ML2) 각각은 터널 절연막, 데이터 저장막, 및 제1 블로킹 절연막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 데이터 저장막은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 제1 블로킹 절연막은 전하 차단이 가능한 실리콘 산화막으로 형성될 수 있다. 코어 절연막(CO)은 채널막(CH)의 중심 영역을 채우도록 형성될 수 있다.
도전 패턴들(GP1 내지 GPn)은 도 1에서 상술한 바와 같이 소스 셀렉트 라인(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 도전 패턴들(GP1 내지 GPn) 각각은 제2 블로킹 절연막(343)으로 둘러싸일 수 있다.
제2 블로킹 절연막(343)은 공통 소스 라인(CSL)의 제2 부분(P2)에 마주하는 층간 절연막들(ILD) 각각의 측벽을 따라 연장될 수 있다.
콘택 소스막(341)이 홈부를 갖는 경우, 제2 블로킹 절연막(343)은 콘택 소스막(341)의 홈부 표면을 따라 연장될 수 있다. 제2 블로킹 절연막(343)은 제1 블로킹 절연막보다 유전상수가 높을 물질로 형성될 수 있다. 예를 들어, 제2 블로킹 절연막(343)은 금속 산화막을 포함할 수 있으며, 보다 구체적으로 알루미늄 산화막을 포함할 수 있다.
게이트 적층체들(GST1 및 GST2) 각각은 제1 높이(1H')로부터 제2 높이(2H')까지 형성될 수 있다. 분리 영역(SA)은 서로 이웃한 게이트 적층체들(GST1 및 GST2) 사이에 배치된다.
도 17a에 도시된 바와 같이, 분리 영역(SA)의 제1 슬릿(SI1)은 공통 소스 라인(CSL)의 제1 부분(P1) 및 지지용 절연막(333)으로 채워질 수 있다. 공통 소스 라인(CSL)의 제1 부분(P1)은 제1 슬릿(SI1)의 하단을 채운다. 지지용 절연막(333)은 공통 소스 라인(CSL)의 제1 오목부(CA1)로 정의되는 제1 슬릿(SI1)의 상단을 채운다. 지지용 절연막(333)은 반도체 장치를 제조하는 과정에서 지지대 역할을 할 수 있다. 게이트 적층체들(GST1 및 GST2)을 안정적으로 지지하기 위해, 지지용 절연막(333)은 제2 높이(2H')로부터 제1 높이(1H')와 제2 높이(2H') 사이에 배치된 위치까지 연장될 수 있다. 다시 말해, 지지용 절연막(333)은 채널막(CH)의 일부와 마주하는 측벽을 가질 수 있다.
공통 소스 라인(CSL)의 제1 부분(P1) 및 지지용 절연막(333)은 보호막(321) 상에 형성된다. 보호막(321)은 제1 슬릿(SI1)의 측벽 및 바닥면을 따라 연장될 수 있다. 공통 소스 라인(CSL)의 제1 부분(P1)은 측벽 절연막(351)으로 둘러싸일 수 있다. 측벽 절연막(351)은 공통 소스 라인(CSL)의 제1 부분(P1)과 지지용 절연막(333) 사이 및 공통 소스 라인(CSL)의 제1 부분(P1)과 보호막(321) 사이로 연장될 수 있다. 제2 블로킹 절연막(343)은 공통 소스 라인(CSL)의 제1 부분(P1)을 감쌀 수 있다. 이 경우, 제2 블로킹 절연막(343)은 측벽 절연막(351)의 외벽을 감쌀 수 있다.
보호막(321)은 공통 소스 라인(CSL)의 제1 부분(P1) 아래에서 콘택 소스막(341)을 관통하도록 연장될 수 있다. 콘택 소스막(341)은 후술될 제2 소스홀들(307B)에 의해 관통되고, 제2 소스홀들(307B)은 기저 소스막(301) 내부로 연장될 수 있다. 제2 소스홀들(307B) 각각은 보호막(321)으로 채워질 수 있다. 이하, 제2 소스홀들(307B) 각각을 채우는 보호막(321)의 일부를 절연 플러그 (LP)로 지칭한다. 절연 플러그(LP)는 제1 오목부(CA1) 및 공통 소스 라인(CSL)의 제1 부분(P1)에 중첩될 수 있다. 절연 플러그(LP)는 콘택 소스막(341)을 관통한다. 절연 플러그(LP)는 기저 소스막(301) 내부로 연장될 수 있다.
도 17b에 도시된 바와 같이, 분리 영역(SA)의 제2 슬릿(SI2)은 공통 소스 라인(CSL)의 제2 부분(P2)으로 채워질 수 있다. 공통 소스 라인(CSL)의 제2 부분(P2)은 제3 방향(D3)을 따라 제1 부분(P1)보다 길게 연장된다. 보다 구체적으로, 공통 소스 라인(CSL)의 제2 부분(P2)은 제2 슬릿(SI2)의 바닥면으로부터 제2 높이(2H')까지 연장될 수 있다. 도면에 도시되진 않았으나, 공통 소스 라인(CSL)은 제2 높이(2H)보다 높게 연장될 수 있다.
측벽 절연막(351)은 제2 슬릿(SI2)의 측벽을 따라 연장될 수 있다. 공통 소스 라인(CSL)의 제2 부분(P2)은 측벽 절연막(351)에 의해 게이트 적층체들(GST1 및 GST2)로부터 절연될 수 있다. 공통 소스 라인(CSL)의 제2 부분(P2)의 바닥면은 콘택 소스막(341)에 접촉된다.
도 17c를 참조하면, 분리 영역(SA)은 제1 방향(D1)을 따라 교대로 배치된 제1 부분들(P1) 및 제2 부분들(P2)을 포함하는 공통 소스 라인(CSL)으로 채워진다. 공통 소스 라인(CSL)의 제1 부분들(P1) 각각은 소스막(301, 341)과 지지용 절연막(333) 사이에 배치되고, 소스막(301, 341)으로부터 이격된다. 공통 소스 라인(CSL)의 제2 부분들(P2) 각각은 소스막 중 콘택 소스막(341)에 접촉되고, 지지용 절연막(333)의 측벽에 마주하도록 연장된다.
지지용 절연막(333)은 제1 오목부들(CA1) 각각을 채우고, 제2 블로킹 절연막(343) 및 측벽 절연막(351)으로 둘러싸일 수 있다.
절연 플러그들(LP)은 제2 부분들(P2)이 콘택 소스막(341)에 접촉되는 것을 방해하지 않도록, 제1 오목부들(CA1) 및 제1 부분들(P1)에 중첩된다. 절연 플러그들(LP)은 콘택 소스막(341)을 관통할 수 있다. 절연 플러그들(LP)은 도 17a에서 상술한 바와 같이, 보호막(321)의 일부이다. 분리 영역(SA) 내부의 보호막(321)은 제2 블로킹 절연막(343) 및 측벽 절연막(351)으로 둘러싸일 수 있다.
상기의 구조에 따르면, 공통 소스 라인의 제1 부분들(P1)은 제2 부분들(P2)보다 제3 방향(D3)으로 짧게 형성된다.
절연물로 형성된 제2 블로킹 절연막(343), 보호막(321) 및 측벽 절연막(351)은 제1 부분들(P1) 각각과 소스막(301, 341) 사이에 배치될 수 있다.
도 18a 내지 도 25c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 및 도 25a는 도 18에 도시된 “F-F'”를 따라 절취한 공정 단면도들이며, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 24b, 및 도 25b는 도 18에 도시된 “G-G'”를 따라 절취한 공정 단면도들이며, 도 18c, 도 19c, 도 20c, 도 21c, 도 22c, 도 23c, 도 24c, 및 도 25c는 도 18에 도시된 “H-H'”를 따라 절취한 공정 단면도들이다.
도 18a 내지 도 18c는 소스 적층체를 형성하는 단계, 희생 기둥들을 형성하는 단계, 적층체를 형성하는 단계, 및 관통홀들을 형성하는 단계를 설명하기 위한 단면도들이다.
도 18a 내지 도 18c를 참조하면, 소스 적층체(SRT)를 형성하는 단계는 기저 소스막(301)을 형성하는 단계 및 기저 소스막(301) 상에 희생 소스막(305)을 형성하는 단계를 포함한다. 희생 소스막(305)을 형성하기 전, 기저 소스막(301) 상에 소스 보호막(303)을 더 형성할 수 있다. 기저 소스막(301)은 도전막으로 형성될 수 있다. 희생 소스막(305)은 적층체(STA)를 구성하는 제1 물질막들(313) 및 제2 물질막들(315)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 희생 소스막(305)은 실리콘막으로 형성될 수 있다. 소스 보호막(303)은 희생 소스막(305)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 소스 보호막(303)은 산화막을 포함할 수 있다.
소스 적층체(SRT)를 형성한 후, 소스 적층체(SRT)를 식각하여 제1 소스홀들(307A) 및 제2 소스홀들(307B)을 형성한다. 제1 소스홀들(307A) 및 제2 소스홀들(307B)은 희생 소스막(305)을 관통하고 기저 소스막(301) 내부로 연장될 수 있다. 제1 소스홀들(307A) 및 제2 소스홀들(307B)을 형성하기 위한 식각 공정은, 마스크 패턴(미도시)을 포토리소그래피 공정을 통해 소스 적층체(SRT) 상부에 형성하는 단계, 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 소스 적층체(SRT)를 식각하는 단계 및 마스크 패턴을 제거하는 단계를 포함할 수 있다. 제1 소스홀들(307A)의 위치는 후속에서 형성될 관통홀들(H)의 위치에 맞추어 설계된다. 보다 구체적으로, 제1 소스홀들(307A)은 관통홀들(H)에 중첩되는 위치에 형성된다. 제2 소스홀들(307B)의 위치는 후속에서 형성될 제1 슬릿들의 위치를 고려하여 설계된다. 보다 구체적으로, 제2 소스홀들(307B)은 제1 슬릿들에 중첩되는 위치에 형성된다.
이어서, 제1 소스홀들(307A)을 채우는 제1 희생 기둥들(309A) 및 제2 소스홀들(307B)을 채우는 제2 희생 기둥들(309B)을 형성한다. 제1 희생 기둥들(309A) 및 제2 희생 기둥들(309B)을 형성하는 단계는 제1 소스홀들(307A) 및 제2 소스홀들(307B)이 완전히 채워지도록 소스 적층체(SRT) 상에 희생막을 형성하는 단계 및 소스 적층체(SRT)의 상면이 노출되도록 희생막을 평탄화하는 단계를 포함할 수 있다. 희생막은 기저 소스막(301), 소스 보호막(303), 및 희생 소스막(305)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 희생막은 티타늄 질화막으로 형성될 수 있다.
이 후, 교대로 적층된 제1 물질막들(313) 및 제2 물질막들(315)을 포함하는 적층체(STA)를 형성한다. 제1 물질막들(313) 및 제2 물질막들(315)은 도 5a 내지 도 5c에서 상술한 제1 물질막들 및 제2 물질막들 또는 도 12a 및 도 12b에서 상술한 제1 물질막들 및 제2 물질막들과 동일한 물질들로 형성될 수 있다. 이하, 설명의 편의를 위해, 제1 물질막들(313) 및 제2 물질막들(315)이 도 5a 내지 도 5c에서 상술한 바와 같이 층간 절연막들 및 희생용 물질막들로 형성된 경우를 예로 들어 설명한다.
이어서, 제1 물질막들(313) 및 제2 물질막들(315)을 식각하여 관통홀들(H)을 형성한다. 관통홀들(H)은 적층체(STA)를 관통하여 제1 희생 기둥들(309A)을 노출한다. 관통홀들(H)을 형성하는 공정은, 마스크 패턴(미도시)을 포토리소그래피 공정을 통해 적층체(STA) 상부에 형성하는 단계, 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 적층체(STA)를 식각하는 단계 및 마스크 패턴을 제거하는 단계를 포함할 수 있다.
도 19a 내지 도 19c는 예비 셀 기둥들을 형성하는 단계와 제1 슬릿들을 형성하는 단계를 설명하기 위한 단면도들이다.
도 19a 내지 도 19c를 참조하면, 관통홀들에 의해 노출된 제1 희생 기둥들을 제거한다. 이로써, 관통홀들과 제1 소스홀들이 연결되어 정의되는 채널홀들이 개구된다. 이어서, 채널홀들 내부에 예비 셀 기둥들(PCP)을 형성한다.
예비 셀 기둥들(PCP)을 형성하는 단계는, 채널홀들의 각각의 표면을 따라 다층 메모리막(ML)을 형성하는 단계 및 다층 메모리막(ML) 상에 채널막(CH)을 형성하는 단계를 포함할 수 있다. 다층 메모리막(ML) 및 채널막(CH)은 채널홀들 각각의 측벽 및 바닥면을 따라 연장된다. 다층 메모리막(ML)은 제1 블로킹 절연막, 데이터 저장막 및 터널 절연막을 순차로 적층하여 형성할 수 있다. 채널막(CH)은 코어 절연막(CO)을 감쌀 수 있다. 코어 절연막(CO)을 감싸는 채널막(CH)을 형성하기 위해, 채널홀들 각각의 내부에서 다층 메모리막(ML) 상에 제1 반도체막을 형성하는 단계, 제1 반도체막에 의해 개구된 채널홀들 각각의 중심 영역을 코어 절연막(CO)으로 채우는 단계, 코어 절연막(CO) 상단 일부를 식각하는 단계, 및 코어 절연막(CO)이 식각된 영역을 제2 반도체막으로 채우는 단계를 포함할 수 있다. 제2 반도체막은 제1 반도체막에 접촉되고, 제1 반도체막보다 높은 농도의 불순물을 포함할 수 있다. 제1 반도체막은 불순물이 도핑된 반도체막 또는 불순물이 도핑되지 않은 반도체막일 수 있다. 제1 및 제2 반도체막은 실리콘막을 포함할 수 있다.
이어서, 제1 물질막들(313) 및 제2 물질막들(315)을 관통하는 제1 슬릿들(SI1)을 형성한다. 제1 슬릿들(SI1)은 제2 희생 기둥들(309B)에 중첩된다. 제2 희생 기둥들(309B)은 제1 슬릿들(SI1)에 의해 노출될 수 있다. 제1 슬릿들(SI1)을 형성하는 공정은, 포토리소그래피 공정을 통해 마스크 패턴(미도시)을 적층체(STA) 상부에 형성하는 단계, 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 적층체(STA)를 식각하는 단계, 및 마스크 패턴을 제거하는 단계를 포함할 수 있다. 제1 슬릿들(SI1)은 도 16에서 상술한 바와 같이 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 이격되어 배치될 수 있다.
도 20a 내지 도 20c는 제1 슬릿들 및 제2 소스홀들 내부를 매립하는 물질막들을 형성하는 단계를 설명하기 위한 단면도들이다.
도 20a 내지 도 20c를 참조하면, 제1 슬릿들(SI1)의 표면들 상에 보호막(321)을 형성할 수 있다. 보호막(321)은 예비 셀 기둥들(PCP)을 덮도록 적층체(STA)의 상면 상으로 연장될 수 있다. 보호막(321)은 제2 소스홀들(307B) 내부를 채우도록 연장될 수 있다.
보호막(321)의 형성 공정은 제2 소스홀들(307B)이 개구되도록 제1 슬릿들(SI1)을 통해 제2 소스홀들(307B) 내부의 제2 희생 기둥들을 제거하는 단계, 및 제2 소스홀들(307B) 내부가 채워지도록 보호막(321)을 증착하는 단계를 포함할 수 있다. 제2 소스홀들(307B) 내부의 보호막(321)은 절연 플러그들(LP)로 정의한다.
보호막(321)은 후속에서 형성될 제3 물질막(325)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 보호막(321)은 절연물로 형성될 수 있다. 예를 들어, 보호막(321)은 산화막을 포함할 수 있다.
이어서, 보호막(321) 상에 제3 물질막(325)을 형성한다. 제3 물질막(325)은 제1 슬릿들(SI1) 각각의 하단을 채우도록 형성될 수 있다. 제1 슬릿들(SI1) 각각의 하단을 채우는 제3 물질막(325)은 도 6a 내지 도 6c에서 상술한 공정 및 도 7a 내지 도 7c에서 상술한 공정을 이용하여 형성될 수 있다.
이 후, 제1 슬릿들(SI1) 각각의 상단을 채우는 지지용 절연막(333)을 형성한다. 지지용 절연막(333)의 형성 공정은 도 7a 내지 도 7c에서 상술한 제4 물질막 형성 공정과 동일하다.
적층체(STA)는 제1 슬릿들(SI1) 각각을 채우는 제3 물질막(325) 및 제4 물질막(지지용 절연막(333))에 의해 지지될 수 있다.
도 21a 내지 도 21c는 제2 슬릿들을 형성하는 단계를 설명하기 위한 단면도들이다.
도 21a 내지 도 21c를 참조하면, 제1 물질막들(313) 및 제2 물질막들(315)을 관통하는 제2 슬릿들(SI2)을 형성한다. 제2 슬릿들(SI2)은 도 16에서 상술한 바와 같이 제1 방향(D1)으로 서로 이웃한 제1 슬릿들(SI1) 사이에 배치된다. 제2 슬릿들(SI2)은 제1 슬릿들(SI1)에 연결된다. 제2 물질막들(315) 및 제3 물질막(325)은 제2 슬릿들(SI2) 각각의 측벽을 통해 노출된다.
제2 슬릿들(SI2)을 형성하기 위한 식각 공정은 도 9a 내지 도 9c에서 상술한 바와 동일하다.
도 22a 내지 도 22c는 소스 영역을 개구하는 단계를 설명하기 위한 단면도들이다.
도 22a 내지 도 22c를 참조하면, 절연 플러그들(LP)에 의해 적층체(STA)가 지지되는 상태에서, 제2 슬릿들(SI2)을 통해 희생 소스막을 제거한다. 이로써, 채널막(CH)의 측벽상에 형성된 다층 메모리막의 일부가 노출될 수 있으며, 소스 영역(SR)의 일부가 개구될 수 있다. 희생 소스막의 제거로 노출된 다층 메모리막의 일부를 제2 슬릿들(SI2)을 통해 제거한다. 이로써, 소스 영역(SR)을 통해 채널막(CH)의 측벽이 노출된다. 소스 영역(SR)은 다층 메모리막을 제1 다층 메모리막(ML1) 및 제2 다층 메모리막(ML2)으로 분리한다. 이로써, 제1 다층 메모리막(ML1), 제2 다층 메모리막(ML2), 채널막(CH) 및 코어 절연막(CO)을 포함하는 셀 기둥(CP)이 정의된다.
상기에서 희생 소스막이 제거되는 동안, 소스 보호막은 기저 소스막(301)이 손실되는 것을 방지할 수 있다. 소스 보호막은 다층 메모리막을 제거하기 위한 식각 공정을 통해 제거될 수 있다. 소스 보호막은 기저 소스막(301)이 노출되도록 완전히 제거될 수 있다.
소스 영역(SR)은 적층체(STA)와 기저 소스막(301) 사이에 정의되고, 채널막(CH)의 측벽 및 기저 소스막(301)의 상면을 노출한다.
도 23a 내지 도 23c는 콘택 소스막을 형성하는 공정을 설명하기 위한 단면도들이다.
도 23a 내지 도 23c를 참조하면, 적층체(STA)와 기저 소스막(301) 사이에서 개구된 소스 영역 내부에 제2 슬릿들(SI2)을 통해 콘택 소스막(341)을 형성한다. 콘택 소스막(341)은 기저 소스막(301) 및 채널막(CH)의 측벽에 접촉된다.
콘택 소스막(341)은 기저 소스막(301) 및 채널막(CH)을 시드로 이용한 성장 방식을 이용하여 형성되거나, 도포방식으로 콘택 소스막(341)용 도전막을 도포하여 형성될 수 있다.
콘택 소스막(341)은 적층체(STA)와 기저 소스막(301) 사이의 소스 영역을 완전히 채우도록 형성될 수 있다. 콘택 소스막(341)은 도면에 도시된 바와 같이 기저 소스막(301)의 상면 및 채널막(CH)의 측벽으로부터 일정 두께를 갖도록 형성되고, 표면에 홈부(CA3)를 갖도록 형성될 수 있다.
상술한, 소스 적층체 형성 공정, 제1 및 제2 소스홀들의 형성 공정, 제1 희생 기둥들 및 제2 희생 기둥들(309B)의 형성 공정, 소스 영역을 개구하는 공정 및 콘택 소스막(341)을 형성하는 공정을 순차로 실시함으로써, 채널막(CH)에 접촉된 소스막을 형성할 수 있다. 콘택 소스막(341)을 형성하는 단계 이전, 소스 영역에 의해 채널막(CH)의 측벽이 노출되므로, 콘택 소스막(341)은 소스 영역에 의해 노출된 채널막(CH)의 측벽에 접촉될 수 있다.
도 24a 내지 도 24c는 제1 개구부들 및 제2 개구부들 형성하는 공정을 설명하기 위한 단면도들이다.
도 24a 내지 도 24c를 참조하면, 제1 물질막들(313)이 제4 물질막(지지용 절연막(333))에 의해 지지된 상태에서, 제2 슬릿들(SI2)을 통해 제2 물질막들 및 제3 물질막을 제거한다. 이로써, 제2 물질막들이 제거된 영역에 제1 개구부들(OP1)이 형성되고, 제3 물질막이 제거된 제1 슬릿들(SI1) 내부에 제2 개구부들(OP2)이 형성된다. 제1 개구부들(OP1) 및 제2 개구부들(OP2)의 형성 공정은 도 10a 내지 도 10c에서 상술한 바와 동일하다.
도 25a 내지 도 25c는 도전 패턴들의 형성 공정 및 공통 소스 라인의 형성 공정을 설명하기 위한 단면도들이다.
도 25a 내지 도 25c를 참조하면, 도 24a 및 도 24b에서 상술한 제1 개구부들(OP1) 각각의 내부에 도전 패턴들(GP1 내지 GPn)을 형성한다. 도전 패턴들(GP1 내지 GPn)을 형성하기 위해 제1 물질막들(313)이 제4 물질막(지지용 절연막(333))에 의해 지지된 상태에서, 제2 슬릿들(SI2)을 통해 제1 개구부들(OP1) 각각의 내부를 게이트 도전물로 채울 수 있다.
도전 패턴들(GP1 내지 GPn)을 형성하기 전, 도 24a 및 도 24b에 도시된 제1 개구부들(OP1)의 표면을 따라 제2 블로킹 절연막(343)을 더 형성할 수 있다. 이 경우, 도전 패턴들(GP1 내지 GPn)은 제2 블로킹 절연막(343) 상에 형성된다. 제2 블로킹 절연막(343)은 제2 슬릿들(SI2)의 표면들, 지지용 절연막(333)의 상면, 절연 플러그들(LP) 각각의 표면, 콘택 소스막(341)의 표면, 및 제2 개구부들(OP2)의 표면을 따라 연장될 수 있다.
도전 패턴들(GP1 내지 GPn)은 도 11a 내지 도 11c에서 상술한 공정들을 이용하여 형성될 수 있다.
도전 패턴들(GP1 내지 GPn)을 형성한 이후, 제2 개구부들(OP2)의 표면 및 제2 슬릿(SI2)의 표면 상에 측벽 절연막(351)을 형성할 수 있다. 측벽 절연막(351)은 지지용 절연막(333)의 상면을 따라 연장될 수 있다. 측벽 절연막(351)은 제2 블로킹 절연막(343) 상에 형성될 수 있다. 도 24a 및 도 24b에 도시된 바와 같이 콘택 소스막(341)의 표면에 홈부(CA3)가 정의된 경우, 측벽 절연막(351)은 콘택 소스막(341)의 홈부(CA3)를 완전히 채우도록 형성될 수 있다.측벽 절연막(351)을 형성한 이후, 제2 슬릿들(SI2)의 바닥면이 개구되도록 측벽 절연막(351)의 일부 및 제2 블로킹 절연막(343)의 일부를 제거하여 콘택 소스막(341)을 노출시킨다.
이어서, 제2 개구부들(OP2) 및 제2 슬릿들(SI2) 내부를 완전히 채우는 공통 소스 라인(CSL)을 형성한다. 공통 소스 라인(CSL)은 도전물로 형성되고, 제2 슬릿들(SI2)의 바닥면을 통해 적층체 하부에 배치된 소스막, 특히 콘택 소스막(341)에 접촉될 수 있다.
도 25a 및 도 25b에 도시된 제1 물질막들(313)은 도 16에서 상술한 층간 절연막들(ILD)에 대응된다.
도 26 및 도 27은 본 발명의 실시 예들을 변형하여 적용한 다양한 예들을 나타내는 평면도들이다. 특히, 도 26 및 도 27은 게이트 적층체들의 최상면에서 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 연장된 평면을 따라 절취한 평면도를 나타낸 것이다.
도 26 및 도 27을 참조하면, 반도체 장치는 분리 영역들(SA)에 의해 서로 분리된 게이트 적층체들(GST1 내지 GST4)을 포함한다. 게이트 적층체들(GST1 내지 GST4) 각각은 셀 기둥들(CP)에 의해 관통된다. 분리 영역들(SA) 각각은 제1 방향(D1)을 따라 교대로 배치된 제1 슬릿들(SI1) 및 제2 슬릿들(SI2)을 포함할 수 있다.
제1 슬릿들(SI1) 및 제2 슬릿들(SI2)은 도 1에서 상술한 바와 동일한 구조로 형성된다.
공통 소스 라인(CSL)은 도 16에서 상술한 바와 동일한 구조로 형성된다.
공통 소스 라인(CSL)은 보호막(321) 또는 측벽 절연막(351)에 의해 게이트 적층체들(GST1 내지 GST4)로부터 이격될 수 있다. 보호막(321)은 제1 슬릿들(SI1) 각각의 측벽 상에 형성될 수 있다. 측벽 절연막(351)은 제2 슬릿들(SI2) 각각의 측벽 상에 형성될 수 있다. 측벽 절연막(351)은 제2 블로킹 절연막(343)에 인접하게 배치될 수 있다.
공통 소스 라인(CSL)은 지지용 절연막(333)으로 채워지는 제1 오목부들을 포함할 수 있다. 제1 오목부들은 제1 슬릿들(SI1) 내부에 배치되고, 제1 방향(D1)을 따라 이격되어 배치될 수 있다. 제1 오목부들의 배치는 도 3에서 상술한 바와 동일하다.
측벽 절연막(351)은 공통 소스 라인(CSL)과 지지용 절연막(333) 사이의 경계를 따라 연장될 수 있다. 게이트 적층체들(GST1 내지 GST4) 각각을 관통하는 셀 기둥들(CP)은 도 1에서 상술한 바와 동일한 배치를 가질 수 있다.
분리 영역들(SA) 각각의 연장 방향을 따라 절연 플러그들(LP)이 배치될 수 있다. 절연 플러그들(LP)은 도 16에서 상술한 바와 같이 제1 슬릿들(SI1)에 중첩된다.
도 26을 참조하면, 절연 플러그들(LP)은 타원형으로 형성될 수 있다. 이외에도, 절연 플러그들(LP)의 횡단면 형상은 다양한 구조로 형성될 수 있다.
도 27을 참조하면, 셀 기둥들(CP)은 게이트 적층체들(GST1 내지 GST4) 각각을 관통하는 제1 그룹(CP_A) 및 제2 그룹(CP_B)으로 구분될 수 있다. 제1 그룹(CP_A)의 셀 기둥들(CP)은 다수의 열들(A1 내지 A4)을 포함할 수 있고, 제2 그룹(CP_B)의 셀 기둥들(CP)은 제1 그룹(CP_A)의 셀 기둥들(CP)에 대칭된 다수의 열들(B1 내지 B4)을 포함할 수 있다.
게이트 적층체들(GST1 내지 GST4) 각각의 상부 적층체는 드레인 분리 슬릿(DSI)에 의해 관통될 수 있다. 드레인 분리 슬릿(DSI)은 제1 방향(D1)을 따라 연장될 수 있다. 드레인 분리 슬릿(DSI)은 제1 그룹(CP_A)의 셀 기둥들(CP)과 제2 그룹(CP_B)의 셀 기둥들(CP) 사이에 배치된다.
본 발명의 일 실시 예에 따른 반도체 장치는 게이트 적층체들(GST1 내지 GST4) 각각을 관통하는 더미 기둥들(DP)을 더 포함할 수 있다. 더미 기둥들(DP)은 제1 그룹(CP_A)의 셀 기둥들(CP)과 제2 그룹(CP_B)의 셀 기둥들(CP) 사이에 제1 방향(D1)을 따라 일직선 상에 배치될 수 있다. 즉, 더미 기둥들(DP)은 드레인 분리 슬릿(DSI)을 따라 배열되고, 드레인 분리 슬릿(DSI)에 중첩될 수 있다.
도 26 및 도 27에 도시된 셀 기둥들(CP) 및 분리 영역(SA)을 제2 방향(D2)을 따라 절취한 단면은 도 17a 및 도 17b에 도시된 바와 동일하다. 분리 영역(SA)을 제1 방향(D1)을 따라 절취한 단면은 도 17c에 도시된 바와 동일하다.
도 1 내지 도 27은 제1 슬릿들 및 제2 슬릿들 내부에 소스막에 접촉된 공통 소스 라인이 배치되고, 셀 기둥들이 스트레이트 타입의 채널막을 포함한 경우를 예로 들어 도시한 것이다. 그러나, 본 발명은 이에 제한되지 않는다. 예를 들어, 본 발명은 셀 기둥들 각각이 U자 또는 W자 등 다양한 형태의 채널막을 포함한 구조에 적용될 수 있다. 이 경우, 제1 슬릿들 및 제2 슬릿들 내부는 절연물들로만 채워질 수 있다.
도 28은 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
메모리 소자(1120)는 도 1 내지 도 3에 도시된 구조, 도 14에 도시된 구조, 도 15a 내지 도 15b에 도시된 구조, 도 16에 도시된 구조, 도 17a 내지 도 17c에 도시된 구조, 또는 도 26 및 도 27에 도시된 구조들 중 적어도 어느 하나를 포함할 수 있다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 본 발명의 실시 예에 따르면, 칩 사이즈 증가없이 칩을 구성하는 도전 패턴들의 저항을 감소시킬 수 있으며, 서로 다른 도전 패턴들 사이의 브릿지 불량을 개선할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 29는 도 28을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 29를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 28을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
CH: 채널막 GST1 내지 GST4: 게이트 적층체
SA: 분리 영역 CSL: 공통 소스 라인
SI1: 제1 슬릿 SI2: 제2 슬릿
P1: 제1 부분 P2: 제2 부분
CA1: 제1 오목부 CA2: 제2 오목부
133, 233, 333: 지지용 절연막(제4 물질막)
101: 소스막 301: 기저 소스막
341: 콘택 소스막 303: 희생 소스막
121, 221, 321: 보호막 151, 251, 351: 측벽 절연막
UST1: 제1 셀렉트 적층체 UST2: 제2 셀렉트 적층체
DSI: 드레인 분리 슬릿 DP: 더미 기둥
103, 313: 제1 물질막 105, 315: 제2 물질막
125, 325: 제3 물질막
GP1 내지 GPn: 도전 패턴(게이트 도전물)

Claims (29)

  1. 채널막들을 감싸는 게이트 적층체들;
    서로 이웃한 상기 게이트 적층체들 사이의 분리 영역을 채우고, 제1 오목부들을 포함한 상면을 갖는 공통 소스 라인; 및
    상기 제1 오목부들을 채우고, 상기 공통 소스 라인의 개재없이 상기 게이트 적층체들의 측벽의 일부와 마주하는 측벽을 갖는 지지용 절연막을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 분리 영역 및 상기 공통 소스 라인은 제1 방향을 따라 연장된 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제1 오목부들은 상기 제1 방향을 따라 이격되어 배열된 반도체 장치.
  4. 제 2 항에 있어서,
    상기 분리 영역은, 상기 제1 방향을 따라 교대로 배치되고 서로 연결된 제1 슬릿들 및 제2 슬릿들을 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 공통 소스 라인은,
    상기 제1 슬릿들 내부에서 상기 지지용 절연막 하부에 배치된 제1 부분들; 및
    상기 제2 슬릿들 내부에 배치되고, 상기 제1 부분들보다 길게 연장된 제2 부분들을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 공통 소스 라인은 상기 제1 오목부들에 중첩된 제2 오목부들을 포함한 바닥면을 갖는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 채널막들에 접촉되도록 상기 게이트 적층체 하부에 배치된 소스막을 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 공통 소스 라인은
    상기 소스막과 상기 지지용 절연막 사이에 배치되고, 상기 소스막으로부터 이격된 제1 부분; 및
    상기 소스막에 접촉되고, 상기 지지용 절연막의 상기 측벽에 마주하도록 연장된 제2 부분을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제1 부분과 상기 소스막 사이에 배치된 적어도 하나의 절연막을 더 포함하는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 채널막들 각각은 상기 소스막의 내부로 연장되고,
    상기 소스막은 상기 채널막들의 측벽들에 접촉된 콘택 소스막; 및 상기 콘택 소스막 하부에 배치된 기저 소스막을 포함하고,
    상기 콘택 소스막을 관통하고, 상기 제1 오목부들에 중첩된 절연 플러그들을 더 포함하는 반도체 장치.
  11. 제1 방향을 따라 연장되고, 상기 제1 방향에 교차되는 제2 방향으로 서로 이격된 게이트 적층체들; 및
    상기 게이트 적층체들에 접하고 요철을 포함하는 측벽들을 갖고, 상기 게이트 적층체들 사이에 배치된 공통 소스 라인을 포함하고,
    상기 요철은 상기 제1 방향을 따라 이격되어 배치된 오목부들에 의해 정의되는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 공통 소스 라인의 상면에 상기 제1 방향을 따라 서로 이격되어 배치된 제1 오목부들이 형성된 반도체 장치.
  13. 제 11 항에 있어서,
    상기 공통 소스 라인의 바닥면에 상기 제1 방향을 따라 서로 이격되어 배치된 제2 오목부들이 형성된 반도체 장치.
  14. 제 11 항에 있어서,
    상기 게이트 적층체들 사이에서 상기 제1 방향을 따라 이격되어 배치되고, 하부가 상기 공통 소스 라인으로 채워지는 제1 슬릿들; 및
    상기 제1 슬릿들의 상부를 채우도록 상기 공통 소스 라인 상에 배치된 지지용 절연막을 더 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 게이트 적층체들 사이에서 상기 제1 슬릿들 사이에 연결되고, 상기 공통 소스 라인으로 채워지는 제2 슬릿들을 더 포함하는 반도체 장치.
  16. 제 11 항에 있어서,
    상기 게이트 적층체들 각각은 채널막을 감싸도록 형성되고,
    상기 공통 소스 라인의 일부는 상기 게이트 적층체들 및 상기 채널막보다 높게 형성되고,
    상기 공통 소스 라인의 나머지 일부는 상기 게이트 적층체들 및 상기 채널막들보다 낮게 형성된 반도체 장치.
  17. 제1 방향을 따라 연장되고, 상기 제1 방향에 교차되는 제2 방향으로 서로 이격된 게이트 적층체들; 및
    상기 게이트 적층체들 사이에 배치되고, 상기 게이트 적층체들을 향하는 측벽들을 갖는 공통 소스 라인을 포함하고,
    상기 공통 소스 라인의 상기 측벽들, 하면 및 상면에 각각 요철이 형성되고,
    상기 요철은 상기 제1 방향을 따라 이격되어 배치된 오목부들에 의해 정의되는 반도체 장치.
  18. 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층체를 형성하는 단계;
    상기 적층체를 관통하고 제1 방향으로 이격되어 배치된 제1 슬릿들을 형성하는 단계;
    상기 제1 슬릿들 각각의 하단을 제3 물질막으로 채우는 단계;
    상기 제1 슬릿들 각각의 상단을 제4 물질막으로 채우는 단계;
    상기 적층체가 상기 제3 물질막 및 상기 제4 물질막에 의해 지지된 상태에서, 서로 이웃한 상기 제1 슬릿들 사이의 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 제2 슬릿을 형성하는 단계; 및
    상기 제1 물질막들이 상기 제4 물질막에 의해 지지된 상태에서 상기 제2 슬릿을 통해 상기 제3 물질막을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 제2 물질막들이 상기 제1 물질막들에 대한 식각 선택비를 갖는 희생용 물질로 형성된 경우,
    상기 제1 물질막들이 상기 제4 물질막에 의해 지지된 상태에서 상기 제2 슬릿을 통해 상기 제2 물질막들을 제거하는 단계; 및
    상기 제2 물질막들이 제거된 영역들 각각을 게이트 도전물로 채우는 단계를 더 포함하는 반도체 장치의 제조방법.
  20. 제 18 항에 있어서,
    상기 제2 물질막들이 게이트 도전물로 형성된 경우,
    상기 적층체는 상기 제1 슬릿들 및 상기 제2 슬릿에 의해 다수의 게이트 적층체들로 분리되는 반도체 장치의 제조방법.
  21. 제 18 항에 있어서,
    상기 제3 물질막 및 상기 제4 물질막을 형성하기 전,
    상기 제1 슬릿들 각각의 측벽 상에 상기 제3 물질막에 대한 식각 선택비를 갖는 물질로 보호막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  22. 제 18 항에 있어서,
    상기 제4 물질막은 상기 제3 물질막에 대한 식각 선택비를 갖는 반도체 장치의 제조방법.
  23. 제 18 항에 있어서,
    상기 제3 물질막이 제거된 영역의 표면 및 상기 제2 슬릿의 표면을 따라 측벽 절연막을 형성하는 단계;
    상기 제2 슬릿의 바닥면이 개구되도록 상기 측벽 절연막의 일부를 식각하는 단계; 및
    상기 측벽 절연막 상에 상기 제3 물질막이 제거된 영역 및 상기 제2 슬릿을 채우는 공통 소스 라인을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  24. 제 23 항에 있어서,
    상기 공통 소스 라인은 상기 적층체 하부에 배치된 소스막에 접촉되도록 연장된 반도체 장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 소스막을 형성하는 단계는
    기저 소스막, 상기 기저 소스막 상에 배치된 희생 소스막을 포함하는 소스 적층체를 형성하는 단계;
    상기 희생 소스막을 관통하고, 상기 기저 소스막 내부로 연장된 제1 소스홀들 및 제2 소스홀들을 형성하는 단계;
    상기 제1 소스홀들을 채우는 제1 희생기둥들 및 상기 제2 소스홀들을 채우는 제2 희생 기둥들을 형성하는 단계;
    상기 제2 슬릿을 통해 상기 희생 소스막을 제거하여 소스 영역을 개구하는 단계; 및
    상기 제2 슬릿을 통해 상기 소스 영역 내부에 상기 기저 소스막에 접촉된 콘택 소스막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 제1 희생 기둥들 및 상기 제2 희생 기둥들은 상기 적층체를 형성하기 이전에 형성되고,
    상기 적층체를 관통하여 상기 제1 희생 기둥들을 노출하는 관통홀들을 형성하는 단계;
    상기 관통홀들과 상기 제1 소스홀들이 연결된 채널홀들이 개구되도록 상기 관통홀들을 통해 상기 제1 희생 기둥들을 제거하는 단계;
    상기 채널홀들 각각의 표면을 따라 다층 메모리막을 형성하는 단계; 및
    상기 다층 메모리막 상에 채널막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 콘택 소스막을 형성하는 단계 이전, 상기 소스 영역에 의해 상기 채널막의 측벽이 노출되도록 상기 제2 슬릿을 통해 상기 다층 메모리막의 일부를 제거하는 단계를 더 포함하고,
    상기 콘택 소스막은 상기 소스 영역에 의해 노출된 상기 채널막의 측벽에 접촉되는 반도체 장치의 제조방법.
  28. 제 25 항에 있어서,
    상기 제2 소스홀들이 개구되도록, 상기 제3 물질막 및 상기 제4 물질막을 형성하기 전 상기 제1 슬릿을 통해 상기 제2 희생 기둥들을 제거하는 단계; 및
    상기 제2 소스홀들을 절연 플러그들로 채우는 단계를 더 포함하는 반도체 장치의 제조방법.
  29. 제 25 항에 있어서,
    상기 제2 희생 기둥들에 상기 제1 슬릿들이 중첩된 반도체 장치의 제조방법.
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