CN111146209A - 3d存储器件及其制造方法 - Google Patents

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CN111146209A
CN111146209A CN201911355935.0A CN201911355935A CN111146209A CN 111146209 A CN111146209 A CN 111146209A CN 201911355935 A CN201911355935 A CN 201911355935A CN 111146209 A CN111146209 A CN 111146209A
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霍宗亮
周文斌
徐伟
黄攀
徐文祥
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Abstract

本申请公开了一种3D存储器件及其制造方法。该方法包括在半导体衬底上形成栅叠层结构；形成贯穿栅叠层结构的多个沟道柱；形成未贯穿栅叠层结构的至少一个第一顶部选择栅隔离槽；形成贯穿栅叠层结构的至少一个第一栅线隔离槽，用于将存储区划分为多个子区域，多个沟道柱分别位于一个子区域内；在每个子区域内形成分别贯穿栅叠层结构的第一导电结构和第二导电结构，第一导电结构与第二导电结构经第一顶部选择栅隔离槽电连接。避免了存储区栅叠层结构变形或倾斜。并且第一导电结构和第二导电结构分别与半导体衬底接触降低了导电结构的横向电阻值。

Description

3D存储器件及其制造方法
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
在NAND结构的3D存储器件中，阵列结构包括栅叠层结构、贯穿栅叠层结构的沟道柱以及位于栅线隔离槽中的导电结构，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体层，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电结构实现存储单元串的互连。然而，现有技术在形成3D存储器件的过程中，随着堆叠层数的增加，在形成栅线隔离槽时容易造成存储区中栅叠层结构变形或者倾斜。
期望进一步改进3D存储器件的结构及其制造方法，在追求更高存储密度的同时保证3D存储器件的稳定性。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，提升了3D存储器件的稳定性。
根据本发明的一方面，提供一种3D存储器件，包括多个存储区，每个所述存储区包括：半导体衬底；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；贯穿所述栅叠层结构的多个沟道柱；贯穿所述栅叠层结构的至少一个第一栅线隔离槽，用于将所述存储区划分为多个子区域，所述多个沟道柱分别位于相应的一个所述子区域内；未贯穿所述栅叠层结构的至少一个第一顶部选择栅隔离槽；以及第一导电结构和第二导电结构，位于同一个所述子区域内且分别贯穿所述栅叠层结构，其中，所述第一导电结构与所述第二导电结构经所述第一顶部选择栅隔离槽电连接。
优选地，所述第一导电结构和所述第二导电结构位于所述第一栅线隔离槽内并且与所述栅叠层结构电隔离。
优选地，所述第一导电结构和所述第二导电结构分别与所述半导体衬底接触。
优选地，所述至少一个第一顶部选择栅隔离槽位于所述第一栅线隔离槽之间。
优选地，所述第一顶部选择栅隔离槽中包括用于电连接第一导电结构与所述第二导电结构的第三导电结构，所述第三导电结构与所述栅叠层结构电隔离。
优选地，还包括位于每个子区域的未贯穿所述栅叠层结构的至少一个第二顶部选择栅隔离槽，以将所述每个子区域中的沟道柱隔开。
优选地，所述第一顶部选择栅隔离槽沿的宽度大于所述第二顶部选择栅隔离槽的宽度。
优选地，所述第二顶部选择栅隔离槽将所述每个子区域中的沟道柱均匀隔开。
优选地，所述栅极导体层的材料包括钨。
优选地，所述第一导电结构、所述第二导电结构和所述第三导电结构的材料包括钨。根据本发明的另一方面，提供一种制造3D存储器件的方法，包括：在半导体衬底上形成栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；形成贯穿所述栅叠层结构的多个沟道柱；形成未贯穿所述栅叠层结构的至少一个第一顶部选择栅隔离槽；形成贯穿所述栅叠层结构的至少一个第一栅线隔离槽，用于将所述存储区划分为多个子区域，所述多个沟道柱分别位于相应的一个所述子区域内；以及在同一个所述子区域内形成分别贯穿所述栅叠层结构的第一导电结构和第二导电结构，其中，所述第一导电结构与所述第二导电结构经所述第一顶部选择栅隔离槽电连接。
优选地，形成所述第一导电结构和所述第二导电结构的步骤包括：在所述第一栅线隔离槽侧壁形成隔离物质；以及在所述第一栅线隔离槽中形成分别与所述半导体衬底接触的所述第一导电结构和所述第二导电结构。
优选地，形成所述第一顶部选择栅隔离槽的步骤包括：以第一掩膜层为掩膜刻蚀所述栅叠层结构的部分以形成未贯穿所述栅叠层结构的第二沟槽；在所述第二沟槽侧壁填充隔离物质并保留形成所述第三导电结构的空间以形成所述第一顶部选择栅隔离槽。
优选地，形成所述第一栅线隔离槽的步骤包括：以第二掩膜层为掩膜刻蚀所述栅叠层以形成贯穿所述栅叠层结构的第三沟槽，所述第三沟槽位于所述第二沟槽之间；在所述第三沟槽的侧壁填充隔离物质并保留形成所述第一导电结构和第二导电结构的空间以形成所述第一栅线隔离槽。
优选地，在形成所述第二沟槽的过程中还包括：以第一掩膜层为掩膜刻蚀所述栅叠层结构的部分以形成未贯穿所述栅叠层结构的第一沟槽，第一沟槽将所述每个子区域中的沟道柱隔开。
优选地，在所述第二沟槽侧壁填充隔离物质并保留形成所述第三导电结构的空间以形成所述第一顶部选择栅隔离槽的过程中还包括：在所述第一沟槽中填充所述隔离物质以形成第二顶部选择栅隔离槽。
优选地，所述第一顶部选择栅隔离槽沿的宽度大于所述第二顶部选择栅隔离槽的宽度。
优选地，所述第二顶部选择栅隔离槽将所述每个子区域中的沟道柱均匀隔开。
优选地，所述第一至所述第三导电结构的材料包括钨。
优选地，在形成第二沟槽、第三沟槽和形成所述第一栅线隔离槽、所述第一顶部选择栅隔离槽的步骤之间还包括：将所述栅叠层结构中栅极导体层中的氮化物替换为包含钨的物质。根据本发明实施例的3D存储器件及其制造方法，在存储区中贯穿栅叠层结构的第一栅线隔离槽之间设置有至少一个未贯穿栅叠层结构的第一顶部选择栅隔离槽，并且第一栅线隔离槽之间贯穿栅叠层结构且与栅叠层结构电隔离的第一导电结构和第二导电结构经第一顶部选择栅隔离槽电连接。通过设置未贯穿栅叠层结构的第一顶部选择栅隔离槽，使得存储区的栅叠层结构仍然有很强的支撑强度。并且第一导电结构和第二导电结构分别接触半导体衬底并且经第一顶部选择栅隔离槽电连接，在避免存储区栅叠层结构变形或倾斜的基础上降低了阵列共源极的横向电阻值。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出了根据本发明实施例提供的3D存储器件的俯视示意图。
图2a示出了沿图1中A-A线的截面示意图。
图2b示出了沿图1中B-B线的截面示意图。
图2c示出了沿图1中C-C线的截面示意图。
图3示出了根据本发明实施例提供的3D存储器件制造方法的流程示意图。
图4至图14示出了根据本发明实施例的3D存储器件制造方法的各个阶段的示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
3D NAND存储器件需要分成若干存储块，每个存储块还需要分成若干的存储区，各个存储区之间以及各个存储块之间需要通过贯穿栅叠层结构的栅线隔离槽隔离，并且在栅线隔离槽中形成导电结构以通过栅叠层结构底部的半导体衬底实现互联。为追求更高的存储密度，3D NAND存储器件的堆叠层数在增加，一个存储区的高宽比越来越大，在形成贯穿栅叠层结构的栅线隔离槽时存储区中栅叠层结构的支撑强度是影响该器件稳定性的因素之一。以下是本发明提供的一种3D存储器件及其制造方法，提升了存储区中栅叠层结构的支撑强度。并且在避免存储区栅叠层结构变形或倾斜的基础上降低了导电结构的横向电阻值。
3D存储器器件包括多个存储区，以下示出的结构以一个存储区为例进行详细说明。
图1示出了根据本发明实施例提供的3D存储器件的俯视示意图，图2a示出了沿图1中A-A线的截面示意图，图2b示出了沿图1中B-B线的截面示意图，图2c示出了沿图1中C-C线的截面示意图。
结合上述附图，示出了本发明的3D存储器件的一个存储区的结构示意图。存储区包括半导体衬底101；位于半导体衬底101上方的栅叠层结构140，栅叠层结构140包括交替堆叠的多个栅极导体层103与多个层间绝缘层102，该存储区的栅叠层结构140包括沿第一方向平行的至少一个子区域11以及至少一个将子区域11隔开的第一栅线隔离槽区域12以及隔离相邻存储区之间的第二栅线隔离槽区域13；位于子区域11中贯穿栅叠层结构140与半导体衬底101连接的多个沟道柱110，在本实施例中沿第一方向有8行沟道柱；位于子区域11中沿第一方向设置的用于隔离一个子区域11中的多个沟道柱110的至少一个第二顶部选择栅隔离槽119，第二顶部选择栅隔离槽119沿第一方向的长度与子区域11沿第一方向的第一长度相同，第二顶部选择栅隔离槽119沿栅叠层结构140顶部向下延伸但未贯穿栅叠层结构140，第二顶部选择栅隔离槽119中包括隔离材料170；位于第一栅线隔离槽区域12中的至少一个第一栅线隔离槽125以及位于第一栅线隔离槽125中的至少一个第一顶部选择栅隔离槽126，第一栅线隔离槽125贯穿栅叠层结构140并且包括位于侧壁处的隔离物质170和与栅叠层结构140电隔离的第一导电结构181、第二导电结构182，第一顶部选择栅隔离槽126沿栅叠层结构140顶部向下延伸但未贯穿栅叠层结构140并且包括位于侧壁处的隔离物质170和与栅叠层结构电隔离的第三导电结构183，第三导电结构183电连接第一导电结构181、第二导电结构182，第一栅线隔离槽125沿第二方向Y的宽度等于第一顶部选择栅隔离槽126沿第二方向的宽度，第二顶部选择栅隔离槽119沿第二方向的宽度小于第一顶部选择栅隔离槽126沿第二方向的宽度，第一顶部选择栅隔离槽126沿第一方向的第二长度小于第一长度；以及位于第二栅线隔离槽区域13中沿第一方向设置的用于隔离相邻存储区或相邻存储块的至少一个第二栅线隔离槽130，第二栅线隔离槽130沿第一方向的长度与子区域11沿第一方向的第一长度相同，第二栅线隔离槽130贯穿栅叠层结构140，第二栅线隔离槽130中包括位于侧壁处的隔离物质170和与栅叠层隔开的第四导电结构184。
需要说明的是，本实施例中，在第一栅线隔离槽区域12中设置有交替排列的第一栅线隔离槽125和第一顶部选择栅隔离槽126，第一顶部选择栅隔离槽126未贯穿栅叠层结构140进而使得在第一栅线隔离槽区域12形成第一栅线隔离槽125时，不至于使得栅叠层结构140变形或倾斜。进一步地，第一导电结构181和第二导电结构182分别位于被第一顶部选择栅隔离槽126隔开位于同一第一栅线隔离槽区域12中的相邻连个第一栅线隔离槽125中。
在一些优选的实施例中，栅叠层结构140中的栅极导体层103的材料包括钨，第一至第四导电结构的材料包括钨。并且第二顶部选择栅隔离槽119与第一顶部选择栅隔离槽126沿栅叠层结构顶部并位于栅叠层结构140中的深度例如相同。并且第一顶部选择栅隔离槽126、第一栅线隔离槽125、第二栅线隔离槽130分别沿第二方向的宽度例如相同。
在一些优选地实施例中，在第二栅线隔离槽区域13中设置有交替排列的第二栅线隔离槽130和第一顶部选择栅隔离槽126，第一顶部选择栅隔离槽126未贯穿栅叠层结构140进而使得在第二栅线隔离槽区域13形成第二栅线隔离槽130时，不至于使得栅叠层结构140变形或倾斜。进一步地，被第一顶部选择栅隔离槽126隔开位于同一第一栅线隔离槽区域12中的相邻连个第一栅线隔离槽125中分别形成第五导电结构和第六导电结构，第五导电结构和第六导电结构经第一顶部选择栅隔离槽126电连接。
在一些优选的实施例中，衬底半导体衬底101中例如包括CMOS电路。
图3示出了根据本发明实施例提供的3D存储器件制造方法的流程示意图，图4至图14示出了根据本发明实施例的3D存储器件制造方法的各个阶段的示意图。
如图3所述，本发明的3D存储器件的制造方法包括如下步骤：
步骤S10：在衬底上形成栅叠层结构以及在存储区形成多个沟道柱。进一步地，附图4为步骤S10阶段的3D存储器件的俯视图，图5示出了沿图4中A-A线的截面示意图。结合附图4、5所示，在衬底101上方形成栅叠层结构140，栅叠层结构140包括交替堆叠的多个栅极导体层103与多个层间绝缘层102，该存储区的栅叠层结构包括沿第一方向平行的至少一个子区域11以及至少一个将子区域11隔开的第一栅线隔离槽区域12以及隔离相邻存储区之间的第二栅线隔离槽区域13。在子区域11中形成多个贯穿栅叠层结构140的沟道柱110，在本实施例中，存储区中的第一栅线隔离槽区域12位于两个子区域11之间以将沟道柱分别位于相应的子区域11中，每个子区域11中沿第一方向平行设置有4行沟道柱，每间隔1行沟道柱的相邻2行沟道柱沿第二方向彼此一一对应，相邻2行沟道柱沿第二方向彼此错开。进一步地，形成沟道柱110的步骤包括在子区域11形成多个贯穿栅叠层结构140的通孔。在通孔的侧壁和底部形成电荷存储层，电荷存储层包括位于通孔侧壁和底部表面的阻挡层111、位于阻挡层111侧壁表面上的电荷捕获层112以及位于电荷捕获层112侧壁表面上的隧穿层113。在电荷存储层上形成第一沟道层114，刻蚀去除通孔底部上的第一沟道层114和电荷存储层以使得通孔底部的外延层116的至少部分暴露，在第一沟道层114以及外延层表面形成第二沟道层115。进一步地，在该阶段中形成的栅叠层结构140中的多个层间绝缘层102包括氧化物，多个栅极导体层103包括氮化物。
步骤S20：在第一栅线隔离槽区域形成未贯穿栅叠层结构的第二沟槽。进一步地，附图6为步骤S20阶段的3D存储器件的俯视图，图7示出了沿图6中A-A线的截面示意图，图8示出了沿图6中B-B线的截面示意图。结合附图6、7、8所示，在栅叠层结构140顶部的层间绝缘层102上形成第一掩膜层，第一掩膜层包括第二开口，第二开口位于第一栅线隔离槽区域12并具有沿第一方向的第二长度，第二长度小于子区域11沿第一方向具有的第一长度；进而以第一掩膜层为掩膜沿第二开口刻蚀栅叠层结构的部分以在第一栅线隔离槽区域12形成未贯穿栅叠层结构140的第二沟槽152。
在一些优选的实施例中，在该步骤中同时在子区域11中形成未贯穿栅叠层结构140的第一沟槽151。该第一掩膜层上还包括第一开口，第一开口位于子区域11并具有与子区域11沿第一方向相同的第一长度。进而以第一掩膜层为掩膜沿第一开口刻蚀栅叠层结构的部分以在子区域11形成未贯穿栅叠层结构140的第一沟槽151。
步骤S30：在存储区的第一栅线隔离槽区域和第二栅线隔离槽区域分别形成贯穿栅叠层结构140的第三沟槽和第四沟槽。进一步地，附图9为步骤S30阶段的3D存储器件的俯视图，图10示出了沿图9中A-A线的截面示意图，图11示出了沿图9中B-B线的截面示意图。结合附图9、10、11所示，在栅叠层结构140的顶部层间绝缘层102上形成第二掩膜层，第二掩膜层包括形成第三开口和第四开口，第三开口位于第一栅线隔离槽区域12并与第二开口错开，以第二掩膜层为掩膜沿第三开口、第四开口刻蚀栅叠层结构140以在第一栅线隔离槽区域12和第二栅线隔离槽区域13分别形成贯穿栅叠层结构140的第三沟槽153和第四沟槽154。在第一栅线隔离槽区域12沿第二方向设置有交替排列的第三沟槽153和第二沟槽152，并且相邻的第二沟槽152和第三沟槽153连通。第二栅线隔离槽区域13位于相邻两个存储区之间。
步骤S40：将栅叠层结构中栅极导体层的氮化物替换为含钨的物质。该步骤未示出详细的阶段结构图。该步骤中，将步骤S10阶段形成的栅叠层结构140中的栅极导体层103中的氮化物去除，之后在栅极导体层103中形成含钨的物质。
步骤S50：填充隔离材料以在子区域形成第二顶部选择栅隔离槽、在第一栅线隔离槽区域形成第一栅线隔离槽和第一顶部选择栅隔离槽以及在第二栅线隔离槽区域形成第二栅线隔离槽。进一步地，附图12为步骤S50阶段的3D存储器件的俯视图，图13示出了沿图12中A-A线的截面示意图，图14示出了沿图12中B-B线的截面示意图。结合附图12、13、14所示，在第一沟槽151中填充满隔离物质170以形成第二顶部选择栅隔离槽119，在第二沟槽152侧壁填充隔离物质170并保留形成第三导电结构的空间以形成第一顶部选择栅隔离槽126，以及在第三沟槽153的侧壁填充隔离物质170并保留形成第一导电结构、第二导电结构的空间以形成第一栅线隔离槽125，在第四沟槽154的侧壁填充隔离物质170并保留形成第四导电结构的空间以形成第二栅线隔离槽130。第一顶部选择栅隔离槽126沿第一方向的第二长度小于第一长度，在一些优选地实施例中，第一栅线隔离槽125沿第二方向Y的宽度小于或者等于第一顶部选择栅隔离槽126沿第二方向的宽度。在一些优选地实施例中，第二顶部选择栅隔离槽119沿第二方向的宽度小于第一顶部选择栅隔离槽126沿第二方向的宽度。在一些优选地实施例中，第一顶部选择栅隔离槽126、第一栅线隔离槽125、第二栅线隔离槽130分别沿第二方向的宽度例如相同。第二顶部选择栅隔离槽119的深度等于第一顶部选择栅隔离槽126的深度。优选地，第二顶部选择栅隔离槽将每个子区域11中的沟道柱均匀隔开。
在一些优选的实施例中，在第一栅线隔离槽区域12中形成第一顶部选择栅隔离槽126的过程中同时在第二栅线隔离槽区域13中设置有交替排列的第二栅线隔离槽130和第一顶部选择栅隔离槽126，第一顶部选择栅隔离槽126未贯穿栅叠层结构140进而使得在第二栅线隔离槽区域13形成第二栅线隔离槽130时，不至于使得栅叠层结构140变形或倾斜。进一步地，被第一顶部选择栅隔离槽126隔开位于同一第一栅线隔离槽区域12中的相邻连个第一栅线隔离槽125中分别形成第五导电结构和第六导电结构，第五导电结构和第六导电结构经第一顶部选择栅隔离槽126电连接。
步骤S60：在第一栅线隔离槽形成第一导电结构第二导电结构、在第一顶部选择栅隔离槽形成第三导电结构以及在第二栅线隔离槽中形成第四导电结构。结合附图1、图2a-2c所示，在第一栅线隔离槽125中形成第一导电结构181、第二导电结构182,在第一顶部选择栅隔离槽126中形成第三导电结构183，在第二栅线隔离槽130中形成第四导电结构184。第一导电结构、第二导电结构、所述第三导电结构、第四导电结构的材料包括钨。第一顶部选择栅隔离槽中的第三导电结构用于电连接第一导电结构与第二导电结构。
第一栅线隔离槽125和第二栅线隔离槽130中的导电结构通过衬底使得相邻的存储区和存储块之间彼此互连。需要说明的是，本实施例中的第一至第四导电结构仅用于区分位于不同隔离槽中或者位于同一隔离槽的不同位置，其上述导电结构的材质例如相同且包括钨。
本发明提供的3D存储器件及其制造方法，通过在存储区设置未贯穿栅叠层结构的第一顶部选择栅隔离槽，使得存储区的栅叠层结构仍然有很强的支撑强度。并且第一导电结构和第二导电结构分别接触半导体衬底并且经第一顶部选择栅隔离槽电连接，在避免存储区栅叠层结构变形或倾斜的基础上降低了阵列共源极的横向电阻值。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (20)

1.一种3D存储器件，包括多个存储区，每个所述存储区包括:
半导体衬底；
栅叠层结构，位于所述半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；
贯穿所述栅叠层结构的多个沟道柱；
贯穿所述栅叠层结构的至少一个第一栅线隔离槽，用于将所述存储区划分为多个子区域，所述多个沟道柱分别位于相应的一个所述子区域内；
未贯穿所述栅叠层结构的至少一个第一顶部选择栅隔离槽；以及
第一导电结构和第二导电结构，位于同一个所述子区域内且分别贯穿所述栅叠层结构，
其中，所述第一导电结构与所述第二导电结构经所述第一顶部选择栅隔离槽电连接。
2.根据权利要求1所述的3D存储器件，其中，所述第一导电结构和所述第二导电结构位于所述第一栅线隔离槽内并且与所述栅叠层结构电隔离。
3.根据权利要求1所述的3D存储器件，其中，所述第一导电结构和所述第二导电结构分别与所述半导体衬底接触。
4.根据权利要求1所述的3D存储器件，其中，所述至少一个第一顶部选择栅隔离槽位于所述第一栅线隔离槽之间。
5.根据权利要求4所述的3D存储器件，其中，所述第一顶部选择栅隔离槽中包括用于电连接第一导电结构与所述第二导电结构的第三导电结构，所述第三导电结构与所述栅叠层结构电隔离。
6.根据权利要求1所述的3D存储器件，其中，还包括位于每个子区域的未贯穿所述栅叠层结构的至少一个第二顶部选择栅隔离槽，以将所述每个子区域中的沟道柱隔开。
7.根据权利要求6所述的3D存储器件，其中，所述第一顶部选择栅隔离槽沿的宽度大于所述第二顶部选择栅隔离槽的宽度。
8.根据权利要求6所述的3D存储器件，其中，所述第二顶部选择栅隔离槽将所述每个子区域中的沟道柱均匀隔开。
9.根据权利要求1所述的3D存储器件，其中，所述栅极导体层的材料包括钨。
10.根据权利要求2所述的3D存储器件，其中，所述第一导电结构、所述第二导电结构和所述第三导电结构的材料包括钨。
11.一种制造3D存储器件的方法，包括：
在半导体衬底上形成栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；
形成贯穿所述栅叠层结构的多个沟道柱；
形成未贯穿所述栅叠层结构的至少一个第一顶部选择栅隔离槽；
形成贯穿所述栅叠层结构的至少一个第一栅线隔离槽，用于将所述存储区划分为多个子区域，所述多个沟道柱分别位于相应的一个所述子区域内；以及
在同一个所述子区域内形成分别贯穿所述栅叠层结构的第一导电结构和第二导电结构，
其中，所述第一导电结构与所述第二导电结构经所述第一顶部选择栅隔离槽电连接。
12.根据权利要求11所述的方法，其中，形成所述第一导电结构和所述第二导电结构的步骤包括：
在所述第一栅线隔离槽侧壁形成隔离物质；以及
在所述第一栅线隔离槽中形成分别与所述半导体衬底接触的所述第一导电结构和所述第二导电结构。
13.根据权利要求11所述的方法，其中，形成所述第一顶部选择栅隔离槽的步骤包括：
以第一掩膜层为掩膜刻蚀所述栅叠层结构的部分以形成未贯穿所述栅叠层结构的第二沟槽；
在所述第二沟槽侧壁填充隔离物质并保留形成所述第三导电结构的空间以形成所述第一顶部选择栅隔离槽。
14.根据权利要求13所述的方法，其中，形成所述第一栅线隔离槽的步骤包括：
以第二掩膜层为掩膜刻蚀所述栅叠层以形成贯穿所述栅叠层结构的第三沟槽，所述第三沟槽位于所述第二沟槽之间；
在所述第三沟槽的侧壁填充隔离物质并保留形成所述第一导电结构和第二导电结构的空间以形成所述第一栅线隔离槽。
15.根据权利要求13所述的方法，其中，在形成所述第二沟槽的过程中还包括：
以第一掩膜层为掩膜刻蚀所述栅叠层结构的部分以形成未贯穿所述栅叠层结构的第一沟槽，第一沟槽将所述每个子区域中的沟道柱隔开。
16.根据权利要求15所述的方法，其中，在所述第二沟槽侧壁填充隔离物质并保留形成所述第三导电结构的空间以形成所述第一顶部选择栅隔离槽的过程中还包括：
在所述第一沟槽中填充所述隔离物质以形成第二顶部选择栅隔离槽。
17.根据权利要求16所述的方法，其中，所述第一顶部选择栅隔离槽沿的宽度大于所述第二顶部选择栅隔离槽的宽度。
18.根据权利要求16所述的方法，其中，所述第二顶部选择栅隔离槽将所述每个子区域中的沟道柱均匀隔开。
19.根据权利要求13所述的方法，其中，所述第一至所述第三导电结构的材料包括钨。
20.根据权利要求14所述的方法，其中，在形成第二沟槽、第三沟槽和形成所述第一栅线隔离槽、所述第一顶部选择栅隔离槽的步骤之间还包括：
将所述栅叠层结构中栅极导体层中的氮化物替换为包含钨的物质。
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