KR20220097471A - 메모리 어레이 및 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법 - Google Patents

메모리 어레이 및 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법 Download PDF

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링유 콩
데이빗 데이콕
벤카타 사트야나라야나 무르티 쿠라파티
리로이 에카리스타 위보오
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마이크론 테크놀로지, 인크
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Abstract

메모리 어레이를 형성하는데 사용되는 방법은 수직으로 교번하는 제1 층들과 제2 층들을 포함하는 스택을 형성하는 단계를 포함한다. 제1 절연체 층은 스택 위에 존재한다. 제1 절연체 층의 제1 절연체 재료는 (a) 및 (b) 중 적어도 하나를 포함하며, 여기서 (a)는 규소, 질소, 및 탄소, 산소, 붕소 및 인 중 하나 이상이고 (b)는 탄화규소이다. 채널 재료 스트링들은 스택과 제1 절연체 층에 존재한다. 전도 재료는 제1 절연체 층의 개별의 채널 물질 스트링들의 측들에 직접 대향한다. 제2 절연체 층은 제1 절연체 층 및 전도 재료 위에 형성된다. 제2 절연체 층의 제2 절연체 재료는 (a) 및 (b) 중 적어도 하나를 포함한다. 전도성 비아들이 형성되고 제2 절연체 층을 통해 연장되며 전도성 재료를 통해 개별 채널 재료 스트링들에 개별적으로 전기적으로 직접 연결된다. 방법과 무관한 구조를 포함하는 다른 양태가 개시된다.

Description

메모리 어레이 및 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법
본원에 개시된 실시예는 메모리 어레이(memory array) 및 메모리 셀(memory cell)들의 스트링(string)들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법에 관한 것이다.
메모리는 집적 회로의 한 유형이며 컴퓨터 시스템에서 데이터를 저장하는 데 사용된다. 메모리는 개별 메모리 셀들의 하나 이상의 어레이들로 제조될 수 있다. 메모리 셀들은 디지트라인(비트라인, 데이터 라인 또는 감지 라인이라고도 함)과 액세스 라인(워드라인이라고도 함)을 사용하여 기록되거나 판독될 수 있다. 감지 라인들은 어레이의 컬럼(column)들을 따라 메모리 셀들을 전도성으로 상호 연결할 수 있고, 액세스 라인들은 어레이의 로우(row)들을 따라 메모리 셀들을 전도성으로 상호 연결할 수 있다. 각 메모리 셀은 감지 라인과 액세스 라인의 조합을 통해 고유하게 어드레싱될 수 있다.
메모리 셀은 휘발성, 반휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은 전원이 없는 상태에서도 장기간 데이터를 저장할 수 있다. 비휘발성 메모리는 일반적으로 적어도 약 10년의 보존 시간을 갖는 메모리로 지정된다. 휘발성 메모리는 소멸되므로 데이터 저장을 유지하기 위해 리프레시/재기록된다. 휘발성 메모리는 밀리초 이하의 보존 시간을 가질 수 있다. 그럼에도 불구하고, 메모리 셀은 적어도 두 개의 선택 가능한 상태들에서 메모리를 유지하거나 저장하도록 구성된다. 이진 시스템에서, 상태는 "0" 또는 "1"로 간주된다. 다른 시스템에서, 적어도 일부 개별 메모리 셀들은 정보의 2개 이상의 레벨들 또는 상태들을 저장하도록 구성될 수 있다.
전계 효과 트랜지스터는 메모리 셀에 사용될 수 있는 전자 구성 요소의 한 유형이다. 이러한 트랜지스터는 그 사이에 반전도성 채널 영역을 갖는 한 쌍의 전도성 소스/드레인 영역을 포함한다. 전도성 게이트는 채널 영역에 인접하고 얇은 게이트 절연체에 의해 그로부터 분리된다. 게이트에 적절한 전압을 인가하면 채널 영역을 통해 소스/드레인 영역들 중 하나에서 다른 영역으로 전류가 흐를 수 있다. 게이트에서 전압이 제거되면, 전류가 채널 영역을 통해 흐르는 것이 크게 차단된다. 전계 효과 트랜지스터는 또한 추가 구조, 예를 들어 게이트 절연체와 전도성 게이트 사이의 게이트 구성의 일부로서 가역적으로 프로그래밍 가능한 전하 저장 영역을 포함할 수 있다.
플래시 메모리는 메모리의 한 유형이며 최신 컴퓨터 및 디바이스에서 다양하게 사용된다. 예를 들어, 최신 개인용 컴퓨터는 플래시 메모리 칩에 저장된 BIOS를 가질 수 있다. 또 다른 예로서, 컴퓨터 및 기타 디바이스가 기존의 하드 드라이브를 대체하기 위해 솔리드 스테이트 드라이브의 플래시 메모리를 활용하는 것이 점점 보편화되고 있다. 또 다른 예로서, 플래시 메모리는 무선 전자 디바이스에서 널리 사용되며, 이는 제조업체가 표준화됨에 따라 새로운 통신 프로토콜을 지원하고 향상된 기능을 위해 디바이스를 원격으로 업그레이드하는 기능을 제공할 수 있기 때문이다.
NAND는 통합 플래시 메모리의 기본 아키텍처일 수 있다. NAND 셀 유닛은 메모리 셀들의 직렬 조합(일반적으로 NAND 스트링이라고 하는 직렬 조합을 가짐)에 직렬로 연결된 적어도 하나의 선택 디바이스를 포함한다. NAND 아키텍처는 가역적으로 프로그램 가능한 수직 트랜지스터를 개별적으로 포함하는 수직 적층 메모리 셀들을 포함하는 3차원 배열로 구성될 수 있다. 수직으로 적층된 메모리 셀들 아래에 제어 또는 다른 회로가 형성될 수 있다. 다른 휘발성 또는 비휘발성 메모리 어레이 아키텍처는 또한 트랜지스터를 개별적으로 포함하는 수직으로 적층된 메모리 셀들을 포함할 수 있다.
메모리 어레이는 메모리 페이지, 메모리 블록 및 부분 블록(예를 들어, 서브-블록), 메모리 평면으로 배열될 수 있으며, 예를 들어, 이는 미국 특허 출원 공개 번호 제2015/0228659호, 제2016/0267984호, 및 제2017/0140833호에 도시되고 설명된 바와 같다. 메모리 블록은 수직으로 적층된 메모리 셀들의 개별 워드라인 층들에서 개별 워드라인의 길이 방향의 윤곽을 적어도 부분적으로 정의할 수 있다. 이러한 워드라인에 대한 연결은 수직으로 적층된 메모리 셀들의 어레이의 단부 또는 에지에서 소위 "계단 스텝 구조(stair-step structure)"에서 발생할 수 있다. 계단 스텝 구조는 워드라인에 대한 전기적 액세스를 제공하기 위해 높이 방향으로 연장되는 전도성 비아들이 접촉하는 개별 워드라인의 접촉 영역을 정의하는 개별 "계단들"(대안적으로 "스텝들" 또는 "계단-스텝들"이라고 함)을 포함한다.
도 1은 본 발명의 일 실시예에 따른 공정에서 기판의 일부에 대한 도식적인 단면도로서 도 2의 라인 1-1을 따라 취한 것이다.
도 2는 도 1의 라인 2-2을 따라 취한 개략적인 단면도이다.
도 3, 3a, 3b, 4, 4a, 4b, 5 내지 7a, 8, 9, 9a 내지 13a, 14 내지 17a는 본 발명의 일부 실시예에 따른 프로세스의 도 1 및 2의 구조 또는 그 일부의 도식적인 순차적 단면도 및/또는 확대도이다.
도 18, 18a, 19, 19a, 20 및 20a는 본 발명의 대안적인 예시적인 방법 및/또는 구조적 실시예를 도시한다.
본 발명의 실시예는 메모리 어레이, 예를 들어 어레이 아래에 주변 제어 회로를 갖는 NAND 또는 다른 메모리 셀들의 어레이(예를 들어, CMOS 언더 어레이)를 형성하는데 사용되는 방법을 포함한다. 본 발명의 실시예는 소위 "게이트-라스트" 또는 "대체 게이트" 공정, 소위 "게이트 퍼스트" 공정, 및 트랜지스터 게이트가 형성될 때와 무관하게 존재하거나 미래에 개발될 다른 공정을 포함한다. 본 발명의 실시예는 또한 제조 방법과 무관한 메모리 어레이(예를 들어, NAND 아키텍처)를 포함한다. 예시적인 방법 실시예는 "게이트 라스트" 또는 "대체 게이트" 프로세스로 간주될 수 있는 도 1 내지 도 17a을 참조하여 설명된다.
도 1 및 도 2는 트랜지스터들 및/또는 메모리 셀들의 높이 방향으로 연장 스트링들이 형성될 어레이 또는 어레이 영역(12)을 갖는 구조(10)를 도시한다. 구조(10)는 전도성의/전도체/전도성, 반전도성의/반도체/반전도성, 또는 절연성의/절연체/절연성(즉, 본원에서 전기적으로) 재료 중 임의의 하나 이상을 갖는 베이스 기판(11)을 포함한다. 다양한 재료들이 베이스 기판(11) 위에 높이 방향으로 형성되었다. 재료들은 도 1 및 2에 도시된 재료들의 옆에 있거나, 높이 방향으로 내측이거나 또는 높이 방향으로 외측에 있을 수 있다. 예를 들어, 집적 회로의 다른 부분적으로 또는 전체적으로 제조된 구성요소가 베이스 기판(11) 위, 근처 또는 내부 어딘가에 제공될 수 있다. 메모리 셀들의 높이 방향으로 연장된 스트링들의 어레이(예를 들어, 어레이(12)) 내의 구성요소들을 동작시키기 위한 제어 및/또는 기타 주변 회로가 또한 제조될 수 있고, 어레이 또는 서브 어레이 내에 전체적으로 또는 부분적으로 있을 수도 있고 아닐 수도 있다. 또한, 다수의 서브 어레이들이 독립적으로, 탠덤으로, 또는 그렇지 않으면 서로 상대적으로 제작 및 작동될 수도 있다. 본 문서에서 "서브 어레이"가 또한 어레이로 간주될 수 있다.
전도성 재료(17)를 포함하는 전도체 층(16)이 기판(11) 위에 형성되었다. 전도체 층(16)은 어레이(12) 내에 형성될 트랜지스터들 및/또는 메모리 셀들에 대한 판독 및 기록 액세스를 제어하는 데 사용되는 제어 회로의 일부(예를 들어, 주변 언더 어레이 회로 및/또는 공통 소스 라인 또는 플레이트)를 포함할 수 있다. 수직으로 교번하는 절연성 층들(20) 및 전도성 층들(22)을 포함하는 스택(18)이 전도체 층(16) 위에 형성되었다. 층들(20 및 22) 각각에 대한 예시적인 두께는 22 내지 60 나노미터이다. 소수의 층들(20 및 22)만 도시되었지만, 스택(18)은 수십, 수백 또는 그 이상 등의 층들(20 및 22)로 구성될 가능성이 더 높다. 주변 장치 및/또는 제어 회로의 일부일 수도 있고 아닐 수도 있는 다른 회로는 전도체 층(16)과 스택(18) 사이에 있을 수 있다. 예를 들어, 이러한 회로의 전도성 재료 및 절연성 재료의 다수의 수직으로 교번하는 층들은 전도성 층들(22)의 가장 낮은 층 아래 및/또는 전도성 층들(22)의 최상부 층 위에 있을 수 있다. 예를 들어, 하나 이상의 선택 게이트 층들(도시되지 않음)이 전도체 층(16)과 가장 낮은 전도성 층(22) 사이에 있을 수 있고 하나 이상의 선택 게이트 층들이 전도성 층들(22)의 최상부 층 위에 있을 수 있다. 그럼에도 불구하고, 전도성 층들(22)(대안적으로 제1 층들로 지칭됨)은 전도성 재료를 포함하지 않을 수 있고, 절연성 층들(20)(대안적으로 제2 층들로 지칭됨)은 절연 재료를 포함하지 않거나 "게이트 라스트" 또는 "대체-게이트"인 처음 설명된 예시적인 방법 실시예와 함께 공정의 이 포인트에서 절연성이 아닐 수 있다. 예시적인 전도성 층들(22)은 전체적으로 또는 부분적으로 희생될 수 있는 제1 재료(26)(예를 들어, 실리콘 질화물)를 포함한다. 예시적인 절연성 층들(20)은 제1 재료(26)의 조성과 상이한 조성을 갖고 전체적으로 또는 부분적으로 희생될 수 있는 제2 재료(24)(예를 들어, 이산화규소)를 포함한다. 최상단 절연성 층(20) 및 스택(18)이 상부(21)를 갖는 것으로 간주될 수 있다.
제1 절연체 층(70)이 스택(18) 위에 형성되었고, 일 실시예에서 다른 층(71)이 제1 절연체 층(70) 위에 형성되었다. 제1 절연체 층(70)은 (a) 및 (b) 중 적어도 하나를 포함하는 제1 절연체 재료(39)를 포함하고, 여기서: (a): 규소, 질소, 및 탄소, 산소, 붕소 및 인 중 하나 이상, 및 (b): 탄화규소. 일 실시예에서, 제1 절연체 재료(39)는 (a)를 포함한다. 그러한 일 실시예에서, 제1 절연체 재료(39)는 탄소, 산소, 붕소, 또는 인 중 하나만을 포함한다. 다른 그러한 실시예에서, 제1 절연체 재료(39)는 탄소, 산소, 붕소, 및 인 중 적어도 두 개를 포함한다. 일 실시예에서, 제1 절연체 재료(39)의 탄소, 산소, 붕소, 및 인 중 하나 이상은 적어도 약 2 원자 퍼센트(atomic percent)의 전체 농도를 가지며, 이러한 일 실시예에서 이러한 전체 농도는 약 20 원자 퍼센트 이하이다. 일 실시예에서, 이러한 전체 농도는 적어도 약 4 원자 퍼센트이고, 일 실시예에서 적어도 약 10 원자 퍼센트이다. 일 실시예에서, 이러한 전체 농도는 약 6 원자 퍼센트 내지 약 11 원자 퍼센트이다. 일 실시예에서, 제1 절연체 재료(39)는 (b)를 포함한다. 일 실시예에서, 제1 절연체 재료(39)는 (a)와 (b)를 모두 포함하고, 다른 실시예는 (a)와 (b) 중 하나만을 포함한다. 일 실시예에서, 절연성 층들(20)은 제1 절연체 재료(39)의 조성과 상이한 조성의 절연성 재료(예를 들어, 24)를 포함한다. 일 실시예에서 도시된 바와 같이, 제1 절연체 층(70)은 (a) 또는 (b) 중 어느 하나를 포함하지 않는 절연성 재료(42)(예를 들어, 이산화규소)를 내부에 포함한다. 예시적인 또 다른 층(71)은 절연성 재료(24)를 포함하는 것으로 도시되어 있다.
채널 개구들(25)는 층(71), 층(70), 절연성 층들(20) 및 전도성 층들(22)을 통해 전도체 층(16)으로 형성되었다(예를 들어, 식각에 의해). 채널 개구들(25)은 스택(18)에서 더 깊숙이 이동하면서 반경방향 내측으로(radially-inward)(도시되지 않음)으로 테이퍼질 수 있다. 일부 실시예에서, 채널 개구들(25)는 도시된 바와 같이 전도체 층(16)의 전도성 재료(17) 내로 부분적으로 들어갈 수 있거나 그 꼭대기에서 멈출 수 있다(도시되지 않음). 대안적으로, 예로서, 채널 개구들(25)는 가장 낮은 절연성 층(20)의 상단 또는 그 내에서 멈출 수 있다. 채널 개구들(25)이 적어도 전도체 층(16)의 전도성 재료(17)로 연장되는 이유는 후속적으로 형성된 채널 재료(아직 도시되지 않음)가 전도체 층(16)에 직접 전기적으로 연결되도록 하기 위함이며, 따라서 그러한 연결이 필요할 때 대체 처리 및 구조를 사용하지 않고 그렇게 할 수 있다. 식각-정지 재료(도시되지 않음)는 필요한 경우 전도체 층(16)에 대한 채널 개구(25)의 식각 중단을 용이하게 하기 위해 전도체 층(16)의 전도성 재료(17) 내부 또는 상부에 있을 수 있다. 그러한 식각-정지 재료는 희생적이거나 비희생적일 수 있다. 예를 들어 간결함을 위해, 채널 개구들(25)은 로우 당 4개 및 5개 개구들(25)의 엇갈린 로우들의 그룹 또는 컬럼으로 배열되고 완성된 회로 구성에서 측 방향으로 이격된 메모리 블록들(58)을 포함할 측 방향으로 이격된 메모리 블록 영역들(58)로 배열되는 것으로 도시되어 있다. 본 문서에서, "블록"은 "서브 블록"을 포함하는 포괄적이다. 메모리 블록 영역들(58) 및 결과적인 메모리 블록들(58)(아직 도시되지 않음)은 예를 들어 방향(55)을 따라 길이 방향으로 신장되고 배향된 것으로 간주될 수 있다. 메모리 블록 영역들(58)은 그렇지 않으면 이 처리 포인트에서 식별할 수 없을 수 있다. 기존 또는 미래에 개발된 대체 배치 및 구성을 사용할 수 있다.
트랜지스터 채널 재료는 절연성 층들 및 전도성 층들을 따라 높이 방향으로 개별 채널 개구들에 형성될 수 있으며, 따라서 개별 채널 재료 스트링들을 포함하고, 이는 전도체 층의 전도성 재료와 직접 전기적으로 연결된다. 형성되는 예시적인 메모리 어레이의 개별 메모리 셀들은 게이트 영역(예를 들어, 제어 게이트 영역) 및 게이트 영역과 채널 재료 사이의 측 방향으로 메모리 구조를 포함할 수 있다. 하나의 그러한 실시예에서, 메모리 구조는 전하 차단 영역, 저장 재료(예를 들어, 전하 저장 재료), 및 절연성 전하 통로 재료를 포함하도록 형성된다. 개별 메모리 셀들의 저장 재료(예를 들어, 도핑 또는 도핑되지 않은 실리콘과 같은 플로팅 게이트 재료 또는 실리콘 질화물, 금속 점(dot) 등과 같은 전하 트래핑 재료)는 개별의 전하 차단 영역들을 따라 높이 방향으로 있다. 절연성 전하 통로 재료(예를 들어, 두 개의 절연체 산화물[예를 들어, 이산화규소] 사이에 샌드위치된 질소 함유 재료[예를 들어, 질화규소]을 갖는 밴드 갭 엔지니어링 구조)는 채널 재료와 저장 재료 사이에 측 방향으로 있다.
도 3, 3a, 3b, 4, 4a 및 4b는 전하 차단 재료(30), 저장 재료(32), 및 전하 통로 재료(34)가 절연성 층들(20) 및 전도성 층들(22)을 따라 높이 방향으로 개별 채널 개구들(25)에 형성된 일 실시예를 도시한다. 트랜지스터 재료들(30, 32 및 34)(예를 들어, 메모리 셀 재료들)은 예를 들어 스택(18) 위에 그리고 개별 채널 개구(25) 내에 각각의 얇은 층들을 증착한 후 스택(18)의 상부 표면에 적어도 이러한 후면(back)을 평탄화함으로써 형성될 수 있다. 일 실시예에서, 이산화규소를 포함하는 메모리 셀 재료들(30, 32, 및/또는 34)의 적어도 일부, 및 추가의 예시적인 메모리 셀 재료들이 아래에서 더 상세히 설명된다.
채널 재료(36)는 또한 절연성 층들(20) 및 전도성 층들(22)을 따라 높이 방향으로 스택(18) 및 채널 개구들(25)의 제1 절연체 층(70)에 형성되어, 일 실시예에서 메모리 셀 재료들(예를 들어, 30, 32, 34)를 함께 갖는 개별 작동 채널 재료 스트링들(53)을 포함한다. 재료들(30, 32, 34 및 36)는 스케일로 인해 도 3 및 4에서 재료(37)로 집합적으로 도시되고 단지 지정된다. 예시적인 채널 재료(36)는 하나 이상의 실리콘, 게르마늄, 및 소위 III/V 반도체 재료(예를 들어, GaAs, InP, GaP, 및 GaN)와 같은 적절하게 도핑된 결정질 반도체 재료를 포함한다. 재료들(30, 32, 34, 36) 각각에 대한 예시적인 두께는 25 내지 100 옹스트롬이다. 펀치 식각(punch etching)은 전도체 층(16)을 노출시키기 위해 채널 개구들(25)의 베이스로부터 재료들(30, 32 및 34)를 제거하기 위해 도시된 바와 같이 수행되어, 채널 재료(36)가 전도체 층(16)의 전도성 재료(17)에 직접 대향(against)할 수 있다. 이러한 펀치 식각은 재료들(30, 32 및 34) 각각에 대해 개별적으로 발생할 수 있거나(도시된 바와 같이) 재료(34)의 증착 후에 모두에 대해 집합적으로 발생할 수 있다(도시되지 않음). 대안적으로, 단지 예로서, 펀치 식각이 수행되지 않을 수 있고 채널 재료(36)가 별도의 전도성 상호연결(미도시)에 의해 전도체 층(16)의 전도성 재료(17)에 직접 전기적으로 연결될 수 있다. 채널 개구(25)는 반경방향 중심의 고체 유전 재료(38)(예를 들어, 스핀 온-유전체, 이산화규소, 및/또는 질화규소)을 포함하는 것으로 도시되어 있다. 대안적으로, 그리고 단지 예로서, 채널 개구(25) 내의 반경방향 중심 부분은 공극 공간(들)(도시되지 않음)을 포함할 수 있고 및/또는 고체 재료가 없을 수 있다(도시되지 않음). 그럼에도 불구하고, 전도 재료(31)(예를 들어, 전도성 도핑된 폴리실리콘과 같은 전도성 플러그)는 제1 절연체 층(70)에 개별 채널 재료 스트링들(53)의 측들, 일 실시예에서 측 방향 내부 측들(44)에 직접 대향하여 있다. 일 실시예에서 그리고 도시된 바와 같이, 전도 재료(31)는 층(70)에 있고, 이와 무관하게 상부(62)를 갖는 제1 절연체 재료(39)로부터 위쪽으로 돌출된다. 재료들(30, 32, 34, 36) 중 하나 이상은 상부(62)까지 연장되지 않을 수 있다(도시되지 않음).
도 5를 참조하면 일 실시예에서, 다수의 절연 층들(72, 73, 74)이 제1 절연체 층(70), 전도성 재료(31), 및 층(71) 위에 형성되었다. 다중 층들 중 하나(예를 들어, 층(73))는 (a) 및 (b) 중 적어도 하나를 포함하는 제2 절연체 재료(41)를 포함하고, 다중 층들 중 다른 하나(예를 들어, 층들(72 및 74) 중 하나 이상)는 (a) 및 (b) 중 어느 하나를 포함하지 않는다(예를 들어, 절연성 재료(24)를 포함함). 일부 실시예에서, 층(73)은 제2 절연체 층(73)으로 지칭된다. 일 실시예에서, 제1 절연체 재료(39) 및 제2 절연체 재료(41)는 서로에 대해 동일한 조성이고, 다른 실시예에서는 서로에 대해 상이한 조성이다. 일 실시예에서 그리고 도시된 바와 같이, 제2 절연체 재료(41)는 전도 재료(31)의 상부(62)에 대해 직접적으로 형성되지 않는다.
도 6, 7 및 도 7a를 참조하면, 수평으로 신장된 트렌치들(40)이 층(74), 제2 절연체 층(73), 층들(72 및 71), 제1 절연체 층(70)(예를 들어, 그의 절연성 재료(42))을 통해 스택(18)에 형성되어(예를 들어, 이방성 식각에 의해) 측 방향으로 이격된 메모리 블록 영역들(58)을 형성한다. 수평으로 신장된 트렌치들(40)은 전도체 층(16)의 전도성 재료(17)(상부 또는 내부)에 직접 대향하는 각각의 바닥들을 가질 수 있고(도시된 바와 같이) 또는 전도체 층(16)의 전도성 재료(17) 위에 있는 각각의 바닥들을 가질 수 있다(도시되지 않음).
위의 처리는 트렌치(40)를 형성하기 전에 채널 개구(25)를 형성하고 채우는 것을 보여준다. 이는 반대일 수 있다. 대안적으로, 트렌치(40)는 채널 개구(25)의 형성과 채우기 사이에 형성될 수 있다(이상적이지 않음). 또한, 위의 처리는 트렌치들(40)을 형성하기 전에 제1 절연체 재료(39)를 형성하는 것을 도시하지만, 이는 반대일 수 있다.
도 8, 9, 9a, 10 및 11을 참조하면, 그리고 일 실시예에서, 전도성 층들(22)의 재료(26)(도시되지 않음)는 예를 들어 다른 노출된 재료들에 대해 이상적으로 선택적으로 등방성으로 식각되어 제거되었다(예를 들어, 재료(26)는 질화규소이고, 제1 및 제2 절연체 재료들(39 및 41)이 각각 (a) 및/또는 (b)를 포함하고 다른 재료가 하나 이상의 산화물 또는 폴리실리콘을 포함하는 경우 액체 또는 증기 H3PO4를 1차 식각제로 사용하여). 예시적인 실시예에서 전도성 층들(22)의 재료(26)(도시되지 않음)는 희생적이며 전도성 재료(48)로 대체되었으며, 이후에 트렌치들(40)로부터 제거되고, 따라서 개별 전도성 라인들(29)(예를 들어, 워드라인들) 및 개별 트랜지스터들 및/또는 메모리 셀들(56)의 높이 방향으로 연장되는 스트링들(49)을 형성한다.
얇은 절연성 라이너(예를 들어, Al2O3 및 도시되지 않음)는 전도성 재료(48)를 형성하기 전에 형성될 수 있다. 트랜지스터들 및/또는 메모리 셀들(56)의 대략적인 위치는 도 11에서 브래킷(bracket)으로 표시되고 일부는 도 8, 9 및 9a에서 점선 윤곽으로 표시되며, 트랜지스터들 및/또는 메모리 셀들(56)은 도시된 예에서 본질적으로 링형 또는 환형이다. 대안적으로, 트랜지스터들 및/또는 메모리 셀들(56)은 개별 채널 개구들(25)에 대해 완전히 둘러싸이지 않을 수 있으므로 각 채널 개구(25)는 두 개 이상의 높이 방향으로 연장되는 스트링들(49)을 가질 수 있다(예를 들어, 개별 전도성 층들의 채널 개구당 아마도 다수의 워드라인들을 갖는 개별 전도성 층의 개별 채널 개구들 주위의 다수의 트랜지스터들 및/또는 메모리 셀들, 도시되지 않음). 전도성 재료(48)는 개별 트랜지스터들 및/또는 메모리 셀들(56)의 제어 게이트 영역들(52)에 대응하는 단자 단부(terminal end)(50)(도 11)를 갖는 것으로 간주될 수 있다. 도시된 실시예에서 제어 게이트 영역들(52)은 개별 전도성 라인들(29)의 개별 부분들을 포함한다. 재료들(30, 32 및 34)는 제어 게이트 영역(52)과 채널 재료(36) 사이에 측 방향으로 있는 메모리 구조(65)로 간주될 수 있다. 일 실시예에서 그리고 예시적인 "게이트 라스트" 공정과 관련하여 도시된 바와 같이, 전도성 층들(22)의 전도성 재료(48)는 채널 개구들(25) 및/또는 트렌치들(40)을 형성한 후에 형성된다. 대안적으로, 전도성 층들의 전도성 재료는 예를 들어 "게이트 퍼스트" 공정과 관련하여 채널 개구들(25) 및/또는 트렌치들(40) (도시되지 않음)을 형성하기 전에 형성될 수 있다.
전하 차단 영역(예를 들어, 전하 차단 재료(30))은 저장 물질(32)과 개별 제어 게이트 영역들(52) 사이에 있다. 전하 차단(charge block)은 메모리 셀에서 다음과 같은 기능을 할 수 있다: 프로그램 모드에서, 전하 차단은 전하 캐리어가 저장 재료(예를 들어, 플로팅 게이트 재료, 전하 트래핑 재료 등)로부터 제어 게이트를 향해 통과하는 것을 방지할 수 있고, 소거 모드에서 전하 차단은 전하 캐리어가 제어 게이트로부터 저장 재료로 흐르는 것을 방지할 수 있다. 따라서, 전하 차단은 개별 메모리 셀들의 저장 재료와 제어 게이트 영역 사이의 전하 이동을 차단하는 기능을 할 수 있다. 도시된 예시적인 전하 차단 영역은 절연체 재료(30)를 포함한다. 추가 예로서, 전하 차단 영역은 저장 재료(예를 들어, 재료(32))의 측 방향(예를 들어, 반경방향) 외측 부분을 포함할 수 있고, 여기서 그러한 저장 재료는 절연성이다(예를 들어, 절연성 저장 재료(32)와 전도성 재료(48) 사이에 다른 구성 재료가 없는 경우). 그럼에도 불구하고 추가 예로서, 제어 게이트의 전도성 재료와 저장 재료의 인터페이스는 별도의 조성 절연성 재료(30)가 없는 경우 전하 차단 영역으로 기능하기에 충분할 수 있다. 또한, 절연체 재료(30)와 조합하여 재료(30)(존재하는 경우)와의 전도성 재료(48)의 인터페이스는 전하 차단 영역으로서 기능할 수 있고, 대안적으로 또는 추가적으로 절연성 저장 재료(예를 들어, 질화규소 재료(32))의 측 방향 외측 영역일 수 있다. 예시적인 재료(30)는 실리콘 하프늄 산화물 및 실리콘 이산화물 중 하나 이상이다.
도 12, 13, 13a 및 14를 참조하면 그리고 일 실시예에서, 개재 재료(intervening material)(57)가 바로 측 방향으로 인접한 메모리 블록 영역들(58) 사이의 트렌치(40)에 형성되었다. 개재 재료(57)는 바로 측 방향으로 인접한 메모리 블록 영역들(58)과 궁극적인 메모리 블록들(58) 사이에 측면 전기적 차단(절연)을 제공할 수 있다. 이는 절연성, 반전도성, 및 전도성 재료 중 하나 이상을 포함할 수 있고, 이와 상관없이, 전도성 층들(22)이 완성된 회로 구조에서 서로 단락되는 것으로부터 용이하게 할 수 있다. 예시적인 절연성 재료는 SiO2, Si3N4, Al2O3 및 도핑되지 않은 폴리실리콘 중 하나 이상이다. 일 실시예에서, 개재 재료(57)는 측방향 최 외측 절연성 재료(예를 들어, 이산화규소 및/또는 질화규소, 도시되지 않음) 및 측 방향 최외측 절연성 재료의 조성과 상이한 조성의 측방향 내측 재료(예를 들어, 도핑되지 않은 폴리실리콘, 도시되지 않음)를 포함한다. 그러한 일 실시예에서, 측방향 내측 재료는 절연성이다. 일 실시예에서, 개재 재료(57)는 바로 옆으로 인접한 메모리 블록들 사이의 모든 곳에서 절연성이다.
도 15를 참조하면 그리고 일 실시예에서, 다른 절연 층(75)이 층(74) 및 개재 재료(57) 위에 형성되었다. 하나의 그러한 실시예에서, 층(75)은 (a) 및 (b) 중 어느 하나를 포함하지 않는(예를 들어, 절연 재료(24)를 포함함) 위에서 언급된 다수의 층들 중 다른 하나를 포함한다(예를 들어, 도시된 실시예에서 하나 이상의 층들(72, 74)과 함께) 층들(70, 71, 72, 73 및 75)의 예시적인 두께는 100 내지 600옹스트롬이고 층(74)에 대한 예시적인 두께는 100 내지 1,200옹스트롬이다.
일 실시예에서, 접촉 개구들이 적어도 제2 절연체 층을 통해 형성된다. 도 16, 17, 및 17a를 참조하면, 층들(75, 74, 73(및 그 내부의 제2 절연체 재료(41)) 및 72)을 통해 전도성 재료(31)로 형성된(예를 들어, 식각에 의해) 접촉 개구들(61)이 도시되어 있다. 그 후 전도성 비아들(43)이 그 내부에 형성되고 전도성 재료(31)(즉, 적어도 부분적으로)를 통해 개별 채널 재료 스트링들(53)에 개별적으로 직접 전기적으로 연결된다. 전도성 비아들(43)은 또한 도시된 바와 같이 채널 재료(36)에 직접 대면할 수 있다. 접촉 개구들(61) 및 그 안의 전도성 비아들(43)은 예시적으로 도시된 마스크 오정렬로 인해 층(71)(미도시) 내로 그리고 층(70)(미도시)으로 및/또는 그 내로 연장될 수 있다. 트렌치들(40) 및/또는 그 안에 개재 충전 재료(57)는 접촉 개구들(61) 및/또는 그 내부에 전도성 비아들(43)을 형성한 후를 포함하여 전도성 비아들(43)을 형성한 후 언젠가는 대안적으로 형성될 수 있다.
다른 실시예와 관련하여 본 명세서에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)이 전술한 실시예와 관련하여 사용될 수 있다.
대안적인 실시예 구조(10a)가 도 18 및 18a에 도시되어 있다. 전술한 실시예의 유사한 숫자가 적절한 경우 사용되었으며, 일부 구성상의 차이점은 접미사 "a"로 지시되거나 다른 숫자로 지시된다. 예시적인 구조(10a)에서, 전도 재료(31)는 제1 절연체 재료(39)로부터 위쪽으로 돌출되도록 형성되지 않으며 도시된 바와 같은 하나의 그러한 실시예에서 전도 재료(31) 및 제1 절연체 재료(39)는 동일 평면인 평면 상부들을 갖는다. 예시 층(71)(도시되지 않음)은 존재하지 않는다. 다른 실시예와 관련하여 본 명세서에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)가 사용될 수 있다.
대안적인 실시예 구조(10b)가 도 19 및 19a에 도시되어 있다. 전술한 실시예와 유사한 숫자가 적절한 경우 사용되었으며, 일부 구조상의 차이점은 접미사 "b"로 지시되거나 다른 숫자로 지시된다. 예시적인 구조(10b)에서, 제2 절연체 층(73)의 제2 절연체 재료(41)는 전도성 재료(31)의 상부(62)에 대해 직접적으로 형성되었다. 예시 층(72)(미도시)는 존재하지 않는다. 다른 실시예와 관련하여 본 명세서에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)가 사용될 수 있다.
대안적인 실시예 구조(10c)가 도 20 및 20a에 도시되어 있다. 전술한 실시예의 유사한 숫자가 적절한 경우 사용되었으며, 일부 구조상의 차이점은 접미사 "c"로 지시되거나 다른 숫자로 지시된다. 예시적인 구조(10c)에서, 제2 절연체 층(73)의 제2 절연체 재료(41)는 10b와 유사한 구조에서 전도 재료(31)의 상부(62)에 대해 직접적으로 형성된다. 예시적인 층들(71 및 72)(도시되지 않음)는 존재하지 않는다. 다른 실시예와 관련하여 본 명세서에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)가 사용될 수 있다.
본 발명은 다음 처리 문제를 해결하는 데 동기가 부여되었지만 이에 제한되지는 않는다. 층(72)의 절연체 재료와 메모리 셀 재료(30, 32 및/또는 34)의 일부가 동일한 재료, 예를 들어 이산화규소를 포함하는 상황을 고려한다. 메모리 셀 재료들(30, 32 및/또는 34)의 상부에 적어도 약간 수직으로 인접한 제2 절연체 재료(41)가 없는 경우, 접촉 개구(61)를 식각하는 데 사용되는 식각 화학 물질은 또한 접촉 개구를 전도성 라인(29)(도시되지 않음)의 전도성 재료(48)로 연장할 수 있는 약간 잘못 정렬된 마스크를 통해 이러한 메모리 셀 재료(들)를 식각하여, 따라서 전도성 비아들(43)을 형성할 때 치명적인 단락을 생성할 수 있다. 메모리 셀 재료들(30, 32 및/또는 34)의 상부에 적어도 수직으로 약간 인접한 제2 절연체 재료(41)는 그러한 위험을 배제하거나 적어도 감소시킬 수 있다.
대안적인 실시예 구조는 위에서 설명된 방법 실시예 또는 그렇지 않은 경우에 발생할 수 있다. 그럼에도 불구하고, 본 발명의 실시예는 제조 방법과 무관한 메모리 어레이를 포함한다. 그럼에도 불구하고, 그러한 메모리 어레이는 방법 실시예에서 본 명세서에 설명된 속성들 중 임의의 것을 가질 수 있다. 마찬가지로, 위에서 설명된 방법 실시예는 장치 실시예와 관련하여 설명된 속성들 중 임의의 것을 통합, 형성 및/또는 가질 수 있다.
본 발명의 실시예는 메모리 셀들(예를 들어, 56)의 스트링들(예를 들어, 49)을 포함하는 메모리 어레이(예를 들어, 12)를 포함한다. 메모리 어레이는 교번하는 절연성 층들(예를 들어, 20) 및 전도성 층들(예를 들어, 22)을 포함하는 수직 스택(예를 들어, 18)을 포함한다. 제1 절연체 층(예를 들어, 70)은 스택 위에 있다. 제1 절연체 층의 제1 절연체 재료(예를 들어, 39)는 (a) 및 (b) 중 적어도 하나를 포함하고, 여기서 (a): 규소, 질소, 및 탄소, 산소, 붕소 및 인 중 하나 이상, 및 (b): 탄화규소이다. 메모리 셀들의 채널 재료 스트링들(예를 들어, 53)이 스택에 존재한다. 채널 재료 스트링들의 채널 재료(예를 들어, 36)는 제1 절연체 층에 존재한다. 전도성 재료(예를 들어, 31)는 제1 절연체 층의 개별 채널 재료 스트링들의 측들(예를 들어, 44)에 직접 대향한다. 제2 절연체 층(예를 들어, 73)은 제1 절연체 층과 전도 재료 위에 있다. 제2 절연체 층의 제2 절연체 재료(예를 들어, 41)는 (a) 및 (b) 중 적어도 하나를 포함한다. 전도성 비아(예를 들어, 43)는 제2 절연체 층을 통해 연장되고 전도 재료를 통해 개별 채널 재료 스트링에 개별적으로 직접 전기적으로 연결된다. 다른 실시예와 관련하여 본 명세서에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)가 사용될 수 있다.
상기 처리(들) 또는 구조(들)은 하부 베이스 기판의 일부로서 또는 그 위의 그러한 구성 요소들의 단일 스택 또는 단일 데크로서 또는 그 내에 형성된 구성 요소들의 어레이에 상대적인 것으로 간주될 수 있다(단, 단일 스택/데크에는 여러 층들이 있을 수 있음). 어레이 내에서 이러한 구성 요소들을 작동 또는 액세스하기 위한 제어 및/또는 기타 주변 회로는 완성된 구성의 일부로서 어디에나 형성될 수 있으며, 일부 실시 예에서는 어레이 아래에 있을 수 있다(예를 들어, CMOS 언더 어레이). 그럼에도 불구하고, 하나 이상의 추가의 그러한 스택(들)/데크(들)가 도면에 도시되거나 위에서 설명된 것 위 및/또는 아래에 제공되거나 제조될 수 있다. 또한, 구성 요소의 어레이(들)는 서로 다른 스택들/데크들에서 서로 동일하거나 서로 다를 수 있고 서로 다른 스택들/데크들은 두께가 같거나 서로에 대해 다른 두께일 수 있다. 개재 구조는 바로 수직으로 인접한 스택/데크(예를 들어, 추가 회로 및/또는 유전체 층) 사이에 제공될 수 있다. 또한, 상이한 스택들/데크들이 서로에 대해 전기적으로 결합될 수 있다. 다중 스택들/데크들은 개별적으로 그리고 순차적으로 제조될 수 있거나(예를 들어, 서로 위에), 둘 이상의 스택들/데크들이 본질적으로 동시에 제조될 수 있다.
위에서 논의된 어셈블리들 및 구조들은 집적 회로/회로에 사용될 수 있으며 전자 시스템에 통합될 수 있다. 이러한 전자 시스템들은 예를 들어 메모리 모듈, 디바이스 드라이버, 전원 모듈, 통신 모뎀, 프로세서 모듈 및 어플리케이션 특정 모듈에 사용될 수 있으며, 다중 계층, 다중 칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 장치, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대폰, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 광범위한 시스템들 중 하나 일 수 있다.
이 문서에서는 달리 명시되지 않는 한 "상승(elevational)", "높은", "위쪽", "아래쪽", "상부", "최상부(atop)", "바닥", "위의", "아래의", "아래쪽", "위", "위" 및 "아래"는 일반적으로 수직 방향을 참조한다. "수평"은 주 기판 표면을 따르는 일반적인 방향을 말하며(즉, 10도 이내), 제조 중에 기판이 처리되는 기준일 수 있으며, 수직은 일반적으로 이에 직교하는 방향이다. "정확히 수평한"에 대한 언급은 주 기판 표면을 따르는 방향이며(즉, 각도 없음) 제조 중에 기판이 처리되는 방향일 수 있다. 또한, 본원에서 사용되는 "수직" 및 "수평"은 일반적으로 서로에 대해 수직이고 3 차원 공간에서 기판의 배향과 무관하다. 추가적으로, "상승 연장"및 "고도 연장"은 정확히 수평으로부터 45° 이상 기울어진 방향을 의미한다. 또한, 전계 효과 트랜지스터에 대해 "상승 연장", "연장 상승", "연장 수평", "수평 연장" 등은 소스/드레인 영역들 사이에서 전류가 흐르는 트랜지스터의 채널 길이 방향과 관련이 있다. 바이폴라 접합 트랜지스터의 경우 "연장 연장" "상승 연장", "연장 수평", "수평 연장" 등은 이미터와 컬렉터 사이에서 전류가 흐르는 기본 길이의 방향과 관련이 있다. 일부 실시 예들에서, 상승 연장되는 임의의 구성 요소, 특징 및/또는 영역은 수직으로 또는 수직의 10° 이내로 연장된다.
또한, "바로 위", "바로 아래" 및 "바로 아래"는 서로에 대해 언급된 두 영역들/재료들/구성 요소들의 적어도 일부 측 방향 중첩(즉, 수평)을 필요로 한다. 또한 앞에 "직접"이 없는 "위"를 사용하려면 다른 위에 있는 명시된 영역/재료/구성 요소의 일부가 다른 것보다 높이가 바깥쪽에 있어야 한다(즉, 명시된 두 영역들/재료들/구성 요소들의 측 방향 중첩이 있는지 여부와 무관). 유사하게, "직접"이 앞에 없는 "아래" 및 "하부"의 사용은 다른 아래/하부에 있는 언급된 영역/재료/구성 요소의 일부가 다른 것의 높이 안쪽에 있어야만 요구한다(즉, 명시된 두 영역들/재료들/구성 요소들의 측 방향 중첩이 있는지 여부와 무관).
본원에 설명된 임의의 재료, 영역 및 구조는 균질하거나 비균질일 수 있으며, 이와 상관없이 그러한 위에 놓인 임의의 재료에 걸쳐 연속적이거나 불연속적일 수 있다. 하나 이상의 예시적 조성물(들)이 임의의 재료에 대해 제공되는 경우, 그 재료는 이러한 하나 이상의 조성물(들)을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 또한, 달리 언급되지 않는 한, 각각의 재료는 원자 층 증착, 화학 기상 증착, 물리적 증착, 에피택셜 성장, 확산 도핑 및 이온 주입과 함께 임의의 적합한 기존 또는 미래 개발 기술을 사용하여 형성될 수 있다.
추가적으로, "두께"는 그 자체로(앞의 형용사 없음) 주어진 재료 또는 영역을 통과하는 평균 직선 거리로, 조성이 다른 바로 인접한 재료 또는 바로 인접한 영역의 가장 가까운 표면으로부터 수직으로 정의된다. 추가로, 본원에 설명된 다양한 재료 또는 영역은 실질적으로 일정한 두께 또는 가변 두께일 수 있다. 가변 두께의 경우, 두께는 달리 표시되지 않는 한 평균 두께를 나타내며, 이러한 재료 또는 영역은 두께가 가변적이기 때문에 약간의 최소 두께와 약간의 최대 두께를 갖는다. 본원에서 사용된 바와 같이, "다른 조성물"은, 예를 들어 그러한 재료 또는 영역이 균질하지 않은 경우, 서로 직접적으로 대항할 수 있는 두 개의 언급된 재료들 또는 영역들의 부분만이 화학적 및/또는 물리적으로 상이 할 것을 요구한다. 명시된 두 재료들 또는 영역들이 서로 직접적으로 대항하지 않는 경우 "다른 조성"은 두 개의 언급된 재료들 또는 서로 가장 가까운 영역들의 부분이 그러한 재료 또는 영역이 균질하지 않은 경우 화학적으로 및/또는 물리적으로 다를 것을 요구한다. 이 문서에서, 재료, 영역 또는 구조는 언급된 재료, 영역 또는 구조가 서로에 대해 적어도 약간의 물리적 접촉 접촉이 있을 때 서로 "직접적으로 대항"한다. 대조적으로, "직접"이 앞에 없는 "위의", "상의", "인접한", "따라" 및 "대항하는"은 "직접 대항하는"뿐만 아니라 중간 재료(들), 영역(들), 또는 구조(들)가 서로에 대해 언급된 재료, 영역 또는 구조의 물리적 접촉이 없는 접촉을 초래한다.
본원에서, 정상 작동시 전류가 한 쪽에서 다른쪽으로 연속적으로 흐를 수 있고, 충분히 생성될 때 주로 아원자 양전하 및/또는 음전하의 이동에 의해 그렇게 할 수 있을 때 영역-재료-구성 요소들은 서로에 대해 "전기적으로 결합"된다. 다른 전자 구성 요소는 영역-재료-구성 요소들 사이에 전기적으로 결합될 수 있다. 대조적으로, 영역-재료-구성 요소들이 "직접 전기적으로 결합된" 것으로 언급될 때, 직접 전기적으로 결합된 영역-재료-구성 요소들 사이에는 개입하는 전자 구성 요소가 없다(예를 들어, 다이오드, 트랜지스터, 저항기, 변환기, 스위치, 퓨즈 등 없음).
본 문서에서 "로우" 및 "컬럼"을 사용하는 것은 편의상 한 시리즈 또는 특징의 방향을 다른 시리즈 또는 특징의 방향과 구별하고 이를 따라 구성요소가 형성되었거나 형성될 수 있는 요소이다. "로우" 및 "컬럼"은 기능과 무관한 일련의 영역, 구성 요소 및/또는 기능과 관련하여 동의어로 사용된다. 그럼에도 불구하고, 로우들은 서로에 대해 직선 및/또는 곡선 및/또는 평행 및/또는 비 평행일 수 있으며, 컬럼 또한 그러하다. 또한, 로우들과 컬럼들은 90° 또는 하나 이상의 다른 각도(직각이 아는 다른 각도)에서 서로에 대해 교차할 수 있다.
본원에서 전도성/전도체/전도성 재료 중 임의의 조성물은 금속 재료 및/또는 전도성으로 도핑된 반도체/반도체/반도체 재료일 수 있다. "금속 재료"는 원소 금속, 둘 이상의 원소 금속들의 임의의 혼합물 또는 합금, 및 임의의 하나 이상의 전도성 금속 화합물(들)의 임의의 하나 또는 조합이다.
본원에서, 식각, 식각하는, 제거하는, 제거, 증착하는, 형성하는 및/또는 형성에 대한 "선택적"의 임의의 사용은 적어도 2:1의 비율로 작용하는 또 다른 명시된 재료(들)에 비해 하나의 명시된 재료의 그러한 행위이다. 또한, 선택적으로 증착, 선택적으로 성장 또는 선택적으로 형성의 임의의 사용은 적어도 처음 75 옹스트롬의 증착, 성장 또는 형성 동안 부피 기준으로 2:1 이상의 비율로 다른 언급된 재료 또는 재료들에 비해 하나의 재료를 증착, 성장 또는 형성하는 것이다.
달리 명시되지 않는 한, 본원에서 "또는"의 사용은 둘 중 하나 및 둘 모두를 포함한다.
결론
일 실시예에서 메모리 어레이를 형성하는데 사용되는 방법은 수직으로 교번하는 제1 층들과 제2 층들을 포함하는 스택을 형성하는 단계를 포함한다. 제1 절연체 층은 스택 위에 존재한다. 제1 절연체 층의 제1 절연체 재료는 (a) 및 (b) 중 적어도 하나를 포함하며, 여기서 (a)는 규소, 질소, 및 탄소, 산소, 붕소 및 인 중 하나 이상이고 (b)는 탄화규소이다. 채널 재료 스트링들은 스택과 제1 절연체 층에 존재한다. 전도 재료는 제1 절연체 층의 개별의 채널 물질 스트링들의 측들에 직접 대향한다. 제2 절연체 층은 제1 절연체 층 및 전도 재료 위에 형성된다. 제2 절연체 층의 제2 절연체 재료는 (a) 및 (b) 중 적어도 하나를 포함한다. 전도성 비아들이 형성되고 제2 절연체 층을 통해 연장되며 전도성 재료를 통해 개별 채널 재료 스트링들에 개별적으로 전기적으로 직접 연결된다.
일부 실시예에서, 메모리 어레이를 형성하는데 사용되는 방법은 수직으로 교번하는 제1 층들 및 제2 층들을 포함하는 스택을 형성하는 단계를 포함한다. 제1 절연체 층은 스택 위에 형성된다. 제1 절연체 층의 제1 절연체 재료는 (a) 및 (b) 중 적어도 하나를 포함하며, 여기서 (a)는 규소, 질소, 및 탄소, 산소, 붕소 및 인 중 하나 이상이며, (b)는 탄화규소이다. 채널 재료 스트링들은 스택과 제1 절연체 층에 형성된다. 전도 재료는 제1 절연체 층의 개별의 채널 물질 스트링들의 측들에 직접 대향한다. 다중 절연 층들이 제1 절연체 층과 전도 재료 위에 형성된다. 다중 층들 중 하나는 (a) 및 (b) 중 적어도 하나를 포함하는 제2 절연체 재료를 포함하고 다중 층들 중 다른 하나는 (a) 및 (b) 중 어느 하나를 포함하지 않는다. 접촉 개구들이 하나 및 다른 층들을 통해 식각된 후 전도 재료를 통해 개별 채널 재료 스트링에 개별적으로 직접 전기적으로 결합되는 전도성 비아들이 접촉 개구에 형성된다.
일부 실시예에서, 메모리 어레이는 교번하는 절연성 층들과 전도성 층들을 포함하는 수직 스택을 포함한다. 제1 절연체 층은 스택 위에 존재한다. 제1 절연체 층의 제1 절연체 재료는 (a) 및 (b) 중 적어도 하나를 포함하며, 여기서 (a)는 규소, 질소, 및 탄소, 산소, 붕소 및 인 중 하나 이상이고 (b)는 탄화규소이다. 메모리 셀들의 채널 재료 스트링들이 스택에 존재한다. 채널 재료 스트링들의 채널 재료는 제1 절연체 층에 존재한다. 제1 절연체 층의 전도 재료는 개별의 채널 재료 스트링들의 측들에 직접 대향한다. 제2 절연체 층은 제1 절연체 층과 전도 재료 위에 존재한다. 제2 절연체 층의 제2 절연체 재료는 (a) 및 (b) 중 적어도 하나를 포함한다. 전도성 비아는 제2 절연체 층을 통해 연장되며 전도 재료를 통해 개별 채널 재료 스트링에 개별적으로 직접 전기적으로 결합된다.

Claims (30)

  1. 메모리 어레이(memory array)를 형성하는데 사용되는 방법에 있어서,
    수직으로 교번하는(vertically-alternating) 제1 층들과 제2 층들을 포함하는 스택(stack)을 형성하는 단계-여기서 제1 절연체 층(insulator tier)이 상기 스택 위에 있고; 상기 제1 절연체 층의 제1 절연체 재료가 (a) 및 (b) 중 적어도 하나를 포함하며, 여기서 (a)는 규소, 질소, 및 탄소, 산소, 붕소 및 인 중 하나 이상이고 및 (b)는 탄화규소이며; 채널 재료 스트링(channel material string)들이 상기 스택 및 상기 제1 절연체 층에 있고, 전도 재료(conducting material)가 상기 제1 절연체 층의 개별의 상기 채널 재료 스트링들의 측들에 대해 직접 대향함-;
    상기 제1 절연체 층 및 상기 전도 재료 위에 제2 절연체 층을 형성하는 단계-여기서 상기 제2 절연체 층의 제2 절연체 재료는 상기 (a) 및 상기 (b) 중 적어도 하나를 포함함-; 및
    상기 전도 재료를 통해 상기 개별 채널 재료 스트링들에 개별적으로 직접 전기적으로 결합되는 상기 제2 절연체 층을 통해 연장되는 전도성 비아(conductive via)들을 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제1 및 제2 절연체 재료들이 서로에 대해 동일한 조성을 갖도록 형성하는 단계를 포함하는, 방법.
  3. 제1항에 있어서, 상기 제1 및 제2 절연체 재료들이 서로에 대해 상이한 조성을 갖도록 형성하는 단계를 포함하는, 방법.
  4. 제1항에 있어서, 상기 전도 재료의 상부에 직접적으로 대향하는 상기 제2 절연체 재료를 형성하는 단계를 포함하는, 방법.
  5. 제1항에 있어서, 상기 제2 절연체 재료는 상기 전도 재료의 상부에 직접적으로 대향하도록 형성되지 않는, 방법.
  6. 제1항에 있어서, 상기 제1 절연체 재료로부터 상향 돌출되도록 상기 전도 재료를 형성하는 단계를 포함하는, 방법.
  7. 제1항에 있어서, 상기 전도 재료는 상기 제1 절연체 재료로부터 상향 돌출되도록 형성되지 않는, 방법.
  8. 제7항에 있어서, 상기 전도 재료 및 상기 제1 절연체 재료는 동일 평면인 평면 상부들을 갖는, 방법.
  9. 제1항에 있어서, 측 방향으로 이격된 메모리 블록 영역들을 형성하고 트렌치들에 개재 재료(intervening material)를 형성하기 위해 상기 제1 절연체 층을 통해, 상기 제2 절연체 층을 통해, 상기 스택 내로 수평으로 신장된 트렌치들을 형성하는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 상기 제1 절연체 층의 절연성 재료를 통해 상기 수평으로 연장된 트렌치들을 형성하는 단계를 포함하고, 상기 절연성 재료는 상기 (a) 또는 상기 (b) 중 어느 하나를 포함하지 않는, 방법.
  11. 제1항에 있어서,
    희생 재료(sacrificial material)를 포함하도록 상기 제1 층들을 형성하는 단계;
    상기 제2 층들에 대해 선택적으로 상기 제1 층들로부터 상기 희생 재료를 식각하는 단계; 및
    상기 제1 층들로부터 상기 희생 재료를 상기 제1 층들의 개별 전도성 라인들의 전도 재료로 대체하는 단계를 포함하는, 방법.
  12. 제1항에 있어서, 상기 제1 절연체 재료 중 적어도 하나는 상기 (a)를 포함하는, 방법.
  13. 제12항에 있어서, 상기 제1 절연체 상기 재료의 탄소, 산소, 붕소 및 인 중 하나 이상이 적어도 약 2 원자 퍼센트(atomic percent)의 전체 농도를 갖는, 방법.
  14. 제13항에 있어서, 상기 전체 농도가 약 20 원자 퍼센트 이하인, 방법.
  15. 제13항에 있어서, 상기 제1 절연체 재료의 상기 탄소, 산소, 붕소 및 인 중 하나 이상이 적어도 약 4 원자 퍼센트의 전체 농도를 갖는, 방법.
  16. 제16항에 있어서, 상기 전체 농도는 적어도 약 10 원자 퍼센트 이상인, 방법.
  17. 제12항에 있어서, 상기 제1 절연체 재료 중 상기 하나 이상이 탄소를 포함하는, 방법.
  18. 제12항에 있어서, 상기 제1 절연체 재료 중 상기 하나 이상이 산소를 포함하는, 방법.
  19. 제12항에 있어서, 상기 제1 절연체 재료 중 상기 하나 이상이 붕소를 포함하는, 방법.
  20. 제12항에 있어서, 상기 제1 절연체 재료 중 상기 하나 이상이 인을 포함하는, 방법.
  21. 제12항에 있어서, 상기 제1 절연체 재료 중 상기 하나 이상이 탄소, 산소, 붕소 및 인 중 하나만을 포함하는, 방법.
  22. 제12항에 있어서, 상기 제1 절연체 재료 중 상기 하나 이상은 탄소, 산소, 붕소 및 인 중 적어도 두 개를 포함하는, 방법.
  23. 제1항에 있어서, 상기 제1 절연체 재료 중 상기 적어도 하나는 상기 (b)를 포함하는, 방법.
  24. 제1항에 있어서, 상기 제1 절연체 재료 중 상기 적어도 하나는 상기 (a) 및 상기 (b) 모두를 포함하는, 방법.
  25. 제1항에 있어서, 상기 제2 절연체 재료 중 상기 적어도 하나는 상기 (a)를 포함하는, 방법.
  26. 제1항에 있어서, 상기 제2 절연체 재료 중 상기 적어도 하나는 (b)를 포함하는, 방법.
  27. 메모리 어레이를 형성하는데 사용되는 방법에 있어서,
    수직으로 교번하는 제1 층들과 제2 층들을 포함하는 스택을 형성하는 단계;
    상기 스택 위에 제1 절연체 층을 형성하는 단계-여기서 상기 제1 절연체 층의 제1 절연체 재료는 (a) 및 (b) 중 적어도 하나를 포함하고, 여기서 (a)는 규소, 질소, 및 탄소, 산소, 붕소 및 인 중 하나 이상이고 (b)는 탄화규소임-;
    상기 스택 및 상기 제1 절연체 층에 채널 재료 스트링들을 형성하는 단계-여기서, 전도 재료는 상기 제1 절연체 층의 개별의 상기 채널 재료 스트링들의 측들에 대해 직접적으로 대향함-;
    상기 제1 절연체 층 및 상기 전도 재료 위에 다중 절연 층들을 형성하는 단계-여기서, 상기 다중 층들 중 하나는 상기 (a) 및 상기 (b) 중 적어도 하나를 포함하는 제2 절연체 재료를 포함하고, 상기 다중 층들 중 다른 하나는 상기 (a) 및 상기 (b) 중 어느 하나를 포함하지 않음-; 및
    상기 하나 및 상기 다른 층들을 통해 접촉 개구들을 식각한 후 상기 전도 재료를 통해 상기 개별 채널 재료 스트링들에 개별적으로 전기적으로 결합되는 상기 전도성 비아들을 상기 접촉 개구들에 형성하는 단계를 포함하는, 방법.
  28. 제27항에 있어서, 상기 전도성 재료의 상부에 직접적으로 대향하는 상기 다중 층들 중 상기 하나를 형성하는 단계를 포함하는, 방법.
  29. 제27항에 있어서, 상기 다중 층들 중 상기 하나가 상기 전도 재료의 상부에 직접적으로 대향하도록 형성되지 않는, 방법.
  30. 메모리 어레이에 있어서,
    교번하는 절연성 층들과 전도성 층들을 포함하는 수직 스택,
    상기 스택 위의 제1 절연체 층-여기서, 상기 제1 절연체 층의 제1 절연체 재료는 (a) 및 (b) 중 적어도 하나를 포함하고, 여기서 (a)는 규소, 질소, 및 탄소, 산소, 붕소 및 인 중 하나 이상이고 (b)는 탄화규소임-;
    상기 스택의 메모리 셀들의 채널 재료 스트링-여기서, 상기 채널 재료 스트링들의 채널 재료는 상기 제1 절연체 층에 존재함-;
    개별의 상기 채널 재료 스트링들의 측들에 대해 직접적으로 대향하는 상기 제1 절연체 층의 전도 재료;
    상기 제1 절연체 층 및 상기 전도 재료 위의 제2 절연체 층-여기서, 상기 제2 절연체 층의 제2 절연체 재료는 상기 (a) 및 상기 (b) 중 적어도 하나를 포함함-; 및
    상기 전도 재료를 통해 상기 개별 채널 재료 스트링들에 개별적으로 직접 전기적으로 결합되는 상기 제2 절연체 층을 통해 연장되는 전도성 비아들을 포함하는, 메모리 어레이.
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