CN114521291A - 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

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Abstract

一种用于形成存储器阵列的方法包括形成包括垂直交替第一层面及第二层面的堆叠。第一绝缘体层面在所述堆叠上方。所述第一绝缘体层面的第一绝缘体材料包括(a)及(b)中的至少一者，其中(a)：硅、氮以及碳、氧、硼及磷中的一或多者，且(b)：碳化硅。沟道材料串在所述堆叠中且在所述第一绝缘体层面中。导电材料在所述第一绝缘体层面中直接抵靠所述沟道材料串中的个别者的侧。第二绝缘体层面形成于所述第一绝缘体层面及所述导电材料上方。所述第二绝缘体层面的第二绝缘体材料包括所述(a)及所述(b)中的至少一者。导电通孔经形成且延伸穿过所述第二绝缘体层面且个别地通过所述导电材料直接电耦合到所述个别沟道材料串。公开了包含与方法无关的结构的其它方面。

Description

存储器阵列及用于形成包括存储器单元串的存储器阵列的 方法
技术领域
本文中公开的实施例涉及存储器阵列及用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统且在计算机系统中用于存储数据。可以个别存储器单元的一或多个阵列制作存储器。可使用数字线(其还可被称为位线、数据线或感测线)及存取线(其还可被称为字线)写入到存储器单元或从存储器单元读取。感测线可使沿阵列的列的存储器单元导电互连，且存取线可使沿阵列的行的存储器单元导电互连。每一存储器单元可通过感测线及存取线的组合唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不存在电力的情况下存储数据达延长时段。非易失性存储器常规地被指定为具有至少约10年的留存时间的存储器。易失性存储器消散且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的留存时间。无论如何，存储器单元经配置以依至少两个不同可选择状态保持或存储存储器。在二进制系统中，所述状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个信息等级或状态。
场效晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近沟道区且通过薄栅极绝缘体与所述沟道区分离。将适合电压施加到栅极允许电流从源极/漏极区中的一者通过沟道区流动到另一者。当从栅极移除电压时，在很大程度上防止电流流过沟道区。场效晶体管还可包含额外结构(例如，可逆编程的电荷存储区)作为栅极绝缘体与导电栅极之间的栅极构造的部分。
快闪存储器是一种类型的存储器且在现代计算机及装置中具有许多用途。例如，现代个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置利用固态磁盘中的快闪存储器取代常规硬盘机变得越来越常见。作为又另一实例，快闪存储器在无线电子装置中是风行的，这是因为其使制造商能够在新通信协议变得标准化时支持所述新通信协议，且提供针对增强的特征远程地升级装置的能力。
NAND可为集成式快闪存储器的基本架构。NAND胞元单元包括串联耦合到存储器单元的串行组合(其中所述串行组合通常被称为NAND串)的至少一个选择装置。NAND架构可配置成包括个别地包括可逆编程的垂直晶体管的垂直堆叠存储器单元的三维布置。可在垂直堆叠存储器单元下方形成控制或其它电路系统。其它易失性或非易失性存储器阵列架构还可包括个别地包括晶体管的垂直堆叠存储器单元。
存储器阵列可经布置于存储器页面、存储器块及部分块(例如，子块)及存储器平面中，例如如第2015/0228659号、第2016/0267984号及第2017/0140833号美国专利申请案公开案中的任何者中展示且描述。存储器块可至少部分界定垂直堆叠存储器单元的个别字线层面中的个别字线的纵向轮廓。到这些字线的连接可出现在垂直堆叠存储器单元阵列的端部或边缘处的所谓的“阶梯结构”中。阶梯结构包含界定个别字线的接触区的个别“梯阶”(替代地被称为“阶状部”或“阶梯”)，在其上接触竖向延伸的导电通孔以提供对字线的电存取。
附图说明
图1是根据本发明的实施例的处理中衬底的部分的图解横截面视图且通过图2中的线1-1取得。
图2是通过图1中的线2-2取得的图解横截面视图。
图3、3A、3B、4、4A、4B、5到7A、8、9、9A到13A、14到17A是根据本发明的一些实施例的处理中的图1及2的构造或其部分的图解循序剖面视图及/或放大视图。
图18、18A、19、19A、20及20A展示本发明的替代实例方法及/或结构实施例。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列(例如，具有在阵列下方的外围控制电路系统(例如，阵列下CMOS)的NAND或其它存储器单元阵列)中的方法。本发明的实施例涵盖所谓的“后栅极”或“替换栅极”处理、所谓的“先栅极”处理、及与何时形成晶体管栅极无关的现存或尚待开发的其它处理。本发明的实施例还涵盖与制造方法无关的存储器阵列(例如，NAND架构)。参考图1到17A描述实例方法实施例，其可被视为“后栅极”或“替换栅极”过程。
图1及2展示具有其中将形成竖向延伸的晶体管及/或存储器单元串的阵列或阵列区12的构造10。构造10包括具有导电性/导体/导电、半导电性/半导体/半导电、或绝缘性/绝缘体/绝缘(即，在本文中，电绝缘)材料中的任一或多者的基底衬底11。各种材料已竖向形成于基底衬底11上方。材料可在图1及2描绘的材料旁边、从其竖向向内或竖向向外。例如，集成电路系统的其它部分或完全制作组件可设置于基底衬底11上方、周围或其内的某处。用于操作竖向延伸的存储器单元串的阵列(例如，阵列12)内的组件的控制及/或其它外围电路系统还可经制作且可或可不完全或部分处在阵列或子阵列内。此外，还可独立地、协力地、或以其它方式相对于彼此制作并操作多个子阵列。在本档案中，“子阵列”还可被视为阵列。
包括导电材料17的导体层面16已形成于衬底11上方。导体层面16可包括用于控制对将形成于阵列12内的晶体管及/或存储器单元的读取及写入存取的控制电路系统(例如，阵列下外围电路系统及/或共同源极线或板极)的部分。包括垂直交替绝缘层面20及导电层面22的堆叠18已形成于导体层面16上方。层面20及22中的每一者的实例厚度是22纳米到60纳米。仅展示少数层面20及22，其中堆叠18更可能包括数十、一百个或更多个等的层面20及22。可或可不为外围及/或控制电路系统的部分的其它电路系统可介于导体层面16与堆叠18之间。例如，此电路系统的导电材料及绝缘材料的多个垂直交替层面可在导电层面22的最下层面下方及/或在导电层面22的最上层面上方。例如，一或多个选择栅极层面(未展示)可介于导体层面16与最下导电层面22之间且一或多个选择栅极层面可在导电层面22的最上层面上方。无论如何，导电层面22(替代地被称为第一层面)可不包括导电材料且绝缘层面20(替代地被称为第二层面)可不包括绝缘材料或此时在结合本文最初描述的实例方法实施例(其为“后栅极”或“替换栅极”)处理中是绝缘的。实例导电层面22包括第一材料26(例如，氮化硅)，其可为完全或部分牺牲性的。实例绝缘层面20包括第二材料24(例如，二氧化硅)，其具有与第一材料26的组合物不同的组合物且可为完全或部分牺牲性的。最上绝缘层面20及堆叠18可被视为具有顶部21。
第一绝缘体层面70已形成于堆叠18上方且在一个实施例中另一层面71已形成于第一绝缘体层面70上方。第一绝缘体层面70包括第一绝缘体材料39，第一绝缘体材料39包括(a)及(b)中的至少一者，其中(a)：硅、氮以及碳、氧、硼及磷中的一或多者，且(b)：碳化硅。在一个实施例中，第一绝缘体材料39包括(a)。在一个此实施例中，第一绝缘体材料39包括碳、氧、硼或磷中的一者且仅一者。在另一此实施例中，第一绝缘体材料39包括碳、氧、硼及磷的至少两者。在一个实施例中，第一绝缘体材料39中的碳、氧、硼及磷中的一或多者具有至少约2原子百分比的总浓度，且在一个此类实施例中此总浓度不超过约20原子百分比。在一个实施例中，此总浓度是至少约4原子百分比，且在一个实施例中是至少约10原子百分比。在一个实施例中，此总浓度从约6原子百分比到约11原子百分比。在一个实施例中，第一绝缘体材料39包括(b)。在一个实施例中，第一绝缘体材料39包括(a)及(b)两者，而另一实施例则仅包括(a)及(b)中的一者。在一个实施例中，绝缘层面20包括具有与第一绝缘体材料39的组合物不同的组合物的绝缘材料(例如，24)。在一个实施例中且如展示，第一绝缘体层面70在其中包括绝缘材料42(例如，二氧化硅)，绝缘材料42不包括(a)或(b)中的任一者。实例另一层面71被展示为包括绝缘材料24。
沟道开口25已经形成(例如，通过蚀刻)穿过层面71、层面70、绝缘层面20及导电层面22而到导体层面16。沟道开口25可径向向内渐缩(未展示)，移动到堆叠18中的更深处。在一些实施例中，沟道开口25可如展示般部分进入导体层面16的导电材料17中或可停止在其顶上(未展示)。替代地，作为实例，沟道开口25可停止在最下绝缘层面20顶上或其内。将沟道开口25至少延伸到导体层面16的导电材料17的原因是确保随后形成的沟道材料(尚未展示)直接电耦合到导体层面16，而无需在期望此连接时使用替代性处理及结构来完成此连接。蚀刻停止材料(未展示)可在导体层面16的导电材料17内或顶上以在需要时促进停止相对于导体层面16蚀刻沟道开口25。此蚀刻停止材料可为牺牲性的或非牺牲性的。仅通过实例且为简洁起见，沟道开口25被展示为布置成每行4个与每行5个开口25的交错行的群组或列，且阵列排列在将包括呈完成电路系统构造的横向间隔的存储器块58的横向间隔的存储器块区58中。在本档案中，“块”是通用的，以包含“子块”。存储器块区58及所得存储器块58(尚未展示)可被视为纵向伸长且例如沿方向55定向。否则，在此处理点可能无法辨别存储器块区58。可使用任何替代现存或尚待开发的布置及构造。
晶体管沟道材料可沿绝缘层面及导电层面竖向形成于个别沟道开口中，因此包括个别沟道材料串，其与导体层面中的导电材料直接电耦合。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如，控制栅极区)及横向介于所述栅极区与沟道材料之间的存储器结构。在一个此实施例中，存储器结构经形成以包括电荷阻挡区、存储材料(例如，电荷存储材料)及绝缘电荷通过材料。个别存储器单元的存储材料(例如，浮动栅极材料(例如掺杂或未掺杂硅)或电荷俘获材料(例如氮化硅、金属点等))竖向沿着电荷阻挡区的个别者。绝缘电荷通过材料(例如，具有夹置在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程设计结构)横向介于沟道材料与存储材料之间。
图3、3A、3B、4、4A及4B展示一个实施例，其中电荷阻挡材料30、存储材料32及电荷通过材料34已沿绝缘层面20及导电层面22竖向形成于个别沟道开口25中。可通过例如将晶体管材料30、32及34(例如，存储器单元材料)的相应薄层沉积于堆叠18上方及个别沟道开口25内，接着将此至少平坦化回到堆叠18的顶部表面而形成晶体管材料30、32及34(例如，存储器单元材料)。在一个实施例中，下文更详细地描述包括二氧化硅的至少一些存储器单元材料30、32及/或34及另外实例存储器单元材料。
沟道材料36还已沿绝缘层面20及导电层面22竖向形成于堆叠18中及沟道开口25中的第一绝缘体层面70中，因此包括在一个实施例中具有沿其的存储器单元材料(例如，30、32及34)的个别操作沟道材料串53。归因于尺度，材料30、32、34及36共同展示为图3及4中的材料37且仅指定为材料37。实例沟道材料36包含经适当掺杂的结晶半导体材料，例如一或多个硅、锗及所谓的III/V族半导体材料(例如，GaAs、InP、GaP及GaN)。材料30、32、34及36中的每一者的实例厚度是25埃到100埃。可如展示般进行穿孔蚀刻以从沟道开口25的基底移除材料30、32及34以暴露导体层面16，使得沟道材料36直接抵靠导体层面16的导电材料17。此穿孔蚀刻可相对于材料30、32及34中的每一者单独发生(如展示)或可在沉积材料34之后相对于全部共同发生(未展示)。替代地且仅通过实例，可不进行穿孔蚀刻且沟道材料36可通过单独导电互连件(未展示)直接电耦合到导体层面16的导电材料17。沟道开口25被展示为包括径向中心实心电介质材料38(例如，旋涂电介质、二氧化硅及/或氮化硅)。替代地且仅通过实例，沟道开口25内的径向中心部分可包含空隙(未展示)及/或不含实心材料(未展示)。无论如何，导电材料31(例如，导电插塞，例如导电掺杂多晶硅)在第一绝缘体层面70中直接抵靠个别沟道材料串53的侧(在一个实施例中，横向内侧44)。在一个实施例中且如展示，导电材料31从在层面70中且无论如何具有顶部62的第一绝缘体材料39向上突出。材料30、32、34及36中的一或多者可不延伸到顶部62(未展示)。
参考图5且在一个实施例中，多个绝缘层面72、73及74已形成于第一绝缘体层面70、导电材料31及层面71上方。多个层面中的一者(例如，层面73)包括第二绝缘体材料41，第二绝缘体材料41包括(a)及(b)中的至少一者，且多个层面中的另一者(例如，层面72及74中的一或多者)不包括(a)及(b)中的任一者(例如，包括绝缘材料24)。在一些实施例中，层面73被称为第二绝缘体层面73。在一个实施例中，第一绝缘体材料39及第二绝缘体材料41具有彼此相同的组合物，且在另一实施例中具有彼此不同的组合物。在一个实施例中且如展示，第二绝缘体材料41未经形成为直接抵靠导电材料31的顶部62。
参考图6、7及7A，水平伸长的沟槽40已经形成(例如，通过各向异性蚀刻)穿过层面74、第二绝缘体层面73、层面72及71、第一绝缘体层面70(例如，其绝缘材料42)且到堆叠18中以形成横向间隔的存储器块区58。水平伸长的沟槽40可具有直接抵靠导体层面16的导电材料17(在顶上或内)的相应底部(如展示)或可具有在导体层面16的导电材料17上方的相应底部(未展示)。
上文处理展示在形成沟槽40之前形成并填充沟道开口25。此可颠倒。替代地，可在沟道开口25的形成与填充之间形成沟槽40(非理想)。此外，上文处理展示在形成沟槽40之前形成第一绝缘体材料39，但此可颠倒。
参考图8、9、9A、10及11，且在一个实施例中，已例如通过相对于其它暴露材料理想地选择性地各向同性地蚀除而移除导电层面22的材料26(未展示)(例如，使用液体或蒸气H3PO4作为主要蚀刻剂，其中材料26是氮化硅，第一绝缘体材料39及第二绝缘体材料41分别包括(a)及/或(b)，且其它材料包括一或多个氧化物或多晶硅)。实例实施例中的导电层面22中的材料26(未展示)是牺牲性的且已用导电材料48替换，且此后已从沟槽40移除，因此形成个别导电线29(例如，字线)及个别晶体管及/或存储器单元56的竖向延伸串49。
可在形成导电材料48之前形成薄绝缘衬垫(例如，Al2O3且未展示)。晶体管及/或存储器单元56的近似位置由图11中的括号指示且一些用图8、9及9A中的虚线轮廓指示，其中晶体管及/或存储器单元56在所描绘实例中基本上为环状或环形的。替代地，晶体管及/或存储器单元56可能未相对于个别沟道开口25完全环绕使得每一沟道开口25可具有两个或更多个竖向延伸串49(例如，围绕个别导电层面中的个别沟道开口的多个晶体管及/或存储器单元，其中个别导电层面中的每沟道开口可能具有多个字线，且未展示)。导电材料48可被视为具有对应于个别晶体管及/或存储器单元56的控制栅极区52的端子50(图11)。所描绘实施例中的控制栅极区52包括个别导电线29的个别部分。材料30、32及34可被视为横向介于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如关于实例“后栅极”处理展示，在形成沟道开口25及/或沟槽40之后形成导电层面22的导电材料48。替代地，例如关于“先栅极”处理，可在形成沟道开口25及/或沟槽40之前形成导电层面的导电材料(未展示)。
电荷阻挡区(例如，电荷阻挡材料30)介于存储材料32与个别控制栅极区52之间。电荷块可在存储器单元中具有以下功能：在编程模式中，电荷块可防止电荷载子从存储材料(例如，浮动栅极材料、电荷俘获材料等)传递朝向控制栅极，且在擦除模式中，电荷块可防止电荷载子从控制栅极流动到存储材料中。因此，电荷块可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。通过另外实例，在存储材料(例如，材料32)是绝缘性的情况下(例如，在绝缘存储材料32与导电材料48之间不存在任何不同组合物材料的情况下)，电荷阻挡区可包括此存储材料的横向(例如，径向)外部部分。无论如何，作为额外实例，在不存在任何分离组合物绝缘体材料30的情况下，存储材料与控制栅极的导电材料的接口可足以用作电荷阻挡区。此外，导电材料48与材料30(在存在时)的接口结合绝缘体材料30可一起用作电荷阻挡区，且替代地或额外地可用作绝缘存储材料(例如，氮化硅材料32)的横向外部区。实例材料30是氧化硅铪及二氧化硅中的一或多者。
参考图12、13、13A及14，且在一个实施例中，中介材料57已形成于横向紧邻存储器块区58之间的沟槽40中。中介材料57可在横向紧邻存储器块区58与最终存储器块58之间提供横向电隔离(绝缘)。此可包含绝缘材料、半导电材料及导电材料中的一或多者且无论如何可促进导电层面22以成品电路系统构造彼此短接。实例绝缘材料是SiO2、Si3N4、Al2O3及未掺杂多晶硅中的一或多者。在一个实施例中，中介材料57包括横向最外绝缘材料(例如，二氧化硅及/或氮化硅且未展示)及与所述横向最外绝缘材料的组合物不同的组合物的横向内部材料(例如，未掺杂多晶硅且未展示)。在一个此实施例中，横向内部材料是绝缘性的。在一个实施例中，中介材料57在横向紧邻存储器块之间处处绝缘。
参考图15，且在一个实施例中，另一绝缘层面75已形成于层面74及中介材料57上方。在一个此实施例中，层面75包括上文提及的多个层面中另一者(例如，连同所描绘实施例中的层面72及74中的一或多者)，其不包括(a)及(b)中的任一者(例如，包括绝缘材料24)。层面70、71、72、73及75的实例厚度是100埃到600埃，且层面74的实例厚度是100埃到,200埃。
在一个实施例中，接触开口经形成穿过至少第二绝缘体层面。参考图16、17及17A，此展示已经形成穿过层面75、74、73(及其中的第二绝缘体材料41)及72(例如，通过蚀刻)而到导电材料31的接触开口61。此后，导电通孔43已形成于其中且个别地通过导电材料31(即，至少部分地)直接电耦合到个别沟道材料串53。导电通孔43还可直接抵靠沟道材料36，如展示。归因于实例描绘的掩模未对准，接触开口61及其中的导电通孔43可延伸到层面71中(未展示)且延伸到及/或进入层面70(未展示)。替代地，可在形成导电通孔43之后的某时(包含在形成接触开口61及/或其中的导电通孔43的后的某时)形成沟槽40及/或其中的中介填充材料57。
可相对于上述实施例使用如本文中关于其它实施例展示及/或描述的任何其它属性或方面。
图18及18A中展示替代实施例构造10a。已在适当的情况下使用来自上述实施例的相同数字，其中用后缀“a”或用不同数字指示一些构造差异。在实例构造10a中，导电材料31未经形成以从第一绝缘体材料39向上突出且在如展示的一个此实施例中，导电材料31及第一绝缘体材料39具有共面的平坦顶部。不存在实例层面71(未展示)。可使用如本文中关于其它实施例展示及/或描述的任何其它属性或方面。
图19及图19A中展示替代实施例构造10b。已在适当的情况下使用来自上述实施例的相同数字，其中用后缀“b”或用不同数字指示一些构造差异。在实例构造10b中，第二绝缘体层面73的第二绝缘体材料41已经形成直接抵靠导电材料31的顶部62。不存在实例层面72(未展示)。可使用如本文中关于其它实施例展示及/或描述的任何其它属性或方面。
图20及20A中展示替代实施例构造10c。已在适当的情况下使用来自上述实施例的相同数字，其中用后缀“c”或用不同数字指示一些构造差异。在实例构造10c中，第二绝缘体层面73的第二绝缘体材料41已以如同10b的构造的构造经形成直接抵靠导电材料31的顶部62。不存在实例层面71及72(未展示)。可使用如本文中关于其它实施例展示及/或描述的任何其它属性或方面。
本发明旨在解决以下处理挑战，但不限于此。考虑其中层面72的绝缘体材料及一些存储器单元材料30、32及/或34包括相同材料(例如，二氧化硅)的情境。在不存在第二绝缘体材料41至少在某种程度上垂直接近存储器单元材料30、32及/或34的顶部的情况下，用于蚀刻接触开口61的蚀刻化学品还可通过稍微未对准掩模蚀刻此(类)存储器单元材料，所述掩模可将接触开口延伸到导电线29的导电材料48(未展示)，因此在形成导电通孔43时产生致命短路。第二绝缘体材料41至少在某种程度上垂直接近存储器单元材料30、32及/或34的顶部可排除或至少降低此风险。
替代实施例构造可由上文描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖与制造方法无关的存储器阵列。然而，此类存储器阵列可具有如本文中在方法实施例中描述的属性中的任何者。同样地，上述方法实施例可并入、形成及/或具有关于装置实施例描述的属性中的任何者。
本发明的实施例包含包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)。存储器阵列包括垂直堆叠(例如，18)，所述垂直堆叠包括交替排列的绝缘层面(例如，20)及导电层面(例如，22)。第一绝缘体层面(例如，70)在所述堆叠上方。第一绝缘体层面的第一绝缘体材料(例如，39)包括(a)及(b)中的至少一者，其中(a)：硅、氮以及碳、氧、硼及磷中的一或多者，且(b)：碳化硅。存储器单元的沟道材料串(例如，53)在堆叠中。沟道材料串的沟道材料(例如，36)在第一绝缘体层面中。导电材料(例如，31)在第一绝缘体层面中直接抵靠沟道材料串的个别沟道材料串的侧(例如，44)。第二绝缘体层面(例如，73)在第一绝缘体层面及导电材料上方。第二绝缘体层面的第二绝缘体材料(例如，41)包括(a)及(b)中的至少一者。导电通孔(例如，43)延伸穿过第二绝缘体层面且个别地通过导电材料直接电耦合到个别沟道材料串。可使用如本文中关于其它实施例展示及/或描述的任何其它属性或方面。
上文处理或构造可被视为相对于作为上文此类组件的单个堆叠或单个层级或在单个堆叠或单个层级内或作为底层基底衬底的部分形成的组件阵列(尽管单个堆叠/层级可具有多个层面)。用于操作或存取阵列内的此类组件的控制及/或其它外围电路系统还可作为成品构造的部分在任何位置形成，且在一些实施例中可在阵列下方(例如，阵列下CMOS)。无论如何，可在图中展示或上文描述的上方及/或下方提供或制作一或多个额外此(类)堆叠/层级。此外，组件阵列可在不同堆叠/层级中彼此相同或不同且不同堆叠/层级可具有彼此相同的厚度或不同的厚度。可在垂直紧邻堆叠/层级之间提供中介结构(例如，额外电路系统及/或电介质层)。此外，不同堆叠/层级可彼此电耦合。可单独且循序地(例如，一个在另一个顶上)制作多个堆叠/层级，或可在基本上相同时间制作两个或更多个堆叠/层级。
上文论述的组合件及结构可用于集成电路/电路系统中且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为广范围的系统中的任何者，例如(举例来说)相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明装置、车辆、时钟、电视机、移动电话、个人计算机、汽车、工业控制系统、飞机等。
在本档案中，除非另有指示，否则“竖向”、“更高”、“上”、“下”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“下面”、“底下”、“向上”及“向下”一般参考垂直方向。“水平”指代沿主衬底表面的大致方向(即，在10度内)且可相对于在制作期间处理的衬底，且垂直是大致正交于其的方向。参考“完全水平”是沿主衬底表面的方向(即，未与其成角度)且可相对于在制作期间处理的衬底。此外，如本文中使用的“垂直”及“水平”是彼此大致垂直的方向且与衬底在三维空间中的定向无关。此外，“竖向延伸”及“在竖向上延伸”指代与完全水平偏离至少45°的方向。此外，关于场效晶体管的“在竖向上延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”及类似者参考晶体管的沟道长度的定向，电流在操作中沿所述定向在源极/漏极区之间流动。对于双极结晶体管，“在竖向上延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”及类似者参考基底长度的定向，电流在操作中沿所述定向在射极与集极之间流动。在一些实施例中，在竖向上延伸的任何组件、特征部及/或区垂直地或在垂线的10°内延伸。
此外，“直接在…上方”、“直接在…下方”及“直接在…下面”要求两个所述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。此外，使用前面未加“直接”的“在…上方”仅要求所述区/材料/组件在另一区/材料/组件上方的某一部分在所述另一区/材料/组件竖向外部(即，与两个所述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面未加“直接”的“在…下方”及“在…下面”仅要求所述区/材料/组件在另一区/材料/组件下方/下面的某一部分在所述另一区/材料/组件竖向内部(即，与两个所述区/材料/组件是否存在任何横向重叠无关)。
本文中描述的材料、区及结构中的任何者可为均质或非均质的，且无论如何可连续地或不连续地上覆于任何材料上方。在提供任何材料的一或多个实例组合物的情况下，所述材料可包括此一或多个组合物、基本上由此一或多个组合物组成或由此一或多个组合物组成。此外，除非另有陈述，否则可使用任何适合现存或尚待开发的技术来形成每一材料，实例为原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入。
此外，“厚度”本身(之前无方向形容词)定义为从不同组合物的紧邻材料或紧邻区的最接近表面垂直通过给定材料或区的平均直线距离。此外，本文中描述的各种材料或区可具有基本上恒定厚度或具有可变厚度。如果具有可变厚度，那么除非另有指示，否则厚度指代平均厚度，且归因于厚度是可变的，此材料或区将具有某一最小厚度及某一最大厚度。如本文中所使用，例如，如果此类材料或区是非均质的，那么“不同组合物”仅要求彼此可直接抵靠的两种所述材料或区的部分在化学及/或物理上不同。如果此类材料或区并非均质的且如果两种所述材料或区彼此未直接抵靠，那么“不同组合物”仅要求最接近彼此的两种所述材料或区的部分在化学及/或物理上不同。在本档案中，当所述材料、区或结构彼此存在至少某一物理触碰接触时，材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面未加“直接”的“在…上方”、“在…上”、“邻近”、“沿着”及“抵靠”涵盖“直接抵靠”以及其中中介材料、区或结构导致所述材料、区或结构彼此未物理触碰接触的构造。
在本文中，如果在正常操作中，电流能够从一区-材料-组件连续地流动到另一区-材料-组件，且主要通过亚原子正电荷及/或负电荷(当充分产生亚原子正电荷及/或负电荷时)的移动而流动，那么区-材料-组件彼此“电耦合”。另一电子组件可在区-材料-组件之间且电耦合到区-材料-组件。相比之下，当区-材料-组件被称为“直接电耦合”时，直接电耦合的区-材料-组件之间无中介电子组件(例如，无二极管、晶体管、电阻器、换能器、开关、熔丝等)。
本档案中的“行”及“列”的任何使用是为便于区分特征的一个系列或定向与特征的另一系列或定向且已或可沿其形成组件。关于与功能无关的任何系列的区、组件及/或特征同义地使用“行”及“列”。无论如何，列彼此可为笔直的及/或弯曲的及/或平行的及/或不平行的，列也可如此。此外，行及列可按90°或按一或多个其它角度(即，除直角以外)彼此相交。
本文中的导电/导体/导电材料中的任何者的组合物可为金属材料及/或导电掺杂半导电/半导体/半导电材料。“金属材料”是元素金属、两个或更多个元素金属的任何混合物或合金、及任一或多个导电金属化合物中的任一者或组合。
在本文中，关于蚀刻(etch/etching)、移除(removing/removal)、沉积、形成(forming及/或formation)的“选择性”的任何使用是一个所述材料相对于另一所述材料以至少2:1体积比的比率作用的此动作。此外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是针对至少前75埃的沉积、生长或形成使一个材料相对于另一(些)所述材料以至少2:1体积比的比率沉积、生长或形成。
除非另有指示，否则本文中对“或”的使用涵盖任一者及两者。
总结
在一些实施例中，一种用于形成存储器阵列的方法包括形成包括垂直交替第一层面及第二层面的堆叠。第一绝缘体层面在所述堆叠上方。第一绝缘体层面的第一绝缘体材料包括(a)及(b)中的至少一者，其中(a)：硅、氮以及碳、氧、硼及磷中的一或多者，且(b)：碳化硅。沟道材料串在堆叠中且在第一绝缘体层面中。导电材料在第一绝缘体层面中直接抵靠沟道材料串中的个别者的侧。第二绝缘体层面形成于第一绝缘体层面及导电材料上方。第二绝缘体层面的第二绝缘体材料包括(a)及(b)中的至少一者。导电通孔经形成且延伸穿过第二绝缘体层面且个别地通过导电材料直接电耦合到个别沟道材料串。
在一些实施例中，一种用于形成存储器阵列的方法包括形成包括垂直交替第一层面及第二层面的堆叠。第一绝缘体层面形成于堆叠上方。第一绝缘体层面的第一绝缘体材料包括(a)及(b)中的至少一者，其中(a)：硅、氮以及碳、氧、硼及磷中的一或多者，且(b)：碳化硅。沟道材料串形成于堆叠中及第一绝缘体层面中。导电材料在第一绝缘体层面中直接抵靠沟道材料串中的个别者的侧。多个绝缘层面形成于第一绝缘体层面及导电材料上方。多个层面中的一者包括第二绝缘体材料，第二绝缘体材料包括(a)及(b)中的至少一者，且多个层面中的另一者不包括(a)及(b)中的任一者。接触开口经蚀刻穿过所述一个层面及另一层面且此后导电通孔形成于所述接触开口中，所述导电通孔个别地通过导电材料直接电耦合到个别沟道材料串。
在一些实施例中，存储器阵列包括垂直堆叠，所述垂直堆叠包括交替绝缘层面及导电层面。第一绝缘体层面在堆叠上方。第一绝缘体层面的第一绝缘体材料包括(a)及(b)中的至少一者，其中(a)：硅、氮以及碳、氧、硼及磷中的一或多者，且(b)：碳化硅。存储器单元的沟道材料串在堆叠中。沟道材料串的沟道材料在第一绝缘体层面中。第一绝缘体层面中的导电材料直接抵靠沟道材料串中的个别者的侧。第二绝缘体层面在第一绝缘体层面及导电材料上方。第二绝缘体层面的第二绝缘体材料包括(a)及(b)中的至少一者。导电通孔延伸穿过第二绝缘体层面且个别地通过导电材料直接电耦合到个别沟道材料串。

Claims (30)

1.一种用于形成存储器阵列的方法，其包括：
形成包括垂直交替第一层面及第二层面的堆叠，第一绝缘体层面在所述堆叠上方；所述第一绝缘体层面的第一绝缘体材料包括(a)及(b)中的至少一者，其中(a)：硅、氮以及碳、氧、硼及磷中的一或多者，且(b)：碳化硅；沟道材料串在所述堆叠中且在所述第一绝缘体层面中，导电材料在所述第一绝缘体层面中直接抵靠所述沟道材料串中的个别者的侧；
在所述第一绝缘体层面及所述导电材料上方形成第二绝缘体层面，所述第二绝缘体层面的第二绝缘体材料包括所述(a)及所述(b)中的至少一者；及
形成延伸穿过所述第二绝缘体层面的导电通孔，所述导电通孔个别地通过所述导电材料直接电耦合到所述个别沟道材料串。
2.根据权利要求1所述的方法，其包括将所述第一绝缘体材料及所述第二绝缘体材料形成为具有彼此相同的组合物。
3.根据权利要求1所述的方法，其包括将所述第一绝缘体材料及所述第二绝缘体材料形成为具有彼此不同的组合物。
4.根据权利要求1所述的方法，其包括将所述第二绝缘体材料形成为直接抵靠所述导电材料的顶部。
5.根据权利要求1所述的方法，其中所述第二绝缘体材料未形成为直接抵靠所述导电材料的顶部。
6.根据权利要求1所述的方法，其包括形成所述导电材料以从所述第一绝缘体材料向上突出。
7.根据权利要求1所述的方法，其中所述导电材料未形成为从所述第一绝缘体材料向上突出。
8.根据权利要求7所述的方法，其中所述导电材料及所述第一绝缘体材料具有共面的平坦顶部。
9.根据权利要求1所述的方法，其包括形成水平伸长的沟槽使之穿过所述第一绝缘体层面、穿过所述第二绝缘体层面且到所述堆叠中以形成横向间隔的存储器块区，及
在所述沟槽中形成中介材料。
10.根据权利要求9所述的方法，其包括形成所述水平伸长的沟槽使之穿过所述第一绝缘体层面中的绝缘材料，所述绝缘材料不包括所述(a)或所述(b)中的任一者。
11.根据权利要求1所述的方法，其包括：
形成所述第一层面以包括牺牲材料；
相对于所述第二层面从所述第一层面选择性地蚀除所述牺牲材料；及
用所述第一层面中的个别导电线的导电材料替换来自所述第一层面的所述牺牲材料。
12.根据权利要求1所述的方法，其中所述第一绝缘体材料中的至少一者包括所述(a)。
13.根据权利要求12所述的方法，其中所述第一绝缘体材料中的碳、氧、硼及磷中的所述一或多者具有至少约2原子百分比的总浓度。
14.根据权利要求13所述的方法，其中所述总浓度不超过约20原子百分比。
15.根据权利要求13所述的方法，其中所述第一绝缘体材料中的碳、氧、硼及磷中的所述一或多者具有至少约4原子百分比的总浓度。
16.根据权利要求16所述的方法，其中所述总浓度是至少约10原子百分比。
17.根据权利要求12所述的方法，其中所述第一绝缘体材料中的所述一或多者包括碳。
18.根据权利要求12所述的方法，其中所述第一绝缘体材料中的所述一或多者包括氧。
19.根据权利要求12所述的方法，其中所述第一绝缘体材料中的所述一或多者包括硼。
20.根据权利要求12所述的方法，其中所述第一绝缘体材料中的所述一或多者包括磷。
21.根据权利要求12所述的方法，其中所述第一绝缘体材料中的所述一或多者包括碳、氧、硼及磷中的仅一者。
22.根据权利要求12所述的方法，其中所述第一绝缘体材料中的所述一或多者包括碳、氧、硼及磷中的至少两者。
23.根据权利要求1所述的方法，其中所述第一绝缘体材料中的所述至少一者包括所述(b)。
24.根据权利要求1所述的方法，其中所述第一绝缘体材料中的所述至少一者包括所述(a)及所述(b)两者。
25.根据权利要求1所述的方法，其中所述第二绝缘体材料中的至少一者包括所述(a)。
26.根据权利要求1所述的方法，其中所述第二绝缘体材料中的所述至少一者包括所述(b)。
27.一种用于形成存储器阵列的方法，其包括：
形成包括垂直交替第一层面及第二层面的堆叠；
在所述堆叠上方形成第一绝缘体层面，所述第一绝缘体层面的第一绝缘体材料包括(a)及(b)中的至少一者，其中(a)：硅、氮以及碳、氧、硼及磷中的一或多者，且(b)：碳化硅；
在所述堆叠中且在所述第一绝缘体层面中形成沟道材料串，导电材料在所述第一绝缘体层面中直接抵靠所述沟道材料串中的个别者的侧；
在所述第一绝缘体层面及所述导电材料上方形成多个绝缘层面，所述多个层面中的一者包括第二绝缘体材料，所述第二绝缘体材料包括所述(a)及所述(b)中的至少一者，所述多个层面中的另一者不包括所述(a)及所述(b)中的任一者；及
蚀刻接触开口使之穿过所述一个层面及所述另一层面且此后在所述接触开口中形成导电通孔，所述导电通孔个别地通过所述导电材料直接电耦合到所述个别沟道材料串。
28.根据权利要求27所述的方法，其包括将所述多个层面中的所述一者形成为直接抵靠所述导电材料的顶部。
29.根据权利要求27所述的方法，其中所述多个层面中的所述一者未形成为直接抵靠所述导电材料的顶部。
30.一种存储器阵列，其包括：
垂直堆叠，其包括交替绝缘层面及导电层面；
第一绝缘体层面，其在所述堆叠上方，所述第一绝缘体层面的第一绝缘体材料包括(a)及(b)中的至少一者，其中(a)：硅、氮以及碳、氧、硼及磷中的一或多者，且(b)：碳化硅；
存储器单元的沟道材料串，其在所述堆叠中，所述沟道材料串的沟道材料在所述
第一绝缘体层面中；
导电材料，其在所述第一绝缘体层面中直接抵靠所述沟道材料串中的个别者的侧；
第二绝缘体层面，其在所述第一绝缘体层面及所述导电材料上方，所述第二绝缘体层面的第二绝缘体材料包括所述(a)及所述(b)中的至少一者；及
导电通孔，其延伸穿过所述第二绝缘体层面，所述导电通孔个别地通过所述导电材料直接电耦合到所述个别沟道材料串。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11177278B2 (en) 2019-11-06 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11177159B2 (en) * 2019-11-13 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US20230057852A1 (en) * 2021-08-23 2023-02-23 Micron Technology, Inc. Integrated Circuitry Comprising A Memory Array Comprising Strings Of Memory Cells And Method Used In Forming A Memory Array Comprising Strings Of Memory Cells
TWI809533B (zh) * 2021-10-19 2023-07-21 旺宏電子股份有限公司 記憶體元件
TWI801130B (zh) * 2022-02-10 2023-05-01 旺宏電子股份有限公司 記憶體元件及其製造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120228697A1 (en) * 2011-03-09 2012-09-13 Youm Eun-Sun Nonvolatile memory device and method of manufacturing the same
JP2016062912A (ja) * 2014-09-12 2016-04-25 株式会社東芝 不揮発性半導体記憶装置
US20160268274A1 (en) * 2015-03-13 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
CN108573979A (zh) * 2017-03-07 2018-09-25 三星电子株式会社 半导体器件
WO2018174966A1 (en) * 2017-03-24 2018-09-27 Sandisk Technologies Llc Three-dimensional memory device containing separately formed drain select transistors and method of making thereof
CN108735754A (zh) * 2017-04-24 2018-11-02 三星电子株式会社 半导体器件
CN109075166A (zh) * 2016-04-19 2018-12-21 美光科技公司 包含含有硅、氮以及碳、氧、硼与磷中的至少一者的材料的集成结构
CN111406318A (zh) * 2018-04-30 2020-07-10 桑迪士克科技有限责任公司 多个串之间共用漏极选择栅电极的三维nand存储器装置
CN112786611A (zh) * 2019-11-06 2021-05-11 美光科技公司 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5189504A (en) 1989-12-11 1993-02-23 Nippon Telegraph And Telephone Corporation Semiconductor device of MOS structure having p-type gate electrode
KR100479796B1 (ko) 2000-09-11 2005-03-31 동경 엘렉트론 주식회사 반도체 소자 및 이의 제조 방법
KR100781858B1 (ko) 2006-01-06 2007-12-03 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8026169B2 (en) 2006-11-06 2011-09-27 Advanced Micro Devices, Inc. Cu annealing for improved data retention in flash memory devices
KR101539697B1 (ko) 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
JP5300419B2 (ja) 2008-11-05 2013-09-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5356005B2 (ja) 2008-12-10 2013-12-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2011049206A (ja) 2009-08-25 2011-03-10 Toshiba Corp 半導体装置の製造方法及び半導体装置
US8455940B2 (en) 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
JP2012174892A (ja) 2011-02-22 2012-09-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP5696543B2 (ja) 2011-03-17 2015-04-08 セイコーエプソン株式会社 半導体基板の製造方法
KR101182942B1 (ko) 2011-05-24 2012-09-13 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130072516A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20130075158A (ko) 2011-12-27 2013-07-05 삼성전자주식회사 반도체 소자의 제조 방법
KR101916223B1 (ko) 2012-04-13 2018-11-07 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8987805B2 (en) 2012-08-27 2015-03-24 Samsung Electronics Co., Ltd. Vertical type semiconductor devices including oxidation target layers
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
JP5970004B2 (ja) 2014-01-09 2016-08-17 東京エレクトロン株式会社 半導体装置の製造方法
KR102161781B1 (ko) 2014-02-03 2020-10-05 삼성전자주식회사 수직형 메모리 장치
JP2015170643A (ja) 2014-03-05 2015-09-28 株式会社東芝 不揮発性半導体記憶装置
KR102118159B1 (ko) 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9559117B2 (en) 2014-06-17 2017-01-31 Sandisk Technologies Llc Three-dimensional non-volatile memory device having a silicide source line and method of making thereof
KR102307487B1 (ko) 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9616313B2 (en) 2014-07-11 2017-04-11 Canyon Hard Goods LLC Portable therapeutic stretching and massage storage device
KR20160018921A (ko) 2014-08-07 2016-02-18 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9728546B2 (en) 2014-09-05 2017-08-08 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US9524901B2 (en) 2014-09-30 2016-12-20 Sandisk Technologies Llc Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9355727B1 (en) 2014-12-09 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory structure having a back gate electrode
US9437543B2 (en) 2015-01-22 2016-09-06 Sandisk Technologies Llc Composite contact via structure containing an upper portion which fills a cavity within a lower portion
US9893076B2 (en) 2015-02-05 2018-02-13 Conversant Intellectual Property Management Inc. Access transistor of a nonvolatile memory device and method for fabricating same
KR20160106972A (ko) 2015-03-03 2016-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9646988B2 (en) 2015-03-13 2017-05-09 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9601508B2 (en) 2015-04-27 2017-03-21 Sandisk Technologies Llc Blocking oxide in memory opening integration scheme for three-dimensional memory structure
JP6671864B2 (ja) 2015-05-18 2020-03-25 キヤノン株式会社 撮像装置の製造方法および撮像装置
KR102378820B1 (ko) 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
US9449987B1 (en) 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
KR102571561B1 (ko) * 2015-10-19 2023-08-29 삼성전자주식회사 3차원 반도체 소자
US10381371B2 (en) 2015-12-22 2019-08-13 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102589594B1 (ko) 2016-03-02 2023-10-17 삼성전자주식회사 반도체 메모리 소자
US9941209B2 (en) 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US9871054B2 (en) 2016-04-15 2018-01-16 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10008570B2 (en) 2016-11-03 2018-06-26 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US10115632B1 (en) 2017-04-17 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device having conductive support structures and method of making thereof
KR102337640B1 (ko) 2017-04-25 2021-12-13 삼성전자주식회사 3차원 반도체 소자
US10163926B2 (en) 2017-05-16 2018-12-25 Macronix International Co., Ltd. Memory device and method for fabricating the same
US10622369B2 (en) 2018-01-22 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device including contact via structures that extend through word lines and method of making the same
US10553537B2 (en) 2018-02-17 2020-02-04 Sandisk Technologies Llc Interconnects containing serpentine line structures for three-dimensional memory devices and methods of making the same
CN110581103B (zh) 2018-06-07 2022-04-12 联华电子股份有限公司 半导体元件及其制作方法
KR102574451B1 (ko) 2019-02-22 2023-09-04 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US11121144B2 (en) * 2019-11-13 2021-09-14 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11177159B2 (en) * 2019-11-13 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120228697A1 (en) * 2011-03-09 2012-09-13 Youm Eun-Sun Nonvolatile memory device and method of manufacturing the same
JP2016062912A (ja) * 2014-09-12 2016-04-25 株式会社東芝 不揮発性半導体記憶装置
US20160268274A1 (en) * 2015-03-13 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
CN109075166A (zh) * 2016-04-19 2018-12-21 美光科技公司 包含含有硅、氮以及碳、氧、硼与磷中的至少一者的材料的集成结构
CN108573979A (zh) * 2017-03-07 2018-09-25 三星电子株式会社 半导体器件
WO2018174966A1 (en) * 2017-03-24 2018-09-27 Sandisk Technologies Llc Three-dimensional memory device containing separately formed drain select transistors and method of making thereof
CN108934183A (zh) * 2017-03-24 2018-12-04 桑迪士克科技有限责任公司 含有分开形成的漏极侧选择晶体管的三维存储器器件及其制造方法
CN108735754A (zh) * 2017-04-24 2018-11-02 三星电子株式会社 半导体器件
CN111406318A (zh) * 2018-04-30 2020-07-10 桑迪士克科技有限责任公司 多个串之间共用漏极选择栅电极的三维nand存储器装置
CN112786611A (zh) * 2019-11-06 2021-05-11 美光科技公司 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法

Also Published As

Publication number Publication date
JP2023500438A (ja) 2023-01-06
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