CN113206096B - 存储器阵列和用于形成存储器阵列的方法 - Google Patents

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Abstract

本公开涉及存储器阵列和用于形成存储器阵列的方法。一种用于形成包括存储器单元串的存储器阵列的方法包括：形成包括竖直交替的第一层和第二层的堆叠，其中具有沟道材料串。导电通孔穿过所述沟道材料串正上方的绝缘材料形成。所述导电通孔中的个别导电通孔直接电耦合到所述沟道材料串中的个别沟道材料串。在形成所述导电通孔之后，在所述堆叠中形成水平拉长的沟槽以形成横向间隔开的存储器块区域。居间材料形成于所述沟槽中、横向处于横向紧邻的存储器块区域之间且在纵向上沿着所述横向紧邻的存储器块区域。公开与方法无关的额外方法和结构。

Description

存储器阵列和用于形成存储器阵列的方法
技术领域
本文中所公开的实施例涉及存储器阵列且涉及用于形成存储器阵列的方法。
背景技术
存储器是一种集成电路系统且在计算机系统中用于存储数据。存储器可制造于个别存储器单元的一或多个阵列中。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从存储器单元进行读取。感测线可沿着阵列的各列使存储器单元以导电方式互连，且存取线可沿着阵列的各行使存储器单元以导电方式互连。每一存储器单元可通过感测线与存取线的组合唯一地寻址。
存储器单元可以是易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。通常将非易失性存储器指定为具有至少约10年保留时间的存储器。易失性存储器会耗散，且因此刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的保留时间。无论如何，存储器单元被配置成在至少两个不同的可选择状态下保留或存储存储内容。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个别存储器单元可被配置成存储多于两个位或状态的信息。
场效应晶体管是一种可用于存储器单元中的电子组件。这些晶体管包括一对导电源极/漏极区域，所述一对导电源极/漏极区域在其间具有半导电沟道区域。导电栅极邻近于沟道区域且通过薄的栅极绝缘体与沟道区域分开。向栅极施加合适的电压允许电流通过沟道区域从源极/漏极区域中的一个区域流动到另一个区域。当从栅极移除电压时，大大地防止了电流流动通过沟道区域。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可以可逆方式编程的电荷存储区域。
快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。举例来说，现代个人计算机可将BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态驱动器的快闪存储器替代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使得制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是集成式快闪存储器的基本架构。NAND单元部件包括串联耦合到存储器单元的串联组合的至少一个选择装置(其中所述串联组合通常被称为NAND串)。NAND架构可按三维布置配置，其包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元单独地包括可以可逆方式编程的竖直晶体管。控制电路系统或其它电路系统可形成于竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构还可包括单独地包括晶体管的竖直堆叠的存储器单元。
存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如如美国专利申请公开案第2015/0228659号、第2016/0267984号和第2017/0140833号中的任一者中所展示和描述。存储器块可至少部分地界定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯结构”中发生。阶梯结构包含个别“台阶”(替代地称为“阶”或“阶梯”)，其界定个别字线的接触区域，竖向延伸的导电通孔在所述接触区域上接触以提供对字线的电存取。
发明内容
一方面，本公开涉及一种用于形成包括存储器单元串的存储器阵列的方法，其包括：形成包括竖直交替的第一层和第二层的堆叠，其中具有沟道材料串；穿过在所述沟道材料串正上方的绝缘材料形成导电通孔，个别导电通孔直接电耦合到个别沟道材料串；在形成导电通孔之后，在所述堆叠中形成水平拉长的沟槽以形成横向间隔开的存储器块区域；以及在沟槽中形成横向处于横向紧邻的存储器块区域之间且在纵向上沿着所述横向紧邻的存储器块区域的居间材料。
另一方面，本公开涉及一种用于形成包括存储器单元串的存储器阵列的方法，其包括：形成包括竖直交替的第一层和第二层的堆叠，其中具有沟道材料串；在所述沟道材料串正上方的绝缘材料中形成导电通孔开口，个别导电通孔开口在个别沟道材料串上方；在所述堆叠中形成阵列穿通孔(TAV)开口；以及同时在导电通孔开口和TAV开口中形成导电材料以在TAV开口中形成TAV且在导电通孔开口中形成导电通孔，个别导电通孔直接电耦合到个别沟道材料串。
另一方面，本公开涉及一种包括存储器单元串的存储器阵列，包括：横向间隔开的存储器块，其个别地包括包括交替的绝缘层和导电层的竖直堆叠，存储器单元的沟道材料串处于所述堆叠中；居间材料，其横向处于横向紧邻的存储器块之间且在纵向上沿着所述横向紧邻的存储器块，所述居间材料从交替的绝缘层和导电层的最上部向上延伸到所述块之间的居间材料的相应顶部表面；导电通孔，其在沟道材料串正上方的绝缘材料中，个别导电通孔直接电耦合到个别沟道材料串，导电通孔具有相应顶部表面；以及相应居间材料顶部表面的至少一部分与相应导电通孔顶部表面的至少一部分竖向重合。
另一方面，本公开涉及一种包括存储器单元串的存储器阵列，包括：竖直堆叠，其包括交替的绝缘层和导电层，存储器单元的沟道材料串处于所述堆叠中；导电通孔，其在沟道材料串正上方的绝缘材料中，个别导电通孔直接电耦合到个别沟道材料串，导电通孔具有相应顶部表面；阵列穿通孔(TAV)，其在所述堆叠中、具有相应顶部表面；以及相应导电通孔顶部表面的至少一部分与相应TAV顶部表面的至少一部分竖向重合。
附图说明
图1是根据本发明的一实施例的处理中衬底的一部分的图解横截面视图且是穿过图2中的线1-1截取的。
图2是穿过图1中的线2-2截取的图解横截面视图。
图3是在由图1和2所示的实例不同位置处的图1和2构造的一部分的图解横截面视图。
图4到38是根据本发明的一些实施例的处于处理中的图1到3的构造或其部分的图解依序截面、展开、放大和/或部分视图。
图39和40展示本发明的替代实例方法和/或结构实施例。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列例如NAND或其它存储器单元的阵列，其在阵列下可具有至少一些外围控制电路系统(例如，阵列下CMOS)。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理和其它处理，而不论是现有还是独立于形成晶体管栅极的时间而在未来开发。本发明的实施例还涵盖与制造方法无关的存储器阵列(例如，NAND架构)。参考图1到40描述实例方法实施例，其可视为“后栅”或“替换栅”过程，且从图1到5开始。
图1和2展示构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列或阵列区12。构造10包括具有导电/导体/传导、半导电/半导体/半传导，或绝缘/绝缘体/绝缘(即，其中以电学方式)材料中的任何一或多种的基底衬底11。各种材料已经竖向地形成在基底衬底11上方。材料可在图1到5所描绘的材料旁边、从图1到5所描绘的材料竖向向内或从1到5所描绘的材料竖向向外。举例来说，集成电路的其它部分制造或完全制造的组件可设置于基底衬底11上方、周围或内部某处。还可制造用于操作竖向延伸的存储器单元串的阵列(例如，阵列12)内的组件的控制电路系统和/或其它外围电路系统，且所述电路系统可以或可以不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在本文中，“子阵列”也可视为阵列。
包括导体材料17的导体层16已经形成于衬底11上方。导体层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如，外围阵列下电路系统和/或公共源极线或板)的部分。包括竖直交替的绝缘层20和导电层22的堆叠18已经形成于导体层16上方。层20和22中的每一者的实例厚度至多为60纳米。仅展示少量的层20和22，其中堆叠18更可能包括几十、一百或更多(等)个层20和22。可以是或可以不是外围和/或控制电路系统的部分的其它电路系统可处于导体层16与堆叠18之间。举例来说，此类电路系统的导电材料和绝缘材料的多个竖直交替层可在最低导电层22下方和/或在最上部导电层22上方。举例来说，一或多个选择栅极层(未展示)可在导体层16与最低导电层22之间，且一或多个选择栅极层可在最上部导电层22上方。替代地或另外，所描绘的最上部和最低导电层22中的至少一者可以是选择栅极层。无论如何，导电层22(替代地称为第一层)可不包括传导材料，且绝缘层20(替代地称为第二层)可不包括绝缘材料或在结合在此初始地描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。实例导电层22包括可完全或部分牺牲的第一材料26(例如，氮化硅)。实例绝缘层20包括第二材料24(例如，二氧化硅)，所述第二材料的成分与第一材料26的成分不同且所述第二材料可完全或部分牺牲。
沟道开口25和虚设结构开口62(任选的)已经穿过绝缘层20和导电层22形成到导体层16(例如，通过蚀刻)。本文中，“虚设结构开口”是其中已形成或将形成“虚设结构”的开口。“虚设结构”是电路无效结构，其可处于成品电路系统构造中且由此在电路系统的所有操作中没有电流从中流过，且其可为电路无效盲端，不是电路的电流流动路径的部分，即使延伸到电子组件或从电子组件延伸出来也如此。视需要，虚设结构开口62可经提供以在形成有效沟道开口25以及其中的材料时使过程均匀。开口25和62可随着在堆叠18中移动更深而径向向内渐缩(未展示)。在一些实施例中，开口25和62可如所展示进入导体层16的导体材料17，或可止于所述处顶部(未展示)。替代地，作为实例，开口25和62可止于最低绝缘层20顶部或内部。使沟道开口25至少延伸到导体层16的导体材料17的原因是，在期望此类连接时，确保随后形成的沟道材料(尚未展示)与导体层16直接电耦合而不使用替代处理和结构来实现这一点。蚀刻终止材料(未展示)可在导体层16的导体材料17内或顶上，以在有此类期望时有助于相对于导体层16终止对沟道开口25的蚀刻。此类蚀刻终止材料可以是牺牲性或非牺牲性的。举例来说且仅为简洁起见，将开口25/62展示为布置成每行四个和五个开口25/62的交错行的群组或列，且排列在横向间隔开的存储器块区域58中，所述存储器块区域在成品电路系统构造中将包括横向间隔开的存储器块58。本文中，“块”一般包含“子块”。存储器块区域58和所得存储器块58(尚未展示)可视为是纵向拉长的且例如沿着方向55定向。存储器块区域58有可能在这个处理点处不可辨别。可使用任何替代现有或未来开发的布置和构造。
晶体管沟道材料可竖向地沿着绝缘层和导电层形成于个别沟道开口中，因此包括与导体层中的导电材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区域(例如，控制栅极区域)和横向处于栅极区域与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区域、存储材料(例如，电荷存储材料)和绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，如掺杂或未掺杂的硅，或电荷捕集材料，如氮化硅、金属点等)竖向地沿着个别电荷阻挡区域。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向处于沟道材料与存储材料之间。
图1、2、4和5展示一个实施例，其中电荷阻挡材料30、存储材料32和电荷传递材料34竖向地沿着绝缘层20和导电层22形成于个别开口25和62中。晶体管材料30、32和34(例如，存储器单元材料)可通过例如在堆叠18上方和个别开口25和62内沉积所述晶体管材料的相应薄层、随后将所述薄层至少平坦化回到堆叠18的顶部表面来形成。
沟道材料36同样竖向地沿着绝缘层20和导电层22形成于开口25和62中，因此包括沟道开口25中的个别有效沟道材料串53和虚设结构开口62中的虚设结构63。在一个实施例中，沟道材料串53沿其具有存储器单元材料(例如，30、32和34)，且其中第二层材料(例如，24)水平处于紧邻沟道材料串53之间。归因于比例，材料30、32、34和36在图1和2中共同展示为且仅指定为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗和所谓的第III族/第V族半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一者的实例厚度是25到100埃。如所示，可进行冲压蚀刻以从沟道开口25的基底移除材料30、32和34以露出导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32和34中的每一者单独地发生(如所示)，或可在材料34的沉积之后相对于所有材料共同发生(未展示)。替代地且仅举例来说，可不进行冲压蚀刻，且沟道材料36可通过单独的导电互连件(未展示)直接电耦合到导体层16的导体材料17。沟道开口25展示为包括径向中心实心电介质材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地且仅举例来说，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或不含实心材料(未展示)。无论如何，并且在一个实施例中，传导材料31(例如，导电插塞，如导电掺杂多晶硅)直接抵靠个别沟道材料串53的上部部分中的横向内侧部79。材料30、32、34和36中的一或多者可能不会延伸到传导材料31的顶部(未展示)。此外且无论如何，传导材料31可能不会延伸到堆叠18的顶部(未展示)，可能会延伸到堆叠18上方(未展示)，和/或可能会延伸到最上部层20的底部下方(未展示)。虚设结构63可具有与沟道开口25中的材料相同的配置。
图3展示阵列穿通孔(TAV)区域的部分，其可为阵列12或其横向外部的部分。本文中，“TAV区域”为存在或将形成有效TAV的区域。“有效TAV”为电路有效导电互连件，其延伸穿过堆叠18且在已经或正经制造的集成电路系统的成品构造中以不同高度处于电子组件之间(尚未展示)。TAV区域还可含有一或多个虚设结构，其可为一或多个虚设TAV(即，电路有效结构，其与有效TAV延伸穿过具有同一构造的堆叠18且可处于已经或正经制造的集成电路系统的成品构造中，且未展示)。TAV区域在此处理点处在构造10中可未经界定或不可区分。仅举例来说，TAV区域可处于存储器平面中或在存储器平面外部(例如，为平面的边缘或处于阶梯区域中)。
参考图6和7，并且在一个实施例中，TAV开口33(仅展示一个)已经形成于堆叠18中。绝缘材料64(例如，二氧化硅和/或氮化硅材料70、71)可在形成TAV开口33之前形成于堆叠18顶上。仅举例来说，绝缘材料70和71可能已经相对于梯级区(未展示)中的图案化而形成和使用，在其它方面不与本文中所公开的本发明的方面特别相关。绝缘衬垫66(例如，二氧化硅和/或氮化硅)随后沉积于堆叠18顶上且沉积到线和填充不足TAV开口33。
参考图8和9，导电通孔开口42已经形成于沟道材料串53正上方的绝缘材料(例如，64、66)中。在一个实施例中，导电通孔开口42在个别沟道材料串53上方，在一个此类实施例中在所述个别沟道材料串正上方。
参考图10和11，导电材料54已经形成于导电通孔开口42中，由此穿过绝缘材料64、66形成导电通孔41，其个别地直接电耦合到个别沟道材料串53(例如，通过传导材料31)。在一个实施例中且如所示，导电材料54还形成于TAV开口33中且同时导电材料54形成于导电通孔开口42中，由此形成TAV 39。
上述实例处理展示TAV开口33和导电通孔开口42在不同时间的形成，且在一个实施例中，所述处理在形成导电通孔开口42之前已形成TAV开口33。替代地，TAV开口33可在形成导电通孔开口42之后形成。无论如何，形成图10和11的构造的实例技术将使导电材料54沉积以过填充TAV开口33且过填充导电通孔开口42，随后将此导电材料至少抛光回到绝缘材料64、66的上部表面。
图12和13展示随后沉积的绝缘层67(例如，二氧化硅，当材料26为氮化硅时)。举例来说，此绝缘层可用以在如下文所描述的材料26的后续剥离期间保护通孔41和39。
参考图14和15，并且在一个实施例中，在形成导电通孔41之后，水平拉长的沟槽40已经穿过材料66、64形成(例如，通过各向异性蚀刻)并进入堆叠18以形成横向间隔开的存储器块区域58。沟槽40可具有直接抵靠导体层16(如所示)的导体材料17(顶上或内)的相应底部或可具有在导体层16(未展示)的导体材料17上方的相应底部。
参考图16到21，并且在一个实施例中，导电层22的材料26(未展示)已例如通过相对于其它暴露材料理想地选择性地(例如使用液态或蒸气H3PO4作为主蚀刻剂，其中材料26是氮化硅且其它材料包括一或多种氧化物或多晶硅)穿过沟槽40各向同性地蚀刻掉而移除。在实例实施例中，导电层22中的材料26(未展示)是牺牲性的，且已被传导材料48替换，且此后已从沟槽40中移除，因此形成个别导电线29(例如，字线)和个别晶体管和/或存储器单元56的竖向延伸串49。
可在形成传导材料48之前形成薄的绝缘衬垫(例如，Al2O3且未展示)。晶体管和/或存储器单元56的大致位置在图20中用括号指示，而一些在图16、17、19和21中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每一沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中围绕个别沟道开口的多个晶体管和/或存储器单元，其中个别导电层中可能是每一沟道开口具有多条字线，且未展示)。导电材料48可视为具有对应于个别晶体管和/或存储器单元56的控制栅极区域52的末端50(图20)。在描绘的实施例中，控制栅极区域52包括个别导电线29的个别部分。材料30、32以及34可视为横向处于控制栅极区域52与沟道材料36之间的存储器结构65。在一个实施例中且如相对于实例“后栅”处理所展示，导电层22的传导材料48在形成沟道开口25和/或沟槽40之后形成。替代地，例如关于“先栅”处理，导电层的传导材料可在形成沟道开口25和/或沟槽40(未展示)之前形成。
电荷阻挡区域(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区域52之间。电荷阻挡件可在存储器单元中具有以下功能：在程序模式下，电荷阻挡件可防止电荷载流子朝向控制栅极从存储材料(例如，浮动栅极材料、电荷捕集材料等)离开，且在擦除模式下，电荷阻挡件可防止电荷载流子从控制栅极流入存储材料中。因此，电荷阻挡件可用以阻挡个别存储器单元的控制栅极区域与存储材料之间的电荷迁移。如所示的实例电荷阻挡区域包括绝缘体材料30。借助于其它实例，电荷阻挡区域可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此存储材料为绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同成分材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接面可足以在不存在任何单独成分绝缘体材料30的情况下充当电荷阻挡区域。此外，传导材料48与材料30(在存在时)以及绝缘体材料30的交接面可共同充当电荷阻挡区域，且替代地或另外可为绝缘存储材料(例如，氮化硅材料32)的横向外部区域。实例材料30是氧化硅铪和二氧化硅中的一或多者。
参考图22到24，且在一个实施例中，居间材料57形成于沟槽40中、横向处于横向紧邻的存储器块区域58之间且在纵向上沿着所述横向紧邻的存储器块区域。居间材料57可在横向紧邻的存储器块58之间提供横向电隔离(绝缘)。这可包含绝缘、半导电和传导材料中的一或多种，且无论如何，可促进成品电路系统构造中导电层22相对彼此的短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂多晶硅中的一或多者。居间材料57可包含TAV(未展示)。
参考图25到27，居间材料57已经至少移除回(例如，通过抛光或蚀刻)到材料67的顶部表面。此外，并且在一个实施例中，在形成居间材料57之后，水平拉长的隔离沟槽68(即，至少一个)已经形成于堆叠18的顶部部分中(且在所描绘的实例中穿过其上方的材料)，其中实例隔离沟槽68沿着方向55(例如，与其平行)延伸，由此在沟槽68的相对侧上形成横向间隔开的选择栅极61(例如，选择栅极漏极[SGD])并横向于居间材料57延伸。
参考图28和29，绝缘材料69(例如，二氧化硅)已经形成于所描绘的构造顶上和沟槽68中以在个别存储器块区域58中的堆叠18的顶部部分中形成至少一个水平拉长的隔离结构95。
参考图30和31，并且在一个实施例中，图28和29的构造10已经至少抛光回到材料66的顶部。TAV 39可被视为具有相应顶部表面51且导电通孔41可被视为具有相应顶部表面47。顶部表面51和47展示为平面的，但替代地此类表面中的一者或两者可能并非平面的。无论如何，在一个实施例中，相应导电通孔顶部表面47的至少一部分如所示与相应TAV顶部表面51的至少一部分竖向重合(例如，在公共层级E1处)。
此外，在一个实施例中且如所示，所有相应导电通孔顶部表面47与所有相应TAV顶部表面51竖向重合(例如，各自在E1处为水平平面)。替代地，相应导电通孔顶部表面47的仅一部分可与相应TAV顶部表面51的仅一部分竖向重合(例如，如果表面47和/或51并非平面且如果平面并非水平平面)，例如如相对于图39和40中的替代构造10a所示。已经在适当时使用来自上述实施例的相同数字，其中一些构造差异用后缀“a”指示。实例表面47a和51a并非水平平面，由此相应导电通孔顶部表面47a的仅一部分在E1处与相应TAV顶部表面51a的仅一部分竖向重合。可使用如所示和/或本文中相对于其它实施例所描述的任何其它属性或方面。
在一个实施例中且如相对于构造10所示，居间材料57从堆叠18中交替的第一层20和第二层22的最上部向上延伸到其在存储器块区域58之间的相应顶部表面46。顶部表面46可为平面(例如，水平地，如所示)或可为非平面(未展示)。在一个实施例中，相应居间材料顶部表面46的至少一部分与相应导电通孔顶部表面47的至少一部分竖向重合。在一个实施例中，相应居间材料顶部表面46的至少一部分与相应导电通孔顶部表面47的至少一部分竖向重合(例如，在E1处)。
此外，在一个实施例中且如所示，所有相应居间材料顶部表面46与所有相应导电通孔顶部表面47竖向重合(例如，各自在E1处为水平平面)。替代地，相应居间材料顶部表面46的仅一部分可与相应导电通孔顶部表面47的仅一部分竖向重合(例如，如果表面46和/或47并非平面且如果平面并非水平平面，均未展示)，例如如相对于图39和40中的替代构造10a所示。实例表面46a和47a并非水平平面，由此相应导电通孔顶部表面47a的仅一部分在E1处与相应居间材料顶部表面46a的仅一部分竖向重合。可使用如所展示和/或本文中相对于其它实施例所描述的任何其它属性或方面。
在一个实施例中，导电通孔41可被视为第一导电通孔41，方法另外包括形成第二导电通孔，其个别地处于个别第一导电通孔41正上方且直接电耦合到所述个别第一导电通孔。此外，且无论如何，可形成导电通孔，其个别地处于个别TAV 39正上方且直接电耦合到所述个别TAV。这相对于图32到38借助于实例展示。这展示绝缘材料73在图30和31的构造10顶上的形成，随后在其中形成到第一导电通孔41和到TAV 39的开口78(可为相同或不同尺寸和/或形状)。开口78随后以传导材料填充，由此形成到个别第一导电通孔41的个别第二导电通孔43和到个别TAV 39的个别导电通孔90。实例数字线45已经形成于第二导电通孔43顶上且与其直接电耦合。此外，且仅举例来说，数字线45和第二导电通孔43的形成可基本上发生在同一导电材料沉积步骤期间，例如在双类镶嵌过程中。
材料/通孔31、41和43可相对彼此中的任何两者具有不同成分或相同成分。为简单起见且为图中的清晰性，材料/通孔31、41和43展示为在水平和竖直横截面中具有相同尺寸和形状且相对彼此完全对准，但当然无需如此。此外，且无论如何，在穿过材料/通孔31、41和43的中心的不同水平和/或竖直横截面中，相应尺寸和形状不必是恒定的(尽管展示为恒定的)。
如所示和/或本文中相对于其它实施例所描述的任何其它属性或方面可用于参考图1到40所展示和描述的实施例中。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖与制造方法无关的存储器阵列。然而，这种存储器阵列可具有如本文中在方法实施例中所描述的属性中的任一者。同样，上文所描述的方法实施例可并入、形成和/或具有相对于装置实施例描述的任一属性。
在一个实施例中，存储器阵列(例如，12)包括存储器单元(例如，56)的串(例如，49)。存储器阵列包括横向间隔开的存储器块(例如58)，所述存储器块个别地包括竖直堆叠(例如，18)，所述竖直堆叠包括交替的绝缘层(例如，20)和导电层(例如，22)。存储器单元(例如，56)的沟道材料串(例如，53)在所述堆叠中。居间材料(例如，57)横向处于横向紧邻的存储器块之间且在纵向上沿着所述存储器块。居间材料从交替的绝缘层和导电层的最上部向上延伸到其在块之间的相应顶部表面(例如，46、46a)。导电通孔(例如，41)处于在沟道材料串正上方的绝缘材料(例如，64)中。个别导电通孔直接电耦合到个别沟道材料串(例如，通过导电材料31)。导电通孔具有相应顶部表面(例如，47、47a)。相应居间材料顶部表面的至少一部分与相应导电通孔顶部表面的至少一部分竖向重合。可使用如所展示和/或本文中相对于其它实施例所描述的任何其它属性或方面。
在一个实施例中，存储器阵列(例如，12)包括存储器单元(例如，56)的串(例如，49)。存储器阵列包括竖直堆叠(例如，18)，所述竖直堆叠包括交替的绝缘层(例如，20)和导电层(例如，22)。存储器单元(例如，56)的沟道材料串(例如，53)在所述堆叠中。导电通孔(例如，41)处于在沟道材料串正上方的绝缘材料(例如，64)中。个别导电通孔直接电耦合到个别沟道材料串(例如，通过传导材料31)。导电通孔具有相应顶部表面(例如，47、47a)。TAV(例如，39)在堆叠中且具有相应顶部表面(例如，51、51a)。相应导电通孔顶部表面的至少一部分与相应TAV顶部表面的至少一部分竖向重合。可使用如所展示和/或本文中相对于其它实施例所描述的任何其它属性或方面。
上述处理或构造可视为与组件阵列相关，所述组件阵列形成为底层的基底衬底上方或作为底层的基底衬底的部分的此类组件的单个堆叠或单个叠组或在所述单个堆叠或单个叠组内(但所述单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路系统还可作为成品构造的部分形成于任何位置，且在一些实施例中可在阵列下方(例如，阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于图中展示或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对彼此相同或不同，且不同堆叠/叠组可相对彼此具有相同厚度或不同厚度。居间结构可设置于竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或电介质层)。并且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可以基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一者：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
在本文中，除非另外指明，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在……下方”、“在……之下”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面且在制造期间处理衬底可相对的大体方向(即，10度内)，且竖直为与其大体正交的方向。提及“恰好水平”是指沿着主衬底表面(即，与所述表面不形成度数)且在制造期间处理衬底可相对的方向。此外，如本文中所使用的“竖直”和“水平”是相对彼此的大体上垂直方向，且与三维空间中衬底的定向无关。另外，“竖向延伸”及“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”及类似用语是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区域之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”及类似术语参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向延伸的任何组件、特征和/或区域竖直地或在竖直的10°内延伸。
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区域/材料/组件相对彼此的至少一些橫向重叠(即，水平地)。并且，使用前面没有“正”的“上方”仅要求在另一所陈述区域/材料/组件上方的所陈述区域/材料/组件的某一部分从另一所陈述区域/材料/组件竖向向外(即，与两个所陈述区域/材料/组件是否存在任何橫向重叠无关)。类似地，使用前面没有“正”的“下方”和“之下”仅要求在另一所陈述区域/材料/组件下方的所陈述区域/材料/组件的某一部分从另一所陈述区域/材料/组件竖向向内(即，与两个所陈述区域/材料/组件是否存在任何橫向重叠无关)。
本文中所描述的材料、区域和结构中的任一者可以是均匀的或非均匀的，且无论如何在其上覆的任何材料上方可以是连续的或不连续的。当针对任何材料提供一或多种实例组合物时，所述材料可包括此一或多种组合物、主要由此一或多种组合物组成或由此一或多种组合物组成。此外，除非另外陈述，否则可使用任何合适的现有或未来开发的技术形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同成分的紧邻材料或紧邻区域的最接近表面垂直穿过给定材料或区域的平均直线距离。另外，本文中所描述的各种材料或区域可具有大体上恒定的厚度或具有可变的厚度。如果具有可变厚度，那么除非另有指示，否则厚度是指平均厚度，且此类材料或区域将因厚度可变而具有某一最小厚度和某一最大厚度。如本文中所使用，“不同成分”仅要求两个所陈述材料或区域的可直接抵靠彼此的那些部分在化学上和/或在物理上不同，例如在所述材料或区域非均匀的情况下。如果两个所陈述材料或区域彼此并未直接抵靠，那么在此类材料或区域并不均匀的情况下，“不同组成”仅要求两个所陈述材料或区域的彼此最接近的那些部分在化学上和/或在物理上不同。本文中，当所陈述材料、区域或结构相对彼此存在至少某一物理接触时，材料、区域或结构“直接抵靠”另一材料、区域或结构。相比之下，前面没有“正”的“上方”、“上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中居间材料、区域或结构使得所陈述材料、区域或结构相对彼此无物理接触的构造。
本文中，如果在正常操作中，电流能够从一个区域-材料-组件连续流动到另一区域-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，那么所述区域-材料-组件相对彼此“电耦合”。另一电子组件可在所述区域-材料-组件之间且电耦合到所述区域-材料-组件。相比之下，当区域-材料-组件称为“直接电耦合”时，直接电耦合的区域-材料-组件之间没有居间电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
本文中“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”和“列”相对于任何系列的区域、组件和/或特征同义地使用，与功能无关。无论如何，行可以相对彼此为直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行及列可相对彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/传导材料中的任一者的成分可以是金属材料和/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或多于两种元素金属的任何混合物或合金，以及任何一或多种导电金属化合物中的任一者或组合。
本文中，关于蚀刻(etch/etching)、移除(removing/removal)、沉积和/或形成(forming/formation)的“选择性”的任何使用为一种所陈述材料相对于另一种所陈述材料以按体积计至少2:1的比率作用的动作。另外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一种或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一者和两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：形成包括竖直交替的第一层和第二层的堆叠，其中具有沟道材料串。导电通孔穿过沟道材料串正上方的绝缘材料形成。个别导电通孔直接电耦合到个别沟道材料串。在形成导电通孔之后，在堆叠中形成水平拉长的沟槽以形成横向间隔开的存储器块区域。居间材料形成于沟槽中、横向处于横向紧邻的存储器块区域之间且在纵向上沿着横向紧邻的存储器块区域。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：形成包括竖直交替的第一层和第二层的堆叠，其中具有沟道材料串。导电通孔开口形成于沟道材料串正上方的绝缘材料中。个别导电通孔开口在个别沟道材料串上方。阵列穿通孔(TAV)开口形成于堆叠中。导电材料同时形成于导电通孔开口和TAV开口中以在TAV开口中形成TAV且在导电通孔开口中形成导电通孔。个别导电通孔直接电耦合到个别沟道材料串。
在一些实施例中，包括存储器单元串的存储器阵列包括横向间隔开的存储器块，其个别地包括包括交替的绝缘层和导电层的竖直堆叠，且存储器单元的沟道材料串处于所述堆叠中。居间材料横向处于横向紧邻的存储器块之间且在纵向上沿着所述存储器块。居间材料从交替的绝缘层和导电层的最上部向上延伸到块之间的居间材料的相应顶部表面。绝缘材料中的导电通孔在沟道材料串正上方。个别导电通孔直接电耦合到个别沟道材料串。导电通孔具有相应顶部表面。相应居间材料顶部表面的至少一部分与相应导电通孔顶部表面的至少一部分竖向重合。
在一些实施例中，包括存储器单元串的存储器阵列包括竖直堆叠，其包括交替的绝缘层和导电层的，且存储器单元的沟道材料串处于所述堆叠中。绝缘材料中的导电通孔在沟道材料串正上方。个别导电通孔直接电耦合到个别沟道材料串。导电通孔具有相应顶部表面。阵列穿通孔(TAV)在堆叠中且具有相应顶部表面。相应导电通孔顶部表面的至少一部分与相应TAV顶部表面的至少一部分竖向重合。
根据规定，已经以就结构和方法特征来说更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的特定特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (23)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
形成包括竖直交替的第一层和第二层的堆叠，其中具有沟道材料串；
穿过所述沟道材料串正上方的绝缘材料形成导电通孔，所述导电通孔中的个别导电通孔直接电耦合到所述沟道材料串中的个别沟道材料串；
在形成所述导电通孔之后，在所述堆叠中形成水平拉长的沟槽以形成横向间隔开的存储器块区域；
使居间材料在所述沟槽中形成为横向处于横向紧邻的存储器块区域之间且在纵向上沿着所述横向紧邻的存储器块区域；
使所述居间材料形成为从所述交替的第一层和第二层的最上部向上延伸到所述存储器块区域之间的所述居间材料的相应顶部表面；以及
使所述导电通孔形成为具有相应顶部表面，
其中相应居间材料顶部表面的仅一部分与相应导电通孔顶部表面的至少一部分竖向重合。
2.根据权利要求1所述的方法，其包括在阵列穿通孔TAV开口中形成TAV，所述导电通孔形成于导电通孔开口中，且所述方法另外包括：
同时分别在所述导电通孔开口和所述TAV开口中形成所述TAV和所述导电通孔的导电材料。
3.根据权利要求2所述的方法，其包括在不同时间形成所述TAV开口和所述导电通孔开口。
4.根据权利要求3所述的方法，其包括在形成所述导电通孔开口之前形成所述TAV开口。
5.根据权利要求3所述的方法，其包括在形成所述导电通孔开口之后形成所述TAV开口。
6.根据权利要求1所述的方法，其中所述导电通孔为第一导电通孔并且所述方法另外包括形成第二导电通孔，所述第二导电通孔在所述第一导电通孔中的个别第一导电通孔正上方且个别地直接电耦合到所述第一导电通孔中的个别第一导电通孔。
7.根据权利要求1所述的方法，其包括：
使所述堆叠中的阵列穿通孔TAV形成为具有相应顶部表面；
使所述导电通孔形成为具有相应顶部表面；以及
所述相应导电通孔顶部表面的至少一部分与相应TAV顶部表面的至少一部分竖向重合。
8.根据权利要求1所述的方法，其包括：
使所述堆叠中的阵列穿通孔TAV形成为具有相应顶部表面；以及
所述相应居间材料顶部表面的至少一部分与所述相应导电通孔顶部表面的至少一部分和所述相应TAV顶部表面的至少一部分竖向重合。
9.根据权利要求1所述的方法，其中所述第一层包括牺牲材料，且所述方法另外包括：
穿过所述沟槽，将所述第一层中的所述牺牲材料各向同性地蚀刻掉且替换为个别导电线的传导材料；和
在所述蚀刻之后在所述沟槽中形成所述居间材料。
10.根据权利要求1所述的方法，其包括在形成所述居间材料之后，在所述存储器块区域中的个别存储器块区域中所述堆叠的顶部部分中形成至少一个水平拉长的隔离结构，所述隔离结构在所述个别存储器块区域中所述堆叠的所述顶部部分中形成横向间隔开的选择栅极。
11.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
形成包括竖直交替的第一层和第二层的堆叠，其中具有沟道材料串；
在所述沟道材料串正上方的绝缘材料中形成导电通孔开口，所述导电通孔开口中的个别导电通孔开口在所述沟道材料串中的个别沟道材料串上方；
在所述堆叠中形成阵列穿通孔TAV开口；以及
同时在所述导电通孔开口和所述TAV开口中形成导电材料以在所述TAV开口中形成TAV且在所述导电通孔开口中形成导电通孔，所述导电通孔中的个别导电通孔直接电耦合到所述个别沟道材料串。
12.根据权利要求11所述的方法，其中所述个别导电通孔开口形成于所述个别沟道材料串正上方。
13.根据权利要求11所述的方法，其包括在不同时间形成所述TAV开口和所述导电通孔开口。
14.根据权利要求13所述的方法，其包括在形成所述导电通孔开口之前形成所述TAV开口。
15.根据权利要求13所述的方法，其包括在形成所述导电通孔开口之后形成所述TAV开口。
16.一种包括存储器单元串的存储器阵列，其包括：
竖直堆叠的横向间隔开的存储器块，其个别地包括交替的绝缘层和导电层，且存储器单元的沟道材料串处于所述竖直堆叠中；
居间材料，其横向处于横向紧邻的存储器块之间且在纵向上沿着所述横向紧邻的存储器块，所述居间材料从所述交替的绝缘层和导电层的最上部向上延伸到所述存储器块之间的所述居间材料的相应顶部表面；
导电通孔，其在所述沟道材料串正上方的绝缘材料中，所述导电通孔中的个别导电通孔直接电耦合到所述沟道材料串中的个别沟道材料串，所述导电通孔具有相应顶部表面；以及
所述竖直堆叠中的阵列穿通孔TAV，其具有顶部表面，其中所述TAV和所述导电通孔的所述顶部表面穿过所述绝缘材料而形成；
其中相应居间材料顶部表面的仅一部分与相应导电通孔顶部表面的至少一部分竖向重合。
17.根据权利要求16所述的存储器阵列，其中所有所述相应居间材料顶部表面与所有所述相应导电通孔顶部表面竖向重合。
18.根据权利要求16所述的存储器阵列，其中所述相应居间材料顶部表面的仅一部分与所述相应导电通孔顶部表面的仅一部分竖向重合。
19.根据权利要求16所述的存储器阵列，其包括NAND。
20.一种包括存储器单元串的存储器阵列，其包括：
竖直堆叠，其包括交替的绝缘层和导电层，存储器单元的沟道材料串处于所述竖直堆叠中；
导电通孔，其在所述沟道材料串正上方的绝缘材料中，所述导电通孔中的个别导电通孔直接电耦合到所述沟道材料串中的个别沟道材料串，所述导电通孔具有相应顶部表面；
阵列穿通孔TAV，其在所述堆叠中、具有相应顶部表面；以及
其中所述导电通孔和所述TAV的所述顶部表面不是水平平坦的并且穿过所述绝缘材料而形成，相应导电通孔顶部表面的仅一部分与相应TAV顶部表面的至少一部分竖向重合。
21.根据权利要求20所述的存储器阵列，其中所有所述相应导电通孔顶部表面与所有所述相应TAV顶部表面竖向重合。
22.根据权利要求20所述的存储器阵列，其中所述相应导电通孔顶部表面的仅一部分与所述相应TAV顶部表面的仅一部分竖向重合。
23.根据权利要求20所述的存储器阵列，其包括：
居间材料，其横向处于横向紧邻的存储器块之间且在纵向上沿着所述横向紧邻的存储器块，所述居间材料从所述交替的绝缘层和导电层的最上部向上延伸到所述块之间的所述居间材料的相应顶部表面；和
相应居间材料顶部表面的至少一部分与所述相应导电通孔顶部表面的所述部分竖向重合。
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